JP2004080023A - 積層型インダクタ - Google Patents

Abstract

　【課題】　導体層の内部に導体欠落領域を設けることにより、導体層の厚さ，幅を大きくしてもコイル部またはその周囲のコアにクラック，割れが生じることがなく、低抵抗化を実現して電源回路用のインダクタとして使用可能である積層型インダクタを提供する。　【解決手段】　フェライトシート２にコイルとなる導体パターン３を所定パターンに形成して構成される複数枚のコイルシート１を、スルーホール４を介して上下のコイルシート１間で導体パターン３の導通を取りながら、積層させ、その積層体を焼結して積層型インダクタを得る。導体パターン３を焼結してなる導体層の内部に、導体が印刷されていない導体欠落領域５が設けられている。複数枚のコイルシート１の積層／焼結時に、導体パターン３は導体欠落領域５に対して変形代を有するため、導体層の厚さ，幅を大きくしても、コイル部またはその周囲のコアにクラック，割れが生じることはない。
【選択図】　　　図１

Description

　本発明は、コイルとなる複数の導体層がフェライト層を介在して積層されている積層型インダクタに関する。

　パーソナルコンピュータ、携帯電話機などの電子機器の液晶パネルまたはＣＰＵを駆動させるための電源回路に使用されるインダクタには、直流電圧を昇圧または降圧させるために交流電流に数百ｍＡの直流電流がバイアス電流として印加される。供給される電圧を効率良く昇圧／降圧するためには、消費電力が少ない低抵抗のインダクタを用いることが好ましい。電源回路に使用されるインダクタとしては、フェライトコアに導線を巻回してなる巻き線型インダクタが従来から一般的に使用されている。

　電子機器の小型化、薄型化に伴って、その電源回路に使用されるインダクタにおいても、小型化、薄型化の要望が高まっている。しかしながら、巻き線型インダクタにおいては、フェライト焼結体の加工性、加工したフェライトコアの鍔部分の強度低下などの信頼性に問題があるので、十分な小型化、薄型化を実現できない。

　そこで、巻き線型インダクタに代わるインダクタとして、十分な小型化、薄型化を実現できる積層型インダクタが開発されている（例えば、特許文献１参照）。この積層型インダクタは、薄いフェライトシート上にコイルとしての導体パターンを形成して構成される複数のコイルシートを積層し、上下のコイルシート間の導体パターン同士をスルーホールを介して導通させている。以下、この積層型インダクタの構成及び作製工程について説明する。

　図１１は、このような従来の積層型インダクタに使用するコイルシート１の構成図である。１枚の無地のフェライトシート２上に、導体パターン３を形成してコイルシート１が構成されている。コイルとなる導体パターン３の一端部には、上側または下側のコイルシート１の導体パターン３との電気的導通を得るためのスルーホール４が形成されている。

　図１２は、積層型インダクタにおける複数のシートの積層例を示す図である。図１１に示すような複数枚のコイルシート１が積層されるとともに、その上下に導体パターンを形成しない複数枚の無地のフェライトシート２がコア上部及びコア下部として積層される。図１３は、図１２に示す複数枚のコイルシート１に形成された導体パターン３の接続の概要を示す図である。導体パターン３は実線で示し、スルーホール４を介した他のコイルシート１の導体パターン３との接続は破線で示す。１枚のコイルシート１には３／４周分の導体パターン３が形成されており、導体パターン３を１／４周分ずつずらせて４枚のコイルシート１を接続することにより、３ターンの巻き数となる。

　このような構成の積層体を焼結して積層型インダクタ１０を得る。図１４は、焼結後の積層型インダクタ１０の斜視図である。積層型インダクタ１０の両端には、Ａｇなどによって電極部２０が形成され、この電極部２０上にめっきにてＳｎ，Ｎｉなどが形成される。図１５は、図１４のＸＶ−ＸＶ線切断断面図である。コイルシート１が焼結されたコイル部３０，コア中央部３１及びコア外周部３２と、無地のフェライトシート２が焼結されたコア上部４０及びコア下部５０とから積層型インダクタ１０が構成される。コイル部３０は、導体パターン３を焼結してなる導体層１３とフェライトシート２を焼結してなるフェライト層１２とが交互に積層されている。
特開平１０−２４１９８２号公報

　シート成形法によって積層型インダクタを製造する場合、一般的には厚さ４０〜５０μｍのフェライトシート２が用いられ、スクリーン印刷によりフェライトシート２上に厚さ２０μｍ未満で例えばＡｇまたはＡｇ／Ｐｄペーストが所定パターンに印刷されて、コイルとなる導体パターン３が形成される。このようなコイルシート１を複数枚積層して焼結した際に、フェライト層１２の厚さは３０〜４０μｍとなり、導体層１３の厚さは１５μｍ未満となって、導体層１３の厚さがフェライト層１２の厚さの１／２未満となる。また、導体層１３の幅は、積層型インダクタ１０のサイズに依存するが、積層型インダクタ１０が例えば長辺４．５ｍｍ×短辺３．２ｍｍである場合、１００〜３００μｍが一般的であり、この場合には導体層１３の幅は短辺に対して５〜１０％の割合となる。

　このような積層型インダクタ１０にあっては、導体層１３となる導体パターン３（導電ペースト）をフェライトシート２に所定パターンに印刷した後、導体パターン３及びフェライトシート２を同時に焼結するので、銅線を使用する巻き線型インダクタと比較して抵抗が高くなる。この結果、数百ｍＡの直流電流が印加された際に、コイルが発熱して消費電力が増加し、昇圧／降圧を効率良く行えないことになるという問題がある。即ち、上述したような積層型インダクタ１０における導体層１３の厚さ，幅では、直流電源回路用のインダクタとして使用可能となるために必要な低抵抗化を達成できていない。

　このような積層型インダクタの問題を解決する方法として、コイル部３０の導体抵抗を低減するために、導体パターン３の厚さを厚くしたり、導体パターン３の幅を広くすることが考えられる。しかしながら、導体パターン３の厚さを厚くしたり、導体パターン３の幅を広くしたりした場合には、積層時に、導体パターン３直下のフェライトシート２の領域は導体パターン３がない他の領域に比べて圧縮率が非常に大きくなる。この結果、焼結時に、密度差による収縮特性の差が大きくなって、コイル部３０またはその周囲のコアにクラック，割れが生じることになる。例えば、導体層１３の厚さがフェライト層１２の厚さの１／２未満であれば、クラック，割れは生じないが、導体層１３を厚くしてその厚さがフェライト層１２の厚さの１／２を越えるとクラック，割れが生じる。従って、導体層１３の厚さ及び／または幅を単純に大きくするだけでは、クラック，割れが発生するという問題がある。

　本発明は斯かる事情に鑑みてなされたものであり、導体層の内部に導体欠落領域を設けることにより、導体層の厚さ，幅を大きくしてもクラック，割れが生じることがなく、低抵抗化を実現して直流電源回路用のインダクタとして使用可能である積層型インダクタを提供することを目的とする。

　第１発明に係る積層型インダクタは、コイルとなる複数の導体層がフェライト層を介在して積層されている積層型インダクタにおいて、前記複数の導体層夫々の内部に、導体が存在しない導体欠落領域を設けていることを特徴とする。

　第１発明の積層型インダクタにあっては、導体層の内部に、導体が存在しない導体欠落領域が設けられている。よって、この導体欠落領域によって分割された導体パターンは、積層時に導体欠落領域に対して変形代を有することになる。よって、導体層の厚さ，幅を大きくしても、積層時に導体パターン直下のフェライトシートを圧縮する程度が大きくならない。この結果、導体層の厚さ，幅を大きくしても、導体パターン直下の領域と導体パターンがない他の領域との密度差は軽減されて、焼結時の収縮率差も低減し、コイル部またはその周囲のコアにクラック，割れは生じない。

　第２発明に係る積層型インダクタは、第１発明において、前記導体層の幅が、矩形状をなす前記積層型インダクタの短辺の長さの１５％以上であることを特徴とする。

　導体層の幅が積層型インダクタの短辺の長さの１５％未満では、抵抗が十分に低くならず、直流電源回路用のインダクタとして使用した場合に、コイルの発熱が大きく、許容電流値は小さくなる。そこで、第２発明の積層型インダクタにあっては、導体層の幅を積層型インダクタの短辺の長さの１５％以上とする。このようにすることにより、低抵抗化の効果が現れて、直流電源回路用のインダクタとして使用した場合に、コイルの発熱を抑制して、許容電流値を大きくできる。このように導体層の幅を広くしても、導体欠落領域の存在によって、クラック，割れは発生しない。

　第３発明に係る積層型インダクタは、第１または第２発明において、前記導体層の長さの８０％以上の部分に前記導体欠落領域が設けられていることを特徴とする。

　導体層に対する導体欠落領域の長さの割合が８０％未満である場合には、導体欠落領域を設ける効果（クラック，割れ発生の抑制効果）が十分ではない。そこで、第３発明の積層型インダクタにあっては、導体層の長さの８０％以上にわたって導体欠落領域を設けて、クラック，割れが全く生じないようにする。

　第４発明に係る積層型インダクタは、第１〜第３発明の何れかにおいて、前記導体欠落領域の幅が５０〜１５０μｍであることを特徴とする。

　導体欠落領域の幅が５０μｍ未満である場合には、導体欠落領域を設ける効果（クラック，割れ発生の抑制効果）が十分ではない。一方、導体欠落領域の幅を１５０μｍより大きくした場合には、導体層の幅が広くなり過ぎ、中央脚（コア中央部）の面積が小さくなって十分なインダクタンスを確保できない。そこで、第４発明の積層型インダクタにあっては、導体欠落領域の幅を５０〜１５０μｍとして、クラック，割れが生じずに低抵抗化を実現することと、十分なインダクタンスを確保することとを両立させる。

　第５発明に係る積層型インダクタは、コイルとなる複数の導体層がフェライト層を介在して積層されている積層型インダクタにおいて、前記複数の導体層夫々の内部に、導体が存在しない複数の導体欠落領域を非連続に設けていることを特徴とする。

　第５発明の積層型インダクタにあっては、導体層の内部に、導体が存在しない複数の導体欠落領域が非連続に設けられている。よって、導体層の積層時に、導体層は導体欠落領域に対して変形代を有することになる。よって、導体層の厚さ，幅を大きくしても、積層時に導体層直下のフェライトシートを圧縮する程度が大きくならない。この結果、導体層の厚さ，幅を大きくしても、導体層直下の領域と導体層がない他の領域との密度差は軽減されて、焼結時の収縮率差も低減し、コイル部またはその周囲のコアにクラック，割れは生じない。

　第６発明に係る積層型インダクタは、第５発明において、前記導体層の面積に対する前記複数の導体欠落領域の合計面積の割合が１０〜５０％であることを特徴とする。

　導体層の面積に対する導体欠落領域の合計面積の割合が１０％未満である場合には、導体欠落領域を設ける効果（クラック，割れ発生の抑制効果）が十分ではない。一方、その割合を５０％より大きくした場合には、クラック，割れは発生しないが低抵抗化を実現できない。そこで、第６発明の積層型インダクタにあっては、導体層の面積に対する導体欠落領域の合計面積の割合を１０〜５０％として、クラック，割れが生じずに低抵抗化を実現することと、十分なインダクタンスを確保することとを両立させる。

　第７発明に係る積層型インダクタは、積層方向に隣り合う導体層における前記導体欠落領域の位置が異なっていることを特徴とする。

　第７発明の積層型インダクタにあっては、積層される上下の導体層において異なる位置に導体欠落領域が設けられている。つまり、異なる位置に導体欠落領域が設けられている導体層を有する複数のフェライトシートを積層させて、積層型インダクタを構成する。よって、積層された複数の導体層が焼結時に均一に圧縮されることになり、歪みが緩和されて、コイル部またはその周囲のコアでのクラック，割れの発生をより完全に防止する。

　第８発明に係る積層型インダクタは、第１〜第７発明の何れかにおいて、前記導体層の厚さが前記フェライト層の厚さの１／２以上であることを特徴とする。

　導体層の厚さがフェライト層の厚さの１／２未満である場合には、低抵抗化の効果が小さくて、許容電流値を大きくとれない。そこで、第８発明の積層型インダクタにあっては、導体層の厚さをフェライト層の厚さの１／２以上として、低抵抗化を図って許容電流値を大きくする。このように導体層の厚さを厚くしても、導体欠落領域の存在によって、クラック，割れは発生しない。

　本発明の積層型インダクタでは、導体層の内部に導体欠落領域を設けるように構成したので、コイル部またはその周囲のコアにクラック，割れが生じることなく、導体層の幅及び／または厚さを大きくすることができ、直流抵抗値が低くて、直流重畳特性に優れた電源回路用のインダクタとして使用できる。

　また、本発明の積層型インダクタでは、導体層の幅を積層型インダクタの短辺の長さの１５％以上とするようにしたので、低抵抗化の効果が現れて、電源回路用のインダクタとして使用した場合に、コイルの発熱を抑制して、許容電流値を大きくすることができる。

　また、本発明の積層型インダクタでは、導体層の長さの８０％以上の部分に導体欠落領域を設けるようにしたので、クラック，割れの発生を完全に防止することができる。

　また、本発明の積層型インダクタでは、導体欠落領域の幅を５０〜１５０μｍとするようにしたので、クラック，割れが生じずに低抵抗化を実現することと、十分なインダクタンスを確保することとを両立できる。

　また、本発明の積層型インダクタでは、導体層の内部に複数の導体欠落領域を非連続に設けるように構成したので、コイル部またはその周囲のコアにクラック，割れが生じることなく、導体層の幅及び／または厚さを大きくすることができ、直流抵抗値が低くて、直流重畳特性に優れた電源回路用のインダクタとして使用できる。

　また、本発明の積層型インダクタでは、導体層の面積に対する複数の導体欠落領域の合計面積の割合を１０〜５０％とするようにしたので、クラック，割れが生じずに低抵抗化を実現することと、十分なインダクタンスを確保することとを両立できる。

　また、本発明の積層型インダクタでは、積層される上下の導体層において異なる位置に導体欠落領域が設けられているようにしたので、積層された導体層が焼結時に均一に圧縮されて歪みが緩和されるため、コイル部またはその周囲のコアでのクラック，割れの発生をより完全に防止できる。

　更に、本発明の積層型インダクタでは、導体層の厚さをフェライト層の厚さの１／２以上とするようにしたので、低抵抗化を図って許容電流値を大きくすることができる。

　以下、本発明をその実施の形態を示す図面を参照して具体的に説明する。
（第１実施の形態）
　図１は、本発明の第１実施の形態に係る積層型インダクタ１０に使用するコイルシート１の構成図である。１枚のフェライトシート２上に、例えばＡｇまたはＡｇ／Ｐｄからなる導体パターン３を印刷して各コイルシート１が構成されている。各コイルシート１のコイルとなる導体パターン３の一端部には、積層した際に上側または下側のコイルシート１の導体パターン３との電気的導通を得るためのスルーホール４が形成されている。また、導体パターン３の内部には、ＡｇまたはＡｇ／Ｐｄが存在しない導体欠落領域５が、スルーホール４が形成された一方の端部近傍からスルーホール４が形成されていない他方の端部近傍まで設けられている。１枚のコイルシート１には３／４周分の導体パターン３が形成されており、導体パターン３を１／４周分ずつずらせた図１に示すような４枚のコイルシート１を積層することにより３ターンの巻き数となる。

　このような複数枚のコイルシート１を、導体パターン３を形成していない複数枚ずつの無地のフェライトシート２にて挟み込んで積層し、その積層体を焼結して、積層型インダクタ１０を得る。図２は、積層型インダクタ１０の断面図である。積層型インダクタ１０は、コイルシート１が焼結されたコイル部３０，コア中央部３１及びコア外周部３２と、無地のフェライトシート２が焼結されたコア上部４０及びコア下部５０とから構成されており、コイル部３０は、導体パターン３を焼結してなる導体層１３とフェライトシート２を焼結してなるフェライト層１２とが交互に積層されている。

　積層型インダクタ１０は、例えば長辺，短辺の長さが夫々４．５ｍｍ，３．２ｍｍである偏平な直方体状をなしている。また、導体パターン３を焼結してなる導体層１３の幅は、積層型インダクタ１０の短辺の長さの１５％以上（４８０μｍ以上）である。また、導体層１３の厚さは、導体パターン３が形成されていたフェライトシート２を焼結してなるフェライト層１２の厚さの１／２以上である。更に、導体層１３の長さの８０％以上の部分に、焼結処理後の導体欠落領域５が設けられている。

　このような積層型インダクタは、具体的には、以下のようにして製造される。まず、厚さが４０μｍである低温焼成用のＮｉＺｎＣｕフェライトシートをドクターブレード法にて作製する。作製したフェライトシートを１５０ｍｍ角のサイズに切断し、ＮＣパンチにてスルーホールを形成する。フェライトシート上に導体パターンを、内部に適宜の幅，長さを有する導体欠落領域を設けた態様で、スクリーン印刷にて形成する。導体パターンが印刷された複数枚のフェライトシート（コイルシート）を、導体パターンが形成されていない複数枚ずつの無地のフェライトシートにて上下から挟んで積層して積層体を作製する。この積層体から、長辺５．６ｍｍ，短辺４．０ｍｍのインダクタチップ片を切り出し、切り出したインダクタチップ片を、大気圧雰囲気下の９００℃にて２時間焼結する。得られる長辺４．５ｍｍ，短辺３．２ｍｍの焼結体の長辺方向の両端にＡｇ電極を形成し、更に、Ａｇ電極上にメッキにてＳｎ，Ｎｉを形成して、積層型インダクタを製造する。

　次に、第１実施の形態における積層型インダクタの特性について、他の例の積層型インダクタと比較して説明する。第１実施の形態の積層型インダクタ（実施例１〜４）と、本発明の特徴，条件を満たさない積層型インダクタ（比較例１〜５）とを製造し、それらの積層型インダクタにおける特性を検査した。各積層型インダクタにおける構成（フェライト層１２の厚さ、導体層１３の厚さ及び幅、導体欠落領域５の有無，幅及び長さ）、特性の測定結果（３００ｍＡの直流バイアス印加時のインダクタンス（Ｌ）及び直流抵抗値（Ｒdc））、並びに、焼結時の状態（クラック，割れの発生の有無）を、下記表１に示す。なお、表１における導体欠落領域５の長さは、導体層１３の全長に対する百分率を表している。

　これらの積層型インダクタの全てについて、フェライト層の厚さは３０μｍ、導体層の厚さは２０μｍとして、低抵抗化を図れるように、導体層の厚さをフェライト層の厚さの１／２よりも大きくしている。なお、導体層の幅は各例において異ならせている。比較例１を除く全ての例において、低抵抗化の効果を発揮できるように、導体層の幅を積層型インダクタの短辺の長さ（３．２ｍｍ）の１５％（４８０μｍ）以上としている。

　比較例１，２は導体欠落領域が設けられていない従来例に該当する。これらの比較例１，２では、低抵抗化を図るために導体層の厚さを厚くした場合、導体欠落領域を設けていないので、焼結時にコイル部またはその周囲のコアにクラック，割れが発生する。また、比較例１では、導体層の幅が積層型インダクタの短辺の長さの１５％未満（２５０μｍ）であり、直流抵抗値（６００ｍΩ）が特に高くなっている。

　他の比較例３〜５は導体欠落領域を設けてはいるが、夫々の例には以下に述べるような不都合が存在する。比較例３にあっては、導体欠落領域の長さが導体層の長さの７０％しかなく、導体欠落領域を形成した効果が十分に発揮されておらず、焼結時にクラック，割れが発生する。また、比較例４にあっては、導体欠落領域の幅が４０μｍしかなく、導体欠落領域を形成した効果が十分に発揮されておらず、焼結時にクラック，割れが発生する。更に、比較例５にあっては、導体欠落領域の長さが導体層の長さの８０％であってその幅も５０μｍより大きいので、実施例１〜４と同様にクラック，割れは発生しないが、導体欠落領域の幅を１８０μｍと広くしたために導体層の幅も６５０μｍと広くなるので、中央脚（コア中央部）の面積が小さくなり過ぎて低いインダクタンス（６．４μＨ）しか得られていない。

　これらの比較例１〜５に対して、実施例１〜４では、適切な幅及び長さを有する導体欠落領域を設けることにより、焼結時にクラック，割れが発生することなく、導体層の幅及び厚さを大きくできて、十分なインダクタンスと低い直流抵抗値とを得ることができている。

　なお、導体層の幅及び導体欠落領域の幅を異ならせた実施例１〜３を比較した場合、これらの幅を最も狭くした実施例１にて最も大きいインダクタンスが得られ、これらの幅を最も広くした実施例３でインダクタンスが最も小さくなっている。これは、導体層及び導体欠落領域の幅を広くした場合に、中央脚（コア中央部）の面積が小さくなってインダクタンスが小さくなることに起因している。また、導体欠落領域の長さを異ならせた実施例２，４を比較した場合、導体欠落領域の長さを８０％とした実施例２と９０％とした実施例４とで同じ特性が測定されており、導体欠落領域の長さは導体層の長さの８０％であれば十分であることが分かる。

　図３は、第１実施の形態の積層型インダクタに使用するコイルシート１の他の例を示す図である。１枚のフェライトシート２上に、内部に導体欠落領域５が設けられた導体パターン３をその両端部を近接させた態様で形成して、コイルシート１が構成されている。この例では、フェライトシート２上に１周分の導体パターン３が形成されており、１枚のコイルシート１により１ターンの巻き数となる。

　なお、上述した例では、コイルシート１の導体パターン３内の１箇所に、導体が印刷されない導体欠落領域５を設ける場合について説明したが、図４に示すような導体パターン３内の２箇所に導体欠落領域５を設けた複数のコイルシート１と無地のフェライトシート２とを積層・焼結して、積層型インダクタ１０（図５参照）を構成するようにしても良い。

（第２実施の形態）
　図６は、本発明の第２実施の形態に係る積層型インダクタ１０に使用するコイルシート１の構成図である。第１実施の形態と同様に、１枚のフェライトシート２上に、例えばＡｇまたはＡｇ／Ｐｄからなる導体パターン３を印刷して各コイルシート１が構成されており、各コイルシート１のコイルとなる導体パターン３の一端部には、積層した際に上側または下側のコイルシート１の導体パターン３との電気的導通を得るためのスルーホール４が形成されている。

　第２実施の形態では、導体パターン３の内部に、ＡｇまたはＡｇ／Ｐｄが存在しない複数の導体欠落領域５，５…が、スルーホール４が形成された一方の端部近傍からスルーホール４が形成されていない他方の端部近傍まで非連続に設けられている。なお、図６では、各導体欠落領域５にハッチングを付している。各導体欠落領域５は、同径の円形状をなしており、これらの円形状の導体欠落領域５，５…が等ピッチで均等に配置されている。これらの導体欠落領域５，５…の合計面積は、導体層の面積の１０〜５０％である。

　そして、第１実施の形態と同様に、例えば、夫々に３／４周分の導体パターン３が形成されている４枚のコイルシート１を、導体パターン３を１／４周分ずつずらせた態様で、導体パターン３を形成していない複数枚ずつの無地のフェライトシート２にて挟み込んで積層し、その積層体を焼結して、積層型インダクタを得る。第１実施の形態と同様に、導体パターン３を焼結してなる導体層の幅は、フェライトシート２を焼結してなるフェライト層の厚さの１／２以上であり、例えば、フェライト層の厚さは３０μｍ、導体層の厚さは２０μｍとして低抵抗化を図っている。なお、内部に複数の導体欠落領域を設けた導体パターンは、スクリーン印刷にてフェライトシート上に容易に形成可能であり、第２実施の形態における積層型インダクタの具体的な製造手法は、第１実施の形態と同様である。

　なお、上述した例では、各導体欠落領域の形状を円形としたが、これに限らず、その形状は、正方形，長方形、三角形、十字形など、任意の形状であって良い。

　図７は、第２実施の形態における他の例のコイルシート１の構成図である。この例では、導体パターン３の幅方向中央部に正方形状の複数の導体欠落領域５，５…を等ピッチで設けると共に、導体パターン３の幅方向両端部に三角形状の複数の導体欠落領域５，５…を等ピッチで設けている。また、図８は、第２実施の形態における更に他の例のコイルシート１の構成図である。この例では、導体パターン３に異なる径を有する複数の円形状の導体欠落領域５，５…を設けている。なお、図７，図８に示す例でも、全ての導体欠落領域５，５…の合計面積（図７，図８でハッチングを付した領域の合計面積）は、導体層の面積の１０〜５０％である。

　このような複数の導体欠落領域を導体パターンに非連続に設ける第２実施の形態にあっても、１つの連続した導体欠落領域を導体パターンに設ける第１実施の形態と同様に、焼結時にクラック，割れが発生することなく、導体層の幅及び厚さを大きくすることができ、また、導体層の面積の１０〜５０％の領域を導体欠落領域としているため、十分なインダクタンスと低い直流抵抗値とを得ることができる。
（第３実施の形態）
　図９（ａ），（ｂ），（ｃ）は、本発明の第３実施の形態に係る積層型インダクタ１０に使用する３種類のコイルシート１ａ，１ｂ，１ｃの構成図である。各コイルシート１ａ，１ｂ，１ｃは何れも、第１実施の形態（図１参照）と同様に、１枚のフェライトシート２上の導体パターン３内に１つの連続した導体欠落領域５が設けられているが、その導体欠落領域５を設ける位置が異なっている。コイルシート１ａでは、導体パターン３の幅方向内側に偏在させて導体欠落領域５を設けており（図９（ａ）参照）、コイルシート１ｂでは、導体パターン３の幅方向中央に導体欠落領域５を設けており（図９（ｂ）参照）、コイルシート１ｃでは、導体パターン３の幅方向外側に偏在させて導体欠落領域５を設けている（図９（ｃ）参照）。

　そして、第３実施の形態では、このように導体欠落領域５の設置位置が異なる３種類のコイルシートを順次積層させたものを、無地のフェライトシートで挟み込み、得られる積層体を焼結して積層型インダクタを得る。
（第４実施の形態）
　図１０（ａ），（ｂ）は、本発明の第４実施の形態に係る積層型インダクタ１０に使用する２種類のコイルシート１Ａ，１Ｂの構成図である。各コイルシート１Ａ，１Ｂは何れも、第２実施の形態（図６参照）と同様に、１枚のフェライトシート２上の導体パターン３内に複数の円形状の導体欠落領域５，５…が等ピッチで設けられているが、その導体欠落領域５を設ける位置が異なっている。つまり、コイルシート１Ａと１Ｂとでは、各導体欠落領域５を設ける位置が、導体欠落領域５，５…の形成間隔（形成ピッチ）の半分だけ規則的にずれている。

　そして、第４実施の形態では、このように導体欠落領域５，５…の設置位置が半ピッチずつずれているこれらの２種類のコイルシートを順次積層させたものを、無地のフェライトシートで挟み込み、得られる積層体を焼結して積層型インダクタを得る。

　第３及び第４実施の形態では、導体欠落領域を設ける位置が異なっているコイルシートを積層させるようにするので、コイルシートの積層体において導体欠落領域の位置が分散するため、同じ位置に導体部分が積み重なることを防止できる。この結果、焼結時に、特定の位置で導体部分の圧縮率が高くなることが防止され、より平均した圧縮によって歪みが緩和されて、クラック，割れの発生をより完璧に防止できる。電源回路に使用されるような導体層の厚さが厚い積層型インダクタにおいて、この効果は特に有効となる。また、同じ位置に導体部分が積み重ならないので、上下の導体層の短絡も防止できる。

　なお、第３，第４実施の形態では、導体欠落領域を設ける位置が異なるコイルシートを夫々３種類，２種類用いる場合について説明したが、この種類数は例示であり、何種類であっても良いことは勿論である。また、１枚のコイルシートに３／４周分の導体パターンを形成することとしたが、何周分であっても良い。第４実施の形態では、設ける導体欠落領域を円形状としたが、第２実施の形態で述べたような他の形状であっても良く、また、図７，図８に示すような形状パターンであっても良い。

本発明の積層型インダクタ（第１実施の形態）に使用するコイルシートの構成図である。 本発明の積層型インダクタの断面図である。 本発明の積層型インダクタ（第１実施の形態）に使用するコイルシートの他の例の構成図である。 本発明の積層型インダクタ（第１実施の形態）に使用するコイルシートの更に他の例の構成図である。 本発明の積層型インダクタの他の例の断面図である。 本発明の積層型インダクタ（第２実施の形態）に使用するコイルシートの構成図である。 本発明の積層型インダクタ（第２実施の形態）に使用するコイルシートの他の例の構成図である。 本発明の積層型インダクタ（第２実施の形態）に使用するコイルシートの更に他の例の構成図である。 本発明の積層型インダクタ（第３実施の形態）に使用する３種類のコイルシートの構成図である。 本発明の積層型インダクタ（第４実施の形態）に使用する２種類のコイルシートの構成図である。 従来の積層型インダクタに使用するコイルシートの構成図である。 積層型インダクタにおける複数のシートの積層例を示す図である。 図１２に示す複数枚のコイルシートに形成された導体パターンの接続の概要を示す図である。 積層型インダクタの斜視図である。 図１４のＸＶ−ＸＶ線切断断面図（従来積層型インダクタの断面図）である。

符号の説明

　１，１ａ，１ｂ，１ｃ，１Ａ，１Ｂ　コイルシート
　２　フェライトシート
　３　導体パターン
　４　スルーホール
　５　導体欠落領域
　１０　積層型インダクタ
　１２　フェライト層
　１３　導体層
　２０　電極部
　３０　コイル部
　３１　コア中央部
　３２　コア外周部
　４０　コア上部
　５０　コア下部

Claims (8)

1. コイルとなる複数の導体層がフェライト層を介在して積層されている積層型インダクタにおいて、前記複数の導体層夫々の内部に、導体が存在しない導体欠落領域を設けていることを特徴とする積層型インダクタ。
2. 前記導体層の幅が、矩形状をなす前記積層型インダクタの短辺の長さの１５％以上であることを特徴とする請求項１記載の積層型インダクタ。
3. 前記導体層の長さの８０％以上の部分に前記導体欠落領域が設けられていることを特徴とする請求項１または２記載の積層型インダクタ。
4. 前記導体欠落領域の幅が５０〜１５０μｍであることを特徴とする請求項１〜３の何れかに記載の積層型インダクタ。
5. コイルとなる複数の導体層がフェライト層を介在して積層されている積層型インダクタにおいて、前記複数の導体層夫々の内部に、導体が存在しない複数の導体欠落領域を非連続に設けていることを特徴とする積層型インダクタ。
6. 前記導体層の面積に対する前記複数の導体欠落領域の合計面積の割合が１０〜５０％であることを特徴とする請求項５記載の積層型インダクタ。
7. 積層方向に隣り合う導体層における前記導体欠落領域の位置が異なっていることを特徴とする請求項１〜６の何れかに記載の積層型インダクタ。
8. 前記導体層の厚さが前記フェライト層の厚さの１／２以上であることを特徴とする請求項１〜７の何れかに記載の積層型インダクタ。
   

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