JP6587792B2 - 埋め込み型半導体デバイスパッケージおよびその製造方法 - Google Patents

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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8201—Cleaning, e.g. oxide removal step, desmearing
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
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    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
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    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278—Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/166—Alignment or registration; Control of registration
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Description

本発明の実施形態は、一般的には半導体デバイスを実装するための構造および方法に関し、特に、パッケージの全ての電気的および熱的相互接続を形成するパワーオーバーレイ（ＰＯＬ）相互接続を有する埋め込み型パッケージ構造に関する。
表面実装技術は、表面実装部品またはパッケージがプリント回路基板（ＰＣＢ）または他の類似の外部回路の表面上に直接実装される電子回路を構築する方法である。産業界においては、表面実装技術は、ワイヤリードを有する部品を回路基板のホールに嵌入するスルーホール技術工法を置き換えた。
半導体デバイス（またはマルチチップモジュール）を表面実装する１つの一般的な技術は、デバイス／モジュールが埋め込みコンパウンド内に封入されるパッケージ構造を提供することである。パッケージ製造プロセスは、１つまたは複数の半導体デバイスを接着剤により誘電体層上へ配置することから開始され、誘電体層は各半導体デバイスの能動側を覆う。それから、半導体デバイスへの直接的な金属的接続を形成するために、金属相互接続が誘電体層上に電気めっきされる。必要に応じて、相互接続は付加的な積層再分配層を通って配線されてもよく、そしてパッケージをＰＣＢまたは外部回路上に表面実装することを可能にするために入力／出力システムが提供される。半導体デバイスを封入するために、半導体デバイスの周りに埋め込み材料が付着される。
半導体デバイスが高電圧パワー半導体デバイスである実施形態においては、パワー半導体デバイスは、パワーオーバーレイ（ＰＯＬ）実装および相互接続システムにより外部回路に表面実装することができ、ＰＯＬパッケージはデバイスにより発生する熱を取り除き、デバイスを外部環境から保護する方法も提供する。標準的なＰＯＬパッケージ製造プロセスは、１つまたは複数の半導体デバイスを接着剤により誘電体層上へ配置し、誘電体を貫通しデバイスに至るビアホールを穿孔することから開始される。それから、半導体デバイスへの直接的な金属的接続を形成するために、金属相互接続（例えば銅相互接続）が誘電体層上およびビア内に電気めっきされ、そのようにしてサブモジュールを形成する。金属相互接続は、半導体デバイスへのおよびそれからの入出力（Ｉ／Ｏ）システムを形成する薄型の平面相互接続構造の形式であってもよい。それから、ＰＯＬサブモジュールは、電気的および熱的接続性のためのはんだ付け相互接続を用いて、セラミック基板（ＤＢＣを有するアルミナ、ＡＭＢ Ｃｕを有するＡｌＮなど）にはんだ付けされる。それから、誘電体層とセラミック基板との間の半導体デバイスの周囲のギャップは、ＰＯＬパッケージを形成するための毛細管流れ（毛細管アンダーフィル）、流れないアンダーフィル、または射出成形（成形コンパウンド）を用いる誘電体有機材料を用いて埋められる。
半導体デバイス、モジュール、および／またはパワーデバイスを埋め込む、上述した実装製造プロセスに関しては、認識されているように、それに関係する多数の欠点がある。例えば、一般に用いられる封入材および埋め込みコンパウンドは、それらの劣った破壊靭性および高い吸湿性のために、水分感度レベル（ＭＳＬ）認証が必要となる場合に信頼性が限定される。さらに、典型的に用いられる封入材／埋め込みコンパウンドは調達するのに高価であり得るし、適用するのに遅く時間がかかることがあり得る。
さらに、特にパワーデバイス／モジュールの実装に関しては、ＰＯＬサブモジュールをセラミック基板に電気的および熱的に接続するために典型的に用いられるはんだ付け操作は、コストと時間がかかる可能性があり、はんだ付けに必要となるさらなる温度工程がモジュールの信頼性に悪影響を及ぼす。さらに、ＰＯＬパッケージにセラミック基板が含まれることによって、セラミック基板のサイズ／厚さのために、ＰＯＬパッケージのサイズおよび厚さの達成可能な縮小（すなわち小型化）には限界がある。このように、電気的、熱的および機械的性能を向上させながら、システムの重量、コストおよびサイズを減らすためにモジュールを小型化したいという要求は、既存のＰＯＬパッケージ構造によって制限される。
したがって、表面実装互換性を有し、非常に低い厚さの半導体デバイスパッケージ構造を提供することは、望ましいことであろう。このようなパッケージ構造が低減されたコストで製造され、システムレベル性能が向上されることは、さらに望ましいことであろう。
米国特許第８３５８０００号明細書
パッケージの全ての電気的および熱的相互接続を形成するＰＯＬ相互接続を有するＰＯＬパッケージ構造を提供することによって、本発明の実施形態は上述した欠点を解決する。
本発明の一態様によれば、パッケージ構造は、第１の誘電体層と、第１の誘電体層に付着される少なくとも１つの半導体デバイスと、少なくとも１つの半導体デバイスを埋め込むように、第１の誘電体層および少なくとも１つの半導体デバイスの周りに付着される１つまたは複数の誘電体シートと、少なくとも１つの半導体デバイスに至るように形成される複数のビアであって、第１の誘電体層および１つまたは複数の誘電体シートの少なくとも１つに形成される複数のビアと、を含む。また、パッケージ構造は、少なくとも１つの半導体デバイスに対する電気的相互接続を形成するために、複数のビアに、およびパッケージ構造の１つまたは複数の外側に面する表面上に形成される金属相互接続を含む。第１の誘電体層は、積層プロセスの間に流れない材料から構成され、１つまたは複数の誘電体シートの各々は、積層工程で硬化する際に溶解し流れるように構成される硬化材料から構成され、そのようにして、１つまたは複数の誘電体シートは溶解し流れて、少なくとも１つの半導体デバイスの周囲に存在する任意の空気ギャップを埋める。
本発明の別の態様によれば、半導体デバイスパッケージ構造を製造する方法は、少なくとも１つの半導体デバイスを接着剤で第１の誘電体層に付着させるステップと、硬化する際に溶解し流れるように構成される硬化材料の１つまたは複数の誘電体シートを形成するステップであって、誘電体シートの各々は、硬化していないか、または部分的に硬化した状態であるステップと、１つまたは複数の誘電体シートを、少なくとも１つの半導体デバイスの周りに配置されるように、第１の誘電体層上に付着させるステップと、最後の誘電体シートの外側表面上に銅箔を付着させるステップと、１つまたは複数の誘電体シートを溶解して少なくとも１つの半導体デバイスの周囲に存在する任意の空気ギャップに流れ込ませて、少なくとも１つの半導体デバイスを埋め込むように、１つまたは複数の誘電体シートを硬化させるステップであって、第１の誘電体層は、１つまたは複数の誘電体シートの硬化の間には流れないステップと、を含む。また、本方法は、少なくとも１つの半導体デバイスに至る複数のビアを形成するステップであって、複数のビアは、第１の誘電体層および１つまたは複数の誘電体シートの少なくとも１つに形成されるステップと、複数のビアに、およびパッケージ構造の１つまたは複数の外側表面の少なくとも一部の上に金属的相互接続を形成するステップであって、金属的相互接続は、少なくとも１つの半導体デバイスに対する電気的相互接続を形成するステップと、を含む。
本発明のさらに別の態様によれば、ＰＯＬパッケージ構造は、少なくともその一部分に塗布された接着剤を有する第１の誘電体層と、接着剤により第１の誘電体層に付着される１つまたは複数の半導体デバイスであって、１つまたは複数の半導体デバイスの各々の表面が第１の誘電体層に付着されるコンタクトパッドをその上に有する、１つまたは複数の半導体デバイスと、１つまたは複数の半導体デバイスを埋め込むように、１つまたは複数の半導体デバイスの周りの第１の誘電体層に配置される誘電体封入材であって、１つまたは複数の半導体デバイスの周囲に存在する任意の空気ギャップを埋めるように、硬化の際に溶解し流れるように構成される１つまたは複数の硬化していないかまたは部分的に硬化した誘電体シートを含む誘電体封入材と、を含む。また、ＰＯＬパッケージ構造は、１つまたは複数の半導体デバイスに至るように形成される複数のビアであって、第１の誘電体層および誘電体封入材の少なくとも一方に形成される複数のビアと、１つまたは複数の半導体デバイスに対する全ての電気的および熱的相互接続を形成する複数のビアにおいて、ならびにＰＯＬパッケージ構造において形成されるＰＯＬ相互接続と、を含む。第１の誘電体層は、１つまたは複数の誘電体シートの硬化の間に流れないように構成される。
これらのならびに他の利点および特徴は、添付の図面と共に提供する本発明の好ましい実施形態についての以下の詳細な説明から、より容易に理解されよう。
図面は、本発明を実施するために現在考えられる実施形態を示す。
図面の説明は以下の通りである。
本発明の実施形態によるパワーオーバーレイ（ＰＯＬ）パッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による製造／積層プロセスの１つの段階におけるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の実施形態による別の製造／積層プロセスの１つの段階におけるＰＯＬ構造の模式的な断面側面図である。 本発明の実施形態による別の製造／積層プロセスの１つの段階におけるＰＯＬ構造の模式的な断面側面図である。 本発明の実施形態による別の製造／積層プロセスの１つの段階におけるＰＯＬ構造の模式的な断面側面図である。 本発明の実施形態による別の製造／積層プロセスの１つの段階におけるＰＯＬ構造の模式的な断面側面図である。 本発明の実施形態による別の製造／積層プロセスの１つの段階におけるＰＯＬ構造の模式的な断面側面図である。 本発明の実施形態による別の製造／積層プロセスの１つの段階におけるＰＯＬ構造の模式的な断面側面図である。 本発明の実施形態による別の製造／積層プロセスの１つの段階におけるＰＯＬ構造の模式的な断面側面図である。 図２〜図９または図１０〜図１６の製造／積層プロセスにより形成されるＰＯＬパッケージ構造の模式的な断面側面図であって、本発明の別の実施形態によるＰＯＬパッケージ構造に実施される付加的な製造／積層工程を示す図である。 図１７のＰＯＬパッケージ構造の模式的な断面側面図であって、本発明の別の実施形態によるＰＯＬパッケージ構造に実施される付加的な製造／積層工程を示す図である。 本発明の別の実施形態によるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の別の実施形態によるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の別の実施形態によるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の別の実施形態によるＰＯＬパッケージ構造の模式的な断面側面図である。 本発明の別の実施形態によるＰＯＬパッケージ構造の模式的な断面側面図である。
本発明の実施形態は、パワーモジュール半導体デバイスに対する全ての電気的および熱的相互接続を形成するパワーオーバーレイ（ＰＯＬ）相互接続を有する埋め込み型パワーモジュールパッケージ構造、ならびにそのようなパッケージ構造を形成する方法を提供する。
図１に、本発明の実施形態によるＰＯＬパッケージおよび相互接続構造１０を示す。ＰＯＬパッケージ構造１０は、「パワーデバイス」または「非パワーデバイス」と一般に記述される形式であってもよく、したがって、例えば、ダイ、ダイオード、ＭＯＳＦＥＴ、特定用途向け集積回路（ＡＳＩＣ）、またはプロセッサの形式であってもよい半導体デバイス１２を含む。図１には単一の半導体デバイス１２を示しているが、本発明の別の実施形態について後述するように、付加的な半導体デバイスまたは電子部品がＰＯＬパッケージ構造１０に含まれ得ることが認識される。半導体デバイス１２は、直接的な金属相互接続がデバイスに対する全ての電気的および／または熱的相互接続を形成するように、ＰＯＬパッケージ構造１０内に実装される。
図１に示すように、例示的実施形態によれば、ＰＯＬパッケージ構造１０は、ＰＯＬパッケージ構造１０の対向する面（半導体デバイス１２はその間に配置される）の各々の上の誘電体層を含み、それらの層は第１の誘電体層１４および第２の誘電体層１６と一般に呼ばれる。誘電体層１４、１６は、積層またはフィルムの形で提供され、使用およびフレーム処理の間、ビアに機械的および温度安定性を提供するために、ならびに好適な誘電特性および電圧絶縁破壊強度およびビア形成およびＰＯＬ処理のための加工性を提供するために選択された材料で形成される。したがって、誘電体層１４、１６は、「ＰＯＬ誘電体」と呼ぶことができる。さらに、誘電体層１４、１６が形成される材料は、ＰＯＬパッケージ構造１０に実施される積層プロセスの間に安定な状態を維持するように選択される。すなわち、誘電体層１４、１６は、それらがＰＯＬパッケージ構造１０に実施される積層プロセスの間に流れないように構成されるように、好適な材料で形成される。したがって、誘電体層１４、１６は、本発明の実施形態によれば、例えばＫａｐｔｏｎ（登録商標）、Ｕｌｔｅｍ（登録商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、Ｕｐｉｌｅｘ（登録商標）、ポリサルフォン材料（例えば、Ｕｄｅｌ（登録商標）、Ｒａｄｅｌ（登録商標））などの複数の誘電体材料、あるいは、例えば液晶ポリマー（ＬＣＰ）またはポリイミド材料などの別のポリマーフィルムのうちの１つで形成することができる。明確にし、誘電体層１４、１６とＰＯＬパッケージ構造１０の他の誘電体材料とを区別するために、以下では、誘電体層１４、１６をポリイミド層１４、１６と呼ぶが、この用語は層１４、１６が特定の誘電体材料から形成されるように限定するものではない。
図１に示すように、ポリイミド層１４、１６は、ＰＯＬパッケージ構造１０の両面（すなわち、パッケージ構造の前面１８および背面２０）に設けられ、そのようにして、後述するように、ビアおよびパターン化した金属相互接続を両面に形成することができる。半導体デバイス１２はポリイミド層１４、１６の間に配置され、半導体デバイス１２は接着剤２２でポリイミド層１４に付着される。また、ポリイミド層１４、１６の間に設けられる誘電体封入材２４（すなわちＰＯＬ封入材）がＰＯＬパッケージ構造１０に含まれる。誘電体封入材２４は、半導体デバイス１２の周囲およびポリイミド層１４、１６の間に存在するかもしれないＰＯＬパッケージ構造１０内の空ギャップを埋めるのに役立ち、また一実施形態によれば、ポリイミド層１４を半導体デバイス１２に「接着する」ことができて、このようにして１つまたは複数の材料で形成することができる。
誘電体封入材２４は、「フィルム」または「パネル」または「シート」形式で提供される１つまたは複数の誘電体層２６から構成され、必要であれば、複数の誘電体シート２６は、半導体デバイス１２の周囲およびポリイミド層１４、１６の間の領域を埋めるために必要な高さ／厚さまで互いにスタックされてもよい。誘電体シート２６は、例えばプリプレグ材料、プリント回路基板コア材料、重合樹脂、または他の好適な接着剤などの、硬化していないかまたは部分的に硬化した（すなわちＢ段階の）有機材料から形成され、そのようにすれば、それらは予備硬化したフィルムの形で容易にスタックすることができる。本発明の一実施形態によれば、誘電体シート２６は、半導体デバイス１２を受け取るために、そして、その周りでシート２６の位置決めに役立つように、それに形成される開口／カットアウト２８を含む。あるいは、誘電体シート２６のセグメントが半導体デバイス１２の周りに配置されてもよいことが認識される。
ＰＯＬパッケージ構造１０内の空ギャップを埋めるために、誘電体シート２６は、誘電体シート２６が「溶解し」流れる積層プロセス（典型的には、真空環境、昇温状態、および機械的圧力下で）を受ける。誘電体シート２６は、このようにしてそのフィルムの形を失い、半導体デバイス１２の周囲およびポリイミド層１４、１６の間の任意の空の空気ギャップを埋めるように流れ、そのようにして、誘電体封入材２４は半導体デバイス１２を一般の周囲環境から保護する。
図１に示すように、複数のビア３０は、ポリイミド層１４を貫通し、半導体デバイス１２の前面３２に至るように形成される。図１に示すように、半導体デバイス１２がパワーデバイスである実施形態では、電気的および熱的要件（例えば、必要となる電気的接続をし、パワー半導体デバイスから熱を取り除くため）を満たすために、ビア３０はさらに半導体デバイス１２の背面３４に至るように形成される。前面と背面との間の電気的接続が必要となる場合には、さらに貫通ビア３６がポリイミド層１４、１６および誘電体シート２６を貫通して形成される。電気的および熱的接続／経路をＰＯＬパッケージ構造１０に提供するために、金属相互接続３８が引き続いて形成され、相互接続３８はビア３０、３６に形成され、それぞれポリイミド層１４、１６の外側に面する前面１８および背面２０上へ出る。このようにして、ＰＯＬパッケージ構造１０の前面１８および背面２０は、その上に形成される相互接続を含む。本発明の実施形態によれば、金属相互接続３８は、半導体デバイス１２に直接的な電気的接続を形成する強固な電気メッキされた銅の相互接続として形成される「ＰＯＬ相互接続」を含む。いくつかの実施形態では、デバイス上のメタライゼーションに応じて、銅メッキすることができるスパッタされた銅シード層に加えて、スパッタされた接着層（チタン、クロミウムなど）が設けられる。図１に示すように、金属相互接続３８は、電気的および熱的接続をＰＯＬパッケージ構造１０に提供するために、所望の形にパターニングされエッチングされる。一実施形態によれば、金属相互接続３８は、例えばパッケージ構造をヒートシンクに取付けることを可能にする、ＰＯＬパッケージ構造１０の背面上に広い面積の熱的および電気的接続（すなわち銅パッド）を提供するために、パターニングされエッチングされる。
このようにして、構造の両面に金属相互接続３８を有するＰＯＬパッケージ構造１０が提供される。その積層プロセスによって、ＰＯＬパッケージ構造１０は、半導体デバイス１２を完全に埋め込むことができ、このようにして、表面実装技術との互換性を有し、他の電子回路をその上にスタックすることもできる。半導体デバイス１２がパワーデバイスである実施形態では、ＰＯＬパッケージ構造１０は両面冷却をさらに提供し、電気的および熱的機能性のために典型的に用いられる付加的な多層基板（ＤＢＣ基板などのような）を不要にする。このような基板は、デバイス背面で熱を拡散するためのサーマルビアおよび大きな銅パッドと完全に置き換えられるからである。このようにパワーデバイスをＰＯＬパッケージ構造１０に実装する際に多層基板が不要になることによって、はんだ付け、アンダーフィル（またはオーバーモールディング）などのような第２レベルの組立プロセスがなくなり、高度に小型化される非常に小さいフォームファクタを有するＰＯＬパッケージ構造１０が可能になる。
図２〜図９に、本発明の実施形態による、ＰＯＬパッケージ構造を製造する技術のプロセスステップの詳細図を示す。図２〜図９に示す技術は、図１に示すＰＯＬパッケージ構造１０（すなわち、単一の半導体デバイスだけを含む）の製造について図示し記載しているが、しかし、記載したプロセスは様々な構成のマルチチップモジュールを埋め込むパッケージ構造の製造に適用できることが認識される。
図２に示すように、ＰＯＬパッケージ構造１０の積層プロセスは、予め金属化された誘電体層を提供することから開始される。本発明の実施形態によれば、予め金属化された誘電体層は、例えばＫａｐｔｏｎ（登録商標）、Ｕｌｔｅｍ（登録商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、Ｕｐｉｌｅｘ（登録商標）、ポリサルフォン材料（例えば、Ｕｄｅｌ（登録商標）、Ｒａｄｅｌ（登録商標））などの複数の誘電体材料、あるいは、例えば液晶ポリマー（ＬＣＰ）またはポリイミド材料などの別のポリマーフィルムのうちの１つで形成される誘電体積層またはポリイミドフィルム１４を含み、以下ではそれをポリイミドフィルム１４と呼ぶ。銅層４０がポリイミドフィルム１４の１つの表面に金属化され、銅層４０は、その背面に付着されて付加的な銅キャリア層４４を銅層４０に固定する剥離層４２を有し、それはＰＯＬパッケージ構造１０の積層プロセスの際の安定性をもたらす。剥離層４２は、製造プロセスにおける次のステップで銅キャリア層４４のその後の除去を可能にする。
図２にさらに示すように、予め金属化された誘電体層上に半導体デバイス（例えば、ダイ、ＭＯＳＦＥＴなど）１２を配置するために、位置合せマーク４６がポリイミドフィルム１４を貫通し銅層４０内までレーザーで穿孔される。図３に示すように、ポリイミドフィルム１４に半導体デバイス１２を固定するために、接着剤２２が、例えばスクリーン印刷応用、ディスペンシング、またはスピンコート応用などによってポリイミドフィルム１４に塗布される。本発明の一実施形態によれば、接着剤２２は、半導体デバイス１２が配置される場所にのみポリイミドフィルム１４に塗布されてもよい。あるいは、接着剤２２は、ポリイミドフィルム１４の全体に塗布されてもよい。ポリイミドフィルム１４上に接着剤２２を堆積させると、次に半導体デバイス１２が配置ガイドとして位置合せマーク４６を用いてポリイミドフィルム１４に配置される。それから、半導体デバイス１２は、接着剤２２を硬化させることによって、ポリイミドフィルム１４に固定される。
次に図４に示すように、予め金属化された誘電体層１４上に半導体デバイス１２が配置され固定されると、１つまたは複数の誘電体シート２６が準備され、続いて予め金属化された誘電体層１４上に、および半導体デバイス１２の周りに配置される。付着される誘電体シート２６の数は、半導体デバイス１２の厚さに基づいて決定される。複数の誘電体シート２６が必要とされる場合には、シートは半導体デバイス１２を封入するためにスタックされた配置で塗布される。誘電体シート２６は、プリプレグ材料、ＰＣＢコア材料、重合樹脂、または他の好適な接着剤などの、予備硬化されたフィルムの形の（そうすれば容易にスタックできる）有機材料から形成され、以下では一般的にプリプレグシート２６と呼ぶ。プリプレグシート２６を準備する際に、プリプレグ材料のフィルムまたはパネルが提供され、半導体デバイス１２の場所に対応して開口２８がそれに形成される（すなわち、切削される）。準備したプリプレグシート２６は、開口２８が形成され、それから所望の高さまたは厚さに互いにスタックされ、半導体デバイス１２を完全に取り囲む。プリプレグシート２６がスタックされると、背面誘電体層１６（例えばポリイミド層）がプリプレグシート２６のスタック上に付着される。背面ポリイミドフィルム１６は、予め金属化された層を含む。本発明の一実施形態によれば、背面ポリイミドフィルム１６は、熱的機能性を高めるために厚さを増加させた銅層４８を有するように、予め金属化することができる。
製造プロセスにおける次のステップでは、図５に示すように、プリプレグシート２６を溶解させ流れを引き起こすために、積層プロセスが実施される。積層プロセスは、真空環境、昇温状態、および機械的圧力もしくは空気圧下で行われ、そのようにしてプリプレグシート２６を溶解させ、それによってそのフィルムの形を失わせる。ポリイミドフィルム１４、１６の間に設けられたプリプレグ材料は、溶解すると、半導体デバイス１２の周囲およびパッケージ構造内の任意の空の空気ギャップを埋めるように流れ、このようにして、誘電体封入材２４を形成すると述べることができる。ＰＯＬパッケージ構造１０を冷却すると、プリプレグ材料は完全に硬化して、デバイスを封入するように半導体デバイス１２の周りで硬くなることができる。
図６に示すように、積層プロセスが完了すると、銅キャリア層４４は、剥離層４２により銅層４０から取り除かれる。それから、ポリイミドフィルム１４に残った銅層４０は、次のビア形成およびメタライゼーション工程に備えて洗浄される。ポリイミドフィルム１４および背面ポリイミドフィルム１６（すなわち、ポリイミドフィルムおよび銅層）を貫通する複数のビア３０の形成を、図７に示す。本発明の実施形態によれば、ビア３０は、レーザーアブレーションもしくはレーザー穿孔プロセス、プラズマエッチング、フォトデフィニション、または機械的穿孔プロセスによって形成することができる。ビア３０は、電気的接続を形成するために、半導体デバイス１２（ダイを見るために位置合せ穿孔を用いて）のコンタクトパッド５０に至るように形成され、半導体デバイス１２がパワーデバイスである（この場合のように）実施形態では、ビア３０は半導体デバイス１２の背面３４にも形成される。半導体デバイス１２上のコンタクトパッド５０に至るビア３０は、ポリイミドフィルム１４を貫通して形成され、このようにして、これらのビア３０の形状および正確さは、厳しい制約条件の中で制御することができる。一実施形態によれば、半導体デバイス１２の背面３４に至るビア３０は、繊維または他の包含物を有するプリプレグ封入材２４を貫通して形成するため、より粗い形状であって、コンタクトパッド５０に至るビア３０と同じ精度で形成することができない（すなわち、線間隔およびビア直径に対する限界）。ただし、いくつかの実施形態では、半導体デバイス１２の背面３４に至るビア３０が背面ポリイミドフィルム１６だけを貫通して形成できることが認識される。半導体デバイス１２に至るように形成されるビア３０に加えて、貫通ビア３６が積層全体を貫通して（すなわち、ポリイミドフィルム１４、１６およびプリプレグ封入材２４を貫通して）穿孔される。
一旦、ビア３０、３６が半導体デバイス１２に至るまで、およびパッケージ積層を貫通して形成され、ビアの洗浄（例えばリアクティブイオンエッチング（ＲＩＥ）デスート（ｄｅｓｏｏｔ）プロセスによる）が完了すると、それから、所望により、図８に示すように、金属相互接続３８がパッケージ構造に形成される。一実施形態によれば、金属相互接続３８は、無電解めっきまたは電解メッキによって形成されるＰＯＬ相互接続として形成されるが、ただし、金属成膜の他の方法（例えばスパッタリング）を用いてもよいことが認識される。例えば、チタンまたはパラジウム接着層および銅シード層を、スパッタリングまたは無電解めっきプロセスにより、ビア３０、３６に最初に付着させることができ、その後に、ビアを充填し、パッケージ構造の前面１８および背面２０の銅の厚さを望ましいレベルに増加させる（すなわち、「プレーティングアップ」）電気メッキプロセスが続く。図９に示すように、その後に、所望の形を有するＰＯＬ相互接続３８を形成するために、パターニングおよびエッチングが付着した銅に実施される。相互接続３８を形成するための、連続する銅層の付着およびその後の連続する銅層のパターニングおよびエッチングを図８および図９に示すが、その代わりに、セミアディティブめっきプロセスを介した相互接続３８のパターニングおよびめっきを、相互接続３８を形成するために用いてもよいことが認識される。
このようにして、本構造の両面に相互接続を提供する完成されたＰＯＬパッケージ構造１０が形成される。ＰＯＬパッケージ構造１０はＳＭＴ互換であり、ＭＳＬ能力、機械的堅固性、両面冷却、および低い材料コストを、全て非常に小さいフォームファクタと共に提供し、そうして高度に小型化されたＰＯＬパッケージ構造１０の生産を可能にする。
次に、図１０〜図１６には、本発明の付加的な実施形態による、ＰＯＬパッケージ構造を製造する別の技術のプロセスステップの詳細図を示す。図１０〜図１６に示す技術は、図１に示すＰＯＬパッケージ構造１０（すなわち、単一の半導体デバイスだけを含む）の製造について再び図示し記載しているが、しかし、記載したプロセスは様々な構成のマルチチップモジュールを埋め込むパッケージ構造の製造に適用できることが再び認識される。
図１０に示すように、パッケージ構造の積層プロセスは、例えばポリイミド積層またはフィルムなどの誘電体層１４を提供することから開始される。図示していないが、パッケージ構造の積層プロセスの際の安定性を提供するために、ポリイミドフィルム１４がフレームまたはパネル構造に配置されてもよい。その後にポリイミドフィルム上へ半導体デバイス（例えばダイ）を正確に配置するために、位置合せマーク５２がポリイミドフィルム１４内に（レーザースカイビングまたは他の方法により）形成される。図１１に示すように、ポリイミドフィルム１４に半導体デバイス１２を固定するために、接着剤２２が、例えばスクリーン印刷応用、ディスペンシング、またはスピンコート応用などによってポリイミドフィルム１４に塗布される。本発明の一実施形態によれば、接着剤２２は、半導体デバイス１２が配置される場所にのみポリイミドフィルム１４に塗布されてもよい。あるいは、接着剤２２は、ポリイミドフィルム１４の全体に塗布されてもよい。ポリイミドフィルム１４上に接着剤２２を堆積させると、次に半導体デバイス１２が配置ガイドとして位置合せマーク５２を用いてポリイミドフィルム１４に配置される。それから、半導体デバイス１２は、接着剤２２を硬化させることによって、ポリイミドフィルム１４に固定される。
次に図１２に示すように、ポリイミドフィルム１４上に半導体デバイス１２が配置され固定されると、１つまたは複数の誘電体シート２６が準備され、続いてポリイミドフィルム１４上に、および半導体デバイス１２の周りに配置される。付着される誘電体シート２６の数は、半導体デバイス１２の厚さに基づいて決定される。複数の誘電体シート２６が必要とされる場合には、シートは半導体デバイス１２を封入するためにスタックされた配置で提供される。シート２６は、典型的には、プリプレグ材料、ＰＣＢコア材料、重合樹脂、または他の好適な接着剤などの、予備硬化されたフィルムの形の（そうすれば容易にスタックできる）低い吸湿有機材料から形成され、以下では一般的にプリプレグシート２６と呼ぶ。プリプレグシート２６を準備する際に、プリプレグ材料のフィルムまたはパネルが提供され、半導体デバイス１２の場所に対応して開口２８がそれに形成される（すなわち、切削される）。準備したプリプレグシート２６は、開口２８が形成され、それから所望の高さまたは厚さに互いにスタックされ、半導体デバイス１２を完全に取り囲む。プリプレグシート２６がスタックされると、背面誘電体層１６（例えばポリイミドフィルム）がプリプレグシート２６のスタック上に付着される。パッケージの両面に良好な形状サイズの制御を提供し、さらに構造バランスを提供するために、ポリイミド層／フィルム１４、１６を用いることができる。別の実施形態では、後でさらに詳細に説明するように、プリプレグシート２６が、積層ステップ／プロセスを行うために用いる積層プレスに固着するのを防止するために、背面誘電体層１６の代わりに、銅箔またはフィルムを成膜することができる。
製造プロセスにおける次のステップでは、図１３に示すように、プリプレグ材料を溶解させ連続した誘電体封入材２４に流入させるために、積層プロセスが実施される。積層プロセスは、真空環境、昇温状態、および機械的圧力もしくは空気圧下で行われ、そのようにしてプリプレグシート２６を溶解させ、それによってそのフィルムの形を失わせ、半導体デバイス１２の周りの任意の空の空気ギャップを埋めるように流れさせる。プリプレグ封入材は、完全に硬化して、デバイスを封入するように半導体デバイス１２の周りで硬くなることができる。
図１４に示すように、積層プロセスが完了すると、複数のビア３０がポリイミドフィルム１４および背面ポリイミドフィルム１６を貫通して形成される。本発明の実施形態によれば、ビア３０は、レーザーアブレーションもしくはレーザー穿孔プロセス、または機械的穿孔プロセスによって形成することができる。ビア３０は、電気的接続を形成するために、半導体デバイス１２の前面３２上のコンタクトパッド５０に至るまで形成されるように位置合わせされる。図示する実施形態では、パワーデバイスに関しては、デバイスから熱を取り除くために、および／または電気的接続を形成するために、ビア３０が半導体デバイス１２の背面３４にも形成される。ただし、このような背面ビアが全ての実施形態で要求されるわけではなく、それはデバイスに依存していることが認識される。半導体デバイス１２に至るように形成されるビア３０に加えて、貫通ビア３６が積層スタック全体を貫通して（すなわち、ポリイミドフィルム１４、１６およびプリプレグ封入材２４を貫通して）穿孔される。
一旦、ビア３０、３６が半導体デバイス１２に至るまで、および誘電体封入材２４を貫通して形成されると、図１５に示すように、ＰＯＬ金属相互接続３８がパッケージ構造に形成される。一実施形態によれば、ＰＯＬ金属相互接続３８は、スパッタリングおよび電気メッキ応用の組合せによって形成することができるが、ただし、金属成膜の他の方法（例えば無電解めっき）を用いてもよいことが認識される。例えば、チタンまたはパラジウム接着層および銅シード層を、スパッタリングにより、ビア３０、３６に最初に付着させることができ、その後に、ビアを充填し、ＰＯＬパッケージ構造の前面１８および背面２０の銅の厚さを望ましいレベルに増加させる（すなわち、「プレーティングアップ」）電気メッキプロセスが続く。図１６に示すように、その後に、所望のサイズ／形を有するＰＯＬ相互接続３８を形成するために、パターニングおよびエッチングが付着した銅に実施される。相互接続３８を形成するための、連続する銅層の付着およびその後の連続する銅層のパターニングおよびエッチングを図１５および図１６に示すが、その代わりに、セミアディティブめっきプロセスを介したＰＯＬ相互接続３８のパターニングおよびめっきを、ＰＯＬ相互接続３８を形成するために用いてもよいことが認識される。
図２〜図９および図１０〜図１６で上述した製造プロセスの各々において、多層パッケージ構造を形成するために、付加的なステップを実施してもよい。すなわち、ＰＯＬパッケージ構造１０を「スターティングスタック」として用いて、材料の付加的な層をＰＯＬパッケージ構造１０の両方の外側表面に付着させてもよい。このようにして、図１７に示すように、金属相互接続３８の形成後に、付加的な層５４、５６がＰＯＬパッケージ構造１０の両面に追加される。本発明の一実施形態によれば、層５４、５６は、ポリイミド層１４、１６上に積層され、銅箔が付着されたプリント回路基板（ＰＣＢ）プリプレグ材料で形成される。別の実施形態によれば、層５４、５６は、ポリイミド材料で形成され、層５４、５６は接着剤５８（擬似的に示す）を介してポリイミド層１４、１６に付着される。図１８に示すように、続いて、ビア５９が付加された層５４、５６に穿孔され、ＰＯＬ金属相互接続３８がビア５９にめっきで形成され、層５４、５６の外側表面上でパターニングされる。
図１８には示していないが、例えば、保護コーティングをその銅に提供するために、パターニングされたＰＯＬ相互接続３８および層５４、５６の上にはんだ仕上げ処理を行い、はんだマスクを付着させるなどの、製造プロセスの付加的なステップが実施されてもよいことが認識される。はんだの代わりに、ソルダーマスクに露出された銅パッドは、ＮｉまたはＮｉ／Ａｕまたは有機はんだ付け性保護（ＯＳＰ）層のメタライゼーションによって終端されたままでもよいことが認識される。それから、第２レベルのＩ／Ｏ相互接続を、はんだマスクの開口により露出されたパッドに付着させることができる。一実施形態では、Ｉ／Ｏ相互接続パッドは、ランドグリッドアレイ（ＬＧＡ）を形成するために、はんだ付け可能な仕上げで終端されたままにされるか、あるいは、ボールグリッドアレイ（ＢＧＡ）はんだバンプを形成するために、はんだでバンプされて、例えば、外部回路にパッケージ構造を表面実装することを可能にする。はんだバンプは、高い応力条件における故障に対して抵抗性のある高度に信頼性が高い第２レベルの相互接続構造を提供する。
図２〜図９および図１０〜図１６で上述した製造プロセスの各々において、第２のポリイミド層１６を誘電体封入材２４すなわちプリプレグシート２６のスタックに付着させる代わりに、銅箔またはフィルムをプリプレグシートに付着させてもよいことが認識される。すなわち、プリプレグ層２６がラミネーター表面に固着することを防止することに関して、銅箔は同じように機能するので、銅箔をポリイミド層１６と置き換えることができる。銅箔６１がパッケージ構造に実装される実施形態を図１９に示す。銅箔６１を実装する際には、銅のトレース（すなわち金属相互接続３８）は、ポリイミド層１６上に形成されるよりは、むしろプリプレグ材料２６上のこの銅に形成されることが認識される。この際、ビア３０は、最初に銅箔６１を貫通して形成され、それから、ＰＯＬ金属相互接続３８がスパッタリングおよび電気メッキ応用の組合せによりその上に形成される。そして、連続した銅層の付着ならびにそれに続くパターニングおよびエッチングが実施されるか、あるいはＰＯＬ相互接続３８を形成するためにセミアディティブめっきプロセスが実施される。
次に図２０〜図２３に、半導体デバイスを実装するためのＰＯＬパッケージ構造の付加的な実施形態を示す。図２０〜図２３に示すＰＯＬパッケージ構造の実施形態の各々は、図１に示し記載したＰＯＬパッケージ構造１０と類似の構造を有する。すなわち、それらは、スタックされ、半導体デバイスの周りに配置され、その後にそれの周りに溶解し／流れるように硬化され得る１つまたは複数の誘電体シートを用いて半導体デバイスを完全に埋め込む。そして、その中の半導体デバイスへの全ての電気的（および熱的）接続を提供するために、相互接続がパッケージ構造の両面に形成される。
最初に、図２０に本発明の別の実施形態によるパッケージ構造６０を示す。パッケージ構造６０は、図１のＰＯＬパッケージ構造１０と非常によく似ているが、ただし、パッケージ構造６０は、ここでは「ＰＯＬウェブ」と呼ぶ、半導体デバイス１２の周りに配置される誘電体ウェブ材料６２を含む。本発明の実施形態によれば、ＰＯＬウェブ６２は、プリント回路基板（ＰＣＢ）コア材料、ポリイミドフィルム／層、セラミック材料、複合誘電体材料、または他の類似の／好適な有機材料であって、低い吸湿特性を示し、ＰＯＬ構造に機械的堅固性を提供し（すなわち、誘電体ウェブ材料６２は、誘電体シート２６と比較して増加した剛性を有するように構築される）、パッケージ構造６０の積層の間にリフローしない材料で形成される。一実施形態によれば、ＰＯＬウェブ６２は、銅の回路を含んでもよい。さらに、ＰＯＬウェブ６２は、それが形成される材料に基づいて、積層プロセスの間に流れない。ＰＯＬウェブ６２は、半導体デバイス１２および貫通ビア３６に適応するために開口／カットアウト６４を含むように形成され、ＰＯＬウェブ６２は好適な厚さを有する。図１９にさらに示すように、ＰＯＬウェブ６２は、半導体デバイス１２をパッケージ構造６０内に完全に埋め込むために、誘電体封入材２４と組み合わされる。図１に関して上述したように、誘電体封入材２４は、硬化していない誘電体材料２６（例えば、プリプレグ材料、重合樹脂など）の１つまたは複数のシートとして提供される。シート２６は、ＰＯＬウェブ６２とポリイミド層１４上の半導体デバイス１２との間の空ギャップに配置され、パッケージ構造６０は、誘電体シート２６の溶解を引き起こすために積層プロセスを施される。それによって、シートはフィルムの形を失って、半導体デバイス１２および誘電体ウェブ材料６２の周囲の任意の空の空気ギャップを埋めるように流れる。
次に、図２１に本発明の別の実施形態によるＰＯＬパッケージ構造６６を示す。ＰＯＬパッケージ構造６６は、図１のＰＯＬパッケージ構造１０と非常によく似ているが、ただしＰＯＬパッケージ構造６６は、例えば図１のＰＯＬパッケージ構造１０の層１６（すなわちポリイミド層１６）などのように、積層（例えばポリイミド層）の間に溶解せず流れない、層１４の反対側の面の誘電体封入材２４に配置される誘電体材料層を含まない。したがって、ＰＯＬパッケージ構造６６では、ポリイミド層１４がＰＯＬパッケージ構造１０の前面１８に提供されるが、誘電体封入材２４がＰＯＬパッケージ構造６６の背面２０を形成する。半導体デバイス１２は、ポリイミド層１４上に配置されて、接着剤２２でそれに固定され、誘電体封入材２４が半導体デバイス１２を取り囲むようにポリイミド層１４上に堆積される。上で詳細に説明したように、誘電体封入材２４は、硬化していないかまたは部分的に硬化した（すなわちＢ段階の）有機材料（例えば、プリプレグ材料、ＰＣＢコア材料、重合樹脂、または他の好適な接着剤）から形成される１つまたは複数の誘電体シート２６から構成され、シートは「フィルム」または「パネル」の形でポリイミド層１４上に付着される。そうして、必要であれば、複数の誘電体シート２６は、半導体デバイス１２の周りの領域を埋めるのに必要な高さ／厚さまで互いにスタックされてもよい。誘電体シート２６は、誘電体シート２６を溶解させてそのフィルムの形を失わせ、半導体デバイス１２の周りの任意の空の空気ギャップを埋めるように流れさせる積層プロセスを施される。
図２１に示すように、複数のビア３０が、ポリイミド層１４を貫通し、半導体デバイス１２の前面３２に至るように形成される。また、ビア３０は、電気的および熱的要件（例えば、半導体デバイス１２がパワー半導体デバイスである場合）を満たすために、誘電体封入材２４を貫通し、半導体デバイス１２の背面３４に至るように形成される。また、貫通ビア３６がポリイミド層１４および誘電体シート２６を貫通して形成される。電気的および熱的接続／経路をＰＯＬパッケージ構造６６に提供するために、引き続いてＰＯＬ金属相互接続３８がＰＯＬパッケージ構造６６に形成され、相互接続３８は、ビア３０、３６に形成されて、ＰＯＬパッケージ構造６６の前面１８および背面２０上に出る。
図２１に示していないが、ＰＯＬパッケージ構造６６は、ＰＯＬ構造に安定を提供するために、半導体デバイス１２の周りおよび誘電体封入材２４内に配置されるＰＯＬウェブ構造（例えば、図２０のＰＯＬウェブ６２）をさらに含んでもよいことが認識される。ＰＯＬウェブは、プリント回路基板（ＰＣＢ）コア材料、ポリイミドフィルム／層、セラミック材料、または複合誘電体材料で形成され、そのようにすれば、ＰＯＬウェブ構造はＰＯＬパッケージ構造６６の積層プロセスの間に流れない。
一実施形態によれば、ＰＯＬパッケージ構造６６は、図１７に示すＰＯＬパッケージ構造１０と同様に、付加的な材料層が付着され得る「スターティングスタック」として働くことができる。すなわち、金属相互接続３８がＰＯＬパッケージ構造６６に形成されると、図２２に示すように、付加的な層５４、５６がＰＯＬパッケージ構造６６の両面に追加される。本発明の一実施形態によれば、層５４、５６は、ポリイミド層１４、１６上に積層された、銅箔を有するプリント回路基板（ＰＣＢ）プリプレグ材料で形成される。別の実施形態によれば、層５４、５６は、ポリイミド材料で形成され、層５４、５６は、接着剤５８（擬似的に示す）を介してポリイミド層１４、１６に付着される。図１８に示すように、続いて、ビア５９が付加された層５４、５６に穿孔され、金属相互接続３８がビア５９にめっきで形成され、層５４、５６の外側表面上でパターニングされる。
次に、図２３に本発明の別の実施形態によるＰＯＬパッケージ構造７０を示す。それには、複数の電子部品を有するパワーモジュールが実装される。ＰＯＬパッケージ構造７０は、パワーデバイス、制御回路、および／または受動デバイスの形で複数の電子部品を含む。図２３には、パワー半導体デバイス７２（例えば、ダイ、ダイオード、ＭＯＳＦＥＴ）、ゲートドライバ７４、および受動デバイス７６を示すが、それより多くの数のまたはそれより少ない数の電子デバイス／部品がＰＯＬパッケージ構造７０に含まれてもよいことが認識される。さらに、一実施形態によれば、銅シム７８が任意に含まれ、パワー半導体デバイス７２の背面３４に（例えば、はんだ８０により）付着される。ただし、高さの差を補うために、銅シム７８ではなく、代わりにビア３０がパワー半導体デバイス７２の背面まで延長されてもよい（すなわち、より高いビアを穿孔する）ことが認識される。
図２３に示すように、ＰＯＬビアおよびパターニングされたＰＯＬ金属相互接続を両面に形成できるように、ポリイミド層１４、１６がＰＯＬパッケージ構造７０の両面に提供される。電子部品７２、７４、７６がポリイミド層１４、１６の間に配置され、電子部品７２、７４、７６は接着剤２２によりポリイミド層１４に付着される。誘電体封入材２４は、「フィルム」または「パネル」の形で提供される１つまたは複数の誘電体シート２６から構成されるポリイミド層１４、１６の間に設けられ、複数の誘電体シート２６は、パワー半導体デバイス７２、ゲートドライバ７４、および受動デバイス７６の周囲の領域を埋めるために必要な高さ／厚さまで互いにスタックされてもよい。前述したように、誘電体シート２６は、誘電体シート２６を溶解させてそのフィルムの形を失わせ、電子部品７２、７４、７６の周りの、およびポリイミド層１４、１６の間の任意の空の空気ギャップを埋めるように流れさせる積層プロセスを施される。図示していないが、ＰＯＬ構造に安定性を提供するために、ＰＯＬウェブ構造（例えば、図２０のＰＯＬウェブ６２）が半導体デバイス１２の周りに誘電体封入材２４と共に配置されてもよく、ＰＯＬウェブ構造は積層プロセスの間に流れない材料で形成されることが認識される。
図２３に示すように、複数のビア３０が、ポリイミド層１４を貫通し、電子部品７２、７４、７６に至るように形成される。また、ビア３０は、ポリイミド層１６を貫通し、パワー半導体デバイス７２の背面の銅シム７８に至るように形成される。また、貫通ビア３６がポリイミド層１４、１６および誘電体シート２６を貫通して形成される。電気的および熱的接続／経路をＰＯＬパッケージ構造７０に提供するために、引き続いて金属相互接続３８がＰＯＬパッケージ構造７０に形成される。図２３に示すように、ＰＯＬ相互接続３８は、所望の形状にパターニングされエッチングされ、そのようにして、ＰＯＬパッケージ構造７０の前面１８に電気的接続を提供し、ＰＯＬパッケージ構造７０の背面２０に広い面積の電気的および熱的接続を提供する。それは、例えばパッケージ構造をヒートシンクまたはシステムＩ／Ｏに取付けることを可能にする。
本発明の一実施形態によれば、図２３に擬似的に示すように、図２２のＰＯＬパッケージ構造７０は、例えば、パッケージ構造の背面２０へ（すなわち、誘電体層１６上へ）熱伝導材料（ＴＩＭ）８２を追加することによって、さらに処理されてもよい。すなわち、熱伝導性を有する対応するＴＩＭ８２の層が、ＰＯＬパッケージ構造７０上へ、および大きな銅パッドをパッケージ構造の背面２０上に形成するＰＯＬ相互接続３８の上に付着される。好適なＴＩＭの例としては、接着剤、グリース、ゲル、パッド、フィルム、液体金属、圧縮性金属、および相変化材料が挙げられるが、これらに限定されるものではない。液体金属ＴＩＭは、例えば、典型的にはインジウム−ガリウム合金であって、パワーエレクトロニクス応用で典型的に遭遇する温度では液体状態である。圧縮性金属は、ヒートシンクとＰＯＬの接合面との間に密な接触を形成するために十分に柔らかく、例えばインジウムを含んでもよい。このように、ヒートシンクをＰＯＬパッケージ構造７０に直接ろう付けまたは冶金学的に結合せずに、あるいはヒートシンクにＰＯＬ構造を結合する前にＰＯＬパッケージ構造７０を平坦化する必要なしに、ヒートシンク（図示せず）をＰＯＬパッケージ構造７０に熱的に結合することができる。
図２３では、このように、パッケージ構造の両面にＰＯＬ相互接続３８を有するＰＯＬパッケージ構造７０が提供される。その積層プロセスにより、ＰＯＬパッケージ構造７０は、全ての電子部品７２、７４、７６を完全に埋め込むことができ、したがって表面実装技術（ＳＭＴ）互換で両面冷却を提供する。両面ＰＯＬパッケージ構造７０は、パワーモジュールにおいて電気的および熱的機能性のために典型的に用いられる付加的な多層基板（ＤＢＣ基板などのような）を不要にする。このような基板は、デバイス背面にある電気的接続および熱拡散のためのＰＯＬビアおよび大きな銅パッドと完全に置き換えられるからである。ＰＯＬパッケージ構造７０で多層基板が不要になることによって、はんだ付け、アンダーフィル（またはオーバーモールディング）などのような第２レベルの組立プロセスが不要になる。したがって、結果として得られるＰＯＬパッケージ構造７０は、非常に小さいフォームファクタを有し、高度に小型化される。
したがって、本発明の一実施形態によれば、パッケージ構造は、第１の誘電体層と、第１の誘電体層に付着される少なくとも１つの半導体デバイスと、少なくとも１つの半導体デバイスを埋め込むように、第１の誘電体層および少なくとも１つの半導体デバイスの周りに付着される１つまたは複数の誘電体シートと、少なくとも１つの半導体デバイスに至るように形成される複数のビアであって、第１の誘電体層および１つまたは複数の誘電体シートの少なくとも１つに形成される複数のビアと、を含む。また、パッケージ構造は、少なくとも１つの半導体デバイスに対する電気的相互接続を形成するために、複数のビアに、およびパッケージ構造の１つまたは複数の外側に面する表面上に形成される金属相互接続を含む。第１の誘電体層は、積層プロセスの間に流れない材料から構成され、１つまたは複数の誘電体シートの各々は、積層工程で硬化する際に溶解し流れるように構成される硬化材料から構成され、そのようにして、１つまたは複数の誘電体シートは溶解し流れて、少なくとも１つの半導体デバイスの周囲に存在する任意の空気ギャップを埋める。
本発明の別の実施形態によれば、半導体デバイスパッケージ構造を製造する方法は、少なくとも１つの半導体デバイスを接着剤で第１の誘電体層に付着させるステップと、硬化する際に溶解し流れるように構成される硬化材料の１つまたは複数の誘電体シートを形成するステップであって、誘電体シートの各々は、硬化していないか、または部分的に硬化した状態であるステップと、１つまたは複数の誘電体シートを、少なくとも１つの半導体デバイスの周りに配置されるように、第１の誘電体層上に付着させるステップと、最後の誘電体シートの外側表面上に銅箔を付着させるステップと、１つまたは複数の誘電体シートを溶解して少なくとも１つの半導体デバイスの周囲に存在する任意の空気ギャップに流れ込ませて、少なくとも１つの半導体デバイスを埋め込むように、１つまたは複数の誘電体シートを硬化させるステップであって、第１の誘電体層は、１つまたは複数の誘電体シートの硬化の間には流れないステップと、を含む。また、本方法は、少なくとも１つの半導体デバイスに至る複数のビアを形成するステップであって、複数のビアは、第１の誘電体層および１つまたは複数の誘電体シートの少なくとも１つに形成されるステップと、複数のビアに、およびパッケージ構造の１つまたは複数の外側表面の少なくとも一部の上に金属相互接続を形成するステップであって、金属相互接続は、少なくとも１つの半導体デバイスに対する電気的相互接続を形成するステップと、を含む。
本発明のさらに別の実施形態によれば、ＰＯＬパッケージ構造は、少なくともその一部分に塗布された接着剤を有する第１の誘電体層と、接着剤により第１の誘電体層に付着される１つまたは複数の半導体デバイスであって、１つまたは複数の半導体デバイスの各々の表面が第１の誘電体層に付着されるコンタクトパッドをその上に有する、１つまたは複数の半導体デバイスと、１つまたは複数の半導体デバイスを埋め込むように、１つまたは複数の半導体デバイスの周りの第１の誘電体層に配置される誘電体封入材であって、１つまたは複数の半導体デバイスの周囲に存在する任意の空気ギャップを埋めるように、硬化の際に溶解し流れるように構成される１つまたは複数の硬化していないかまたは部分的に硬化した誘電体シートを含む誘電体封入材と、を含む。また、ＰＯＬパッケージ構造は、１つまたは複数の半導体デバイスに至るように形成される複数のビアであって、第１の誘電体層および誘電体封入材の少なくとも一方に形成される複数のビアと、１つまたは複数の半導体デバイスに対する全ての電気的および熱的相互接続を形成する複数のビアにおいて、ならびにＰＯＬパッケージ構造において形成されるＰＯＬ相互接続と、を含む。第１の誘電体層は、１つまたは複数の誘電体シートの硬化の間に流れないように構成される。
本発明について限られた数の実施形態にのみ関連して詳述しているが、本発明がこのような開示された実施形態に限定されないことが直ちに理解されるべきである。むしろ、これまでに記載されていない任意の数の変形、変更、置換または等価な構成を組み込むために、本発明を修正することができ、それらは本発明の趣旨と範囲に相応している。さらに、本発明の様々な実施形態について記載しているが、本発明の態様は記載した実施形態のうちのいくつかのみを含んでもよいことを理解すべきである。したがって、本発明は、上記の説明によって限定されるとみなされるのではなく、添付した特許請求の範囲によって限定されるだけである。
１０ ＰＯＬパッケージ構造
１２ 半導体デバイス
１４ 誘電体層（第１の誘電体層、予め金属化された誘電体層、ポリイミド層、ポリイミドフィルム）
１６ 誘電体層（第２の誘電体層、背面誘電体層、ポリイミド層、背面ポリイミドフィルム）
１８ 前面（ＰＯＬパッケージ構造１０の）
２０ 背面（ＰＯＬパッケージ構造１０の）
２２ 接着剤
２４ 誘電体封入材（プリプレグ封入材）
２６ 誘電体シート、誘電体材料、誘電体層（プリプレグシート、プリプレグ材料、プリプレグ層）
２８ 開口／カットアウト
３０ ビア
３２ 前面（半導体デバイス１２の）
３４ 背面（半導体デバイス１２の）
３６ 貫通ビア
３８ 金属相互接続、ＰＯＬ相互接続、ＰＯＬ金属相互接続、相互接続
４０ 銅層
４２ 剥離層
４４ 銅キャリア層
４８ 銅層
５０ コンタクトパッド
５２ 位置合せマーク
５４ 付加的な層
５６ 付加的な層
５８ 接着剤
５９ ビア
６０ パッケージ構造
６１ 銅箔
６２ 誘電体ウェブ材料（ＰＯＬウェブ）
６４ 開口／カットアウト
６６ ＰＯＬパッケージ構造
７０ ＰＯＬパッケージ構造
７２ パワー半導体デバイス（電子部品）
７４ ゲートドライバ（電子部品）
７６ 受動デバイス（電子部品）
７８ 銅シム
８０ はんだ
８２ 熱伝導材料（ＴＩＭ）

Claims (20)

  1. 第１の誘電体層（１４）と、
    前記第１の誘電体層（１４）に付着される少なくとも１つの半導体デバイス（１２）と、
    前記少なくとも１つの半導体デバイス（１２）を埋め込むように、前記第１の誘電体層（１４）および前記少なくとも１つの半導体デバイス（１２）の周りに付着される誘電体シート（２６）と、
    前記少なくとも１つの半導体デバイス（１２）に至るように形成される複数のビア（３０）であって、前記第１の誘電体層（１４）および前記誘電体シート（２６）に形成される複数のビア（３０）と、
    前記第１の誘電体層（１４）および前記誘電体シート（２６）を貫通し延長する複数の貫通ビア（３６）と、
    前記少なくとも１つの半導体デバイス（１２）に対する電気的相互接続を形成するために、前記複数のビア（３０）に、およびパッケージ構造（１０）の１つまたは複数の外側に面する表面（１８、２０）上に形成される金属相互接続（３８）と、
    前記少なくとも１つの半導体デバイス（１２）の周りに配置される誘電体ウェブ（６２）を含み、
    前記誘電体ウェブ（６２）は、非溶解材料で形成され、前記少なくとも１つの半導体デバイス（１２）及び、前記少なくとも１つの半導体デバイス（１２）の周りに付着された前記誘電体シート（２６）を受け取るために、それに形成される１つまたは複数の開口（２８）を含むとともに、前記誘電体ウェブ（６２）は、前記誘電体シート（２６）と比較して増加した剛性を有し、積層プロセスの間に流れないように構築され、前記誘電体ウェブ（６２）は、プリント回路基板（ＰＣＢ）コア材料、ポリイミド層、セラミック材料、およびこれらを組み合わせた材料のうちの１つから構成され、
    前記第１の誘電体層（１４）は、積層プロセスの間に流れない材料から構成され、
    前記誘電体シート（２６）の各々に前記少なくとも１つの半導体デバイス（１２）を受け入れる開口が形成され、前記誘電体シート（２６）の各々は、前記積層プロセスで硬化する際に溶解し流れるように構成される硬化材料から構成され、そのようにして、前記誘電体ウェブ（６２）の前記１つまたは複数の開口（２８）内に配置された誘電体シート（２６）を含む前記誘電体シート（２６）は溶解し流れて、前記少なくとも１つの半導体デバイス（１２）の周囲に存在する任意の空気ギャップを埋めるパッケージ構造（１０）。
  2. 前記誘電体ウェブ（６２）は、銅の回路を有するように構築される、請求項１に記載のパッケージ構造（１０）。
  3. 前記誘電体シート（２６）は、プリプレグ材料、重合樹脂、または接着剤のうちの１つから構成される、請求項１または２のいずれかに記載のパッケージ構造（１０）。
  4. 前記少なくとも１つの半導体デバイス（１２）は、パワー半導体デバイス（７２）を含む、請求項１乃至３のいずれかに記載のパッケージ構造（１０）。
  5. 前記複数のビア（３０）は、
    前記第１の誘電体層（１４）を貫通し、前記パワー半導体デバイス（７２）の前面（３２）に至るように形成されるビア（３０）と、
    前記誘電体シート（２６）を貫通し、前記パワー半導体デバイス（７２）の背面（３４）に至るように形成されるビア（３０）と、を含み、
    前記ビア（３０）は、前記パッケージ構造（１０）の熱的および電気的ビアとして機能し、
    前記金属相互接続（３８）は、前記パワー半導体デバイス（７２）の前記前面（３２）および前記背面（３４）に至る前記ビア（３０）の各々に形成される、請求項４に記載のパッケージ構造（１０）。
  6. 前記金属相互接続（３８）は、前記パッケージ構造（１０）の前記外側に面する表面（１８、２０）上に、電気的接続を形成するめっきされた銅パワーオーバーレイ（ＰＯＬ）相互接続および熱拡散銅パッドを含み、そのようにして、前記パワー半導体デバイス（７２）に対して電気的および熱的相互接続を提供する、請求項５に記載のパッケージ構造（１０）。
  7. 前記パッケージ構造（１０）の外側に面する表面（１８、２０）上に、および前記熱拡散銅パッドの上に付着される熱伝導材料（ＴＩＭ）（８２）をさらに含み、そのようにして前記パッケージ構造（１０）をヒートシンクに接合することを可能にする、請求項６に記載のパッケージ構造（１０）。
  8. 前記第１の誘電体層（１４）の反対側の前記パッケージ構造（１０）の外側に面する表面（１８、２０）に配置される第２の誘電体層（１６）をさらに含み、前記誘電体シート（２６）および前記少なくとも１つの半導体デバイス（１２）は、前記第１の誘電体層（１４）と前記第２の誘電体層（１６）との間に配置され、前記第２の誘電体層（１６）は、積層プロセスの間に流れない材料から構成される、請求項１乃至７のいずれかに記載のパッケージ構造（１０）。
  9. 前記第１の誘電体層（１４）の反対側の前記パッケージ構造（１０）の外側に面する表面（１８、２０）に配置される銅箔（６１）をさらに含み、前記誘電体シート（２６）および前記少なくとも１つの半導体デバイス（１２）は、前記第１の誘電体層（１４）と前記銅箔（６１）との間に配置される、請求項１乃至７のいずれかに記載のパッケージ構造（１０）。
  10. 多層パッケージ構造を形成するように、前記パッケージ構造（１０）の前記外側に面する表面（１８、２０）に付着される、ＰＣＢプリプレグ材料またはポリイミド材料のうちの１つの層と、
    前記ＰＣＢプリプレグ材料またはポリイミド材料の前記層の各々を貫通し形成される複数のビア（３０）と、
    前記ＰＣＢプリプレグ材料またはポリイミド材料の前記層の前記複数のビア（３０）に形成される金属相互接続（３８）と、をさらに含む、請求項１乃至９のいずれかに記載のパッケージ構造（１０）。
  11. 半導体デバイスパッケージ構造（１０）を製造する方法であって、
    少なくとも１つの半導体デバイス（１２）を接着剤（２２）で第１の誘電体層（１４）に付着させるステップと、
    硬化する際に溶解し流れるように構成される硬化材料の複数の誘電体シート（２６）を形成するステップであって、前記複数の誘電体シート（２６）の各々に前記少なくとも１つの半導体デバイス（１２）を受け入れる開口が形成され、前記複数の誘電体シート（２６）の各々は、硬化していないか、または部分的に硬化した状態であるステップと、
    前記複数の誘電体シート（２６）を、前記少なくとも１つの半導体デバイス（１２）の周りに互いにスタックされて配置されるように、前記第１の誘電体層（１４）上に付着させるステップと、
    前記少なくとも１つの半導体デバイス（１２）を受け取るための１つまたは複数の開口（２８）を含むように非溶解材料の誘電体ウェブ構造（６２）を形成するステップであって、前記誘電体ウェブ構造（６２）は、前記誘電体シート（２６）と比較して増加した剛性を有し、積層プロセスの間に流れないように構築され、前記誘電体ウェブ構造（６２）は、プリント回路基板（ＰＣＢ）コア材料、ポリイミド層、セラミック材料、およびこれらを組み合わせた材料のうちの１つから構成されるものである、ステップと、
    前記第１の誘電体層（１４）上に、および前記少なくとも１つの半導体デバイス（１２）の周りに前記誘電体ウェブ構造（６２）を配置するステップであって、前記複数の誘電体シート（２６）は、前記少なくとも１つの半導体デバイス（１２）と前記誘電体ウェブ構造（６２）との間の任意のギャップにおける前記第１の誘電体層（１４）上に互いにスタックされて配置される、前記ステップと、
    前記最後の誘電体シート（２６）の外側表面上に銅箔（６１）を付着させるステップと、前記少なくとも１つの半導体デバイス（１２）と前記誘電体ウェブ構造（６２）との間の複数の誘電体シート（２６）を含む前記複数の誘電体シート（２６）を溶解して前記少なくとも１つの半導体デバイス（１２）の周囲に存在する任意の空気ギャップに流れ込ませて、前記少なくとも１つの半導体デバイス（１２）を埋め込むように、前記複数の誘電体シート（２６）を硬化させるステップであって、前記第１の誘電体層（１４）は、前記複数の誘電体シート（２６）の前記硬化の間には流れないステップと、
    前記少なくとも１つの半導体デバイス（１２）に至る複数のビア（３０）を形成するステップであって、前記複数のビア（３０）は、前記第１の誘電体層（１４）および前記複数の誘電体シート（２６）の少なくとも１つに形成されるステップと、
    前記第１の誘電体層（１４）および前記誘電体シート（２６）を貫通し延長する複数の貫通ビア（３６）を形成するステップと、
    前記複数のビア（３０）に、および前記パッケージ構造（１０）の１つまたは複数の外側表面の少なくとも一部の上に金属相互接続（３８）を形成するステップであって、前記金属相互接続（３８）は、前記少なくとも１つの半導体デバイス（１２）に対する電気的相互接続を形成するステップと、
    を含む、方法。
  12. 穿孔プロセスまたはスカイビングプロセスの１つにより、前記第１の誘電体層（１４）に位置合せマーク（５２）を形成するステップをさらに含み、前記第１の誘電体層（１４）に前記少なくとも１つの半導体デバイス（１２）を前記付着させるステップは、前記位置合せマーク（５２）によりガイドされる、請求項１１に記載の方法。
  13. 前記第１の誘電体層（１４）は、予め金属化された誘電体層を含み、前記第１の誘電体層（１４）は、その上に形成される剥離層（４２）によって分離される第１および第２の銅層（４０、４８）を有し、
    前記方法は、前記複数の誘電体シート（２６）の前記硬化させるステップの後に、前記剥離層（４２）によって前記第２の銅層（４８）を除去するステップをさらに含む、請求項１１または１２に記載の方法。
  14. 前記誘電体ウェブ構造（６２）は、前記金属相互接続（３８）に接続される銅の回路を含む、請求項１１に記載の方法。
  15. 前記複数の誘電体シート（２６）は、硬化していないか、または部分的に硬化した状態の、プリプレグ材料、重合樹脂、または接着剤のうちの１つから構成される、請求項１１乃至１４のいずれかに記載の方法。
  16. 前記少なくとも１つの半導体デバイス（１２）は、パワー半導体デバイス（７２）を含み、
    前記複数のビア（３０）を形成するステップは、前記パワー半導体デバイス（７２）の背面（３４）に至るビア（３０）を形成するステップを含み、金属相互接続（３８）は、前記パワー半導体デバイス（７２）の前記背面（３４）に至る前記ビア（３０）の各々に形成される、請求項１１乃至１５のいずれかに記載の方法。
  17. 前記パッケージ構造（１０）の１つまたは複数の前記外側表面（１８、２０）にＰＣＢプリプレグ材料またはポリイミド材料のいずれかの層を積層するステップと、
    ＰＣＢコア材料またはポリイミド材料の前記層の各々に複数のビア（３０）を形成するステップと、
    ＰＣＢコア材料またはポリイミド材料の前記層の前記複数のビア（３０）に金属相互接続（３８）を形成するステップと、をさらに含む、請求項１１乃至１６のいずれかに記載の方法。
  18. 金属相互接続（３８）を形成するステップは、前記パッケージ構造（１０）を貫通し延長する金属相互接続（３８）を形成するステップを含み、
    前記金属相互接続（３８）は、前記貫通ビア（３６）に形成され、前記パッケージ構造（１０）の前記外側表面（１８、２０）上へ出る、請求項１１乃至１７のいずれかに記載の方法。
  19. 少なくともその一部分に塗布された接着剤（２２）を有する第１の誘電体層（１４）と、
    前記接着剤（２２）により前記第１の誘電体層（１４）に付着される１つまたは複数の半導体デバイス（１２）であって、前記１つまたは複数の半導体デバイス（１２）の各々の表面が前記第１の誘電体層（１４）に付着されるコンタクトパッドをその上に有する、１つまたは複数の半導体デバイス（１２）と、
    前記１つまたは複数の半導体デバイス（１２）を埋め込むように、前記１つまたは複数の半導体デバイス（１２）の周りの前記第１の誘電体層（１４）に配置される誘電体封入材（２４）であって、前記１つまたは複数の半導体デバイス（１２）の周囲に存在する任意の空気ギャップを埋めるように、誘電体シート（２６）を含み、前記誘電体シート（２６）の各々に前記少なくとも１つの半導体デバイス（１２）を受け入れる開口が形成される、誘電体封入材（２４）と、
    前記１つまたは複数の半導体デバイス（１２）に至るように形成される複数のビア（３０）であって、前記第１の誘電体層（１４）および前記誘電体封入材（２４）の少なくとも一方に形成される複数のビア（３０）と、
    前記第１の誘電体層（１４）および前記誘電体シート（２６）を貫通し延長する複数の貫通ビア（３６）と、
    前記１つまたは複数の半導体デバイス（１２）に対する全ての電気的および熱的相互接続を形成する前記複数のビア（３０）において、ならびにＰＯＬパッケージ構造（１０）において形成されるＰＯＬ相互接続と、
    前記第１の誘電体層（１４）上に、および前記１つまたは複数の半導体デバイス（１２）の周りに配置される誘電体ウェブ（６２）であって、前記１つまたは複数の半導体デバイス（１２）を受け取るために、それに形成される開口（２８）を含む誘電体ウェブ（６２）と、
    を含み、
    前記第１の誘電体層（１４）は、前記誘電体シート（２６）の積層プロセスの間に流れないように構成され、
    前記誘電体ウェブ（６２）は、前記少なくとも１つの半導体デバイス（１２）の周りに付着された前記誘電体シート（２６）を受け取り、前記誘電体シート（２６）と比較して増加した剛性を有するように構築され、前記少なくとも１つの半導体デバイス（１２）と前記誘電体ウェブ（６２）との間の誘電体シート（２６）を含む前記誘電体シート（２６）が溶解され、誘電体封入材（２４）を硬化させる処理を受ける際に、溶解しないかまたは流れない材料から構成され、
    前記誘電体シート（２６）は、プリプレグ材料、重合樹脂、または接着剤のうちの１つから構成される、パワーオーバーレイ（ＰＯＬ）パッケージ構造（１０）。
  20. 前記第１の誘電体層（１４）の反対側の前記パッケージ構造（１０）の外側に面する表面（１８、２０）に配置され、前記誘電体シート（２６）の積層プロセスの間に流れないように構成される第２の誘電体層（１６）をさらに含み、前記誘電体封入材（２４）および前記少なくとも１つの半導体デバイス（１２）は、前記第１の誘電体層（１４）と前記第２の誘電体層（１６）との間に配置される、請求項１９に記載のパワーオーバーレイ（ＰＯＬ）パッケージ構造（１０）。
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