JP6496571B2 - 極薄埋め込み型半導体デバイスパッケージおよびその製造方法 - Google Patents

極薄埋め込み型半導体デバイスパッケージおよびその製造方法 Download PDF

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Description

本発明の実施形態は、全体として半導体デバイスをパッケージングするための構造および方法に関し、特に、低減したインダクタンスを有するパッケージング構造を有し、構造内のすべての電気的および熱的相互接続部を形成するパワーオーバーレイ（ＰＯＬ）インターコネクトを有する極薄パワーデバイスパッケージング構造に関する。
パワー半導体デバイスは、例えば、スイッチングモード電源などの電力用電子回路においてスイッチまたは整流器として使用される半導体デバイスである。使用に際して、パワー半導体デバイスは、パッケージング構造の形態で外部回路に典型的に表面実装され、パッケージング構造は外部回路への電気的接続を可能にし、またデバイスにより生成される熱を除去しかつ外部環境からデバイスを保護する方法も提供する。あるいは、特に大電力範囲用に、パワーモジュールパッケージング構造は、外部回路への接続のために大きな端子を有することがあり、これがかなりのインダクタンスを付加し、モジュールのサイズを増加させる。
大部分の既存のパワーデバイスパッケージング構造は、ワイアボンド、多層基板（例えば、ダイレクトボンド銅（ＤＢＣ）基板）を使用し、パッケージング構造への電気的および熱的接続性を与えるために、リードを付けられる（例えば、リードフレーム等）またはボルトで留めた端子を設けられる。ワイアボンドは、パッケージング構造の一方の表面からパッケージピンへの接続部を形成し、パッケージピンはその時には外部回路へのインターフェースとなり、ＤＢＣがパッケージング構造の他方の表面に接続される（例えば、他方の表面にはんだ付けされる）。しかしながら、ＤＢＣは、材料の観点および処理の観点の両方から−パッケージング構造内にＤＢＣを含ませるときに、パッケージング構造にＤＢＣを接合するために必要なはんだ付けプロセスおよび溶剤洗浄プロセスなどの追加の処理ステップおよび温度エクスカーションを必要とするので−パッケージング構造にかなりのコストを付加することが認識される。ワイアボンドおよびリードがパッケージの効率を低下させるかなりの寄生インダクタンスを付加することもまた認識される。ワイアボンドはまた、パッケージにかなりの高さを付加する。パッケージング構造上のリードがより高い熱サイクル信頼性を可能にし、厳しい感湿レベル（Ｍｏｉｓｔｕｒｅ Ｓｅｎｓｉｔｉｖｉｔｙ Ｌｅｖｅｌ）（ＭＳＬ）必要条件を受けないとはいえ−パワーモジュール内のリードまたは端子は極めて大きいことがあり、ＰＣＢ上のモジュールフットプリントおよび厚さに影響を及ぼし、高いインダクタンスに起因して電気的性能にも悪影響を与えることがあることがさらに認識される。
これゆえ、極めて小さなインダクタンスを有する非常に薄いパッケージ構造を提供するために、多層ＤＢＣまたはＰＣＢ基板およびワイアボンド接続の必要性をなくした半導体デバイスパッケージ構造を提供することが望ましいはずである。システムの微細化がパッケージの電気的性能および信頼性性能を向上させることを可能にするために、高デバイス密度および小さなフットプリントを有することはこのようなパッケージ構造にとってさらに望ましいはずである。
米国特許出願公開第２０１２／０３２０５４５号公報
本発明の一態様によれば、パッケージ構造は、第１の誘電体層と、第１の誘電体層に取り付けられた少なくとも１つの半導体デバイスと、それ自体の中に少なくとも１つの半導体デバイスを埋め込むように第１の誘電体層に付けられた埋め込み材料であって、埋め込み材料が１つまたは複数の追加の誘電体層を含む、埋め込み材料とを含む。本パッケージ構造は、少なくとも１つの半導体デバイスに形成された第１の誘電体層内に形成された複数のビアと、少なくとも１つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の１つまたは複数の外側に面した表面に形成された金属インターコネクトと、外部回路への第２レベルの接続を可能にするために、パッケージ構造の一方の端部においてパッケージ構造の１つまたは複数の外側に面した表面に設置された入力／出力（Ｉ／Ｏ）接続部も含む。本パッケージ構造は、パッケージ構造の一方の端部のＩ／Ｏ接続部が外部回路への第２レベルの接続を形成するためにコネクタに電気的に接続された状態で、外部回路に垂直にパッケージを実装するために外部回路上に形成されたコネクタとインターフィットするように構成される。
本発明の別の一態様によれば、半導体デバイスパッケージ構造を製造する方法は、接着剤によって第１の誘電体層に少なくとも１つの半導体デバイスを取り付けるステップと、少なくとも１つの半導体デバイスの付近に配置されるように第１の誘電体層に埋め込み材料を付けるステップと、埋め込み材料が少なくとも１つの半導体デバイスの周りに存在するすべての空隙を埋めるようにさせ、かつ埋め込み材料中に少なくとも１つの半導体デバイスを埋め込むためのラミネーションプロセスを実行するステップであって、第１の誘電体層がラミネーションプロセス中には溶融も流動もしない、ラミネーションプロセスを実行するステップとを含む。本方法は、少なくとも１つの半導体デバイスまで複数のビアを形成するステップと、少なくとも１つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の１つまたは複数の外側表面の少なくとも一部を覆って金属インターコネクトを形成するステップと、パッケージ構造の一方の端部にだけ、パッケージ構造の外側に面した表面のうちの１つまたは複数に入力／出力（Ｉ／Ｏ）接続部を形成するステップであって、Ｉ／Ｏ接続部が外部回路への第２レベルの接続を可能にする電気的リードを含む、Ｉ／Ｏ接続部を形成するステップも含む。
本発明のさらに別の一態様によれば、パッケージ構造は、それ自体の少なくとも一部に付けられた接着剤を有する第１の誘電体層と、接着剤によって第１の誘電体層に取り付けけられた１つまたは複数の半導体デバイスと、それ自体の中に１つまたは複数の半導体デバイスを埋め込むように１つまたは複数の半導体デバイスの付近の第１の誘電体層に配置された埋め込み材料と、少なくとも１つの半導体デバイスまで形成された複数のビアと、１つまたは複数の半導体デバイスへのおよびパッケージ構造内のすべての電気的および熱的相互接続部を形成するために複数のビア内に形成された金属インターコネクトと、外部回路への第２レベルの接続を可能にするためにパッケージ構造の少なくとも１つの外側表面に形成された入力／出力（Ｉ／Ｏ）接続部とを含み、Ｉ／Ｏ接続部は、パッケージ構造のＩ／Ｏ接続部をソケットまたはリセス内にインターフィットするときに、パッケージ構造が外部回路内に部分的に埋め込まれるように、外部回路内に形成されたソケットまたはリセスとインターフィットするように構成される。
これらのおよびその他の長所および特徴は、添付した図面に関連して与えられる本発明の好ましい実施形態の下記の詳細な説明からさらに容易に理解されるであろう。
図面は、本発明を実施するために現在検討されている実施形態を図示する。
本発明の実施形態による、パワーオーバーレイ（ＰＯＬ）パッケージ構造の模式断面側面図である。 本発明の実施形態による、ＰＯＬパッケージ構造の模式断面側面図である。 本発明の実施形態による、ＰＯＬパッケージ構造の模式断面側面図である。 図１および図２のＰＯＬパッケージ構造の一方の端部に形成された入力／出力（Ｉ／Ｏ）接続部の前面図および裏面図である。 本発明の実施形態による、プリント回路基板（ＰＣＢ）のコネクタ中に挿入された／埋め込まれた図１および図２のＰＯＬパッケージ構造の前面図および側面図である。 本発明の実施形態による、プリント回路基板（ＰＣＢ）のコネクタ中に挿入された／埋め込まれたＰＯＬパッケージ構造の側面図である。 本発明の実施形態による、パッケージ構造およびＰＣＢに取り付けられたヒートシンクを有する、プリント回路基板のコネクタ中に挿入された／埋め込まれた図１および図２のＰＯＬパッケージ構造の側面図である。 本発明の実施形態による、ＰＣＢに実装された／埋め込まれたＰＯＬパッケージ構造の模式断面側面図である。 本発明の実施形態による、ＰＣＢに実装された／埋め込まれたＰＯＬパッケージ構造の模式断面側面図である。
本発明の実施形態は、パワーモジュールにおいて半導体デバイスへのすべての電気的および熱的相互接続部を形成するパワーオーバーレイ（ＰＯＬ）インターコネクトを有する埋め込み型パワーモジュールパッケージ構造、ならびにこのようなパッケージ構造を形成する方法を提供する。パッケージ構造を、２軸において「極薄」構成を有するように構成し、そしてパッケージ構造を実装する外部回路（例えば、ＰＣＢ）内に部分的に埋め込むことができる。
図１を参照すると、ＰＯＬパッケージングおよびインターコネクト構造１０を、本発明の実施形態にしたがって示す。パッケージ構造１０は、１つまたは複数の半導体デバイス１２、１３を含み、これらを「パワーデバイス」または「非パワーデバイス」として一般的に記述することができるいずれかの形態とすることが可能であり、したがって、例えば、ダイ、ダイオード、ＭＯＳＦＥＴ、トランジスタ、特定用途向け集積回路（ＡＳＩＣ）、またはプロセッサの形態にすることが可能である。３個のパワー半導体デバイス１２および１個の非パワー半導体デバイス１３（すなわち、ゲートドライバ）を図１に示すが、より少ない数またはより多くの数の半導体デバイスまたは電子部品をＰＯＬ構造１０内に含むことができることが認識される。直接金属インターコネクトがデバイスへのすべての電気的および／または熱的相互接続部を形成するように、半導体デバイス１２、１３をパッケージ構造１０内部にパッケージングする。
図１に示すように、例示的な実施形態によれば、パッケージ構造１０は、パッケージ構造１０の対向する面のそれぞれの上に誘電体層を含み（その間に半導体デバイス１２、１３が配置されている）、これらの層を一般に第１の誘電体層１４および第２の誘電体層１６と呼ぶ。パッケージ構造１０が第１の誘電体層１４および第２の誘電体層１６の両方を含むが、本発明の実施形態は、第１の誘電体層１４だけを含む場合のあることが認識される。図１では、誘電体層１４、１６はラミネーションまたは薄膜の形態で設けられ、使用中およびフレーム処理中にビアに対する機械的安定性および温度安定性を与えるように、ならびに適切な誘電特性と電圧破壊強度およびビア形成とＰＯＬ処理に対する加工性を与えるように選択された材料で形成する−したがって、誘電体層１４、１６を「ＰＯＬ誘電体」と呼ぶことが可能である。加えて、誘電体層１４、１６を形成する材料を、パッケージ構造１０に行われるラミネーションプロセス中に安定なままであるように選択する。すなわち、パッケージ構造１０へのラミネーションプロセス中に誘電体層１４、１６が流れ出ないよう構成するように、適切な材料で誘電体層１４、１６を形成する。したがって、本発明の実施形態によれば、誘電体層１４、１６を、Ｋａｐｔｏｎ（登録商標）、Ｕｌｔｅｍ（登録商標）、ポリテトラフロロエチレン（ＰＴＦＥ）、Ｕｐｉｌｅｘ（登録商標）、ポリスルホン材料（例えば、Ｕｄｅｌ（登録商標）、Ｒａｄｅｌ（登録商標））、または液晶高分子（ＬＣＰ）材料もしくはポリイミド材料などの別の高分子膜などの誘電体材料のうちの１つまたは複数で形成することができる。明確性のためおよび誘電体層１４、１６をパッケージ構造１０内の他の誘電体材料と区別するために、誘電体層１４、１６を以降ポリイミド層１４、１６と呼ぶが、この用語は特定の誘電体材料から層１４、１６を形成することに限定することを意味しない。
図１に示すように、ポリイミド層１４、１６は、下記にさらに説明するように、両方の表面にビアおよびパターニングした金属インターコネクトを形成する能力を与えるために、パッケージ構造１０の両側、すなわち、パッケージ構造の表面および裏面１８、２０に設けられる。デバイス１２、１３は接着剤２２でポリイミド層１４、１６に取り付けられた状態で、ポリイミド層１４、１６の間に配置される。本発明の実施形態によれば、ポリイミド層１４、１６間に設けられる埋め込み材料２４（すなわち、封入剤）は、パッケージ構造１０内に含まれ、ポリイミド層１４、１６は、半導体デバイス１２、１３の周りおよびポリイミド層１４、１６間に存在することがあるパッケージ構造１０内部の空のギャップを埋めるように働き、一実施形態によれば、ポリイミド層１４をデバイス１２、１３に「接着する」ことができ、したがって、１つまたは複数の材料で形成することができる。
本発明の一実施形態によれば、図１に示すように、埋め込み材料２４は、「薄膜」または「パネル」または「シート」の形態で設けられる１つまたは複数の誘電体層２６からなり、その結果、必要な場合には、半導体デバイス１２、１３の周りおよびポリイミド層１４、１６の間の領域を埋めるために要求される必要な高さ／厚さまで、複数の誘電体シート２６を相互に積層することが可能である。誘電体シート２６を、例えば、プリプレグ材料、プリント回路基板コア材料、高分子樹脂、または他の適切な接着剤などの電気的絶縁性材料から形成する。一実施形態によれば、電気的絶縁性誘電体シート２６を、未硬化または部分硬化（すなわち、Ｂ−ステージ）のいずれかの形態で設けることができ、その結果、電気的絶縁性誘電体シートをその予備硬化膜形態で容易に積層することが可能である。別の一実施形態によれば、電気的絶縁性誘電体シート２６を、硬化させたコア材料のシートおよび流動可能なプリプレグ材料のシートまたはポリイミドのシートおよび流動可能な接着剤（例えば、層２２）の混合物などの硬化させたシートおよび未硬化のシートの両方として設けることができる。セラミックまたはガラスなどの他の絶縁性材料も使用することができる。本発明の一実施形態によれば、誘電体シート２６は、誘電体シート内に半導体デバイス１２、１３を受けるために誘電体シート内に形成された開口部／切欠き部２８を含み、半導体デバイス１２、１３の周りにシート２６を配置することに適応する。あるいは、誘電体シート２６の断片を半導体デバイス１２、１３の周りに設置することができることが認識される。
埋め込み材料２４を、「薄膜」または「パネル」または「シート」の形態で設けた１つまたは複数の誘電体層２６からなるとして上に説明したが、埋め込み材料２４は他の材料を含むことができることが認識される。例えば、埋め込み材料２４である誘電体スタックは、ラミネーションプロセスを受けたときに溶融せずかつ流動しない、例えば、金属の層または厚い銅を有する誘電体膜の層からなり得る。このような実施形態では、これらの層を、デバイス１２、１３から必要に応じて電気的に分離させるはずであるが、熱を拡散させ雰囲気へ伝達させるビアと接続することが可能な熱拡散埋め込み型構造として機能するという利点を持つ。回路密度を増加させるための追加の配線経路層を設けるために、メタライゼーションを有するこれらの埋め込まれた層をパターニングし、相互接続することも可能である。
パッケージ構造１０内部の空のギャップを埋めるために、誘電体シート２６は、誘電体シート２６のすべてまたは一部を「溶融」させかつ流動させる（典型的には、真空雰囲気で、高温で、かつ機械的圧力下での）ラミネーション／硬化プロセスを受ける。誘電体シート２６は、このようにそれ自体の薄膜の形態を失い、半導体デバイス１２、１３の周囲およびポリイミド層１４、１６間のすべての空の空隙を埋めるように流動し、その結果、一般に周囲環境から半導体デバイス１２、１３を保護しかつ機械的完全性および電気的分離を与える誘電性封入剤２４が設けられる。
図２をここで参照すると、埋め込み材料２４が接着剤２２のみから形成されるパッケージ構造１０の代替実施形態を示す。すなわち、半導体デバイス１２、１３が非常に薄い場合には、半導体デバイスを封入するために誘電体層２６を必要としなくてもよい。その代わりに、半導体デバイス１２、１３が取り付けられる領域を越えて、接着剤２２がポリイミド層１４の表面にコーティングされ、そしてラミネーション中には、この接着剤２２は、半導体デバイス１２、１３の周囲およびポリイミド層１４、１６間のギャップを埋めるのに十分である。図２ではポリイミド層１４、１６が互いに平行であるとして示したが、ポリイミド層１４、１６が平行でない配置をもたらすようにダイが存在しない領域では２つのポリイミド層１４、１６間のギャップを小さくできるので、ポリイミド層１４、１６のこのような配置は、必ずしも必要でないことが認識される。
図１および図２に示したパッケージ構造１０の実施形態のそれぞれにおいて、複数のビア３０を、半導体デバイス１２、１３の表面３２までポリイミド層１４を貫通して形成する。パワー半導体デバイス１２に対しては、ビア３０を、（例えば、ＧａＮパワーデバイスに対するように）半導体デバイス１２の表面３２まですべて形成することができる、またはそれよりも、電気的および熱的必要条件を満足させるために（例えば、必要とされる電気的接続部を作り、パワー半導体デバイスから熱を取り除くために）、半導体デバイス１２の表面および裏面３４の両方に、ビア３０を形成することができる。その後、パッケージ構造内に電気的および熱的接続部／経路を設けるために、金属インターコネクト３８がパッケージ構造１０内に形成され、インターコネクト３８はビア３０内、およびビア３０の外でありポリイミド層１４、１６の外側に面した表面および裏面１８、２０にそれぞれ形成され、その結果、パッケージ構造１０の表面および裏面１８、２０の両者とも、これらの上に形成されたインターコネクトを含む。本発明の実施形態によれば、金属インターコネクト３８は、デバイス１２、１３内に直接電気的接続を形成する堅固な電気メッキした銅インターコネクトとして形成される「ＰＯＬインターコネクト」を含む。デバイス上のメタライゼーションに応じて、いくつかの実施形態では、上に銅をメッキすることが可能なスパッタリングした銅シード層とともに、スパッタリングした接着剤層（チタン、クロム等）を設ける。図１および図２に示すように、パッケージ構造１０への電気的および熱的接続部を設けるなどのため、所望の形状に金属インターコネクト３８をパターニングし、エッチングする。一実施形態によれば、パッケージ構造１０の表側および／または裏側に大面積の熱的および電気的接続部（すなわち、銅パッド）を設けるために、金属インターコネクト３８をパターニングしエッチングする。銅パッドは、下記にさらにより詳細に説明するように、例えば、ヒートシンクへのパッケージ構造の取り付けを可能にする。
図１および図２のパッケージ構造１０を、誘電体層内に形成した金属インターコネクト３８を有する誘電体層１４、１６だけを含むように示したが、パッケージのさらなる強化を実行し得ることが認識される。すなわち、図３に示すように、パッケージ構造１０内の配線経路を増加させるために、１つまたは複数の追加の金属回路層３９（すなわち、誘電体層およびパターニングした金属インターコネクト）を、パッケージング構造の表面および裏面１８、２０のそれぞれに付けることが可能である。
別の実施形態によれば、（図３におけるように）パッケージ構造１０に追加の金属回路層を追加することよりはむしろ、誘電体層１４、１６の内側に（すなわち、デバイス１２、１３の側に）金属層（図示せず）を追加することによって、配線経路をパッケージング構造内に増加させることが可能である。そのような実施形態では、したがって、金属層が各誘電体層１４、１６の両側に存在するはずである。
ここで図１〜図３を参照すると、本発明の実施形態によれば、電気的入力／出力接続部（Ｉ／Ｏ）４０をパッケージ構造１０上に設け、これはプリント回路基板（ＰＣＢ）などの外部回路にパッケージ構造１０を電気的に接続する「電気的リード」として働く−すなわち、外部回路への第２レベルの相互接続部を形成するために、Ｉ／Ｏ接続部４０を利用する。パッケージ構造の表面および／または裏面１８、２０に形成される、例えば、銅パッドまたはメッキした銅のトレースとして、Ｉ／Ｏ接続部４０を形成することができる。Ｉ／Ｏ接続部は、システムレベルでの完全な電気的機能を確立し、その結果、追加の／別個のリード、端子、またはリードフレームは、ＰＯＬパッケージ構造１０内では必要なく、非常に向上した電気的性能および機械的性能を有する極薄の微細化した電気パッケージをもたらす。
本発明の例示的な実施形態によれば、ＰＣＢへの第２レベルの相互接続を可能にするＩ／Ｏ接続部４０を、表面および裏面１８、２０の一方または両方のパッケージ構造の一方の端部４２にすべて設置する。Ｉ／Ｏ接続部４０を形成した端部４２の詳細図を図４Ａおよび図４Ｂに示し、これは、端部４２のパッケージ構造１０の表面および裏面１８、２０を図示する。図４Ａおよび図４Ｂに示すように、Ｉ／Ｏ接続部４０の（誘電体層１４、１６上の）リード４４を形成する銅パッドおよび／またはメッキした銅のトレースを、パッケージ構造１０の端部４２に形成する。一実施形態によれば、そして図１および図２に最も良く分かるように、端部４２のＩ／Ｏ接続部４０を覆わないままにして、パターニングしたＰＯＬインターコネクトの銅に対する保護コーティングを設けるために、表面および／または裏面１８、２０の残部を覆って−すなわち、パターニングしたＰＯＬインターコネクト３８を覆って−はんだマスク４６を付けることができる。加えて、（はんだマスクによっても露出されたままの）パターニングしたＰＯＬインターコネクト３８の露出した領域上にまたはパターニングしたＰＯＬインターコネクト３８の全表面上に、はんだ仕上げまたは他の金属仕上げ（図示せず）を施せることが認識される。
パッケージ構造１０のＩ／Ｏ接続部４０をすべて端部４２に設けることによって、パッケージ構造１０を、ＰＣＢを立てて接続するように構成する。ＰＣＢ４８を有するパッケージ構造１０のこのような配置を、図５Ａおよび図５Ｂの前面図および側面図を通して示し、パッケージ構造１０の端部４２がＰＣＢ４８上のコネクタまたはソケット５０へと挿入され、その結果、Ｉ／Ｏ接続部４０がコネクタ５０との直接電気的接続を形成する。ＰＣＢ４８に対して直立した向きで（すなわち、垂直に）立ててパッケージ構造１０を実装することは、パッケージ構造１０のフットプリントを最小にし、したがって基板面積を節約するが、ＰＣＢアセンブリの高さを高くするように働く。しかしながら、本発明の一実施形態によれば、図６に示すように、ソケット５０を挿入した後でパッケージ構造を曲げることによって、パッケージ構造１０の高さを低くすることが可能である。曲げるにあたり、パッケージ構造１０の一部／大部分は、ＰＣＢ４８に平行であり、一実施形態では、ダイ／半導体デバイスを含むパッケージ構造の一部がＰＣＢに平行であるように構成される。
図７をここで参照すると、本発明の一実施形態によれば、パッケージ構造の熱除去を支援するためおよび熱管理を容易にするために、１つまたは複数のヒートシンク５２を、表面および／または裏面１８、２０でパッケージ構造１０に結合させる。図７はパッケージ構造１０に取り付けられた２つのヒートシンク５２を示すが、１つのヒートシンク５２だけをパッケージ構造の裏側２０などのパッケージ構造に取り付けることができることが認識される。構造の裏側２０（および／または表側１８）に熱インターフェース材料（ＴＩＭ）５４を付加することなどにより、ヒートシンク５２をパッケージ構造１０に結合させることができる。すなわち、ヒートシンク５２へのボンディングおよびエネルギーの熱伝達を与えるために、熱伝導性を有するＴＩＭ５４の層を、ＰＯＬ構造１０の上におよびＰＯＬインターコネクト３８（およびはんだマスク４６）を覆って付ける。適切なＴＩＭの例は、制限なしに、接着剤、グリース、ジェル、パッド、膜、液体金属、圧縮性金属、および相変化材料を含む。例えば、液体金属ＴＩＭは、典型的には、パワーエレクロニクス用途において典型的に遭遇する温度にわたって液体状態であるインジウム−ガリウム合金である。圧縮性金属は、ヒートシンクとＰＯＬ接合表面との間の密接な接触を作るために十分に柔軟であり、例えば、インジウムを含むことができる。
ヒートシンク５２は、パッケージ構造１０からの熱の除去を高めるのに加えて、ＰＣＢ４８に立てて実装する際にパッケージ構造への機械的な支持も提供する。すなわち、（ＴＩＭ５４を介して）パッケージ構造１０に取り付けられることに加えて、ヒートシンク５２は、パッケージ構造１０に支えを提供するようにＰＣＢ４８にも結合される。１つまたは２つのヒートシンク５２をパッケージ構造１０に取り付けるかどうかに応じて、ヒートシンク５２は、パッケージ構造の片側または両側のいずれかでパッケージ構造１０に対する追加の構造的支持をこのように与えて、ＰＣＢ４８に対してその直立した向きにパッケージ構造１０を維持することに役立つことができる。
図８および図９をここで参照すると、本発明のさらなる実施形態によるパッケージ構造６０、６２を示し、ここでは、パッケージ構造が実装される外部回路（例えば、ＰＣＢ）内にパッケージ構造が部分的に埋め込まれるように構成され、２軸の「極薄」構成を有するパッケージ構造を含む。図８および図９に示したパッケージ構造６０、６２は、誘電体層間の埋め込み材料中に半導体デバイスを埋め込むことおよびＰＯＬインターコネクトを使用することに関して図１および図２に図示したパッケージ構造１０に類似の構成を有し、したがって、図１および図２のパッケージ構造１０内の対応する構成要素と同じである図８および図９のパッケージ構造６０、６２内の構成要素は、同様に番号を付けられる。
図８および図９に示すように、パッケージ構造６０、６２のそれぞれは、第１の誘電体層１４と第２の誘電体層１６（すなわち、ポリイミド層）との間に配置された半導体デバイス１２、１３を含むものとして示され、デバイス１２、１３は、接着剤２２によってポリイミド層１４、１６に取り付けられ、１つまたは複数の誘電体層２６から形成される埋め込み材料によって封入される。誘電体層は「膜」または「パネル」または「シート」の形態で設けられ、半導体デバイス１２、１３の周りおよびポリイミド層１４、１６の間の領域を埋めるために要求される必要な高さ／厚さまで相互に積層することが可能であり、誘電体シート２６はラミネーション／硬化プロセスを受けたときに溶融および流動し、その結果、誘電体シート２６は、それ自体の膜の形態を失い、半導体デバイス１２、１３の周囲およびポリイミド層１４、１６の間のすべての空の空隙を埋めるように流動する。
パッケージ構造６０、６２内では、複数のビア３０を、半導体デバイス１２、１３の表面３２までポリイミド層１４を貫通して形成する。パワー半導体デバイス１２に関して、電気的および熱的必要条件を満足させるように、ビア３０も半導体デバイス１２の裏面３４まで形成する。その後、パッケージ構造内に電気的および熱的接続部／経路を設けるために、金属インターコネクト３８がパッケージ構造１０内に形成され、インターコネクト３８はビア３０内、およびビア３０の外でありポリイミド層１４、１６の外側に面した表面および裏面１８、２０にそれぞれ形成され、その結果、パッケージ構造１０の表面および裏面１８、２０の両者とも、その上に形成されたインターコネクトを含む。本発明の実施形態によれば、金属インターコネクト３８は、デバイス１２、１３内の直接電気的接続部を形成する堅固な電気メッキした銅インターコネクトとして形成される「ＰＯＬインターコネクト」を含む。パッケージ構造１０への電気的および熱的接続部を設けるなどのため、所望の形状に金属インターコネクト３８をパターニングしエッチングする。
図８を参照すると、電気的入力／出力接続部（Ｉ／Ｏ）６４を構造のほぼ反対側の端部６６のそれぞれのパッケージ構造１０上に設け、これはプリント回路基板（ＰＣＢ）などの外部回路４８にパッケージ構造１０を電気的に接続する「電気的リード」として働く。実施形態によれば、図８に示すように、Ｉ／Ｏ接続部６４を、パッケージ構造１０の表面１８に形成する。したがって、電気的接続部を裏面２０から表面１８へ再配分するために、メタライズしたポリイミド層１４、１６および誘電体シート２６を貫通して、スルービア６８を形成する（すなわち、金属インターコネクト３８を、スルービア６８内に／を介して形成する）。Ｉ／Ｏ接続部６４がパッケージ構造１０の表面１８にだけ形成されるように示したが、Ｉ／Ｏ接続部６４を、パッケージの両方の表面に−すなわち、表面および裏面１８、２０に−代わりに形成することが可能であり、このような実施形態ではスルービア６８が存在しないことが認識される。
図８に示すように、パッケージ構造１０の表面１８に形成したＩ／Ｏ接続部６４は、リード７０を含む−リード７０は、パッケージ構造の表面１８に対して略平行に配向され、ＰＣＢ４８への第２レベルの相互接続部を形成するために利用される、例えば、銅パッドまたはメッキした銅のトレースとして形成される。表面１８のＩ／Ｏ接続部６４のリード７０を覆わないままにして、インターコネクトの銅に対する保護コーティングを設けるために、表面１８の残部を覆って−すなわち、パターニングしたＰＯＬインターコネクト３８を覆って−はんだマスク４６を付けることができる。加えて、（はんだマスクによって露出したままの）パターニングしたＰＯＬインターコネクト３８の露出した領域にまたはパターニングしたＰＯＬインターコネクト３８の全体の表面に、はんだ仕上げまたは他の金属仕上げ（図示せず）を適用することができることが認識される。図８に示すように、パッケージ構造６０を、ＰＣＢ４８に対して「横たわった（ｆｌａｔ）」または平行な向きに配置し、ＰＣＢ４８のリセス５２中へとパッケージ構造を配置することを介してＰＣＢ４８中へと部分的に埋め込み、はんだ７２がリード７０の位置に付けられ、その結果、システムレベルでの完全な電気的機能を確立する。このようにして、追加の／別々のリード、端子、またはリードフレームは、ＰＯＬパッケージ構造１０内では必要なく、非常に向上した電気的性能および機械的性能を有する極薄の、微細化した電気パッケージをもたらす。パッケージ構造６０がＰＣＢ４８中へと部分的に埋め込まれるので、パッケージ構造を受けるためのリセスのない全体として平坦なＰＣＢにパッケージ構造を実装するアセンブリと比較して、ＰＣＢアセンブリの高さは低くなる。
図９をここで参照すると、パッケージ構造６２は、表面１８から垂直に外に延びるリード７４を含むパッケージ構造１０の表面１８に形成されたＩ／Ｏ接続部６４を含む−これはパッケージ構造６２用のコネクタ化した構成を設けるためである。すなわち、表面１８のＩ／Ｏ接続部６４のリード７４を、図８の実施形態におけるような平坦な銅パッド／トレースとして構築するよりはむしろ、Ｉ／Ｏ接続部６４のリード７４を、パッケージ構造６２の表面１８から外に向かって垂直に延びるように曲げられる銅ワイアまたはトレース（単独でまたはポリイミド材料、すなわち、ポリイミド１４を含む）として形成する。図９に示すように、Ｉ／Ｏ接続部６４の曲げたリード７４を、ＰＣＢ４８中／上に形成したスロットまたはソケット７６内部に挿入される／埋め込まれるように構成する。システムにおいて完全な電気的機能性（すなわち、ＰＣＢへの第２レベルの相互接続部）を確立するように、シンタリング、はんだ付け、または機械的接続（例えば、プレスばめ）を介してスロット／ソケット７６内に、リード７４をその後固定することが可能である。
有利には、本発明の実施形態は、２軸の「極薄」構成を有するパッケージ構造をこのように提供し、パッケージ構造が実装される外部回路（例えば、ＰＣＢ）内にパッケージ構造が部分的に埋め込まれることを可能にする構成を含む。パッケージ構造１０内でＰＯＬインターコネクトおよびＩ／Ｏ接続部を使用することにより、電気的および熱的機能性のために典型的に使用されるはずのワイアボンドおよび／または（ＤＢＣ基板等のような）追加の多層基板に関する必要性をなくし、これによって、小さなインダクタンスループおよび磁束相殺ならびにインダクタンスを増加せることがあるワイアボンドおよび／またはより大きなリード／端子を削除することを提供することによって超低インダクタンスを有するパッケージを実現する。パッケージ構造１０内にパワーデバイスをパッケージングする際にワイアボンドおよび多層基板をこのようになくすことは、システムの微細化がパッケージの電気的性能および信頼性性能を向上させることを可能にするように、高いデバイス密度を有する非常に小さな形状因子および小さなフットプリントを有するパッケージ構造１０も可能にする。パッケージ構造のＩ／Ｏ接続部は、パッケージ構造が外部回路内に部分的に埋め込まれることを可能にし、（パッケージ構造の基板フットプリントを縮小させるために）ＰＣＢに対して立てて／垂直に、または（ＰＣＢアセンブリの総合的な高さを低くするために）ＰＣＢのリセス内部に横たえて、のいずれかでＰＣＢのコネクタまたはリセス内にパッケージ構造を実装することを実現する本発明の実施形態を含む。
それゆえ、本発明の一実施形態によれば、パッケージ構造は、第１の誘電体層と、第１の誘電体層に取り付けられた少なくとも１つの半導体デバイスと、それ自体の中に少なくとも１つの半導体デバイスを埋め込むように第１の誘電体層に付けられ、１つまたは複数の追加の誘電体層を含む、埋め込み材料とを含む。本パッケージ構造は、少なくとも１つの半導体デバイスに形成された第１の誘電体層内に形成された複数のビアと、少なくとも１つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の１つまたは複数の外側に面した表面に形成された金属インターコネクトと、外部回路への第２レベルの接続を可能にするために、パッケージ構造の一方の端部においてパッケージ構造の１つまたは複数の外側に面した表面に設置された入力／出力（Ｉ／Ｏ）接続部とをさらに含む。本パッケージ構造は、パッケージ構造の一方の端部のＩ／Ｏ接続部が外部回路への第２レベルの接続を形成するためにコネクタに電気的に接続された状態で、外部回路に垂直にパッケージを実装するために外部回路上に形成されたコネクタとインターフィットするように構成される。
本発明の別の一実施形態によれば、半導体デバイスパッケージ構造を製造する方法は、接着剤によって第１の誘電体層に少なくとも１つの半導体デバイスを取り付けるステップと、少なくとも１つの半導体デバイスの付近に配置されるように第１の誘電体層に埋め込み材料を付けるステップと、埋め込み材料が少なくとも１つの半導体デバイスの周りに存在するすべての空隙を埋めるようにさせ、かつ埋め込み材料中に少なくとも１つの半導体デバイスを埋め込むためのラミネーションプロセスを実行するステップであって、第１の誘電体層がラミネーションプロセス中に溶融も流動もしない、ラミネーションプロセスを実行するステップとを含む。本方法は、少なくとも１つの半導体デバイスまで複数のビアを形成するステップと、少なくとも１つの半導体デバイスへの電気的相互接続部を形成するために、複数のビア内およびパッケージ構造の１つまたは複数の外側表面の少なくとも一部を覆って金属インターコネクトを形成するステップと、パッケージ構造の一方の端部にだけ、パッケージ構造の外側に面した表面のうちの１つまたは複数に入力／出力（Ｉ／Ｏ）接続部を形成するステップであって、Ｉ／Ｏ接続部が外部回路への第２レベルの接続を可能にする電気的リードを含む、Ｉ／Ｏ接続部を形成するステップも含む。
本発明のさらに別の一実施形態によれば、パッケージ構造は、第１の誘電体層の少なくとも一部の上に付けられた接着剤を有する第１の誘電体層と、接着剤によって第１の誘電体層に取り付けられた１つまたは複数の半導体デバイスと、それ自体の中に１つまたは複数の半導体デバイスを埋め込むように１つまたは複数の半導体デバイスの付近の第１の誘電体層に配置された埋め込み材料と、少なくとも１つの半導体デバイスまで形成された複数のビアと、１つまたは複数の半導体デバイスへのおよびパッケージ構造内のすべての電気的および熱的相互接続部を形成するために複数のビア内に形成された金属インターコネクトと、外部回路への第２レベルの接続を可能にするためにパッケージ構造の少なくとも１つの外側表面に形成された入力／出力（Ｉ／Ｏ）接続部とを含み、Ｉ／Ｏ接続部は、パッケージ構造のＩ／Ｏ接続部をソケットまたはリセス内にインターフィットするときに、パッケージ構造が外部回路内に部分的に埋め込まれるように、外部回路内に形成されたソケットまたはリセスとインターフィットするように構成される。
本発明を限られた数の実施形態だけに関連して詳細に説明してきているが、本発明がこのような開示した実施形態に限定されないことが容易に理解されるはずである。むしろ、本発明を、これまでに記述していない任意の数の変形形態、代替形態、置換形態、または等価な配置を組み込むように修正することが可能であり、しかしこれらは、本発明の要旨および範囲に相応する。加えて、本発明の様々な実施形態を説明してきているが、本発明の態様が説明した実施形態の一部だけを含み得ることを理解されたい。したがって、本発明は、上記の説明によって限定されるようには見なされるべきでなく、添付の特許請求の範囲の範囲によって限定されるだけである。
１０ パッケージ構造
１２ 半導体デバイス、パワー半導体デバイス
１３ 半導体デバイス
１４ 第１の誘電体層、ポリイミド層
１６ 第２の誘電体層、ポリイミド層
１８ 表面
２０ 裏面
２２ 接着剤
２４ 埋め込み材料
２６ 誘電体層、誘電体シート
２８ 開口部／切欠き部
３０ ビア
３２ 表面
３４ 裏面
３８ 金属インターコネクト
３９ 追加の金属回路層
４０ Ｉ／Ｏ接続部
４２ 端部
４４ リード
４６ はんだマスク
４８ プリント回路基板（ＰＣＢ）
５０ ソケット
５２ ヒートシンク
５２ リセス
５４ 熱インターフェース材料（ＴＩＭ）
６０ パッケージ構造
６４ Ｉ／Ｏ接続部
６６ 端部
６８ スルービア
７０ リード
７２ はんだ
７４ リード
７６ ソケット

Claims (15)

  1. パッケージ構造であって、
    第１の誘電体層と、
    前記第１の誘電体層に直接接着された少なくとも１つの半導体デバイスと、
    それ自体の中に前記少なくとも１つの半導体デバイスを埋め込むように前記第１の誘電体層に付けられた埋め込み材料であって、１つまたは複数の追加の誘電体層を備える、埋め込み材料と、
    第２の誘電体層であって、前記第１の誘電体層と前記第２の誘電体層との間に配置された前記少なくとも１つの半導体デバイスおよび、前記第１の誘電体層と前記第２の誘電体層との間に完全に埋め込まれた前記埋め込み材料と共に、前記第１の誘電体層の反対の前記パッケージ構造の外側に面した表面に配置される第２の誘電体層と、
    前記少なくとも１つの半導体デバイスまで形成され、前記第１の誘電体層を貫通して形成される、複数のビアと、
    前記少なくとも１つの半導体デバイスへの電気的相互接続部を形成するために、前記複数のビア内および前記パッケージ構造の１つまたは複数の外側に面した表面に形成された金属インターコネクトと、
    外部回路への第２レベルの接続を可能にするために、前記パッケージ構造の一方の端部において前記パッケージ構造の１つまたは複数の外側に面した表面に設置された入力／出力（Ｉ／Ｏ）接続部と、
    を備え、
    前記パッケージ構造は、前記パッケージ構造の前記一方の端部の前記Ｉ／Ｏ接続部が前記外部回路への前記第２レベルの接続を形成するためにコネクタに電気的に接続された状態で、前記外部回路に垂直に前記パッケージ構造を実装するために前記外部回路上に形成された前記コネクタとインターフィットするように構成され、
    前記埋め込み材料の前記１つまたは複数の追加の誘電体層が、前記少なくとも１つの半導体デバイスの周りに存在するすべての空隙を埋めるためのラミネーションプロセスを受けたときに溶融しかつ流動するように構成された１つまたは複数の誘電体シートを含み、
    前記埋め込み材料は、周囲環境へ熱を拡散しかつ伝達するために、前記複数のビアに熱的に接続された金属層または銅を有する誘電体シートをさらに含み、前記金属層または銅を有する誘電体シートはラミネーションプロセスを受けたときに溶融せずかつ流動しないように構成されている、
    パッケージ構造。
  2. 前記Ｉ／Ｏ接続部が、前記外部回路への前記第２レベルの接続を形成するように構成された電気的リードを備える、請求項１記載のパッケージ構造。
  3. 前記金属インターコネクトが、前記パッケージ構造の前記１つまたは複数の外側に面した表面に電気的接続部を形成するメッキした銅パワーオーバーレイ（ＰＯＬ）インターコネクトを備え、前記ＰＯＬインターコネクトの一部が、前記Ｉ／Ｏ接続部を形成する前記電気的リードを形成する、請求項２記載のパッケージ構造。
  4. 前記金属インターコネクトが、前記少なくとも１つの半導体デバイスへの熱的相互接続部を与えるように、前記パッケージ構造の前記外側に面した表面のうちの１つまたは複数に熱拡散性銅パッドを形成するメッキした銅パワーオーバーレイ（ＰＯＬ）インターコネクトを備える、請求項１乃至３のいずれかに記載のパッケージ構造。
  5. 前記熱拡散性銅パッドに付けられた熱インターフェース材料（ＴＩＭ）と、
    前記パッケージ構造から熱を伝導で取り除くために前記ＴＩＭに装着されたヒートシンクと、
    をさらに備える、請求項４記載のパッケージ構造。
  6. 前記ヒートシンクが、前記パッケージ構造を前記外部回路に垂直に実装するときに支持を与えるように前記外部回路にさらに結合される、請求項５記載のパッケージ構造。
  7. 前記Ｉ／Ｏ接続部が、前記パッケージ構造の前記一方の端部において、前記パッケージ構造の前記外側に面した両方の表面に形成される、請求項１乃至６のいずれかに記載のパッケージ構造。
  8. 前記少なくとも１つの半導体デバイスを固定するために前記第１の誘電体層および前記第２の誘電体層の少なくとも一方の内側に面した表面に付けられた接着剤層であって、前記複数のビアが前記接着剤層を貫通して延びる、接着剤層をさらに備える、請求項１乃至７のいずれかに記載のパッケージ構造。
  9. 前記少なくとも１つの半導体デバイスが、パワー半導体デバイスを含み、
    前記複数のビアが、
    前記パワー半導体デバイスの表面まで前記第１の誘電体層および前記接着剤層を貫通して形成されたビアと、
    前記パワー半導体デバイスの裏面まで前記１つまたは複数の第２の誘電体層および前記接着剤層を貫通して形成されたビアと
    を含み、
    前記ビアが、前記パッケージ構造において熱的ビアおよび電気的ビアとして機能し、 金属インターコネクトが、前記パワー半導体デバイスの前記表面および前記裏面まで前記ビアのそれぞれの中に形成される、
    請求項８記載のパッケージ構造。
  10. 前記パッケージ構造内の配線経路を増加させるために前記第１の誘電体層または前記第２の誘電体層の内側に面した表面に配置された金属層をさらに備える、請求項８記載のパッケージ構造。
  11. 前記パッケージ構造の前記外側に面した表面の前記金属インターコネクトを覆って形成されたはんだマスクをさらに備え、前記はんだマスクは前記Ｉ／Ｏ接続部を覆っては形成されない、請求項１乃至１０のいずれかに記載のパッケージ構造。
  12. 前記外部回路に垂直に前記パッケージ構造を実装することにより、横たわった向きに前記パッケージ構造を実装する場合と比べたときに前記外部回路上の前記パッケージ構造のフットプリントが縮小される、請求項１乃至１１のいずれかに記載のパッケージ構造。
  13. 前記Ｉ／Ｏ接続部が、前記外部回路への前記第２レベルの接続を形成するように構成され、銅パッドまたは銅のトレースにより形成された複数の電気的リードを備え、
    前記複数の電気的リードが、第１の表面に配置され、前記垂直の方向に延びる複数の第１の電気的リードと、第２の表面に配置され、前記垂直の方向に延びる複数の第２の電気的リードを備え、
    前記複数の第１の電気的リードの間に前記第１の誘電体層が配置され、
    と、第２の表面に配置された複数の第２の電気的リードを備え、
    前記複数の第２の電気的リードの間に前記第２の誘電体層が配置される、請求項１乃至１２のいずれかに記載のパッケージ構造。
  14. 前記パッケージ構造の前記外側に面した表面に配置された少なくとも１つの追加の金属回路層をさらに備え、前記少なくとも１つの追加の金属回路層は前記パッケージ構造内の配線経路を増加させるように構成される、請求項１乃至１３のいずれかに記載のパッケージ構造。
  15. コネクタがその内部に形成された回路基板と、
    前記回路基板の前記コネクタに接続されるように構成される請求項１乃至１４のいずれかに記載のパッケージ構造と、
    を備える、
    回路基板及びパッケージ構造。
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