JP6345755B2 - 高速データおよび配電のための２線式通信システム - Google Patents

Description

（関連出願の引用）
本願は、米国仮特許出願第６１／５４３，３７９号（２０１１年１０月５日出願、代理人事件番号２５５０／Ｄ５４）の利益を主張する。該出願は、その全体が参照により本明細書に引用される。

本願は、米国仮特許出願第６１／５４３，３８０号（２０１１年１０月５日出願、代理人事件番号２５５０／Ｄ６０）の利益も主張する。該出願は、その全体が参照により本明細書に引用される。

（発明の分野）
本発明は、概して、通信バス技術に関し、より具体的には、高速データおよび配電のための２線式通信システムに関する。

概して、公知のように、通信システムは、多くの場合、制御ユニットと通信する種々のタイプのセンサおよび／またはアクチュエータを有する。例えば、現代の車両は、多くの場合、車用無線だけではなく、また、種々のセンサからの信号を処理し、情報を種々のアクチュエータに送信する（例えば、音声制御、ハンズフリーサービス、緊急路上支援等のため）制御ユニットとしても作用するヘッドユニットを有する。図１は、ヘッドエンド制御ユニット１０２および関連周辺機器を伴う、自動車用ヘッドエンド１１８を図式的に示す。本図では、ヘッドエンド制御ユニット１０２と、オーディオＡＤＣ１０６、ＡＭ／ＦＭ／Ｂｌｕｅｔｏｏｔｈ（登録商標） ＲＦ無線１０８、オーディオＤＡＣ１１２との間の個別の接続、ならびにオーディオＤＡＣ１１２と増幅器１１４との間の接続は、ヘッドユニット１１８内のローカル接続である一方、マイクロホン１０４とオーディオＡＤＣ１０６との間の接続および増幅器１１４とスピーカ１１６との間の接続は、ケーブルを用いた遠隔接続である。本図では、ヘッドユニット１１８はまた、ここでは、ブロック１１０によって表される、１つ以上の通信インターフェース（例えば、ＭＯＳＴ、ＣＡＮ、Ｅｔｈｅｒｎｅｔ（登録商標）等）を含む。図２は、当技術分野において公知のいくつかの例示的マイクロホン接続を示す。図３は、図１に示されるヘッドユニットによる、例示的自動車用マイクロホンケーブル類を示す概略図である。図から分かるように、マイクロホンのための過剰量の配線が存在し、これは、高価であり、自動車重量を増大させる。

したがって、マイクロホンは、ハンズフリーシステム、種々のデバイスの音声制御、緊急路上支援、および他の遠隔サービス、能動型雑音消去、さらには、自動車内通信（例えば、インカム、同乗者間、および運転者／同乗者間通信）等のために車両内でより頻繁に使用されつつある。自動車では、１つまたは２つのマイクロホンが、多くの場合、バックミラー上またはその近傍に搭載されているが、加えて、または代替として、自動車用ヘッドライナ、シートベルトストラップ、および／またはヘッドレスト等の他の構造内にマイクロホンを搭載することが提案されている。いくつかの提案では、複数のマイクロホン（例えば、デジタルＭＥＭＳマイクロホン）が、例えば、ビーム形成またはビーム操向のために、いくつかの場所の各々において、一緒に使用されるであろう（例えば、３つの別個のマイクロホンまたは３つのマイクロホンを伴うマイクロホンアレイ）。

ある場合には、ヘッドエンド制御ユニットが、オーディオ情報を通信システム内の種々のデバイスに送信することが、必要または望ましくあり得る。

図１では、ヘッドユニット１１８は、その機能のうちのいくつかを分解し、ヘッドエンド制御ユニット１０２と、オーディオＡＤＣ１０６、ＡＭ／ＦＭ／Ｂｌｕｅｔｏｏｔｈ（登録商標） ＲＦ無線１０８、オーディオＤＡＣ１１２との間のリンクのために、ケーブルを用いて、遠隔デジタル接続を使用し得る。

追加の制御およびステータス情報の伝送はさらに、機能性を拡張させ、遠隔制御および遠隔ディスプレイとしての特徴を可能にする。

典型的には、ヘッドエンド制御ユニットは、種々のセンサおよび／またはアクチュエータに接続するために、複数のコネクタ（または、ポート）を要求する。

いくつかの既存のバスシステムとして、以下が挙げられる：
ＭＯＳＴ１５０（光学式、非常に高価、実践的ではない光学ケーブル）、ＭＯＳＴ５０（電気式、高価、変圧器およびマイクロコントローラを各ノードに要求する）、Ｆｌｅｘｒａｙ（複雑、同期問題および帯域幅制限を有する）等のＭＡＣ Ｃｏｎｔｒｏｌｌｅｒベースのバスシステム、
ＳＰＤＩＦ（１９２キロビット／秒、２４ビット、ステレオ、マルチチャネル非サポート、高価なケーブル）、Ｄｉｆｆｅｒｅｎｔｉａｌ（ＡＥＳ３）（差動式、マルチチャネル非サポート）、Ｍｕｌｔｉ Ｃｈａｎｎｅｌ ＡＤＡＴ、ＡＥＳ１０−ＭＡＤＩ（高価なケーブルおよびコネクタ）、Ｅ１／Ｔ１（ＩＳＤＮ）（非常に低速、チャネルサポートが十分ではない）、独自バス等のＳＰＤＩＦ／ＡＥＳ３ベースのバスシステム、および、
ＮａｔｉｏｎａｌＳ ｅｍｉｃｏｎｄｕｃｔｏｒ製ＦＰＤまたはＩｎｏｖａ製ＡＰＩＸ等のビデオ＋オーディオリンク。これらのシステムは、高価なケーブル／コネクタを使用し、２地点間システムであり、ビデオリンクを要求しないシステムにとって、あまりに高価である。

種々の自動車用バスの概説は、ｈｔｔｐ：／／ｗｗｗ．ｉｎｔｅｒｆａｃｅｂｕｓ．ｃｏｍ／Ｄｅｓｉｇｎ＿Ｃｏｎｎｅｃｔｏｒ＿Ａｕｔｏｍｏｔｉｖｅ．ｈｔｍｌにおいて見出すことができる。

一実施形態は、双方向２地点間バスのためのマスタデバイスを含み、マスタデバイスは、下流２線式バスセグメントへの接続のための下流２線式バスセグメントインターフェースと、送受信機用下流２線式インターフェースを有する送受信機と、送受信機用下流２線式インターフェースを下流２線式バスセグメントインターフェースにそれぞれ接続する、第１および第２の下流ＡＣ結合器とを含み、送受信機は、第１および第２の下流ＡＣ結合器を経由して、データ信号を下流２線式バスセグメントインターフェースに伝送するように構成され、データ信号は、下流スレーブデバイスがクロッキング情報を導出することを可能にするようにエンコードされる。

種々の代替実施形態では、マスタデバイスはさらに、バイアス電圧を電力供給源から下流２線式バスセグメントに印加するために、下流ＡＣ結合器と下流２線式バスセグメントインターフェースとの間の第１および第２の下流接続にそれぞれ結合されている、第１および第２の下流フィルタを含み得る。フィルタは、フェライトを含み得る。マスタデバイスは、電力供給源を含み得、または電力供給源は、マスタデバイスの外部にあり得る。

ある実施形態では、送受信機は、送信機と、受信機と、下流データを下流２線式バスセグメントに伝送するために、送信機を下流２線式バスセグメントインターフェースに選択的に接続し、上流データを下流２線式バスセグメントから受信するために、受信機を下流２線式バスセグメントインターフェースに選択的に接続するように構成されている、切替システムとを含み得る。

マスタデバイスは、第１および第２の下流フィルタを経由して、バイアス電圧を下流２線式バスセグメントに選択的に印加するための少なくとも１つの電力スイッチを含み得る。少なくとも１つの電力スイッチは、バイアス電圧が、マスタデバイスのアクティブ化の際に、下流２線式バスセグメントに印加されないように、開状態にデフォルト設定するように構成され得る。

マスタデバイスは、送受信機と下流２線式バスセグメントインターフェースとの間に結合されている下流コモンモードチョークを含み得る。

マスタデバイスは、下流２線式バスセグメントの２線のいずれかが、電気的に短絡または損傷を受け得る電圧レベルに結合された場合、マスタデバイスを下流２線式バスセグメントから電気的に保護するために、下流２線式バスセグメントインターフェースに結合されている回路無効化または制限デバイスを含み得る。

マスタデバイスは、マスタデバイスにおける断線（ｏｐｅｎ ｗｉｒｅ）状況、マスタデバイスにおける短絡回路状況、接地または類似低電圧シンクに対する負線の短絡、接地または類似低電圧シンクに対する正線の短絡、高電圧源に対する正線の短絡、高電圧源に対する負線の短絡、および／または逆極性を検出するために、下流２線式バスセグメントインターフェースに結合されている少なくとも１つの回路監視デバイスを含み得る。

別の実施形態は、双方向２地点間バスのためのスレーブデバイスを含み、スレーブデバイスは、上流２線式バスセグメントへの接続のための上流２線式バスセグメントインターフェースと、下流２線式バスセグメントへの接続のための下流２線式バスセグメントインターフェースと、送受信機用上流２線式インターフェースおよび送受信機用下流２線式インターフェースを有する送受信機と、送受信機用上流２線式インターフェースを上流２線式バスセグメントインターフェースにそれぞれ接続する、第１および第２の上流ＡＣ結合器と、送受信機用下流２線式インターフェースを下流２線式バスセグメントインターフェースにそれぞれ接続する、第１および第２の下流ＡＣ結合器とを含み、送受信機は、上流２線式バスインターフェースから受信されたエンコードされたデータ信号から、クロッキング情報を導出し、第１および第２の下流ＡＣ結合器を経由して、データ信号を下流２線式バスセグメントインターフェースに伝送するように構成され、データ信号は、下流スレーブデバイスがクロッキング情報を導出することを可能にするようにエンコードされる。

種々の代替実施形態では、スレーブデバイスはさらに、（１）上流２線式バスセグメントからタップされたバイアス電圧を出力するために、上流２線式バスセグメントインターフェースと上流ＡＣ結合器との間の第１および第２の上流接続にそれぞれ結合されている、第１および第２の上流フィルタと、（２）第１および第２の上流フィルタによって出力されたバイアス電圧から導出されたバイアス電圧を下流２線式バスセグメントに印加するために、下流ＡＣ結合器と下流２線式バスセグメントインターフェースとの間の第１および第２の下流接続にそれぞれ結合されている、第１および第２の下流フィルタと、（３）第１および第２の上流フィルタによって出力されたバイアス電圧を受電するように結合されている電力供給源入力と、電力をスレーブデバイスに提供するように構成される電力供給源出力とを含む電力供給源とを含み得、第１および第２の上流ＡＣ結合器は、送受信機を上流２線式バスインターフェースへのバイアス電圧から実質的に隔離する。フィルタは、フェライトを含み得る。

ある実施形態では、送受信機は、送信機と、受信機と、下流データを下流２線式バスセグメントに伝送するために、送信機を下流２線式バスセグメントインターフェースに選択的に、接続し、上流データを下流２線式バスセグメントから受信するために、受信機を下流２線式バスセグメントインターフェースに選択的に、接続し、上流データを上流２線式バスセグメントに伝送するために、送信機を上流２線式バスセグメントインターフェースに選択的に接続し、下流データを上流２線式バスセグメントから受信するために、受信機を上流２線式バスセグメントインターフェースに選択的に接続するように構成されている、切替システムとを含み得る。切替システムは、受信機が、上流２線式バスセグメントインターフェースに接続され、送信機が、下流２線式バスセグメントインターフェースに接続されている第１のモードと、受信機が、下流２線式バスセグメントインターフェースに接続され、送信機が、上流２線式バスセグメントインターフェースに接続されている第２のモードとを含み得る。

スレーブデバイスは、第１および第２の下流フィルタを経由して、バイアス電圧を下流２線式バスセグメントに選択的に印加するための少なくとも１つの電力スイッチを含み得る。少なくとも１つのスイッチは、バイアス電圧が、スレーブデバイスのアクティブ化の際に、下流２線式バスセグメントに印加されないように、開状態にデフォルト設定するように構成され得る。

スレーブデバイスは、上流２線式バスセグメントインターフェースと送受信機との間に結合されている上流コモンモードチョークと、送受信機と下流２線式バスセグメントインターフェースとの間に結合されている下流コモンモードチョークとを含み得る。

スレーブデバイスは、下流２線式バスセグメントの２線のいずれかが、電気的に短絡または損傷を受け得る電圧レベルに結合された場合、スレーブデバイスを下流２線式バスセグメントから電気的に保護するために、下流２線式バスセグメントインターフェースに結合されている回路無効化または制限デバイスを含み得る。

スレーブデバイスは、マスタデバイスにおける断線（ｏｐｅｎ ｗｉｒｅ）状況、マスタデバイスにおける短絡回路状況、接地または類似低電圧シンクに対する負線の短絡、接地または類似低電圧シンクに対する正線の短絡、高電圧源に対する正線の短絡、高電圧源に対する負線の短絡、および／または逆極性を検出するために、下流２線式バスセグメントインターフェースに結合されている少なくとも１つの回路監視デバイスを含み得る。

スレーブデバイスは、例えば、バスセグメントを介した伝送のためのデータを生成するように構成される、センサ（例えば、マイクロホン）、バスセグメントを介して受信されたデータを使用するように構成されているアクチュエータ（例えば、スピーカ）、データをローカルで処理するように構成されている一体型デジタル信号プロセッサ、および／または逸失または誤りのある情報をバスセグメントから受信されたデータに追加するように構成されているエラー補間器等、データを生成または消費する、追加のコンポーネントを含み得る。

スレーブデバイスは、電力をスレーブデバイスに提供するように構成される、電力供給源出力を含む電力供給源を含み得、また、電力供給源から導出されたバイアス電圧を下流２線式バスセグメントに印加するために、下流ＡＣ結合器と下流２線式バスセグメントインターフェースとの間の第１および第２の下流接続にそれぞれ結合されている、第１および第２の下流フィルタを含み得る。

スレーブデバイスは、上流および下流２線式バスセグメントインターフェースと別個の通信インターフェースを含み得、通信インターフェースを介した通信は、上流２線式バスセグメントインターフェースから受信されたデータによって制御される。

別の実施形態は、少なくとも１つのスレーブデバイスを備えている自動車用拘束装置を含む。種々の代替実施形態では、自動車用拘束装置は、スレーブデバイスから遠隔の拘束装置内またはその上に位置している、少なくとも１つのセンサおよび／またはアクチュエータを含み得る。例えば、スレーブデバイスは、自動車用拘束装置のストッパボタン内に位置し得る。そのようなストッパボタンは、バスセグメントを介してデータを伝送すること、およびバスセグメントを介してデータを受信することのうちの少なくとも１つのために、スレーブデバイスと通信する少なくとも１つのセンサおよび／またはアクチュエータを含み得る。

他の実施形態は、少なくとも１つのスレーブデバイスを備えている自動車用ミラー、自動車用ヘッドライナ、および自動車用ヘッドレストを含む。

別の実施形態は、マスタデバイスと、少なくとも１つのスレーブデバイスと、マスタデバイスを第１のスレーブデバイスに結合する２線式バスセグメントと、各追加のスレーブデバイスに対して、そのスレーブデバイスを対応する上流スレーブデバイスに結合する２線式バスセグメントとを含む、２線式バスシステムを含む。

種々の代替実施形態では、本システムは、自動車を含み得、マスタデバイス、少なくとも１つのスレーブデバイス、および２線式バスセグメントは、自動車内に設置される。本システムは、マスタデバイスに結合されたホストデバイスを含み得る。ホストデバイス、マスタデバイス、または少なくとも１つのスレーブデバイスのうちの少なくとも１つは、２線式バスシステム内の故障を検出するように構成されている診断回路を含み得る。そのような診断回路は、故障の相対的場所を決定し、選択的に、マスタデバイスと故障の上流の任意のスレーブデバイスとの間の通信が継続可能であるように、故障を隔離するように構成され得る。マスタデバイスは、マスタデバイスによって提供される同期信号に対して、データを同時にサンプリングするように、複数のスレーブデバイスをプログラムするように構成され得る。マスタデバイスおよび少なくとも１つのスレーブデバイスは、選択的に、浮動小数点データ圧縮方式を使用して、圧縮されたデータを伝送するように構成され得る。

別の実施形態は、通信可能に直列に結合されたマスタデバイス、少なくとも１つの中間スレーブデバイス、および最後のスレーブデバイスを有する通信システムにおいて、マスタデバイスとスレーブデバイスとの間のデータ通信を調整する方法を含む。本方法は、マスタデバイスによって、一連のスレーブデバイス内の第１の中間スレーブデバイスに、同期制御フレームを下流へ周期的に伝送することと、各連続した中間スレーブデバイスによって、最後のスレーブデバイスに、同期制御フレームを下流へと選択的に転送することと、最後のスレーブデバイスによって、同期応答フレームを上流へ伝送することと、各連続した中間スレーブデバイスによって、マスタデバイスに、同期応答フレームを上流へと選択的に転送することとを伴い、各スレーブデバイスは、タイミング情報を下流同期制御フレームから導出し、少なくとも１つのスレーブデバイスは、データを上流へ伝送し、データを下流デバイスから受信する各スレーブデバイスは、受信されたデータを上流へ選択的に伝送し、追加のデータを上流へ選択的に伝送し、データを上流へ伝送する各デバイスは、同期制御フレーム後、少なくとも１つの指定された時間間隔内に、データを伝送する。

種々の代替実施形態では、各スレーブデバイスは、別個の２線式バスセグメントによって、対応する上流デバイスに通信可能に結合され得る。タイミング情報は、スレーブデバイスにおけるローカルタイミングのためのクロック信号と、周期的スーパーフレームの開始を示すフレーミング信号とを含み得る。下流デバイスから受信されたデータを選択的に伝送することは、データを上流へ伝送せずに、受信されたデータを選択的に除去することを伴い得る。

本方法はさらに、同期信号後、マスタデバイスによって、少なくとも１つのスレーブデバイスのためのデータを選択的に伝送することを伴ってもよく、上流デバイスからデータを受信する各スレーブデバイスは、受信されたデータを下流へ選択的に伝送し、追加のデータを下流へ選択的に伝送し、および下流データを伝送する各デバイスは、同期信号後、指定された時間間隔内に、データを伝送する。上流デバイスから受信されたデータを選択的に伝送することは、データを下流へ伝送せずに、受信されたデータを選択的に除去することを伴い得る。

同期制御フレームは、プリアンブルおよびヘッダを含み得、マスタデバイスによって、同期制御フレームを周期的に伝送することは、ヘッダの一部をスクランブリングすることを含み得る。ヘッダのスクランブリングされた部分は、各連続した伝送ごとに、ヘッダのスクランブリングされた部分の残りをスクランブリングするためのスクランブリングパラメータを効果的に変化させるように変更される、カウントフィールドを含み得る。

同期制御フレームは、Ｉ２Ｃ接続されたホストと指定されたスレーブデバイスとの間の通信を伝達するために、マスタデバイスによって選択的に使用される一式のフィールドを含み得る。一式のフィールドは、通信が、指定されたスレーブデバイス自体に仕向けられるか、指定されたスレーブデバイスに結合されたＩ２Ｃデバイスに対して仕向けられるかを示すために、マスタデバイスによって選択的に使用されるフィールドを含み得る。

マスタデバイスによって送信される、同期制御フレームは、全スレーブデバイスに対して意図されたブロードキャスト情報を選択的に含み得、同期応答フレームは、スレーブデバイスが、ブロードキャスト情報を受信したかどうかを示すためのブロードキャスト肯定応答フィールドを含み得る。同期応答フレームは、スレーブデバイスが、マスタデバイスによるアテンションを要求していることを示すための割り込みフレーム部分を含み得る。同期応答フレームは、割り込みフレーム部分専用の第１のＣＲＣフィールドおよび第２のＣＲＣフィールドを含み得る。第１のＣＲＣフィールドは、１６ビットＣＲＣフィールドであり得、第２のＣＲＣフィールドは、４ビットＣＲＣフィールドであり得る。

指定された時間間隔内で伝送される、上流および／または下流データは、データフレームの一部として、パリティビットを含み得る。指定された時間間隔内で伝送される、上流および／または下流データは、スクランブリングされ得る。

別の実施形態は、通信可能に直列に結合されたマスタデバイスおよび複数のスレーブデバイスを有する通信システムにおいて、スレーブデバイスを発見し、構成する方法を含む。本方法は、いくつかの連続した発見サイクルの各々において、マスタデバイスによって、下流通信リンク上で発見信号を伝送することと、発見信号を受信する各発見されたスレーブデバイスによって、発見信号を下流通信リンク上で転送することと、発見信号を受信する発見されていないスレーブデバイスによって、発見信号を下流通信リンク上で転送せずに、発見信号に対して上流へ応答することとを伴う。

種々の代替実施形態では、最後に発見されたスレーブデバイスとして構成され、発見信号を受信する発見されたスレーブデバイスは、発見信号を下流通信リンク上で転送して、下流スレーブデバイスからの返信を待機する一方、上流通信リンクを介して、マスタデバイスとの通信を維持し、下流スレーブデバイスからの発見応答を受信すると、上流通信リンクを介して、新しく発見されたスレーブデバイスからマスタデバイスに、発見応答を転送し得る。そのような最後に発見されたスレーブデバイスとして構成され、発見信号を受信する発見されたスレーブデバイスは、発見信号の転送に先立って、電力を下流通信リンクに提供し得る。電力を下流通信リンクに提供することは、上流通信リンクから下流通信リンクに電力を接続することを伴い得る。上流通信リンクから下流通信リンクに電力を接続することは、上流通信リンクと下流通信リンクとの間に結合された少なくとも１つのスイッチを閉鎖することを伴い得る。

本方法は、新しく発見されたスレーブデバイスの発見に応じて、新しく発見されたスレーブデバイスを最後に発見されたスレーブデバイスとして構成することと、以前の最後に発見されたスレーブデバイスが、もはや最後に発見されたスレーブデバイスではないとして再構成することとを伴い得る。発見信号は、スレーブデバイスがタイミング情報を取得する同期制御フレームの一部であり得る。発見信号は、新しく発見されたスレーブデバイスが、発見信号に返信するための時間間隔を示す応答時間を含み得る。

追加の実施形態も、開示および請求され得る。
本発明は、例えば、以下を提供する。
（項目１）
双方向２地点間バスのためのマスタデバイスであって、前記マスタデバイスは、
下流２線式バスセグメントへの接続のための下流２線式バスセグメントインターフェースと、
送受信機用下流２線式インターフェースを有する送受信機と、
第１および第２の下流ＡＣ結合器と
を備え、
前記第１および第２の下流ＡＣ結合器は、それぞれ、前記送受信機用下流２線式インターフェースを前記下流２線式バスセグメントインターフェースに接続し、
前記送受信機は、前記第１および第２の下流ＡＣ結合器を経由して、データ信号を前記下流２線式バスセグメントインターフェースに伝送するように構成され、前記データ信号は、下流スレーブデバイスがクロッキング情報を導出することを可能にするようにエンコードされている、マスタデバイス。
（項目２）
第１および第２の下流フィルタをさらに備え、前記第１および第２の下流フィルタは、それぞれ、バイアス電圧を電力供給源から前記下流２線式バスセグメントに印加するために、前記下流ＡＣ結合器と前記下流２線式バスセグメントインターフェースとの間の第１および第２の下流接続に結合されている、項目１に記載のマスタデバイス。
（項目３）
前記フィルタは、フェライトを備えている、項目２に記載のマスタデバイス。
（項目４）
前記バイアス電圧を生産するために、前記電力供給源をさらに備えている、項目２に記載のマスタデバイス。
（項目５）
前記送受信機は、送信機と、受信機と、切替システムとを含み、前記切替システムは、
下流データを前記下流２線式バスセグメントに伝送するために、前記送信機を前記下流２線式バスセグメントインターフェースに選択的に接続することと、
上流データを前記下流２線式バスセグメントから受信するために、前記受信機を前記下流２線式バスセグメントインターフェースに選択的に接続することと
を行うように構成されている、項目１に記載のマスタデバイス。
（項目６）
前記第１および第２の下流フィルタを経由して、前記バイアス電圧を前記下流２線式バスセグメントに選択的に印加するための少なくとも１つの電力スイッチをさらに備えている、項目２に記載のマスタデバイス。
（項目７）
前記少なくとも１つの電力スイッチは、前記マスタデバイスのアクティブ化の際に、前記バイアス電圧が前記下流２線式バスセグメントに印加されないように、開状態にデフォルト設定するように構成されている、項目６に記載のマスタデバイス。
（項目８）
前記送受信機と前記下流２線式バスセグメントインターフェースとの間に結合されている下流コモンモードチョークをさらに備えている、項目１に記載のマスタデバイス。
（項目９）
前記下流２線式バスセグメントインターフェースに結合されている回路無効化または制限デバイスをさらに備え、前記回路無効化または制限デバイスは、前記下流２線式バスセグメントの２線のいずれかが、電気的に短絡または損傷し得る電圧レベルに結合された場合、前記マスタデバイスを前記下流２線式バスセグメントから電気的に保護する、項目１に記載のマスタデバイス。
（項目１０）
前記下流２線式バスセグメントインターフェースに結合されている少なくとも１つの回路監視デバイスをさらに備え、前記少なくとも１つの回路監視デバイスは、
前記マスタデバイスにおける断線状況、
前記マスタデバイスにおける短絡回路状況、
接地または類似低電圧シンクに対する負線の短絡、
接地または類似低電圧シンクに対する正線の短絡、
高電圧源に対する正線の短絡、
高電圧源に対する負線の短絡、または
逆極性
のうちの少なくとも１つを検出する、項目１に記載のマスタデバイス。
（項目１１）
双方向２地点間バスのためのスレーブデバイスであって、前記スレーブデバイスは、
上流２線式バスセグメントへの接続のための上流２線式バスセグメントインターフェースと、
下流２線式バスセグメントへの接続のための下流２線式バスセグメントインターフェースと、
送受信機用上流２線式インターフェースおよび送受信機用下流２線式インターフェースを有する送受信機と、
第１および第２の上流ＡＣ結合器であって、前記第１および第２の上流ＡＣ結合器は、それぞれ、前記送受信機用上流２線式インターフェースを前記上流２線式バスセグメントインターフェースに接続する、第１および第２の上流ＡＣ結合器と、
第１および第２の下流ＡＣ結合器であって、前記第１および第２の下流ＡＣ結合器は、それぞれ、前記送受信機用下流２線式インターフェースを前記下流２線式バスセグメントインターフェースに接続する、第１および第２の下流ＡＣ結合器と
を備え、
前記送受信機は、クロッキング情報を前記上流２線式バスインターフェースから受信されたエンコードされたデータ信号から導出し、前記第１および第２の下流ＡＣ結合器を経由して、データ信号を前記下流２線式バスセグメントインターフェースに伝送するように構成され、前記データ信号は、下流スレーブデバイスがクロッキング情報を導出することを可能にするようにエンコードされている、スレーブデバイス。
（項目１２）
第１および第２の上流フィルタであって、前記第１および第２の上流フィルタは、それぞれ、前記上流２線式バスセグメントからタップされたバイアス電圧を出力するために、前記上流２線式バスセグメントインターフェースと前記上流ＡＣ結合器との間の第１および第２の上流接続に結合されている、第１および第２の上流フィルタと、
第１および第２の下流フィルタであって、前記第１および第２の下流フィルタは、それぞれ、前記第１および第２の上流フィルタによって出力されたバイアス電圧から導出されたバイアス電圧を前記下流２線式バスセグメントに印加するために、前記下流ＡＣ結合器と前記下流２線式バスセグメントインターフェースとの間の第１および第２の下流接続に結合されている、第１および第２の下流フィルタと、
前記第１および第２の上流フィルタによって出力されたバイアス電圧を受電するように結合されている電力供給源入力と、電力を前記スレーブデバイスに提供するように構成されている電力供給源出力とを含む電力供給源と
をさらに備え、
前記第１および第２の上流ＡＣ結合器は、前記送受信機を前記上流２線式バスインターフェースへのバイアス電圧から実質的に隔離する、項目１１に記載のスレーブデバイス。
（項目１３）
前記フィルタは、フェライトを備えている、項目１２に記載のスレーブデバイス。
（項目１４）
前記送受信機は、送信機と、受信機と、切替システムとを含み、前記切替システムは、
下流データを前記下流２線式バスセグメントに伝送するために、前記送信機を前記下流２線式バスセグメントインターフェースに選択的に接続することと、
上流データを前記下流２線式バスセグメントから受信するために、前記受信機を前記下流２線式バスセグメントインターフェースに選択的に接続することと、
上流データを前記上流２線式バスセグメントに伝送するために、前記送信機を前記上流２線式バスセグメントインターフェースに選択的に接続することと、
下流データを前記上流２線式バスセグメントから受信するために、前記受信機を前記上流２線式バスセグメントインターフェースに選択的に接続することと
を行うように構成されている、項目１１に記載のスレーブデバイス。
（項目１５）
前記切替システムは、
前記受信機が前記上流２線式バスセグメントインターフェースに接続され、前記送信機が前記下流２線式バスセグメントインターフェースに接続されている第１のモードと、
前記受信機が前記下流２線式バスセグメントインターフェースに接続され、前記送信機が前記上流２線式バスセグメントインターフェースに接続されている第２のモードと
を備えている、項目１４に記載のスレーブデバイス。
（項目１６）
前記第１および第２の下流フィルタを経由して、前記バイアス電圧を前記下流２線式バスセグメントに選択的に印加するための少なくとも１つの電力スイッチをさらに備えている、項目１２に記載のスレーブデバイス。
（項目１７）
前記少なくとも１つのスイッチは、前記スレーブデバイスのアクティブ化の際に、前記バイアス電圧が前記下流２線式バスセグメントに印加されないように、開状態にデフォルト設定するように構成されている、項目１６に記載のスレーブデバイス。
（項目１８）
前記上流２線式バスセグメントインターフェースと前記送受信機との間に結合されている上流コモンモードチョークと、
前記送受信機と前記下流２線式バスセグメントインターフェースとの間に結合されている下流コモンモードチョークと
をさらに備えている、項目１１に記載のスレーブデバイス。
（項目１９）
前記下流２線式バスセグメントインターフェースに結合されている回路無効化または制限デバイスをさらに備え、前記回路無効化または制限デバイスは、前記下流２線式バスセグメントの２線のいずれかが、電気的に短絡または損傷を受け得る電圧レベルに結合された場合、前記スレーブデバイスを前記下流２線式バスセグメントから電気的に保護する、項目１１に記載のスレーブデバイス。
（項目２０）
前記下流２線式バスセグメントインターフェースに結合されている少なくとも１つの回路監視デバイスをさらに備え、前記少なくとも１つの回路監視デバイスは、
前記マスタデバイスにおける断線状況、
前記マスタデバイスにおける短絡回路状況、
接地または類似低電圧シンクに対する負線の短絡、
接地または類似低電圧シンクに対する正線の短絡、
高電圧源に対する正線の短絡、
高電圧源に対する負線の短絡、または
逆極性
のうちの少なくとも１つを検出する、項目１１に記載のスレーブデバイス。
（項目２１）
バスセグメントを介した伝送のためのデータを生成するように構成されているセンサ、
バスセグメントを介して受信されたデータを使用するように構成されているアクチュエータ、
データをローカルで処理するように構成されている一体型デジタル信号プロセッサ、または
逸失または誤りのある情報をバスセグメントから受信されたデータに追加するように構成されているエラー補間器
のうちの少なくとも１つをさらに備えている、項目１１に記載のスレーブデバイス。
（項目２２）
電力を前記スレーブデバイスに提供するように構成されている電力供給源出力を含む電力供給源と、
第１および第２の下流フィルタと
をさらに備え、
前記第１および第２の下流フィルタは、それぞれ、前記電力供給源から導出されたバイアス電圧を前記下流２線式バスセグメントに印加するために、前記下流ＡＣ結合器と前記下流２線式バスセグメントインターフェースとの間の第１および第２の下流接続に結合されている、項目１１に記載のスレーブデバイス。
（項目２３）
前記上流および下流２線式バスセグメントインターフェースと別個の通信インターフェースをさらに備え、前記通信インターフェースを介する通信は、前記上流２線式バスセグメントインターフェースから受信されたデータによって制御される、項目１１に記載のスレーブデバイス。
（項目２４）
項目１１に記載の少なくとも１つのスレーブデバイスを備えている自動車用拘束装置。
（項目２５）
少なくとも１つのセンサおよび／またはアクチュエータが、前記スレーブデバイスから遠隔の前記拘束装置内またはその上に位置している、項目２４に記載の自動車用拘束装置。
（項目２６）
スレーブデバイスは、前記自動車用拘束装置のストッパボタン内に位置している、項目２５に記載の自動車用拘束装置。
（項目２７）
前記ストッパボタンは、バスセグメントを介してデータを伝送すること、およびバスセグメントを介してデータを受信することのうちの少なくとも１つのために、前記スレーブデバイスと通信する少なくとも１つのセンサおよび／またはアクチュエータを含む、項目２６に記載の自動車用拘束装置。
（項目２８）
項目１１に記載の少なくとも１つのスレーブデバイスを備えている自動車用ミラー。
（項目２９）
項目１１に記載の少なくとも１つのスレーブデバイスを備えている自動車用ヘッドライナ。
（項目３０）
項目１１に記載の少なくとも１つのスレーブデバイスを備えている自動車用ヘッドレスト。
（項目３１）
２線式バスシステムであって、前記システムは、
マスタデバイスであって、前記マスタデバイスは、下流２線式バスセグメントへの接続のためのマスタ下流２線式バスセグメントインターフェースと、送受信機マスタ下流２線式インターフェースを有するマスタ送受信機と、第１および第２のマスタ下流ＡＣ結合器とを備え、前記第１および第２のマスタ下流ＡＣ結合器は、それぞれ、前記送受信機用下流２線式インターフェースを前記下流２線式バスセグメントインターフェースに接続し、前記マスタ送受信機は、前記第１および第２のマスタ下流ＡＣ結合器を経由して、データ信号を前記マスタ下流２線式バスセグメントインターフェースに伝送するように構成され、前記データ信号は、下流スレーブデバイスがクロッキング情報を導出することを可能にするようにエンコードされている、マスタデバイスと、
少なくとも１つのスレーブデバイスであって、各スレーブデバイスは、上流２線式バスセグメントへの接続のためのスレーブ上流２線式バスセグメントインターフェースと、下流２線式バスセグメントへの接続のためのスレーブ下流２線式バスセグメントインターフェースと、送受信機用スレーブ上流２線式インターフェースおよび送受信機用スレーブ下流２線式インターフェースを有するスレーブ送受信機と、第１および第２のスレーブ上流ＡＣ結合器であって、前記第１および第２のスレーブ上流ＡＣ結合器は、それぞれ、前記送受信機用スレーブ上流２線式インターフェースを前記スレーブ上流２線式バスセグメントインターフェースに接続する、第１および第２のスレーブ上流ＡＣ結合器と、第１および第２のスレーブ下流ＡＣ結合器であって、前記第１および第２のスレーブ下流ＡＣ結合器は、それぞれ、前記送受信機用スレーブ下流２線式インターフェースを前記スレーブ下流２線式バスセグメントインターフェースに接続する、第１および第２のスレーブ下流ＡＣ結合器とを備え、前記スレーブ送受信機は、前記スレーブ上流２線式バスインターフェースから受信されたエンコードされたデータ信号からクロッキング情報を導出して、前記第１および第２のスレーブ下流ＡＣ結合器を経由して、データ信号を前記スレーブ下流２線式バスセグメントインターフェースに伝送するように構成され、前記データ信号は、下流スレーブデバイスがクロッキング情報を導出することを可能にするようにエンコードされている、スレーブデバイスと、
前記マスタデバイスを第１のスレーブデバイスに結合する２線式バスセグメントと、
各追加のスレーブデバイスに対して、そのスレーブデバイスを対応する上流スレーブデバイスに結合する２線式バスセグメントと
を備えている、システム。
（項目３２）
自動車をさらに備え、前記マスタデバイス、前記少なくとも１つのスレーブデバイス、および前記２線式バスセグメントは、前記自動車内に設置されている、項目３１に記載のシステム。
（項目３３）
前記マスタデバイスに結合されたホストデバイスをさらに備えている、項目３１に記載のシステム。
（項目３４）
前記ホストデバイス、前記マスタデバイス、または前記少なくとも１つのスレーブデバイスのうちの少なくとも１つは、前記２線式バスシステム内の故障を検出するように構成されている診断回路を含む、項目３３に記載のシステム。
（項目３５）
前記診断回路は、故障の相対的場所を決定して、前記マスタデバイスと前記故障の上流の任意のスレーブデバイスとの間の通信が継続可能であるように、前記故障を選択的に隔離するように構成されている、項目３４に記載のシステム。
（項目３６）
前記マスタデバイスは、前記マスタデバイスによって提供される同期信号に対して、データを同時にサンプリングするように、複数のスレーブデバイスをプログラムするように構成されている、項目３１に記載のシステム。
（項目３７）
前記マスタデバイスおよび前記少なくとも１つのスレーブデバイスは、浮動小数点データ圧縮方式を使用して、選択的に、圧縮されたデータを伝送するように構成されている、項目３１に記載のシステム。
（項目３８）
通信可能に直列に結合されたマスタデバイス、少なくとも１つの中間スレーブデバイス、および最後のスレーブデバイスを有する通信システムにおいて、前記マスタデバイスと前記スレーブデバイスとの間のデータ通信を調整する方法であって、前記方法は、
前記マスタデバイスによって、下流へと前記一連のスレーブデバイス内の第１の中間スレーブデバイスに、同期制御フレームを周期的に伝送することと、
各連続した中間スレーブデバイスによって、下流へと前記最後のスレーブデバイスに、前記同期制御フレームを選択的に転送することと、
前記最後のスレーブデバイスによって、同期応答フレームを上流へ伝送することと、
各連続した中間スレーブデバイスによって、上流へと前記マスタデバイスに、前記同期応答フレームを選択的に転送することと
を含み、
各スレーブデバイスは、タイミング情報を前記下流同期制御フレームから導出し、
少なくとも１つのスレーブデバイスは、データを上流へ伝送し、
データを下流デバイスから受信する各スレーブデバイスは、前記受信されたデータを上流へ選択的に伝送し、かつ、追加のデータを上流へ選択的に伝送し、
データを上流へ伝送する各デバイスは、前記同期制御フレーム後、少なくとも１つの指定された時間間隔内に前記データを伝送する、方法。
（項目３９）
各スレーブデバイスは、別個の２線式バスセグメントによって、対応する上流デバイスに通信可能に結合される、項目３８に記載の方法。
（項目４０）
前記タイミング情報は、前記スレーブデバイスにおけるローカルタイミングのためのクロック信号と、周期的スーパーフレームの開始を示すフレーミング信号とを含む、項目３８に記載の方法。
（項目４１）
下流デバイスから受信されたデータを選択的に伝送することは、前記データを上流へ伝送せずに、前記受信されたデータを選択的に除去することを含む、項目３８に記載の方法。
（項目４２）
前記同期信号後、前記マスタデバイスによって、少なくとも１つのスレーブデバイスのためのデータを選択的に伝送することをさらに含み、
上流デバイスからデータを受信する各スレーブデバイスは、前記受信されたデータを下流へ選択的に伝送し、かつ、追加のデータを下流へ選択的に伝送し、
下流データを伝送する各デバイスは、前記同期信号後、指定された時間間隔内に前記データを伝送する、項目３８に記載の方法。
（項目４３）
上流デバイスから受信されたデータを選択的に伝送することは、前記データを下流へ伝送せず、前記受信されたデータを選択的に除去することを含む、項目４２に記載の方法。
（項目４４）
前記同期制御フレームは、
プリアンブルと、
ヘッダと
を備え、前記マスタデバイスによって、前記同期制御フレームを周期的に伝送することは、前記ヘッダの一部をスクランブリングすることを含む、項目３８に記載の方法。
（項目４５）
前記ヘッダのスクランブリングされた部分は、カウントフィールドを含み、前記カウントフィールドは、前記ヘッダのスクランブリングされた部分の残りをスクランブリングするためのスクランブリングパラメータを効果的に変更するために、各連続した伝送ごとに変更される、項目４４に記載の方法。
（項目４６）
前記同期制御フレームは、Ｉ２Ｃ接続されたホストと指定されたスレーブデバイスとの間の通信を伝達するために、前記マスタデバイスによって選択的に使用される一式のフィールドを含む、項目３８に記載の方法。
（項目４７）
前記一式のフィールドは、前記マスタデバイスによって選択的に使用されるフィールドを含み、前記フィールドは、通信が、前記指定されたスレーブデバイス自体に仕向けられるか、前記指定されたスレーブデバイスに結合されたＩ２Ｃデバイスに対して仕向けられるかを示す、項目４６に記載の方法。
（項目４８）
前記マスタデバイスによって送信される前記同期制御フレームドは、全スレーブデバイスに対して意図されたブロードキャスト情報を選択的に含み、前記同期応答フレームは、前記スレーブデバイスが、前記ブロードキャスト情報を受信したかどうかを示すためのブロードキャスト肯定応答フィールドを含む、項目３８に記載の方法。
（項目４９）
前記同期応答フレームは、前記スレーブデバイスが、前記マスタデバイスによるアテンションを要求していることを示すための割り込みフレーム部分を含む、項目３８に記載の方法。
（項目５０）
前記同期応答フレームは、前記割り込みフレーム部分専用の第１のＣＲＣフィールドおよび第２のＣＲＣフィールドを含む、項目４９に記載の方法。
（項目５１）
前記第１のＣＲＣフィールドは、１６ビットＣＲＣフィールドであり、前記第２のＣＲＣフィールドは、４ビットＣＲＣフィールドである、項目５０に記載の方法。
（項目５２）
少なくとも、
指定された時間間隔内で伝送される前記上流データが、前記データフレームの一部として、パリティビットを含むか、指定された時間間隔内で伝送される前記上流データが、スクランブリングされる、項目３８に記載の方法。
（項目５３）
少なくとも、
指定された時間間隔内で伝送される前記下流データが、前記データフレームの一部として、パリティビットを含むか、指定された時間間隔内で伝送される前記下流データが、スクランブリングされる、項目４２に記載の方法。
（項目５４）
通信可能に直列に結合されたマスタデバイスおよび複数のスレーブデバイスを有する通信システムにおいて、スレーブデバイスを発見し、構成する方法であって、前記方法は、いくつかの連続した発見サイクルの各々において、
前記マスタデバイスによって、下流通信リンク上で発見信号を伝送することと、
前記発見信号を受信する各発見されたスレーブデバイスによって、前記発見信号を下流通信リンク上で転送することと、
前記発見信号を受信する発見されていないスレーブデバイスによって、前記発見信号を下流通信リンク上で転送せずに、前記発見信号に対して上流へ応答することと
を含む、方法。
（項目５５）
最後に発見されたスレーブデバイスとして構成され、前記発見信号を受信する発見されたスレーブデバイスは、前記発見信号を下流通信リンク上で転送して、下流スレーブデバイスからの返信を待機する一方、上流通信リンクを介する前記マスタデバイスとの通信を維持し、下流スレーブデバイスからの発見応答を受信すると、新しく発見されたスレーブデバイスからの前記発見応答を前記上流通信リンクを介して前記マスタデバイスに転送する、項目５４に記載の方法。
（項目５６）
そのような最後に発見されたスレーブデバイスとして構成され、前記発見信号を受信する発見されたスレーブデバイスは、前記発見信号の転送に先立って、電力を前記下流通信リンクに提供する、項目５５に記載の方法。
（項目５７）
電力を前記下流通信リンクに提供することは、前記上流通信リンクから前記下流通信リンクに電力を接続することを含む、項目５６に記載の方法。
（項目５８）
前記上流通信リンクから前記下流通信リンクに電力を接続することは、前記上流通信リンクと前記下流通信リンクとの間に結合された少なくとも１つのスイッチを閉鎖することを含む、項目５７に記載の方法。
（項目５９）
前記新しく発見されたスレーブデバイスの発見に応じて、
前記新しく発見されたスレーブデバイスを前記最後に発見されたスレーブデバイスとして構成することと、
以前の最後に発見されたスレーブデバイスが、もはや前記最後に発見されたスレーブデバイスではないとして再構成することと
をさらに含む、項目５５に記載の方法。
（項目６０）
前記発見信号は、前記スレーブデバイスがタイミング情報を取得する同期制御フレームの一部である、項目５４に記載の方法。
（項目６１）
前記発見信号は、新しく発見されたスレーブデバイスが、前記発見信号に返信するための時間間隔を示す応答時間を含む、項目５４に記載の方法。

前述および本発明の利点は、その付随の図面を参照して、以下のさらなる説明からより完全に理解されるであろう。
図１は、自動車用ヘッドエンド制御ユニットおよび関連周辺機器を図式的に示す。 図２は、当技術分野において公知のいくつかの例示的マイクロホン接続を示す。 図３は、図１に示されるヘッドエンドユニットによる、例示的自動車用マイクロホンケーブル類を示す、概略図である。 図４は、本発明の例示的実施形態による、双方向２地点間バス構成を図式的に示す。 図５は、例示的実施形態による、Ａ２Ｂ２地点間バス／デバイス構成を図式的に示す。 図６は、複数のＰＣＭチャネルが、ＤＳＰに提示されるか、またはＤＳＰによって提供される、地点間バス／デバイス構成シナリオを図式的に示す。 図７は、複数のＰＣＭチャネルが、ＤＳＰに提示されるか、またはＤＳＰによって提供され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、地点間バス／デバイス構成シナリオを図式的に示す。 図８は、複数のＰＣＭチャネルが、共有ＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）上において、ＤＳＰに提示されるか、またはＤＳＰによって提供され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、複数の（本実施例では、２つの）バス／デバイス構成を図式的に示す。 図９は、共有ＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）上において、複数のＰＣＭチャネルが、ＤＳＰに提示されるか、またはＤＳＰによって提供され、チャネルが、複数の遠隔ノードによって調達され、かつそこで消費され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、バス／デバイス構成を図式的に示す。 図１０は、複数のＰＣＭチャネルが、共有ＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）上において、ＤＳＰに提示されるか、またはＤＳＰによって提供され、チャネルが、複数のスレーブノードによって調達され、かつそこで消費され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、バス／デバイス構成を図式的に示す 図１１は、遠隔ノードが、あるバスセグメント上では、スレーブとして、第２のバスセグメント上では、マスタとして作用するように、スレーブおよびマスタ機能の両方を組み合わせる、バス／デバイス構成シナリオを図式的に示す（例えば、Ｉ２ＣおよびＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）によって接続される、２つのＡ２Ｂチップは、２つのバスポートを伴う、単一物理ノードであり得る）。 図１２は、本発明の例示的実施形態による、ＡＣ結合およびＤＣバイアスを図式的に示す。 図１３は、本発明の例示的実施形態による、マスタデバイスの関連コンポーネントのブロック図を図式的に示す。 図１４は、本発明の特定の例示的実施形態による、スレーブデバイスの関連コンポーネントのブロック図を図式的に示す。 図１５は、本発明の特定の例示的実施形態による、図１４に示されるスレーブデバイスのあるコンポーネントの追加の詳細を図式的に示す。 図１６は、本発明の一具体的な例示的実施形態による、種々の浮動小数点圧縮形式を示す。 図１７は、図１６に示される浮動小数点圧縮形式による、１６ビットから１２ビットへの圧縮および１２ビットから１６ビットへのデータの復元の実施例を提供する。 図１８は、本発明の例示的実施形態による、双方向２地点間シリアルバスおよびデバイスの追加の詳細を示す、概略ブロック図である。 図１９は、本発明の代替実施形態による、図１８に類似するが、単一スイッチのみを伴う、概略ブロック図である。 図２０は、本発明の例示的実施形態による、差動Ｍａｎｃｈｅｓｔｅｒエンコーディングからクロックを回復するための例示的クロック回復回路を図式的に示す。 図２１は、実質的に、図１９に示されるように、コモンモードチョークを有していない、スレーブデバイスの概略図である。 図２２Ａおよび２２Ｂは、コモンモードチョークが、両バスポートにおいて、信号鎖内のコモンモード変動を低減させるために使用される、スレーブデバイスの概略図である。 図２３Ａおよび２３Ｂは、コモンモードチョークが、両バスポートにおいて、信号鎖内のコモンモード変動を低減させるために使用され、また、コモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するために使用される、スレーブデバイスの概略図である。 図２４Ａおよび２４Ｂは、コモンモードチョークが、両バスポートにおいて、信号鎖および電力供給源の両方内のコモンモード変動を低減させるために使用され、また、コモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するために使用される、スレーブデバイスの概略図である。 図２５は、コモンモードチョークが、両バスポートにおいて、信号鎖内のコモンモード変動を低減させるために使用され、また、高低周波数インピーダンスおよび高高周波数インピーダンスを伴う、最適化されたコモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するために使用される、スレーブデバイスの概略図である。 図２６は、高低周波数インピーダンスおよび高高周波数インピーダンスを伴う、最適化されたコモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するために使用される、スレーブデバイスの概略図である。 図２７Ａは、フェライトビーズが、ＤＣ電力供給源のために、差動ＡＣ信号成分をフィルタ除去するために使用され、最適化されたコモンモードチョークが、電力供給源内において、電力供給源コモンモード変動を低減させるために使用される、スレーブデバイスの概略図である。 図２７Ｂは、本発明の一具体的な例示的実施形態による、回線終端で構成される、ＡＣ結合キャパシタのデバイス側の信号鎖内で２つのコモンモードチョークを使用する、スレーブデバイスの概略図である。 図２８は、本発明の例示的実施形態による、図２２Ａに示される構成に基づく、プロトタイプスレーブデバイス送受信機の概略回路図である。 図２９は、関連コンポーネントおよび回路を強調した図２８のマーク付きバージョンである。 図３０は、マスタデバイスにおける断線（ｏｐｅｎ ｗｉｒｅ）状況を図式的に示す。 図３１は、マスタにおける短絡回路状況を図式的に示す。 図３２は、接地に対する負線の短絡を図式的に示す。 図３３は、接地に対する正線の短絡を図式的に示す。 図３４は、車のバッテリ等の高電圧源に対する正線の短絡を図式的に示す。 図３５は、車のバッテリ等の高電圧源に対する負線の短絡を図式的に示す。 図３６は、２つのスレーブデバイス間の断線（ｏｐｅｎ ｗｉｒｅ）状況を図式的に示す。 図３７は、２つのスレーブデバイス間の短絡回路状況を図式的に示す。 図３８は、２つのスレーブデバイス間の正線が、接地に対して短絡される、状況を図式的に示す。 図３９は、２つのスレーブデバイス間の負線が、接地に対して短絡される、状況を図式的に示す。 図４０は、２つのスレーブデバイス間の正線が、車のバッテリ等の高電圧源に対して短絡される、状況を図式的に示す。 図４１は、２つのスレーブデバイス間の負線が、車のバッテリ等の高電圧源に対して短絡される、状況を図式的に示す。 図４２は、本発明の例示的実施形態による、種々のバス診断および保護をサポートするための追加の回路を伴う、図１８の双方向２地点間シリアルバスおよびデバイスの概略ブロック図である。 図４３は、本発明の例示的実施形態による、一方向バス（環状）トポロジを図式的に示す。 図４４は、本発明の例示的実施形態による、一方向バス内の動作のためのデバイスのブロック図を図式的に示す。 図４５は、一方向バス（環状）と双方向２地点間バスの相対的比較を提供する。 図４６は、本発明の例示的実施形態による、双方向多地点バスを図式的に示す。 図４７は、本発明の例示的実施形態による、図４６に示されるタイプの多地点バス構成のための信号伝達およびタイミング考慮点を図式的に示す。 図４８は、本発明の例示的実施形態による、オーディオデータが、双方向に伝送される、多地点バス構成のための信号伝達およびタイミング考慮点を図式的に示す。 図４９は、本発明の例示的実施形態による、ノード間のある多地点バス動作の実施例を図式的に提供する。 図５０−５６は、本発明の種々の例示的実施形態による、種々の双方向多地点バス構成を図式的に示す。 図５０−５６は、本発明の種々の例示的実施形態による、種々の双方向多地点バス構成を図式的に示す。 図５０−５６は、本発明の種々の例示的実施形態による、種々の双方向多地点バス構成を図式的に示す。 図５０−５６は、本発明の種々の例示的実施形態による、種々の双方向多地点バス構成を図式的に示す。 図５０−５６は、本発明の種々の例示的実施形態による、種々の双方向多地点バス構成を図式的に示す。 図５０−５６は、本発明の種々の例示的実施形態による、種々の双方向多地点バス構成を図式的に示す。 図５０−５６は、本発明の種々の例示的実施形態による、種々の双方向多地点バス構成を図式的に示す。 図５７は、具体的な例示的実施形態による、初期周期の下流伝送および後周期の上流伝送を伴う、スーパーフレームを図式的に示す。 図５８は、具体的な例示的実施形態による、Ｉ２Ｃモード、発見モード、およびノーマル（すなわち、Ｉ２Ｃまたは発見ではない）モードのための下流Ａ２Ｂ同期制御フレーム形式を示す。 図５９は、具体的な例示的実施形態による、Ｉ２Ｃモード、発見モード、およびノーマル（すなわち、Ｉ２Ｃまたは発見ではない）モードのための上流Ａ２Ｂ同期応答フレーム形式を示す 図６０は、本発明のある実施形態による、例示的データフレーム形式を示す。 図６１は、プリアンブルのコンテンツおよびプリアンブルを生成するための論理的ハンドシェイクのための一例示的提案を示す。 図６２は、本発明の例示的実施形態による、双方向通信のための信号伝達およびタイミング考慮点を図式的に示す。 図６３は、本発明の例示的実施形態による、動的に、データを下流伝送から除去し、データを上流伝送内に挿入する概念を図式的に実証する。 図６４は、図６３におけるように、動的に、データを下流伝送から除去し、データを上流伝送内に挿入する別の実施例を図式的に示す。 図６５は、図６３におけるように、動的に、データを下流伝送から除去し、データを上流伝送内に挿入するさらに別の実施例を図式的に示す。 図６６は、本発明の例示的実施形態による、同時サンプリングの実施例を図式的に提供する。 図６７は、Ａ２Ｂバスを介して、ヘッドエンド制御ユニットと通信する、１つ以上のマイクロホンアレイを伴う、シナリオを図式的に示す。 図６８は、１つ以上のＡ２Ｂデバイスを介して、ヘッドエンド制御ユニットと通信する、シートベルト搭載型マイクロホンを伴う、シナリオを図式的に示す。 図６９−７３は、自動車全体を通したマイクロホンおよび他のデバイスの配置のための種々の他のＡ２Ｂ有効化シナリオを図式的に示す。 図６９−７３は、自動車全体を通したマイクロホンおよび他のデバイスの配置のための種々の他のＡ２Ｂ有効化シナリオを図式的に示す。 図６９−７３は、自動車全体を通したマイクロホンおよび他のデバイスの配置のための種々の他のＡ２Ｂ有効化シナリオを図式的に示す。 図６９−７３は、自動車全体を通したマイクロホンおよび他のデバイスの配置のための種々の他のＡ２Ｂ有効化シナリオを図式的に示す。 図６９−７３は、自動車全体を通したマイクロホンおよび他のデバイスの配置のための種々の他のＡ２Ｂ有効化シナリオを図式的に示す。 図７４は、Ａ２Ｂ双方向多地点バス構成を使用して、自動車全体を通したマイクロホンおよび他のデバイスの配置のための種々の他のＡ２Ｂ有効化シナリオを図式的に示す。

前述の図およびそこに描写される要素は、必ずしも、一貫した尺度または任意の尺度で描かれているわけではないことに留意されたい。文脈によって別様に示唆されない限り、類似要素は、類似参照番号によって示される。

本発明の種々の実施形態は、単純であり（例えば、スレーブデバイス内にマイクロコントローラが要求されない）、埋め込まれたクロック情報と同期し、安価であり、自動車ＥＭＣに準拠し、多数のスレーブデバイス／周辺機器のための十分な速度および帯域幅を有する２線式（例えば、非シールド撚対（ｔｗｉｓｔｅｄ ｐａｉｒ）バスシステムを提供し、２線式バスシステム等の種々の通信システムにおいて使用され得る種々のプロトコルを提供する。２線式バスは、随意に、電源内蔵式であり得、すなわち、マスタデバイスは、２線式バスを介して、電力をスレーブデバイスに提供し得る。スレーブデバイスは、別個の接地接続を要求せず、したがって、事実上、任意の場所に配置されることができる。さらに、スレーブデバイスは、クロッキング情報が、２線式バスを介して、信号伝達において提供されるので、水晶発振器または他の独立クロック源を要求しない。種々のセンサ／アクチュエータへ／から時分割多重データならびにＩ２Ｓおよび／またはＩ２Ｃ信号伝達のための規定は、ある代替実施形態に含まれる。

以下に説明されるタイプの２線式バスは、種々の通信システムのいずれかにおいて使用され得るが、自動車用オーディオ用途を念頭に置いて設計され、したがって、自動車用オーディオバスまたはＡ２Ｂと称され得る。再び、図１を参照すると、Ａ２Ｂバスは、ローカル接続のいずれかに取って代わるように使用され得、これは、デバイスが、ヘッドエンド制御ユニット１０２から遠隔に、例えば、車両全体の種々の場所に配置されることを可能にするであろう。

いくつかのバス構成は、双方向２地点間バス構成、一方向環状構成、および双方向多地点回線構成を含め、以下に論じられる。

（１．例示的双方向２地点間バス構成）
次に、例示的双方向２地点間バス実施形態が、説明される。図４は、本発明の例示的実施形態による、双方向２地点間バス構成を図式的に示す。ここでは、マスタデバイス２０２は、種々のスレーブデバイスセンサおよびアクチュエータ２０４_１−２０４_５と通信する。特定のスレーブ２０４は、例えば、マスタ２０２によって提供される情報を表示し、かつ入力をマスタ２０２に送信するタッチスクリーンデバイス、マイクロホンおよびスピーカの両方を伴うデバイス等、センサおよびアクチュエータの両方であり得ることに留意されたい。いずれの場合も、典型的には、マスタ２０２と各スレーブ２０４との間の双方向通信を可能にし、随意に、直接またはマスタデバイス２０２を介してのいずれかによって、スレーブデバイス間の通信を可能にすることが必要であるか、または望ましい。

図４に示される例示的実施形態では、各対の隣接するデバイス（例えば、マスタ２０２および第１のスレーブ２０４_１、第１のスレーブ２０４_１および第２のスレーブ２０４_２等）は、２線式バスセグメント２０６（すなわち、２線式バスセグメント２０６_１−２０６_５）、典型的には、適切なコネクタを有する非シールド撚対（ＵＴＰ）配線によって接続される。電力は、以下により完全に論じられるように、マスタデバイス２０２によって、スレーブデバイス２０４の全てに提供される。対応する２線式バスセグメントを介した隣接するデバイス間の通信は、本質的に、半二重であり、例えば、第１のスレーブデバイスは、マスタデバイスがそれに伝送している間、伝送せず、その逆も然りである。マスタと任意の所与のスレーブとの間の通信、随意に、ピアツーピアベースでのスレーブデバイス間の通信を可能にするために、中間スレーブデバイスが、本質的に、情報を中継する。種々のバスセグメント２０６を介した通信は、本質的に、互から独立し、各スレーブデバイス２０４は、選択的に、それが受信する情報をパスする（例えば、リピータと同様に）こと、情報をパスする前に情報を除去する（例えば、特定のスレーブデバイスのために意図された情報を取り除く）こと、および／または情報を追加する（例えば、特定のスレーブデバイスのために指定されたタイムスロット内にデータを挿入する）ことができる。バスプロトコル（以下により完全に論じられる）は、同期およびタイミング情報が、スレーブデバイスに適切に提供されることを確実にする。好ましい実施形態では、バスプロトコルはまた、Ｉ２ＳおよびＩ２Ｃ通信を提供し、バスが使用され得る用途のタイプを拡張する。

（２．例示的バス／デバイス構成）
図５−１１は、本発明の例示的実施形態による、種々のバス／デバイス構成シナリオ（これらの実施例では、デジタル多チャネルパルス符号変調（ＰＣＭ）情報に対する）を図式的に示す。

図５は、例示的実施形態による、Ａ２Ｂの２地点間バス／デバイス構成を図式的かつ概略的に示す。

図６は、複数のＰＣＭチャネルが、ＤＳＰに提示されるか、またはＤＳＰによって提供される、２地点間バス／デバイス構成シナリオを図式的に示す。例示的実施形態は、８、１６、２４、および３２ビットデータサイズ等の種々のデータサイズをサポートする。

図７は、複数のＰＣＭチャネルが、ＤＳＰに提示されるか、またはＤＳＰによって提供され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、２地点間バス／デバイス構成シナリオを図式的に示す。

図８は、複数のＰＣＭチャネルが、共有ＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）上において、ＤＳＰに提示されるか、またはＤＳＰによって提供され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、複数の（本実施例では、２つの）バス／デバイス構成を図式的に示す。図８はまた、スレーブデバイスが、単一ＰＣＭインターフェース（例えば、Ｉ２Ｓ／ＴＤＭ）を共有する複数の周辺機器に接続することができることを示す。

図９は、複数のＰＣＭチャネルが、共有ＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）上において、ＤＳＰに提示されるか、またはＤＳＰによって提供され、チャネルが、複数の遠隔ノードによって調達され、かつそこで消費され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、バス／デバイス構成を図式的に示す。図９はまた、スレーブデバイスが、単一ＰＣＭインターフェース（例えば、Ｉ２Ｓ／ＴＤＭ）を共有する複数の周辺機器に接続することができることを示す。

図１０は、複数のＰＣＭチャネルが、共有ＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）上において、ＤＳＰに提示されるか、またはＤＳＰによって提供され、チャネルが、複数のスレーブノードによって調達され、かつそこで消費され、ホストデバイス（マイクロコントローラまたはＤＳＰ）が、Ｉ２Ｃインターフェースを介して、マスタデバイスと通信する、バス／デバイス構成を図式的に示す。図１０はまた、スレーブデバイスが、単一ＰＣＭインターフェース（例えば、Ｉ２Ｓ／ＴＤＭ）を共有する複数の周辺機器に接続することができ、Ｉ２Ｃ信号伝達が、バスを介して伝達されることができることを示す。

図１１は、遠隔ノードが、あるバスセグメント上ではスレーブとして、第２のバスセグメント上ではマスタとして作用するように、スレーブおよびマスタ機能の両方を組み合わせるバス／デバイス構成シナリオを図式的に示す（例えば、Ｉ２ＣおよびＰＣＭリンク（例えば、Ｉ２Ｓ／ＴＤＭ）によって接続された２つのＡ２Ｂチップは、２つのバスポートを伴う単一の物理ノードであり得る）。

（３．データ、電力、およびタイミングの伝達）
典型的には、マスタデバイスは、単一バスポートを動作させ、各スレーブは、２つのバスポート（１つは、上流接続（すなわち、マスタデバイスに向かって）のためのものであり、１つは、下流接続（すなわち、次のスレーブデバイスに向かって）のためのものである）を動作させ、最後のスレーブデバイスのみ、ノーマル動作の間、１つのポートを動作させるであろう（すなわち、その上流接続のため）。概して、各バスポートは、送受信機と関連付けられ、したがって、マスタデバイスは、典型的には、単一送受信機を有し、各スレーブデバイスは、典型的には、２つの送受信機（すなわち、１つは、上流接続のためのものであり、１つは、下流接続のためのものである）を有するであろうが、代替として、マスタデバイスは、例えば、デバイスが、マスタモードとスレーブモードとの間で構成可能であることを可能にするため、または環状構成（以下に論じられる）でのバスの接続を可能にするため等、２つの送受信機を有し得ることに留意されたい。

各送受信機は、その対応する２線式バスセグメントにＡＣ結合され、データ信号は、適切なエンコーディングを伴う、所定の形態の低電圧差動信号伝達（例えば、ＬＶＤＳまたはＭＬＶＤＳあるいは類似信号伝達）を使用して伝達され、バスを介して、タイミング情報を提供する（例えば、差動Ｍａｎｃｈｅｓｔｅｒコーディング、バイフェーズマークコーディング、Ｍａｎｃｈｅｓｔｅｒコーディング、連長制限を伴うＮＲＺＩコーディング等）。配電のために（いくつかのノードは、それらに提供されるローカル電力を有するように構成され得るので、随意である）、マスタデバイスは、典型的には、ＤＣバイアスをそのＡＣ結合器の回線側のバスセグメントにかけ（例えば、一方の線をＶｄｄに、他方を接地に接続することによって）、各連続したスレーブデバイスは、選択的に、その上流ＡＣ結合器の回線側の上流バスセグメントをタップし、電力を回復することができ、この電力は、スレーブ自体（および、随意に、それに結合されるデバイス）に給電するために、また、その下流ＡＣ結合器の回線側の下流バスセグメントに選択的にバイアスをかけるために使用され得る（以下に論じられるように、スレーブは、いくつかの実施形態では、例えば、１つ以上のスイッチを使用して、１度に給電され、選択的に、ＤＣバイアスを下流バスセグメントに印加し得る）。典型的には、所与のバスセグメント上の２つのバス線の正しい極性は、維持されなければならないが、ある代替実施形態では、信号線が反転される場合でも、動作を可能にする、規定が、設けられ得る（例えば、スレーブデバイスは、電力供給源上に、エンコーディング方式とともに、信号線が反転されても、回路が依然として機能することを可能にする、全波整流器を含み得る）。

したがって、各バスセグメントは、ＡＣおよびＤＣ成分を搬送する。送受信機の回線側のＡＣ結合器は、実質的に、送受信機を回線上のＤＣ成分から隔離し、高速双方向通信を可能にする。ＤＣ成分は、典型的には、高周波数ＡＣ成分を排除する、フィルタ（例えば、フェライトまたは他のインダクタ）を通して、電源のためにタップされる（例示的実施形態では、バスは、周波数約４９．１５２ＭＨｚで起動し、フィルタは、この範囲内の周波数をフィルタ除去するために選択される）。各スレーブは、典型的には、いくつかの実施形態では、バスの長さに沿って降下し得る、回線電圧から、所定の電圧（例えば、１．８Ｖまたは３．３Ｖ）を産生するために、電力制御器を含む。このように、電力は、各バスセグメント上の高速データ双方向通信の能力を保持しながら、マスタから、スレーブデバイスの全てに伝達されることができる。

図１２は、本発明の例示的実施形態による、ＡＣ結合およびＤＣバイアスを伴う、構成を図式的に示す。本実施例では、フェライト１００２、結合キャパシタ１００４、さらに随意の電力スイッチ（図示せず）は、Ａ２Ｂチップの外側にある。フェライト１００２および／またはＡＣ結合キャパシタ１００４は、適切なコネクタを介して、Ａ２Ｂチップに接続する、２線式バスセグメントの一部であり得る。代替実施形態では、結合キャパシタおよび／またはフェライトおよび／またはスイッチは、Ａ２Ｂチップと一体型であり得る。

図１３は、本発明の例示的実施形態による、マスタデバイスの関連コンポーネントのブロック図を図式的に示す。ここでは、マスタデバイスは、デジタル信号プロセッサ（ＤＳＰ）に接続されるが、例えば、Ｉ２Ｃインターフェースを介して、マイクロプロセッサに結合する等、他の構成も、可能である。電力供給源（本実施例では、低ドロップアウトまたはＬＤＯ調整器であるが、切替調整器または他の電圧調整器が、種々の代替実施形態では、使用され得る）は、マスタデバイスのため、ならびにバスにバイアスをかけるための電力を提供する。以下により完全に論じられるように、アナログ／デジタルコンバータ（ＡＤＣ）が、ここでは、例えば、ＤＳＰまたは別個の診断プロセッサによって、種々のタイプのバスエラーを検出する際に使用するために含まれる。

図１４は、本発明の例示的実施形態による、スレーブデバイスの関連コンポーネントのブロック図を図式的に示す。本例示的実施形態では、送信機および受信機ブロックは、本質的に、一式のスイッチを通して、２つのバスポートＡおよびＢによって共有される（そのような構成は、一方のバスポートが、受信することを可能にし、他方のバスポートが、伝送することを可能にし得、その逆に、両方のポートが、同時に、受信または伝送を行なうことはない）が、代替実施形態は、各バスポートのために、別個の送信機および受信機ブロックを有し得る。発振器（ＯＳＣ）ブロックは、破線で示され、水晶発振器が、スレーブデバイス内で必要ないことを示すことに留意されたい。

図１５は、本発明の特定の例示的実施形態による、図１４に示されるスレーブデバイスのあるコンポーネントの追加の詳細を図式的に示す。特に着目すべきは、「エラー補間」と標識されたブロックであり、本例示的実施形態では、例えば、補間を使用して、逸失または誤りのある情報の代わりに、データを挿入して、デバイスによって受信された逸失または誤りのある情報を補償する。情報が、オーディオ情報である場合、エラー補間ブロックは、逸失または誤りのあるオーディオフレームの代わりに、複製または補間されたオーディオフレームを挿入し得る。エラーは、Ｉ２Ｓ送信機を介して、チップインターフェースに信号伝達される、すなわち、Ｉ２Ｓ／ＴＤＭ伝送内に埋め込まれ得ることに留意されたい。

図１８は、本発明の例示的実施形態による、双方向２地点間シリアルバスおよびデバイスの追加の詳細を示す、概略ブロック図である。前述のように、マスタデバイス１８０２は、第１のバスセグメント１８０６_１にＡＣ結合される送受信機１８０８を含み、また、初期ＤＣバイアスをバスセグメント１８０６_１にかける。スレーブデバイス１８０４_１は、両端において、それぞれ、その上流および下流バスセグメント１８０６_１および１８０６_２にＡＣ結合される送受信機１８１０を含み、また、選択的に、スレーブデバイス１８０４_２へのＶｄｄおよびＶｓｓとマークされた回線を介して、ＤＣバイアスを下流バスセグメント１８０６_２にかける。本例示的実施形態では、それらの回線ＶｄｄおよびＶｓｓはそれぞれ、選択的に、バイアス信号を下流バスセグメント１８０６_２の対応する線に結合し、そこから分断するために使用され得る、スイッチ１８１２を含む。とりわけ、これらのスイッチ１８１２は、選択的に、例えば、マスタデバイス１８０２の制御下、次の連続した下流スレーブに給電することを可能にする。実際には、１つのみのそのようなスイッチが、図１９に示されるように、下流スレーブデバイス１８０４_２への電力を制御するために必要とされる（スイッチ１８１２は、Ｖｄｄ回線上に示されるが、代替として、Ｖｓｓ回線上にあり得る）。代替実施形態は、マスタによって提供される電力が、自動的に、全スレーブデバイスへと下流に伝搬されるであろうように、スイッチを省略し得る。スイッチはまた、電力が、バスを介して伝搬されず、代わりに、バスノードによって別個に提供される場合、省略されることができる。電力が、バスを介して伝搬されず、代わりに、スレーブノードに別個に提供される場合、スイッチは、依然として、バイアス電圧をバスの下流にかけるために価値があり、次のノードへの電源オンウェークアップ信号として作用することができる。

ここでは、スイッチは、第１のスレーブデバイス１８０４にのみ示されるが、マスタ１８０２および他のスレーブもまた、制御された方式で電力を伝搬するために、スイッチを有し得る。

（４．スレーブクロック回復）
前述のように、スレーブノードは、水晶発振器を要求しない。むしろ、スレーブは、そのクロックをバスクロックから生成する（典型的には、周期的サンプリングクロックより高速の１０２４または２０４８ビット）。以下に論じられるように、同期ヘッダを伴う、制御フレームは、周期的に、送信される（例えば、１０２４ビット毎）。スレーブは、そのクロックをクロック回復回路を用いて回復し、同期ヘッダ内に、周期的サンプリングクロックを見出し、位相ロックループ（ＰＬＬ）にフィードする。ＰＬＬ出力は、他の処理のためのクロックベースとなる。

図２０は、本発明の例示的実施形態による、差動Ｍａｎｃｈｅｓｔｅｒエンコーディングからクロックを回復するための例示的クロック回復回路を図式的に示す。そのようなクロック回復回路では、遅延が、一連のゲートを使用して実装され得る。他のクロック回復回路も、当然ながら、種々の代替実施形態では、使用されることができる。回復されたクロックは、位相ロックループＰＬＬ回路内にフィードされ、送信機および受信機回路（本実施例では、差動Ｍａｎｃｈｅｓｔｅｒエンコーダ／デコーダ）のためのクロックを生成し得る。

（５．コモンモード変動のフィルタ除去）
種々の代替実施形態では、１つ以上のコモンモードチョークが、ＥＭＩイベントによって生じ得、チェックされずに残される場合、異なるノードにわたって蓄積し得るコモンモード変動をフィルタ除去するために、回路内の種々の場所で使用され得る。

図２１は、実質的に、図１９に示されるように、コモンモードチョークを有していない、スレーブデバイスの概略図である。この回路では、フェライトビーズが、ＤＣ電力供給源のための差動ＡＣ信号成分をフィルタ除去するために使用される。この回路は、ＥＭＩイベントによって生じるコモンモード変動をフィルタ除去しない。これは、低ＤＣ抵抗を伴う、フェライトビーズを使用する。コモンモード変動は、異なるノードにわたって蓄積し得る。信号回線上のコモンモード電圧の潜在性のため、この回路は、好ましくは、高入力／出力範囲送受信機を使用する。

図２２Ａおよび２２Ｂは、コモンモードチョークが、両バスポートにおいて、信号鎖内のコモンモード変動を低減させるために使用される、スレーブデバイスの概略図である。図２２Ａでは、コモンモードチョークは、ＡＣ結合キャパシタの回線側に位置付けられる。図２２Ｂでは、コモンモードチョークは、ＡＣ結合キャパシタのデバイス側に位置付けられ、コモンモードチョークのＤＣ飽和を回避するのに役立つ。これらの回路では、フェライトビーズが、ＤＣ電力供給源のための差動ＡＣ信号成分をフィルタ除去するために使用される。これらの回路は、信号周波数を下回る低ＥＭＩ周波数のための制限されたコモンモードフィルタ除去を提供し、好ましくは、信号周波数において低抵抗を伴う、コモンモードチョークを使用する。

図２３Ａおよび２３Ｂは、コモンモードチョークが、両バスポートにおいて、信号鎖内のコモンモード変動を低減させるために使用され、さらに、コモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するためにも使用される、スレーブデバイスの概略図である。図２３Ａでは、バスポートのためのコモンモードチョークは、ＡＣ結合キャパシタの回線側に位置付けられる。図２３Ｂでは、バスポートのためのコモンモードチョークは、ＡＣ結合キャパシタのデバイス側に位置付けられ、コモンモードチョークのＤＣ飽和を回避するのに役立つ。これらの回路では、フェライトビーズが、ＤＣ電力供給源のための差動ＡＣ信号成分をフィルタ除去するために使用される。これらの回路は、信号周波数において低インピーダンスを伴う、信号内コモンモードチョークを使用し、電力供給源のための高低周波数インピーダンスを伴う、コモンモードチョークを使用する。これらは、低ＤＣ抵抗を伴う、コモンモードチョークおよびフェライトビーズを使用する。

図２４Ａおよび２４Ｂは、コモンモードチョークが、両バスポートにおいて、信号鎖および電力供給源の両方内のコモンモード変動を低減させるために使用され、また、コモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するために使用される、スレーブデバイスの概略図である。図２４Ａでは、バスポートのためのコモンモードチョークは、ＡＣ結合キャパシタの回線側に位置付けられる。図２４Ｂでは、バスポートのためのコモンモードチョークは、ＡＣ結合キャパシタのデバイス側に位置付けられ、コモンモードチョークのＤＣ飽和を回避するのに役立つ。これらの回路では、フェライトビーズが、ＤＣ電力供給源のための差動ＡＣ信号成分をフィルタ除去するために使用される。これらの回路は、信号周波数において低インピーダンスを伴う、信号内コモンモードチョークを使用し、電力供給源のための高低周波数インピーダンスを伴う、コモンモードチョークを使用する。これらは、超低ＤＣ抵抗を伴う、コモンモードチョークおよびフェライトビーズを使用する。

図２５は、コモンモードチョークが、両バスポートにおいて、信号鎖内のコモンモード変動を低減させるために使用され、また、高低周波数インピーダンスおよび高高周波数インピーダンスを伴う、最適化されたコモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するために使用される、スレーブデバイスの概略図である。この回路では、電力供給源のためのコモンモードチョークは、高および低周波数の両方において、コモンモード変動を低減させるように最適化される。

図２６は、高低周波数インピーダンスおよび高高周波数インピーダンスを伴う、最適化されたコモンモードチョークが、電力供給源上において、差動およびコモンモード電圧変動をフィルタ除去するために使用される、スレーブデバイスの概略図である。ここでは、差動送受信機は、広範なコモンモード電圧範囲にわたって、十分なコモンモード抑制を提供すると仮定される。この回路では、送受信機は、好ましくは、高入力／出力範囲送受信機であり、電力供給源のためのコモンモードチョークは、高低周波数インピーダンスおよび高高周波数インピーダンスを有する。

図２７Ａは、フェライトビーズが、ＤＣ電力供給源のために、差動ＡＣ信号成分をフィルタ除去するために使用され、最適化されたコモンモードチョークが、電力供給源内において、電力供給源コモンモード変動を低減させるために使用される、スレーブデバイスの概略図である。ここでは、差動送受信機は、広範なコモンモード電圧範囲にわたって、十分なコモンモード抑制を提供すると仮定される。

図２７Ｂは、本発明の一具体的な例示的実施形態による、回線終端で構成される、ＡＣ結合キャパシタのデバイス側の信号鎖内における２つのコモンモードチョークを使用する、スレーブデバイスの概略図である。

（６．プロトタイプスレーブデバイス送受信機）
図２８は、本発明の例示的実施形態による、図２２Ａに示される構成に基づく、プロトタイプスレーブデバイス送受信機の概略回路図である。図２９は、関連コンポーネントおよび回路を強調する、図２８のマーク付きバージョンである。以下は、関連コンポーネントおよび回路のうちのいくつかである。
Ａ２Ｂ送受信機経路は、破線で輪郭が描かれる。
Ｓ−ｕｐおよびＳ＋ｕｐは、上流リンクへの（すなわち、マスタに向かって）接続である。
Ｓ＋ｄｎおよびＳ−ｄｎは、下流リンクへの（すなわち、次のスレーブに向かって）接続である。
ＣＭ１およびＣＭ２は、それぞれ、上流リンクおよび下流リンクのためのコモンモードチョークである（Ｒ１４２、Ｒ１４３、Ｒ１４４、およびＲ１４５は、ゼロオームレジスタである）。
Ｃ６９／Ｃ７０およびＣ７１／Ｃ７２は、それぞれ、上流リンクおよび下流リンクのためのＡＣ結合キャパシタである。
ＣＭ４は、随意のコモンモードチョークである（一例示的実施形態は、ＣＭ４の代わりに、２つのゼロオームレジスタを使用する）。
Ｌ７、Ｌ８、Ｌ９、およびＬ１０は、フェライトである。
Ｒ１２４、Ｒ１２５、Ｒ１２６、Ｒ１２７、Ｒ１４２、Ｒ１４３、Ｒ１４４、およびＲ１４５は、ゼロオームレジスタである。
Ｕ１７は、デバイスが、いずれかの極性において、バスに接続されることを可能にする、全波整流器（本実施例では、Ｄｉｏｄｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ製ＳＤＭ１０Ｍ４５ＳＤ Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）である。
Ｕ１８は、回線電圧（例示的実施形態では、最大８Ｖであり得る）を３．３Ｖに変換する、電圧調整器（本実施例では、Ａｎａｌｏｇ Ｄｅｖｉｃｅ，Ｉｎｃ．製ＡＤＰ３３３５電圧調整器）である。
Ｃ６５およびＣ６６は、特に、デバイスの動作に関連せず、省略され得る、フィルタキャパシタである。
Ｑ２は、電力が下流バスセグメントに供給されるかどうかを制御するために使用される、スイッチである。
Ｕ１３およびＵ１４は、差動ＭＬＶＤＳ信号を受信し、上流および下流に伝送するためのＭＬＶＤＳ送受信機チップである。

上流コモンモードチョークＣＭ１の送受信機側接続は、ＡＣ結合キャパシタＣ６９およびＣ７０を通して送受信機セクションに結合され、フェライトＬ７およびＬ８を通して電力供給源回路に結合され、それぞれ、正および負の回線電圧信号ＶＤＤＩＮおよびＶＳＳＩＮを提供する。これらの回線電圧信号は、電力供給源回路にパスされ、また、バイアス下流バスセグメントにバイアスをかけるために使用される。

同様に、下流コモンモードチョークＣＭ２の送受信機側接続は、ＡＣ結合キャパシタＣ７１およびＣ７２を通して、送受信機セクションに結合され、回線電圧信号ＶＤＤＩＮ（スイッチＱ２を介して）およびＶＳＳＩＮに結合され、選択的に、下流バスセグメントのためのＤＣバイアスを提供する。スレーブデバイスは、電力を下流バスセグメントに提供しないようにデフォルト設定されるように構成され得、これは、とりわけ、マスタデバイスが、以下により完全に論じられるように、スレーブに接触し、順次様式に構成することを可能にすることに留意されたい。また、選択的に、下流バスセグメントへの電力をオフに切り替える能力は、とりわけ、マスタが、そのように所望される場合、スレーブデバイスを順序付けられた方式でシャットダウンすることを可能にし、さらに、マスタおよび／またはスレーブデバイスが、以下により完全に論じられるように、あるタイプの故障を隔離することも可能にする。

送受信機セクションでは、受信側は、本質的に、当技術分野において公知の単純１００オーム終端である一方、伝送側は、当技術分野において公知の直列レジスタを用いて電圧に変換される電流として駆動される。

これらの回路図に示されないのは、上流と下流との間を切り替え、信号をエンコーディング／デコーディングし、データリンク層および上層層機能（プロトタイプシステムでは、適切にプログラムされたプロセッサまたはＦＰＧＡを使用してモデル化され得る）を実装し、タイミングをバスから回復するためのコンポーネントであり、これは、図２０に示されるタイプの回路を使用して達成されることができる。

ある例示的実施形態では、送受信機は、Ａｎａｌｏｇ Ｄｅｖｉｃｅ，Ｉｎｃ．（Ｎｏｒｗｏｏｄ，ＭＡ）製の製品番号ＡＤＮ４６９０Ｅ等の多地点ＬＶＤＳ送受信機であり得る。

（７．バス診断）
そのようなバスが使用され得る、多くの用途では、バスに沿った種々の地点で生じ得る、あるタイプの故障を検出、特定、および隔離可能であることが、必要であるか、または望ましいであろう。

図３０は、例えば、負荷電流の欠如または第１のスレーブデバイスとの通信の確立失敗に基づいて、マスタデバイスによって検出され得る、マスタデバイスにおける線状況を図式的に示す。

図３１は、例えば、初期過電流状況、ゼロに近い差動ＤＣ電圧、または第１のスレーブデバイスとの通信確立失敗に基づいて、マスタデバイスによって検出され得る、マスタにおける短絡回路状況を図式的に示す。過電流保護は、好ましくは、電圧調整器（Ｖｒｅｇ）において提供される。

図３２は、負線上の電圧降下に基づいて、または電圧降下が存在しない場合、図３０におけるように、負荷電流の欠如または第１のスレーブデバイスとの通信確立失敗に基づいて、マスタデバイスによって検出され得る、接地に対する負線の短絡を図式的に示す。

図３３は、例えば正線上の電圧降下または第１のスレーブデバイスとの通信確立失敗に基づいて、マスタデバイスによって検出され得る、接地に対する正線の短絡を図式的に示す。過電流保護は、好ましくは、電圧調整器（Ｖｒｅｇ）において提供される。

図３４は、例えば、逆電流または電圧上昇あるいは第１のスレーブデバイスとの通信確立失敗に基づいて、マスタデバイスによって検出され得る、車のバッテリ等の高電圧源に対する正線の短絡を図式的に示す。逆電流保護は、好ましくは、電圧調整器（Ｖｒｅｇ）において提供され、過電圧保護は、好ましくは、Ｖｒｅｇおよび送受信機において提供される。

図３５は、例えば、短絡電流または電圧上昇、あるいはヒューズまたは回路遮断器のトリップ、もしくは第１のスレーブデバイスとの通信確立失敗に基づいて、マスタデバイスによって検出され得る、車のバッテリ等の高電圧源に対する負線の短絡を図式的に示す。前述のある障害状態の場合におけるロバスト性のために、Ｖｒｅｇは、過電圧、過電流、および逆電流イベントに対して保護されるべきである。同様に、送受信機回路は、過電圧イベントに対して保護されるべきである。

他のタイプの故障状態も、種々の代替実施形態では、検出され得る。例えば、線の反転が、診断モードにおいて検出され得る。

図３６は、例えば、断線から下流のスレーブと通信不能に基づいて、マスタデバイスによって検出され得る、２つのスレーブデバイス間の断線（ｏｐｅｎ ｗｉｒｅ）状況を図式的に示す。マスタデバイスは、バス上の最後の作業スレーブデバイスを決定し、障害場所が、最後の作業スレーブと次のスレーブとの間であることを推測することができる。最後の作業スレーブにおけるスイッチは、電力が下流にパスされることを防止するために、開放され得る。通信は、典型的には、障害の上流の全スレーブデバイスに対して存続するが、通信は、典型的には、障害の下流の全スレーブデバイスに対しては、停止する。

図３７は、例えば、初期過電流状況またはゼロに近い差動ＤＣ電圧に基づいて、あるいは図３６における状況と同様に、断線から下流のスレーブとの通信不能に基づいて、検出され得る、２つのスレーブデバイス間の短絡回路状況を図式的に示す。マスタデバイスは、バス上の最後の作業スレーブデバイスを決定し、障害場所が、最後の作業スレーブと次のスレーブとの間であると推測することができる。最後の作業スレーブにおけるスイッチは、電力が下流にパスされることを防止するために、開放され得る。通信は、典型的には、障害の上流の全スレーブデバイスに対して存続するが、通信は、典型的には、障害の下流の全スレーブデバイスに対しては、停止する。

図３８は、例えば、マスタにおける正線上の初期過電流状況または電圧降下に基づいて、あるいは、図３６における状況と同様に、断線から下流のスレーブとの通信不能に基づいて、検出され得る、２つのスレーブデバイス間の正線が、接地に対して短絡される、状況を図式的に示す。マスタデバイスは、バス上の最後の作業スレーブデバイスを決定し、障害場所が、最後の作業スレーブと次のスレーブとの間であると推測することができる。最後の作業スレーブにおけるスイッチは、電力が下流にパスされることを防止するために、開放され得る。通信は、典型的には、障害の上流の全スレーブデバイスに対して存続するが、通信は、典型的には、障害の下流の全スレーブデバイスに対しては、停止する。

図３９は、例えば、断線から下流のスレーブとの通信不能に基づいて、検出され得る、２つのスレーブデバイス間の負線が、接地に対して短絡される、状況を図式的に示す。マスタデバイスは、バス上の最後の作業スレーブデバイスを決定し、障害場所が、最後の作業スレーブと次のスレーブとの間であると推測することができる。最後の作業スレーブにおけるスイッチは、電力が下流にパスされることを防止するために、開放され得る。通信は、信号接地が、シャーシ接地に類似する場合、典型的には、障害の上流の全スレーブデバイスに対して存続するが、通信は、典型的には、障害の下流の全スレーブデバイスに対しては、停止する。

図４０は、例えば、正線上の逆電流または電圧上昇に基づいてだけではなく、また、後方スレーブデバイスとの通信を確立失敗によっても、マスタデバイスによって検出され得る、２つのスレーブデバイス間の正線が、車のバッテリ等の高電圧源に対して短絡される、状況を図式的に示す。逆電流保護は、好ましくは、電圧調整器（Ｖｒｅｇ）において提供され、過電圧保護は、好ましくは、スイッチ、Ｖｒｅｇ、および送受信機において提供される。

図４１は、例えば、ヒューズまたは回路遮断器のトリップだけではなく、また、後方スレーブデバイスとの通信を確立失敗によっても、マスタデバイスによって検出され得る、２つのスレーブデバイス間の負線が、車のバッテリ等の高電圧源に対して短絡される、状況を図式的に示す。

図４２は、本発明の例示的実施形態による、種々のバス診断および保護をサポートするための追加の回路を伴う、図１８の双方向２地点間シリアルバスおよびデバイスの概略ブロック図である。とりわけ、追加の回路は、マスタノードにおけるヒューズ４２０４、線が反転される場合でも動作を可能にする、スレーブノードにおける全波整流器４２０６、および／またはＥＳＤ保護のためのマスタおよび／またはスレーブノードにおけるダイオード４２０８を含み得る。

（８．リンク層プロトコル）
双方向２地点間バスは、一般的に使用されることができ、スレーブデバイスを発見し、アクティブ化し、同期し、それとデータを交換するために使用されるどんな特定のリンク層プロトコルにも制限されないことは明白であるはずである。

そのような双方向２地点間バス専用に設計された例示的リンク層プロトコルは、マスタデバイスが、周期的に（随意に、スレーブデバイスのうちの１つ以上に対して意図されたデータとともに）同期制御フレーム（ＳＣＦ）を下流に送信するという原理に基づく。一具体的な例示的実施形態では、同期制御フレームは、周波数４８ＫＨｚにおいて、１０２４ビット毎に伝送され（スーパーフレームを表す）、４９．１５２Ｍｂｐｓのバス上に有効ビットレートをもたらす（この具体的な例示的実施形態では、他のレートもサポートされ、例えば、４４．１ＫＨｚを含む）。とりわけ、同期制御フレームは、スレーブデバイスが、各スーパーフレームの開始を識別することを可能にし、また、物理層エンコーディング／信号伝達と組み合わせて、各スレーブデバイスが、その内部動作クロックをバスから導出することを可能にする。

以下に説明されるように、同期制御フレームは、同期の開始を信号伝達するためのプリアンブルフィールドと、種々のアドレス指定モード（例えば、ノーマル、ブロードキャスト、発見）、構成情報（例えば、スレーブデバイスレジスタへの書き込み）、Ｉ２Ｃ情報の伝達、スレーブデバイスにおけるある汎用入力／出力（ＧＰＩＯ）ピンの遠隔制御、および他のサービスを可能にするフィールドとを含む。典型的にはプリアンブルに続く同期制御フレームの一部は、フレーム内の情報が、新しい同期パターンと間違われる可能性を低減させるために、スクランブリングされる。同期制御フレームは、マスタデバイスによって最後のスレーブとして構成されるか、または最後のスレーブとして自身を自己識別する最後のスレーブに到達するまで、スレーブからスレーブにパスされる（随意に、典型的には、マスタデバイスに由来するが、加えて、または代替として、１つ以上の上流スレーブまたはスレーブ自体に由来し得る、他のデータとともに）。同期制御フレームの受信に応じて、最後のスレーブデバイスは、同期ステータスフレーム（その後に、伝送が許可される任意のデータ（例えば、指定されたタイムスロット内において、２４ビットオーディオサンプル）が続く）を伝送する。同期ステータスフレームは、スレーブからスレーブに、（随意に、下流スレーブからのデータとともに）上流へとパスされ、同期ステータスフレームに基づいて、各スレーブは、該当する場合、伝送が許可されるタイムスロットを識別可能である。

図６２は、本発明の例示的実施形態による、双方向通信のための信号伝達およびタイミング考慮点を図式的に示す。本実施例では、マスタデバイスは、同期制御フレーム（Ｓｙｎｃ−Ｃｔｒｌと標識されたブロック）と、それに続く特定のスレーブデバイス（ＳｐｋｒＤａｔａと標識されたブロック）のためのデータとを伝送する。各連続したスレーブデバイスは、同期制御フレームを転送し、また、下流スレーブデバイスに対して仕向けられた少なくとも任意のデータを転送する（あるスレーブデバイスは、全データを転送し得、またはそれに対して仕向けられたデータを除去し得る）。最後のスレーブが、同期制御フレームを受信すると、同期ステータスフレーム（Ｓｙｎｃ−Ｓｔａｔｕｓと標識されたブロック）と、それに続く、随意に、伝送が許可される任意のデータとを伝送する。各連続したスレーブデバイスは、下流スレーブからの任意のデータとともに、同期ステータスフレームを転送し、随意に、その独自のデータ（Ｍｉｃ ＤａｔａまたはＭＤと標識されたブロック）を挿入する。本実施例では、マスタは、データをスレーブ２、５、および６（ここでは、能動型スピーカとして描写される）に送信し、データをスレーブ８、７、４、３、および１（ここでは、マイクロホンアレイとして描写される）から受信する。

図６２に描写されるスレーブデバイスは、種々の数のセンサ／アクチュエータ要素を有し、したがって、異なる量のデータが、種々のスレーブデバイスに送信、またはそこから受信され得ることに留意されたい。具体的には、スレーブ２は、２つの要素を有し、スレーブ５は、４つの要素を有し、スレーブ６は、３つの要素を有し、したがって、マスタによって伝送されるデータは、スレーブ２のための２つのタイムスロット、スレーブ５のための４つのタイムスロット、およびスレーブ６のための３つのタイムスロットを含む。同様に、スレーブ１は、３つの要素を有し、スレーブ３は、３つの要素を有し、スレーブ４は、３つの要素を有し、スレーブ７は、１つの要素を有し、スレーブ８は、４つの要素を有し、したがって、それらのスレーブデバイスによって上流に伝送されるデータは、対応する数のタイムスロットを含む。要素とタイムスロットとの間に１対１の相関を有する必要はないことに留意されたい。例えば、３つのマイクロホンを有するマイクロホンアレイは、処理のタイプに応じて、単一タイムスロットまたは複数のタイムスロットに対応し得る、３つのマイクロホンからの信号（および、可能性として、また、マスタまたは他のスレーブデバイスから受信された情報）を組み合わせ、単一データサンプルを産生する、デジタル信号プロセッサを含み得る。

図６３は、本発明の例示的実施形態による、動的に、データを下流伝送から除去し、データを上流伝送内に挿入する概念を図式的に実証する。ここでは、図６２におけるように、マスタデバイスは、同期制御フレーム（ＳｙｎｃＣｏｎｔｒｏｌと標識される）と、それに続くスレーブデバイス２、５、および６のためのデータ（Ｓｐｋｒ Ｄａｔａと標識される）とを伝送するが、ここでは、データは、逆の順番で送信される。すなわち、スレーブ６のためのデータに続いて、スレーブ５のためのデータ、スレーブ２のためのデータと続くことに留意されたい（「Ｍａｓｔｅｒ」と標識された行参照）。スレーブ２が、この伝送を受信すると、その独自のデータを除去し、スレーブ３には、同期制御フレームとそれに続くスレーブ６および５のためのデータとのみを転送する（「Ｓｌａｖｅ ３」と標識された行参照）。スレーブ３および４は、スレーブ２によって転送された情報が、スレーブ５によって受信されるように、変更のない情報を転送する（「Ｓｌａｖｅ ５」と標識された行参照）。スレーブ５は、その独自のデータを除去し、スレーブ６に、同期制御フレームと、それに続くスレーブ６のためのデータとのみを転送し、同様に、スレーブ６は、その独自のデータを除去し、スレーブ７に、同期制御フレームのみ、転送する。スレーブ７は、同期制御フレームをスレーブ８に転送する（「Ｌａｓｔ Ｓｌａｖｅ」と標識された行参照）。

この時点において、スレーブ８は、スレーブ７に、ステータスフレーム（Ｒｅｓｐ Ｓｔａｔｕｓと標識される）と、それに続くそのデータを伝送する（「Ｌａｓｔ Ｓｌａｖｅ」と標識された行参照）。スレーブ７は、スレーブ６に、スレーブ８からのデータおよびその独自のデータとともに、ステータスフレームを転送し、スレーブ６は、順に、スレーブ５に、スレーブ８および７からのデータとともに、ステータスフレームを転送する（「Ｓｌａｖｅ ５」と標識された行参照）。スレーブ５は、追加するデータを有しておらず、したがって、単に、情報をスレーブ４に転送し、スレーブ４は、その独自のデータとともに、情報をスレーブ３に転送し、スレーブ３は、順に、その独自のデータとともに、スレーブ２に情報を転送する（「Ｓｌａｖｅ ３」と標識された行参照）。スレーブ２は、追加するデータを有しおらず、したがって、情報をスレーブ１に転送し、スレーブ１は、その独自のデータとともに、情報を転送する。その結果、マスタは、ステータスフレームと、それに続くスレーブ８、７、４、３、および１からのデータとを受信する（「Ｍａｓｔｅｒ」と標識された行参照）。

図６４は、図６３におけるように、動的に、データを下流伝送から除去し、データを上流伝送内に挿入する別の実施例を図式的に示すが、本実施例では、スレーブは、マスタが、データをデバイスの全てへと下流に送信し、デバイスの全てから戻るデータを受信するように、センサおよびアクチュエータの両方であり、ここでは、データは、そこに仕向けられるノード番号、またはそこから発生するノード番号に基づいて順序付けられる。

図６５は、図６３におけるように、動的に、データを下流伝送から除去し、データを上流伝送内に挿入する、さらに別の実施例を図式的に示すが、本実施例では、データは、逆の順番ではなく、順次順番において、下流および上流に伝達される。各スレーブにおけるバッファリングは、選択的に、データを追加／除去／転送することを可能にする。

前述のように、各スレーブデバイスは、情報を下流または上流伝送から除去し得、および／または情報を下流または上流伝送に追加し得る。したがって、例えば、マスタデバイスは、データの別個のサンプルをいくつかのスレーブデバイスの各々に伝送し得、各そのようなスレーブデバイスは、そのデータサンプルを除去し、下流スレーブに対して意図されたデータのみ転送し得る。一方、スレーブデバイスは、下流スレーブから情報を受信し、情報を追加の情報とともに転送し得る。必要最小限の情報を伝送する利点の１つは、バスによって集合的に消費される電力の量を削減することである。

Ａ２Ｂシステムはまた、具体的には、スレーブデバイスの下流スロット使用の構成を通して、マスタデバイスからスレーブデバイスへのブロードキャスト伝送（および、マルチキャスト伝送）をサポートする。典型的には、各スレーブデバイスは、ブロードキャスト伝送を処理し、次のスレーブデバイスにパスするであろうが、特定のスレーブデバイスが、ブロードキャストメッセージを「消費」する。すなわち、ブロードキャスト伝送を次のスレーブデバイスにパスしないこともある。

Ａ２Ｂシステムはまた、例えば、特定のスレーブデバイスから１つ以上の他のスレーブデバイスへとアドレス指定された上流伝送をサポートするように作製されることができる。そのような上流伝送は、ユニキャスト、マルチキャスト、および／またはブロードキャスト上流伝送を含むことができる。そのような上流アドレス指定を用いて、下流伝送と同様に、スレーブデバイスは、スレーブデバイスの上流スロット使用の構成に基づいて、データを上流伝送から除去するかどうか、および／または上流伝送を次の上流スレーブデバイスにパスするかどうかを決定し得る。したがって、例えば、データは、典型的に行なわれるようにデータをマスタデバイスにパスすることに加え、またはその代わりに、特定のスレーブデバイスによって、１つ以上の他のスレーブデバイスにパスされ得る。そのようなスレーブ−スレーブ関係は、例えば、マスタデバイスを介して、構成され得る。

したがって、本質的に、スレーブデバイスは、幾分、選択的に、情報を転送、ドロップ、および追加する能力を伴う、能動型／インテリジェントリピータノードとして動作する。スレーブは、概して、各スレーブノードが、データを受信／伝送する関連タイムスロットを把握しており、故に、タイムスロットからデータを除去すること、またはその中にデータを追加することができるので、必ずしも、データの全てをデコード／検証せずに、そのような機能を果たす。スレーブノードが、概して、全データをデコード／検証する必要がないにもかかわらず、スレーブノードは、概して、伝送／転送するデータを再クロックし、それは、全体的システムをよりロバストにする傾向がある。

（９．同期制御およびステータスメッセージ）
Ａ２Ｂバスに沿った通信は、周期的スーパーフレームにおいて生じる。オーディオ用途のための一具体的な例示的実施形態では、スーパーフレーム周波数は、システム内で使用されるオーディオサンプリング周波数と同一である（４８ｋＨｚまたは４４．１ｋＨｚのいずれか）。各スーパーフレームは、下流伝送、上流伝送、および無伝送（バスは、駆動されない）の期間に分割される。図５７では、スーパーフレームは、バスが駆動されない期間によって分離される、下流伝送の初期期間および上流伝送の後期間とともに、図式的に示される。下流伝送は、同期制御フレーム（ＳＣＦ）から開始し、Ｘ個のデータスロットが続く（Ｘは、ゼロであり得る）。上流伝送は、同期応答フレーム（ＳＲＦ）から開始し、Ｙ個のデータスロットが続く（Ｙは、ゼロであり得る）。Ａ２Ｂチップ内で使用されるクロックは、チップ上で生成され、具体的な例示的実施形態では、オーディオサンプル周波数の１０２４倍である。これは、各そのようなスーパーフレーム内に１０２４ビットクロックが存在することを意味する。

長さ６４ビットの同期制御フレーム（ＳＣＦ）は、各下流伝送を開始する。ＳＣＦは、プリアンブルから開始し、プリアンブルは、データクロック回復およびＰＬＬ同期のために使用される。同期制御フレーム（ＳＣＦ）が、スレーブノードによって再伝送される場合、プリアンブルは、再伝送されるのではなく、スレーブノードによって生成されるであろう。ＳＣＦは、Ａ２Ｂバスを経由するトランザクションを制御するために使用される、いくつかのフィールドを含む。

いくつかの状況では、スレーブノードが、Ｎｏｒｍａｌ Ｍｏｄｅへの遷移が送信されるまで、全６４ビットのＳＣＦを受信する必要がないように、異なるプリアンブルまたは異なるＳＣＦが、Ｓｔａｎｄｂｙ Ｍｏｄｅの間、使用され得る。

図５８は、一具体的な例示的実施形態による、Ｉ２Ｃモード、発見モード、およびノーマル（すなわち、Ｉ２Ｃまたは発見ではない）モードのための下流Ａ２Ｂ同期制御フレーム形式を示す。

ＳＣＦは、以下のフィールドを含む：
・ ＣＮＴ（２ビット）―ＣＮＴフィールドは、前のスーパーフレーム内で使用された値からインクリメントされる（モジュロ４）。予期されないＣＮＴ値を受信するスレーブノードは、割り込みを返すようにプログラムされることができる。
・ ＮＡＭ（２ビット）―ＮＡＭ（Ｎｏｄｅ Ａｄｄｒｅｓｓｉｎｇ Ｍｏｄｅ）フィールドは、Ａ２Ｂバスを介したスレーブノードレジスタへのアクセスを制御するために使用される。ノーマルモードは、レジスタのノードＩＤおよびアドレスに基づく、スレーブノードレジスタ値の読み取りおよび書き込みを提供する。ブロードキャストトランザクションは、全てのスレーブノードによって行なわれるべき、書き込みである。また、レジスタアクセスを有していない、Ｄｉｓｃｏｖｅｒｙ ＭｏｄｅおよびＳＣＦのサポートも存在する。
・ Ｉ２Ｃ（１ビット）―Ｉ２Ｃビットは、Ｉ２Ｃスレーブに遠隔でアクセスするために使用され、スレーブノードのうちの１つにアタッチされる。
・ ＮＯＤＥ（４ビット）―ＮＯＤＥフィールドは、どのスレーブノードが、ノーマルおよびＩ２Ｃアクセスに対してアドレス指定されているかを示すために使用される。Ｄｉｓｃｏｖｅｒｙ Ｍｏｄｅでは、このフィールドは、新しく発見されたノードに対して、ノードＩＤをプログラムするために使用される。
・ ＲＷ（１ビット）―ＲＷビットは、ノーマルアクセスが、読み取り（ＲＷ＝＝１）または書き込み（ＲＷ＝＝０）であるかどうかを制御するために使用される。
・ ＡＤＤＲＥＳＳ（８ビット）―ＡＤＤＲＥＳＳフィールドは、Ａ２Ｂバスを通して、特定のレジスタをアドレス指定するために使用される。このフィールドは、Ｄｉｓｃｏｖｅｒｙフレームのために使用されない。Ｉ２Ｃトランザクションの場合、ＡＤＤＲＥＳＳフィールドは、いくつかのＩ２Ｃ制御値と置換される。
・ ＤＡＴＡ（８ビット）―ＤＡＴＡフィールドは、ノーマル、Ｉ２Ｃ、およびブロードキャスト書き込みのために使用される。Ｄｉｓｃｏｖｅｒｙ Ｍｏｄｅ（データを要求しない）では、このフィールドは、ＲＥＳＰＣＹＣＳ Ｒｅｇｉｓｔｅｒを新しく発見されたノード内にプログラムするために使用される、ＲＥＳＰＣＹＣＳフィールドと置換される。この値は、４で乗算され、ＳＣＦの受信開始とＳＲＦの伝送開始との間で経過すべきサイクルの数の数を決定するために使用される。
・ ＣＲＣ（１６ビット）―Ａ１６ビットＣＲＣ値は、プリアンブルに続くＳＣＦの部分に対して生成される。

長さ６４ビットのＳｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｒｅｓｐｏｎｓｅ Ｆｒａｍｅ（ＳＲＦ）は、各上流伝送を開始する。下流伝送の終了時、バス上の最後のスレーブノードは、応答サイクルカウンタが切れるまで待機し、次いで、ＳＲＦの上流への伝送を開始するであろう。上流スレーブが、ノーマル読み取りまたは書き込みトランザクションによって標的化されている場合、その独自のＳＲＦを生成し、下流から受信されたものを置換するであろう。任意のスレーブノードが、予期された時間に、下流からＳＲＦを確認しない場合、その独自のＳＲＦを生成し、それを上流へ伝送開始するであろう。発見の間、最後から２番目のノードの場合、この待機時間は、典型的には、５ｓｙｓｃｌｋサイクルを上回るであろう（公称上、４９．１５２ＭＨｚ）。そうでなければ、待機時間は、典型的には、５ｓｙｓｃｌｋサイクル未満であろう。

ＳＲＦの最後の１０ビットは、その独自のＣＲＣ保護を含有し、それに先行するＣＲＣフィールドによって保護されない、Ｉｎｔｅｒｒｕｐｔ Ｆｉｅｌｄを含む。割り込みをマスタノードに信号する必要がある、任意のスレーブノードは、その割り込み情報をこのフィールド内に挿入するであろう。これは、割り込み待ちを有するスレーブノードが、同様に割り込み待ちを有する、任意のより高い番号が付与されたスレーブノードより高い優先順位を有するであろうことを意味する。システム内の最後のノードは、常時、Ｉｎｔｅｒｒｕｐｔ Ｆｉｅｌｄを生成するであろう。割り込み待ちを有していない場合、ＩＲＱビットを０に設定し、ＩＲＱＮＯＤＥフィールドをそのノードＩＤに設定し、正しいＣＲＣ−４値を生成するであろう。

図５９は、Ｉ２Ｃモード、発見モード、およびノーマル（すなわち、Ｉ２Ｃまたは発見ではない）モードのための上流Ａ２Ｂ同期応答フレーム形式を示す。

ＳＲＦは、応答をマスタノードに逆通信するために使用される、以下のフィールドを含む：
・ ＣＮＴ（２ビット）―ＳＣＦ内のＣＮＴフィールドの受信された値は、マスタノードに返送される。
・ ＡＣＫ（２ビット）―ＳＲＦを生成する任意のスレーブノードは、適切なＡＣＫフィールドを挿入し、前のＳＣＦで受信されたコマンドに肯定応答するであろう。返されるＡＣＫ値は、Ｗａｉｔ、ＡＣＫ（肯定応答）、ＮＡＣＫ（否定応答）、およびＲｅｔｒｙを含む。
・ Ｉ２Ｃ（１ビット）―ＳＣＦ内のＩ２Ｃフィールドの受信された値は、マスタノードに返送される。
・ ＮＯＤＥ（４ビット）―ＳＲＦを生成するスレーブノードは、その独自のノードＩＤをこのフィールド内に挿入するであろう。
・ ＤＡＴＡ（８ビット）―ＤＡＴＡフィールド内に置かれる値は、トランザクションのタイプおよびＳＲＦを生成するスレーブノードのＡＣＫ応答に依存するであろう。発見トランザクションの場合、ＳＣＦ内のＲＥＳＰＣＹＣＳフィールドの受信された値は、マスタノードに返送される。
・ ＣＲＣ（１６ビット）―１６ビットＣＲＣ値は、プリアンブルとビット２６との間のＳＲＦの部分のために生成される。
・ ＩＲＱ（１ビット）―スレーブノードから信号伝達される割り込みを示す。
・ ＩＲＱＮＯＤＥ（４ビット）―Ｉｎｔｅｒｒｕｐｔ Ｆｉｅｌｄを生成するスレーブノードは、その独自のＩＤをこのフィールド内に挿入する。
・ ＣＲＣ−４（４ビット）―４ビットＣＲＣ値は、ＩＲＱおよびＩＲＱＮＯＤＥ（ビット９〜４）のために生成される。

ある例示的実施形態では、プリアンブルとＣＲＣフィールドとの間の同期制御フレームの少なくとも一部は、ＳＹＮＣワードに続くビットのシーケンスが、周期的に、プリアンブルに一致する（スレーブデバイスによって、新しい同期サイクルの開始として誤解釈され得る）可能性を低減させるために、スクランブリングされ得る。本例示的実施形態では、ＳＣＦは、続くスクランブリングされたヘッダフィールドが、ある同期サイクルから次の同期サイクルに異なるようにスクランブリングされるように、同期サイクル毎に、インクリメントされる（モジュロ４）カウンタ（ＣＮＴ）フィールドを含む。本発明のある実施形態は、スクランブリングを省略し得ることに留意されたい。

加えて、または代替として、プリアンブルは、典型的には、プリアンブルとして、ＳＣＦの残りとさらに区別するために、エンコーディングエラー（例えば、ＢＭＣまたは差動Ｍａｎｃｈｅｓｔｅｒエンコーディング方式に違反する）とともに、意図的に伝送される。図６１は、プリアンブルのコンテンツおよびプリアンブルを生成するための論理的ハンドシェイクのための一提案を示すが、他のプリアンブル形式／ハンドシェイクも、可能である。スレーブデバイスは、独特のエンコーディングエラーを含むプリアンブルビットに基づいて、同期制御フレームの開始を識別するであろう。前述のスクランブリングと同様に、本発明のある実施形態は、そのようなエラーエンコーディングを省略し得る。

前述のようなスクランブリングおよび／またはエラーエンコーディング等の技法に加え、またはその代わりに、他の技法も、同期プリアンブルが、スレーブによって一意に識別され得ることを確実にするために、または同期プリアンブルが、同期制御フレーム内以外に現れ得ないことを確実にするために使用され得ることに留意されたい。例えば、より長い同期シーケンスが、同期制御ワードの残りの特定のエンコーディングが、それに一致する可能性を低減させるように使用され得る。加えて、または代替として、同期制御フレームのヘッダ部分は、固定「０」または「１」値を適切なビットに置くことによって等、同期シーケンスが、生じ得ないように構造化され得る。

図５８に示される例示的実施形態では、ノードアドレス指定モード（ＮＡＭ）フィールドは、４つのタイプのノードアドレス指定、具体的には、無アドレス指定（すなわち、どの特定のスレーブデバイスにもアドレス指定されない）、ノーマル（すなわち、ＮＯＤＥアドレスフィールド内に規定された特定のスレーブデバイスにユニキャストする）、ブロードキャスト（すなわち、全スレーブデバイスにアドレス指定される）、および発見（以下に論じられる）を提供する。ノードアドレス指定モードが、「Ｄｉｓｃｏｖｅｒｙ」に設定されると、ＡＤＤＲおよびＤＡＴＡフィールドは、下流ヘッダの終了から上流応答ヘッダの開始までのビットにおける時間を示す、応答サイクル（ＲＥＳＰＣＹＣＳ）値としてエンコードされ、新しく発見されたスレーブデバイスが、上流伝送のための適切なタイムスロットを決定することを可能にする。

ブロードキャストメッセージの場合、好ましくは、各スレーブデバイスが、例えば、ブロードキャスト肯定応答をマスタに伝送することによって、ブロードキャストメッセージの受信および処理を肯定応答するための規定が、設けられる。スレーブはまた、スレーブが、例えば、需要ベースの上流伝送（例えば、非ＴＤＭデータの場合、キーパッドまたはタッチスクリーンからの入力等）または優先化された上流伝送（例えば、スレーブは、エラーまたは緊急状態を報告する必要がある）のために使用され得る、伝送するためのデータを有するかどうかを示し得る。

図５８に示される例示的実施形態では、前述のように、Ａ２Ｂ特有の要求およびＩ２Ｃ要求の両方を含む、読み取りおよび書き込み要求をスレーブデバイスに送信するための規定が、設けられる。ここでは、マスタデバイスは、読み取りおよび書き込み要求（ＲＷフィールドを使用して示される）を１つ以上の指定されたスレーブデバイスに送信することができ（ＮＡＭおよびＮＯＤＥフィールドを使用する）、スレーブデバイスのためのＡ２Ｂ関連要求、スレーブデバイスのためのＩ２Ｃ要求、またはスレーブデバイスにアタッチされたＩ２ＣデバイスにパスされるべきＩ２Ｃ要求（および、複数のＩ２Ｃポートを考慮する）であるかどうかを示すことができる。

図７０は、本発明のある実施形態による、例示的データフレーム形式を示す。

（１０．スレーブ発見／構成）
本発明の例示的実施形態では、同期ステータスフレームは、実質的に、同期制御フレームと同一のタイプのフィールドを含み得る。

例示的実施形態では、マスタデバイスは、新規スレーブ発見プロトコルを使用して、各連続したスレーブデバイスを発見および構成する。本例示的スレーブ発見プロトコルでは、マスタは、最初に、バスに給電し、繰り返し、所定の発見メッセージを送信することによって、第１のスレーブデバイスとの接触を試みる。発見メッセージは、本質的に、専用に構成された同期制御フレームである（例えば、ＲＥＳＰＣＹＣＳフィールド内に適切な値を伴う、「Ｄｉｓｃｏｖｅｒｙ」のためにエンコードされたＮＡＭフィールド。代替実施形態では、ＮＯＤＥフィールドは、スレーブデバイスのためのアドレスを伝達するために使用され得るか、またはスレーブアドレスは、発見と別個に構成され得る）。

発見メッセージの受信に応答し（同期後）、第１のスレーブデバイスは、マスタに応答し（例えば、ＡＣＫおよびノード番号を用いて）、次いで、マスタは、スレーブデバイスと通信し、スレーブデバイスをフレーミング情報で構成することを含め、それを構成することができる。この時点では、マスタは、データを第１のスレーブデバイスと交換することができる。このスレーブデバイスは、デフォルトによって、最後のスレーブである。

マスタデバイスが、第１のスレーブデバイスを発見および構成すると、続けて、第２のスレーブデバイスの発見を試みる。この新規スレーブ発見プロトコルでは、マスタデバイスは、本質的に、第１のスレーブデバイスに、第２の下流スレーブデバイスとの接触を試みるように命令する（「次を有効化」）。この交換の間、第１のスレーブデバイスは、その上流バスを介して、マスタと通信を継続することができる。具体的には、マスタデバイスは、制御ワードを第１のスレーブに送信し、次のスレーブを有効化するようにコマンドを出す（デフォルトは、「次のスレーブを無効化」）。例示的実施形態では、第２のスレーブデバイスと接触するこの試みは、とりわけ、第１のスレーブデバイスが、例えば、その電源スイッチを閉鎖することによって、その下流バスセグメントへの電力をオンに切り替え、下流制御フレームをその下流バスセグメント上で伝送することを含む。これは、第２のスレーブが、それ自体を下流制御ヘッダに同期することを可能にする。マスタは、第２のスレーブが応答するまで、繰り返し、発見メッセージを送信する（第２のノード番号とともに）。バス上の最後から２番目のスレーブデバイスとして、第１のスレーブデバイスは、全下流同期制御フレームを第２の（新しい）スレーブデバイスに転送する。第１のスレーブデバイスは、上流応答を第２のスレーブデバイスから受信するまで、あるタイムアウト期間（例えば、３２ビットサイクル）後、その独自の上流ステータス応答ヘッダを生成する。第２のノード（新しいノード）が、発見フレームに応答すると、そのステータス応答ヘッダは、全上流データ情報を埋め込み、第２のスレーブから第１のスレーブへと上流にパスされるであろう。マスタデバイスが、第２の新しい最後のスレーブデバイスからその発見フレームへの一致応答を受信すると仮定すると（無返信は、バス上にさらなるスレーブデバイスが存在しない、または可能性として、バスまたは下流スレーブデバイスに問題が存在することを示唆し得る）、ここで、スレーブデバイスをフレーミング情報で構成することを含め、制御およびステータス情報を両スレーブと交換することができる。

直上で説明されたプロトコル交換のタイプを使用して、マスタデバイスは、全スレーブデバイスが、発見および構成され、真に最後のスレーブデバイスが、別のデバイスを有効化する必要がなくなるまで、第２のスレーブデバイスに、第３のスレーブデバイス等との接触を試みるように、命令することができる。

前述のタイプの双方向２地点間バスを介したそのようなスレーブ発見および構成を促進するために、各スレーブは、典型的には、それが未だ発見／構成されていないことを「把握」しているというデフォルト構成を有し、さらに、典型的には、暗示的または明示的に、マスタデバイスによって、そうするように命令されるまで、その下流バスセグメントに電力を提供しないように、その電源スイッチが開放されたデフォルト構成を有する。このように、特定のスレーブデバイスが、発見メッセージを受信した場合に、そのデフォルト構成は、誤って、その下流バスセグメントに給電し、発見メッセージを転送することを防止し、代わりに、スレーブデバイスは、発見および構成されるために、発見メッセージに応答しなければならないことを「把握」している。

マスタデバイスの制御下における各連続したバスセグメントの選択的給電はまた、バス故障検出および隔離の機会向上を提供する。例えば、特定のスレーブデバイスが、その下流バスセグメントに電力を提供するように命令される場合、マスタデバイスおよび／またはスレーブデバイスは、種々の故障状態（例えば、過電圧、過電流等）のいずれかを監視し、そのような状態が検出される場合、例えば、電源スイッチを開放し、下流バスセグメントへの電力をオフにし、適切な補正措置を講じるように構成され得る。スレーブデバイスは、追加のスイッチ、例えば、スレーブデバイス送受信機および電力回路が下流バスセグメントから完全に分断され、隔離の向上を提供し得るように位置付けられるスイッチを含み得ることに留意されたい。電力スイッチと同様に、そのような追加のスイッチは、概して、「開放」にデフォルト設定され、選択的に、下流スレーブ発見プロセスの一部として、閉鎖されるであろう。

マスタは、例えば、スレーブデータサンプリングの同期を可能にするために、１つ以上のスレーブデバイスのためのサンプリング遅延パラメータをプログラムし得ることに留意されたい。図６６は、本発明の例示的実施形態による、同時サンプリングの実施例を図式的に提供する。例示的実施形態では、各スレーブは、スレーブが同期信号に対してデータをサンプリングすべきときを規定するための調節カウンタを有する。マスタは、ＲＥＳＰＣＹＣＳフィールドを介して、発見フレームヘッダ内において調節カウンタを伝達する。

直上で説明されたスレーブ発見／構成プロトコルは、本明細書に説明されるタイプの双方向２地点間回線バス上で使用され得る、スレーブ発見／構成プロトコルの一実施例にすぎないことに留意されたい。他のタイプのプロトコルも、種々の代替実施形態では、使用され得る。例えば、全スレーブが、事前にプログラムされたスレーブアドレスを有し、バスが、完全に給電されている（例えば、スレーブが、選択的に、下流デバイスへの電力を有効化および無効化するためのスイッチを有していない）場合、マスタは、単に、個々のスレーブデバイスをポーリングし得る。

また、直上で説明されたタイプのスレーブ発見／構成プロトコルは、他のバス構成において使用され得、したがって、本明細書に説明されるタイプの双方向２地点間回線バスに限定されないことに留意されたい。

（１１．代替一方向バス（環状）構成）
前述のタイプのデータ、電力、およびクロッキングは、例えば、図４３に図式的に示されるように、一方向バス（環状）動作のために構成されるデバイスによって提供され得る。そのような実施形態では、前述のタイプの送受信機を含むのではなく、スレーブデバイスは、例えば、図４４に図式的に示されるように、受信専用ポートおよび伝送専用ポートで構成されることができる。マイクロホンを伴うスレーブデバイスのみ、本実施例では、表されるが、スレーブデバイスは、１つ以上のセンサおよび／または１つ以上のアクタ、例えば、マイクロホンおよび／またはスピーカを含み得ることに留意されたい。

図４３はまた、一方向バスのための例示的リンク層同期方式を示す。ここでは、マスタは、同期制御フレーム（Ｓｙｎｃ−Ｈｅａｄｅｒ）と、随意に、それに続く下流データ（図４３には図示せず）とを伝送し、各連続したスレーブデバイスは、先行スレーブデバイスからの任意のデータおよびその独自のデータサンプルとともに、同期制御フレームを転送する。

図４３に示されるタイプの一方向バス構成に関する問題の１つは、ある障害状況において、例えば、バスに沿ったいずれかの場所にオープン接続が存在する場合、またはスレーブデバイスのうちの１つが故障する場合、障害場所を識別または隔離することが可能でないこともあることである。余剰回路が、残っている有効な情報をマスタにフラッシュアウトすることができるように、障害の時間を監視し、ノードの動作を持続させるために必要とされるであろう。

図４５は、ある例示的実施形態のための一方向バス（環状）と双方向２地点間バスの相対的比較を提供する。

（１２．代替双方向多地点バス構成）
前述のタイプのデータ、電力、およびクロッキングは、例えば、図４６に図式的に示されるように、双方向多地点バス動作のために構成されるデバイスによって提供され得る。種々の双方向多地点バス構成は、図５０−５６に説明される。

図４６はまた、双方向多地点バスのための例示的リンク層同期方式を示す。ここでは、マスタは、同期制御フレーム（Ｓｙｎｃ−Ｃｔｒｌ）を伝送し、指定されたスレーブデバイスは、同期ステータスフレームを返し、各スレーブデバイスは、指定されたタイムスロット内でデータを伝送する。

図４７は、本発明の例示的実施形態による、図４６に示されるタイプの多地点バス構成のための信号伝達およびタイミング考慮点を図式的に示す。本実施例では、マスタ下流データは、「Ｃ」と標識されたスロット内に標識されたブロックＳｙｎｃ−Ｃｔｒｌによって表される一方、スレーブ上流応答データは、「Ｓ」と標識されたスロット内のＳｙｎｃ−Ｓｔａｔｕｓと、Ｓｙｎｃ−Ｓｔａｔｕｓブロックに続いて１−４と番号が付与されたスロット内のＭｉｃ Ｄａｔａと標識されたブロックによって表される。

図４８は、本発明の例示的実施形態による、オーディオデータが双方向に伝送される、多地点バス構成のための信号伝達およびタイミング考慮点を図式的に示す。本実施例では、マスタ下流データは、「Ｃ」と標識されたスロット内のＳｙｎｃ−Ｃｔｒｌと、２、５、６、および７と番号が付与されたスロット内のＳｐｋｒ Ｄａｔａと標識されたブロックによって表される一方、スレーブ上流応答データは、「Ｓ」と標識されたスロット内のＳｙｎｃ−Ｓｔａｔｕｓと、１、３、４、８、９、および１０と番号が付与されたスロット内のＭｉｃＤａｔａと標識されたブロックによって表される。略図には明示的に示されないが、スレーブノードは、（例えば、マイクロホンからの）データを提供し、（例えば、スピーカのための）データを消費し、あるいは共有タイムスロットまたは別個のタイムスロットにおいて、両方を行なうことができる。

図４９は、本発明の例示的実施形態による、ノード間のある多地点バス動作の実施例を図式的に提供する。本実施例では、スレーブ４は、同期ステータスフレームを伝送する指定されたスレーブであり、デバイス９／１０は、２つのオーディオサンプルを対応するタイムスロット内で伝送するマルチチャネルデバイスである。スレーブ４が、同期ステータスフレームを伝送したにもかかわらず、依然として、そのオーディオサンプルをその指定されたタイムスロット内で伝送したことに留意されたい。マスタ下流データは、「Ｓｙｎｃ−ＣｔｒｌおよびＳｐｋｒ Ｄａｔａと標識されたブロックによって表される一方、スレーブ上流応答データは、Ｓｙｎｃ−ＳｔａｔｕｓおよびＭｉｃ Ｄａｔａと標識されたブロックによって表される。

図４６に示されるタイプの双方向多地点バス構成に関する問題の１つは、ある障害状況において、障害場所を識別または隔離することが可能でないことがある。

図５０は、バスに提供される電力が、スイッチを通過しない、双方向多地点間バス構成を図式的に示す。そのような構成では、バスまたはスレーブ障害の場所を決定することは困難であろう。

図５１は、各デバイス内のスイッチが、選択的に、電力および信号の両方を切り替えるために使用される、双方向多地点間バス構成を図式的に示す。そのような構成では、各デバイスは、選択的に、その下流リンクを切断することが可能であり、ある下流故障の場合、故障検出および隔離ならびに通信継続を可能にする。しかしながら、スイッチは、典型的には、バス上で高供給電流および高周波数を取扱可能でなければならず、これは、ＣＭＯＳスイッチをそのような用途において使用不可能にし得る。ＭＥＭＳスイッチは、そのような用途で使用可能であり得る。

図５２は、通信回線が、ＡＣ結合され、各デバイス内のスイッチが、電力ではなく、通信リンクのみを選択的に切り替えるために使用される、双方向多地点間バス構成を図式的に示す。そのようなスイッチは、概して、良好なＡＣ性能を有する必要がある。

図５３は、電力のみが、切り替えられる、双方向多地点間バス構成を図式的に示す。

図５４は、別個のスイッチが、信号回線および電力回線を別個に切り替えるために使用される、双方向多地点間バス構成を図式的に示す。

図５５は、図５４に類似するが、故障検出および保護、例えば、過剰電圧に対する保護のための追加の回路、逆線動作のための全波整流器、および診断のためのＡＤＣを伴う、双方向多地点間バス構成を図式的に示す。

図５６は、図５３に類似するが、故障検出および保護、例えば、過剰電圧に対する保護のための追加の回路、逆線動作のための全波整流器、および診断のためのＡＤＣを伴う、双方向多地点間バス構成を図式的に示す。

（１３．具体的な例示的実施形態の詳細）
一具体的な例示的実施形態では、Ａ２Ｂシステムは、ノード間最大１０メートルの距離にわたって、マルチチャネルＩ２Ｓ／ＴＤＭリンクを提供する。これは、双方向同期データ（例えば、デジタルオーディオ）、クロック、および同期信号を単一差動線対上に埋め込む。直接２地点間接続をサポートし、異なる場所において、複数のデイジーチェーンノードを可能にし、時分割多重チャネルコンテンツに寄与する。また、供給電圧および電流が、通信リンクのために使用されるものと同一のデイジーチェーン撚線対ケーブルを介して、１つ以上のスレーブノードに提供され得る、疑似給電特徴もサポートする。

本例示的Ａ２Ｂシステムは、ホストコントローラにおける送受信機チップがマスタである、単一マスタ複数スレーブシステムである。これは、全スレーブノードのためのクロック、同期、およびフレーミングを生成する。マスタＡ２Ｂチップは、構成およびリードバックのために、制御バス（Ｉ２Ｃ）を介してプログラム可能である。本制御バスの拡張子は、Ａ２Ｂデータストリーム内に埋め込まれ、スレーブノード上のレジスタおよびステータス情報の直接アクセスならびにある距離にわたるＩ２Ｃ／Ｉ２Ｃ通信を可能にする。

システム内の各スレーブノードは、一意のＩＤが割り当てられ、これは、ノードＩＤまたはノード番号と称されるであろう。この値は、ＮＯＤＥレジスタ内に保持され、以下に論じられるように、スレーブが発見されたときに、スレーブノードに割り当てられる。マスタノードは、本実施形態では、ＩＤを有する必要はないが、マスタノードは、種々の代替実施形態では、ＩＤを有し得る。本例示的実施形態では、マスタノードにアタッチされたスレーブは、スレーブノード０であり、各連続したスレーブノードは、前のスレーブノードより１つ多い数を有するであろう。例えば、ノード０の後の次のスレーブノードは、ノード１となり、その後、ノード２が続くであろう。このノード番号付与方式が、この具体的な例示的実施形態において使用されるが、代替スレーブ番号付与方式が、種々の代替実施形態では、使用され得る。

構成ピン（ＭＳＴＲ）は、Ａ２Ｂマスタノードまたはスレーブノードのいずれかとして作用するように、チップを設定する。

マスタ構成では、Ａ２Ｂチップは、Ｉ２Ｃインターフェースを介してプログラムされることができるＩ２Ｃスレーブデバイスとして、構成され、また、ＳＣＬＫおよびＳＹＮＣが入力されるＩ２Ｓ／ＴＤＭスレーブとしても構成される。ＰＬＬは、クロックを生成するための入力として、同期ピンまたはＳＣＬＫピンを使用する。割り込み要求（ＩＲＱ）ピンは、割り込みをホストプロセッサに信号伝達するために提供される。アドレス（ＡＤＲ）ピンは、チップによって使用されるＩ２Ｃアドレスを修正するために使用される。

スレーブ構成では、Ａ２Ｂチップは、Ｉ２Ｃインターフェースを介して他の部分をプログラムするために使用されることができるＩ２Ｃマスタデバイスとして構成され、また、ＳＣＬＫおよびＳＹＮＣが出力されるＩ２Ｓ／ＴＤＭマスタとしても構成される。ＰＬＬは、クロックを生成するための入力として、上流送受信機から受信されたデータを使用する。シリアルデータは、フレームレートが、ＰＬＬへの入力として使用され得るように、フレーム同期検出論理にかけられなければならない。スレーブ構成では、Ａ２Ｂチップはまた、最大４つのパルス密度変調デジタルマイクロホンの直接接続のためのＰＤＭインターフェースを提供する。

Ａ２Ｂチップに電源が入れられると、電圧調整器が、「電力良好」信号を発し、これは、ＰＬＬによって、電源オンリセットとして使用されるであろう。ＰＬＬ内のフレーム同期検出ブロックは、所定の数のフレーム同期が検出されるまで待機し、次いで、ＰＬＬは、フレーム同期に同期するであろう。フレーム同期は、マスタノード内のＳＹＮＣピンおよびスレーブノード内の上流送受信機から生じる（スレーブノードが、クロッキングおよびデータを上流バスセグメントから受信するために、システムリセットが、依然として、アクティブである間、スレーブノードは、典型的には、その上流受信機が有効化されていなければならないことに留意されたい）。

Ａ２Ｂチップは、直接、マルチチャネルＩ２Ｓ／ＴＤＭインターフェースおよびＩ２Ｃポートを通して、汎用ＤＳＰ、ＦＰＧＡＳ、ＡＳＩＣ、ＡＤＣ、ＤＡＣ、およびコーデックとインターフェースがとられることができる。

前述のように、各ノードは、下流バスセグメントを介して、電力を後続下流ノードに提供し得る。例えば、マスタノードは、電力を第１のスレーブノードに提供し得、第１のスレーブノードは、電力を第２のスレーブノードに提供し得る等と続く。ノードの給電は、典型的には、シーケンス化された様式で行なわれ、すなわち、第１のスレーブノードを発見および構成後、マスタは、第１のスレーブノードに、電力を第２のスレーブノードに提供するために、電力をその下流バスセグメントに提供するように命令し、第２のスレーブノードが、発見および構成された後、マスタは、第２のスレーブノードに、電力を第３のスレーブノードに提供するために、電力をその下流バスセグメントに提供するように命令する等と続く。Ａ２Ｂは、その上流バスセグメントから給電されるのとは対照的に、スレーブノードのうちの１つ以上が、ローカルに給電されることを可能にし、所与のスレーブノードのためのローカル電源が、電力を１つ以上の下流スレーブノードに提供するために使用され得ることに留意されたい。

前述のように、Ａ２Ｂバス上の各スーパーフレームは、開始時における１つの同期制御フレーム（ＳＣＦ）と、上流トラフィックの開始時における１つの同期応答フレーム（ＳＲＦ）とを含むであろう。これらのフレームは、フレームが受信されると、エラー検出のために使用されるＣＲＣフィールドを含む。ＳＣＦおよびＳＲＦフレームは、１６ビットＣＲＣフィールドを含む一方、ＳＲＦの割り込み部分は、４ビットＣＲＣフィールドを含む。便宜上、割り込みを伝達するＳＲＦフレームは、本明細書では、「割り込みフレーム」と称され得る。

ＳＣＦに対して、スレーブノードは、ＣＲＣ値をチェックし、障害の場合、ＳＣＦに与えられるいかなるコマンドも実行しないであろう。ＳＲＦに対して、マスタノードは、ＣＲＣ値をチェックし、障害の場合、割り込みをホストに生成し得る。

割り込み待ちを有する、任意のスレーブノードは、そのノード識別子および４ビットＣＲＣ値を含む、割り込みフレームを生成するであろう。

レジスタアクセスは、ＣＲＣエラーが生じると、反復されることができる。

割り込みフレームに対して、マスタノードは、４ビットＣＲＣ値をチェックし、障害の場合、示されるいかなる割り込みも無視するであろう。

具体的な例示的実施形態では、Ａ２Ｂバスは、上流（ホストに向かう）データと下流（ホストから離れる）データとの間で組み合わせられた最大３２のデータスロットを搬送可能である。バス上のこれらのデータスロットの管理専用のいくつかのレジスタが、存在する。それらは、以下である：
・ ＤＮＳＬＯＴＳ−マスタノードでは、このレジスタは、下流データスロットの総数の値を保持する。また、マスタノードによる組み合わせられたＩ２Ｓ／ＴＤＭおよびＰＤＭ受信のために使用されるであろう、データスロットの数を定義する。スレーブノードでは、このレジスタは、ノードがその独自のデータを取り除き始める前の下流にパスされるデータスロットの数を定義する。
・ ＬＤＮＳＬＯＴＳ−このレジスタは、マスタノードでは、使用されない。スレーブノードでは、このレジスタは、ノードが使用し、再伝送しないであろう、データスロットの数を定義する。また、ＢＣＤＮＳＬＯＴＳと併せて、スレーブノードによるＩ２Ｓ／ＴＤＭ伝送のために使用されるであろうスロットの数を定義する。
・ ＵＰＳＬＯＴＳ−マスタノードでは、このレジスタは、上流データスロットの総数の値を保持する。また、マスタノードによるＩ２Ｓ／ＴＤＭ伝送のために使用されるであろうスロットの数を定義する。スレーブノードでは、このレジスタは、ノードがその独自のデータを追加し始める前の上流にパスされるデータスロットの数を定義する。
・ ＬＵＰＳＬＯＴＳ−このレジスタは、マスタノードでは使用されない。スレーブノードでは、このレジスタは、ノードが上流データに追加するであろうデータスロットの数を定義する。また、スレーブノードによる組み合わせられたＩ２Ｓ／ＴＤＭおよびＰＤＭ受信のために使用されるであろうデータスロットの数を定義する。
・ ＢＣＤＮＳＬＯＴＳ−このレジスタは、マスタノードでは使用されない。スレーブノードでは、このレジスタは、ブロードキャストデータスロットの数を定義する。ブロードキャストデータスロットは、常時、データフィールドの始めに来る。ブロードキャストデータスロットは、複数のノードにおいて使用され、それらは、使用されるかどうかにかかわらず、全スレーブノードによる下流にパスされる。
・ ＳＬＯＴＦＭＴ−このレジスタは、上流および下流伝送の両方のためのデータの形式を定義する。Ｉ２Ｓ／ＴＤＭ送信機およびＩ２Ｓ／ＴＤＭ受信機のためのデータサイズもまた、このレジスタによって決定される。有効データサイズは、８、１２、１６、２０、２４、２８、および３２ビットを含む。また、下流および上流トラフィックのための浮動小数点圧縮を有効化するためのビットも存在する。浮動小数点圧縮が有効化されるとき、Ｉ^２Ｓ／ＴＤＭデータサイズは、Ａ２Ｂデータサイズより４ビット大きい。システム内の全ノードは、データスロットが有効化されるとき、ＳＬＯＴＦＭＴに対して同一の値を有し、ノードは、全ノードが同一の値でアップデートされるであろうように、ブロードキャスト書き込みによって、プログラムされ得る。

前述のように、ある実施形態は、選択的に適用されることができるデータ圧縮／復元を含むことにより、より少ない帯域幅が、次により低いデータサイズより優れた品質を伴う所与のデータサイズにおいてＡ２Ｂバス上で使用され得る。一具体的な例示的実施形態では、圧縮方式は、１２、１６、および２０ビットのＡ２Ｂデータサイズのために使用され得る、浮動小数点圧縮である。これは、１６、２０、および２４ビットのＩ２Ｓデータサイズに対応する。圧縮は、その数内にいくつの反復符号ビットがあるかを示す、３ビットと、それに続くデータの符号ビットおよびＮ−４ビットとを伝送することによって作用する（Ｎは、Ａ２Ｂデータサイズである）。そのようなデータ圧縮の使用は、概して、随意であると見なされ、そのようなデータ圧縮方式が、ある例示的実施形態において含まれる場合、その使用は、マスタデバイスによって選択／構成され得る。

図１６は、本発明の一具体的な例示的実施形態による、種々の浮動小数点圧縮形式を示す。図１７は、図１６に示される浮動小数点圧縮形式による、１６ビットから１２ビットへの圧縮および１２ビットから１６ビットへのデータの復元の実施例を提供する。

マスタノードが、割り込みをスレーブノードから受信すると、常時、マスタノードは、スレーブノードと通信し、割り込みタイプを取得するであろう。典型的には、これは、ホストへの割り込みの生成を遅延させないであろう。マスタが割り込み情報をスレーブから取得する前に、ホストが、割り込み情報をマスタから取得しようと試みる場合、読み取りは、情報が利用可能になるまで、遅延されるであろう。これは、例えば、Ｉ２Ｃクロックストレッチングまたは他の機構を通して行なわれ得る。

一具体的な例示的実施形態では、Ａ２Ｂシステム初期化は、大部分が、マスタデバイスとの相互作用を通して、ホストによって制御されるが、種々の代替実施形態では、マスタデバイスは、実質的に、全スレーブ発見および初期構成を行なうように構成されることに留意されたい。この具体的な例示的実施形態では、システム内の各ノードは、マスタノードから開始して、順番に構築される。以下に与えられる初期化シーケンスは、スレーブノードが、バス給電されると仮定する。

マスタノードを初期化するために、必要に応じて、ホストは、マスタノードへの電力を有効化するであろう。ホストは、次いで、例えば、システムのオーディオサンプリングレート（例えば、典型的には、４８ｋＨｚまたは４４．１ｋＨｚのいずれか）において、同期ピンを介して、クロック信号をマスタに提供するであろう。マスタデバイスにおけるフレーム同期検出論理は、典型的には、クロックエッジとして、同期ピンの立ち上がりエッジを使用する。ＰＬＬが、クロック信号上にロックされた後、マスタノードは、ホストへの割り込みを生成するであろう（ＩＲＱは、高に駆動されるであろう）。ＰＬＬロックは、完了に時間がかかるので、ホストは、非応答マスタノードが、ソフトウェアによって検出され得るように、タイマを設定すべきである。マスタノードが初期化されると、マスタノードは、Ｉ２Ｃインターフェースを介して、プログラムされ得る。システム初期化の間のこの時点では、マスタノードは、ホストによって発見された現時点で最後のノードであることに留意されたい。

マスタノードの初期化後、各スレーブノードは、以下のように、順番に初期化されるであろう。ホストは、コマンドを現時点で最後のノードに送信し、現時点で最後のノードに、その下流バスセグメント上への電力を有効化させる。構築された唯一のノードが、マスタノードである（および、スレーブノードが発見されていない）場合、マスタノードが、最後のノードである。ホストは、次いで、コマンドを現時点で最後のノードに送信し、現時点で最後のノード内の下流送受信機を有効化し、下流送受信機は、同期制御フレーム内に同期ヘッダフィールドのみを有し、次のスレーブノードへのスーパーフレームの伝送を開始する。ホストは、次いで、コマンドをマスタノードに送信し、発見されるべきスレーブノードのノード番号を含む、次のスレーブノードの発見に備えている（すなわち、典型的には、この番号は、マスタノードに接続されたスレーブノードに対して０であり、そうでなければ、現時点で最後のノードの番号より１高いであろう）。ホストは、次いで、コマンドを現時点で最後のノードに送信し、発見モードを開始する。発見モードは、マスタ内の状態機械によって制御され、完全同期制御フレームが次のスレーブデバイスに送信されることから開始する。ＰＬＬロックは、完了に時間がかかり得るので、ホストは、非応答スレーブノードが、ソフトウェアによって検出され得るように、タイマを設定すべきである。ホストは、所定のレジスタをマスタに書き込むことによって、発見プロセスを停止することが可能である（例えば、発見の試みが失敗後）。次のより高い番号が付与されたノードが、発見されたと仮定すると、Ａ２Ｂバスを介してプログラムされることができ、マスタノード内のビットは、発見が成功すると、設定され、これは、割り込みをホストに生成するために使用されることができる。新しく発見されたノード内のレジスタは、マスタのＮＯＤＥＡＤＲレジスタ内の適切なアドレス指定を使用して、アクセスされることができる。このプロセスは、構築されるべき各スレーブノードに対して反復される。データスロットは、発見モードに再び入る前に、能動型スレーブノードに対して、およびそこから有効化されることが可能である。

前述の初期化シーケンスは、例示にすぎず、実施形態は、代替初期化シーケンスを使用して、マスタおよびスレーブデバイスの発見および構成を達成し得ることに留意されたい。前述の種々の動作は、説明されたものよりさらに細分化され得、例えば、コマンドをデバイスに送信することは、複数の相互作用／トランザクションを伴い得る。

（１４．例示的自動車用マイクロホン配置シナリオ）
図６７は、Ａ２Ｂバスを介して、ヘッドエンド制御ユニットと通信する、１つ以上のマイクロホンアレイを伴う、シナリオを図式的に示す。

図６８は、１つ以上のＡ２Ｂデバイスを介して、ヘッドエンド制御ユニットと通信する、シートベルト搭載型マイクロホンを伴う、シナリオを図式的に示す。上側の図では、３つの別個のマイクロホンが、個々に、Ａ２Ｂ接続点に配線され、ヘッドエンド制御ユニットへのＡ２Ｂバスにアタッチされる。下側の図では、各マイクロホンは、その独自のＡ２Ｂインターフェースを有する。本実施例では、マイクロホンにおけるＡ２Ｂインターフェースは、別のＡ２Ｂインターフェースを通して通信するが、これは、要求されない。

１つ以上のマイクロホンに加え、またはその代わりに、種々のタイプのセンサおよび／またはアクチュエータ（例えば、スピーカ、プッシュ・トゥ・トークボタン等）が、シートベルトまたは座席自体（例えば、ヘッドレスト）内に搭載され得、全てのそのようなセンサ／アクチュエータは、１つ以上のＡ２Ｂバスインターフェースを介して、ヘッドエンド制御ユニットに接続されることに留意されたい。一実施例のために、再び、図６８を参照すると、Ａ２Ｂインターフェースは、シートベルトストッパボタン（図示せず）内に組み込まれてもよく、これは、マイクロホンおよび他のデバイスのために必要とされる配線の量を低減させ、また、シートベルトへの嵩張るアタッチメントも回避するであろう（これは、図６８に示されるＡ２Ｂ対応マイクロホンに当てはまり得る）。また、シートベルトストッパボタンは、例えば、スピーカ、プッシュ・トゥ・トークボタン、ミュートボタン等の追加のデバイスを格納し得る。

図６９−７３は、自動車全体を通したマイクロホンおよび他のデバイスの配置のための種々の他のＡ２Ｂ対応シナリオを図式的に示す。

図７４は、Ａ２Ｂ双方向多地点バス構成を使用する、自動車全体を通した配置ならびにマイクロホンおよび他のデバイスのための種々のＡ２Ｂ対応シナリオを図式的に示す。

（１５．Ａ２Ｂシステムの追加の使用）
前述の例示的実施形態は、主に、Ａ２Ｂシステムを使用したオーディオデータの伝達に焦点を当てるが、Ａ２Ｂシステムは、以下を含むが、それらに限定されない、広範囲の用途のために構成および使用されることができることに留意されたい：
１）ＭＥＭＳマイクロホン処理は、Ａ２Ｂ送受信機ダイ上に組み込まれ得る（例えば、ＭＥＭＳ励振装置、ＣａｐＳｅｎｓｏｒ等を含む）。とりわけ、これは、ＭＥＭＳ要素およびマイクロホン処理を伴うＡ２Ｂ送受信機の両方の２つのダイを伴うマイクロホンチップ内への統合を可能にする。
２）故障の回線距離測定（反射到着の時間に基づいて）を用いてでも、良好な接続、短絡、および断線（ｏｐｅｎ ｌｉｎｅ）の区別を可能にする、回線診断のための時間領域反射測定法（ＴＤＲ）を使用する。
３）あるノードから次のノードに電力をパスするために、ＭＥＭＳスイッチを使用する。これは、同一のダイまたは別個のダイ上にあり、例えば、マイクロホンＭＥＭＳ要素と統合され得る。
４）Ａ２Ｂ送受信機上の積層ダイ、例えば、受動型コンポーネント（レジスタ、キャパシタ、インダクタ）、能動型コンポーネント（例えば、スイッチ）、またはさらにＭＥＭＳ（例えば、ＭＥＭＳ要素、ＭＥＭＳスイッチ）のために積層されたダイ。加えて、または代替として、Ａ２Ｂ送受信機を信号プロセッサ等の別のデバイス上に積層し得る。
５）随意に、コモンモードチョークと組み合わせ、ＡＣ結合のため、およびコモンモード効果を低減させるために、Ａ２Ｂ送信機／受信機回路上での変圧器を使用する。
６）Ａ２Ｂ送信機／受信機がＡ２Ｂ線とインターフェースをとるために、またはバスおよび送受信機を他のコンポーネントから隔離するために、Ａｎａｌｏｇ Ｄｅｖｉｃｅ，Ｉｎｃ．（Ｎｏｒｗｏｏｄ，ＭＡ）製ｉＣｏｕｐｌｅｒ^ＴＭ技術を使用する。
７）診断機能を統合するために、送受信機デバイス内に閾値を伴う電流感知および電圧感知を使用する（例えば、マスタにおける外部ＡＤＣの使用の代わりに）。
８）加速度計およびジャイロスコープならびに他のセンサおよびアクチュエータのためにＡ２Ｂバスを使用する。
９）Ａ２Ｂ（例えば、統合されるか、または外側層として）を用いた、ＨＤＣＰまたはＤＴＣＰ等のデジタルコンテンツ保護を含む。
１０）メモリまたはフラッシュへのＡ２Ｂデータストリームを介してマイクロコントローラのプログラムコードをアップデートする（フラッシュアップデート）。これは、例えば、高速データ交換のための物理媒体として、Ｉ２Ｓ／ＴＤＭおよびＡ２Ｂを使用したホストとスレーブとの間の追加のソフトウェア通信層として実装され得る。
１１）Ｉ２ＳおよびＡ２Ｂを介してＩＰパケットをサポートする。
１２）異なるＩ２Ｓ／Ａ２Ｂスロットを連結する、専用データ交換パケットのサポート。１３）Ｉ２Ｓ／Ａ２Ｂスロットを介した圧縮されたビデオフレームのサポート（随意に、コンテンツ保護を伴う）。
１４）本明細書に説明されるプロトコルは、前述のように、直接スレーブ／スレーブ通信を可能にするように修正されることができる。加えて、または代替として、マスタノードはまた、ホストを通してデータをストリーミングすることなく、直接、受信された上流スロットを下流に送信し得る（より少ない遅延）。
１５）供給電圧を昇圧または降圧するために、例えば、マスタにおいて、ローカルに給電されたスレーブにおいて、または電力を周辺機器に提供するスレーブ内において、スイッチ−キャパシタ電圧コンバータ（電荷ポンプ）を使用する（これは、降圧のための線形調整器と比較して、電力を節約することができ、インダクタの代わりに、外部キャパシタを用いて、昇圧可能にする）。
１６）コモンモード除去のためのコモンモードチョークの代わりに変圧器を使用するか、またはコモンモードチョークを含む統合型組み合わせ変圧器を使用する。
１７）変圧器またはコモンモードチョークの代わりに、コモンモード除去のために、センタータップ付き自動変圧器を使用する（または、それを他のコモンモード除去回路への追加として使用する）。

（１６．その他）
種々の実施形態が、自動車用途において使用されるマイクロホンを参照して前述された。そのような用途では、１つ以上のマイクロホン（スレーブデバイスと一体型またはスレーブデバイスと別個であり得る）を伴うスレーブデバイスは、バックミラー近傍またはそこに、自動車用ヘッドライナに、自動車用拘束装置（例えば、シートベルトストラップ）に、自動車用ヘッドレストに、および／または他の自動車用コンポーネントにおいて含まれ得ることに留意されたい。いくつかの実施形態では、複数のマイクロホン（例えば、デジタルＭＥＭＳマイクロホン）が、例えば、ビーム形成またはビーム操向のために、いくつかの場所のいずれかにおいて、一緒に使用されるであろう（例えば、３つの別個のマイクロホンまたは３つのマイクロホンを伴うマイクロホンアレイ）。

例示的実施形態が、自動車用オーディオ用途（例えば、マイクロホンおよび／またはスピーカを伴う）を参照して前述されたが、２線式バスは、例えば、ヘッドエンド制御ユニットと車の増幅器との間のＭＯＳＴまたはアナログリンクに取って代わるため、車両内の能動型スピーカのため、フィールドバス代替として産業用自動雑音消去のため、能動型スピーカ通信のため、インカムシステムのため、専門的オーディオシステムのため等の用途において使用され得ることに留意されたい。また、種々のプロトコル（例えば、同期、発見／同期、およびＩ２Ｃのため）は、他の通信システム内で使用され得、必ずしも、Ａ２Ｂバスまたは他の２線式バスとの使用に制限されないことに留意されたい（例えば、考えられる限りでは、説明されるプロトコルは、単線バスシステムまたは他の通信システムを介して使用され得る）。

本明細書に図示および説明されるメッセージ形式は、例示であり、他のメッセージ形式も、Ａ２Ｂバスまたは類似バスを介して、同一あるいは類似機能性を達成するために使用され得ることに留意されたい。

見出しは、便宜上、前述で使用されており、本発明をいかようにも制限するものと解釈されないことに留意されたい。

また、文脈によって、別様に要求されない限り、具体的通信プロトコルおよびメッセージ形式の言及は、例示であることに留意し、代替実施形態が、必要に応じて、そのような通信プロトコルおよびメッセージ形式（例えば、随時行なわれ得るプロトコルの修正または拡張）、あるいは公知であるか、または将来開発されるかのいずれかの他のプロトコルの変形例を採用し得ることを理解されたい。

また、論理フローは、本発明の種々の側面を実証するために本明細書に説明され得、本発明を任意の特定の論理フローまたは論理実装に制限するように解釈されるべきではないことに留意されたい。説明される論理は、全体的結果を変更せずに、または別様に、本発明の真の範囲から逸脱することなく、異なる論理ブロック（例えば、プログラム、モジュール、機能、またはサブルーチン）に区画化され得る。多くの場合、論理要素は、全体的結果を変更せずに、または別様に、本発明の真の範囲から逸脱することなく、追加される、修正される、省略される、異なる順番で行なわれる、または異なる論理構成概念（例えば、論理ゲート、ループプリミティブ、条件付き論理、および他の論理構成概念）を使用して実装され得る。

本発明の種々の側面は、プロセッサ（例えば、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、または汎用コンピュータ）との使用のためのコンピュータプログラム論理、プログラマブル論理デバイス（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のＰＬＤ）、離散コンポーネント、集積回路（例えば、特定用途向け集積回路（ＡＳＩＣ））との使用のためのプログラマブル論理、または任意のそれらの組み合わせを含む、任意の他の手段を含むが、それらに限定されない、異なる形態で具現化され得る。説明される機能性の一部または全部を実装する、コンピュータプログラム論理は、典型的には、コンピュータ実行可能形態に変換され、コンピュータ読み取り可能な媒体内にそのようなものとして記憶され、オペレーティングシステムの制御下、マイクロプロセッサによって実行される、一式のコンピュータプログラム命令として実装される。説明される機能性の一部または全部を実装する、ハードウェアベースの論理は、１つ以上の適切に構成されるＦＰＧＡを使用して実装され得る。

本明細書に前述される機能性の全部または一部を実装する、コンピュータプログラム論理は、ソースコード形態、コンピュータ実行可能形態、および種々の中間形態（例えばアセンブラ、コンパイラ、リンカ、またはロケータによって生成される形態）を含むが、それらに限定されない、種々の形態で具現化され得る。ソースコードは、種々のオペレーティングシステムまたはオペレーティングシ環境との使用のために、種々のプログラミング言語（例えば、オブジェクトコード、アセンブリ言語、あるいはＦｏｒｔｒａｎ、Ｃ、Ｃ＋＋、ＪＡＶＡ（登録商標）、またはＨＴＭＬ等の高次言語）のいずれかにおいて実装される、一連のコンピュータプログラム命令を含み得る。ソースコードは、種々のデータ構造および通信メッセージを定義および使用し得る。ソースコードは、コンピュータ実行可能形態（例えば、インタープリタを介して）であり得、またはソースコードは、コンピュータ実行可能形態に変換され得る（例えば、変換装置、アセンブラ、またはコンパイラを介して）。

本明細書に前述される機能性の全部または一部を実装する、コンピュータプログラム論理は、異なる時間において、単一プロセッサ上で実行され得（例えば、並行して）、あるいは同一のまたは異なる時間において、複数のプロセッサ上で実行され、単一オペレーティングシステムプロセス／スレッドまたは異なるオペレーティングシステムプロセス／スレッド下、起動し得る。したがって、用語「コンピュータプロセス」は、概して、異なるコンピュータプロセスが、同一のまたは異なるプロセッサ上で実行されるかどうかにかかわらず、かつ異なるコンピュータプロセスが、同一のオペレーティングシステムプロセス／スレッドまたは異なるオペレーティングシステムプロセス／スレッド下で起動するかどうかにかかわらず、一式のコンピュータプログラム命令の実行を指す。

コンピュータプログラムは、恒久的または一時的のいずれかにおいて、半導体メモリデバイス（例えば、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、またはＦｌａｓｈ−Ｐｒｏｇｒａｍｍａｂｌｅ ＲＡＭ）、磁気メモリデバイス（例えば、ディスケットまたは固定ディスク）、光学メモリデバイス（例えば、ＣＤ−ＲＯＭ）、ＰＣカード（例えば、ＰＣＭＣＩＡカード）、あるいは他のメモリデバイス等の有形記憶媒体内で任意の形態（例えば、ソースコード形態、コンピュータ実行可能形態、または中間形態）に固定され得る。コンピュータプログラムは、アナログ技術、デジタル技術、光学技術、無線技術（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））、ネットワーク化技術、およびインターネットワーキング技術を含むが、それらに限定されない、種々の通信技術のいずれかを使用して、コンピュータに伝送可能である信号内で任意の形態に固定され得る。コンピュータプログラムは、付随の印刷または電子文書を伴う取り外し可能な記憶媒体（例えば、市販のソフトウェア）として、任意の形態で配信される、コンピュータシステムを用いて事前にロードされる（例えば、システムＲＯＭまたは固定ディスク上に）、あるいはサーバまたは電子掲示板から、通信システム（例えば、インターネットまたはＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ）を介して、配信され得る。

本明細書に前述される機能性の全部または一部を実装する、ハードウェア論理（プログラマブル論理デバイスとの使用のためのプログラマブル論理を含む）は、従来の手動方法を使用して設計され得、あるいはＣｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ（ＣＡＤ）、ハードウェア記述言語（例えば、ＶＨＤＬまたはＡＨＤＬ）、あるいはＰＬＤプログラミング言語（例えば、ＰＡＬＡＳＭ、ＡＢＥＬ、またはＣＵＰＬ）等の種々のツールを使用して、電子的に設計される、取り込まれる、シミュレートされる、または文書化され得る。

プログラマブル論理は、恒久的または一時的のいずれかにおいて、半導体メモリデバイス（例えば、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、またはＦｌａｓｈ−Ｐｒｏｇｒａｍｍａｂｌｅ ＲＡＭ）、磁気メモリデバイス（例えば、ディスケットまたは固定ディスク）、光学メモリデバイス（例えば、ＣＤ−ＲＯＭ）、または他のメモリデバイス等の有形記憶媒体内に固定され得る。プログラマブル論理は、アナログ技術、デジタル技術、光学技術、無線技術（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））、ネットワーク化技術、およびインターネットワーキング技術を含むが、それらに限定されない、種々の通信技術のいずれかを使用して、コンピュータに伝送可能である信号内に固定され得る。プログラマブル論理は、付随の印刷または電子文書を伴う、取り外し可能な記憶媒体（例えば、市販のソフトウェア）として配信される、コンピュータシステムを用いて事前にロードされる（例えば、システムＲＯＭまたは固定ディスク上に）、あるいはサーバまたは電子掲示板から、通信システム（例えば、インターネットまたはＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ）を介して配信され得る。当然ながら、本発明のいくつかの実施形態は、ソフトウェア（例えば、コンピュータプログラム製品）およびハードウェアの両方の組み合わせとして実装され得る。本発明のさらに他の実施形態は、全体的にハードウェアまたは全体的にソフトウェアとして実装され得る。

本発明は、本発明の真の範囲から逸脱することなく、他の具体的形態において具現化され得、多数の変形例および修正が、本明細書の教示に基づいて、当業者に明白となるであろう。「発明」のいずれの言及も、本発明の例示的実施形態を指すことを意図し、文脈によって、別様に要求されない限り、本発明の全実施形態を指すものと解釈されるべきではない。説明される実施形態は、あらゆる観点において、例証にすぎず、制限ではないものと見なされる。

Claims (27)

1. 上流デバイスおよび下流デバイスとの低遅延通信のための電子デバイスであって、前記電子デバイスは、
   第１の回路であって、
   通信バスを介して少なくとも１つの上流デバイスと通信することであって、前記少なくとも１つの上流デバイスは、マスタデバイスを含む、ことと、
   前記マスタデバイスから前記通信バス上で下流へ通信された同期制御フレームを周期的に受信することと、
   前記通信バス上で同期応答フレームを上流へ伝送することであって、前記同期応答フレームは、前記通信バス上で下流デバイスから前記電子デバイスに予め伝送されており、前記通信バス上の最後の下流デバイスから来る、ことと
   を行う第１の回路と、
   第２の回路であって、
   前記同期制御フレームを前記下流デバイスに対して下流へ伝送することと、
   前記同期応答フレームを前記下流デバイスから受信することと
   を行う第２の回路と
   を含む、電子デバイス。
2. 前記電子デバイスは、車両内のセンサを含む、または、車両内のセンサと通信可能に結合されており、前記電子デバイスは、車両内機能のハンズフリー制御のために、前記通信バスを介して前記センサからのデータを提供する、請求項１に記載の電子デバイス。
3. 前記センサは、マイクロホンを含む、請求項２に記載の電子デバイス。
4. 前記電子デバイスは、車両内のマイクロホンを含む、または、車両内のマイクロホンに通信可能に結合されており、前記電子デバイスは、車両内機能の音声制御のために、前記通信バスを介して前記マイクロホンからのデータを提供する、請求項１に記載の電子デバイス。
5. 前記電子デバイスは、車両内のセンサを含む、または、車両内のセンサと通信可能に結合されており、前記電子デバイスは、緊急支援システムに信号を送るために前記通信バスを介して前記センサからのデータを提供する、請求項１に記載の電子デバイス。
6. 前記電子デバイスは、マイクロホンを含む、または、マイクロホンと通信可能に結合されており、前記電子デバイスは、能動型雑音消去のために、前記通信バスを介して前記マイクロホンからのデータを提供する、請求項１に記載の電子デバイス。
7. 前記電子デバイスは、マイクロホンを含む、または、マイクロホンと通信可能に結合されており、前記電子デバイスは、インカム機能、同乗者間通信機能、または、運転者／同乗者間通信機能を提供するために、前記通信バスを介して前記マイクロホンからのデータを提供する、請求項１に記載の電子デバイス。
8. 前記電子デバイスは、車両内のセンサを含む、または、車両内のセンサと通信可能に結合されており、前記電子デバイスは、ビーム形成またはビーム操向のために前記通信バスを介して前記センサからのデータを提供する、請求項１に記載の電子デバイス。
9. 前記電子デバイスは、タッチスクリーンデバイスを含む、または、タッチスクリーンデバイスと通信可能に結合されている、請求項１に記載の電子デバイス。
10. 前記電子デバイスは、車両内のユーザ入力デバイスを含む、または、車両内のユーザ入力デバイスと通信可能に結合されており、前記電子デバイスは、プッシュ・トゥ・トーク機能またはオーディオ・ミュート機能のために、前記通信バスを介して前記ユーザ入力デバイスからのデータを提供する、請求項１に記載の電子デバイス。
11. 前記電子デバイスは、車両のシートベルトまたは車両の座席に配置されている、請求項１に記載の電子デバイス。
12. 前記電子デバイスは、シートベルトのストッパボタンに配置されている、請求項１１に記載の電子デバイス。
13. 前記第１の回路および前記第２の回路は、微小電気機械システム（ＭＥＭＳ）マイクロホンを備えるチップを共用する、請求項１に記載の電子デバイス。
14. 前記第１の回路を介して上流へ前記第２の回路を介して下流へ回線診断のために時間領域反射測定法（ＴＤＲ）を実行するための回路をさらに含む、請求項１に記載の電子デバイス。
15. 前記電子デバイスから下流へ電力をパスするための微小電気機械システム（ＭＥＭＳ）スイッチをさらに含む、請求項１に記載の電子デバイス。
16. 前記第１の回路および前記第２の回路は、積層ダイに含まれるダイに含まれる、請求項１に記載の電子デバイス。
17. 前記電子デバイスを他のデバイスから隔離するためのデジタル隔離装置をさらに含む、請求項１に記載の電子デバイス。
18. 前記電子デバイスは、加速度計またはジャイロスコープを含む、または、加速度計またはジャイロスコープと通信可能に結合されており、前記電子デバイスは、前記通信バスを介して前記加速度計または前記ジャイロスコープからのデータを提供する、請求項１に記載の電子デバイス。
19. 前記電子デバイスは、前記通信バスを介して、デジタルコンテンツ保護によって担保されたデータを提供する、請求項１に記載の電子デバイス。
20. 前記デジタルコンテンツ保護によって担保されたデータは、広帯域デジタルコンテンツ保護（ＨＤＣＰ）で保護されたデータまたはデジタル伝送コンテンツ保護（ＤＴＣＰ）で保護されたデータを含む、請求項１９に記載の電子デバイス。
21. 前記電子デバイスは、記憶デバイスおよび処理デバイスを含み、前記第１の回路または前記第２の回路は、前記通信バスを介して、前記記憶デバイスに記憶するアップデートされたプログラムコードを受信する、請求項１に記載の電子デバイス。
22. 前記記憶デバイスは、フラッシュメモリを含む、請求項２１に記載の電子デバイス。
23. 前記第１の回路または前記第２の回路は、前記通信バスを介してインターネット・プロトコル（ＩＰ）パケットまたは圧縮されたビデオフレームを受信する、請求項１に記載の電子デバイス。
24. 供給電圧を昇圧または降圧するためのスイッチング電圧調整器をさらに含む、請求項１に記載の電子デバイス。
25. 前記スイッチング電圧調整器は、スイッチ−キャパシタ電圧コンバータを含む、請求項２４に記載の電子デバイス。
26. 前記電子デバイスは、車両のバックミラー、車両のヘッドライナ、車両の拘束装置、または、車両のヘッドレストに配置されている、請求項１に記載の電子デバイス。
27. ヘッドエンド制御ユニットは、前記通信バス上で前記電子デバイスの上流にあり、前記電子デバイスは、前記通信バスを介して前記ヘッドエンド制御ユニットと通信する増幅器に結合されている、または、前記通信バスを介して前記ヘッドエンド制御ユニットと通信する増幅器を含む、請求項１に記載の電子デバイス。

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