DE102014109156A1

DE102014109156A1 - Digitaler Phasendetektor

Info

Publication number: DE102014109156A1
Application number: DE102014109156.6A
Authority: DE
Inventors: Lewis F. Lahr
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2013-07-08
Filing date: 2014-06-30
Publication date: 2015-01-08

Abstract

Gemäß einem Beispiel wird ein digitaler Phasendetektor zur Verwendung mit einem Phasenregelkreis offenbart. Der digitale Phasendetektor ist so konfiguriert, dass er in einer Niederfrequenzumgebung funktioniert und Rausch und Transienten in einem Signal filtert, während er außerdem gegenüber verworfenen Phasenimpulsen tolerant ist. In einigen Ausführungsformen ist der digitale Phasendetektor so konfiguriert, dass er bis zu zwei REFCLK-Flanken in Bezug auf ein FBCLK-Signal misst und eine Flanke als nacheilend klassifiziert, wenn die Flanke in der ersten Hälfte von REFCLK auftritt, und eine Flanke als voreilend klassifiziert, wenn die Flanke in der zweiten Hälfte von REFCLK auftritt. Wenn beiden Flanken voreilend oder beide nacheilend sind, wird die kleinere der beiden als die Phase verwendet. Wenn eine voreilend ist und eine nacheilend ist, wird die Differenz als die Phase verwendet.

Description

GEBIET DER OFFENBARUNG
Diese Anmeldung betrifft das Gebiet der digitalen Taktgebung und insbesondere einen digitalen Phasendetektor.
HINTERGRUND
Phasendetektoren können in Takt- und Synchronisationsschaltungen und insbesondere in Phasenregelkreisen verwendet werden. Ein Phasendetektor kann zwei variable Signale, wie beispielsweise Sinuswellen, als Eingänge empfangen und anschließend eine Phasendifferenz zwischen ihnen berechnen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung ist durch die Lektüre der folgenden ausführlichen Beschreibung unter Bezugnahme auf die beiliegenden Figuren am besten zu verstehen. Es ist hervorzuheben, dass gemäß der üblichen Verfahrensweise auf dem Fachgebiet verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale der Klarheit der Erörterung halber beliebig vergrößert oder verkleinert sein.
1 ist ein Blockschaltbild eines Phasenregelkreises gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation.
2 ist ein Taktdiagramm, das Phasenverriegelung gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation offenbart.
3 ist ein Blockschaltbild eines Phasenregelkreises gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation.
4 ist ein Blockschaltbild eines Phasendetektors gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation.
5 ist ein vereinfachtes Blockschaltbild, das ein System mit einer Zweidraht-Kommunikationsprotokollmaschine gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation veranschaulicht.
6 ist ein vereinfachtes Blockschaltbild, das einen beispielhaften Knoten gemäß einer Ausführungsform eines Systems gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation veranschaulicht.
KURZDARSTELLUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
In einem Beispiel wird ein Verfahren zur Phasenverriegelung eines Regelkreises bei minimalen Verriegelungsverlusten offenbart, das umfasst: Suchen nach einer REFCLK-Signalflanke in Bezug auf eine Periode eines FBCLK-Signals, wobei die REFCLK-Signalflanke ein Referenztaktsignaleingang ist, und das FBCLK-Signal ein Rückführungstaktsignal ist; Klassifizieren, wenn eine REFCLK-Signalflanke gefunden wird, des FBCLK-Signals als nacheilend, wenn die REFCLK-Flanke innerhalb einer ersten Hälfte der Periode des FBCLK-Signals auftritt; und Klassifizieren des FBCLK-Signals als voreilend, wenn die REFCLK-Signalflanke innerhalb einer zweiten Hälfte der Periode des FBCLK-Signals auftritt.
In einem anderen Beispiel wird ein Phasendetektor zur Verwendung in einem Phasenregelkreis offenbart, wobei der Phasendetektor so ausgelegt ist, dass er den Regelkreis bei minimalen Verriegelungsverlusten phasenverriegelt, wobei der Phasendetektor Schaltungsanordnung umfasst, die so konfiguriert ist, dass sie nach einer REFCLK-Signalflanke in Bezug auf eine Periode eines FBCLK-Signals sucht, wobei die REFCLK-Signalflanke ein Referenztaktsignaleingang ist, und das FBCLK-Signal ein Rückführungstaktsignal ist; das FBCLK-Signal, wenn eine REFCLK-Signalflanke gefunden wird, als nacheilend klassifiziert, wenn die REFCLK-Flanke innerhalb einer ersten Hälfte der Periode des FBCLK-Signals auftritt; und das FBCLK-Signal als voreilend klassifiziert, wenn die REFCLK-Signalflanke innerhalb einer zweiten Hälfte der Periode des FBCLK-Signals auftritt.
In noch einem anderen Beispiel wird ein Phasenregelkreis offenbart, der umfasst: einen Phasendetektor, der so konfiguriert ist, dass er einen REFCLK-Signaleingang und einen FBCLK-Signaleingang empfängt und ein PHASE-Signal als einen Ausgang bereitstellt; einen Phasenkonditionierer, der so konfiguriert ist, dass er das PHASE-Signal vom Phasendetektor empfängt und ein CONDITIONED_PHASE-Signal ausgibt; eine digitale Filterschleife, die so konfiguriert ist, dass sie das CONDITIONED_PHASE-Signal vom Phasenkonditionierer empfängt, Hochfrequenzkomponenten des CONDITIONED_PHASE-Signals herausfiltert und ein gefiltertes CONDITIONED_PHASE-Signal als einen Ausgang bereitstellt; einen digital gesteuerten Oszillator, der so konfiguriert ist, dass er das gefilterte CONDITIONED_PHASE-Signal empfängt und ein endgültiges Ausgangs-CLK-Signal mit korrekter Phase und Frequenz ausgibt; und einen Teiler, der so konfiguriert ist, dass er das CLK-Signal empfängt und das FBCLK-Signal in einer Rückführungskonfiguration als einen rationalen Multiplikator des REFCLK-Signals an den Phasendetektor übermittelt und ein COUNT-Signal ausgibt, das einer Phasenzählung entspricht; wobei der Phasendetektor ferner so konfiguriert ist, dass er nach einer REFCLK-Signalflanke in Bezug auf eine Periode eines FBCLK-Signals sucht, wobei die REFCLK-Signalflanke ein Referenztaktsignaleingang ist, und das FBCLK-Signal ein Rückführungstaktsignal ist; das FBCLK-Signal, wenn eine REFCLK-Signalflanke gefunden wird, als nacheilend klassifiziert, wenn die REFCLK-Flanke innerhalb einer ersten Hälfte der Periode des FBCLK-Signals auftritt; und das FBCLK-Signals als voreilend klassifiziert, wenn die REFCLK-Signalflanke innerhalb einer zweiten Hälfte der Periode des FBCLK-Signals auftritt.
AUSFÜHRLICHE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
Der digitale Phasendetektor der vorliegenden Offenbarung kann in einer Schaltung für Informationen und Audiodaten verwendet werden, die unter Verwendung eines verdrillten Leitungspaares zum Miteinanderverbinden einer Reihen von Knoten gesendet werden sollen. Eine Mehrzahl von Slave-Knoten kann durch das gleiche verdrillte Leitungspaar gespeist werden. In einigen Ausführungsformen ist die Leitung unabgeschirmt, und es ist daher wichtig für das System, in einer rauschbehafteten Umgebung gut zu funktionieren und EM-Emissionen zu minimieren.
Eine Ausführungsform eines Phasen-/Frequenzdetektors vom „Typ 4“ akzeptiert fehlende und unechte Referenztakte als gültige Stimuli und veranlasst den PLL, Referenztaktperioden hinzuzufügen oder herauszunehmen. Dies bewirkt, dass der PLL für zahlreiche Referenztaktperioden Verriegelung verliert, was verursachen kann, dass ein Slave-Knoten und alle Downstream-Knoten aus dem System fallen.
Außerdem können bestimmte Hogge-Phasendetektoren (die häufig in Datenwiederherstellungs-PLLs verwendet werden) fehlende Referenztakte tolerieren. Bei einer niedrigen Taktfrequenz (44 bis 48 kHz) kann dies jedoch unpraktisch sein. Wenn in Phasenverriegelung, stellen Hogge-Detektoren einen Halbzyklus-Aufpumpimpuls gefolgt von einem Halbzyklus-Abpumpimpuls bereit. Dieser konstante Eingang in den PLL kann übermäßigen Jitter bei den Ausgangstakten des Regelkreises bewirken.
In einem Beispiel der Offenbarung der vorliegenden Spezifikation wird ein digitaler Phasendetektor zur Verwendung mit einem Phasenregelkreis offenbart. Der digitale Phasendetektor ist so konfiguriert, dass er in einer Niederfrequenzumgebung funktioniert und Rausch und Transienten in einem Signal filtert, während er außerdem gegenüber verworfenen Phasenimpulsen tolerant ist. In einigen Ausführungsformen ist der digitale Phasendetektor so konfiguriert, dass er bis zu zwei REFCLK-Flanken in Bezug auf ein FBCLK-Signal misst und eine Flanke als nacheilend klassifiziert, wenn die Flanke in der ersten Hälfte von REFCLK auftritt, und eine Flanke als voreilend klassifiziert, wenn die Flanke in der zweiten Hälfte von REFCLK auftritt. Wenn beiden Flanken voreilend oder beide nacheilend sind, wird die kleinere der beiden als die Phase verwendet. Wenn eine voreilend und eine nacheilend ist, wird die Differenz als die Phase verwendet.
1 ist ein Blockschaltbild eines beispielhaften Phasenregelkreis (PLL) 100. Der PLL 100 empfängt als Eingänge einen Referenztakt REFCLK 180 und einen Rückführungstakt FBCLK 170. Der PLL 100 umfasst einen Phasendetektor 110, ein Schleifenfilter 120, einen Oszillator 130 und einen Teiler 140. Ein Ausgangstaktsignal CLKOUT 190 ist der Ausgang.
Der Phasendetektor 110 ist zum Vergleichen von FBCLK 170 mit REFCLK 180 und Erkennen von Differenzen in Phase und Frequenz vorgesehen. Das Schleifenfilter 120 empfängt ein Ausgangssignal von Phasendetektor 110 und filtert unerwünschtes Rauschen aus. In einigen Ausführungsformen kann das Schleifenfilter 120 ein Tiefpassfilter sein. Der Oszillator 130 treibt das Ausgangstaktsignal 190 basierend auf dem vom Schleifenfilter 120 empfangenen gefilterten Signal. Das Ausgangssignal 190 kann zum Teiler 140 zurückgeführt werden, der zum Gewährleisten verwendet werden kann, dass FBCLK 170 ein rationales Vielfaches von REFCLK 180 ist. Bestimmte Aspekte eines PLLs der in 1 offenbarten Architektur können auf dem Stand der Technik bekannt sein.
Gemäß einem Aspekt der vorliegenden Offenbarung charakterisiert ein PLL 110 FBLCK 170 als voreilend, nacheilend, Voreilung/Nacheilung oder Nacheilung/Voreilung in Bezug auf REFCLK 180. 2 ist ein Taktdiagramm eines FBCLK-Signals, das mit einer Mehrzahl von verschiedenen REFCLK-Signalen 220, 230, 240, 250, 260 verglichen wird. Die Taktgebung ist durch eine Reihe von Phasenzählungen 210 dargestellt, die zur Vereinfachung der Bezugnahme in Gruppen 0, 1 und 2 geteilt wurden.
FBCLK 170 umfasst zwei Taktimpulse 170-1, 170-2. Jeder weist eine ansteigende Flanke und eine abfallende Flanke auf. Für die Zwecke dieser beispielhaften Ausführungsform ist nur die ansteigende Flanke von Interesse. Wenn FBCLK 170 mit REFCLK 180 genau verriegelt ist, entspricht jede ansteigende Flanke von FBCLK 170 der ansteigenden Flanke jedes Impulses von REFCLK 180. In diesem Fall wird keine Anstrengungen unternommen, abfallende Flanken anzupassen, da sich der digitale Phasendetektor des vorliegenden Beispiels nur mit dem Anpassen von Phase, nicht Pulsweite befasst. In diesem Beispiel weisen REFCLK-Impulse die gleiche Länge wie die Phasenzählungen 210 auf.
REFCLK 220 ist ein Beispiel eines verriegelten REFCLKs. REFCLK 220 hat zwei Impulse, 220-1 und 220-2. Die ansteigende Flanke von Impuls 170-1 entspricht im Wesentlichen der ansteigenden Flanke von Impuls 220-1, wobei beide am Anfang von Impuls 1–0 auftreten. Der Impuls 220-2 tritt am Anfang der Phasenzählung 1–7 auf, während der Impuls 220-2 am Anfang der Phasenzählung 2–0 auftritt. In diesem Fall stimmen die Impulse überein, wenn sie am Anfang der Phasenzählung 1–7 abgetastet werden, und sie stimmen wieder überein, wenn die Impulse am Anfang der Phasenzählung 2–0 abgetastet werden. Demnach werden die Impulse als genau verriegelt betrachtet und bleiben so, sofern und solange der Impuls 170-2 nicht so weit driftet, dass er am Anfang einer Phasenzählung 210 verschieden von Impuls 220-2 abgetastet wird.
REFCLK 230 ist ein Beispiel eines voreilenden REFCLKs. REFCLK 230 hat zwei Impulse, 230-1 und 230-2. Der Impuls 230-1 wird am Anfang der Phasenzählung 0–7 auf „H“ (high) abgetastet, während der Impuls 170-1 auf „L“ (low) abgetastet wird. Am Anfang der Phasenzählung 1–0 hat der Impuls 170-1 nun auf „H“ gewechselt (wiederum ist die abfallende Flanke von Impuls 230-1 nicht von Interesse). Ähnlich ist bei Phasenzählung 1–7 der Impuls 230-2 auf „H“, während der Impuls 170-2 auf „L“ ist, und bei Phasenzählung 2–0 hat der Impuls 170-2 auf „H“ gewechselt. In diesem Fall sagt man, dass FBLCLK 170 REFCLK 230 voreilt, da FBCLK 170 grafisch „vor“ REFCLK 230 ist. Es kann ein negativer Phasenwinkel angewendet werden, um FBCLK 170 mit REFCLK 230 in Phase zu bringen.
REFCLK 240 ist ein Beispiel eines nacheilenden REFCLKs. REFCLK 240 hat zwei Impulse, 240-1 und 240-2. Der Impuls 170-1 wird bei Phasenzählung 1–0 auf „H“ abgetastet, während der Impuls 240-1 noch auf „L“ ist. Bei Phasenzählung 1–1 wird der Impuls 240-1 nun auf „H“ abgetastet. Ähnlich wird bei Phasenzählung 2–0 der Impuls 170-2 auf „H“ abgetastet, während der Impuls 240-2 auf „L“ abgetastet wird. Bei Phasenzählung 2–1 wird der Impuls 240-2 nun auf „H“ abgetastet. In diesem Fall eilen beide Impulse von FBCLK 170 beiden Impulsen von REFCLK 240 nach. Es kann ein positiver Phasenwinkel angewendet werden, um FBCLK 170 mit REFCLK 240 in Phase zu bringen.
REFCLK 250 ist ein Beispiel eines Voreilungs-/Nacheilungs-REFCLKs. REFCLK 250 hat zwei Impulse, 250-1 und 250-2. Der Impuls 250-1 wird bei Phasenzählung 0–7 auf „H“ abgetastet, während der Impuls 170-1 auf „L“ abgetastet wird. Bei Phasenzählung 1–0 hat der Impuls 170-1 nun auf „H“ gewechselt. In diesem Fall ist der Impuls 170-1 ein voreilender Impuls 250-1. Bei Phasenzählung 2–0 ist der Impuls 170-2 jedoch auf „H“, während der Impuls 250-2 auf „L“ ist. In diesem Fall ist der Impuls 170-2 ein nacheilender Impuls 250-2. Demnach ist FBCLK 170 in einer Voreilungs-/Nacheilungskonfiguration in Bezug auf REFCLK 250. Zum Korrigieren der Voreilungs-/Nacheilungskonfiguration kann der Phasendetektor 310 den kleineren (Impuls 250-1) annehmen und den größeren (Impuls 250-2) ablehnen.
REFCLK 260 ist ein Beispiel eines Nacheilungs-/Voreilungs-REFCLKs. REFCLK 260 hat zwei Impulse, 260-1 und 260-2. Bei Phasenzählung 1–0 ist der Impuls 170-1 auf „H“, während der Impuls 260-1 auf „L“ ist. Bei Phasenzählung 1–1 hat der Impuls 260-1 nun auf „H“ gewechselt. Demnach ist in diesem Fall der Impuls 170-1 ein nacheilender Impuls 260-1. Bei Phasenzählung 1–7 ist der Impuls 260-2 jedoch auf „H“, während der Impuls 170-2 auf „L“ ist. Bei Zählung 2–1 hat der Impuls 170-2 nun auf „H“ gewechselt. In diesem Fall ist der Impuls 170-2 ein voreilender Impuls 260-2. Demnach ist FBCLK 170 in einer Nacheilungs-/Voreilungskonfiguration in Bezug auf REFCLK 260. In diesem Fall wird die Differenz der beiden Phasen angewendet. Ein ähnlicher Fall tritt ein, wenn in einer FBCLK-Periode keine gültigen Flanken erkannt werden. In diesem Fall wird keine Phase gemessen.
Gemäß einer Ausführungsform der vorliegenden Offenbarung führt ein PLL eine anfängliche Phasen- und Frequenzverriegelung unter Verwendung eines Phasen-/Frequenzdetektors vom „Typ 4“ durch und geht dann zu dem Phasendetektor über, der in 1 und 2 beschrieben ist. In einer Ausführungsform verwendet ein Phasendetektor einen „Zeit-Digital-Wandler“ zum Messen der Phase von bis zu 2 REFCLK-Flanken in Bezug auf FBCLK. Wenn eine Flanke in der ersten Hälfte des REFCLK-Zyklus auftritt, wird die Flanke als nacheilende REFCLK klassifiziert. Wenn eine Flanke in der zweiten Hälfte des REFCLK-Zyklus auftritt, wird sie als voreilende REFCLK klassifiziert. Wenn beide Flanken als voreilend oder nacheilend klassifiziert werden, wird die Flanke mit der größten Phase abgelehnt, und die kleinere Phase wird auf den Regelkreis angewendet. Wenn es sowohl eine voreilende als auch eine nacheilende Flanke gibt, wird dem Regelkreis die Differenz der Phaseninformationen zugeführt. Fehlende Flanken stellen keinen Stimulus für den Regelkreis bereit.
3 ist ein Blockschaltbild eines beispielhaften verbesserten PLLs 300 gemäß der vorliegenden Offenbarung. Wie der PL 100 empfängt der PLL 300 REFCLK 180 und FBCLK 170 als Eingänge und erzeugt CLK 390 als einen Ausgang. Der PLL 300 umfasst einen Phasendetektor 310, einen Phasenkonditionierer 350, ein digitales Schleifenfilter 320, einen digital gesteuerten Oszillator (DCO für engl. digitally controlled oscillator) 330 und einen Teiler 340.
Der Phasendetektor 310 ist so konfiguriert, dass er Phasendifferenzen in Bezug auf Phasenzählungen direkt misst, wie in 3 dargestellt. Der Phasendetektor 310 kann ein Phasendifferenzsignal ausgeben, das der Einfachheit halber Phase 312 genannt wird. Der Phasenkonditionierer 350 ist so konfiguriert, dass er Phase 312 empfängt und als Reaktion auf die Phase 312 Anpassungen an CLK 390 vornehmen kann. Der Phasenkonditionierer 350 sieht sich die Phase an und trifft Entscheidungen, die auf Statistiken basieren. Zum Beispiel:

a. Wenn PHASE > MAG, dann PHASE = 0 (ablehnen)
b. Wenn PHASE über die letzten N Zyklen sehr verschieden der mittleren PHASE ist, ablehnen.
c. Wenn mittlere PHASE > Schwelle, Bandbreite vergrößern, um Verfolgung zu verbessern.

Der Phasenkonditionierer 350 gibt eine konditionierte Phase 352 aus.
Das digitale Schleifenfilter 320 empfängt die konditionierte Phase 352 und fungiert als Tiefpassfilter. Der DOC 330 empfängt das gefilterte Signal und ist so konfiguriert, dass er einen Oszillator bereitstellt, der ein CLK 390 mit der korrekten Phase und Frequenz liefert. CLK 390 wird ebenfalls zum Teiler 340 zurückgeführt, der so konfiguriert sein kann, dass er FBCLK 170 als einen rationalen Multiplikator von REFCLK 180 bereitstellt. Der Teiler 340 gibt ebenfalls eine Zählung 342 aus, welche der Phasenzählung 210 von 2 entspricht und als die Basis zum Berechnen von Phasen verwendet wird.
4 ist Schaltbild auf Logikebene von bestimmten Funktionen, die im Phasendetektor 310 enthalten sein können. In einer beispielhaften Ausführungsform umfasst der Phasendetektor 310 ein erstes logisches Netz 410 und zweites logisches Netz 420. Das erste logische Netz 410 empfängt CLK 390, FBCLK 170, REFCLK 180 und ein gültiges Bit 402 als Eingänge. Das erste Netz 410 wird nur getaktet, wenn VALID 402 0 ist. FBCLK setzt ein Register 440 (PHASE) auf 0 und setzt ein Register 450 (VALID), wenn REFCLK 180 vorhanden ist. REFCLK 180 aktiviert das Register 440, um die aktuelle Phasenzählung zu erfassen. REFCLK 180 sollte nicht beim gleichen CLK wechseln wie FBCLK. Es setzt außerdem das Register 450. Der Ausgang der logischen Schaltung 410 ist phase1 404.
Die zweite logische Schaltung 420 ähnelt der ersten logischen Schaltung 410 mit der Ausnahme, dass dieses Netz nur getaktet wird, wenn VALID 402 1 ist. Die Zählung 210 wird dem Register 470 durch einen Multiplexer 430 zugeführt. Der Multiplexer 430 kann das Register 470 alternativ auf null setzen. Der Ausgang der logischen Schaltung 420 ist phase2 406.
Die integerwertige phase1 404 wird mit M/2 verglichen, das die Phase von 1/2 einer FBCLK-Periode darstellt. Flanken in der ersten Hälfte werden als nacheilend klassifiziert, und Flanken in der zweiten Hälfte werden als voreilend klassifiziert. Im Beispiel von 2 ist M = 8. Das Ergebnis des Vergleichs ist phase1_lead 412 mit einem Boole'schen Flag, das anzeigt, ob FBCLK 170 in phase1 ein voreilendes REFCLK 180 ist. Ähnlich wird die integer-wertige phase2 406 mit M/2 vergleichen, und das Ergebnis ist phase_lead mit einem Boole'schen Flag, das anzeigt, ob FBCLK 170 in phase2 ein voreilendes REFCLK 180 ist.
Tabelle 460 stellt eine beispielhafte Logikkonfiguration zum Reagieren auf die Ergebnisse der Boole'schen Flags 412, 414 bereit. Wenn beide 0 sind, dann sind sowohl phase1 404 als auch phase2 406 nacheilend, und der größere Phasenwert (phase2 in diesem Fall) wird abgelehnt. Der Phasendetektor 310 stellt dann -phase1 als den Wert für Phase 312 bereit, die der Phasenkonditionierer 350 dann zum Anpassen von CLK 390 verwenden kann.
Wenn phase2_lead falsch ist, und phase1_lead wahr ist, dann sind beide voreilend, und phase2 ist die größere Phase. In diesem Fall wird phase2 abgelehnt und Phase 312 wird als M – phase1 bereitgestellt. Wenn phase2_lead wahr ist, und phase1_lead falsch ist, dann ist FBCLK 170 in einer Nacheilungs-/Voreilungskonfiguration in Bezug auf REFCLK 180, und Phase 312 wird als M – phase2 – phase1 bereitgestellt. Wenn phase2_lead wahr ist, und phase1_lead wahr ist, dann sind beide voreilend, und phase1 ist die größere Phase. In diesem Fall wird phase1 abgelehnt und Phase 312 wird als M – phase2 bereitgestellt. In einem Beispiel ist M = 2048.
Obwohl in dieser Tabelle nicht dargestellt, ist es auch denkbar, während eines bestimmten FBCLKs keine Phase zu haben. Dies kann vorkommen, weil zum Beispiel ein REFCLK fehlt oder weil auf ein voreilendes REFCLK ein nacheilendes REFCLK folgte. In diesem Fall wird keine Phase gemessen.
Gemäß einer beispielhaften Ausführungsform auf Logikebene der vorliegenden Offenbarung wird ein System definiert, das einen Master-Knoten und einen oder mehrere Slave-Knoten umfasst. Da der Bus Übertragung in beiden Richtungen bereitstellt, wird das Protokoll in eine Downstream-Zeit, in welcher ein Steuerrahmen und Downstream-Daten vom Master gesendet werden, und eine Upstream-Zeit geteilt, in welcher ein Antwortrahmen und Upstream-Daten an den Master gesendet werden. Jeder Slave-Knoten verwendet den ersten Teil des empfangenen Steuerrahmens als eine Zeitbasis, um einen PLL zu speisen. Aus diesem Grund ist es wichtig, dass der Steuerrahmen mit einem Synchronisationsmuster beginnt, dass nicht durch ein beliebiges Datenmuster nachgebildet werden kann. Die rauschbehaftete Umgebung kann zum Fehlen der Taktinformationen aus dem Rahmen führen.
In noch anderen Ausführungsformen der vorliegenden Offenbarung wird Fensterung von REFCLK eingesetzt, um zusätzlichen Schutz gegen unechte Flanken bereitzustellen. REFCLK-Flanken, die eine Phasendifferenz von über +/– WINDOW (Fenster) aufweisen, werden vor dem Eintreten in den Phasendetektor blockiert und stellen keine Informationen für den Regelkreis bereit. Außerdem kann die Ausgangsphase 312 des Phasendetektors gefiltert werden, indem der Phasenausgang des Phasendetektors, der größer als +/– eine bestimmten Schwelle ist, abgelehnt wird.
In noch einer anderen beispielhaften Ausführungsform setzt der PLL 300 sich selbst zurück und versucht, wieder zu verriegeln, wenn eine inakzeptable Anzahl von FBCLK-Zyklen ohne ein REFCLK auftritt, oder wenn die gemessene Phase über der Systemtoleranz ist. Zum Beispiel setzt der PLL 300 sich in einer Ausführungsform selbst zurück und verriegelt sich selbst, wenn mehr als 8 FBCLKs ohne Empfangen eines REFCLKs auftreten.
5 und 6 veranschaulichen eine beispielhafte Ausführungsform eines PLLs gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation. 5 ist ein vereinfachtes Blockschaltbild, das ein System 510 veranschaulicht, das eine Zweidraht-Kommunikationsprotokollmaschine gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation umfasst. Das System 510 umfasst eine Mehrzahl von Knoten 512-1 bis 512-N. 512-1 stellt einen Master-Knoten dar, der mit drei Slave-Knoten 512-2 bis 512-N über einen Bus 514 mit verdrilltem Leitungspaar unter Verwendung eines Zweidraht-Kommunikationsprotokolls (z. B. des A²B-Protokolls) kommuniziert. Jeder Slave-Knoten 512-2 bis 512-N kann Daten aus einem oder mehreren Sensoren oder anderen Peripheriegeräten 16 auslesen und/oder darin einschreiben. Beispiele für Peripheriegeräte umfassen Mikrofone (Mikros), Mikro-Arrays, Digital-Analog-Wandler (DACs) usw. Eine Host-Steuerung 518 kann über Mehrkanal-I²S- und Inter-integrierte-Schaltungs (I²C)-Kommunikationsprotokolle mit dem Master-Knoten 512-1 kommunizieren und diesen steuern. Ausführungsformen der A²B-Protokollmaschine ermöglichen unter Verwendung des Busses 14 mit verdrilltem Leitungspaar, der jeden Knoten mit dem nächsten verbindet, ein Senden von Steuerinformationen und Audiodaten in beiden Richtungen. Die Slave-Knoten 512-2 bis 512-N können außerdem durch das verdrillte Leitungspaar 14 gespeist werden.
Wie hierin verwendet, bezieht sich der Begriff „Knoten“ auf jede integrierte Schaltung, jedes integrierte Bauelement oder jedes andere derartige Objekt, das zum Senden und Empfangen von Daten (z. B. elektrischen Signalen) über geeignete Kommunikationskanäle in einer elektrischen Schaltung imstande ist. Der „Master-Knoten“ umfasst einen Originator eines Taktsignals (das z. B. aus einem I²S-Eingang abgeleitet sein kann), Downstream-Daten, Netzsteuerung und -leistung; der Hauptknoten wird von der Host-Steuerung 518 (z. B. einem Mikroprozessor) programmiert und empfängt/sendet Nutzdaten von der bzw. an die Host-Steuerung 518. Der „Slave-Knoten“ umfasst einen adressierbaren Netzverbindungspunkt, der ein mögliches Ziel für Downstream-Datenrahmen (z. B. Einzelblock von Nutzdaten eines spezifischen Knotens mit möglicherweise mehreren synchronen Datenschlitzen von Inhalt) und einen möglichen Ursprung von Upstream-Datenrahmen darstellen kann. Synchrone Daten bezieht sich auf kontinuierlich gestreamte Daten (z. B. Audiosignal), wobei ein festes Zeitintervall (z. B. 48 kHz) und eine feste Phase zwei entsprechende Übergänge beabstanden.
In verschiedenen Ausführungsformen kann jeder Knoten 512-1 bis 512-N eine A²B-Protokollmaschine zum Beispiel in einem Abschnitt einer integrierten Schaltung implementiert umfassen. In verschiedenen Ausführungsformen wickelt die A²B-Protokollmaschine Steuerung und Datenübertragungen im linearen, bidirektionalen Mehrknoten-Bussystem ab. Gemäß verschiedenen Ausführungsformen kann die integrierte Schaltung, welche die A²B-Protokollmaschine umfasst, in einer rauschbehafteten Umgebung zum Beispiel durch Minimieren von elektromagnetischen Emissionen gut funktionieren. Jede Protokollmaschine kann eine Zustandsmaschine umfassen, die synchronisierte Aktualisierungen von programmierten Daten über das System 510, ein verteiltes Unterbrechungssystem, ein Synchronisationsmuster basierend auf der im Zweidraht-Kommunikationsprotokoll verwendeten Datencodierung und Datenverwürfelung ermöglicht, die auf einen Teil der Daten angewendet wird, die durch den Bus 514 mit verdrilltem Leitungspaar laufen. Ein anderes Merkmal umfasst eine vereinfachte Gleitkomma-Kompression zum Komprimieren von Daten, bevor sie über den Bus 514 mit verdrilltem Leitungspaar gesendet werden.
Im Allgemeinen kann das A²B-Protokoll synchrone, pulscodemodulierte (PCM) Mehrkanal-I²S-Daten zwischen den Knoten 512-1 bis 512-N verbinden. Das A²B-Protokoll kann außerdem die synchrone Zeitmultiplex (TDM)-Beschaffenheit von I²S auf das System 510 erweitern, das mehrere Knoten 512-1 bis 512-N verbindet, wobei jeder Knoten 512-1–512-N Daten konsumieren, Daten bereitstellen oder beides kann.
Gemäß verschiedenen Ausführungsformen kann der Master-Knoten 512-1 durch einen integrierten I²C-Port konfiguriert (z. B. programmiert, ausgelegt usw.) sein. Der Master-Knoten 512-1 kann Downstream-A²B-Transaktionen (z. B. Datensignale, Leistungssignale usw.) erzeugen und Upstream-A²B-Transaktionen empfangen. Daten, die über das verdrillte Leitungspaar 514 empfangen werden, können in einen A²B-Rahmenpuffer geschrieben und durch zwei I²S-Sender vom Master-Knoten 512-1 ausgesendet werden. Daten, die über A²B gesendet werden sollen, können aus dem A²B-Rahmenpuffer ausgelesen werden, der durch zwei I²S-Empfänger gefüllt werden kann.
In einigen Ausführungsformen umfasst der Master-Knoten 512-1 Zustandsmaschinen, um das A²B-Protokoll zu verwalten, was Erkennung (z. B. von Slave-Knoten 512-2 bis 512-N), Broadcast-Schreiboperationen (z. B. von systemweiten Informationen, Konfigurationsänderungen usw.), CRC-Erzeugung von Synchronisationssteuerrahmen, CRC (zyklische Redundanzprüfung)-Fehlererkennung und -Behandlung von Synchronisationsantwortrahmen, CRC-Fehlererkennung und -Behandlung von Unterbrechungsrahmen, Paritätserzeugung für Downstream-Daten und Paritätsprüfungen und Fehlerbehandlung für Upstream-Daten (unter anderen Funktionen) umfasst.
Jeder Slave-Knoten 512-2 bis 512-N kann durch den Upstream-A²B-Port konfiguriert sein. Jeder Slave-Knoten 512-2 bis 512-N kann Downstream-A²B-Transaktionen empfangen und die Transaktionen optional weiter downstream weitersenden. Jeder Slave-Knoten 512-2 bis 512-N kann Upstream-A²B-Transaktionen entweder empfangen oder erzeugen, optional Daten upstream weitersenden und optional Daten zur Upstream-Transaktion hinzufügen. Daten, die über A²B empfangen werden, können in den A²B-Rahmenpuffer geschrieben und durch zwei I²S-Sender ausgesendet werden. Daten, die über A²B gesendet werden sollen, können aus dem A²B-Rahmenpuffer ausgelesen werden, der durch zwei I²S-Empfänger und/oder durch eine PDM-Schnittstelle gefüllt werden kann. Jeder Slave-Knoten 512-2 bis 512-N kann entsprechende Zustandsmaschinen zum Verwalten des A²B-Protokolls ähnlich der Zustandsmaschine auf dem Master-Knoten 512-2 umfassen. Die I²C-Schnittstelle jedes Slave-Knotens 512-2 bis 512-N kann als ein Master zum Steuern von angeschlossenen Knoten verwendet werden. Befehle können von der Host-Steuerung 518 über den Bus 514 mit verdrilltem Leitungspaar gesendet und durch die I²C-Schnittstelle an einen Slave-Knoten weitergegeben werden. Das A²B-Protokoll kann ein System mit einem einzigen Master und mehreren Slaves umfassen, wobei der Master-Knoten 512-1 von der Host-Steuerung 518 gesteuert wird. Die Host-Steuerung 518 kann ein periodisches Synchronisationssignal an ihrer I²S-TDM-Schnittstelle bei einer festen Frequenz (z. B. 48 kHz) erzeugen, auf die sich alle A²B-Knoten 512-1 bis 512-N abstimmen können.
Jeder Knoten kann so konfiguriert sein, dass er, wenn das System 510 während des Betriebs zwischen verschiedenen Knoten 512-2 bis 512-N kommuniziert, Daten auf dem Bus 514 mit verdrilltem Leitungspaar befördert. Kommunikationen entlang des A²B-Busses 514 mit verdrilltem Leitungspaar erfolgen in periodischen Unterrahmen. Jeder Unterrahmen wird in Perioden von Downstream-Übertragung (auch Downstream-Abschnitte genannt), Upstream-Übertragung (auch Upstream-Abschnitte genannt) und ohne Übertragung (wobei der Bus nicht angesteuert wird) geteilt. Zum Beispiel kann der Master-Knoten 512-1 mit einer Anzahl von an die Slave-Knoten 512-2 bis 512-N zu sendenden Downstream-Abschnitten 512-2–512-N und einer Anzahl von von den Slave-Knoten 512-2 bis 512-N zu empfangenden Upstream-Abschnitten programmiert sein. Die Slave-Knoten 512-2 bis 512-N können mit einer Anzahl von auf dem A²B-Bus 514 mit verdrilltem Leitungspaar abwärts weiterzusendenden Downstream-Abschnitten, einer Anzahl von auf dem A²B-Bus 514 mit verdrilltem Leitungspaar aufwärts weiterzusendenden Upstream-Abschnitten und einer Anzahl von Upstream-Abschnitten zum Senden von empfangenen Daten von entsprechenden Peripheriegeräten 516 programmiert sein.
Es ist zu erwähnen, dass, obwohl hierin der Einfachheit halber nur vier Knoten 512-1 bis 512-N dargestellt sind, eine beliebige Anzahl von Knoten in einer ähnlichen Weise innerhalb des allgemeinen Schutzbereichs der Ausführungsformen des Systems 510 miteinander verbunden sein kann. Außerdem kann jeder Slave-Knoten 512-2 bis 512-N mit einer beliebigen Anzahl von Peripheriegeräten innerhalb des allgemeinen Schutzbereichs der Ausführungsformen kommunizieren.
6 ist ein vereinfachtes Blockschaltbild, das einen beispielhaften Knoten 512 gemäß einer oder mehreren beispielhaften Ausführungsformen der vorliegenden Spezifikation veranschaulicht. Der Knoten 512 kann zwei Niederspannungs-Differenzsignalisierungs (LVDS für engl. Low Voltage Differential Signaling)-Sendeempfänger (XCVRs), nämlich LVDS XCVR 626 und LVDS XCVR 628, umfassen. Jeder LVDS-Sendeempfänger 626 und 628 weist eine positive Anschlussstelle (P) und eine negative Anschlussstelle (N) auf. Die positive Anschlussstelle (z. B. AP) eines Sendeempfängers auf einem Knoten stellt eine Verbindung zu einer anderen positiven Anschlussstelle (z. B. BP) an einem anderen Sendeempfänger auf einem anderen Knoten her. Ähnlich stellt die negative Anschlussstelle (z. B. AN) eines Sendeempfängers auf einem Knoten eine Verbindung zu einer anderen negativen Anschlussstelle (z. B. BN) an einem anderen Sendeempfänger auf einem anderen Knoten her. Ein A2B-Digitallogikmodul 630 kann (unter anderen Komponenten) mit einem Phasenregelkreis (PLL) 632, einem Low-Dropout-Regler (LDO) 634 und einem Netzstromschalter 636 (z. B. durch elektronische Signale) kommunizieren. Verschiedene Digitalanschlussstellen (z. B. Stifte) 638 können Signale in den und aus dem Knoten 512 übertragen.
Das Vorstehende beschreibt Merkmale von mehreren Ausführungsformen so, dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung ohne weiteres als Basis für die Entwicklung und Abwandlung von anderen Prozessen oder Strukturen zum Ausführen der gleichen Zwecke und/oder Erreichen der gleichen Vorteile der hierin vorgeführten Ausführungsformen verwenden können. Fachleute sollten außerdem erkennen, dass solche gleichwertige Konstruktionen nicht vom Wesen und Schutzbereich der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen vornehmen können, ohne vom Wesen und Schutzbereich der vorliegenden Offenbarung abzuweichen.
Die jeweiligen Ausführungsformen der vorliegenden Offenbarung problemlos in ein Systemchip (SOC)-Gehäuse mit einer zentralen Verarbeitungseinheit (CPU) aufgenommen werden können. Ein SOC stellt eine integrierte Schaltung (IC) dar, die Komponenten eines Computers oder eines anderen elektronischen Systems in einen einzigen Chip integriert. Er kann Digital-, Analog- und Mischsignale und Hochfrequenzfunktionen enthalten, die alle auf einem einzigen Chipsubstrat bereitgestellt werden können. Andere Ausführungsformen umfassen ein Mehrchip-Modul (MCM) mit einer Mehrzahl von Chips, die innerhalb einer einzigen elektronischen Packung angeordnet und so konfiguriert sind, dass sie durch die elektronische Packung in enger Wechselwirkung miteinander interagieren. In verschiedenen anderen Ausführungsformen können die Digitalsignalverarbeitungsfunktionalitäten in einem oder mehreren Siliciumkernen in anwendungsspezifischen integrierten Schaltungen (ASICs für engl. Application Specific Integrated Circuits), feldprogrammierbaren Gate-Arrays (FPGAs) und anderen Halbleiterchips implementiert sein.
In beispielhaften Implementierungen können wenigstens einige Teile der hierin beschriebenen Verarbeitungsaktivitäten auch in Software implementiert sein. In einigen Ausführungsformen können ein oder mehrere dieser Merkmale in Hardware, die außerhalb der Elemente der offenbarten Figuren vorgesehen ist, implementiert oder in jeder geeigneten Art und Weise konsolidiert sein, um die beabsichtigte Funktionalität zu erreichen. Die verschiedenen Komponenten können Software (oder reziprozierende Software) umfassen, die so koordinieren kann, dass die Operationen erreicht werden, wie hierin beschrieben. In noch anderen Ausführungsformen können diese Elemente jede geeignete Hardware oder Software oder alle geeigneten Algorithmen, Komponenten, Module, Schnittstellen oder Objekte umfassen, welche die Operationen davon ermöglichen.
Außerdem können einige der Komponenten, die mit den beschriebenen Mikroprozessoren assoziiert sind, entfernt oder anderweitig konsolidiert werden. Im Allgemeinen können die in den Figuren dargestellten Anordnungen in ihren Darstellungen logischer sein, während eine physikalische Architektur verschiedene Permutationen, Kombinationen und/oder Hybride dieser Elemente umfassen kann. Es ist unbedingt zu erwähnen, dass unzählige mögliche Designkonfigurationen verwendet werden können, um die hierin beschriebenen Funktionsziele zu erreichen. Demgemäß weist die assoziierte Infrastruktur eine Unzahl von Ersatzanordnungen, Designwahlmöglichkeiten, Gerätemöglichkeiten, Hardwarekonfigurationen, Softwareimplementierungen, Ausrüstungsoptionen usw. auf.
Jede entsprechend konfigurierte Prozessorkomponente kann jeden Typ von Befehlen ausführen, die mit den Daten assoziiert sind, um die hierin aufgeführten Operationen zu erreichen. Jeder hierin offenbarte Prozessor könnte ein Element oder ein Objekt (zum Beispiel Daten) aus einem Zustand oder einer Sache in einen anderen Zustand oder eine andere Sache umsetzen. In einem anderen Beispiel können einige der hierin beschriebenen Aktivitäten mit fester Logik oder programmierbarer Logik (zum Beispiel Software- und/oder Computerbefehle, die von einem Prozessor ausgeführt werden) implementiert sein, und die hierin identifizierten Elemente könnten ein gewisser Typ von programmierbarem Prozessor, programmierbarer digitaler Logik (zum Beispiel ein feldprogrammierbares Gate-Array (FPGA), ein löschbarer programmierbarer Festwertspeicher (EPROM für engl. erasable programmable read only memory), ein elektrisch löschbarer programmierbarer Festwertspeicher (EEROM für engl. electrically erasable programmable read only memory)), einer ASIC, die digitale Logik, Software, Code, elektronische Befehle, Flash-Speicher, optische Platten, CD-ROMs, DVD-ROMs, magnetische oder optische Karten umfasst, andere Typen von maschinenlesbaren Medien, die zum Speichern von elektronischen Befehlen geeignet sind, oder jegliche geeignete Kombination davon sein. In Betrieb können Prozessoren Informationen je nach den jeweiligen Erfordernissen gegebenenfalls in jedem geeigneten Typ von nicht-transitorischem Speichermedium (zum Beispiel Direktzugriffsspeicher (RAM für engl. random access memory), Festwertspeicher (ROM für engl. read only memory, feldprogrammierbares Gate-Array (FPGA), löschbarer programmierbarer ROM (EPROM), elektrisch löschbarer programmierbarer Festwertspeicher (EEROM) usw.), Software, Hardware oder in allen anderen geeigneten Komponenten, Vorrichtungen, Elementen oder Objekten speichern. Ferner könnten die Informationen, die in einem Prozessor verfolgt, gesendet, empfangen oder gespeichert werden, je nach den jeweiligen Erfordernissen in jeglichen Datenbanken, Registern, Tabellen, Caches, Warteschlangen, Kontrolllisten oder Speicherstrukturen bereitgestellt werden, auf die allesamt in jedem geeigneten Zeitrahmen Bezug genommen werden könnte. Jedes der hierin erörterten Speicherelemente ist als im allgemeinen Begriff „Speicher“ inbegriffen auszulegen. Ähnlich sind alle der hierin beschriebenen potenziellen Verarbeitungselemente und Maschinen als im allgemeinen Begriff „Mikroprozessor“ oder „Prozessor“ inbegriffen auszulegen.
Computerprogrammlogik, welche die Gesamtheit oder einen Teil der hierin beschriebenen Funktionalität implementiert, ist in verschiedenen Formen realisiert, die eine Quellencodeform, eine computerausführbare Form und verschiedene Zwischenformen (zum Beispiel Formen, die durch einen Assembler, Compiler, Linker oder Locator erzeugt werden) umfassen, ohne darauf beschränkt zu sein. In einem Beispiel umfasst ein Quellencode eine Reihe von Computerprogrammbefehlen, die in verschiedenen Programmiersprachen implementiert sind, wie beispielsweise einem Objektcode, einer Assemblersprache oder einer höheren Programmiersprache, wie beispielsweise OpenCL, FORTRAN, C, C++, JAVA oder HTML, zur Verwendung mit verschiedenen Betriebssystemen oder Betriebsumgebungen. Der Quellencode kann verschiedene Datenstrukturen und Kommunikationsnachrichten definieren und verwenden. Der Quellencode kann in einer computerausführbaren Form (z. B. über ein Interpretierprogramm) sein, oder der Quellencode kann (z. B. über einen Umsetzer, Assembler oder Compiler) in eine computerausführbare Form umgesetzt werden.
In den vorstehenden Erörterungen der Ausführungsformen können alle Schleifenfilter, Oszillatoren, Phasendetektoren, Phasenkonditionierer, Kondensatoren, Puffer, Grafikelemente, Verbindungsplatten, Taktgeber, Teiler, Induktoren, Widerstände, Verstärker, Schalter, Digitalkerne, Transistoren und/oder anderen Komponenten problemlos ausgetauscht, ersetzt oder anderweitig modifiziert werden, um bestimmten Anforderungen bezüglich Schaltungsanordnung gerecht zu werden. Es versteht sich außerdem von selbst, dass die Verwendung von komplementären elektronischen Vorrichtungen, Hardware, nicht-transitorischer Software usw. eine ebenso realisierbare Option zum Implementieren der Lehren der vorliegenden Offenbarung bieten.
In einer Ausführungsform kann jede Anzahl von elektrischen Schaltungen der FIGUREN auf einer Platte einer zugehörigen elektrischen Vorrichtung implementiert sein. Die Platte kann eine allgemeine Leiterplatte sein, die verschiedene Komponenten des internen Elektroniksystems der elektronischen Vorrichtung aufnimmt und ferner Anschlüsse für andere Peripheriegeräte bereitstellt. Insbesondere kann die Platte die elektrischen Verbindungen darauf bereitstellen, durch welche die anderen Komponenten des Systems elektrisch kommunizieren können. Es können alle geeigneten Prozessoren (einschließlich Digitalsignalprozessoren, Mikroprozessoren, unterstützender Chipsätze usw.), Speicherelemente usw. basierend auf den Konfigurationserfordernissen, Verarbeitungsanforderungen, Computerdesigns usw. in geeigneter Weise mit der Platte gekoppelt sein. Andere Komponenten, wie beispielsweise externe Speicher, zusätzliche Sensoren, Steuerungen für die Audio-/Video-Anzeige und Peripheriegeräte können als Steckkarte oder über Kabel an die Platte angeschlossen oder in die Platte selbst integriert sein.
In einer anderen beispielhaften Ausführungsform können die elektrischen Schaltungen der FIGUREN als eigenständige Module (z. B. eine Vorrichtung mit zugehörigen Komponenten und Schaltungsanordnung, die zum Ausführen einer spezifischen Anwendung oder Funktion konfiguriert ist) oder Steckmodule in anwendungsspezifische Hardware von elektronischen Vorrichtungen implementiert sein.
Es ist zu erwähnen, dass bei den zahlreichen, hierin bereitgestellten Beispielen Wechselwirkung in Bezug auf zwei, drei, vier oder mehr elektrische Komponenten beschrieben sein kann. Dies erfolgte jedoch lediglich zum Zwecke der Klarheit und Veranschaulichung. Es versteht sich von selbst, dass das System in jeder geeigneten Weise konsolidiert werden kann. Zusammen mit ähnlichen Designalternativen können alle der veranschaulichten Komponenten, Module und Elemente der FIGUREN in verschiedenen möglichen Konfigurationen kombiniert werden, welche allesamt eindeutig innerhalb des allgemeinem Schutzbereichs dieser Spezifikation sind. In bestimmten Fällen kann es leichter sein, eine oder mehrere der Funktionalitäten eines bestimmten Satzes von Abläufen nur durch Erwähnen einer begrenzten Anzahl von elektrischen Elementen zu beschreiben. Es versteht sich jedoch von selbst, dass die elektrischen Schaltungen der FIGUREN und ihre Lehren problemlos skaliert werden können und eine große Anzahl von Komponenten sowie komplexere/anspruchsvollere Anordnungen und Konfigurationen unterbringen können. Demgemäß sollten die bereitgestellten Beispiele weder den Schutzbereich einschränken noch verhindern, dass die allgemeinen Lehren der elektrischen Schaltungen möglicherweise auf eine Vielzahl von anderen Architekturen angewendet werden.
In bestimmten Zusammenhängen können die hierin erörterten Merkmale auf medizinische Systeme, wissenschaftliche Geräte und Instrumente, drahtlose und drahtgebundene Kommunikationen, Radar, industrielle Prozesssteuerung, Audio- und Videoanlagen, Stromerfassung, Geräte und Instrumente (die hochgenau sein können) und andere Systeme, die auf Digitalverarbeitung basieren, angewendet werden.
Außerdem können bestimmte zuvor erörterte Ausführungsformen in Signalverarbeitungstechnologien für medizinische Bildgebung, Patientenüberwachung, medizinischen Geräte und Instrumente und die Gesundheitspflege zu Hause bereitgestellt werden. Dies könnte Lungenfunktionsüberwachungsgeräte, Akzelerometer, Herzfrequenzmessgeräte, Schrittmacher usw. umfassen. Andere Anwendungen können Kraftfahrzeugtechnologien für Sicherheitssysteme (z. B. Stabilitätskontrollsysteme, Fahrerassistenzsysteme, Bremssysteme, Infotainment- und Innenanwendungen jeder Art) umfassen.
In noch weiteren beispielhaften Szenarios können die Lehren der vorliegenden Offenbarung auf die Industriemärkte anwendbar sein, die Prozesssteuersysteme umfassen, die dazu beitragen, die Produktivität., Energieeffizienz und Zuverlässigkeit zu steigern. Bei Verbraucheranwendungen können die Lehren des vorstehend erörterten digitalen Phasendetektors für die Bildverarbeitung, automatische Scharfeinstellung und Bildstabilisierung (z. B. für digitale Standbildkameras, Camcorder usw.) verwendet werden. Andere Verbraucheranwendungen können Audio- und Videoprozessoren für Heimkinosysteme, DVD-Rekorder und HD-Fernsehen umfassen. Weitere Verbraucheranwendungen können erweiterte Touchscreen-Controller (z. B. für jeglichen Typ von tragbarem Mediengerät) umfassen. Folglich könnten solche Technologien leicht ein Teil von Smartphones, Tablets, Sicherheitssystemen, PCs, Spiele-Technologien, virtueller Realität, Simulationstraining usw. sein.
Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren von verschiedenen Merkmalen der vorliegenden Offenbarung bereit. Im Folgenden werden spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich lediglich um Beispiele, die nicht zur Einschränkung bestimmt sind. Ferner kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Verschiedene Ausführungsformen können verschiedene Vorteile haben, aber für keine Ausführungsform ist ein bestimmter Vorteil unbedingt erforderlich.
Fachleute können zahlreiche andere Änderungen, Ersetzungen, Varianten, Abwandlungen und Modifikationen feststellen, und es ist beabsichtigt, dass die vorliegende Offenbarung alle solchen Änderungen, Ersetzungen, Varianten, Abwandlungen und Modifikationen als in den Schutzbereich der angehängten Ansprüche fallend umfasst.

Claims

Verfahren zur Phasenverriegelung eines Regelkreises bei minimalen Verriegelungsverlusten, umfassend: Suchen nach einer REFCLK-Signalflanke in Bezug auf eine Periode eines FBCLK-Signals, wobei das REFCLK-Signal ein Referenztaktsignaleingang ist, und das FBCLK-Signal ein Rückführungstaktsignal ist; Klassifizieren, wenn eine REFCLK-Signalflanke gefunden wird, des FBCLK-Signals als nacheilend, wenn die REFCLK-Signalflanke innerhalb einer ersten Hälfte der Periode des FBCLK-Signals auftritt; und Klassifizieren des FBCLK-Signals als voreilend, wenn die REFCLK-Signalflanke innerhalb einer zweiten Hälfte der Periode des FBCLK-Signals auftritt.
Verfahren nach Anspruch 1, ferner umfassend: Erkennen keiner Phase, wenn die REFCLK-Signalflanke nicht innerhalb der Periode des FBCLK-Signals gefunden wird.
Verfahren nach Anspruch 1 oder 2, ferner umfassend: Suchen nach einer zweiten REFCLK-Signalflanke in Bezug auf eine Periode eines zweiten FBCLK-Signals.
Verfahren nach Anspruch 3, ferner umfassend: Ablehnen, wenn beide FBCLK-Flanken als voreilend klassifiziert werden, der Flanke mit der größten Phase und Anwenden einer kleineren Phase auf den Regelkreis.
Verfahren nach Anspruch 3 oder 4, ferner umfassend: Ablehnen, wenn beide FBCLK-Flanken als nacheilend klassifiziert werden, der Flanke mit der größten Phase und Anwenden einer kleineren Phase auf den Regelkreis.
Verfahren nach Anspruch 3, 4 oder 5, ferner umfassend: Anwenden, wenn eine Flanke voreilend ist und eine Flanke nacheilend ist, einer Differenz zwischen den beiden Flanken auf den Regelkreis.
Phasendetektor zur Verwendung in einem Phasenregelkreis, wobei der Phasendetektor so betätigbar ist, dass er den Regelkreis bei minimalen Verriegelungsverlusten phasenverriegelt, und der Phasendetektor Schaltungsanordnung umfasst, die konfiguriert ist zum: Suchen nach einer REFCLK-Signalflanke in Bezug auf eine Periode eines FBCLK-Signals, wobei die REFCLK-Signalflanke ein Referenztaktsignaleingang ist, und das FBCLK-Signal ein Rückführungstaktsignal ist; Klassifizieren, wenn eine REFCLK-Signalflanke gefunden wird, des FBCLK-Signals als nacheilend, wenn die REFCLK-Flanke innerhalb einer ersten Hälfte der Periode des FBCLK-Signals auftritt; und Klassifizieren des FBCLK-Signals als voreilend, wenn die REFCLK-Signalflanke innerhalb einer zweiten Hälfte der Periode des FBCLK-Signals auftritt.
Phasendetektor nach Anspruch 7, wobei die Schaltungsanordnung ferner konfiguriert ist zum: Erkennen keiner Phase, wenn keine REFCLK-Flanke innerhalb der Periode des FBCLK-Signals gefunden wird.
Phasendetektor nach Anspruch 7 oder 8, wobei die Schaltungsanordnung ferner konfiguriert ist zum: Suchen nach einer zweiten REFCLK-Signalflanke in Bezug auf eine Periode eines zweiten FBCLK-Signals.
Phasendetektor nach Anspruch 9, wobei die Schaltungsanordnung ferner konfiguriert ist zum: Ablehnen, wenn beide FBCLK-Flanken als voreilend klassifiziert werden, der Flanke mit einer größten Phase und Anwenden einer kleineren Phase auf den Regelkreis.
Phasendetektor nach Anspruch 9 oder 10, wobei die Schaltungsanordnung ferner konfiguriert ist zum: Ablehnen, wenn beide FBCLK-Flanken als nacheilend klassifiziert werden, der Flanke mit einer größten Phase und Anwenden einer kleineren Phase auf den Regelkreis.
Phasendetektor nach Anspruch 9, 10 oder 11, wobei die Schaltungsanordnung ferner konfiguriert ist zum: Anwenden, wenn eine Flanke voreilend ist und eine Flanke nacheilend ist, einer Differenz zwischen den beiden Flanken auf den Regelkreis.
Phasenregelkreis, umfassend: einen Phasendetektor, der so konfoguriert ist, dass er einen REFCLK-Signaleingang und einen FBCLK-Signaleingang empfängt und ein PHASE-Signal als einen Ausgang ausgibt; einen Phasenkonditionierer, der so konfiguriert ist, dass er das PHASE-Signal vom Phasendetektor empfängt und ein CONDITIONED_PHASE-Signal ausgibt; ein digitales Schleifenfilter, das so konfiguriert ist, dass es das CONDITIONED_PHASE-Signal vom Phasenkonditionierer empfängt, Hochfrequenzkomponenten des CONDITIONED_PHASE-Signals ausfiltert und ein gefiltertes CONDITIONED_PHASE-Signal als einen Ausgang bereitstellt; einen digital gesteuerten Oszillator, der so konfiguriert ist, dass er das gefilterte CONDITIONED_PHASE-Signal empfängt und ein endgültiges Ausgangs-CLK-Signal mit korrekter Phase und Frequenz ausgibt; und einen Teiler, der so konfiguriert ist, dass er das CLK-Signal empfängt und das FBCLK-Signal in einer Rückführungskonfiguration als einen rationalen Multiplikator des REFCLK-Signals an den Phasendetektor übermittelt und ein COUNT-Signal ausgibt, das einer Phasenzählung entspricht; wobei der Phasendetektor ferner konfiguriert ist zum: Suchen nach einer REFCLK-Signalflanke in Bezug auf eine Periode des FBCLK-Signals, wobei die REFCLK-Signalflanke ein Referenztaktsignaleingang ist, und das FBCLK-Signal ein Rückführungstaktsignal ist; Klassifizieren, wenn eine REFCLK-Signalflanke gefunden wird, des FBCLK-Signals als nacheilend, wenn die REFCLK-Flanke innerhalb einer ersten Hälfte der Periode des FBCLK-Signals auftritt; und Klassifizieren des FBCLK-Signals als voreilend, wenn die REFCLK-Signalflanke innerhalb einer zweiten Hälfte der Periode des FBCLK-Signals auftritt.
Phasenregelkreis nach Anspruch 13, wobei der Phasenkonditionierer Schaltungsanordnung umfasst, die konfiguriert ist zum: Ablehnen des PHASE-Signals, wenn das PHASE-Signal größer als eine Schwellengröße ist; Ablehnen des PHASE-Signals, wenn das PHASE-Signal über vorherige Zyklen im Wesentlichen verschieden von einer mittleren PHASE ist; und Vergrößern von Bandbreite, wenn das Mittel des PHASE-Signals über vorherige Zyklen größer als ein Schwellenwert ist.
Phasenregelkreis nach Anspruch 13 oder 14, wobei der Phasendetektor ferner Schaltungsanordnung umfasst, die konfiguriert ist zum: Bereitstellen von null für das PHASE-Signal, wenn keine REFCLK-Flanke innerhalb der FBCLK-Periode gefunden wird.
Phasenregelkreis nach Anspruch 13, 14 oder 15, wobei der Phasendetektor ferner Schaltungsanordnung umfasst, die konfiguriert ist zum: Suchen nach einer zweiten REFCLK-Signalflanke in Bezug auf eine Periode eines zweiten FBCLK-Signals.
Phasenregelkreis nach Anspruch 16, wobei der Phasendetektor ferner Schaltungsanordnung umfasst, die konfiguriert ist zum: Ablehnen, wenn beide FBCLK-Flanken als voreilend klassifiziert werden, der Flanke mit einer größten Phase und Anwenden einer kleineren Phase auf das PHASE-Signal.
Phasenregelkreis nach Anspruch 16 oder 17, wobei der Phasendetektor ferner Schaltungsanordnung umfasst, die konfiguriert ist zum: Ablehnen, wenn beide FBCLK-Flanken als nacheilend klassifiziert werden, der Flanke mit einer größten Phase und Anwenden einer kleineren Phase auf das PHASE-Signal.
Phasenregelkreis nach Anspruch 16, 17 oder 18, wobei der Phasendetektor ferner Schaltungsanordnung umfasst, die konfiguriert ist zum: Anwenden, wenn eine Flanke voreilend ist und eine Flanke nacheilend ist, der Differenz der beiden Flanken auf das PHASE-Signal.
Zweidraht-Kommunikationsprotokollmaschine, umfassend den Phasenregelkreis nach einem der Ansprüche 13 bis 19.