DE102015115581A1

DE102015115581A1 - Halbleitervorrichtung

Info

Publication number: DE102015115581A1
Application number: DE102015115581.8A
Authority: DE
Inventors: Jong-Pil Cho; Young-Joo Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2014-10-10
Filing date: 2015-09-16
Publication date: 2016-04-14
Also published as: CN105515578A; CN105515578B; US20160105188A1; KR102283255B1; US9634674B2; CN113055003A; KR20160042627A

Abstract

Eine Halbleitervorrichtung, welche einen PLL (50), welcher Kandidatentakte von verschiedenen Phasen in Antwort auf einen ersten Takt, welcher von einem Lesegerät über eine Antenne (10) empfangen wird, vorsieht, einen Phasendifferenzdetektor (52), welcher eine Phasendifferenz zwischen dem ersten Takt und einem Takt von den Kandidatentakten erfasst, einen Phasendifferenzcontroller (62, 62b), welcher einen anderen Takt von den Kandidatentakten auswählt, und einen Treiber (30) aufweist, welcher Übertragungsdaten synchron mit dem anderen Takt für das Lesegerät vorsieht.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2014-0136784 , welche am 10. Oktober 2014 eingereicht wurde, deren Gegenstand hiermit durch Bezugnahme mit eingebunden ist.
HINTERGRUND
Das erfinderische Konzept bezieht sich allgemein auf Halbleitervorrichtungen. Genauer bezieht sich das erfinderische Konzept auf Nahfeldkommunikations(NFC = Near Field Communication = Nahfeldkommunikations)-karten (beispielsweise Smartkarten, Chipkarten, integrierte Schaltungs- oder IC-Karten etc.), welche in der Lage sind, getrennt in einem passiven Modus und einem aktiven Modus zu arbeiten, sowie auf Verfahren zum Betreiben derselben.
NFC-Karten sind für einen Betrieb mit einer Vielzahl von Datenendgerätevorrichtungen beziehungsweise Terminalvorrichtungen, auf welche hierin nachstehend als ”Leser” beziehungsweise ”Lesegeräte” Bezug genommen wird, konfiguriert, obwohl die meisten jeweiligen Lesegeräte in der Lage sind, Daten zu einer NFC-Karte ebenso zu senden als auch Daten von der NFC-Karte zu empfangen. Wenn entweder in dem passiven Modus oder dem aktiven Modus gearbeitet wird, ist es wichtig, dass Daten, welche durch eine NFC-Karte zu einem Lesegerät kommuniziert werden, kohärent und für das Lesegerät verständlich sind. Das heißt, dass Daten, welche durch eine NFC-Karte zu einem Lesegerät kommuniziert werden, durch das Lesegerät in einer Art und Weise empfangen werden müssen, welche eine genaue Unterscheidung der Daten erlaubt.
KURZFASSUNG
Ausführungsformen des erfinderischen Konzepts sehen Halbleitervorrichtungen vor, welche in der Lage sind, Daten zuverlässig zu einem Leser beziehungsweise Lesegerät zu kommunizieren.
Gemäß Aspekten des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche eine Antenne aufweist, welche konfiguriert ist, um einen ersten Takt von einem Leser beziehungsweise Lesegerät zu empfangen, einen Phasenregelkreis (PLL = Phase Locked Loop = Phasenregelkreis), welcher konfiguriert ist, um den empfangenen ersten Takt zu empfangen und um m zweite Takte auszugeben, welche Phasendifferenzen unterschiedlich von dem ersten Takt haben, wobei m eine natürliche Zahl ist, einen Phasendifferenzdetektor, welche konfiguriert ist, um den ersten Takt und einen dritten Takt zu empfangen, welcher einer der m zweiten Takte ist, und eine Phasendifferenz zwischen dem ersten Takt und dem dritten Takt zu erfassen, eine Phasendifferenzsteuerung beziehungsweise einen Phasendifferenzcontroller, welcher beziehungsweise welche konfiguriert ist, um die erfasste Phasendifferenz von dem Phasendifferenzdetektor zu empfangen und einen vierten Takt unter den m zweiten Takten auszuwählen, und einen Treiber, welcher konfiguriert ist, um den vierten Takt zu empfangen, welcher durch den Phasendifferenzcontroller ausgewählt ist, und Übertragungsdaten, welche zu dem Lesegerät auszugeben sind, und um die Übertragungsdaten synchronisiert mit dem vierten Takt zu dem Lesegerät auszugeben.
Gemäß Aspekten des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche eine Antenne aufweist, welche konfiguriert ist, um einen ersten Takt von einem Lesegerät zu empfangen, einen Phasenregelkreis (PLL), welcher konfiguriert ist, um den empfangenen ersten Takt zu empfangen und um einen zweiten Takt, welcher eine vorbestimmte Phasendifferenz unterschiedlich von dem ersten Takt hat, auszugeben, einen Treiber, welcher konfiguriert ist, um den zweiten Takt, welcher von dem PLL ausgegeben wird, zu empfangen, und Übertragungsdaten, welche zu dem Lesegerät auszugeben sind, und um die Übertragungsdaten synchronisiert mit dem zweiten Takt zu dem Lesegerät auszugeben, und einen Ausgabecontroller, welcher konfiguriert ist, um eine Größe einer Ausgabe des Treibers zu variieren.
Gemäß Aspekten des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche eine Antenne aufweist, welche konfiguriert ist, um einen ersten Takt von einem Lesegerät zu empfangen, einen Phasenregelkreis (PLL), welcher konfiguriert ist, um den empfangenen ersten Takt zu empfangen und um einen zweiten Takt auszugeben, welcher eine vorbestimmte Phasendifferenz unterschiedlich von dem ersten Takt hat, einen Treiber, welcher konfiguriert ist, um den zweiten Takt, welcher von dem PLL ausgegeben wird zu empfangen und Übertragungsdaten, welche zu dem Lesegerät auszugeben sind, und um die Übertragungsdaten synchronisiert mit dem zweiten Takt zu dem Lesegerät auszugeben, und einen Tastverhältniscontroller beziehungsweise eine Tastverhältnissteuerung welcher beziehungsweise welche konfiguriert ist, um ein Tastverhältnis der Übertragungsdaten, welche für den Treiber vorgesehen sind, zu variieren.
Gemäß Aspekten des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, welche eine Antenne aufweist, welche konfiguriert ist, um einen ersten Takt von einem Lesegerät zu empfangen, einen Takterzeuger, welcher konfiguriert ist, um den ersten Takt zu empfangen und um einen zweiten Takt zu erzeugen durch ein Ermöglichen, dass der erste Takt vorbeigeführt beziehungsweise umgeleitet wird, wenn eine erste Bedingung erfüllt ist, und einen zweiten Takt zu erzeugen, welcher eine vorbestimmte Phasendifferenz von dem ersten Takt hat, wenn eine zweite Bedingung erfüllt ist, und einen Treiber, welcher konfiguriert ist, um den zweiten Takt, welcher durch den Takterzeuger erzeugt wird zu empfangen und Übertragungsdaten, welche zu dem Lesegerät auszugeben sind, und um die Übertragungsdaten synchronisiert mit dem zweiten Takt zu dem Lesegerät auszugeben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Das Obige, andere Merkmale und verbundene Vorteile des erfinderischen Konzepts werden deutlich werden bei einer Betrachtung von bestimmten Ausführungsformen davon unter Bezugnahme auf die beigefügten Zeichnungen, in welchen:
1 ein Blockschaltbild ist, welches eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
2 ein Schaltbild ist, welches in einem Beispiel den spannungsgesteuerten Oszillator (VCO = Voltage Controlled Oscillator = spannungsgesteuerter Oszillator) 54 der 1 weiter veranschaulicht;
3, 4, 5 und 6 jeweilige Blockschaltbilder sind, welche Halbleitervorrichtungen gemäß verschiedenen Ausführungsformen des erfinderischen Konzepts veranschaulichen;
7, 8 und 9 jeweilige Kurvenverlaufsdiagramme sind, welche verschiedene Operationen veranschaulichen, welche durch die Halbleitervorrichtung durchgeführt werden, welche in einer der 4, 5 und 6 gezeigt ist;
10 und 11 jeweilige Blockschaltbilder sind, welche Halbleitervorrichtungen gemäß zusätzlichen Ausführungsformen des erfinderischen Konzepts veranschaulichen;
12 ein Kurvenverlaufsdiagramm ist, welches verschiedene Operationen veranschaulicht, welche durch die Halbleitervorrichtung der 11 durchgeführt werden;
13 ein Blockschaltbild ist, welches ein Ein-Chip-System (SoC = System-on-Chip = Ein-Chip-System) veranschaulicht, welches eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren kann;
14 ein Blockschaltbild ist, welches ein elektronisches System veranschaulicht, welches eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren kann; und
15, 16 und 17 jeweils elektronische Vorrichtungen veranschaulichen, welche ein Halbleitersystem oder Halbleitervorrichtungen gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren können.
DETAILLIERTE BESCHREIBUNG
Bestimmte Ausführungsformen des erfinderischen Konzepts werden hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Das erfinderische Konzept kann jedoch in vielen unterschiedlichen Formen ausgeführt werden und sollte nicht als nur auf die veranschaulichten Ausführungsformen beschränkt betrachtet werden. Vielmehr sind diese Ausführungsformen vorgesehen, so dass diese Offenbarung gewissenhaft und vollständig sein wird, und das Konzept des erfinderischen Konzepts Fachleuten vollständig übermitteln wird, und das erfinderische Konzept wird nur durch die beigefügten beziehungsweise angehängten Ansprüche definiert werden. Über die Zeichnungen und die Beschreibung hinweg werden gleiche Bezugszeichen verwendet, um gleiche oder ähnliche Elemente zu bezeichnen.
Es wird verstanden werden, dass wenn auf ein Element oder eine Schicht Bezug genommen wird als ”auf” oder ”verbunden mit” einem anderen Element oder einer anderen Schicht, es direkt auf oder verbunden mit dem anderen Element oder der anderen Schicht sein kann, oder zwischenliegende Elemente oder Schichten gegenwärtig sein können. Im Gegensatz dazu sind, wenn auf ein Element Bezug genommen wird als ”direkt auf” oder ”direkt verbunden mit” einem anderen Element oder Schicht, keine zwischenliegenden Elemente oder Schichten gegenwärtig. Wenn hierin verwendet schließt der Begriff ”und/oder” eine beliebige und alle Kombinationen eines oder mehrerer der zugehörigen aufgelisteten Gegenstände ein.
Die Verwendung der Begriffe ”einer/eine/eines” und ”der/die/das” und ähnlicher Bezugnahmen in dem Zusammenhang des Beschreibens des erfinderischen Konzepts (insbesondere im Zusammenhang der folgenden Ansprüche) sind als sowohl den Singular als auch den Plural umfassend zu betrachten, solange nicht anderweitig hierin angezeigt oder deutlich durch den Zusammenhang widersprochen. Die Begriffe ”aufweisend”, ”habend”, ”einschließlich” und ”enthaltend” sind als offene Begriffe anzusehen (das heißt bedeutend ”aufweisend beziehungsweise einschließend, jedoch nicht beschränkt auf”), solange nicht anderweitig angemerkt.
Es wird verstanden werden, dass obwohl die Begriffe erster/erste/erstes, zweiter/zweite/zweites etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt sein sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Demnach könnte beispielsweise ein erstes Element, eine erste Komponente beziehungsweise ein erster Bestandteil oder eine erste Sektion, welche untenstehend diskutiert sind, danach als ein zweites Element, eine zweite Komponente oder eine zweite Sektion benannt werden.
Solange nicht anderweitig definiert, haben alle technischen und wissenschaftlichen Begriffe, welche hierin verwendet werden, dieselbe Bedeutung wie sie herkömmlicherweise durch einen Fachmann in dem Fachgebiet, zu welchem dieses erfinderische Konzept gehört, verstanden werden. Die Verwendung von einem und allen Beispielen oder beispielhaften Begriffen, welche hierin vorgesehen sind, ist lediglich vorgesehen, um das erfinderische Konzept besser zu beleuchten und ist nicht eine Beschränkung des Umfangs des erfinderischen Konzepts, solange nicht anderweitig spezifiziert. Weiterhin dürfen, solange nicht anderweitig definiert, alle Begriffe, welche in allgemein verwendeten Wörterbüchern definiert sind, nicht übermäßig interpretiert werden.
Hierin nachstehend wird eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts unter Bezugnahme auf die 1 und 2 beschrieben werden. 1 ist ein Blockschaltbild, welches die Halbleitervorrichtung veranschaulicht, und 2 ist ein Schaltbild, welches in einem Beispiel den spannungsgesteuerten Oszillator (VCO = Voltage Controlled Oscillator = spannungsgesteuerter Oszillator) 54 der 1 weiter veranschaulicht.
Unter Bezugnahme auf 1 weist die Halbleitervorrichtung (beispielsweise eine Nahfeldkommunikations(NFC = Near Field Communication = Nahfeldkommunikations)-Karte) allgemein eine Antenne 10, einen Takterzeuger 20 und einen Treiber 30 auf.
Die Begriffe ”Einheit” oder ”Modul” sind austauschbare Verwendungen, um eine Software- und/oder Hardware-Komponente zu bezeichnen, wie beispielsweise ein Field Programmable Gate Array (FPGA = Field Programmable Gate Array = feldprogrammierbare Gatter-Anordnung) oder eine anwendungsspezifische integrierte Schaltung (ASIC = Application Specific Integrated Circuit = anwendungsspezifische integrierte Schaltung), welche in der Lage sind, bestimmte Aufgaben durchzuführen oder bestimmte Funktionalitäten vorzusehen. In einigen Ausführungsformen kann eine Einheit oder ein Modul vorteilhafterweise konfiguriert sein, um sich in dem adressierbaren Speichermedium zu befinden und/oder für eine Ausführung durch einen oder mehrere Prozessoren konfiguriert sein. Demnach kann eine Einheit oder ein Modul beispielsweise Komponenten beziehungsweise Bestandteile wie beispielsweise Softwarekomponenten, objektorientierte Softwarekomponenten, Klassenkomponenten und Taskkomponenten, Prozesse beziehungsweise Vorgänge, Funktionen, Attribute, Prozeduren, Subroutinen beziehungsweise Unterroutinen, Segmente vom Programmcode, Treiber, Firmware, Mikrocode, Schaltkreise, Daten, Datenbanken, Datenstrukturen, Tabellen, Arrays beziehungsweise Anordnungen beziehungsweise Matrizen und Variablen aufweisen. Die Funktionalität, welche durch die beispielhaften Einheiten oder Module vorgesehen sind, welche hierin nachstehend beschrieben sind, können in wenigere Komponenten kombiniert werden oder in zusätzliche Komponenten gemäß verschiedenen Designs getrennt werden.
Die Antenne 10 ist konfiguriert, um (ein) Signale(e) drahtlos zwischen der Halbleitervorrichtung und einem kompatiblen Leser beziehungsweise Lesegerät zu kommunizieren. In bestimmten Ausführungsformen des erfinderischen Konzepts werden Signale, welche zwischen der Halbleitervorrichtung und dem Lesegerät kommuniziert werden, definiert werden oder konfiguriert werden in Übereinstimmung mit einem oder mehreren herkömmlicherweise verstandenen Nahfeldkommunikations(NFC)-Protokollen. Der Umfang des erfinderischen Konzepts ist jedoch nicht nur auf solche Ausführungsformen beschränkt.
Der Takterzeuger 20 kann verwendet werden, um ein Signal, welches von dem Lesegerät zu der NFC-Karte über die Antenne 10 übertragen wird, zu empfangen, und um einen Übertragungstakt T_CK zu erzeugen, wobei der Übertragungstakt nachfolgend verwendet wird, um Übertragungsdaten T_DATA zu erzeugen. Der Takterzeuger 20, welcher in 1 gezeigt ist, weist einen Taktempfänger CLK_REC 40, einen Phasenregelkreis PLL 50 und einen Phasensynchronisierer 60 auf.
Der Taktempfänger 40 empfängt das Signal, welches von dem Lesegerät (beispielsweise) über den ersten Kondensator C1 übertragen wird, erzeugt einen Referenztakt R_CK basierend auf dem empfangenen Signal und sieht den erzeugten Referenztakt R_CK für den PLL 50 vor. Hier wird der Referenztakt R_CK die erste Frequenz f1 (beispielsweise 13,56 MHz) haben.
Der PLL 50 der 1 weist einen ersten Frequenzteiler (1/N) 51, einen ersten Phasendifferenzdetektor (PD1) 52, eine Ladungspumpe und Schleifenfilter (CP + LPF = charge pump + loop filter = Ladungspumpe + Schleifenfilter) 53, einen spannungsgesteuerten Oszillator (VCO = voltage controlled oscillator = spannungsgesteuerter Oszillator) 54, einen zweiten Frequenzteiler (1/2) 55 und einen dritten Frequenzteiler (1/N) 56 auf.
Der erste Frequenzteiler (1/N) 51 empfängt den Referenztakt R_CK, teilt ihn in seiner Frequenz herab (beispielsweise durch 1/N, wobei ”N” eine natürliche Zahl ist) und sieht die resultierende geteilte Frequenz für den ersten Phasendifferenzdetektor 52 vor.
Der erste Phasendifferenzdetektor 52 kann verwendet werden, um ein Phasendifferenzsignal zu erzeugen durch ein Vergleichen der Phase eines Taktsignals, welches durch den ersten Frequenzteiler (1/N) 51 vorgesehen wird, mit einer Phase eines Taktsignals, welches durch den VCO 54 vorgesehen wird, wie (beispielsweise) durch den zweiten und dritten Frequenzteiler (1/2 und 1/N) 55 und 56 vorgesehen.
In bestimmten Ausführungsformen des erfinderischen Konzepts kann das Phasendifferenzsignal ein HERAUF- beziehungsweise UP-Erfassungssignal und ein HERAB- beziehungsweise DOWN-Erfassungssignal aufweisen. Das heißt, wenn die Phase des Taktsignals, welches durch den zweiten und den dritten Frequenzteiler (1/2 und 1/N) 55 und 56 vorgesehen ist, der Phase des Taktsignals, welches durch den ersten Frequenzteiler (1/N) 51 vorgesehen ist, nacheilt, wird der erste Phasendifferenzdetektor 52 ein UP-Erfassungssignal erzeugen. Im Gegensatz dazu wird, wenn die Phase des Taktsignals, welches durch den zweiten und den dritten Frequenzteiler (1/2 und 1/N) 55 und 56 vorgesehen ist, der Phase des Taktsignals, welches durch den ersten Frequenzteiler (1/N) 51 vorgesehen ist, vorauseilt, der erste Phasendifferenzdetektor 52 ein DOWN-Erfassungssignal erzeugen.
Die Ladungspumpe und Schleifenfilter (CP + LPF) 53 führt eine Ladungspumpoperation in Antwort auf das Phasendifferenzsignal, welches durch den ersten Phasendifferenzdetektor 52 vorgesehen ist, durch und kann auch verwendet werden, um eine oszillierende Spannung zu erzeugen, welche an den VCO 54 angelegt wird.
Demnach führt, wenn das UP-Erfassungssignal durch den ersten Phasendifferenzdetektor 52 ausgegeben wird, die Ladungspumpe und Schleifenfilter (CP + LPF) 53 eine positive Ladungspumpoperation in Antwort auf das UP-Erfassungssignal durch und erzeugt eine oszillierende Spannung, welche der heraufgepumpten elektrischen Ladung entspricht und sieht die oszillierende Spannung für den VCO 54 vor. Abwechselnd führt, wenn das DOWN-Erfassungssignal durch den ersten Phasendifferenzdetektor 52 vorgesehen wird, die Ladungspumpe und Schleifenfilter (CP + LPF) 53 eine negative Ladungspumpoperation in Antwort auf das DOWN-Erfassungssignal durch und erzeugt eine oszillierende Spannung, welche der herabgepumpten elektrischen Ladung entspricht und sieht die oszillierende Spannung für den VCO 54 vor.
In Antwort auf das Voranstehende wird der VCO 54 m Kandidatentakte ausgeben, wobei ”m” eine natürliche Zahl ist. In dieser Hinsicht können die Kandidatentakte in bestimmten Ausführungsformen des erfinderischen Konzepts durch die Gleichung [(360°/m) × k] definiert werden, wobei ”k” eine natürliche Zahl kleiner als oder gleich m ist. Demnach wird jeder der m Kandidatentakte eine jeweilige Phase haben, welche von dem Referenztakt R_CK abgeleitet ist, und entsprechend zu der oszillierenden Spannung, welche in Antwort auf den Betrieb der Ladungspumpe und des Schleifenfilters (CP + LPF) 53 vorgesehen ist.
In bestimmten Ausführungsformen des erfinderischen Konzepts, wie der einen, welche in 2 gezeigt ist, kann der VCO 54 als ein Ringoszillator ausgeführt sein, welcher ”m” Inverter (beispielsweise IV1 bis IVm) aufweist, andere VCO-Konfigurationen können jedoch alternierend verwendet werden.
Bezug nehmend nach wie vor auf 1 empfängt der zweite Frequenzteiler (1/2) 55 eine Ausgabe des VCO 54 und teilt seine Frequenz (beispielsweise durch 1/2) herab, um eine geteilte Frequenz für den dritten Frequenzteiler (1/N) 56 vorzusehen. Demnach kann die Ausgabe des VCO 54 als eine zweite Frequenz f2 (beispielsweise 27,12 MHz) habend verstanden werden.
Der dritte Frequenzteiler (1/N) 56 empfängt eine Ausgabe des zweiten Frequenzteilers (1/2) 55 und teilt die Frequenz davon (beispielsweise durch 1/N) herab und danach sieht er eine resultierende geteilte Frequenz für den ersten Phasendifferenzdetektor 52 vor. In einigen Ausführungsformen des erfinderischen Konzepts wird die Ausgabe des zweiten Frequenzteilers (1/2) 55 wieder die erste Frequenz f1 (beispielsweise 13,56 M) haben.
In dem Beispiel, welches in 1 veranschaulicht ist, empfängt der Phasensynchronisierer 60 eine Ausgabe des PLL 20, erzeugt den Übertragungstakt T_CK, welcher verwendet wird, um die Übertragungsdaten T_DATA basierend auf der Ausgabe des PLL 20 auszugeben. Demnach kann der erzeugte Übertragungstakt T_CK für den Treiber 30 vorgesehen werden und verwendet werden, um die Übertragungsdaten T_DATA, welche durch das Lesegerät vorgesehen werden zu erzeugen (oder wiederherzustellen).
Hier weist der Phasensynchronisierer 60 einen Multiplexer (MUX), einen zweiten Phasendifferenzdetektor (PD2) 61, einen Phasendifferenzcontroller beziehungsweise eine Phasendifferenzsteuerung (PC) 62, einen vierten Frequenzteiler (1/2) 65 und eine variable Verzögerungsleitung (VDL) 66 auf. Der Multiplexer (MUX) wählt einen der Kandidatentakte (360°/m), welche durch den VCO 54 vorgesehen sind, gemäß einem Steuerwert k, welcher durch den Phasendifferenzcontroller 62 vorgesehen ist, aus, wobei ”k” ein natürlicher Wert von weniger als oder gleich m ist. In bestimmten Ausführungsformen des erfinderischen Konzepts wird der Steuerwert k mit einem anfänglichen Wert, welcher durch einen Nutzer definiert wird, eingestellt werden und in dem Speicher 63 gespeichert werden.
Der zweite Phasendifferenzdetektor 61 empfängt den Referenztakt R_CK von dem Taktempfänger 40, empfängt einen Takt, welcher aus den m Kandidatentakten, die von dem VCO 54 gemäß dem Steuerwert k ausgegeben werden, ausgewählt ist, und erfasst eine Phasendifferenz zwischen diesen zwei Signalen. Der Phasendifferenzcontroller 62 wiederum empfängt die Phasendifferenz, welche durch den zweiten Phasendifferenzdetektor 61 erfasst wird, und vergleicht diesen Wert mit einer vorbestimmten Zielphasendifferenz, um den Steuerwert k zu erzeugen. In einigen Ausführungsformen des erfinderischen Konzepts wird die vorbestimmte Zielphasendifferenz beispielsweise 0° sein, und die vorbestimmte Zielphasendifferenz kann in dem Speicher 63 gespeichert werden. In diesem Fall wird, wenn der Steuerwert k, welcher für den Multiplexer (MUX) vorgesehen ist, nicht m ist, der Phasendifferenzcontroller 62 den Steuerwert k zu m ändern. In anderen Ausführungsformen des erfinderischen Konzepts jedoch wird die vorbestimmte Zielphasendifferenz 180° sein, und in solchen Fällen wird, wenn der Steuerwert k, welcher für den Multiplexer (MUX) vorgesehen ist, nicht m/2 ist, der Phasendifferenzcontroller 62 den Steuerwert k zu m/2 ändern.
Wie obenstehend beschrieben ist, kann die vorbestimmte Zielphasendifferenz durch den Nutzer eingestellt werden oder kann gemäß Betriebsumständen variieren. Demnach kann der Phasendifferenzcontroller 62 die Phasendifferenz, welche von dem zweiten Phasendifferenzdetektor 61 erfasst wird, mit der vorbestimmten Zielphasendifferenz vergleichen und den Steuerwert k ausgeben.
In einigen Ausführungsformen des erfinderischen Konzepts kann die vorbestimmte Zielphasendifferenz unter Berücksichtigung einer ersten Zeit Td1 eingestellt werden, in welcher der Referenztakt R_CK von dem Lesegerät empfangen wird, und einer zweiten Zeit Td2, in welcher eine Ausgabe des Treibers 30 für das Lesegerät vorgesehen ist.
Hinsichtlich der Ausführungsform, welche in 1 gezeigt ist, kann der Speicher 63, welcher in dem Phasensynchronisierer 60 vorgesehen ist, andernorts platziert sein oder funktional durch ein anderes Element (beispielsweise ein Register) ersetzt sein. Beispielsweise kann ein extern angeordneter Speicher vorgesehen sein für eine Verwendung in Bezug auf den Phasensynchronisierer 60 und den Phasendifferenzcontroller 62.
Der vierte Frequenzteiler (1/2) 65 empfängt eine Ausgabe des Multiplexers (MUX) und teilt seine Frequenz (beispielsweise durch 1/2), um dieselbe für die variable Verzögerungsleitung 66 vorzusehen, wobei in einigen Ausführungsformen des erfinderischen Konzepts, die Ausgabe des vierten Frequenzteilers (1/2) 65 die erste Frequenz f1 (beispielsweise 13,56 M) haben wird.
Die variable Verzögerungsleitung 66 empfängt eine Ausgabe des Phasendifferenzcontrollers 62 und eine Feinabstimmung beziehungsweise ein Feintuning kann durchgeführt werden, um die Ausgabe des vierten Frequenzteilers (1/2) 65 dazu zu veranlassen, sich der vorbestimmten Zielphasendifferenz hinsichtlich des Referenztakts R_CK anzunähern.
Das heißt, dass in der Halbleitervorrichtung der 1 sowohl die Grobabstimmung beziehungsweise das Grobtuning als auch die Feinabstimmung beziehungsweise das Feintuning verwendet werden, um den Übertragungstakt T_CK zu erzeugen, welcher die vorbestimmte Zielphasendifferenz hinsichtlich des Referenztakts R_CK hat.
Wie obenstehend beschrieben ist kann die Grobabstimmung derart durchgeführt werden, dass der Multiplexer (MUX) die Ausgabe des VCO 54 gemäß dem Steuerwert k basierend auf der Ausgabe des Phasendifferenzcontrollers 62 auswählt, und die Feinabstimmung kann durchgeführt werden derart, dass die variable Verzögerungsleitung 66 die Ausgabe des vierten Frequenzteilers (1/2) 65 dazu veranlasst, sich der vorbestimmten Zielphasendifferenz hinsichtlich des Referenztakts R_CK durch die Ausgabe des Phasendifferenzcontrollers 62 anzunähern.
Der resultierende Übertragungstakt T_CK wird für den Treiber 30 vorgesehen, wobei der Treiber 30 ebenso die Übertragungsdaten T_DATA empfängt. In dieser Hinsicht kann der Treiber 30 die Übertragungsdaten T_DATA synchron beziehungsweise gleichzeitig mit dem Übertragungstakt T_CK empfangen, um dadurch die synchronen Übertragungsdaten für die Antenne 10 über eine erste Induktivität beziehungsweise einen ersten Induktor L1 und einen zweiten und einen dritten Kondensator C2 und C3 vorzusehen.
Hierin nachstehend wird der Betrieb der Halbleitervorrichtung, welche in Bezug auf 1 beschrieben ist, beschrieben werden. In der folgenden Beschreibung wird zum Zweck der angenehmen Erklärung angenommen, dass ”m” 36 ist, ein anfänglicher Wert des Steuerwerts k 1 ist und die vorbestimmte Zielphasendifferenz 30° ist.
Unter dieser Annahme erzeugt bei einem Empfangen eines NFC-Signals von dem Lesegerät über die Antenne 10 der Taktempfänger 40 den Referenztakt R_CK von dem empfangenen NFC-Signal und stellt den Referenztakt R_CK dem PLL 50 zur Verfügung.
Der VCO 54 des PLL 50 erzeugt dann 36 Kandidatentakte (beispielsweise 360°/36 × 1) aus dem Referenztakt R_CK.
Da der anfängliche Wert von k 1 ist, gibt der Multiplexer (MUX) einen Takt unter den 36 Kandidatentakten aus, wobei der Takt eine Phasendifferenz von 10° hinsichtlich des Referenztakts R_CK hat.
Der zweite Phasendifferenzdetektor 61 erfasst eine Phasendifferenz des Taktes, welcher eine Phasendifferenz von 10° zwischen dem Referenztakt R_CK und dem Referenztakt R_CK, welcher von dem Multiplexer (MUX) ausgegeben wird, hat. Die erfasste Phasendifferenz von 10° wird für den Phasendifferenzcontroller 62 vorgesehen. Der Phasendifferenzcontroller 62 vergleicht die Phasendifferenz (beispielsweise 10°), welche von dem zweiten Phasendifferenzdetektor 61 vorgesehen wird, mit der vorbestimmten Zielphasendifferenz, welche in dem Speicher 63 gespeichert ist. Da aber die vorbestimmte Zielphasendifferenz 30° ist, ändert der Phasendifferenzcontroller 62 den Steuerwert k zu 3.
Hier kann die vorbestimmte Zielphasendifferenz, welche in dem Speicher 63 gespeichert ist, unter Berücksichtigung der ersten Zeit Td1 eingestellt werden, in welcher der Referenztakt R_CK von dem Lesegerät empfangen wird, und der zweiten Zeit Td2, in welcher eine Ausgabe des Treibers 30 für das Lesegerät vorgesehen wird. Zusätzlich kann der Phasendifferenzcontroller 62 den Steuerwert k auf einen unterschiedlichen Wert ändern, um es dem Übertragungstakt T_CK zu erlauben, die vorbestimmte Zielphasendifferenz, welche in dem Speicher 63 gespeichert ist, genau unter Berücksichtigung der ersten Zeit Td1, in welcher der Referenztakt R_CK von dem Lesegerät empfangen wird, und der zweiten Zeit Td2, in welcher eine Ausgabe des Treibers 30 für das Lesegerät vorgesehen wird, zu reflektieren.
Das heißt, dass die erste Zeit Td1, in welcher der Referenztakt R_CK von dem Lesegerät empfangen wird, und die zweite Zeit Td2, in welcher eine Ausgabe des Treibers 30 für das Lesegerät vorgesehen wird, in Betracht gezogen worden sein können. Alternativ kann der Phasendifferenzcontroller 62 nachfolgend den Steuerwert k ändern, um die erste Zeit Td1 und die zweite Zeit Td2 später zu reflektieren.
Wie obenstehend beschrieben ist, wird der Multiplexer (MUX), welcher einen neuen Steuerwert k (beispielsweise 3) von dem Phasendifferenzcontroller 62 empfangen hat, einen Takt unter den 36 Kandidatentakten, welche von dem VCO 54 vorgesehen sind, ausgeben, wobei der Takt eine Phasendifferenz von 30° hinsichtlich des Referenztakts R_CK hat.
Die variable Verzögerungsleitung 66, welche den Takt, welcher eine Phasendifferenz von 30° hinsichtlich des Referenztakts R_CK hat, empfangen hat, kann eine Feinabstimmung durchführen, um den Ausgabetakt zu veranlassen, sich an die vorbestimmte Zielphasendifferenz anzunähern, und kann das Feinabstimmungsergebnis als den Übertragungstakt T_CK ausgeben.
Der Treiber 30 empfängt den Übertragungstakt T_CK sowie die Übertragungsdaten T_DATA und sieht demzufolge Übertragungsdaten T_DATA synchronisiert mit dem Übertragungstakt T_CK für die Antenne 10 vor derart, dass die Antenne 10 und darauf bezogene Schaltkreise die synchronisierten Übertragungsdaten für das Lesegerät zur Verfügung stellen können.
Wie obenstehend beschrieben ist, erzeugt in der Halbleitervorrichtung der 1 der Phasensynchronisierer 60 den Übertragungstakt T_CK, welcher eine vorbestimmte Zielphasendifferenz hinsichtlich des Referenztakts R_CK hat, und kann die Übertragungsdaten T_DATA an das Lesegerät ausgeben. Demnach wird die Möglichkeit einer Phasenverzerrung beziehungsweise Phasenverschiebung in dem Signal, welches von der NFC-Karte zu dem Lesegerät übertragen wird, beträchtlich verringert werden, und die Übertragungsdaten T_DATA werden zuverlässiger für das Lesegerät während eines Aktivmodusbetriebs der Halbleitervorrichtung vorgesehen werden.
3 ist ein Blockschaltbild, welches eine Halbleitervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Die Halbleitervorrichtung der 3 ist im Wesentlichen ähnlich zu der Halbleitervorrichtung der 1 mit Ausnahme in den angemerkten Unterschieden, welche hierin nachstehend beschrieben sind.
Bezug nehmend auf 3 weist in der Halbleitervorrichtung ein Phasensynchronisierer 60a, welcher geringfügig unterschiedlich von dem Phasensynchronisierer 60 der 1 ist, weiterhin einen Feldniveaudetektor beziehungsweise Feldpegeldetektor (FLD) 67 auf. Der Feldpegeldetektor 67 kann verwendet werden, um ein Niveau beziehungsweise einen Pegel eines Felds, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, zu erfassen, und Erfassungsergebnisse für den Phasendifferenzcontroller (PC) 62 vorzusehen. Auf diese Art und Weise kann der Phasendifferenzcontroller 62 den Steuerwert k, welcher für den Multiplexer (MUX) vorgesehen ist, unter Berücksichtigung einer Ausgabe des Feldpegeldetektors 67 bestimmen.
Demnach kann in bestimmten Ausführungsformen des erfinderischen Konzepts eine vorbestimmte Zielphasendifferenz, welche im Speicher 63 gespeichert ist, unter Berücksichtigung der Ausgabe des Feldpegeldetektors 67 bestimmt werden. Das heißt, der Feldpegeldetektor 67 kann verwendet werden, um die vorbestimmte Zielphasendifferenz, welche in dem Speicher 63 gespeichert ist, unter Berücksichtigung des Pegels des Feldes, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, zu aktualisieren. Um die Operation durchzuführen, kann der Feldpegeldetektor 67 einen Prozessor oder einen getrennten Prozessor (nicht gezeigt), welcher diese Operation steuert, aufweisen. Demnach kann die vorbestimmte Zielphasendifferenz, welche in dem Speicher 63 gespeichert ist, verringert werden, wenn der Pegel des Felds, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, beispielsweise zunimmt. Und da der Übertragungstakt T_CK unter Berücksichtigung des Pegels des Feldes erzeugt wird, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, können die Übertragungsdaten T_DATA zuverlässiger für das Lesegerät vorgesehen werden.
4 ist ein Blockschaltbild, welches eine Halbleitervorrichtung gemäß noch einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Wie vorstehend werden nur materielle Unterschiede zwischen den Ausführungsformen, welche hinsichtlich den 1 und 2 beschrieben sind, in Bezug auf die Ausführungsform der 1 diskutiert werden.
Bezug nehmend auf 4 ist in der Halbleitervorrichtung (beispielsweise NFC-Karte) der PLL 50 der 1 und 2 ausgelassen, und nur ein Takterzeuger 60b wird verwendet, um den Übertragungstakt T_CK zu erzeugen. Hier weist der Takterzeuger 60b einen Erzeuger (BYBASS OR ΔPHASE) 68b und einen Phasendifferenzcontroller (PC) 62b auf.
Wenn der Referenztakt R_CK, welcher durch den Taktempfänger (CLK_REC) 40 vorgesehen wird, eine vorbestimmte erste Bedingung erfüllt, erlaubt es der Erzeuger 68b, dass der Referenztakt R_CK umgeleitet wird, und erzeugt den Übertragungstakt T_CK. Wenn der Referenztakt R_CK, welcher durch den Taktempfänger 40 vorgesehen wird, eine vorbestimmte zweite Bedingung erfüllt, erzeugt der Erzeuger 68b den Übertragungstakt T_CK unter der Steuerung des Phasendifferenzcontrollers 62b. Demnach kann, wenn der Referenztakt R_CK, welcher durch den Taktempfänger 40 vorgesehen wird, die vorbestimmte zweite Bedingung erfüllt, der Phasendifferenzcontroller 62b den Erzeuger 68b steuern, um den Übertragungstakt T_CK zu veranlassen, eine vorbestimmte Zielphasendifferenz hinsichtlich des Referenztakts R_CK zu haben.
Mit dieser vereinfachten Konfiguration kann eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts den Übertragungstakt T_CK erzeugen, welcher die vorbestimmte Zielphasendifferenz hinsichtlich des Referenztakts R_CK hat. Demnach können die Übertragungsdaten T_DATA zuverlässiger für das Lesegerät während eines aktiven Modus der NFC-Karte vorgesehen werden.
5 ist ein Blockschaltbild, welches eine Halbleitervorrichtung gemäß noch einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht.
Bezug nehmend auf die 1 und 5 weist die Halbleitervorrichtung der 5 den PLL 50 auf, welcher verwendet wird, um den Übertragungstakt T_CK zu erzeugen, welcher mit einem Referenztakt R_CK synchronisiert ist. Wieder wird dieser Übertragungstakt T_CK für einen Treiber 32 vorgesehen. Die Halbleitervorrichtung der 5 jedoch weist einen Ausgangscontroller beziehungsweise eine Ausgangssteuerung 70 auf, welcher eine Größe eines Ausgangssignals DO, welches durch den Treiber 32 vorgesehen wird, variiert, wobei der Ausgangscontroller 70 einen Feldpegeldetektor (FLD) 71 und einen Treibercontroller beziehungsweise eine Treibersteuerung (DRC) 72 aufweisen kann.
Der Feldpegeldetektor 71 kann verwendet werden, um den Pegel eines Feldes zu erfassen, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird und um ein Erfassungsergebnis für den Treibercontroller 72 vorzusehen. Der Treibercontroller 72 kann verwendet werden, um die Größe des Ausgangssignals DO, welches durch den Treiber 32 vorgesehen ist, unter Berücksichtigung einer Ausgabe des Feldpegeldetektors 71 zu steuern.
Das heißt, dass, wenn der Feldpegel, welcher zwischen dem Lesegerät und der Antenne 10 erzeugt wird, relativ niedrig ist, der Treibercontroller 72 die Größe des Ausgangssignals DO, welches durch den Treiber 32 vorgesehen ist, verringern kann. Wenn jedoch der Feldpegel, welcher zwischen dem Lesegerät und der Antenne 10 erzeugt wird, relativ hoch ist, kann der Treibercontroller 72 die Größe des Ausgangssignals DO erhöhen. Demnach können, da die Größe des Ausgangssignals DO, welches durch den Treiber 32 vorgesehen ist, unter Berücksichtigung des Pegels des Feldes, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, gesteuert wird, die Übertragungsdaten T_DATA zuverlässiger für das Lesegerät vorgesehen werden.
6 ist ein Blockschaltbild einer Halbleitervorrichtung gemäß noch einer anderen Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 6 weist die Halbleitervorrichtung einen Ausgangscontroller 70a auf, welcher einen ersten Entlader 73 und einen zweiten Entlader 74 aufweist.
Der erste Entlader 73 kann mit einem ersten Signalweg beziehungsweise Signalpfad verbunden sein, welcher verwendet wird, um den Referenztakt R_CK, welcher von der Antenne 10 vorgesehen wird, zu dem PLL 50 zu kommunizieren, und der zweite Entlader 74 kann mit einem zweiten Signalweg verbunden sein, welcher verwendet wird, um die Übertragungsdaten T_DATA, welche mit einem Übertragungstakt T_CK synchronisiert sind, wie er von dem Treiber 30 vorgesehen wird, zu der Antenne 10 zu kommunizieren. (Obwohl der Ausgangscontroller 70a sowohl den ersten als auch den zweiten Entlader 73 und 74 aufweist, können einer des ersten Entladers 73 und des zweiten Entladers 74 in anderen Ausführungsformen des erfinderischen Konzepts ausgelassen sein.) Demzufolge sind, wenn die Übertragungsdaten T_DATA bei einem niedrigen Pegel sind, der erste und der zweite Entlader 73 und 74 in die Lage versetzt, eine Größe eines Ausgangssignals DO, welches durch den Treiber 30 vorgesehen ist, zu steuern.
In bestimmten Ausführungsformen des erfinderischen Konzepts kann jeder des ersten und des zweiten Entladers 73 und 74 einen Transistor aufweisen, welcher angesteuert wird, während die Übertragungsdaten T_DATA bei einem niedrigen Pegel sind und welcher einen Ausgangsport des Treibers 30 mit einem Masseport verbindet, Aspekte der vorliegenden Offenbarung sind jedoch nicht darauf beschränkt.
Hierin nachstehend werden bestimmte und verschiedene Operationen (oder Funktionalitäten), welche durch die voranstehend beschriebenen Halbleitervorrichtungen durchgeführt werden, weiterhin unter Bezugnahme auf wenigstens eine der 7, 8 und 9 beschrieben werden.
Unter Bezugnahme auf 7 sind der erste und der zweite Entlader 73 und 74 während einer Zeitdauer deaktiviert, in welcher die Übertragungsdaten T_DATA nicht für den Treiber 30 vorgesehen sind in einem Modulation-Niedrig-Zeitdauer M_L.
Der erste und der zweite Entlader 73 und 74 sind während einer Zeitdauer, in welcher die Übertragungsdaten T_DATA bei einem hohen Pegel H sind, deaktiviert und sind während einer Zeitdauer, in welcher die Übertragungsdaten T_DATA bei einem niedrigen Pegel L sind, aktiviert, während die Zeitdauer, in welcher die Übertragungsdaten T_DATA dem Treiber 30 zur Verfügung gestellt werden, eine Modulation-Hoch-Zeitdauer M_H ist.
Wenn der erste und der zweite Entlader 73 und 74 aktiviert sind, kann die Ausgabe DO des Treibers 30 während einer Zeitdauer entladen werden, in welcher die Übertragungsdaten T_DATA bei dem niedrigen Pegel L sind, während die Zeitdauer, in welcher die Übertragungsdaten T_DATA dem Treiber 30 zur Verfügung gestellt werden, die Modulation-Hoch-Zeitdauer M_H ist. Demnach können die Übertragungsdaten T_DATA zuverlässiger für das Lesegerät vorgesehen werden.
Als Nächstes werden unter Bezugnahme auf 8 der erste und der zweite Entlader 73 und 74 der 6 während einer Zeitdauer aktiviert, in welcher die Übertragungsdaten T_DATA dem Treiber 30 nicht zur Verfügung gestellt werden, eine Modulations-Niedrig-Zeitdauer M_L ist.
Zusätzlich sind der erste und der zweite Entlader 73 und 74 während einer Zeitdauer deaktiviert, in welcher die Übertragungsdaten T_DATA bei dem hohen Pegel L sind, und sind aktiviert während einer Zeitdauer, bei welcher die Übertragungsdaten T_DATA bei dem niedrigen Pegel L sind, während die Zeitdauer, in welcher die Übertragungsdaten T_DATA dem Treiber 30 zur Verfügung gestellt werden, die Modulation-Hoch-Zeitdauer M_H ist.
Wenn der erste und der zweite Entlader 73 und 74 aktiviert sind, kann die Ausgabe DO des Treibers 30 während einer Zeitdauer entladen werden, in welcher die Übertragungsdaten T_DATA bei dem niedrigen Pegel L sind, während die Zeitdauer, in welcher die Übertragungsdaten T_DATA nicht dem Treiber 30 zur Verfügung gestellt werden, die Modulation-Niedrig-Zeitdauer M_L ist, und die Zeitdauer, in welcher die Übertragungsdaten T_DATA dem Treiber 30 zur Verfügung gestellt werden, die Modulation-Hoch-Zeitdauer M_H ist.
Demnach können, da die Größe der Übertragungsdaten T_DATA, welche von der NFC-Karte zu dem Lesegerät vorgesehen sind, erhöht wird, die Übertragungsdaten T_DATA zuverlässiger für das Lesegerät während eines aktiven Modus vorgesehen werden.
Als Nächstes können unter Bezugnahme auf 9 der erste und der zweite Entlader 73 und 74 der 6 während einer Empfangszeitdauer Rx, in welcher ein Signal, welches mit einem Referenztakt R_CK synchronisiert ist, von dem Lesegerät empfangen wird, deaktiviert sein, und können während eines Teils einer Übertragungszeitdauer Tx, in welcher das Signal von einer NFC-Karte zu dem Lesegerät ausgegeben wird, aktiviert sein.
Das heißt, dass während der Übertragungszeitdauer Tx der erste und der zweite Entlader 73 und 74 in der Modulation-Niedrig-Zeitdauer M_L aktiviert sein können, in welcher die Übertragungsdaten T_DATA dem Treiber 30 nicht zur Verfügung gestellt werden, und in der Modulation-Hoch-Zeitdauer M_H, in welcher die Übertragungsdaten T_DATA dem Treiber 30 zur Verfügung gestellt werden, deaktiviert sein können.
Als das Ergebnis der Operation kann eine Antennenspannung bei einem Pegel A während der Empfangszeitdauer Rx sein, und kann bei einem Pegel B, weniger als dem Pegel A in der Modulation-Niedrig-Zeitdauer M_L während der Übertragungszeitdauer Tx sein.
Demnach können, da die Größen des Signals, welches von dem Lesegerät zur Verfügung gestellt wird, und die Übertragungsdaten T_DATA, welche von der NFC-Karte für das Lesegerät zur Verfügung gestellt werden, variieren, die Übertragungsdaten T_DATA zuverlässig für das Lesegerät in einem aktiven Modus vorgesehen werden.
10 ist ein Blockschaltbild, welches eine Halbleitervorrichtung gemäß noch einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht.
Bezug nehmend auf die 1, 5 und 10 ersetzt die Halbleitervorrichtung den Treiber 30 durch einen ersten Treiber 33 und einen zweiten Treiber 34.
Der Ausgangscontroller 70a weist wiederum den Feldpegeldetektor 71 auf, welcher ein Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, erfasst, und den Treibercontroller 72a, welcher bestimmt, ob der erste und der zweite Treiber 33 und 34 aktiviert sind oder nicht unter Berücksichtigung einer Ausgabe des Feldpegeldetektors 71.
Hier können der erste Treiber 33 und der zweite Treiber 34 dieselbe Größe beziehungsweise Größenordnung haben. In diesem Fall kann, wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem hohen Pegel ist, der Treibercontroller 72a sowohl den ersten Treiber 33 als auch den zweiten Treiber 34 aktivieren.
Wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem niedrigen Pegel ist, kann der Treibercontroller 72a den ersten Treiber 33 aktivieren und den zweiten Treiber 34 deaktivieren. Alternativ kann der Treibercontroller 72a den ersten Treiber 33 deaktivieren und den zweiten Treiber 34 aktivieren.
Demzufolge werden, wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem hohen Pegel ist, die Übertragungsdaten T_DATA, welche eine große Größe haben, von der NFC-Karte zu dem Lesegerät ausgegeben, und wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem niedrigen Pegel ist, können die Übertragungsdaten T_DATA, welche eine kleine Größe haben, von der NFC-Karte zu dem Lesegerät ausgegeben werden.
Alternierend können der erste Treiber 33 und der zweite Treiber 34 unterschiedliche Größen haben. Beispielsweise kann die Größe des zweiten Treibers 34 größer sein als diejenige des ersten Treibers 33. In diesem Fall kann, wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem hohen Pegel ist, der Treibercontroller 72a den ersten Treiber 33 deaktivieren und den zweiten Treiber 34 aktivieren, und wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem niedrigen Pegel ist, kann der Treibercontroller 72a den ersten Treiber 33 aktivieren und den zweiten Treiber 34 deaktivieren.
Demzufolge werden, wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem hohen Pegel ist, die Übertragungsdaten T_DATA, welche eine große Größe haben, von einer NFC-Karte zu einem Lesegerät ausgegeben, und wenn das Feld, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, bei einem niedrigen Pegel ist, können die Übertragungsdaten T_DATA, welche eine kleinere Größe haben, von der NFC-Karte zu dem Lesegerät ausgegeben werden.
11 ist ein Blockschaltbild, welches eine Halbleitervorrichtung gemäß noch einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht. Hier weist die Halbleitervorrichtung der 11 einen Tastverhältniscontroller 80 beziehungsweise eine Tastverhältnissteuerung 80 auf, welche eine Einschaltdauer von Übertragungsdaten T_DATA, welche einem Treiber 32 zur Verfügung gestellt werden, variiert.
Der Tastverhältniscontroller 80 weist einen Feldpegeldetektor 81 auf, welcher einen Pegel eines Feldes, welches zwischen dem Lesegerät und der Antenne 10 erzeugt wird, erfasst, und einen Controller 82 beziehungsweise eine Steuerung 82, welcher das Tastverhältnis der Übertragungsdaten T_DATA unter Berücksichtigung einer Ausgabe des Feldpegeldetektors 81 steuert.
Der Betrieb der Halbleitervorrichtung, welche in 11 veranschaulicht ist, wird weiter unter Bezugnahme auf 12 beschrieben werden.
Demnach kann unter Bezugnahme auf die 11 und 12 der Controller 82 verwendet werden, um einen Betrieb der Übertragungsdaten T_DATA während einer Zeitdauer, in welcher die Übertragungsdaten T_DATA bei einem hohen Pegel H sind, zu verringern, und einen Betrieb der Übertragungsdaten T_DATA während einer Zeitdauer, in welcher die Übertragungsdaten T_DATA bei einem niedrigen Pegel L sind (UD), zu erhöhen. Alternierend kann der Controller 82 den Betrieb von Übertragungsdaten T_DATA während der Zeitdauer erhöhen, in welcher die Übertragungsdaten T_DATA bei einem hohen Pegel H sind, und den Betrieb der Übertragungsdaten T_DATA während der Zeitdauer verringern, in welcher die Übertragungsdaten T_DATA bei einem niedrigen Pegel L sind (DD). In dieser Hinsicht kann, da der Betrieb der Übertragungsdaten T_DATA gemäß dem Pegel des Feldes zwischen der NFC-Karte und dem Lesegerät variiert, die NFC-Karte die Übertragungsdaten T_DATA für das Lesegerät zuverlässiger vorsehen.
13 ist ein Blockschaltbild eines Ein-Chip-Systems (SoC = System-on-Chip = Ein-Chip-System), welches eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren kann.
Bezug nehmend auf 13 weist das SoC 1000 allgemein einen Anwendungsprozessor (AP = Application Processor = Anwendungsprozessor) 1001 und einen DRAM 1060 auf.
Der AP 1001 kann eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit = Zentrale Verarbeitungseinheit) 1010, ein Multimediasystem 1020, einen Multipegel beziehungsweise Multilevel-Zwischenverbindungs-Bus (Multilevel Interconect Bus) 1030, ein Speichersystem 1040 und eine Peripherieschaltung 1050 aufweisen.
Die CPU 1010 kann Operationen durchführen, welche notwendig sind zum Betreiben des SoC 1000. In einigen Ausführungsformen des vorliegenden erfinderischen Konzepts kann die CPU 1010 in einer Multi-Kern- beziehungsweise Mehr-Kern-Umgebung konfiguriert sein, welche eine Mehrzahl von Kernen aufweist.
Das Multimediasystem 1020 kann beim Durchführen einer Vielzahl von Multimediafunktionen in dem SoC 1000 verwendet werden. Das Multimediasystem 1020 weist ein 3D-Maschinenmodul, einen Videocodec, ein Anzeigesystem, ein Kamerasystem und einen Post-Prozessor beziehungsweise Nach-Verarbeiter auf.
Der Bus 1030 kann beim Durchführen einer Datenkommunikation zwischen beziehungsweise unter der CPU 1010, dem Multmediasystem 1020, dem Speichersystem 1040 und der Peripherieschaltung 1050 verwendet werden. Der Bus 1030 kann eine Mehrschichtstruktur haben und kann einen Multi-Layer-Advanced-High-Performance-Bus (AHB) oder eine Multi-Layer-Advanced eXtensible Interface (AXI) aufweisen, der Umfang der veranschaulichten Ausführungsform ist jedoch nicht darauf beschränkt.
Das Speichersystem 1040 sieht Umgebungen, welche für einen Hochgeschwindigkeitsbetrieb notwendig sind, durch ein Verbinden des AP 1001 mit einem externen Speicher (beispielsweise dem DRAM 1060) vor. Demnach kann das Speichersystem 1040 einen getrennten Controller (beispielsweise einen DRAM-Controller) zum Steuern des externen Speichers aufweisen.
Die Peripherieschaltung 1050 kann Umgebungen vorsehen, welche notwendig sind für eine ruhige Verbindung des SoC 1000 mit einer externen Vorrichtung (beispielsweise einem Mainboard beziehungsweise einer Hauptplatine). Demzufolge kann die Peripherieschaltung 1050 verschiedene Arten von Schnittstellen aufweisen, welche es ermöglichen, dass die externe Vorrichtung, welche mit dem SoC-System 1000 verbunden ist, kompatibel verwendet wird.
Der DRAM 1060 kann als ein Arbeitsspeicher fungieren, welcher benötigt wird, um den AP 1001 zu betreiben. Demnach kann der DRAM 1060 extern zu dem AP 1001 angeordnet sein. Der DRAM 1060 kann mit dem AP 1001 in der Form eines Package an Package (PoP) gepackt beziehungsweise eingehaust sein.
Wenigstens eine der Komponenten beziehungsweise Bestandteile des SoC 1000 kann eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren.
14 ist ein Blockschaltbild eines elektronischen Systems, welches eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren kann.
Bezug nehmend auf 14 kann das elektronische System 1100 einen Controller beziehungsweise eine Steuerung 1110, eine Eingabe-/Ausgabevorrichtung (I/O = Input/Output = Eingabe/Ausgabe) Vorrichtung 1120, eine Speichervorrichtung 1130, eine Schnittstelle 1140 und einen Bus 1150 aufweisen. Der Controller 1110, die I/O 1120, die Speichervorrichtung 1130 und/oder die Schnittstelle 1140 können miteinander über den Bus 1150 verbunden sein. Der Bus 1150 entspricht einem Weg, über welchen sich Daten bewegen.
Der Controller 1110 kann wenigstens eines eines Mikroprozessors, eines digitalen Signalprozessors, eines Mikrocontrollers und von Logikelementen, welche in der Lage zu Funktionen ähnlich zu denjenigen dieser Elemente sind, aufweisen. Die I/O 1120 kann ein Keypad, eine Tastatur, eine Anzeigevorrichtung und so weiter aufweisen. Die Speichervorrichtung 1130 kann Daten und/oder Befehle speichern. Die Schnittstelle 1140 kann Funktionen zum Übertragen von Daten zu einem Kommunikationsnetzwerk oder ein Empfangen von Daten von dem Kommunikationsnetzwerk durchführen. Die Schnittstelle 1140 kann verdrahtet oder drahtlos sein. Beispielsweise kann die Schnittstelle 1140 eine Antenne oder einen verdrahteten/drahtlosen Transceiver und so weiter aufweisen.
Obwohl nicht gezeigt kann das elektronische System 1100 weiterhin einen Hochgeschwindigkeits-DRAM und/oder SRAM als den Arbeitsspeicher zum Verbessern des Betriebs des Controllers 1110 aufweisen.
Wenigstens eine der Halbleitervorrichtungen gemäß einer Ausführungsform des erfinderischen Konzepts kann als eine Komponente innerhalb des elektronischen Systems 1100 inkorporiert sein.
Das elektronische System 1100 kann auf einen persönlichen digitalen Assistenten (PDA = Personal Digital Assistant = Persönlicher digitaler Assistent), einen tragbaren Computer, ein Webtablet, ein drahtloses Telefon, ein Mobiltelefon, einen digitalen Musikabspieler, eine Speicherkarte oder einen anderen beliebigen Typ von elektronischer Vorrichtung, welche in der Lage ist, in einer drahtlosen Umgebung Informationen zu übertragen und/oder zu empfangen, angewandt werden.
Die 15, 16 und 17 veranschaulichen verschiedene Systeme, welche eine. Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts inkorporieren können.
15 veranschaulicht ein Beispiel, in welchem eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts auf einen Tablet-PC (1200) angewandt ist. 16 veranschaulicht ein Beispiel, in welchem eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts auf einen Notebook-Computer (1300) angewandt ist, und 17 veranschaulicht ein Beispiel, in welchem eine Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts auf ein Smartphone (1400) angewandt ist.
Zusätzlich wird es Fachleuten offensichtlich sein, dass die Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts auch auf andere elektronische Systeme, welche hierin nicht veranschaulicht sind, angewandt werden können wie beispielsweise einen Universalcomputer, einen Ultra-Mobil-Personal-Computer (UMPC), eine Workstation, ein Netbook, einen persönlichen digitalen Assistenten (PDA), einen tragbaren Computer, ein drahtloses Telefon, ein Mobiltelefon, ein Smartphone, ein E-Buch, einen tragbaren Multimediaabspieler (PMP), eine tragbare Spielekonsole, eine Navigationsvorrichtung, eine Blackbox, eine Digitalkamera, einen drei-dimensionalen(3D)-Fernseher, einen digitalen Audiorekorder beziehungsweise -aufzeichner, einen digitalen Audioabspieler, einen digitalen Bildrekorder, einen digitalen Bildabspieler, einen digitalen Videorekorder oder einen digitalen Videoabspieler angewandt werden können.
Während das vorliegende erfinderische Konzept insbesondere unter Bezugnahme auf beispielhafte Ausführungsformen davon gezeigt und beschrieben wurde, wird durch Fachleute verstanden werden, dass verschiedene Änderungen in der Form und den Details darin getätigt werden können, ohne von dem Umfang der folgenden Ansprüche abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

KR 10-2014-0136784 [0001]

Claims

Halbleitervorrichtung, die Folgendes aufweist: eine Antenne (10), welche einen ersten Takt von einem Lesegerät empfängt; einen Phasenregelkreis (PLL) (50), welcher den empfangenen ersten Takt empfängt und m Kandidatentakte vorsieht, welche unterschiedliche Phasen haben, welche von dem ersten Takt abgeleitet sind, wobei ”m” eine natürliche Zahl ist; einen Phasendifferenzdetektor (52), welcher den ersten Takt und einen ausgewählten Takt, welcher unter den m Kandidatentakten ausgewählt ist, empfängt und eine Phasendifferenz zwischen dem ersten Takt und dem ausgewählten Takt erfasst; einen Phasendifferenzcontroller (62, 62b), welcher die erfasste Phasendifferenz von dem Phasendifferenzdetektor (52) empfängt und einen anderen ausgewählten Takt unter den m Kandidatentakten auswählt; und einen Treiber (30), welcher den anderen ausgewählten Takt von dem Phasendifferenzcontroller (62, 62b) und Übertragungsdaten, welche zu dem Lesegerät auszugeben sind, empfängt, und die Übertragungsdaten synchron mit dem anderen ausgewählten Takt für das Lesegerät vorsieht.
Halbleitervorrichtung nach Anspruch 1, wobei der PLL (50) einen spannungsgesteuerten Oszillator (VCO) (54) aufweist, welcher die m Kandidatentakte vorsieht.
Halbleitervorrichtung nach Anspruch 1, weiterhin aufweisend: einen Multiplexer, welcher den ausgewählten Takt in Antwort auf einen empfangenen anfänglichen Wert vorsieht, und den anderen ausgewählten Takt in Antwort auf eine Ausgabe des Phasendifferenzcontrollers (62, 62b) vorsieht.
Halbleitervorrichtung nach Anspruch 3, weiterhin aufweisend: einen Speicher (63), welcher die vorbestimmte Phasendifferenz speichert, wobei der andere ausgewählte Takt ein Takt unter den m Kandidatentakten ist, welcher eine Phasendifferenz relativ zu dem ersten Takt hat, welche am nähesten zu der vorbestimmten Phasendifferenz ist.
Halbleitervorrichtung nach Anspruch 4, weiterhin aufweisend: eine variable Verzögerungsleitung (66), welche den anderen ausgewählten Takt empfängt und eine Feinabstimmung durchführt, um eine Phasendifferenz zwischen dem anderen ausgewählten Takt und dem ersten Takt einzustellen, um sich an die vorbestimmte Phasendifferenz anzunähern.
Halbleitervorrichtung nach Anspruch 1, wobei der Phasendifferenzcontroller (62, 62b) den anderen ausgewählten Takt unter den m Kandidatentakten in Antwort auf eine erste Zeitdauer, während welcher der erste Takt von dem Lesegerät empfangen wird, und eine zweite Zeitdauer, während welcher eine Ausgabe des Treibers (30) für das Lesegerät vorgesehen ist, auswählt.
Halbleitervorrichtung nach Anspruch 1, wobei die Halbleitervorrichtung als eine Nahfeldkommunikations(NFC)-Karte konfiguriert ist.
Halbleitervorrichtung nach Anspruch 1, weiterhin aufweisend: einen Feldpegeldetektor (67, 71, 81), welcher einen Pegel eines Feldes erfasst, welches zwischen dem Lesegerät und der Antenne (10) erzeugt wird, wobei der Phasendifferenzcontroller (62, 62b) den anderen ausgewählten Takt unter den m Kandidatentakten in Antwort auf eine Ausgabe des Feldpegeldetektors (67, 71, 81) auswählt.
Halbleitervorrichtung nach Anspruch 8, weiterhin aufweisend: einen Speicher (63), welcher eine vorbestimmte Phasendifferenz speichert, wobei die vorbestimmte Phasendifferenz in Antwort auf die Ausgabe des Feldpegeldetektors (67, 71, 81) bestimmt wird.
Halbleitervorrichtung nach Anspruch 9, wobei die vorbestimmte Phasendifferenz verringert wird, wenn der Pegel des Feldes, welcher zwischen dem Lesegerät und der Antenne (10) erzeugt wird, zunimmt.
Halbleitervorrichtung, die Folgendes aufweist: eine Antenne (10), welche einen ersten Takt von einem Lesegerät empfängt; einen Phasenregelkreis (PLL) (50), welcher den ersten Takt empfängt und einen zweiten Takt, welcher eine vorbestimmte Phasendifferenz mit dem ersten Takt hat, ausgibt; einen Treiber (30), welcher die zweite Taktausgabe und Übertragungsdaten, welche zu dem Lesegerät auszugeben sind, empfängt und die Übertragungsdaten zu dem Lesegerät synchron mit dem zweiten Takt ausgibt; und einen Ausgangscontroller (70, 70a), welcher eine Größe eines Ausgangssignals des Treibers (30) variiert.
Halbleitervorrichtung nach Anspruch 11, wobei der Ausgangscontroller (70, 70a) Folgendes aufweist: einen Feldpegeldetektor (67, 71, 81), welcher einen Pegel eines Feldes erfasst, welches zwischen dem Lesegerät und der Antenne (10) erzeugt wird; und einen Treibercontroller (72, 72a), welcher die Größe des Ausgangssignals des Treibers (30) in Antwort auf eine Ausgabe des Feldpegeldetektors (67, 71, 81) steuert.
Halbleitervorrichtung nach Anspruch 12, wobei der Ausgangscontroller (70, 70a) einen Entlader (73, 74) aufweist, welcher aktiviert wird, wenn ein Pegel der Übertragungsdaten niedrig ist, und welcher die Größe des Ausgangssignals des Treibers (30) steuert.
Halbleitervorrichtung nach Anspruch 13, wobei der Entlader (73, 74) Folgendes aufweist: einen ersten Entlader (73), welcher mit einem ersten Signalweg verbunden ist, welcher den ersten Takt von der Antenne (10) zu dem PLL (50) kommuniziert; und einen zweiten Entlader (74), welcher mit einem zweiten Signalweg verbunden ist, welcher die Übertragungsdaten synchron mit dem zweiten Takt von dem Treiber (30) zu der Antenne (10) kommuniziert.
Halbleitervorrichtung nach Anspruch 14, wobei der Entlader (73, 74) in einer Modulation-Niedrig-Zeitdauer deaktiviert ist, in welcher die Übertragungsdaten nicht für den Treiber (30) vorgesehen werden, und aktiviert ist, wenn die Übertragungsdaten bei einem niedrigen Pegel in einer Modulation-Hoch-Zeitdauer sind, in welcher die Übertragungsdaten für den Treiber (30) vorgesehen werden.
Halbleitervorrichtung, die Folgendes aufweist: eine konfigurierte Antenne (10), welche einen ersten Takt von einem Lesegerät empfängt; einen Phasenregelkreis (PLL) (50), welcher den ersten Takt empfängt und einen zweiten Takt, welcher eine vorbestimmte Phasendifferenz mit dem ersten Takt hat, vorsieht; einen Treiber (30), welcher den zweiten Takt und Übertragungsdaten, welche zu dem Lesegerät auszugeben sind, empfängt und die Übertragungsdaten zu dem Lesegerät synchron mit dem zweiten Takt ausgibt; und einen Tastverhältniscontroller (80), welcher ein Tastverhältnis der Übertragungsdaten, welche synchron für den Treiber (30) vorgesehen werden, variiert.
Halbleitervorrichtung nach Anspruch 16, wobei der Tastverhältniscontroller (80) Folgendes aufweist: einen Feldpegeldetektor (81), welcher einen Pegel eines Feldes erfasst, welches zwischen dem Lesegerät und der Antenne (10) erzeugt wird; und einen Controller, welcher das Tastverhältnis der Übertragungsdaten, welche synchron für das Lesegerät vorgesehen werden in Antwort auf eine Ausgabe des Feldpegeldetektors (67, 71, 81) steuert.
Halbleitervorrichtung nach Anspruch 17, wobei der Controller ein Tastverhältnis während einer Zeitdauer verringert, in welcher die Übertragungsdaten bei einem hohen Pegel sind, und das Tastverhältnis während einer Zeitdauer, in welcher die Übertragungsdaten bei einem niedrigen Pegel sind, erhöht.
Halbleitervorrichtung nach Anspruch 17, wobei der Controller ein Tastverhältnis während einer Zeitdauer erhöht, in welcher die Übertragungsdaten bei einem hohen Pegel sind, und das Tastverhältnis während einer Zeitdauer, in welcher die Übertragungsdaten bei einem niedrigen Pegel sind, verringert.
Halbleitervorrichtung nach Anspruch 16, wobei die Halbleitervorrichtung als eine Nahfeldkommunikations(NFC)-Karte konfiguriert ist.