KR20160042627A - 반도체 장치 - Google Patents

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KR20160042627A KR1020140136784A KR20140136784A KR20160042627A KR 20160042627 A KR20160042627 A KR 20160042627A KR 1020140136784 A KR1020140136784 A KR 1020140136784A KR 20140136784 A KR20140136784 A KR 20140136784A KR 20160042627 A KR20160042627 A KR 20160042627A
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 리더(reader)로부터 제1 클럭을 수신하는 안테나부, 수신된 제1 클럭을 제공받아, 제1 클럭과 서로 다른 위상 차를 갖는 m(m은 자연수)개의 제2 클럭을 출력하는 위상 고정 루프(PLL), 제1 클럭과 m개의 제2 클럭 중 어느 하나인 제3 클럭을 제공받고, 제1 클럭과 제3 클럭 간의 위상차를 검출하는 위상차 검출부, 위상차 검출부로부터 검출된 위상차를 제공받아, m개의 제2 클럭 중 제4 클럭을 선택하는 위상차 조절부, 및 위상차 조절부에 의해 선택된 제4 클럭과, 리더로 출력될 송신 데이터를 제공받고, 제4 클럭에 동기화된 송신 데이터를 리더로 출력하는 드라이버를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
NFC(Near Field Communication) 카드는 스마트 카드(smart card), 칩 카드(chip card), IC 카드 등으로 불리며, 그 동작 방법에 따라 패시브 모드(passive mode)와 액티브 모드(active mode)로 구분되어 동작될 수 있다.
패시브 모드에서는, 리더(reader)로부터 송출된 신호를 NFC 카드가 수신하는 동작을 수행하고, 액티브 모드에서는, 리더로부터 송출된 신호에 NFC 카드가 송신 데이터를 실어 다시 리더로 송출하는 동작을 수행한다.
본 발명이 해결하고자 하는 기술적 과제는, 액티브 모드에서 신뢰성 있게 송신 데이터를 리더에 제공할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 리더(reader)로부터 제1 클럭을 수신하는 안테나부, 수신된 제1 클럭을 제공받아, 제1 클럭과 서로 다른 위상 차를 갖는 m(m은 자연수)개의 제2 클럭을 출력하는 위상 고정 루프(PLL), 제1 클럭과 m개의 제2 클럭 중 어느 하나인 제3 클럭을 제공받고, 제1 클럭과 제3 클럭 간의 위상차를 검출하는 위상차 검출부, 위상차 검출부로부터 검출된 위상차를 제공받아, m개의 제2 클럭 중 제4 클럭을 선택하는 위상차 조절부, 및 위상차 조절부에 의해 선택된 제4 클럭과, 리더로 출력될 송신 데이터를 제공받고, 제4 클럭에 동기화된 송신 데이터를 리더로 출력하는 드라이버를 포함한다.
본 발명의 몇몇 실시예에서, 상기 위상 고정 루프는 전압제어 발진기(VCO; Voltage Controlled Oscillator)를 포함하고, 상기 위상차 조절부는 상기 전압제어 발진기의 출력 중 어느 하나를 선택할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 초기 값을 제공받아, 상기 m개의 제2 클럭 중 상기 제3 클럭을 출력하고, 상기 위상차 조절부의 출력을 제공받아, 상기 m개의 제2 클럭 중 상기 제4 클럭을 출력하는 멀티플렉서를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 미리 정한 위상차가 저장된 메모리를 더 포함하고, 상기 제4 클럭은, 상기 m개의 제2 클럭 중, 상기 제1 클럭과의 위상차가 상기 메모리에 저장된 미리 정한 위상차에 가장 근접한 클럭일 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제4 클럭을 제공받아, 상기 제4 클럭과 상기 제1 클럭 간의 위상차가 상기 미리 정한 위상차에 근접 하도록 파인 튜닝(fine tuning)을 수행하는 가변 딜레이 라인을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 위상차 조절부는, 상기 리더로부터 상기 제1 클럭이 수신되는 제1 시간과, 상기 드라이버의 출력이 상기 리더에 제공되는 제2 시간을 고려하여 상기 m개의 제2 클럭 중 상기 제4 클럭을 선택할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 NFC(Near Field Communication) 카드를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부를 더 포함하고, 상기 위상차 조절부는 상기 필드 레벨 탐지부의 출력을 고려하여 상기 m개의 제2 클럭 중 상기 제4 클럭을 선택할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 미리 정한 위상차가 저장된 메모리를 더 포함하고, 상기 미리 정한 위상차는 상기 필드 레벨 탐지부의 출력을 고려하여 결정될 수 있다.
본 발명의 몇몇 실시예에서, 상기 미리 정한 위상차는 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨이 클수록 작아질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 리더(reader)로부터 제1 클럭을 수신하는 안테나부; 상기 수신된 제1 클럭을 제공받아, 상기 제1 클럭과 미리 정한 위상차를 갖는 제2 클럭을 출력하는 위상 고정 루프(PLL); 상기 위상 고정 루프로부터 출력된 제2 클럭과, 상기 리더로 출력될 송신 데이터를 제공받고, 상기 제2 클럭에 동기화된 상기 송신 데이터를 상기 리더로 출력하는 드라이버; 및 상기 드라이버 출력의 크기를 가변시키는 출력 조절부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 출력 조절부는, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부와, 상기 필드 레벨 탐지부의 출력을 고려하여 상기 드라이버 출력의 크기를 조절하는 드라이버 조절부를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 출력 조절부는, 상기 송신 데이터의 레벨이 로우(low) 레벨인 경우 인에이블(enable)되어 상기 드라이버 출력의 크기를 조절하는 디스차지(discharge)부를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 디스차지부는, 상기 제1 클럭이 상기 안테나부로부터 상기 위상 고정 루프에 제공되는 제1 경로에 접속된 제1 디스차지부와, 상기 제2 클럭에 동기화된 상기 송신 데이터가 상기 드라이버로부터 상기 안테나부에 제공되는 제2 경로에 접속된 제2 디스차지부를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 디스차지부는, 상기 송신 데이터가 상기 드라이버에 제공되지 않는 모듈레이션 로우 구간에서는 디스에이블(disable)되고, 상기 송신 데이터가 상기 드라이버에 제공되는 모듈레이션 하이 구간 중, 상기 송신 데이터의 레벨이 로우 레벨인 경우 인에이블될 수 있다.
본 발명의 몇몇 실시예에서, 상기 디스차지부는, 상기 송신 데이터가 상기 드라이버에 제공되는 모듈레이션 하이 구간 중, 상기 송신 데이터의 레벨이 하이 레벨인 경우 디스에이블될 수 있다.
본 발명의 몇몇 실시예에서, 상기 디스차지부는, 상기 송신 데이터가 상기 드라이버에 제공되지 않는 모듈레이션 로우 구간에서 인에이블되고, 상기 송신 데이터가 상기 드라이버에 제공되는 모듈레이션 하이 구간 중, 상기 송신 데이터의 레벨이 하이 레벨인 경우 디스에이블되고, 상기 송신 데이터의 레벨이 로우 레벨인 경우 인에이블될 수 있다.
본 발명의 몇몇 실시예에서, 상기 디스차지부는, 상기 리더로부터 상기 제1 클럭이 수신되는 수신 구간에서 디스에이블되고, 상기 송신 데이터가 상기 드라이버에 제공되지 않는 모듈레이션 로우 구간에서 인에이블되고, 상기 송신 데이터가 상기 드라이버에 제공되는 모듈레이션 하이 구간에서 디스에이블될 수 있다.
본 발명의 몇몇 실시예에서, 상기 디스차지부는, 상기 송신 데이터의 레벨이 로우 레벨인 동안 게이팅되어 상기 드라이버의 출력단을 접지단에 접속시키는 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 드라이버는 서로 분리된 제1 및 제2 드라이버를 포함하고, 상기 출력 조절부는, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부와, 상기 필드 레벨 탐지부의 출력을 고려하여 상기 제1 및 제2 드라이버의 인에이블 여부를 결정하는 드라이버 조절부를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 드라이버 조절부는, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨이 제1 레벨일 경우, 상기 제1 드라이버와 상기 제2 드라이버를 인에이블하고, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨이 제2 레벨일 경우, 상기 제1 드라이버를 인에이블하고 상기 제2 드라이버를 디스에이블할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 레벨은 상기 제2 레벨보다 높을 수 있다.
본 발명의 몇몇 실시예에서, 상기 드라이버 조절부는, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨이 제1 레벨일 경우, 상기 제1 드라이버를 디스에이블하고 상기 제2 드라이버를 인에이블하고, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨이 제2 레벨일 경우, 상기 제1 드라이버를 인에이블하고 상기 제2 드라이버를 디스에이블할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 레벨은 상기 제2 레벨보다 높고, 상기 제2 드라이버는 상기 제1 드라이버보다 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 리더(reader)로부터 제1 클럭을 수신하는 안테나부; 상기 수신된 제1 클럭을 제공받아, 상기 제1 클럭과 미리 정한 위상차를 갖는 제2 클럭을 출력하는 위상 고정 루프(PLL); 상기 위상 고정 루프로부터 출력된 제2 클럭과, 상기 리더로 출력될 송신 데이터를 제공받고, 상기 제2 클럭에 동기화된 상기 송신 데이터를 상기 리더로 출력하는 드라이버; 및 상기 드라이버에 제공되는 상기 송신 데이터의 듀티비를 가변시키는 듀티비 조절부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 듀티비 조절부는, 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부와, 상기 필드 레벨 탐지부의 출력을 고려하여 상기 송신 데이터의 듀티비를 조절하는 조절부를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 조절부는, 상기 송신 데이터의 레벨이 하이 레벨인 구간의 듀티(duty)를 감소시키고, 상기 송신 데이터의 레벨이 로우 레벨인 구간의 듀티를 증가시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 조절부는, 상기 송신 데이터의 레벨이 하이 레벨인 구간의 듀티를 증가시키고, 상기 송신 데이터의 레벨이 로우 레벨인 구간의 듀티를 감소시킬 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 리더(reader)로부터 제1 클럭을 수신하는 안테나부; 상기 제1 클럭을 제공받아, 제1 조건을 만족하는 경우 상기 제1 클럭을 바이패스(bypass)시켜 제2 클럭을 생성하고, 제2 조건을 만족하는 경우 상기 제1 클럭과 미리 정한 위상차를 갖는 제2 클럭을 생성하는 클럭 생성부; 및 상기 클럭 생성부가 생성한 제2 클럭과, 상기 리더로 출력될 송신 데이터를 제공받고, 상기 제2 클럭에 동기화된 상기 송신 데이터를 상기 리더로 출력하는 드라이버를 포함한다.
본 발명의 몇몇 실시예에서, 상기 클럭 생성부는, 상기 제2 조건을 만족하는 경우 상기 미리 정한 위상차를 결정하는 위상차 조절부와, 상기 제1 조건을 만족하는 경우 상기 제1 클럭을 바이패스(bypass)시켜 제2 클럭을 생성하고, 상기 제2 조건을 만족하는 경우 상기 위상차 조절부의 제어를 받아 상기 제2 클럭을 생성하는 생성부를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 전압제어 발진기의 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 블록도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 블록도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 블록도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치의 블록도이다.
도 7 내지 도 9는 도 6에 도시된 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치의 블록도이다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치의 블록도이다.
도 12는 도 11에 도시된 반도체 장치의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 블록도이다. 도 2는 도 1의 전압제어 발진기의 회로도이다.
먼저, 도 1을 참조하면, 반도체 장치는, 안테나부(10), 클럭 생성부(20), 및 드라이버(30)를 포함한다.
본 실시예에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
안테나부(10)는 리더(READER)로부터 송출된 신호를 수신할 수 있다. 본 발명의 몇몇 실시예에서, 이렇게 리더(READER)로부터 송출된 신호는 예를 들어, NFC(Near Field Communication) 형태로 제공될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
클럭 생성부(20)는 안테나부(10)를 통해 리더(READER)로부터 송출된 신호를 제공받고, 이를 바탕으로 송신 데이터(T_DATA)를 출력하기 위한 송신 클럭(T_CK)을 생성할 수 있다.
이러한 클럭 생성부(20)는, 클럭 수신부(40), 위상 고정 루프(PLL; Phase Locking Loop)(50), 및 위상 동기화부(60)를 포함할 수 있다.
클럭 수신부(40)는, 제1 커패시터(C1)를 통해 리더(READER)로부터 송출된 신호를 제공받아 이를 바탕으로 기준 클럭(R_CK)을 생성하고, 생성된 기준 클럭(R_CK)을 위상 고정 루프(50)에 제공할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 기준 클럭(R_CK)은 제1 주파수(f1)를 가질 수 있다. 이러한 제1 주파수(f1)는 에를 들어, 13.56M일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
위상 고정 루프(50)는 제1 분주기(51), 제1 위상차 검출부(52), 차지 펌프 및 루프 필터부(53), 전압제어 발진기(54), 제2 분주기(55), 제3 분주기(56)를 포함할 수 있다.
제1 분주기(51)는 기준 클럭(R_CK)을 제공받고 이를 분주(예를 들어, 1/N배 분주)하여 제1 위상차 검출부(52)에 제공할 수 있다.
제1 위상차 검출부(52)는 제1 분주기(51)로부터 제공된 클럭 신호의 위상과, 전압제어 발진기(54)로부터 출력되어 제2 및 제3 분주기(55, 56)을 거쳐 제공된 클럭 신호의 위상을 비교하여 위상차 신호를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 위상차 신호는 업 검출 신호와 다운 검출 신호를 포함할 수 있다.
구체적으로, 제1 위상차 검출부(52)는 제2 및 제3 분주기(55, 56)을 거쳐 제공된 클럭 신호의 위상이 제1 분주기(51)를 거쳐 제공된 클럭 신호의 위상보다 느린 경우 그 위상차에 해당하는 업 검출 신호를 생성하여 출력할 수 있다.
또한, 제1 위상차 검출부(52)는 제2 및 제3 분주기(55, 56)을 거쳐 제공된 클럭 신호의 위상이 제1 분주기(51)를 거쳐 제공된 클럭 신호의 위상보다 빠른 경우 그 위상차에 해당하는 다운 검출 신호를 생성하여 출력할 수 있다.
차지 펌프 및 루프 필터부(53)는 제1 위상차 검출부(52)에 출력한 위상차 신호에 응답하여 전하 펌핑 동작을 수행하고, 이를 바탕으로 전압제어 발진기(54)에서 사용될 발진 전압을 생성할 수 있다.
구체적으로, 차지 펌프 및 루프 필터부(53)는 제1 위상차 검출부(52)에서 업 검출 신호를 출력한 경우, 이에 응답하여 포지티브 전하 펌핑 동작을 수행하고, 충전된 전하에 대응하는 발진 전압을 생성하여 전압제어 발진기(54)에 제공할 수 있다.
또한, 차지 펌프 및 루프 필터부(53)는 제1 위상차 검출부(52)에서 다운 검출 신호를 출력한 경우, 이에 응답하여 네거티브 전하 펌핑 동작을 수행하고, 방전된 전하에 대응하는 발진 전압을 생성하여 전압제어 발진기(54)에 제공할 수 있다.
전압제어 발진기(54)는, 차지 펌프 및 루프 필터부(53)로부터 출력된 발진 전압에 대응하여 기준 클럭(R_CK)과 서로 다른 위상 차를 갖는 m(m은 자연수)개의 후보 클럭((360°/m)×k, k는 m 이하인 자연수)을 출력할 수 있다.
본 발명의 몇몇 실시예에서, 전압제어 발진기(54)는 도 2에 도시된 것과 같이, m개의 인버터(IV1~IVm)을 포함하는 링 오실레이터(ring oscillator)의 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 1을 참조하면, 제2 분주기(55)는 전압제어 발진기(54)로부터의 출력을 제공받고 이를 분주(예를 들어, 1/2배 분주)하여 제3 분주기(56)에 제공할 수 있다.
본 발명의 몇몇 실시예에서, 전압제어 발진기(54)의 출력은 제2 주파수(f2)를 가질 수 있다. 이러한 제2 주파수(f2)는 에를 들어, 27.12M일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제3 분주기(56)는 제2 분주기(55)의 출력을 제공받고 이를 분주(예를 들어, 1/N배 분주)하여 제1 위상차 검출부(52)에 제공할 수 있다.
본 발명의 몇몇 실시예에서, 제2 분주기(55)의 출력은 제1 주파수(f1)를 가질 수 있다. 이러한 제1 주파수(f1)는 에를 들어, 13.56M일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
위상 동기화부(60)는 위상 고정 루프(20)의 출력을 제공받고, 이를 바탕으로 송신 데이터(T_DATA)를 출력하기 위한 송신 클럭(T_CK)을 생성할 수 있다. 이렇게 생성된 송신 클럭(T_CK)은 도시된 것과 같이 드라이버(30)에 제공되어 송신 데이터(T_DATA)를 리더(READER)에 출력하는데 이용될 수 있다.
위상 동기화부(60)는, 멀티플렉서(MUX), 제2 위상차 검출부(61), 위상차 조절부(62), 제4 분주기(65), 및 가변 딜레이 라인(VDL; Variable Delay Line)(66)을 포함할 수 있다.
멀티플렉서(MUX)는 위상차 조절부(62)로부터 출력된 제어 값(k, k는 m 이하인 자연수)에 따라, 전압제어 발진기(54)로부터 출력된 m개의 후보 클럭(360°/m) 중에서 어느 하나를 선택할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제어 값(k)은 초기 값을 갖도록 설정될 수 있다. 이러한 초기 값은 사용자에 의해 설정되어 메모리(63) 등에 저장될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 위상차 검출부(61)는 클럭 수신부(40)로부터 기준 클럭(R_CK)을 제공받고, 전압제어 발진기(54)로부터 출력된 m개의 후보 클럭 중 제어 값(k)에 따라 선택된 클럭을 제공받고, 이들 간의 위상차를 검출할 수 있다.
위상차 조절부(62)는 제2 위상차 검출부(61)로부터 검출된 위상차를 제공받고, 이를 미리 정한 목표 위상차와 비교하여 제어 값(k)을 출력할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 미리 정한 목표 위상차는 예를 들어, 메모리(63)에 저장될 수 있다.
본 발명의 몇몇 실시예에서, 미리 정한 목표 위상차는 예를 들어, 0°일 수 있다. 이 경우, 위상차 조절부(62)는 멀티플렉서(MUX)에 제공되는 제어 값(k)이 m이 아닌 경우, 제어 값(k)을 m으로 변경할 수 있다.
또한, 본 발명의 다른 몇몇 실시예에서, 미리 정한 목표 위상차는 예를 들어, 180°일 수 있다. 이 경우, 위상차 조절부(62)는 멀티플렉서(MUX)에 제공되는 제어 값(k)이 m/2이 아닌 경우, 제어 값(k)을 m/2으로 변경할 수 있다.
이처럼 미리 정한 목표 위상차는 사용자가 정하거나 주변 환경 상황에 따라 얼마든지 가변될 수 있으며, 본 실시예에 따른 반도체 장치의 위상차 조절부(62)는 제2 위상차 검출부(61)로부터 검출된 위상차를 미리 정한 목표 위상차와 비교하여 제어 값(k)을 출력할 수 있다.
본 발명의 몇몇 실시예에서, 미리 정한 목표 위상차는 리더(READER)로부터 기준 클럭(R_CK)이 수신되는 제1 시간(Td1)과, 드라이버(30)의 출력이 리더(READER)에 제공되는 제2 시간(Td2)을 고려하여 설정될 수 있다.
한편, 비록 도면에서는 위상 동기화부(60)에 메모리(63)를 도시하였으나, 메모리(63)는 필요에 따라 생략될 수 있으며, 위상 동기화부(60)의 외부에 배치된 메모리와 위상차 조절부(62)가 통신하며 동작하도록 본 실시예가 변형되어 실시될 수 있다.
제4 분주기(65)는 멀티플렉서(MUX)의 출력을 제공받고 이를 분주(예를 들어, 1/2배 분주)하여 가변 딜레이 라인(66)에 제공할 수 있다.
본 발명의 몇몇 실시예에서, 제4 분주기(65)의 출력은 제1 주파수(f1)를 가질 수 있다. 이러한 제1 주파수(f1)는 에를 들어, 13.56M일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
가변 딜레이 라인(66)은 위상차 조절부(62)의 출력을 제공받고 이를 바탕으로 제4 분주기(65)의 출력이 기준 클럭(R_CK)에 대해 미리 정한 목표 위상차에 근접하도록 파인 튜닝(fine tuning)을 수행할 수 있다.
즉, 본 실시예에 따른 반도체 장치에서, 송신 클럭(T_CK)을 기준 클럭(R_CK)에 대해 미리 정한 목표 위상차만큼 차이나도록 생성하는데에는 코오스 튜닝(coarse tuning)과 파인 튜닝(fine tuning)이 이용될 수 있다.
코오스 튜닝은, 앞서 설명한 것과 같이 위상차 조절부(62)의 출력에 의해 멀티플렉서(MUX)가 전압제어 발진기(54)의 출력을 제어 값(k)에 따라 선택함으로써 수행될 수 있고, 파인 튜닝은, 위상차 조절부(62)의 출력에 의해 가변 딜레이 라인(66)이 제4 분주기(65)의 출력을 기준 클럭(R_CK)에 대해 미리 정한 목표 위상차에 근접하도록 튜닝함으로써 수행될 수 있다.
이렇게 생성된 송신 클럭(T_CK)은 드라이버(30)에 제공될 수 있다. 드라이버(30)는 송신 데이터(T_DATA)와 송신 클럭(T_CK)을 제공받아 송신 클럭(T_CK)에 동기화된 송신 데이터(T_DATA)를 제1 인덕터(L2)와 제2 및 제3 커패시터(C2, C3)를 통해 안테나부(10)에 제공할 수 있다.
이하, 앞서 설명한 본 실시예에 따른 반도체 장치의 동작에 대해 간략하게 설명하도록 한다. 아래에서는 설명의 편의를 위해, m은 36이고, 제어 값(k)의 초기 값은 1이며, 미리 정한 목표 위상차가 30°로 정해졌다고 가정하고 설명한다. 하지만, 본 발명이 이러한 예시에 제한되는 것은 아니며, 이는 얼마든지 변형되어 실시될 수 있다.
먼저, 안테나부(10)를 통해 리더(READER)로부터 NFC 신호가 수신되면 클럭 수신부(40)는 수신된 신호로부터 기준 클럭(R_CK)을 생성한다. 그리고, 클럭 수신부(40)는 이를 위상 고정 루프(50)에 제공한다.
이렇게 기준 클럭(R_CK)을 제공받은 위상 고정 루프(50)의 전압제어 발진기(54)는 기준 클럭(R_CK)을 바탕으로 36개의 후보 클럭 ((360°/36)×k, k는 36 이하인 자연수)을 생성한다.
앞서 가정한 것과 같이, k의 초기 값이 1이므로, 멀티플렉서(MUX)는 제공된 36개의 후보 클럭 중에서, 기준 클럭(R_CK)에 대해 10°의 위상차를 갖는 클럭을 출력한다.
제2 위상차 검출부(61)는 기준 클럭(R_CK)과 멀티플렉서(MUX)로부터 출력된 기준 클럭(R_CK)에 대해 10°의 위상차를 갖는 클럭의 위상차를 검출한다. 그리고 검출된 위상차가 10°를 위상차 조절부(62)에 제공한다.
위상차 조절부(62)는 제2 위상차 검출부(61)로부터 제공된 위상차(여기서는 10°)와 메모리(63) 등에 저장된 미리 정한 목표 위상차를 비교한다.
앞서, 미리 정한 목표 위상차가 30°이므로, 위상차 조절부(62)는 제어 값(k)을 3으로 변경한다.
본 발명의 몇몇 실시예에서, 메모리(63) 등에 저장된 미리 정한 목표 위상차는 리더(READER)로부터 기준 클럭(R_CK)이 수신되는 제1 시간(Td1)과, 드라이버(30)의 출력이 리더(READER)에 제공되는 제2 시간(Td2)을 고려하여 설정될 수 있다.
또한, 본 발명의 다른 몇몇 실시예에서, 위상차 조절부(62)는, 리더(READER)로부터 기준 클럭(R_CK)이 수신되는 제1 시간(Td1)과, 드라이버(30)의 출력이 리더(READER)에 제공되는 제2 시간(Td2)을 고려하여 메모리(63) 등에 저장된 미리 정한 목표 위상차가 송신 클럭(T_CK)에 정확히 반영되도록 제어 값(k)을 다르게 변형할 수도 있다.
즉, 리더(READER)로부터 기준 클럭(R_CK)이 수신되는 제1 시간(Td1)과, 드라이버(30)의 출력이 리더(READER)에 제공되는 제2 시간(Td2)은 미리 정한 목표 위상차에 이미 반영되어 있을 수도 있고, 위상차 조절부(62)가 이를 후에 반영하여 제어 값(k)을 변경할 수도 있다.
이처럼 위상차 조절부(62)로부터 새로운 제어 값(k, 여기서는 3)을 제공받은 멀티플렉서(MUX)는 이제 전압제어 발진기(54)로부터 제공된 36개의 후보 클럭 중에서, 기준 클럭(R_CK)에 대해 30°의 위상차를 갖는 클럭을 출력할 수 있다.
이렇게 기준 클럭(R_CK)에 대해 30°의 위상차를 갖는 클럭을 제공받은 가변 딜레이 라인(66)은 출력 클럭이 미리 정한 목표 위상차에 근접하도록 파인 튜닝을 수행하고 그 결과를 송신 클럭(T_CK)으로 출력할 수 있다.
드라이버(30)는 이렇게 생성된 송신 클럭(T_CK)과 송신 데이터(T_DATA)를 제공받아 송신 클럭(T_CK)에 동기화된 송신 데이터(T_DATA)를 안테나부(10)에 제공하고, 안테나부(10)는 이를 리더(READER)에 제공할 수 있다.
이처럼 본 실시예에 따른 반도체 장치에서는, 위상 동기화부(60)를 이용하여 기준 클럭(R_CK)에 대해 미리 정한 목표 위상차를 갖는 송신 클럭(T_CK)를 생성하고, 이를 이용하여 송신 데이터(T_DATA)를 리더(READER)에 출력한다. 따라서, NFC 카드로부터 리더에 출력되는 신호가 위상차에 의해 왜곡될 가능성이 매우 작아진다. 즉, 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 블록도이다. 이하에서는 앞서 설명한 실시예와 중복되는 부분에 대한 설명은 생략하고, 차이점을 위주로 설명한다.
도 3을 참조하면, 본 실시예에 따른 반도체 장치의 위상 동기화부(60a)는 필드 레벨 탐지부(67)를 더 포함할 수 있다.
필드 레벨 탐지부(67)는 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨을 탐지하여, 그 결과를 위상차 조절부(62)에 제공할 수 있다.
위상차 조절부(62)는 이러한 필드 레벨 탐지부(67)의 출력을 고려하여 멀티플렉서(MUX)에 제공하는 제어 값(k)을 결정할 수 있다.
한편, 본 발명의 몇몇 실시예에서, 메모리(63)에 저장되는 미리 정한 목표 위상차는 이러한 필드 레벨 탐지부(67)의 출력을 고려하여 결정될 수 있다. 즉, 필드 레벨 탐지부(67)는 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨을 고려하여, 메모리(63)에 저장된 미리 정한 목표 위상차를 갱신할 수 있다. 이 때, 이러한 동작을 위해, 필드 레벨 탐지부(67)가 프로세서를 포함하거나, 도시되지 않은 별도의 프로세서가 이러한 동작에 관여할 수 있다.
본 발명의 몇몇 실시예에서, 메모리(63)에 저장되는 미리 정한 목표 위상차는 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 클수록 그 값이 작아질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이처럼 본 실시예에 따른 반도체 장치에서는, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨을 고려하여 송신 클럭(T_CK)를 생성하므로, 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 4를 참조하면, 본 실시예에 따른 반도체 장치의 NFC 카드에는 위상 고정 루프(예를 들어, 도 1의 50)가 생략되고, 클럭 생성부(60b)만 송신 클럭(T_CK) 생성에 관여한다.
클럭 생성부(60b)는 생성부(68b)와 위상차 조절부(62b)를 포함할 수 있다.
생성부(68b)는, 클럭 수신부(40)로부터 출력된 기준 클럭(R_CK)이 미리 정한 제1 조건을 만족하는 경우, 기준 클럭(R_CK)을 바이패스(bypass)시켜 송신 클럭(T_CK)을 생성하고, 클럭 수신부(40)로부터 출력된 기준 클럭(R_CK)이 미리 정한 제2 조건을 만족하는 경우, 위상차 조절부(62b)의 제어를 받아 송신 클럭(T_CK)을 생성할 수 있다.
위상차 조절부(62b)는 클럭 수신부(40)로부터 출력된 기준 클럭(R_CK)이 미리 정한 제2 조건을 만족하는 경우, 송신 클럭(T_CK)이 기준 클럭(R_CK)에 대해 미리 정한 목표 위상차를 갖도록 생성부(68b)를 제어할 수 있다.
이처럼 본 실시예에 따른 반도체 장치에서는 간단한 구성을 통해 기준 클럭(R_CK)에 대해 미리 정한 목표 위상차를 갖는 송신 클럭(T_CK)을 생성할 수 있다. 따라서, NFC 카드의 크기를 소형화할 수 있으면서도 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 5를 참조하면, 본 실시예에 따른 반도체 장치의 위상 고정 루프(50)는 기준 클럭(R_CK)에 동기화된 송신 클럭(T_CK)을 생성하여, 이를 드라이버(32)에 제공할 수 있다.
한편, 본 실시예에 따른 반도체 장치는 드라이버(32)의 출력(DO)의 크기를 가변시키는 출력 조절부(70)를 포함할 수 있다.
출력 조절부(70)는 필드 레벨 탐지부(71)와, 드라이버 조절부(72)를 포함할 수 있다.
필드 레벨 탐지부(71)는 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨을 탐지하여, 그 결과를 드라이버 조절부(72)에 제공할 수 있다.
드라이버 조절부(72)는 필드 레벨 탐지부(71)의 출력을 고려하여 드라이버(32) 출력(DO)의 크기를 조절할 수 있다.
구체적으로, 드라이버 조절부(72)는 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 로우 레벨(low level)일 경우, 드라이버(32)의 출력(DO) 크기를 감소시키고, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 하이 레벨(high level)일 경우, 드라이버(32)의 출력(DO) 크기를 증가시킬 수 있다.
이처럼 본 실시예에 따른 반도체 장치에서는, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨을 고려하여 드라이버(32)의 출력(DO)의 크기를 조절하므로, 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 6을 참조하면, 본 실시예에 따른 반도체 장치의 출력 조절부(70a)는 제1 디스차지부(73)와 제2 디스차지부(74)를 포함할 수 있다.
제1 디스차지부(73)는 기준 클럭(R_CK)이 안테나부(10)로부터 위상 고정 루프(50)에 제공되는 제1 경로에 접속될 수 있고, 제2 디스차지부(74)는 송신 클럭(T_CK)에 동기화된 송신 데이터(T_DATA)가 드라이버(30)로부터 안테나부(10)에 제공되는 제2 경로에 접속될 수 있다.
비록 도면에서는, 출력 조절부(70a)가 제1 및 제2 디스차지부(73, 74)를 모두 포함하는 것을 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라 제1 디스차지부(73)와 제2 디스차지부(74) 중 어느 하나는 생략될 수도 있다.
본 실시예에서, 제1 및 제2 디스차지부(73, 74)는 송신 데이터(T_DATA_의 레벨이 로우 레벨인 경우 인에이블(enable)되어 드라이버(30) 출력의 크기를 조절할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제1 및 제2 디스차지부(73, 74)는 송신 데이터(T_DATa)의 레벨이 로우 레벨인 동안 게이팅(gating)되어 드라이버(30)의 출력단을 접지단에 접속시키는 트랜지스터를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이하, 도 7 내지 도 9를 참조하여, 본 실시예에 따른 반도체 장치의 동작에 대해 보다 구체적으로 설명한다.
도 7 내지 도 9는 도 6에 도시된 반도체 장치의 동작을 설명하기 위한 도면들이다.
먼저, 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 동작에서, 제1 및 제2 디스차지부(73, 74)는 송신 데이터(T_DATA)가 드라이버(30)에 제공되지 않는 구간이 모듈레이션 로우 구간(M_L)에서 디스에이블(disable)된다.
그리고, 제1 및 제2 디스차지부(73, 74)는 송신 데이터(T_DATA)가 드라이버(30)에 제공되는 구간이 모듈레이션 하이 구간(M_H) 중, 송신 데이터(T_DATA)의 레벨이 하이 레벨(H)인 구간 동안 디스에이블되고, 송신 데이터(T_DATA)의 레벨이 로우 레벨(L)인 구간 동안 인에이블된다.
제1 및 제2 디스차지부(73, 74)가 인에이블될 경우, 송신 데이터(T_DATA)가 드라이버(30)에 제공되는 구간이 모듈레이션 하이 구간(M_H) 중 송신 데이터(T_DATA)의 레벨이 로우 레벨(L)인 구간에서, 드라이버(30)의 출력(DO)이 디스차지될 수 있다. 따라서, 본 실시예에 따른 반도체 장치에서는, NFC 카드로부터 리더에 제공되는 송신 데이터(T_DATA)의 크기(magnitude)가 커지므로 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
다음, 도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 동작에서, 제1 및 제2 디스차지부(73, 74)는 송신 데이터(T_DATA)가 드라이버(30)에 제공되지 않는 구간이 모듈레이션 로우 구간(M_L)에서 인에이블된다.
그리고, 제1 및 제2 디스차지부(73, 74)는 송신 데이터(T_DATA)가 드라이버(30)에 제공되는 구간이 모듈레이션 하이 구간(M_H) 중, 송신 데이터(T_DATA)의 레벨이 하이 레벨(H)인 구간 동안 디스에이블되고, 송신 데이터(T_DATA)의 레벨이 로우 레벨(L)인 구간 동안 인에이블된다.
제1 및 제2 디스차지부(73, 74)가 인에이블될 경우, 송신 데이터(T_DATA)가 드라이버(30)에 제공되지 않는 구간이 모듈레이션 로우 구간(M_L)과, 송신 데이터(T_DATA)가 드라이버(30)에 제공되는 구간이 모듈레이션 하이 구간(M_H) 중 송신 데이터(T_DATA)의 레벨이 로우 레벨(L)인 구간에서, 드라이버(30)의 출력(DO)이 디스차지될 수 있다. 따라서, 본 실시예에 따른 반도체 장치에서는, NFC 카드로부터 리더에 제공되는 송신 데이터(T_DATA)의 크기(magnitude)가 커지므로 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
다음, 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작에서, 제1 및 제2 디스차지부(73, 74)는, 리더(READER)로부터 기준 클럭(R_CK)에 동기화된 신호가 수신되는 수신 구간(Rx)에서 디스에이블되고, NFC 카드로부터 리더로 신호가 출력되는 송신 구간(Tx) 중 일부에서 인에이블될수 있다.
구체적으로, 제1 및 제2 디스차지부(73, 74)는, 송신 구간(Tx) 중, 송신 데이터(T_DATA)가 드라이버(30)에 제공되지 않는 모듈레이션 로우 구간(M_L)에서 인에이블되고, 송신 데이터(T_DATA)가 드라이버(30)에 제공되는 모듈레이션 하이 구간(M_H)에서 디스에이블될 수 있다.
이러한 동작에 따라 도시된 것과 같이 수신 구간(Rx)에서 안테나 전압(ANTENNA VOLTAGE)은 제1 레벨(A)이되고, 송신 구간(Tx) 중 모듈레이션 로우 구간(M_L)에서 안테나 전압(ANTENNA VOLTAGE)은 제1 레벨(A)보다 작은 제2 레벨(B)이 될 수 있다.
이처럼, 본 실시예에 따른 반도체 장치에서는, 리더로부터 제공되는 신호와, NFC 카드로부터 리더에 제공되는 송신 데이터(T_DATA)의 크기가 가변되므로, 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 10을 참조하면, 본 실시예에 따른 반도체 장치의 드라이버는 서로 분리된 제1 드라이버(33)와 제2 드라이버(34)를 포함할 수 있다.
출력 조절부(70a)는 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부(71)와, 필드 레벨 탐지부(71)의 출력을 고려하여 제1 및 제2 드라이버(33, 34)의 인에이블 여부를 결정하는 드라이버 조절부(72a)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 드라이버(33)와 제2 드라이버(34)의 크기는 서로 동일할 수 있다. 이 경우, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 하이 레벨일 경우, 드라이버 조절부(72a)는, 제1 드라이버(33)와 제2 드라이버(34)를 모두 인에이블할 수 있다.
한편, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 로우 레벨일 경우, 드라이버 조절부(72a)는, 제1 드라이버(33)를 인에이블하고 제2 드라이버(34)를 디스에이블할 수 있다. 또는, 드라이버 조절부(72a)는, 제1 드라이버(33)를 디스에이블하고 제2 드라이버(34)를 인에이블할 수 있다.
이에 따라, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 하이 레벨일 경우, 큰 세기를 갖는 송신 데이터(T_DATA)가 NFC 카드로부터 리더로 출력되고, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 로우 레벨일 경우, 작은 세기를 갖는 송신 데이터(T_DATA)가 NFC 카드로부터 리더로 출력될 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 제1 드라이버(33)와 제2 드라이버(34)의 크기는 서로 다를 수 있다. 예를 들어, 제2 드라이버(34)의 크기가 제1 드라이버(33)의 크기보다 클 수 있다.
이 경우, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 하이 레벨일 경우, 드라이버 조절부(72a)는, 제1 드라이버(33)를 디스에이블하고, 제2 드라이버(34)를 인에이블할 수 있다.
한편, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 로우 레벨일 경우, 드라이버 조절부(72a)는, 제1 드라이버(33)를 인에이블하고 제2 드라이버(34)를 디스에이블할 수 있다.
이에 따라, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 하이 레벨일 경우, 큰 세기를 갖는 송신 데이터(T_DATA)가 NFC 카드로부터 리더로 출력되고, 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨이 로우 레벨일 경우, 작은 세기를 갖는 송신 데이터(T_DATA)가 NFC 카드로부터 리더로 출력될 수 있다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 11을 참조하면, 본 실시예에 따른 반도체 장치는 드라이버(32)에 제공되는 송신 데이터(T_DATA)의 듀티비(duty ratio)를 가변시키는 듀티비 조절부(80)를 포함할 수 있다.
듀티비 조절부(80)는 리더(READER)와 안테나부(10) 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부(81)와, 필드 레벨 탐지부(81)의 출력을 고려하여 송신 데이터(T_DATA)의 듀티비를 조절하는 조절부(82)를 포함할 수 있다.
이하, 도 12를 참조하여, 본 실시예에 따른 반도체 장치의 동작에 대해 설명한다.
도 12는 도 11에 도시된 반도체 장치의 동작을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법에서, 조절부(82)는 송신 데이터(T_DATA)의 레벨이 하이 레벨(H)인 구간에서 송신 데이터(T_DATA)의 듀티를 감소시키고, 송신 데이터(T_DATA)의 레벨이 로우 레벨(L)인 구간에서 송신 데이터(T_DATA)의 듀티를 증가시킬수 있다(UD).
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법에서, 조절부(82)는 송신 데이터(T_DATA)의 레벨이 하이 레벨(H)인 구간에서 송신 데이터(T_DATA)의 듀티를 증가시키고, 송신 데이터(T_DATA)의 레벨이 로우 레벨(L)인 구간에서 송신 데이터(T_DATA)의 듀티를 감소시킬수 있다(DD).
이처럼 본 실시예에 따른 반도체 장치에서는, 리더와 NFC 카드 간에 형성된 필드 레벨에 따라, 송신 데이터(T_DATA)의 듀티를 가변시킬 수 있다. 따라서, NFC 카드가 액티브 모드에서 신뢰성 있게 송신 데이터(T_DATA)를 리더에 제공할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 13을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 SoC 시스템(1000)에 채용될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 전자 시스템(1100)에 하나의 구성 요소로 채용될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 15는 태블릿 PC(1200)을 도시한 도면이고, 도 16은 노트북(1300)을 도시한 도면이며, 도 17은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 안테나부
20: 클럭 생성부
30: 드라이버
40: 클럭 수신부
50: 위상 고정 루프
60: 위상 동기화부

Claims (20)

  1. 리더(reader)로부터 제1 클럭을 수신하는 안테나부;
    상기 수신된 제1 클럭을 제공받아, 상기 제1 클럭과 서로 다른 위상 차를 갖는 m(m은 자연수)개의 제2 클럭을 출력하는 위상 고정 루프(PLL);
    상기 제1 클럭과 상기 m개의 제2 클럭 중 어느 하나인 제3 클럭을 제공받고, 상기 제1 클럭과 상기 제3 클럭 간의 위상차를 검출하는 위상차 검출부;
    상기 위상차 검출부로부터 상기 검출된 위상차를 제공받아, 상기 m개의 제2 클럭 중 제4 클럭을 선택하는 위상차 조절부; 및
    상기 위상차 조절부에 의해 선택된 제4 클럭과, 상기 리더로 출력될 송신 데이터를 제공받고, 상기 제4 클럭에 동기화된 상기 송신 데이터를 상기 리더로 출력하는 드라이버를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 위상 고정 루프는 전압제어 발진기(VCO; Voltage Controlled Oscillator)를 포함하고,
    상기 위상차 조절부는 상기 전압제어 발진기의 출력 중 어느 하나를 선택하는 반도체 장치.
  3. 제 1항에 있어서,
    초기 값을 제공받아, 상기 m개의 제2 클럭 중 상기 제3 클럭을 출력하고,
    상기 위상차 조절부의 출력을 제공받아, 상기 m개의 제2 클럭 중 상기 제4 클럭을 출력하는 멀티플렉서를 더 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    미리 정한 위상차가 저장된 메모리를 더 포함하고,
    상기 제4 클럭은, 상기 m개의 제2 클럭 중, 상기 제1 클럭과의 위상차가 상기 메모리에 저장된 미리 정한 위상차에 가장 근접한 클럭인 반도체 장치.
  5. 제 4항에 있어서,
    상기 제4 클럭을 제공받아, 상기 제4 클럭과 상기 제1 클럭 간의 위상차가 상기 미리 정한 위상차에 근접 하도록 파인 튜닝(fine tuning)을 수행하는 가변 딜레이 라인을 더 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 위상차 조절부는, 상기 리더로부터 상기 제1 클럭이 수신되는 제1 시간과, 상기 드라이버의 출력이 상기 리더에 제공되는 제2 시간을 고려하여 상기 m개의 제2 클럭 중 상기 제4 클럭을 선택하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 반도체 장치는 NFC(Near Field Communication) 카드를 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부를 더 포함하고,
    상기 위상차 조절부는 상기 필드 레벨 탐지부의 출력을 고려하여 상기 m개의 제2 클럭 중 상기 제4 클럭을 선택하는 반도체 장치.
  9. 제 8항에 있어서,
    미리 정한 위상차가 저장된 메모리를 더 포함하고,
    상기 미리 정한 위상차는 상기 필드 레벨 탐지부의 출력을 고려하여 결정되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 미리 정한 위상차는 상기 리더와 상기 안테나부 간에 생성된 필드의 레벨이 클수록 작아지는 반도체 장치.
  11. 리더(reader)로부터 제1 클럭을 수신하는 안테나부;
    상기 수신된 제1 클럭을 제공받아, 상기 제1 클럭과 미리 정한 위상차를 갖는 제2 클럭을 출력하는 위상 고정 루프(PLL);
    상기 위상 고정 루프로부터 출력된 제2 클럭과, 상기 리더로 출력될 송신 데이터를 제공받고, 상기 제2 클럭에 동기화된 상기 송신 데이터를 상기 리더로 출력하는 드라이버; 및
    상기 드라이버 출력의 크기를 가변시키는 출력 조절부를 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 출력 조절부는,
    상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부와,
    상기 필드 레벨 탐지부의 출력을 고려하여 상기 드라이버 출력의 크기를 조절하는 드라이버 조절부를 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 출력 조절부는,
    상기 송신 데이터의 레벨이 로우(low) 레벨인 경우 인에이블(enable)되어 상기 드라이버 출력의 크기를 조절하는 디스차지(discharge)부를 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 디스차지부는,
    상기 제1 클럭이 상기 안테나부로부터 상기 위상 고정 루프에 제공되는 제1 경로에 접속된 제1 디스차지부와,
    상기 제2 클럭에 동기화된 상기 송신 데이터가 상기 드라이버로부터 상기 안테나부에 제공되는 제2 경로에 접속된 제2 디스차지부를 포함하는 반도체 장치.
  15. 제 13항에 있어서,
    상기 디스차지부는,
    상기 송신 데이터의 레벨이 로우 레벨인 동안 게이팅되어 상기 드라이버의 출력단을 접지단에 접속시키는 트랜지스터를 포함하는 반도체 장치.
  16. 제 11항에 있어서,
    상기 드라이버는 서로 분리된 제1 및 제2 드라이버를 포함하고,
    상기 출력 조절부는,
    상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부와,
    상기 필드 레벨 탐지부의 출력을 고려하여 상기 제1 및 제2 드라이버의 인에이블 여부를 결정하는 드라이버 조절부를 포함하는 반도체 장치.
  17. 리더(reader)로부터 제1 클럭을 수신하는 안테나부;
    상기 수신된 제1 클럭을 제공받아, 상기 제1 클럭과 미리 정한 위상차를 갖는 제2 클럭을 출력하는 위상 고정 루프(PLL);
    상기 위상 고정 루프로부터 출력된 제2 클럭과, 상기 리더로 출력될 송신 데이터를 제공받고, 상기 제2 클럭에 동기화된 상기 송신 데이터를 상기 리더로 출력하는 드라이버; 및
    상기 드라이버에 제공되는 상기 송신 데이터의 듀티비를 가변시키는 듀티비 조절부를 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 듀티비 조절부는,
    상기 리더와 상기 안테나부 간에 생성된 필드의 레벨을 탐지하는 필드 레벨 탐지부와,
    상기 필드 레벨 탐지부의 출력을 고려하여 상기 송신 데이터의 듀티비를 조절하는 조절부를 포함하는 반도체 장치.
  19. 리더(reader)로부터 제1 클럭을 수신하는 안테나부;
    상기 제1 클럭을 제공받아, 제1 조건을 만족하는 경우 상기 제1 클럭을 바이패스(bypass)시켜 제2 클럭을 생성하고, 제2 조건을 만족하는 경우 상기 제1 클럭과 미리 정한 위상차를 갖는 제2 클럭을 생성하는 클럭 생성부; 및
    상기 클럭 생성부가 생성한 제2 클럭과, 상기 리더로 출력될 송신 데이터를 제공받고, 상기 제2 클럭에 동기화된 상기 송신 데이터를 상기 리더로 출력하는 드라이버를 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 클럭 생성부는,
    상기 제2 조건을 만족하는 경우 상기 미리 정한 위상차를 결정하는 위상차 조절부와,
    상기 제1 조건을 만족하는 경우 상기 제1 클럭을 바이패스(bypass)시켜 제2 클럭을 생성하고, 상기 제2 조건을 만족하는 경우 상기 위상차 조절부의 제어를 받아 상기 제2 클럭을 생성하는 생성부를 포함하는 반도체 장치.
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Publication number Priority date Publication date Assignee Title
KR20180028871A (ko) * 2016-09-08 2018-03-19 삼성전자주식회사 근거리 무선 통신 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107809263B (zh) * 2016-09-08 2021-04-27 三星电子株式会社 近场通信装置
EP3429087B1 (en) * 2017-07-12 2021-08-25 STMicroelectronics razvoj polprevodnikov d.o.o. Method for synchronizing an active load modulation clock within a transponder, and corresponding transponder
US10455392B2 (en) * 2017-09-27 2019-10-22 Apple Inc. Adaptive matching with antenna detuning detection
US10511347B2 (en) * 2017-11-14 2019-12-17 Nxp B.V. Device detection in contactless communication systems
KR102469133B1 (ko) * 2018-03-07 2022-11-22 에스케이하이닉스 주식회사 지연 회로
EP3703269B1 (en) * 2019-02-26 2022-06-08 Nxp B.V. Phase alignment of a controller clock to a field
CN110830041B (zh) * 2019-11-25 2023-09-15 上海华力微电子有限公司 占空比50%的连续整数分频器及包括其的锁相环电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020122467A1 (en) * 2001-03-01 2002-09-05 Camp William O. System and method to reduce phase modulation bandwidth
US20110124303A1 (en) * 2008-07-17 2011-05-26 Alain Huot System for monitoring and controlling the power of a radio frequency (rf) signal in a short-range rf transmitter
CN103269220A (zh) * 2013-05-30 2013-08-28 上海坤锐电子科技有限公司 基于数字琐相环的nfc有源负载调制的时钟恢复电路
US20140219401A1 (en) * 2013-02-04 2014-08-07 Koby Finkelstein Rfi mitigation via duty cycle control

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059925A (en) * 1990-09-28 1991-10-22 Stratacom, Inc. Method and apparatus for transparently switching clock sources
FR2756953B1 (fr) 1996-12-10 1999-12-24 Innovatron Ind Sa Objet portatif telealimente pour la communication sans contact avec une borne
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
JPH1145314A (ja) 1997-07-29 1999-02-16 Matsushita Electric Ind Co Ltd 非接触型情報媒体および非接触型ｉｃカードシステム
US5940609A (en) * 1997-08-29 1999-08-17 Micorn Technology, Inc. Synchronous clock generator including a false lock detector
JP2944607B2 (ja) * 1998-02-12 1999-09-06 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路とクロックの生成方法
JP2001175642A (ja) 1999-12-21 2001-06-29 Sharp Corp 非接触情報入力装置
US6873195B2 (en) * 2001-08-22 2005-03-29 Bigband Networks Bas, Inc. Compensating for differences between clock signals
KR100516968B1 (ko) 2002-07-23 2005-09-26 (주)아이피에스 비접촉식 집적회로 카드에 사용되는 저전력 카드 리더 장치
JP4517281B2 (ja) 2004-03-26 2010-08-04 ソニー株式会社 通信装置およびデータ処理方法
US20090232197A1 (en) 2005-02-09 2009-09-17 Matsushita Electric Industrial Co., Ltd. Pulse modulated wireless communication device
JP2007006060A (ja) * 2005-06-23 2007-01-11 Sony Corp 集積回路、再生装置及び再生方法
JP5323517B2 (ja) 2009-01-30 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置、携帯通信端末及びマイクロコンピュータ
JP2011234183A (ja) * 2010-04-28 2011-11-17 Sony Corp 通信装置および通信方法
WO2012140169A1 (fr) 2011-04-15 2012-10-18 Gemalto Sa Procede, circuit et dispositif de communication sans contact a emission activee
KR101901321B1 (ko) * 2012-06-01 2018-09-21 삼성전자주식회사 클럭 발생기 및 클럭 발생 방법
US8934836B2 (en) 2012-06-28 2015-01-13 Broadcom Corporation NFC device with PLL controlled active load modulation
US8922264B1 (en) * 2013-04-26 2014-12-30 Altera Corporation Methods and apparatus for clock tree phase alignment
KR102120889B1 (ko) 2013-05-21 2020-06-10 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020122467A1 (en) * 2001-03-01 2002-09-05 Camp William O. System and method to reduce phase modulation bandwidth
US20110124303A1 (en) * 2008-07-17 2011-05-26 Alain Huot System for monitoring and controlling the power of a radio frequency (rf) signal in a short-range rf transmitter
US20140219401A1 (en) * 2013-02-04 2014-08-07 Koby Finkelstein Rfi mitigation via duty cycle control
CN103269220A (zh) * 2013-05-30 2013-08-28 上海坤锐电子科技有限公司 基于数字琐相环的nfc有源负载调制的时钟恢复电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
F. Kocer 외, "A Long-Range RFID IC with On-chip ADC in 0.25 um CMOS," 2005 IEEE Radio Frequency integrated Circuits (RFIC) Symposium, 2005. 06.* *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180028871A (ko) * 2016-09-08 2018-03-19 삼성전자주식회사 근거리 무선 통신 장치

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