DE102020123010A1

DE102020123010A1 - Sigma-delta-modulations-quantisierungsfehler-reduktionstechnik für fraktionalen n-phasen-regelkreis (pll)

Info

Publication number: DE102020123010A1
Application number: DE102020123010.9A
Authority: DE
Inventors: Wanghua Wu; Chih-Wei Yao
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2020-03-03
Filing date: 2020-09-03
Publication date: 2021-09-09
Also published as: CN113346906A; TW202135473A; US10965297B1; KR20210111665A; TWI834917B

Abstract

Es sind Verfahren und Apparate für die fraktionale N-Frequenzsynthese unter Verwendung eines Phasenregelkreises vorgesehen. Ein Phasendetektor des Phasenregelkreises bestimmt eine Phasendifferenz zwischen einem Takt und einem Rückkopplungstakt (CLKFB). Ein Tiefpasskreisfilter des Phasenregelkreises erfasst eine Steuerspannung auf der Grundlage der Phasendifferenz. Ein spannungsgesteuerter Oszillator des Phasenregelkreises erzeugt auf der Basis der Steuerspannung ein periodisches Signal. Ein Sigma-Delta-Modulator (304-2) des Phasenregelkreises erzeugt ein Teilungssequenzverhältnis und ein Auswahlsteuersignal (SEL_CLKFB) auf der Grundlage eines Frequenzbefehlswortes (FCW). Ein Multimodul-Dividierer (302-2) erzeugt einen ersten Rückkopplungstakt (CLKFB 1) und einen zweiten Rückkopplungstakt (CLKFB2) auf der Grundlage des Teilungssequenzverhältnisses und der differentiellen Eingaben (VCO_P, VCP_N) des periodischen Signals. Der Multimodul-Dividierer (302-2) gibt auf der Grundlage des Auswahlsteuersignals (SEL_CLKFB) einen von dem ersten Rückkopplungstakt (CLKFB1) und dem zweiten Rückkopplungstakt (CLKFB2) als Rückkopplungstakt (CLKFB) an den Phasendetektor aus.

Description

FELD
Die vorliegende Offenbarung bezieht sich im Allgemeinen auf Phasenregelkreise (PLLs) und im Besonderen auf ein Verfahren und ein System zur Reduzierung des Quantisierungsfehlers (QE) für einen fraktionalen N-PLL.
HINTERGRUND
Ein Sigma-Delta-Modulator (SDM oder ΣΔM) wird herkömmlich zur Steuerung eines Multimodul-Dividierers (MMDIV) in einem PLL für die fraktionale N-Frequenzsynthese verwendet. Unter initialer Bezugnahme auf 1, veranschaulicht ein Diagramm einen fraktionalen N-PLL. Ein MMDIV 102, der von einem SDM 104 angesteuert wird, wird in einem Rückkopplungspfad für die fraktionale N-Frequenzsynthese verwendet. Der SDM 104 empfängt ein Frequenzbefehlswort (FCW) und gibt ein Teilungssequenzverhältnis (NDIV) an den Antrieb des MMDIV 102 aus. Ein Ausgabetakt des MMDIV 102, der auch als Rückkopplungstakt (CLKFB) bezeichnet wird, wird einem Phasendetektor (PD) zugeführt, der als Phasenfrequenzdetektor (PFD) 106 und als Ladungspumpe 108 ausgeführt ist. Der PFD 106 empfängt den CLKFB zusammen mit einem Referenztakt (CLKREF). Der PFD 106 liefert auf der Grundlage des Ausgabesignals des PFD 106 ein Signal, das proportional zu einer Phasendifferenz zwischen den empfangenen Taktsignalen ist, und die Ladungspumpe 108 wird verwendet, um Strom zu einem Tiefpasskreisfilter 110 zu leiten. Der Tiefpasskreisfilter 110 filtert das empfangene Signal und gibt eine Steuerspannung V_ctrl, die eine Frequenz eines spannungsgesteuerten Oszillators (VCO) 112 steuert, der ein periodisches Signal CLKVCO an den MMDIV 102 ausgibt.
Der SDM 104 führt einen QE im CLKFB des MMDIV 102 ein. Dieser QE verschlechtert die Leistung der PLL in mehrfacher Hinsicht. Erstens trägt der QE zum In-Band-Phasenrauschen (PN) des PLL bei. Zweitens erhöht der QE den erforderlichen linearen Betriebsbereich des PD nach der Verriegelung, was die Auslegung des PD erschwert.
Es wurden verschiedene Techniken zur Reduzierung des QE vorgeschlagen. Eine dieser Techniken verwendet einen Hochleistungs-PD, der in der Lage ist, einen großen QE zu bewältigen. Der PD kann als PFD 106 und die Ladungspumpe 108 in einem analogen PLL oder als Zeit/Digital-Wandler (TDC) in einem digitalen PLL ausgeführt werden. Die Ladungspumpe und der TDC sind anspruchsvolle Unterblöcke in einem fraktionalen N-PLL.
Eine weitere Technik zur Reduzierung des QE, fügt einen Digital-Zeit-Wandler (DTC) in den CLKREF-Pfad ein, um den QE im CLKFB aufzuheben. 2 ist ein Diagramm, das einen fraktionalen N-PLL, der einen DTC zur Kompensation des QE verwendet, veranschaulicht. Der PLL von 2 enthält einen MMDIV 202, einen SDM 204, einen PD 206, einen Tiefpasskreisfilter 210 und einen VCO 212, die auf ähnliche Weise arbeiten wie in 1 beschrieben. Der SDM 204 liefert den QE (oder Φ_E(n)) an einen Multiplikator 214, um mit der DTC-Verstärkung kombiniert zu werden. Ein DTC-Steuerwort wird vom Multiplikator 214 ausgegeben und einem DTC 216 zugeführt, der das DTC-Steuerwort verwendet, um den CLKREF auf CLKDTC einzustellen. Der CLKDTC wird dem PD 206 mit dem CLKFB von dem MMDIV 202 zugeführt, so dass der QE aus dem CLKFB gelöscht werden kann.
Mit dieser Technik wird versucht, den PD daran zu hindern, den QE zu sehen. Der DTC-Bereich muss ausreichend sein, um den gesamten Bereich des QE abzudecken. Bei einer gegebenen SDM-Reihenfolge ist der QE im CLKFB proportional zu einer MMDIV-Eingabetaktperiode, die eine VCO-Periode in einem gegebenen PLL ist (Tvco). Der QE steigt ebenfalls schnell mit der Ordnung des SDM an. Bei einem SDM 1. Ordnung liegt der QE innerhalb von 1 Tvco. Bei einem SDM zweiter Ordnung verdoppelt sich der QE auf 2*Tvco, und bei einem SDM dritter Ordnung wird der QE zu 4* Tvco. Im Allgemeinen ist ein SDM 2. oder 3. Ordnung in einem fraktionalen N-PLL erforderlich, um die Sequenz zu randomisieren, was zu niedrigeren fraktionalen Störimpulse (spurs) führt, um die Anforderungen an Kommunikationssysteme zu erfüllen.
Daher muss eine QE-Unterdrückerschaltung, wie z. B. der DTC 216, für einen SDM dritter Ordnung einen Verzögerungsbereich größer als 4*Tvco abdecken. Wenn zum Beispiel die VCO-Frequenz 4GHz beträgt, beträgt der erforderliche DTC-Bereich 1 Nanosekunde (ns). Es ist eine Herausforderung, einen DTC mit einem größeren Verzögerungsbereich (DR) zu entwerfen und gleichzeitig eine niedrige integrale Nichtlinearität (INL) zu erreichen, was für niedrigere fraktionale Störimpulsniveaus kritisch ist. Darüber hinaus nimmt das thermische Rauschen des DTC proportional zum Quadrat der Verzögerung zu, was zu einer zusätzlichen in-band PN in einer PLL beiträgt.
ZUSAMMENFASSUNG
Nach einer Ausführungsform wird ein PLL für die fraktionale N-Frequenzsynthese vorgesehen. Der PLL enthält einen PD, der eingerichtet ist, um einen Takt und einen CLKFB zu empfangen und eine resultierende Phasendifferenz zwischen dem Takt und dem CLKFB zu erzeugen und auszugeben. Der PLL enthält auch einen Tiefpasskreisfilter, der eingerichtet ist, um die resultierende Phasendifferenz zu empfangen und eine Steuerspannung zu erzeugen und auszugeben. Der PLL enthält zusätzlich einen VCO, der eingerichtet ist, um die Steuerspannung zu empfangen und ein periodisches Signal auf der Grundlage der Spannung zu erzeugen und auszugeben, und einen SDM, der eingerichtet ist, um ein Frequenzbefehlswort zu empfangen und ein Teilungssequenzverhältnis und ein Auswahlsteuersignal zu erzeugen und auszugeben. Der PLL enthält ferner einen MMDIV, der eingerichtet ist, um differentielle Eingaben des periodischen Signals vom VCO zu empfangen und das Teilungssequenzverhältnis und das Auswahlsteuersignal vom SDM zu empfangen. Der MMDIV ist eingerichtet, um einen ersten CLKFB und einen zweiten CLKFB auf der Grundlage der differentiellen Eingaben und des Teilungssequenzverhältnisses zu erzeugen und auf der Grundlage des Auswahlsteuersignals einen von dem ersten CLKFB und dem zweiten CLKFB als CLKFB an den PD auszugeben.
Nach einer Ausführungsform wird ein Verfahren zur fraktionalen N-Frequenzsynthese mittels eines PLL vorgesehen. Ein PD des PLL bestimmt eine Phasendifferenz zwischen einem Takt und einem CLKFB. Ein Tiefpasskreisfilter des PLL erfasst eine Steuerspannung auf der Basis der Phasendifferenz. Ein VCO des PLL erzeugt auf der Basis der Steuerspannung ein periodisches Signal. Ein SDM des PLL erzeugt ein Teilungssequenzverhältnis und ein Auswahlsteuersignal basierend auf einem Frequenzbefehlswort. Ein MMDIV erzeugt einen ersten CLKFB und einen zweiten CLKFB auf der Grundlage des Teilungssequenzverhältnisses und den differentiellen Eingaben des periodischen Signals. Der MMDIV gibt auf der Grundlage des Auswahlsteuersignals einen von dem ersten CLKFB und dem zweiten CLKFB als CLKFB an den PD aus.
Nach einer Ausführungsform ist ein MMDIV eines PLL für die fraktionale N-Frequenzsynthese vorgesehen. Der MMDIV enthält einen Dividierer, der eingerichtet ist, um differentielle Eingaben eines periodischen Signals von einem VCO des PLL zu empfangen, ein Teilungssequenzverhältnis von einem Sigma-Delta-Modulator (SDM) des PLL zu empfangen und ein Taktsignal zu erzeugen und auszugeben. Der MMDIV enthält auch ein erstes Flip-Flop, das eingerichtet ist, um das Taktsignal und eine erste differentielle Eingabe des periodischen Signals zu empfangen und einen ersten CLKFB zu erzeugen und auszugeben. Der MMDIV enthält zusätzlich ein zweites Flip-Flop, das eingerichtet ist, um das Taktsignal und einen zweiten Differenzeingang des periodischen Signals zu empfangen und einen zweiten CLKFB zu erzeugen und auszugeben. Der MMDIV enthält ferner einen Multiplexer, der eingerichtet ist, um den ersten CLKFB, den zweiten CLKFB und ein Auswahlsteuersignal vom SDM zu empfangen und auf der Grundlage des Auswahlsteuersignals einen von dem ersten CLKFB und dem zweiten CLKFB als CLKFB an einen PD des PLL auszugeben.
Figurenliste
Die vorstehenden und andere Aspekte, Merkmale und Vorteile bestimmter Ausführungsformen der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlicher hervorgehen, in der

1 ist ein Diagramm, das einen fraktionalen N-PLL veranschaulicht;
2 ist ein Diagramm, das einen fraktionalen N-PLL unter Verwendung eines DTC zur Kompensation von QE veranschaulicht;
3A ist ein Diagramm, das einen herkömmlichen MMDIV und einen SDM eines fraktionalen N-PLL veranschaulicht;
3B ist ein Diagramm, das einen MMDIV und einen SDM eines fraktionalen N-PLL nach einer Ausführungsform der Offenbarung veranschaulicht;
4A und 4B sind Diagramme, die einen neu abgestimmten (retimed) MMDIV-Ausgabetakt eines fraktionalen N-PLL nach einer Ausführungsform der Offenbarung veranschaulichen;
5 ist ein Diagramm, das einen SDM eines fraktionalen N-PLL nach einer Ausführungsform der Offenbarung veranschaulicht;
6 ist ein Diagramm, das einen SDM eines fraktionalen N-PLL nach einer Ausführungsform der Offenbarung veranschaulicht;
7 ist ein Diagramm, das einen fraktionalen N-PLL unter Verwendung einer DTC- und VCO-Tastverhältniskorrektur nach einer Ausführungsform der Offenbarung veranschaulicht;
8 ist ein Ablaufdiagramm, das ein Verfahren zur fraktionalen N-Frequenzsynthese unter Verwendung des PLL nach einer Ausführungsform der Offenbarung veranschaulicht;
9 ist ein Ablaufdiagramm, das ein Verfahren zur fraktionalen N-Frequenzsynthese unter Verwendung eines DTC-PLL nach einer Ausführungsform der Offenbarung veranschaulicht; und
10 ist ein Blockdiagramm einer elektronischen Vorrichtung in einer Netzwerkumgebung, nach einer Ausführungsform der Offenbarung.

DETAILLIERTE BESCHREIBUNG
Im Folgenden werden Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben. Es ist zu beachten, dass die gleichen Elemente durch die gleichen Referenznummern bezeichnet werden, obwohl sie in verschiedenen Zeichnungen dargestellt sind. In der folgenden Beschreibung werden spezifische Details wie detaillierte Konfigurationen und Komponenten lediglich angegeben, um das Gesamtverständnis der Ausführungsformen der vorliegenden Offenbarung zu erleichtern. Daher sollte es für den Fachmann offensichtlich sein, dass verschiedene Änderungen und Modifikationen an den hier beschriebenen Ausführungsformen vorgenommen werden können, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. Darüber hinaus wird aus Gründen der Klarheit und Prägnanz auf Beschreibungen bekannter Funktionen und Konstruktionen verzichtet. Die nachstehend beschriebenen Begriffe sind Begriffe, die unter Berücksichtigung der Funktionen in der vorliegenden Offenbarung definiert sind und je nach Benutzer, Absichten der Benutzer oder Gepflogenheiten unterschiedlich sein können. Daher sollten die Definitionen der Begriffe auf der Grundlage der Inhalte dieser gesamten Spezifikation festgelegt werden.
Die vorliegende Offenbarung kann verschiedene Modifikationen und verschiedene Ausführungsformen aufweisen, von denen nachstehend Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben werden. Es sollte jedoch verstanden werden, dass die vorliegende Offenbarung nicht auf die Ausführungsformen beschränkt ist, sondern alle Modifikationen, Äquivalente und Alternativen im Rahmen der vorliegenden Offenbarung umfasst.
Obwohl die Begriffe, die eine Ordnungszahl wie erste, zweite usw. enthalten, zur Beschreibung verschiedener Elemente verwendet werden können, werden die Strukturelemente durch die Begriffe nicht eingeschränkt. Die Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Beispielsweise kann ein erstes Strukturelement als zweites Strukturelement bezeichnet werden, ohne vom Anwendungsbereich der vorliegenden Offenbarung abzuweichen. In ähnlicher Weise kann das zweite Strukturelement auch als das erste Strukturelement bezeichnet werden. In der hier verwendeten Form schließt der Begriff „und/oder“ alle Kombinationen von einem oder mehreren verbundenen Elementen ein.
Die hier verwendeten Begriffe dienen lediglich dazu, verschiedene Ausführungsformen der vorliegenden Offenbarung zu beschreiben, sind aber nicht dazu gedacht, die vorliegende Offenbarung einzuschränken. Singularformen sollen auch Pluralformen einschließen, es sei denn, aus dem Kontext geht eindeutig etwas anderes hervor. In der vorliegenden Offenbarung ist zu verstehen, dass die Begriffe „enthalten“ oder „aufweisen“ die Existenz eines Merkmals, einer Zahl, eines Schritts, einer Operation, eines Strukturelements, von Teilen oder einer Kombination davon anzeigen und die Existenz oder Wahrscheinlichkeit der Hinzufügung eines oder mehrerer anderer Merkmale, Zahlen, Schritte, Operationen, Strukturelemente, Teile oder Kombinationen davon nicht ausschließen.
Die elektronische Vorrichtung nach einer Ausführungsform kann eine von verschiedenen Arten von elektronischen Vorrichtungen sein. Bei den elektronischen Vorrichtungen kann es sich zum Beispiel um eine tragbare Kommunikationsvorrichtung (z. B. ein Smartphone), einen Computer, eine tragbare Multimediavorrichtung, eine tragbare medizinische Vorrichtung, eine Kamera, eine am Körper tragbare Vorrichtung oder eine Haushaltsvorrichtung handeln. Nach einer Ausführungsform der Offenbarung ist eine elektronische Vorrichtung nicht auf die vorstehend beschriebenen Vorrichtungen beschränkt.
Eine Singularform eines Substantivs, das einem Gegenstand entspricht, kann einen oder mehrere der Gegenstände enthalten, es sei denn, aus dem relevanten Kontext geht eindeutig etwas anderes hervor. In der hier verwendeten Form kann jede der hier verwendeten Ausdrücke wie „A oder B“, „mindestens einer von A und B“, „mindestens einer von A oder B“, „A, B oder C“, „mindestens einer von A, B und C“ und „mindestens einer von A, B oder C“ alle möglichen Kombinationen der Gegenstände einschließen, die zusammen in einem entsprechenden der Ausdrücke aufgezählt sind. In der hier verwendeten Form können Begriffe wie „1.“, „2.“, „erster“ und „zweiter“ verwendet werden, um eine entsprechende Komponente von einer anderen Komponente zu unterscheiden, sie sind jedoch nicht dazu gedacht, die Komponenten in anderen Aspekten (z. B. Wichtigkeit oder Reihenfolge) einzuschränken. Es ist beabsichtigt, dass wenn ein Element (z. B. ein erstes Element) mit oder ohne den Begriff „wirk-“ oder „kommunikativ“, als „gekoppelt mit“, „gekoppelt an“, „verbunden mit“ oder „verbunden an“ ein(em) anderen Element (z. B. ein(em) zweiten Element) bezeichnet wird, dies anzeigt, dass das Element mit dem anderen Element direkt (z. B. verdrahtet), drahtlos oder über ein drittes Element gekoppelt sein kann.
Wie hier verwendet, kann der Begriff „Modul“ eine in Hardware, Software oder Firmware implementierte Einheit enthalten und austauschbar mit anderen Begriffen wie z. B. „Logik“, „logischer Block“, „Teil“ und „Schaltung“ verwendet werden. Ein Modul kann eine einzelne integrale Komponente oder eine minimale Einheit oder ein Teil davon sein, die bzw. der geeignet ist, eine oder mehrere Funktionen auszuführen. Nach einer Ausführungsform kann ein Modul z. B. in Form einer anwendungsspezifischen integrierten Schaltung (ASIC) implementiert sein.
Das vorläufige System und das Verfahren sehen eine Technik zur Halbierung des QE für jede beliebige Reihenfolge von SDM vor. Auf diese Weise kann der erforderliche lineare Betriebsbereich des PD (d. h. ein TDC oder ein PFD mit Ladungspumpe) halbiert werden. Dies führt zu geringerem Rauschen, geringerer Leistungsaufnahme und weniger fraktionalen Störimpulsen.
Bei einer DTC-basierten PLL, bei der der DTC zur Löschung der QE vor dem PD verwendet wird, kann das System und das Verfahren auch dazu beitragen, den erforderlichen DTC-Bereich um die Hälfte zu reduzieren. Dies führt zu weniger thermischem DTC-Rauschen, besserer Linearität und geringerer Leistungsaufnahme für das DTC-Design.
Digitale Logik wird vor und nach dem SDM hinzugefügt, um ein neues NDIV für den MMDIV, ein Taktauswahlsteuersignal für den MMDIV und ein halbiertes QE zur QE-Unterdrückung zu erzeugen, das in einem DTC oder anderen Unterdrückerschaltungen verwendet wird.
Änderungen im digitalen Bereich des PLL können mit vernachlässigbaren Auswirkungen auf Fläche und Leistung synthetisiert, platziert und über den digitalen Fluss geleitet werden. Die analoge Domäne erfordert die Hinzufügung von zwei digitalen FlipFlops, um den MMDIV-Ausgabetakt durch CLKVCO (VCO_P) bzw. die invertierte Version von CLKVCO (VCO_N) neu einzustellen und somit einen Multiplexer zur Auswahl zwischen den beiden zu verwenden. Das Auswahlsteuersignal wird aus dem modifizierten SDM erzeugt.
Da der QE um die Hälfte reduziert wird, halbiert sich der erforderliche DTC-Bereich. Der simulierte DTC PN ist um 4dB niedriger und auch die INL wird auf die Hälfte der ursprünglichen INL reduziert. Das System und das Verfahren können auch auf andere fraktionale N-PLL-Topologien angewandt werden, um die PD-Leistung zu verbessern und die Auswirkungen des QE auf den PLL PN zu reduzieren.
Unter Bezugnahme auf 3A veranschaulicht ein Diagramm einen herkömmlichen MMDIV und SDM eines fraktionalen N-PLL. Ein SDM 304-1 empfängt das FCW und gibt den QE und das NDIV aus. Das NDIV wird einem MMDIV 302-1 zusammen mit einem CKVCO (mit einer Frequenz von fvco) von einem VCO zugeführt und gibt CLKFB (Fvco /FCW) aus.
3B ist ein Diagramm, das den MMDIV und SDM eines fraktionalen N-PLL nach einer Ausführungsform der Offenbarung veranschaulicht. Ein SDM 304-2 empfängt das FCW und gibt QE/2 aus. Zusätzlich liefert der SDM 304-2 NDIV und ein Auswahlsteuersignal (SEL_CLKFB) an einen MMDIV 302-2. Das SEL_CLKFB wird zur Auswahl zwischen CLKFBs verwendet, die in dem MMDIV 302-2 erzeugt werden, wie nachstehend in Bezug auf 4A näher beschrieben.
Mit den in 3B beschriebenen Änderungen kann der MMDIV ein NDIV von (N+0,5) unterstützen. Somit wird der im CLKFB aufgrund der fraktionalen N-Division eingeführte QE im Vergleich zur herkömmlichen Ausführungsform von 3A um die Hälfte reduziert.
Die Diagramme, die sich nun auf die 4A und 4B beziehen, veranschaulichen einen neu abgestimmten MMDIV-Ausgabetakt eines fraktionalen N-PLL, nach einer Ausführungsform der Offenbarung. Ein MMDIV 402 empfängt die differentiellen Eingabetakte VCO_P und VCO_N vom VCO und empfängt das NDIV vom SDM. Der MMDIV 402 gibt CLKFB_int an ein erstes Verzögerungs-Flip-Flop (DFF) 404 und ein zweites DFF 406 aus. Herkömmlich ist CLKFB_int der CLKFB, der dem PD zur Verfügung gestellt wird und QE enthält.
Das erste DFF 404 empfängt auch VCO_P und gibt dann einen ersten Rückkopplungstakt CLKFB 1 aus. Das zweite DFF 406 empfängt ebenfalls VCO_N und gibt dann einen zweiten Rückkopplungstakt CLKFB2 aus. Ein Multiplexer (MUX) 408 empfängt CLKFB 1 vom ersten DFF 404, CLKFB2 vom zweiten DFF 406 und SEL_CLKFB vom SDM. Entsprechend dem SEL_CLKFFB wählt der MUX 408 einen von dem CLKFB 1 und CLKFB2 als Ausgabe CLKFB aus. Wenn der QE in CLKFB_int größer als Tvco/2 ist, wird CLKFB2 ausgewählt, weil er durch Tvco/2 im Vergleich zu CLKFB 1 verzögert wird. Dementsprechend wird der QE in CLKFB auf Tvco/2 reduziert, was einer Division durch (N+0,5) entspricht.
4B veranschaulicht, dass eine steigende Flanke von CLKFB2 durch Tvco/2 gegenüber der steigenden Flanke von CLKFB 1 verzögert wird, was auf die differentiellen Eingabetakte VCO_P und VCO_N zurückzuführen ist.
5 ist ein Diagramm, das einen SDM eines fraktionalen N-PLL nach einer Ausführungsform der Offenbarung veranschaulicht. Das FCW wird empfangen und mit einem Multiplikator 502 mit 2 (Linksverschiebung) multipliziert. Die Ausgabe des Multiplikators 502 wird in den ganzzahligen Teil des FCW und den Bruchteil des FCW aufgeteilt und einem herkömmlichen SDM 504 zugeführt, der einen ganzzahligen Teil des QE (QE_int(n) oder ϕ_e,int(n)) und einen ganzzahligen Teil des NDIV (NDIV_int) ausgibt. Um das richtige Teilungsverhältnis zu erreichen, müssen sowohl der QE_int(n) als auch der NDIV_int durch 2 geteilt werden (Rechtsverschiebung). Der QE_int(n) wird an einem ersten Dividierer 506 durch 2 geteilt, was QE(n) (oder ϕ_e(n)) ergibt. Das NDIV_int wird an einem zweiten Dividierer 508 durch 2 geteilt (Rechtsverschiebung). Das Dividieren von NDIV_int ergibt ein Nachkommabit (0 oder 0,5), das an einen Modulo-2-Addierer (mod2-Addierer) 510 gesendet wird. Der mod2-Addierer 510 gibt ein Ausführungsbit aus, das am Addierer 512 zum ganzzahligen Teil von NDIV_int/2 addiert wird, was in NDIV resultiert. Dieses resultierende NDIV wird dem MMDIV zugeführt. Dementsprechend ist das durchschnittliche NDIV gleich dem, das durch den herkömmlichen Ansatz erreicht wird.
Der mod2-Addierer 510 gibt auch eine Summe s an einen Verzögerungsblock Z^-2 514 aus, der eine Verzögerung von zwei Taktzyklen implementiert, und liefert den resultierenden SEL_CLKFB an den MMDIV. Ein Verzögerungsblock Z^-1 516 empfängt ebenfalls eine Summe s, implementiert eine Verzögerung von einem Taktzyklus und führt die resultierende Ausgabe zurück dem mod2-Addierer 510 zu.
Unter Bezugnahme auf 6 veranschaulicht ein Diagramm den SDM eines fraktionalen N-PLL nach einer Ausführungsform. Konkret entspricht der SDM von 6 dem SDM 504 von 5. Der fraktionale Teil von FCW wird einem ersten Addierer 602 zugeführt, und die Ausgabe des ersten Addierers 602 wird einem ersten Verzögerungsblock Z-1 604 zugeführt, der eine Verzögerung von einem Taktzyklus implementiert. Das verzögerte Ausgabesignal des ersten Verzögerungsblocks Z^-1 604 wird einem Quantisierer 606 zugeführt, und das quantisierte Ausgabesignal wird zusammen mit dem ganzzahligen Teil des FCW einem zweiten Addierer 608 zugeführt. Die Ausgabe des zweiten Addierers 608 ist der ganzzahlige Teil von NDIV (oder NDIV_int).
Die quantisierte Ausgabe des Quantisierers 606 wird zusammen mit der verzögerten Ausgabe des ersten Verzögerungsblocks Z^-1 604 auch einem dritten Addierer 610 zugeführt. Eine Ausgabe e2 des dritten Addierers 610 wird dem ersten Addierer 602 zusammen mit dem fraktionalen Teil von FCW zugeführt.
Der fraktionale Teil des FCW wird auch einem zweiten Verzögerungsblock Z^-1 612 zugeführt, der eine Verzögerung von einem Taktzyklus implementiert. Die Verzögerungsausgabe des zweiten Verzögerungsblocks Z^-1 612 wird zusammen mit der quantisierten Ausgabe des Quantisierers 606 einem vierten Addierer 614 zugeführt. Die Ausgabe e1 des vierten Addierers 614 ist der ganzzahlige Teil von QE(n) (QE_int(n) oder ϕe,int(n)).
Um das System und das Verfahren robust zu aktivieren, wenn ein VCO-Takt kein ideales Tastverhältnis von 50% aufweist (z. B. bei fehlerhaften Analogschaltungen), kann eine LMS-basierte Hintergrundkalibrierungsschleife hinzugefügt werden, um das Tastverhältnis des VCO-Takts zu korrigieren.
Genauer gesagt, wenn VCO_P und VCO_N Tastverhältnisfehler aufweisen (d. h. nicht vollständig differentiell sind), unterscheiden sich CLKFB 1 und CLKFB2 im Timing nicht genau um den Tvco/2, was zu Fehlern führt. Diese Fehler verlangsamen die DTC-Verstärkungskalibrierung, was zu einer Konvergenz bei einem falschen Wert führt. Dementsprechend kann eine LMS-Schleife (LMS, Least-mean Square, kleinster quadratischer Mittelwert) der VCO-Tastverhältniskalibrierung (DCC, DCC = Duty Cycle Calibration, Tastverhältniskalibrierung) durch Korrelation der Phasenfehlerpolarität mit dem SEL_CLKFB hinzugefügt werden. Genauer gesagt, die DTC-Verstärkung konvergiert schnell und fehlerfrei, und die Kalibrierungsergebnisse werden auf den DTC angewendet, um die Fehler zu kompensieren. Dem erforderlichen DTC-Bereich kann eine einfache und kleine Erweiterung hinzugefügt werden, da der VCO-Tastverhältnisfehler klein ist.
Unter Bezugnahme auf 7 zeigt ein Diagramm eine Darstellung einer fraktionalen N-PLL unter Verwendung einer DTC- und VCO-Tastverhältniskorrektur nach einer Ausführungsform. Konkret bietet 7 eine detailliertere Darstellung des PLL von 2 und enthält die MMDIV von 4A und die SDM von 5. Zusätzlich bietet 7 eine VCO-Tastverhältniskorrektur.
Der PLL von 7 enthält einen MMDIV 702, einen SDM 704, einen PD 706, einen Tiefpasskreisfilter 710 und einen VCO 712. Der MMDIV 702 arbeitet wie vorstehend in Bezug auf 4A beschrieben, und der SDM 704 arbeitet wie vorstehend in Bezug auf 5 und 6 beschrieben. Der SDM 704 führt den QE(n) (oder Φ_E(n)) einem Addierer 718 zu, der auch einen konvergierten Wert VCO_dcc_cmp von einem VCO-Tastverhältniskorrekturblock 720 erhält. Ein Ergebnis vom Addierer 718 wird einem ersten Multiplizierer 714 zugeführt, der mit der DTC-Verstärkung (K_DTC) von einem DTC-Verstärkungs-Kalibrierblock 722 kombiniert wird. Ein DTC-Steuerwort wird vom ersten Multiplizierer 714 ausgegeben und einem DTC 716 zugeführt, der das DTC-Steuerwort verwendet, um den CLKREF auf CLKDTC einzustellen. Der CLKDTC wird dem PD 706 mit dem CLKFB von dem MMDIV 702 zugeführt, so dass der QE aus dem CLKFB ausgelöscht werden kann.
PHE_Sign ist eine Vorzeicheninformation eines Phasenfehlers zwischen CLKDTC und CLKFB. Wenn der CLKDTC vor dem CLKFB liegt, ist die PHE_Sign gleich +1. Wenn der CLKDTC nicht vor dem CLKFB liegt, ist die PHE_Sign gleich -1.
Der VCO-Tastverhältnisfehler verursacht eine Phasenverschiebung in den CLKFB-Flanken und wird schließlich im PHE_Sign sichtbar. Daher weist die PHE_Sign eine starke Korrelation mit dem SEL_CLKFB, da der SEL_CLKFB verwendet wird, um den CLKFB 1 oder den CLKFB2 als den CLKFB auszuwählen. Dementsprechend wird eine vorzeichenregressionsbasierte LMS-Anpassungsschleife (LMS = Least Mean Square, kleinster quadratischer Mittelwert) hinzugefügt, um den VCO-Tastverhältnisfehler zu extrahieren.
Der VCO-Tastverhältniskorrekturblock 720 empfängt den SEL_CLKFB vom SDM 704 und die PHE_Sign an einem zweiten Multiplikator 724. Die Ausgabe vom zweiten Multiplikator 724 wird einem Akkumulator 726 zugeführt, der einen Verstärkungsfaktor aufweist. Die akkumulierte Ausgabe vom Akkumulator 726 wird zusammen mit SEL_CLKFB vom SDM 704 einem dritten Multiplikator 728 zugeführt, um eine Korrektur anzuwenden. Die Ausgabe des dritten Multiplikators 728 ist der konvergierte Wert VCO_dcc_cmp, der dem Addierer 718 mit dem QE(n) (oder Φ_E(n)) zugeführt wird, um die DTC-Verzögerung zu steuern.
Die gleiche Phasenverschiebung am CLKFB aufgrund eines VCO-Tastverhältnisfehlers wird über den DTC-Verzögerungscode auf den CLKDTC angewendet, so dass der Phasendetektor diesen Phasenfehler nicht mehr erfasst. Die vorgeschlagene VCO-Tastverhältniskorrektur erfordert keine zusätzlichen Analogschaltungen und verwendet stattdessen ein PHE_Sign-Signal, das bereits für die DTC-Verstärkungskalibrierung vorhanden ist.
Der DTC-Verstärkungs-Kalibrierblock 722 empfängt ein Ergebnis des Addierers 718 als Eingabesignal und führt einem Digital-Analog-Wandler (DAC) 730 eine Ausgabe zu. Eine Referenzspannung Vref_adj, die vom DAC 730 ausgegeben wird, wird zusammen mit der Ausgabe vom PD 706 einem Spannungskomparator 732 zugeführt. Der Spannungskomparator 732 führt die PHE_Sign dem VCO-Tastverhältniskorrekturblock 720 zu. Der DTC-Verstärkungs-Kalibrierblock 722 enthält Komponenten wie z. B. einen SDM, einen Multiplikator, einen Verzögerungsblock und einen Akkumulator sowie Funktionen, die in der Technik allgemein bekannt sind. In ähnlicher Weise enthält der PD 706 Komponenten wie z. B. einen Neigungsgenerator und ebenfalls Funktionen, wie sie in der Technik allgemein bekannt sind.
Unter Bezugnahme auf 8 veranschaulicht ein Ablaufdiagramm ein Verfahren zur fraktionalen N-Frequenzsynthese unter Verwendung des PLL, nach einer Ausführungsform der Offenbarung. Ein PFD des PLL erzeugt bei 802 ein Signal, das proportional zu einer Phasendifferenz zwischen einem Taktgeber und einem CLKFB ist. Eine Ladungspumpe des PLL liefert bei 804 einen Senken- und Quellenstrom auf der Grundlage des Signals. Ein Tiefpasskreisfilter des PLL erzeugt bei 806 eine Steuerspannung basierend auf dem Senken- und Quellenstrom. Ein VCO des PLL erzeugt bei 808 ein periodisches Signal auf der Basis der Steuerspannung. Ein SDM des PLL erzeugt bei 810 einen NDIV und einen SEL_CLKFB, basierend auf einem Frequenzbefehlswort.
Das NDIV wird durch Verdoppelung des Frequenzbefehlswortes, Durchführung einer Sigma-Delta-Modulation des verdoppelten Frequenzbefehlswortes zur Erzeugung eines ersten NDIV und Halbierung des ersten NDIV zur Ausgabe eines endgültigen NDIV erzeugt.
Eine MMDIV des PLL erzeugt einen ersten CLKFB auf der Grundlage einer ersten differentiellen Eingabe des periodischen Signals (VCO_P) und eines Taktsignals, das unter Verwendung der ersten und zweiten differentiellen Eingabe (VCO_P und VCO_N) und der NDIV bei 812 erzeugt wird. Das MMDIV erzeugt einen zweiten CLKFB auf der Grundlage einer zweiten differentiellen Eingabe des periodischen Signals (VCO_N) und des Taktsignals bei 814. Der MMDIV wählt bei 816 basierend auf dem SEL_CLKFB einen ersten CLKFB und den zweiten CLKFB als CLKFB-Ausgabe zum PFD aus.
Unter Bezugnahme auf 9 veranschaulicht ein Ablaufdiagramm ein Verfahren zur fraktionalen N-Frequenzsynthese unter Verwendung eines DTC-PLL, nach einer Ausführungsform der Offenbarung. Ein PD empfängt einen Takt und einen CLKFB und gibt bei 902 eine resultierende Phasendifferenz zwischen dem Takt und dem CLKFB aus. Ein Tiefpasskreisfilter des PLL erzeugt bei 904 eine Steuerspannung auf der Grundlage der Phasendifferenz. Ein VCO des PLL erzeugt bei 906 ein periodisches Signal auf der Basis der Steuerspannung. Ein SDM des PLL erzeugt bei 908 auf der Grundlage eines Frequenzbefehlswortes ein NDIV, einen SEL_CLKFB und einen QE.
Das NDIV und der QE werden durch Verdoppelung des Frequenzbefehlswortes, Durchführung einer Sigma-Delta-Modulation des verdoppelten Frequenzbefehlswortes zur Erzeugung eines ersten NDIV und eines ersten QE, Halbierung des ersten NDIV zur Ausgabe eines endgültigen NDIV und Halbierung des ersten QE zur Ausgabe eines endgültigen QE erzeugt.
Der QE und eine DTC-Verstärkung werden bei 910 kombiniert, um ein DTC-Steuerwort zu erzeugen. Bei 912 erzeugt ein DTC basierend auf einem CLKREF und dem DTC-Steuerwort einen CLKDTC als Takteingabe zum PD.
Ein MMDIV des PLL erzeugt einen ersten CLKFB auf der Grundlage einer ersten differentiellen Eingabe des periodischen Signals (VCO_P) und eines Taktsignals, das mit Hilfe der ersten und zweiten differentiellen Eingabe (VCO_P und VCO_N) und der NDIV bei 914 erzeugt wird. Der MMDIV erzeugt bei 916 einen zweiten CLKFB auf der Grundlage einer zweiten differentiellen Eingabe des periodischen Signals (VCO_N) und des Taktsignals. Der MMDIV wählt bei 918 basierend auf dem SEL_CLKFB einen von dem ersten CLKFB und dem zweiten CLKFB als CLKFB-Ausgabe zum PD aus.
Die offenbarten Systeme und Verfahren können eine hohe Ordnung von SDM-Operationen unterstützen, eine niedrigere VCO-Oszillationsfrequenz für einen gegebenen DTC-Bereich unterstützen, wenig analoge Schaltungsänderungen oder Overhead vorsehen, und die digitale Hintergrundkalibrierung gewährleistet die Robustheit des vorgeschlagenen Systems und des Verfahrens bei Vorhandensein von VCO-Tastverhältnisfehlern.
Das System und das Verfahren können auch in Beispielen verwendet werden, in denen eine ¼ Tvco-Verzögerung unter Verwendung eines Quadratur-VCO (QVCO) oder Ringoszillators verarbeitet wird.
10 ist ein Blockdiagramm einer elektronischen Vorrichtung in einer Netzwerkumgebung, nach einer Ausführungsform. Unter Bezugnahme auf 10 kann eine elektronische Vorrichtung 1001 in einer Netzwerkumgebung 1000 mit einer elektronischen Vorrichtung 1002 über ein erstes Netzwerk 898 (z. B. ein Drahtlos-Kommunikationsnetzwerk mit kurzer Reichweite), oder mit einer elektronischen Vorrichtung 1004 oder einem Server 1008 über ein zweites Netzwerk 1099 (z. B. ein Drahtlos-Kommunikationsnetzwerk mit großer Reichweite) kommunizieren. Die elektronische Vorrichtung 1001 kann mit der elektronischen Vorrichtung 1004 über den Server 1008 kommunizieren. Die elektronische Vorrichtung 1001 kann einen Prozessor 1020, einen Speicher 1030, eine Eingabevorrichtung 1050, eine Tonausgabevorrichtung 1055, eine Anzeigevorrichtung 1060, ein Audiomodul 1070, ein Sensormodul 1076, eine Schnittstelle 1077, ein Haptikmodul 1079, ein Kameramodul 1080, ein Leistungsverwaltungsmodul 1088, eine Batterie 1089, ein Kommunikationsmodul 1090, ein Teilnehmeridentifikationsmodul (SIM) 1096 und ein Antennenmodul 1097 enthalten. In einer Ausführungsform kann mindestens eine (z. B. die Anzeigevorrichtung 1060 oder das Kameramodul 1080) der Komponenten bei der elektronischen Vorrichtung 1001 weggelassen werden, oder es können eine oder mehrere andere Komponenten zu der elektronischen Vorrichtung 1001 hinzugefügt werden. Einige der Komponenten können als eine einzige integrierte Schaltung (IC) implementiert werden. Zum Beispiel kann das Sensormodul 1076 (z. B. ein Fingerabdrucksensor, ein Iris-Sensor oder ein Beleuchtungsstärkesensor) in der Anzeigevorrichtung 1060 (z. B. ein Display) eingebettet sein.
Der Prozessor 1020 kann z. B. Software (z. B. ein Programm 1040) ausführen, um mindestens eine andere Komponente (z. B. eine Hardware- oder Softwarekomponente) der mit dem Prozessor 1020 gekoppelten elektronischen Vorrichtung 1001 zu steuern, und kann verschiedene Datenverarbeitungen oder Berechnungen durchführen. Zumindest als Teil der Datenverarbeitung oder der Berechnungen kann der Prozessor 1020 einen Befehl oder von einer anderen Komponente (z. B. dem Sensormodul 1076 oder dem Kommunikationsmodul 1090) empfangene Daten in den flüchtigen Speicher 1032 laden, den Befehl oder die im flüchtigen Speicher 1032 gespeicherten Daten verarbeiten und die resultierenden Daten im nichtflüchtigen Speicher 1034 speichern. Der Prozessor 1020 kann einen Hauptprozessor 1021 (z. B. eine Zentraleinheit (CPU) oder einen Anwendungsprozessor (AP)) und einen Hilfsprozessor 1023 (z. B. eine Grafikverarbeitungseinheit (GPU), einen Bildsignalprozessor (ISP), einen Sensor-Hub-Prozessor oder einen Kommunikationsprozessor (CP)) enthalten, der unabhängig vom Hauptprozessor 1021 oder in Verbindung mit diesem betrieben werden kann. Zusätzlich oder alternativ dazu kann der Hilfsprozessor 1023 so angepasst werden, dass er weniger Leistung als der Hauptprozessor 1021 verbraucht oder eine bestimmte Funktion ausführt. Der Hilfsprozessor 1023 kann separat vom Hauptprozessor 1021 oder als Teil davon implementiert werden.
Der Hilfsprozessor 1023 kann zumindest einige der Funktionen oder Zustände steuern, die sich auf mindestens eine Komponente (z. B. die Anzeigevorrichtung 1060, das Sensormodul 1076 oder das Kommunikationsmodul 1090) unter den Komponenten der elektronischen Vorrichtung 1001 anstelle des Hauptprozessors 1021 beziehen, während sich der Hauptprozessor 1021 in einem inaktiven Zustand (z. B. Ruhezustand) befindet, oder zusammen mit dem Hauptprozessor 1021, während sich der Hauptprozessor 1021 in einem aktiven Zustand (z. B. eine Anwendung ausführend) befindet. Der Hilfsprozessor 1023 (z. B. ein Bildsignalprozessor oder ein Kommunikationsprozessor) kann als Teil einer anderen Komponente (z. B. des Kameramoduls 1080 oder des Kommunikationsmoduls 1090) implementiert werden, die mit dem Hilfsprozessor 1023 wirkverbunden ist.
Der Speicher 1030 kann verschiedene Daten speichern, die von mindestens einer Komponente (z. B. dem Prozessor 1020 oder dem Sensormodul 1076) der elektronischen Vorrichtung 1001 verwendet werden. Zu den verschiedenen Daten können z.B. Software (z. B. das Programm 1040) und Eingabedaten oder Ausgabedaten für einen damit verbundenen Befehl gehören. Der Speicher 1030 kann den flüchtigen Speicher 1032 oder den nichtflüchtigen Speicher 1034 enthalten.
Das Programm 1040 kann als Software im Speicher 1030 abgelegt werden und kann z. B. ein Betriebssystem (OS) 1042, eine Middleware 1044 oder eine Anwendung 1046 enthalten.
Die Eingabevorrichtung 1050 kann einen Befehl oder Daten, die von einer anderen Komponente (z. B. dem Prozessor 1020) der elektronischen Vorrichtung 1001 verwendet werden sollen, von außerhalb (z. B. von einem Benutzer) der elektronischen Vorrichtung 1001 empfangen. Die Eingabevorrichtung 1050 kann z. B. ein Mikrofon, eine Maus oder eine Tastatur enthalten.
Die Tonausgabevorrichtung 1055 kann Tonsignale an die Außenseite der elektronischen Vorrichtung 1001 ausgeben. Die Tonausgabevorrichtung 1055 kann z. B. einen Lautsprecher oder einen Empfänger enthalten. Der Lautsprecher kann für allgemeine Zwecke verwendet werden, z. B. für die Wiedergabe von Multimedia oder Aufnahmen, und der Empfänger kann zum Empfang eines eingehenden Anrufs verwendet werden. Der Empfänger kann vom Lautsprecher getrennt oder als Teil davon implementiert sein.
Die Anzeigevorrichtung 1060 kann visuell (eine) Information(en) nach außen (z. B. an einen Benutzer) der elektronischen Vorrichtung 1001 liefern. Die Anzeigevorrichtung 1060 kann z. B. eine Anzeige, eine Hologrammvorrichtung oder einen Projektor und eine Steuerschaltung zur Steuerung eines entsprechenden von einer Anzeige, einer Hologrammvorrichtung und einem Projektor enthalten. Die Anzeigevorrichtung 1060 kann eine Berührungsschaltung enthalten, die ausgelegt ist, um eine Berührung zu erfassen, oder eine Sensorschaltung (z. B. einen Drucksensor), die ausgelegt ist, um die Intensität der durch die Berührung entstehenden Kraft zumessen.
Das Audiomodul 1070 kann einen Ton in ein elektrisches Signal umwandeln und umgekehrt. Das Audiomodul 1070 kann den Ton über die Eingabevorrichtung 1050 erhalten oder den Ton über die Tonausgabevorrichtung 1055 oder einen Kopfhörer einer externen elektronischen Vorrichtung 1002 direkt (z. B. verkabelt) oder drahtlos mit der elektronischen Vorrichtung 1001 gekoppelt ausgeben.
Das Sensormodul 1076 kann einen Betriebszustand (z. B. Leistung oder Temperatur) der elektronischen Vorrichtung 1001 oder einen Umgebungszustand (z. B. den Zustand eines Benutzers) außerhalb der elektronischen Vorrichtung 1001 erfassen und dann ein elektrisches Signal oder einen Datenwert erzeugen, der dem erfassten Zustand entspricht. Das Sensormodul 1076 kann z. B. einen Gestensensor, einen Kreiselsensor, einen Luftdrucksensor, einen Magnetsensor, einen Beschleunigungssensor, einen Griffsensor, einen Näherungssensor, einen Farbsensor, einen Infrarot (IR)-Sensor, einen biometrischen Sensor, einen Temperatursensor, einen Feuchtigkeitssensor oder einen Beleuchtungsstärkesensor enthalten.
Die Schnittstelle 1077 kann ein oder mehrere spezifizierte Protokolle unterstützen, die verwendet werden, damit die elektronische Vorrichtung 1001 direkt (z. B. verdrahtet) oder drahtlos mit der externen elektronischen Vorrichtung 1002 gekoppelt werden kann. Die Schnittstelle 1077 kann z. B. eine hochauflösende Multimediaschnittstelle (HDMI), eine Universal Serial Bus (USB)-Schnittstelle, eine sichere digitale (SD)-Kartenschnittstelle oder eine Audioschnittstelle enthalten.
Eine Anschlussklemme 1078 kann einen Stecker enthalten, über den die elektronische Vorrichtung 1001 physikalisch mit der externen elektronischen Vorrichtung 1002 verbunden werden kann. Die Anschlussklemme 1078 kann z. B. einen HDMI-Anschluss, einen USB-Anschluss, einen SD-Karten-Anschluss oder einen Audioanschluss (z. B. einen Kopfhöreranschluss) enthalten.
Das Haptikmodul 1079 kann ein elektrisches Signal in einen mechanischen Reiz (z. B. eine Vibration oder eine Bewegung) oder in einen elektrischen Reiz umwandeln, der von einem Benutzer über die taktile oder kinästhetische Empfindung erkannt werden kann. Das Haptikmodul 1079 kann z. B. einen Motor, ein piezoelektrisches Element oder einen elektrischen Stimulator enthalten.
Das Kameramodul 1080 kann ein Standbild oder bewegte Bilder aufnehmen. Das Kameramodul 1080 kann ein oder mehrere Objektive, Bildsensoren, Bildsignalprozessoren oder Blitzvorrichtungen enthalten.
Das Leistungsverwaltungsmodul 1088 kann die der elektronischen Vorrichtung 1001 zugeführte Leistung verwalten. Das Leistungsverwaltungsmodul 1088 kann zumindest als Teil z. B. einer integrierten Schaltung zur Leistungsverwaltung (PMIC) implementiert werden.
Der Akku 1089 kann mindestens eine Komponente der elektronischen Vorrichtung 1001 mit Leistung versorgen. Die Batterie 1089 kann z. B. eine Primärzelle, die nicht wiederaufladbar ist, eine Sekundärzelle, die wiederaufladbar ist, oder eine Brennstoffzelle enthalten.
Das Kommunikationsmodul 1090 kann die Einrichtung eines direkten (z. B. verdrahteten) Kommunikationskanals oder eines Drahtlos-Kommunikationskanals zwischen der elektronischen Vorrichtung 1001 und der externen elektronischen Vorrichtung (z. B. der elektronischen Vorrichtung 1002, der elektronischen Vorrichtung 1004 oder dem Server 1008) und die Durchführung der Kommunikation über den eingerichteten Kommunikationskanal unterstützen. Das Kommunikationsmodul 1090 kann einen oder mehrere Kommunikationsprozessoren enthalten, die unabhängig vom Prozessor 1020 (z. B. dem AP) betrieben werden können und eine direkte (z. B. drahtgebundene) Kommunikation oder eine Drahtlos-Kommunikation unterstützen. Das Kommunikationsmodul 1090 kann ein Drahtlos-Kommunikationsmodul 1092 (z. B. ein zellulares Kommunikationsmodul, ein Drahtlos-Kommunikationsmodul mit kurzer Reichweite oder ein GNSS-Kommunikationsmodul (GNSS = Global Navigation Satellite System, globales Navigationssystem)) oder ein drahtgebundenes Kommunikationsmodul 1094 (z. B. ein LAN-Kommunikationsmodul (LAN = Local Area Network, lokales Netzwerk) oder ein PLC-Kommunikationsmodul (PLC = Power Line Communication, Stromleitungskommunikation)) enthalten. Ein entsprechendes dieser Kommunikationsmodule kann mit der externen elektronischen Vorrichtung über das erste Netzwerk 898 (z. B. ein Kommunikationsnetzwerk mit kurzer Reichweite, wie Bluetooth™, direktes Wireless-Fidelity (Wi-Fi) oder einen Standard der Infrared Data Association (IrDA)) oder das zweite Netzwerk 1099 (z. B. ein Kommunikationsnetzwerk mit großer Reichweite, wie ein zellulares Netzwerk, das Internet oder ein Computernetzwerk (z. B. ein LAN oder ein WAN (WAN = Wide Area Network, Weitverkehrsnetzwerk)) kommunizieren. Diese verschiedenen Arten von Kommunikationsmodulen können als eine einzige Komponente (z. B. ein einzelner IC) oder als mehrere voneinander getrennte Komponenten (z. B. mehrere ICs) implementiert werden. Das Drahtlos-Kommunikationsmodul 1092 kann die elektronische Vorrichtung 1001 in einem Kommunikationsnetz, wie z. B. dem ersten Netz 1098 oder dem zweiten Netz 1099, identifizieren und authentifizieren, wobei (eine) Teilnehmerinformation(en) (z. B. die internationale mobile Teilnehmeridentität (IMSI)) verwendet wird/werden, die im Teilnehmeridentifikationsmodul 1096 gespeichert ist/sind.
Das Antennenmodul 1097 kann ein Signal oder eine Leistung nach oder von der Außenseite (z. B. der externen elektronischen Vorrichtung) der elektronischen Vorrichtung 1001 senden oder empfangen. Das Antennenmodul 1097 kann eine oder mehrere Antennen enthalten, und davon kann mindestens eine Antenne, die für ein im Kommunikationsnetz verwendetes Kommunikationsschema geeignet ist, wie das erste Netz 1098 oder das zweite Netz 1099, z. B. durch das Kommunikationsmodul 1090 (z. B. das Drahtlos-Kommunikationsmodul 1092) ausgewählt werden. Das Signal oder die Leistung kann dann zwischen dem Kommunikationsmodul 1090 und der externen elektronischen Vorrichtung über die ausgewählte mindestens eine Antenne gesendet oder empfangen werden.
Zumindest einige der vorstehend beschriebenen Komponenten können miteinander gekoppelt sein und Signale (z. B. Befehle oder Daten) zwischen ihnen über ein interperipheres Kommunikationsschema (z. B. einen Bus, eine Allzweck-Eingabe-/Ausgabe (GPIO, GPIO = General Purpose Input und Output), eine serielle Peripherieschnittstelle (SPI) oder eine MIPI (MIPI = Mobile Industry Processor Interface, mobile Industrieprozessorschnittstelle) austauschen.
Befehle oder Daten können zwischen der elektronischen Vorrichtung 1001 und der externen elektronischen Vorrichtung 1004 über den mit dem zweiten Netzwerk 1099 gekoppelten Server 1008 übertragen oder empfangen werden. Jede der elektronischen Vorrichtungen 1002 und 1004 kann eine Vorrichtung desselben Typs oder eines anderen Typs als die elektronische Vorrichtung 1001 sein. Alle oder einige der auf der elektronischen Vorrichtung 1001 auszuführenden Operationen können auf einem oder mehreren der externen elektronischen Vorrichtungen 1002, 1004 oder 1008 ausgeführt werden. Wenn beispielsweise die elektronische Vorrichtung 1001 eine Funktion oder einen Dienst automatisch oder als Antwort auf eine Anfrage eines Benutzers oder einer anderen Vorrichtung ausführen soll, kann die elektronische Vorrichtung 1001 anstelle oder zusätzlich zur Ausführung der Funktion oder des Dienstes das eine oder die mehreren externen elektronischen Vorrichtungen auffordern, zumindest einen Teil der Funktion oder des Dienstes auszuführen. Das/Die externe(n) elektronische(n) Vorrichtung(en), das/die die Anforderung erhält/erhalten, kann/können zumindest einen Teil der angeforderten Funktion oder des Dienstes oder eine zusätzliche Funktion oder einen zusätzlichen Dienst im Zusammenhang mit der Anforderung ausführen und das Ergebnis der Ausführung auf die elektronische Vorrichtung 1001 übertragen. Die elektronische Vorrichtung 1001 kann das Ergebnis, mit oder ohne weitere Verarbeitung des Ergebnisses, zumindest als Teil einer Antwort auf die Anfrage bereitstellen. Zu diesem Zweck kann z. B. eine Cloud Computing-, Distributed Computing- oder eine Client-Server-Computing-Technologie verwendet werden.
Eine Ausführungsform kann als Software (z. B. das Programm 1040) implementiert sein, die einen oder mehrere Befehle enthält, die auf einem Speichermedium (z. B. internem Speicher 1036 oder externem Speicher 1038) gespeichert sind, und die von einer Maschine (z. B. der elektronischen Vorrichtung 1001) gelesen werden kann. Zum Beispiel kann ein Prozessor der elektronischen Vorrichtung 1001 mindestens einen oder mehreren von im Speichermedium gespeicherten Befehlen aufrufen und ihn mit oder ohne Verwendung einer oder mehrerer anderen Komponenten unter der Steuerung des Prozessors ausführen. So kann eine Maschine so betrieben werden, dass sie mindestens eine Funktion entsprechend der mindestens einen aufgerufenen Anweisung ausführt. Die eine oder mehrere Anweisungen kann/können von einem Compiler erzeugten Code oder von einem Interpreter ausführbaren Code enthalten. Ein maschinenlesbares Speichermedium kann in Form eines nichtflüchtigen Speichermediums vorgesehen werden. Der Begriff „nichtflüchtig“ weist darauf hin, dass das Speichermedium eine materielle Vorrichtung ist und kein Signal (z. B. eine elektromagnetische Welle) enthält, aber dieser Begriff unterscheidet nicht zwischen der semipermanenten Speicherung von Daten auf dem Speichermedium und der vorübergehenden Speicherung der Daten auf dem Speichermedium.
Nach einer Ausführungsform kann ein Verfahren der Offenbarung in einem Computerprogrammprodukt enthalten sein und vorgesehen werden. Das Computerprogrammprodukt kann als ein Produkt zwischen einem Verkäufer und einem Käufer gehandelt werden. Das Computerprogrammprodukt kann in Form eines maschinenlesbaren Speichermediums (z. B. eines Compact-Disc-Lesespeichers (CD-ROM)) vertrieben werden, oder es kann online über einen Anwendungsspeicher (z. B. Play Store™) oder direkt zwischen zwei Benutzervorrichtungen (z. B. Smartphones) vertrieben (z. B. heruntergeladen oder hochgeladen) werden. Bei der Online-Verbreitung kann zumindest ein Teil des Computerprogrammprodukts vorübergehend erzeugt oder zumindest vorübergehend auf dem maschinenlesbaren Speichermedium, z. B. im Speicher des Servers des Herstellers, auf einem Server des Anwendungsspeichers oder auf einem Relay-Server, gespeichert werden.
Nach einer Ausführungsform kann jede Komponente (z. B. ein Modul oder ein Programm) der vorstehend beschriebenen Komponenten eine einzelne Entität oder mehrere Entitäten enthalten. Eine oder mehrere der vorstehend beschriebenen Komponenten können weggelassen werden, oder es können eine oder mehrere andere Komponenten hinzugefügt werden. Alternativ oder zusätzlich können mehrere Komponenten (z. B. Module oder Programme) in eine einzige Komponente integriert werden. In diesem Fall kann die integrierte Komponente immer noch eine oder mehrere Funktionen jeder der Vielzahl von Komponenten in gleicher oder ähnlicher Weise erfüllen, wie sie von einer entsprechenden der Vielzahl von Komponenten vor der Integration erfüllt werden. Durch das Modul, das Programm oder eine andere Komponente ausgeführte Operationen können sequentiell, parallel, wiederholt oder heuristisch ausgeführt werden, oder eine oder mehrere der Operationen können in einer anderen Reihenfolge ausgeführt oder weggelassen werden, oder es können eine oder mehrere andere Operationen hinzugefügt werden.
Obwohl bestimmte Ausführungsformen der vorliegenden Offenbarung in der detaillierten Beschreibung der vorliegenden Offenbarung beschrieben wurden, kann die vorliegende Offenbarung in verschiedenen Formen modifiziert werden, ohne vom Umfang der vorliegenden Offenbarung, wie er in den beigefügten Ansprüchen definiert ist, abzuweichen.

Claims

Phasenregelkreis (PLL) für die fraktionale N-Frequenzsynthese, wobei der Phasenregelkreis umfasst: einen Phasendetektor (706), der eingerichtet ist, um einen Takt und einen Rückkopplungstakt (CLKFB) zu empfangen und eine resultierende Phasendifferenz zwischen dem Takt und dem Rückkopplungstakt (CLKFB) zu erzeugen und auszugeben; einen Tiefpasskreisfilter (710), der eingerichtet ist, um die resultierende Phasendifferenz zu empfangen und eine Steuerspannung zu erzeugen und auszugeben; einen spannungsgesteuerten Oszillator (712), der eingerichtet ist, um die Steuerspannung zu empfangen und auf der Grundlage der Spannung ein periodisches Signal zu erzeugen und auszugeben; einen Sigma-Delta-Modulator (304-2; 704), der eingerichtet ist, um ein Frequenzbefehlswort (FCW) zu empfangen und ein Teilungssequenzverhältnis und ein Auswahlsteuersignal (SEL_CLKFB) zu erzeugen und auszugeben; und einen Multimodul-Dividierer (302-2; 702), der eingerichtet ist, um differentielle Eingaben (VCO_P, VCP_N) des periodischen Signals vom spannungsgesteuerten Oszillator (712) zu empfangen und das Teilungssequenzverhältnis und das Auswahlsteuersignal (SEL_CLKFB) vom Sigma-Delta-Modulator (3042-2; 704) zu empfangen, wobei der Multimodul-Dividierer eingerichtet ist, um einen ersten Rückkopplungstakt (CLKFB 1) und einen zweiten Rückkopplungstakt (CLKFB2) auf der Grundlage der differentiellen Eingaben (VCO_P, VCP_N) und des Teilungssequenzverhältnisses (NDIV) zu erzeugen und einen von dem ersten Rückkopplungstakt (CLKFB 1) und dem zweiten Rückkopplungstakt (CLKFB2) als den Rückkopplungstakt (CLKFB) an den Phasendetektor (706) auf der Grundlage des Auswahlsteuersignals (SEL_CLKFB) auszugeben.
Phasenregelkreis nach Anspruch 1, wobei der Takt ein Referenztakt (CLKREF) ist.
Phasenregelkreis nach Anspruch 1 oder 2, wobei eine ansteigende Flanke des zweiten Rückkopplungstakts (CLKFB2) um eine halbe Periode des spannungsgesteuerten Oszillators (712) gegenüber einer ansteigenden Flanke des ersten Rückkopplungstakts (CLKFB 1) verzögert wird.
Phasenregelkreis nach einem der Ansprüche 1 bis 3, wobei der Phasendetektor (706) umfasst: einen Phasenfrequenzdetektor, der eingerichtet ist, um den Takt und den Rückkopplungstakt (CLKFB) zu empfangen und ein Signal zu erzeugen und auszugeben, das proportional zur Phasendifferenz zwischen dem Takt und dem Rückkopplungstakt (CLKFB) ist; und eine Ladungspumpe, die eingerichtet ist, um das Signal vom Phasenfrequenzdetektor zu empfangen und auf der Grundlage des empfangenen Signals einen Senken- und Quellenstrom zu erzeugen und an den Tiefpasskreisfilter (710) auszugeben.
Phasenregelkreis nach einem der Ansprüche 1 bis 4, wobei der Multimodul-Dividierer (302-2; 702) umfasst: ein erstes Flip-Flop (404), das eingerichtet ist, um eine erste differentielle Eingabe (VCO_P) des periodischen Signals und ein Taktsignal zu empfangen, das unter Verwendung der differentiellen Eingaben (VCO_P, VCP_N) und des Teilungssequenzverhältnisses (NDIV) erzeugt wird, und eingerichtet ist, um den ersten Rückkopplungstakt (CLKFB1) zu erzeugen und auszugeben; ein zweites Flip-Flop (406), das eingerichtet ist, um eine zweite differentielle Eingabe (VCO_P) des periodischen Signals und des Taktsignals zu empfangen, und eingerichtet ist, um den zweiten Rückkopplungstakt (CLKFB2) zu erzeugen und auszugeben; und einen Multiplexer (408), der eingerichtet ist, um den ersten Rückkopplungstakt (CLKFB 1), den zweiten Rückkopplungstakt (CLKFB2) und das Auswahlsteuersignal (SEL_CLKFB) zu empfangen und den ersten Rückkopplungstakt (CLKFB1) oder den zweiten Rückkopplungstakt (CLKFB2) als den Rückkopplungstakt (CLKFB) basierend auf dem Auswahlsteuersignal (SEL_CLKFB) auszugeben.
Phasenregelkreis nach einem der Ansprüche 1 bis 5, wobei der Sigma-Delta-Modulator (3042-; 704) eingerichtet ist, um das Frequenzbefehlswort (FCW) zu verdoppeln, eine Sigma-Delta-Modulation auf dem verdoppelten Frequenzbefehlswort (FCW) durchzuführen, um ein erstes Teilungssequenzverhältnis (NDIV) zu erzeugen, und das erste Teilungssequenzverhältnis zu halbieren, um das Teilungssequenzverhältnis (NDIV) an den Multimodul-Dividierer (302-2; 702) auszugeben.
Phasenregelkreis nach Anspruch 6, wobei ein Ausführungsbit zum halbierten ersten Teilungssequenzverhältnis (NDIV) hinzugefügt wird, um das Teilungssequenzverhältnis (NDIV) zu erzeugen.
Phasenregelkreis nach einem der Ansprüche 1 bis 7, wobei der Sigma-Delta-Modulator (3042-; 704) ferner eingerichtet ist, um einen Quantisierungsfehler zu erzeugen, und der Phasenregelkreis ferner umfasst: einen Multiplikator, der eingerichtet ist, um den Quantisierungsfehler und eine Digital/Zeit-Wandler-Verstärkung zu empfangen und ein Digital/Zeit-Wandler-Steuerwort zu erzeugen und auszugeben; und einen Digital/Zeit-Wandler (716), der eingerichtet ist, um einen Referenztakt _(CLKREF) und das Digital/Zeit-Wandler-Steuerwort zu empfangen und einen Digital/Zeit-Wandler-Takt (CLKDTC) als Takteingabe für den Phasendetektor (706) zu erzeugen und auszugeben.
Phasenregelkreis nach Anspruch 8, wobei der Sigma-Delta-Modulator (3042-; 704) eingerichtet ist, um das Frequenzbefehlswort (FCW) zu verdoppeln, eine Sigma-Delta-Modulation auf dem verdoppelten Frequenzbefehlswort (FCW) durchführen, um einen ersten Quantisierungsfehler zu erzeugen, und den ersten Quantisierungsfehler zu halbieren, um den Quantisierungsfehler an den Multiplikator auszugeben.
Phasenregelkreis nach Anspruch 9, wobei eine spannungsgesteuerte Oszillatortakt-Tastverhältnis-Fehlerkorrektur an dem Quantisierungsfehler vor dem Multiplikator durchgeführt wird.
Verfahren zur fraktionalen N-Frequenzsynthese unter Verwendung eines Phasenregelkreises, wobei das Verfahren umfasst: Erfassen einer Phasendifferenz zwischen einem Takt und einem Rückkopplungstakt (CLKFB) durch einen Phasendetektor (706) des Phasenregelkreises; Bestimmen einer Steuerspannung durch ein Tiefpasskreisfilter (710) des Phasenregelkreises basierend auf der Phasendifferenz; Erzeugen eines periodischen Signals durch einen spannungsgesteuerten Oszillator (712) des Phasenregelkreises basierend auf der Steuerspannung; Erzeugen eines Teilungssequenzverhältnisses und eines Auswahlsteuersignals (SEL_CLKFB) durch einen Sigma-Delta-Modulator (304-2; 704) des Phasenregelkreises basierend auf einem Frequenzbefehlswort (FCW); und Erzeugen eines ersten Rückkopplungstakts (CLKFB1) und eines zweiten Rückkopplungstakts (CLKFB2) durch einen Multimodul-Dividierer (302-2; 702) auf der Grundlage des Teilungssequenzverhältnisses und den differentiellen Eingaben (VCO_P, VCP_N) des periodischen Signals; und Ausgeben des ersten Rückkopplungstaktes (CLKFB1) oder des zweiten Rückkopplungstaktes (CLKFB2) als Rückkopplungstakt (CLKFB) vom Multimodul-Dividierer (302-2; 702) an den Phasendetektor (706) auf der Grundlage des Auswahlsteuersignals (SEL_CLKFB).
Verfahren nach Anspruch 11, wobei die Uhr eine Referenzuhr (CLKREF) ist.
Verfahren nach Anspruch 11 oder 12, wobei eine steigende Flanke des zweiten Rückkopplungstakts (CLKFB2) um eine halbe Periode des spannungsgesteuerten Oszillators (712) gegenüber einer steigenden Flanke des ersten Rückkopplungstakts (CLKFB1) verzögert wird.
Verfahren nach einem der Ansprüche 11 bis 13, wobei das Erfassen der Phasendifferenz umfasst: Erzeugen eines Signals, das proportional zur Phasendifferenz zwischen dem Takt und dem Rückkopplungstakt (CLKFB) ist, durch einen Phasenfrequenzdetektor; und Vorsehen eines Senken- und Quellenstroms durch eine Ladungspumpe für den Tiefpasskreisfilter (710) auf der Grundlage des Signals.
Verfahren nach einem der Ansprüche 11 bis 14, wobei die Erzeugung des ersten Rückkopplungstakts (CLKFB1) und des zweiten Rückkopplungstakts (CLKFB2) umfasst: Erzeugen des ersten Rückkopplungstakts (CLKFB 1) durch ein erstes Flip-Flop (404) des Multimodul-Dividierers (302-2; 702), basierend auf einer ersten differentiellen Eingabe (VCO_P) des periodischen Signals und einem Taktsignal, das unter Verwendung der differentiellen Eingaben (VCO_P, VCP_N) und des Teilungssequenzverhältnisses erzeugt wird; und Erzeugen des zweiten Rückkopplungstakts (CLKFB2) durch ein zweites Flip-Flop (406) des Multimodul-Dividierers (302-2; 702), basierend auf einer zweiten differentiellen Eingabe (VCO_N) des periodischen Signals und des Taktsignals.
Verfahren nach einem der Ansprüche 11 bis 15, wobei das Ausgeben eines von dem ersten Rückkopplungstakt (CLKFB 1) und dem zweiten Rückkopplungstakt (CLKFB2) als dem Rückkopplungstakt (CLKFB) umfasst: Auswählen des einen von dem ersten Rückkopplungstaktes (CLKFB 1) und dem zweiten Rückkopplungstakt (CLKFB2) als Rückkopplungstakt (CLKFB) durch einen Multiplexer (408) des Multimodul-Dividierers (302-2; 702) basierend auf dem Auswahlsteuersignal (SEL_CLKFB).
Verfahren nach einem der Ansprüche 11 bis 16, wobei das Erzeugen des Teilungssequenzverhältnisses umfasst: Verdoppeln des Frequenzbefehlswortes (FCW); Durchführen einer Sigma-Delta-Modulation an dem Befehlswort der verdoppelten Frequenz (304-2; 704), um ein erstes Teilungssequenzverhältnis zu erzeugen; und Halbieren des ersten Teilungssequenzverhältnisses zur Ausgabe des Teilungssequenzverhältnisses an den Multimodul-Dividierer (302-2; 702).
Verfahren nach Anspruch 17, ferner das Hinzufügen eines Ausführungsbits zu der halbierten ersten Teilungsverhältnissequenz umfassend, um das Teilungssequenzverhältnis zu erzeugen.
Verfahren für einen der Ansprüche 11 bis 18, ferner umfassend: Erzeugen eines Quantisierungsfehlers durch den Sigma-Delta-Modulator (304-2; 704), Kombinieren des Quantisierungsfehlers und einer Digital-Zeit-Wandler-Verstärkung, um ein Digital/Zeit-Wandler-Steuerwort zu erzeugen; und Erzeugen, durch einen Digital-Zeit-Wandler, eines Digital-Zeit-Wandler-Taktes (CLKDTC) als Takteingabe für den Phasendetektor (706), basierend auf einem Referenztakt (CLKREF) und dem Digital-Zeit-Wandler-Steuerwort.
Verfahren nach Anspruch 19, wobei das Erzeugen des Quantisierungsfehlers umfasst: Verdoppeln des Frequenzbefehlswortes (FCW); Durchführen einer Sigma-Delta-Modulation an dem Befehlswort der verdoppelten Frequenz (FCW), um einen ersten Quantisierungsfehler zu erzeugen; und Halbierung des ersten Quantisierungsfehlers zur Ausgabe des Quantisierungsfehlers.
Verfahren nach Anspruch 20, ferner die Durchführung einer spannungsgesteuerten Oszillator-Tastverhältnis-Fehlerkorrektur des Quantisierungsfehlers vor der Kombination mit der Digital-Zeit-Wandler-Verstärkung umfassend.
Multimodul-Dividierer (302-2; 702) eines Phasenregelkreises für fraktionale N-Frequenzsynthese, wobei der Multimodul-Dividierer (302-2; 702) umfasst: einen Dividierer, der eingerichtet ist, um differentielle Eingaben (VCO_P, VCP_N) eines periodischen Signals von einem spannungsgesteuerten Oszillator (712) des Phasenregelkreises zu empfangen, ein Teilungssequenzverhältnis (NDIV) von einem Sigma-Delta-Modulator (304-2; 704) des Phasenregelkreises zu empfangen und ein Taktsignal zu erzeugen und auszugeben; ein erstes Flip-Flop (404), das eingerichtet ist, um das Taktsignal und eine erste differentielle Eingabe (VCO_P) des periodischen Signals zu empfangen und einen ersten Rückkopplungstakt (CLKFB1) zu erzeugen und auszugeben; ein zweites Flip-Flop (406), das eingerichtet ist, um das Taktsignal und eine zweite differentielle Eingabe (VCP_N) des periodischen Signals zu empfangen und ein zweites (CLKFB2) zu erzeugen und auszugeben; und einen Multiplexer (408), der eingerichtet ist, um den ersten Rückkopplungstakt (CLKFB 1), den zweiten Rückkopplungstakt (CLKFB2) und ein Auswahlsteuersignal (SEL_CLKFB) von dem Sigma-Delta-Modulator zu empfangen und einen von dem ersten Rückkopplungstakt (CLKFB1) und dem zweiten Rückkopplungstakt (CLKFB2) als einen Rückkopplungstakt (CLKFB) an einen Phasendetektor (706) des Phasenregelkreises basierend auf dem Auswahlsteuersignal (SEL_CLKFB) auszugeben.