DE112020000946T5

DE112020000946T5 - Einrichtung und verfahren zur abschwächung von frequenzüberschwingen und spannungs-droop

Info

Publication number: DE112020000946T5
Application number: DE112020000946.7T
Authority: DE
Inventors: Praveen Mosalikanti; Nasser Kurd; Alexander Gendler
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2019-02-25
Filing date: 2020-01-13
Publication date: 2021-12-02
Also published as: US10928886B2; US20240085973A1; WO2020176166A1; US11847011B2; US20210181831A1; US20200272220A1; CN113330688A

Abstract

Es werden eine Einrichtung und ein Verfahren beschrieben, die vor einem Ereignis, das zu einem Frequenzüberschwingen führen könnte, ein Signal an einen Spannungsregler oder Generator senden, welches eine temporäre Versorgungsspannungs- und/oder -stromerhöhung anfordert. Dies ermöglicht, dass eine Taktquelle, wie etwa eine Phasenregelschleife (PLL), schnell einrastet, während keine Langzeitspannungsschutzbänder benötigt werden. Die Einrichtung und das Schema ermöglichen eine fliegende Änderung der Versorgungsspannung und/oder Taktfrequenz für einen Prozessor mit geringer bis keiner Auswirkung auf Vmin. Während des Taktfrequenzüberschwingens wird die Versorgungsspannung temporär erhöht und dann auf den erwarteten Spannungspegel der Leistungsversorgung reduziert. Eine solche Erhöhung ermöglicht das Absorbieren der Taktfrequenzüberschwingungsauswirkung. Der Versorgungsspannungspegel kann stufenweise reduziert werden, um ein potentielles Unterschwingen der Taktfrequenz zu vermeiden.

Description

PRIORITÄTSANSPRUCH
Diese Anmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 16/285,051 , eingereicht am Februar 25, 2019 und mit dem Titel „FREQUENCY OVERSHOOT AND VOLTAGE DROOP MITIGATION DEVICE AND METHOD“, die durch Bezugnahme in ihrer Gesamtheit für alle Zwecke aufgenommen wird.
HINTERGRUND
Wenn eine Phasenregelschleife (PLL) ein Phasen- oder Frequenzänderungsereignis erfährt (z. B. Verlassen eines adaptiven Frequenzskalierung(AFS)-Schemas, Versorgungsspannungsübergänge, Frequenz- und Leistungsversorgungsspannungs-/-stromübergänge usw.), zeigt die PLL Frequenzüberschwingen auf, wenn ein akkumulierter Phasenfehler durch die PLL korrigiert wird. Dieses Frequenzüberschwingen kann erzwingen, dass die Versorgungsspannung eines Rechensubsystem (z. B. Logik, EA-Bahnen, Kern, Grafik usw.), das durch den PLL getaktet wird, höher eingestellt wird, als zum Betrieb bei der Zielfrequenz erforderlich wäre. Dieses Frequenzüberschwingen kann zu einer Erhöhung von Versorgungsspannungsschutzbändern führen, was Systemleistungsfähigkeit negativ beeinflusst oder einschränkt, inwieweit AFS- oder schnelle DVFS(Dynamic Voltage Frequency Scaling)-Techniken verwendet werden können. Um die Effekte von Frequenzüberschwingen (oder -unterschwingen) abzuschwächen, erhöhen Designer entweder Versorgungsspannungsschutzbänder für die Rechensubsysteme oder überdämpfen die PLL. Solche Abschwächungstechniken erhöhen signifikant die PLL-Einrast-/Wiedereinrastzeit und beeinträchtigen die Computersystemleistungsfähigkeit (z. B. kann ein Frequenzüberschwingen von näherungsweise 5% bis 8% kann Vmin signifikant erhöhen, um das Frequenzüberschwingen zu absorbieren), wobei Vmin die minimale Betriebsspannung für die Rechensubsysteme ist, unterhalb derer ihre Funktionalität beeinträchtigt ist.
Figurenliste
Die Ausführungsformen der Offenbarung werden umfassender aus der unten gegebenen ausführlichen Beschreibung und aus den begleitenden Zeichnungen verschiedener Ausführungsformen der Offenbarung verstanden, die jedoch nicht als die Offenbarung auf die spezifischen Ausführungsformen beschränkend aufgefasst werden sollten, sondern lediglich zur Erläuterung und zum Verständnis dienen.

1 veranschaulicht eine Architektur zum Erhöhen der Versorgungsspannung einer Subsystemlogik (z. B. Prozessorkern, Grafikeinheit usw.) beim Detektieren eines Spannungs-Droops gemäß manchen Ausführungsformen der Offenbarung.
2A-B veranschaulichen eine schematische Darstellung zum Erhöhen der Versorgungsspannung einer Logik (z. B. eines Kerns, einer Grafik usw.) beim Detektieren eines Spannungs-Droops bzw. ein assoziiertes Timing-Diagramm gemäß manchen Ausführungsformen.
3 veranschaulicht eine schematische Darstellung eines Spannungs-Droop-Detektors, der durch die Architektur verwendet wird, um die Versorgungsspannung einer Logik (z. B. eines Prozessorkerns, einer Grafik usw.) temporär zu erhöhen, gemäß manchen Ausführungsformen.
4 veranschaulicht eine PLL mit einer Logik zum Erzeugen von frühen und späten PLL-Einrast-Indikatoren, die zum Steuern der Dauer der temporären Versorgungsspannungserhöhung verwendet werden, gemäß manchen Ausführungsformen.
5 veranschaulicht eine grafische Darstellung, die eine potenzielle Auswirkung nur des Verwendens von Adaptiver Frequenzskalierung (AFS: Adaptive Frequency Scaling) beim Detektieren eines Spannungs-Droops zeigt.
6 veranschaulicht eine grafische Darstellung, die eine temporäre Leistungsversorgungsspannung(und/oder -strom)-Erhöhung nach einem Spannungs-Droop ohne Sekundär-Droop zeigt, gemäß manchen Ausführungsformen.
7 veranschaulicht eine grafische Darstellung, die die Auswirkung nur der Verwendung von AFS auf einen Spannungs-Droop mit Sekundär-Droop zeigt.
8 veranschaulicht eine grafische Darstellung, die eine temporäre Leistungsversorgungsspannung(und/oder -strom)-Erhöhung nach einem Spannungs-Droop mit Sekundär-Droop zeigt, gemäß manchen Ausführungsformen.
9 veranschaulicht grafische Darstellungen, die eine Auswirkung auf Vmin (minimale Betriebsspannung) mit und ohne eine temporäre Leistungsversorgungsspannung(und/oder -strom)-Erhöhung nach Verlassen eines Niederleistungsspannungszustands zeigen, gemäß manchen Ausführungsformen.
10 veranschaulicht grafische Darstellungen, die Frequenzkriechen ohne Leistungsversorgungserhöhung bzw. mit Leistungsversorgungserhöhung zeigen, gemäß manchen Ausführungsformen.
11 veranschaulicht eine intelligente Vorrichtung oder ein Computersystem oder ein SoC (System-on-Chip) mit einer Einrichtung zum temporären Erhöhen der Leistungsversorgung einer Logik (z. B. eines Prozessorkerns) zum Abschwächen von Frequenzüberschwingen gemäß manchen Ausführungsformen der Offenbarung.

AUSFÜHRLICHE BESCHREIBUNG
Bei manchen Ausführungsformen ist eine Einrichtung beschrieben, die vor einem Ereignis, das zu einem Frequenzüberschwingen führen könnte, ein Signal an einen Spannungsregler oder Versorgungsgenerator sendet, der eine temporäre Versorgungsspannungs- und/oder -stromerhöhung anfordert. Dies ermöglicht, dass eine Taktquelle, wie etwa eine Phasenregelschleife (PLL: Phase Locked Loop) oder eine Frequenzregelschleife (FLL: Frequency Locked Loop), schnell einrastet, während keine Langzeitspannungsschutzbänder benötigt werden. Für die verschiedenen Ausführungsformen gibt es viele technische Effekte. Zum Beispiel wird die minimale Betriebsspannung (Vmin) nicht erhöht, um ein Überschwingen der Taktfrequenz von einem Versorgungsspannungs-Droop abzuschwächen, und von daher wird die Prozessorleistungsfähigkeit verbessert, da kein unnötiges Timing-Schutzband (z. B. Frequenz- und Spannungsschutzband) benötigt wird. Die Einrichtung und das Schema verschiedener Ausführungsformen ermöglichen eine fliegende Änderung der Versorgungsspannung und/oder Taktfrequenz für einen Prozessor mit geringem bis keinem Einfluss auf Vmin. Während des Taktfrequenzüberschwingens wird die Versorgungsspannung temporär erhöht und dann bis auf den erwarteten Spannungspegel der Leistungsversorgung reduziert. Eine solche Erhöhung ermöglicht das Absorbieren des Taktfrequenzüberschwingungseinflusses. Der Versorgungsspannungspegel kann stufenweise oder einstufig reduziert werden. Weitere technische Effekte ergeben sich aus den verschiedenen Ausführungsformen und Figuren.
In der folgenden Beschreibung werden zahlreiche Einzelheiten besprochen, um eine ausführlichere Erläuterung von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Es wird jedoch für einen Fachmann offensichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten umgesetzt werden können. In anderen Fällen sind wohlbekannte Strukturen und Vorrichtungen in Blockdiagrammform anstatt ausführlich gezeigt, um zu vermeiden, dass Ausführungsformen der vorliegenden Offenbarung verschleiert werden.
Es wird angemerkt, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien repräsentiert sind. Manche Linien können dicker sein, um mehr Bestandteilsignalpfade anzugeben, und/oder Pfeile an einem oder mehreren Enden aufweisen, um eine primäre Informationsflussrichtung anzugeben. Solche Angaben sollen nicht einschränkend sein. Vielmehr werden die Linien in Verbindung mit einem oder mehreren Ausführungsbeispielen verwendet, um ein leichteres Verständnis einer Schaltung oder einer logischen Einheit zu fördern. Ein beliebiges repräsentiertes Signal, wie durch Gestaltungsanforderungen oder Präferenzen vorgegeben, kann tatsächlich ein oder mehrere Signale umfassen, die sich in beide Richtungen bewegen können und mit einem beliebigen geeigneten Typ von Signalschema implementiert werden können.
In der gesamten Beschreibung und in den Ansprüchen bedeutet der Begriff „verbunden“ eine direkte Verbindung, wie etwa eine elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, ohne irgendwelche dazwischenliegenden Vorrichtungen.
Der Begriff „gekoppelt“ bezeichnet eine direkte oder indirekte Verbindung, wie etwa eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung durch eine oder mehrere passive oder aktive dazwischenliegende Vorrichtungen.
Der Begriff „benachbart“ verweist hier allgemein auf eine Position eines Gegenstands, der neben (z. B. unmittelbar neben oder nahe, mit einem oder mehreren Gegenständen dazwischen) oder angrenzend an einen anderen Gegenstand (z. B. daran anstoßend).
Der Begriff „Schaltung“ oder „Modul“ kann sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die dazu eingerichtet sind, miteinander zusammenzuwirken, um eine gewünschte Funktion bereitzustellen.
Der Ausdruck „Signal“ kann sich auf wenigstens ein Stromsignal, Spannungssignal, Magnetsignal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein“, „eine“ und „der/die/das“ schließt Pluralreferenzen ein. Die Bedeutung von „in“ schließt „in“ und „auf“ ein.
Der Ausdruck „Skalieren“ verweist allgemein auf das Umwandeln eines Designs (Schaltplan und Layout) von einer Prozesstechnologie zu einer anderen Prozesstechnologie und kann anschließend bezüglich der Layoutfläche reduziert werden. In manchen Fällen verweist Skalieren auch auf das Vergrößern eines Designs von einer Prozesstechnologie zu einer anderen Prozesstechnologie und kann anschließend die Layoutfläche erhöhen. Der Ausdruck „Skalieren“ verweist allgemein auch auf das Verkleinern oder Vergrößern eines Layouts und von Vorrichtungen innerhalb desselben Technologieknotens. Der Begriff „Skalieren“ kann sich auch auf das Anpassen (z. B. Verlangsamen oder Beschleunigen - d. h. Herunterskalieren bzw. Heraufskalieren) einer Signalfrequenz relativ zu einem anderen Parameter, zum Beispiel einem Leistungsversorgungspegel, beziehen. Die Ausdrücke „im Wesentlichen“, „nahe“, „näherungsweise“, „nahe“ und „etwa“ verweisen allgemein darauf, dass sie innerhalb von +/-10 % eines Zielwerts liegen.
Sofern nichts anderes angegeben ist, gibt die Verwendung der Ordnungsadjektive „erste“, „zweite“ und „dritte“ usw. zum Beschreiben eines gemeinsamen Objekts lediglich an, dass auf unterschiedliche Instanzen gleicher Objekte Bezug genommen wird, und nicht impliziert werden soll, dass sich die so beschriebenen Objekte in einer gegebenen Reihenfolge befinden müssen, weder zeitlich, räumlich, in einer Rangfolge noch auf irgendeine andere Weise.
Für die Zwecke der vorliegenden Offenbarung bedeuten die Ausdrücke „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
Die Begriffe „links“, „rechts“, „vorne“, „hinten“, „oben“, „unten“, „über“, „unter“ und dergleichen in der Beschreibung und in den Ansprüchen werden, falls vorhanden, zu beschreibenden Zwecken und nicht notwendigerweise zum Beschreiben permanenter relativer Positionen verwendet.
Es wird darauf hingewiesen, dass diejenigen Elemente der Figuren, die gleichen Bezugsziffern (oder Namen) wie die Elemente einer beliebigen anderen Figur aufweisen, auf eine beliebige Weise ähnlich jener beschriebene arbeiten oder funktionieren können, aber nicht darauf beschränkt sind.
Zu Zwecken der Ausführungsformen sind die Transistoren in verschiedenen Schaltungen und Logikblöcken, die hier beschrieben sind, Metalloxidhalbleiter(MOS)-Transistoren oder ihre Derivate, wobei die MOS-Transistoren Drain-, Source-, Gate- und Bulk-Anschlüsse beinhalten. Die Transistoren und/oder die MOS-Transistor-Derivate beinhalten auch Tri-Gate- und FinFET-Transistoren, zylindrische Gate-All-Round-Transistoren, Tunnel-FET (TFET), Quadratdraht- oder Rechteckbandtransistoren, ferroelektrische FETs (FeFETs) oder andere Vorrichtungen, die eine Transistorfunktionalität implementieren, wie Kohlenstoffnanoröhren- oder Spintronic-Vorrichtungen. Symmetrische MOSFET-Source- und -Drain-Anschlüsse sind also identische Anschlüsse und werden hier austauschbar verwendet. Eine TFET-Vorrichtung weist andererseits asymmetrische Source- und Drain-Anschlüsse auf. Ein Fachmann versteht, dass andere Transistoren, zum Beispiel Bipolartransistoren (BJT-PNP/NPN), BiCMOS, CMOS usw., verwendet werden können, ohne vom Schutzumfang der Offenbarung abzuweichen.
1 veranschaulicht eine Architektur 100 (oder einen Prozessor 100) zum Erhöhen der Versorgungsspannung eines Logikkerns (z. B. Rechensystem oder -subsystem, Prozessorkern, Grafikkerne, EA-Logik usw.), getaktet durch eine Taktquelle, beim Detektieren eines Spannungs-Droops auf einer Spannung auf einer Leistungsversorgungsschiene, gemäß manchen Ausführungsformen der Offenbarung. Die Architektur 100 weist einen Spannungsgenerator 101, eine erste Schaltungsanordnung 102 (z. B. einen Droop-Detektor), eine zweite Schaltungsanordnung 103 (z. B. eine Taktquelle), eine Logik 104 (z. B. einen Prozessorkern, einen Cache, Eingabe-Ausgabe-Puffer) und eine Leistungssteuereinheit (PCU) 105 auf. Obwohl die Architektur 100 einen Spannungsgenerator 101 veranschaulicht, können mehr Spannungsgeneratoren auf eine verteilte Weise verwendet werden. Bei manchen Ausführungsformen umfasst der Spannungsgenerator 101 einen vollständig integrierten Spannungsregler (FIVR). Bei manchen Ausführungsformen umfassen die Spannungsgeneratoren 101 einen oder mehrere Low-Dropout(LDO)-Regler. Diese LDOs können analoge LDOs, rein digitale LDOs oder Mischsignal-LDOs sein. Ein beliebiger geeigneter Spannungsgenerator kann für Spannungsgeneratoren 101 verwendet werden, die eine oder mehrere Anforderungen zum Ändern ihrer Leistungsversorgungsausgabe Vdd empfangen können und die den Leistungsversorgungspegel von Vdd entsprechend anpassen können. Der Spannungsgenerator 101 ist hier als ein Spannungsregler (VR) bezeichnet, der aktive und/oder passive Komponenten aufweisen kann.
Bei manchen Ausführungsformen detektiert die erste Schaltungsanordnung 102 einen Droop in Vdd (z. B. plötzlicher Spannungsabfall in Vdd auf der VDD-Leistungsversorgungsschiene) und gibt ein Droop-Signal aus. Vdd ist die Leistungsversorgung, die einer oder mehreren Logikschaltungen eines Prozessors bereitgestellt wird. Dieser Droop in Vdd kann durch eine Vielzahl von Gründen verursacht werden, wie etwa plötzlicher Bedarf an Strom, der durch die Logik 104 aufgenommen wird, um eine Funktion durchzuführen. Der Droop kann auch durch einen plötzlichen Sprung des Prozessorleistungsfähigkeitsniveaus von einem Normalmodus zu einem Turbomodus (z. B. Hochleistungsmodus) verursacht werden. Beim Detektieren eines Droops in Vdd weist die zweite Schaltungsanordnung 103 den VR 101 über das Erhöhungsanforderungssignal an oder fordert diesen auf, den Versorgungspegel von Vdd für eine kurze Zeitspanne anzuheben (oder zu erhöhen).
Bei manchen Ausführungsformen sendet die zweite Schaltungsanordnung 103 die Erhöhungsanforderung an die PCU 105, um die Versorgungsspannung Vdd anzuheben, und die PCU 105 sendet dann eine VID_Erhöhungsanforderung an den VR 101, um die Vdd anzuheben. Bei diesem Beispiel spielt die PCU 105 die Rolle einer zentralen Leistungsverwaltung. Die Ausführungsformen sind jedoch nicht darauf beschränkt und der VR 101 kann Anweisungen direkt von anderen Schaltungen (z. B. PLL oder FLL der zweiten Schaltungsanordnung 103) empfangen, um die Leistungsversorgung Vdd anzupassen. Hier kann die VID_Erhöhungsanforderung ein Einbitsignal oder ein Mehrbitcode sein, der eine Spannungsidentifikation (VID) für den VR 101 angibt.
Die zweite Schaltungsanordnung 103 stellt einen Takt an die Logik 104 bereit, die auch auf Vdd arbeitet, die durch den VR 101 gesteuert und geregelt wird. Zum Beispiel erzeugt eine PLL oder FLL der zweiten Schaltungsanordnung 103 einen phasenverriegelten oder frequenzverriegelten Takt zur Verwendung durch die Logik 104 und/oder andere Schaltungsanordnungen, wie etwa die PCU 105. Bei manchen Ausführungsformen fordert die zweite Schaltungsanordnung 103 eine Versorgungserhöhung von Vdd einer spezifischen Größe (VErhöhung) für eine gewisse Mindestdauer (Tpw) an, um sicherzustellen, dass jegliches potentielles Frequenzüberschwingen absorbiert werden kann, bevor die Spannung Vdd auf ihren nominalen oder erwarteten Pegel zurückgeführt wird. Vdd kann dann nach der temporären Erhöhung in einem oder mehreren Spannungsschritten von jeweils mit einer Größe, VSchritt, und Dauer, TSchritt, reduziert werden. Bei verschiedenen Ausführungsformen arbeitet die Taktquelle der zweiten Schaltungsanordnung 103 mit einer anderen Leistungsversorgung als Vdd. Bei diesem Beispiel arbeitet die Taktquelle (z. B. PLL) der zweiten Schaltungsanordnung 103 auf VccPLL, die hinsichtlich Rauschcharakteristiken, Versorgungsverteilung usw. von Vdd getrennt ist.
Bei manchen Ausführungsformen sendet die PCU 105 eine Frequenzänderungsanforderung an die zweite Schaltungsanordnung 103. Zum Beispiel tritt der Prozessor 100 von einem Normalmodus oder Niedrigleistungsmodus in einen Hochleistungsmodus (wie etwa Turbomodus) ein und fordert eine Zunahme der Taktfrequenz an. In diesem Fall kann die PCU 105 eine VID-Erhöhung als Reaktion auf eine Frequenzänderungsanforderung anfordern. Diese VID_Erhöhungsanforderung bewirkt, dass der VR 101 temporär Vdd über ihren bereits erhöhten Pegel anhebt, um zum Beispiel eine Frequenzanforderungsänderung zu berücksichtigen. Bei manchen Ausführungsformen sendet die PCU 105 eine Anforderung an die PLL 103 zum Frequenzkriechen und sendet eine Anforderung an den VR 101, um die Spannungsversorgung Vdd hochzufahren. In diesem Fall sendet die PCU 105 eine VID _Erhöhungsanforderung kurz vor dem letzten oder vorletzten Frequenzschritt des Frequenzkriechprozesses. Der VR 101 hebt an oder erhöht dann Vdd während des letzten oder vorletzten Frequenzschritts des Frequenzkriechprozesses weiter und fährt dann Vdd langsam auf ihren neuen erwarteten Pegelherunter. Diese temporäre Erhöhung in Vdd behält die Vmin für den Prozessor 100 bei, so dass das zusätzliche Schutzband, das ansonsten benötigt wird, um Frequenzüberschwingen von dem Frequenzkriechprozess oder der Frequenzänderungsanforderung zu berücksichtigen, vermieden wird und Vmin nicht angehoben wird.
2A-B veranschaulichen eine schematische Darstellung 200 zum Erhöhen der Versorgungsspannung des Kerns (z. B. Logikkern, Grafiksystem oder eines beliebigen anderen Rechensystems, das durch eine Taktquelle getaktet wird) beim Detektieren eines Spannungs-Droops bzw. ein assoziiertes Timing-Diagramm 220 gemäß manchen Ausführungsformen. Die schematische Darstellung 200 weist einen Droop-Detektor 102 und eine Logik 201 der zweiten Schaltungsanordnung 103 und/oder der PCU 105 auf. Bei manchen Ausführungsformen weist die Logik 201 eine sequentielle Einheit 203 wie etwa einen Latch oder ein Flip-Flop, OR-Logikgatter 204 und 207, ein XOR-Gatter 204 und einen Puffer 205 auf. Ein Fachmann würde erkennen, dass verschiedene Logikgatter durch äquivalente Gatter ersetzt werden können, um die gleiche Gesamtfunktion auszuführen. Zum Beispiel kann das DeMorgan-Gesetz auf die Logikfunktion angewendet werden und können OR-Gatter durch NOR-Gatter usw. ersetzt werden.
Die VID _Erhöhungsanforderung kann durch PLL, FLL 103 für ein beliebiges AFS oder Frequenzänderungsereignis (z. B. Frequenzkriechen oder Versorgungsspannungsübergänge) erzeugt werden. Bei manchen Ausführungsformen erfasst der Droop-Detektor 102 Vdd (oder eine Version von Vdd) mit einer Schwelle (z. B. einer programmierbaren oder festen Schwelle) und sendet eine Angabe eines Droops in Form eines 1-Bit-Droop-Signals aus. Bei manchen Ausführungsformen ist das 1-Bit-Droop-Signal ein Impuls mit einer Impulsbreite tdd. Die Impulsbreite wird um die Zeit t₂ verlängert, indem der Puffer 205 (oder irgendein anderes geeignetes Verzögerungsschema) mit einer Propagationsverzögerung von t₂ verwendet wird, und der Droop-Impuls mit dem Ausgang des Puffers 205 durch das OR-Gatter 206 OR-verknüpft wird. Von daher wird ein Anforderung1-Signal mit einer Pulsbreite von t_dd+t₂ erzeugt. Falls der Anforderung1-Impuls erzeugt wird (z. B. aufgrund eines detektierten Droops auf Vdd), erzeugt das OR-Gatter 207 ein VID_Erhöhungsanforderung-Signal für VR 101, um den Spannungspegel von Vdd temporär zu erhöhen. Bei manchen Ausführungsformen ist die Verzögerung t₂ des Puffers 205 programmierbar. Zum Beispiel kann die Verzögerung t₂ des Puffers 205 durch Software (Betriebssystem) oder Hardware (z. B. Sicherungen) angepasst werden.
Da bei diesem Beispiel die Taktfrequenz an der fallenden Flanke des Ausgangs Droop des Droop-Detektors wiederhergestellt wird (siehe grauer Pfeil bei fallender Flanke der Pulsbreite), wird die fallende Flanke um t₂ verzögert, um sicherzustellen, dass die Spannungsrampe von Vdd dem Taktfrequenzänderungsereignis vorauseilt. Bei manchen Ausführungsformen erzeugt die PLL 103 eine frühe und finale Einrastindikation. Bei manchen Ausführungsformen wird die Früheinrastindikation PLL_Früheinrastung durch das Flip-Flop 203 zusammen mit der Frequenzänderungsanforderung verwendet, um die Dauer zu erzeugen, für die eine VID-Erhöhung für Frequenzübergänge benötigt wird. Das PLL_Früheinrastung-Signal wird als ein Takteingang des Flip-Flops 203 empfangen, der Vdd abtastet. Der Ausgang Anhaftende_Früheinrastung des Flip-Flops 203 wird wieder auf logisch Low zurückgesetzt, wenn die Frequenzänderungsanforderung deaktiviert wird. Das XOR-Gatter 204 vergleicht dann das Anhaftende_Früheinrastung-Signal mit der Frequenzänderungsanforderung und erzeugt Anforderung2. Hier sind zwei mögliche Anforderungen für VDD-Erhöhung gezeigt. Die erste Anforderung, Anforderung1, wird durch den Droop initiiert, während die zweite Anforderung, Anforderung2, durch die Frequenzänderungsanforderung initiiert wird. Jedoch können mehr Anforderungen für eine temporäre VDD-Erhöhung von anderen Architekturmerkmalen erstellt werden und diese Anforderungen können durch das OR-Gatter 207 OR-verknüpft werden, um ein VID_Erhöhungsanforderung-Signal zu erzeugen. Zum Beispiel können die Anforderungen1 bis AnforderungN (wobei „n“ eine ganze Zahl größer als 2 ist) durch das OR-Gatter 207 OR-verknüpft werden, um Fälle zur temporären Erhöhung von Vdd bereitzustellen.
Bei manchen Ausführungsformen ist die Menge an VDD-Erhöhung (VErhöhung) eine programmierbare Menge. Beim Empfangen der VID_Erhöhungsanforderung hebt VR 101 seine Ausgangsspannung Vdd um den VErhöhung-Betrag an. Sobald VID _Erhöhungsanforderung nach TImpulsbreite (die eine Funktion der Droop-Pulsbreite tdd, der Aktivierung von PLL_Früheinrastung usw. ist) deaktiviert ist, beginnt der Prozess des Reduzierens von Vdd zurück auf ihren vorherigen Wert oder einen erwarteten Spannungspegel. Nach null bis N Zählungen eines Takts (oder einer Dauer von td) wird zum Beispiel die erhöhte Vdd von ihrem temporären Erhöhungspegel in einem oder mehreren Spannungsschritten mit jeweils einer Größe, VSchritt, und Dauer, TSchritt, reduziert. Bei verschiedenen Ausführungsformen sind TImpulsbreite und/oder N lang genug, um sicherzustellen, dass jegliches potentielles Taktfrequenzüberschwingen absorbiert werden kann, bevor die Spannung Vdd auf ihren nominalen oder erwarteten Pegel zurückgestellt wird.
3 veranschaulicht eine schematische Darstellung eines Spannungs-Droop-Detektors 300, der durch die Architektur oder den Prozessor 100 verwendet wird, um die Versorgungsspannung des Kerns 104 temporär zu erhöhen, gemäß manchen Ausführungsformen. Bei manchen Ausführungsformen weist der Spannungs-Droop-Detektor 300 einen Komparator 301, resistive Vorrichtungen R1 und R2 und einen Kopplungskondensator C1 auf. Der Komparator 301 vergleicht Vp mit einer Schwelle (z. B. programmierbare Schwelle). Hier ist die Spannung der zu erfassenden Leistungsversorgung Vdd, die über den Kopplungskondensator C1 mit dem Knoten Vp gekoppelt ist. Von daher wird eine gefilterte Vdd mit dem Knoten Vp gekoppelt. Bei manchen Ausführungsformen wird dem Leistungskomparator 301 eine leise, rauscharme oder analoge Leistungsversorgung VccPLL bereitgestellt. Bei diesem Beispiel wird VccPLL auch durch die PLL oder FLL 103 verwendet. Bei manchen Ausführungsformen ist der Komparator 301 ein getakteter Komparator mit Versatzaufhebung. Bei manchen Ausführungsformen beinhaltet der Komparator 301 einen Latch und einen Verstärker.
Bei manchen Ausführungsformen weisen die resistiven Vorrichtungen R1 und R2 einen programmierbaren oder einstellbaren Widerstand auf. Die resistiven Vorrichtungen R1 und R2 können als Transistoren, die in einem linearen Gebiet arbeiten, diskrete Widerstände, die sich auf dem Die (z. B. Poly) oder außerhalb des Chip befinden können, oder eine Kombination von sowohl Transistor als auch diskreten Widerständen implementiert werden. Bei manchen Ausführungsformen ist der Kondensator C1 als ein Transistor implementiert, der in einem Kondensator, einem Netz aus Metallschichten, einem Metall-Isolator-Metall-Kondensator oder einer beliebigen Kombination von diesen konfiguriert ist.
4 veranschaulicht eine PLL 400 (z. B. Teil der zweiten Schaltungsanordnung 102) mit einer Logik zum Erzeugen von frühen und späten PLL-Einrastindikatoren, die zum Steuern der Dauer der temporären Versorgungsspannungserhöhung verwendet werden, gemäß manchen Ausführungsformen. Die PLL 400 umfasst einen Phasendetektor 401 oder einen Phasenfrequenzdetektor (PFD), eine Ladungspumpe 402, ein Filter 403, einen spannungsgesteuerten Oszillator (VCO) 404, einen Teiler 405 und einen Einrastdetektor, der ein erstes NAND-Gatter 406, einen ersten anpassbaren Verzögerungspuffer 407, ein zweites NAND-Gatter 408, einen zweiten anpassbaren Verzögerungspuffer 409, ein drittes NAND-Gatter 410 und einen Einrastzähler 411 umfasst, die miteinander gekoppelt sind, wie gezeigt.
Der Phasendetektor 401 empfängt einen Referenztakt (RefClk) und einen Rückkopplungstakt (FbClk) und erzeugt Up- und Down(Dn)-Signale. Up- und Dn-Signale sind Impulse, die relative Phasendifferenz zwischen dem RefClk und dem FbClk repräsentieren. Die Ladungspumpe 402 empfängt die Up- und Dn-Impulse und führt einen Strom am Knoten V1 zu oder ab. Das Signal an V1 wird dann durch ein Filter 403 (wie etwa ein Tiefpassfilter (LPF)) gefiltert, um eine gefilterte Steuerspannung Vctl zu erzeugen. Vctl wird dann zur Steuerung der Oszillationsfrequenz des VCO 404 verwendet. Der Ausgang des VCO 404 ist VcoClk. Der Teiler 405 teilt die Frequenz von VcoClk durch ein Teilerverhältnis herab, um FbClk zu erzeugen. Während der PLL-Einrastung liefern Up- und Dn-Signale einen Nachweis eines dynamischen Phasenfehlers. Das Teilerverhältnis kann programmierbar oder fest sein. Das Teilerverhältnis kann ein ganzzahliger oder gebrochener Wert sein. Ein dynamischer Phasenfehler ist der Phasenfehler zwischen RefClk und FbClk, bevor die PLL als eingerastet erklärt wird. Eine PLL wird als eingerastet erklärt, wenn die Phasendifferenz zwischen RefClk und FbClk unterhalb einer vorbestimmten Schwelle liegt.
Manche Implementierungen des Phasendetektors 401 verwenden analoge Schaltungstechniken, während andere eine digitale Schaltungsanordnung verwenden. Der Phasendetektor 401 kann so gestaltet sein, dass er lediglich phasenempfindlich oder frequenz- und phasenempfindlich ist. Wenn Phasendetektoren nur für Phasen von RefClk und FbClk empfindlich sind, erzeugen sie eine Ausgabe, die proportional zu der Phasendifferenz zwischen den beiden Signalen ist. Wenn die Phasendifferenz zwischen dem RefClk und FbClk konstant ist, produziert der Phasendetektor 401 eine konstante Spannung. Wenn es eine Frequenzdifferenz zwischen den beiden Signalen (RefClk und FbCLk) gibt, erzeugt der Phasendetektor 401 eine variierende Spannung. Beispielhafte Implementierungen der Phasendetektoren 401 beinhalten einen diodenbasierten Ringphasendetektor, einen exklusiven OR-phasengesteuerten Phasendetektor, JK-Flip-Flop-basierte Komparatoren und duale D-Typ-Phasendetektoren. Wenn ein digitaler Phasendetektor den Phasendetektor 401 implementieren soll, werden allgemein kurze Up- und Dn-Impulse durch die Logikgatter des digitalen Phasendetektors erzeugt. Der statische Phasenfehler ist die Pulsbreitendifferenz zwischen Up- und Dn-Impulsen, die durch einen Leckstrom und die Ladungspumpenstromfehlanpassung verursacht wird.
Der Einrastdetektor erzeugt zuerst Impulse Up_d und Dn_d von NAND-Gattern 406 bzw. 408, wobei die Impulsbreiten von Up_d und Dn_d von den Ausgaben upd und dnd von den anpassbaren Verzögerungspuffern 407 bzw. 409 abhängen. Die Verzögerungen der Puffer 407 und 409 werden durch Einrast_Schwelle festgelegt, was die Empfindlichkeit der Einrastindikation festlegt. Eine längere Verzögerung durch die Puffer 407 und 409 kann eine höhere Toleranz der Differenz zwischen Up- und Dn-Signalen angeben, die als Indikatoren der PLL-Einrastung in Betracht gezogen werden sollen. Umgekehrt kann eine kürzere Verzögerung durch die Puffer 407 und 409 eine geringere Toleranz der Differenz zwischen Up- und Dn-Signalen angeben, die als Indikatoren für PLL-Einrastung in Betracht gezogen werden sollen. Die Impulse Up_d und Dn_d werden dann durch den NAND 410 verglichen, das ein Rücksetzsignal (Einrastung_rst) für den Einrastzähler 411 erzeugt. PLL Früheinrastung kann durch das erste Bit des Einrastzählers 411 erzeugt werden, während PLL_Finaleinrastung aus dem N-ten Bit des N-Bit-Zählers 411 erzeugt werden kann.
Obwohl die PLL 400 als eine analoge PLL veranschaulicht ist, kann eine beliebige Art von PLL verwendet werden, um einen Takt durch die zweite Schaltungsanordnung 103 zu erzeugen. Zum Beispiel können eine Mischsignal-PLL, eine rein digitale PLL usw. mit einer Einrastdetektionsschaltungsanordnung, wie etwa der in 4 gezeigten, verwendet werden, um frühe und späte PLL-Einrastindikatoren zu erzeugen.
5 veranschaulicht eine grafische Darstellung 500, die einen Einfluss von nur Verwenden einer adaptiven Frequenzskalierung (AFS: Adaptive Frequency Scaling) auf einen Spannungs-Droop zeigt. Die grafische Darstellung 500 zeigt einen Spannungs-Droop auf Vdd der Vdd-Leistungsversorgungsschiene. Der Spannungs-Droop durch die erste Schaltungsanordnung 102 wird durch das Droop-Signal angezeigt. Die Impulsbreite des Droop-Signals gibt eine Dauer des Spannungs-Droops an. Beim Verlassen des Spannungs-Droops wird ein Frequenzüberschwingen 501 des PLL-Takts beobachtet, wobei das Frequenzüberschwingen 501 in diesem Beispiel einen Droop aufweist. Dieses Frequenzüberschwingen kann durch ein AFS-Austrittsereignis verursacht werden. Das Frequenzüberschwingen erzwingt einen Anstieg von Vmin des Prozessors durch effektives Anheben von Vdd auf Vdd', und diese angehobene Vmin beeinflusst den Normalbetrieb des Prozessors durch Erhöhen des Leistungsverbrauchs und Verringern der Prozessorleistungsfähigkeit negativ.
6 veranschaulicht eine grafische Darstellung 600, die eine temporäre Leistungsversorgungsspannung(und/oder -strom)-Erhöhung nach einem Spannungs-Droop ohne Sekundär-Droop zeigt, gemäß manchen Ausführungsformen. Bei diesem Beispiel fordert die zweite Schaltungsanordnung 103 (oder die PLL oder PCU 105) eine temporäre Versorgungserhöhung (VID-Erhöhung) an, um jegliches Frequenzüberschwingen zu absorbieren. Die Erhöhung in Vdd kann nach einer t1-Zeitdauer ab dem Zeitpunkt erfolgen, zu dem die VID _Erhöhungsanforderung aktiv ist. Hier repräsentiert t1 eine Propagationsverzögerung zwischen der PLL 103 oder der PCU 105 bis VR 101. t1 beinhaltet zum Beispiel eine Verteilungslatenz von PLL 103 oder PCU 105 bis VR 101 und eine VR-Schleifenbandbreitenlatenz. Die Erhöhung in Vdd, wie durch Vdd' gezeigt, ist temporär und Vdd' wird langsam auf den erwarteten Vdd-Pegel zurückgefahren. Bei manchen Ausführungsformen beginnt, nachdem das Droop-Signal deaktiviert wurde, der Prozess des langsamen Reduzierens von Vdd'. Hier ist t2 die Verzögerung, nachdem das Droop-Signal deaktiviert wurde (was ein Verlassen des Spannungs-Droops anzeigt) und wird addiert, um sicherzustellen, dass Vdd' der Taktfrequenzänderung vorauseilt. Vdd' ist zum Beispiel höher als das Frequenzüberschwingen. Dies stellt sicher, dass keine langfristige Vmin-Zunahme notwendig ist, wie durch 601 angegeben, wobei Vdd' (die erhöhte Vdd) wieder die erwartete Vdd erreicht. Von daher wird ein in der grafischen Darstellung 500 gezeigter Vmin-Anstiegsnachteil eliminiert. Bei verschiedenen Ausführungsformen wird die „t2“-Latenz bereitgestellt, um sicherzustellen, dass die Spannungsrampe für Vdd' der Frequenzwiederherstellung vorauseilt. Die erhöhte Versorgung Vdd' muss möglicherweise etwas länger als „t2“ erhöht verbleiben, um eine vollständige Abschwächung eines Frequenzüberschwingens sicherzustellen. Von daher trifft bei manchen Ausführungsformen die fallende Flanke der VID _Erhöhungsanforderung entweder direkt nach der Verzögerungslatenz „t2“ ein oder nach einer Stabilisierung der Frequenz. Die Früheinrastindikation der PLL 103 ist ein guter Indikator dafür, wann es sicher ist, das Vdd'-Erhöhungsschema auszuschalten.
7 veranschaulicht eine grafische Darstellung 700, die die Auswirkung von nur der Verwendung von AFS auf einen Spannungs-Droop mit Sekundär-Droop zeigt. Die grafische Darstellung 700 ähnelt der grafischen Darstellung 500, jedoch mit einem zusätzlichen Spannungs- und Frequenz-Droop zusammen mit Frequenzüberschwingen. Der zusätzliche Droop ist durch den Bereich 701 angedeutet. In Abwesenheit eines temporären Spannungserhöhungsschemas verschiedener Ausführungsformen wird erwartet, dass Vmin für den Prozessor 100 ansteigt, um das Frequenzüberschwingen zu absorbieren.
8 veranschaulicht eine grafische Darstellung 800, die eine temporäre Leistungsversorgungsspannung(und/oder -strom)-Erhöhung nach einem Spannungs-Droop mit Sekundär-Droop zeigt, gemäß manchen Ausführungsformen. Die grafische Darstellung 800 ähnelt der grafischen Darstellung 600, jedoch mit einem zusätzlichen Spannungs- und Frequenz-Droop zusammen mit Frequenzüberschwingen. Der zusätzliche Droop ist durch den Bereich 701 angedeutet. Wie unter Bezugnahme auf die grafische Darstellung 600 besprochen, ist die Erhöhung in Vdd, wie durch Vdd' gezeigt, temporär und Vdd' wird langsam zurück auf den erwarteten Vdd-Pegel heruntergefahren. Nachdem das Droop-Signal deaktiviert wurde, beginnt der Prozess des langsamen Reduzierens von Vdd'. Hier ist t2 die Verzögerung, nachdem das Droop-Signal deaktiviert wurde (was ein Verlassen des Spannungs-Droops anzeigt) und wird addiert, um sicherzustellen, dass Vdd' der Taktfrequenzänderung vorauseilt. Dies stellt sicher, dass keine langfristige Vmin-Erhöhung notwendig ist, wie durch 601 angedeutet, wobei Vdd' (die erhöhte Vdd) wieder die erwartete Vdd erreicht. Von daher wird ein in der grafischen Darstellung 700 gezeigter Vmin-Anstiegsnachteil eliminiert.
9 veranschaulicht eine grafische Darstellung 900, die eine Auswirkung auf Vmin (minimale Betriebsspannung) mit und ohne eine temporäre Leistungsversorgungsspannung(und/oder -strom)-Erhöhung nach Verlassen eines Niederleistungsspannungszustands zeigt, gemäß manchen Ausführungsformen. Während 5-8 Fälle veranschaulichen, bei denen Vdd unter einem Spannungs-Droop und anschließendem Frequenzüberschwingen beim Verlassen des Droops leidet, veranschaulicht die grafische Darstellung 900 den Fall, bei dem eine Frequenzänderungsanforderung zum Ändern der Taktfrequenz für einen Zeitraum gemacht wird und dann die Taktfrequenz wieder auf den vorherigen Pegel oder einen anderen, aber höheren Pegel gebracht wird. Die Taktfrequenzänderungsanforderung kann von einer beliebigen autorisierten Quelle kommen. Zum Beispiel möchte das Betriebssystem möglicherweise die Taktfrequenz erhöhen oder verringern, um eine bestimmte Leistungsfähigkeitsanforderung zu erfüllen. Bei einem anderen Beispiel kann der Prozessor 100 entscheiden, in einen Niedrigleistungszustand einzutreten, bei dem die Frequenz gesenkt oder der Takt angehalten wird, und dann entscheidet der Prozessor 100, in einem Zustand höherer Leistung mit höherer Taktfrequenz zu arbeiten.
Bei diesem Beispiel wird, wenn die Frequenzänderungsanforderung aktiviert wird, die Taktfrequenz durch die PLL 103 gesenkt. Aufgrund einer Änderung der Taktfrequenz verliert die PLL 103 die Einrastung, was durch das Deaktivieren von sowohl frühen als auch späten Einrastindikatoren PLL _Früheinrastung bzw. PLL_Finaleinrastung angezeigt wird. Sobald die Taktfrequenz gesenkt wird, gewinnt die PLL 103 wieder die Einrastung und aktiviert die frühe Einrastung zuerst wieder und dann die finale oder späte Einrastung wieder. Während des Abwärtsfrequenzübergangs wird die Taktfrequenz abgesenkt, bevor die Spannung Vdd abgesenkt wird, während die Spannung Vdd (jetzt als Vdd' gezeigt) während eines Aufwärtsübergangs angehoben wird, bevor die Taktfrequenz erhöht wird. Das Taktfrequenzüberschwingen kann jedoch eine langfristige Vmin-Zunahme lediglich verwenden, um das Überschwingen zu absorbieren, was zu einer Leistungserhöhung und/oder einer Leistungsfähigkeitseinbuße führt, wie durch die grafische Darstellung 901 angegeben. Der Anstieg von Vmin wird durch die Spannungsdifferenz zwischen Vdd und Vdd' der grafischen Darstellung 901 angezeigt.
Die grafische Darstellung 902 zeigt den Fall, wenn die PLL 103 oder die PCU 105 eine Spannungserhöhung der Versorgungsspannung Vdd anfordert (jetzt als Vdd' gezeigt). Diese Spannungserhöhung tritt auf, wenn angefordert wird, dass die Taktfrequenz wieder auf den vorherigen oder einen neuen Pegel ansteigt, wie durch die zweiten Frequenzänderungsanforderung-Impuls angegeben. Diese Erhöhung ist temporär, um ein beliebiges Überschwingen der Taktfrequenz zu absorbieren und einen langfristigen Anstieg von Vmin zu vermeiden. Aufgrund der Zunahme der Taktfrequenz verliert die PLL 103 wieder die Einrastung und sowohl die PLL_Früheinrastung als auch die PLL_Finaleinrastung werden deaktiviert. Bei manchen Ausführungsformen fordert die PLL 103 oder die PCU 105 den VR 101 an, wenn die PLL 103 die Einrastung wiedergewinnt, wie durch die PLL _Früheinrastung angegeben ist, Vdd' wieder auf ihren erwarteten niedrigeren Pegel zu reduzieren. Wie unter Bezugnahme auf 6 besprochen, wird die erhöhte Vdd' schrittweise (oder mit einem einzigen Schritt oder einer einzigen Rampe) abgesenkt, so dass die PLL keine Früheinrastindikation verliert, und, wenn Vdd' seinen erwarteten stabilen Pegel erreicht, wird die Taktfrequenz auch stabilisiert und wird PLL _Finaleinrastung dann aktiviert.
10 veranschaulicht eine grafische Darstellung 1000, die Frequenzkriechen ohne Leistungsversorgungserhöhung bzw. mit Leistungsversorgungserhöhung gemäß manchen Ausführungsformen zeigt. Frequenzkriechen ist ein Schema, bei dem Taktfrequenz und Versorgungsspannung Vdd langsam auf einen neuen Pegel hochgefahren werden. Bei diesem Beispiel beträgt die anfängliche Vdd V1 und beträgt die anfängliche Taktfrequenz f1 und betragen der finale Spannungsversorgungspegel und die finale Taktfrequenz V2 bzw. f2. Die Frequenzrampe kann eine schrittweise Rampe (oder eine einzige Stufe oder Rampe) sein, während die Spannungsrampe eine langsame Rampe sein kann. Bei jeder Frequenzrampe wird ein gewisses Frequenzüberschwingen beobachtet, was Vmin erhöht, wie durch Vdd' der grafischen Darstellung 1001 angegeben. Wenn das System in Abwesenheit der temporären Spannungserhöhungseinrichtung die finale Spannung V2 für Vdd und die finale Frequenz f2 erreicht, nimmt Vmin um ΔV zu, um das Frequenzüberschwingen zu absorbieren. Diese Erhöhung von Vmin führt zu einer Leistungszunahme und/oder Leistungsfähigkeitseinbußen für den Prozessor 100. Unter Verwendung einer VID-Erhöhung basierend auf einer Frequenzänderungsanforderung (Frequenzänderungsanforderung) und einer frühen Einrastaktivierung durch die PLL 103 (PLL Früheinrastung) wird keine langfristige Vmin-Zunahme benötigt, wie durch die grafische Darstellung 1002 gezeigt ist.
Frequenzkriechen beginnt zu erfolgen, wenn ein schrittweiser Anstieg der Taktfrequenz angefordert wird, wie durch den Frequenzänderungsanforderung-Impuls angezeigt. Wenn die Frequenzänderungsanforderung aktiviert wird, wird die Taktfrequenz durch die PLL 103 in kurzen Inkrementen erhöht. Jedes Aufwärtsinkrement bewirkt ein Frequenzüberschwingen. Aufgrund einer Änderung der Taktfrequenz verliert die PLL 103 die Einrastung, was durch das Deaktivieren von sowohl Früh- als auch Späteinrastindikatoren, PLL _Früheinrastung bzw. PLL_Finaleinrastung, angezeigt wird. Wie zuvor beschrieben, wenn die Phasendifferenz zwischen Up- und Dn-Impulsen größer als eine Schwelle ist, verliert die PLL 103 die Einrastung.
Bei der letzten oder vorletzten Frequenzschrittzunahme fordert die PLL 103 oder die PCU 105 eine temporäre Erhöhung für Vdd an, indem VR 101 angewiesen wird, seine Ausgangsversorgungsspannung anzuheben, die der Logik 104 bereitgestellt wird. Bei Zunahme der Vdd erlangt die PLL 103 wieder die Einrastung und setzt zuerst die Früheinrastung wieder auf aktiv. Die temporäre Erhöhung von Vdd absorbiert ein Taktfrequenzüberschwingen und vermeidet einen langfristigen Vmin-Anstieg. Bei manchen Ausführungsformen fordert die PLL 103 oder die PCU 105 den VR 101 an, den Vdd zurück auf ihre erwarteten niedrigeren Pegel zu reduzieren, wenn die PLL 103 die Einrastung wiedererlangt, wie durch PLL_Früheinrastung angegeben. Zum Beispiel wird bei t2 die erhöhte Vdd' auf eine schrittweise Weise abgesenkt, so dass die PLL 103 die Früheinrastindikation nicht verliert, und, wenn Vdd ihren erwarteten stabilen Pegel erreicht, wird die Taktfrequenz auch stabilisiert und PLL _Finaleinrastung wird dann bei t3 aktiviert.
11 veranschaulicht eine intelligente Vorrichtung oder ein Computersystem oder ein SoC (System-on-Chip) mit einer Einrichtung zum temporären Erhöhen der Leistungsversorgung einer PLL zum Abschwächen eines Frequenzüberschwingens gemäß manchen Ausführungsformen der Offenbarung. 11 veranschaulicht ein Blockdiagramm einer Ausführungsform einer mobilen Vorrichtung, bei der Schnittstellenverbinder mit flacher Oberfläche verwendet werden könnten. Bei manchen Ausführungsformen repräsentiert die Rechenvorrichtung 1600 eine mobile Rechenvorrichtung, wie etwa ein Rechen-Tablett, ein Mobiltelefon oder Smartphone, ein drahtlosfähiges E-Lesegerät oder eine andere drahtlose mobile Vorrichtung. Es versteht sich, dass gewisse Komponenten allgemein gezeigt sind und nicht alle Komponenten einer solchen Vorrichtung in der Rechenvorrichtung 1600 gezeigt sind.
Bei manchen Ausführungsformen beinhaltet die Rechenvorrichtung 1600 gemäß manchen besprochenen Ausführungsformen einen Prozessor mit einer Einrichtung zum temporären Erhöhen der Leistungsversorgung, um Frequenzüberschwingen abzuschwächen. Andere Blöcke der Rechenvorrichtung 1600 können gemäß manchen Ausführungsformen auch eine Einrichtung zum temporären Erhöhen der Leistungsversorgung, um ein Frequenzüberschwingen abzuschwächen. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine Netzwerkschnittstelle innerhalb von 1670, wie etwa eine drahtlose Schnittstelle, umfassen, so dass eine Systemausführungsform in eine drahtlose Vorrichtung, zum Beispiel ein Mobiltelefon oder einen persönlichen digitalen Assistenten, integriert werden kann.
Bei manchen Ausführungsformen kann der Prozessor 1610 eine oder mehrere physische Vorrichtungen beinhalten, wie etwa Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logikvorrichtungen oder andere Verarbeitungsmittel. Die Verarbeitungsoperationen, die durch den Prozessor 1610 durchgeführt werden, beinhalten die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf der Anwendungen und/oder Vorrichtungsfunktionen ausgeführt werden. Die Verarbeitungsoperationen beinhalten Operationen in Bezug auf E/A (Eingabe/Ausgabe) mit einem menschlichen Benutzer oder mit anderen Vorrichtungen, Operationen in Bezug auf Leistungsmanagement und/oder Operationen in Bezug auf das Verbinden der Rechenvorrichtung 1600 mit einer anderen Vorrichtung. Die Verarbeitungsoperationen können auch Operationen in Bezug auf Audio-E/A und/oder Anzeige-E/A beinhalten.
Bei manchen Ausführungsformen beinhaltet die Rechenvorrichtung 1600 ein Audiosubsystem 1620, das Hardware(z. B. Audiohardware und Audioschaltungen)- und Software(z. B. Treiber, Codecs)-Komponenten repräsentiert, die mit dem Bereitstellen von Audiofunktionen an die Rechenvorrichtung assoziiert sind. Audiofunktionen können Lautsprecher- und/oder Kopfhörerausgabe sowie Mikrofoneingabe beinhalten. Vorrichtungen für solche Funktionen können in die Rechenvorrichtung 1600 integriert oder mit der Rechenvorrichtung 1600 verbunden sein. In einer Ausführungsform interagiert ein Benutzer mit der Rechenvorrichtung 1600, indem Audiobefehle bereitgestellt werden, die durch den Prozessor 1610 empfangen und verarbeitet werden.
Bei manchen Ausführungsformen weist die Rechenvorrichtung 1600 ein Anzeigesubsystem 1630 auf. Das Anzeigesubsystem 1630 repräsentiert Hardware(z. B. Anzeigevorrichtungen)- und Software(z. B. Treiber)-Komponenten, die eine visuelle und/oder taktile Anzeige für einen Benutzer bereitstellen, um mit der Rechenvorrichtung 1600 zu interagieren. Das Anzeigesubsystem 1630 beinhaltet eine Anzeigeschnittstelle 1632, die den speziellen Bildschirm oder die spezielle Hardwarevorrichtung beinhaltet, der/die verwendet wird, um einem Benutzer eine Anzeige bereitzustellen. In einer Ausführungsform beinhaltet die Anzeigeschnittstelle 1632 eine Logik, die von dem Prozessor 1610 getrennt ist, um zumindest einen Teil einer Verarbeitung in Bezug auf die Anzeige durchzuführen. Bei einer Ausführungsform beinhaltet das Anzeigesubsystem 1630 eine Touchscreen(oder Touchpad)-Vorrichtung, die einem Benutzer sowohl eine Ausgabe als auch eine Eingabe bereitstellt.
Bei manchen Ausführungsformen weist die Rechenvorrichtung 1600 eine E/A-Steuerung 1640 auf. Die E/A-Steuerung 1640 repräsentiert Hardwarevorrichtungen und Softwarekomponenten, die sich auf eine Interaktion mit einem Benutzer beziehen. Die E/A-Steuerung 1640 ist betreibbar, um Hardware zu verwalten, die Teil des Audiosubsystems 1620 und/oder des Anzeigesubsystems 1630 ist. Zusätzlich dazu veranschaulicht die E/A-Steuerung 1640 einen Verbindungspunkt für zusätzliche Vorrichtungen, die sich mit der Rechenvorrichtung 1600 verbinden und durch die ein Benutzer mit dem System interagieren könnte. Vorrichtungen, die an der Rechenvorrichtung 1600 angeschlossen werden können, könnten zum Beispiel Mikrofonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigevorrichtungen, Tastatur- oder Tastenfeldvorrichtungen oder andere E/A-Vorrichtungen zur Verwendung mit spezifischen Anwendungen, wie etwa Kartenlesegeräte oder anderen Vorrichtungen, beinhalten.
Wie oben erwähnt, kann die E/A-Steuerung 1640 mit dem Audiosubsystem 1620 und/oder dem Anzeigesubsystem 1630 interagieren. Beispielsweise kann eine Eingabe durch ein Mikrofon oder eine andere Audiovorrichtung eine Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechenvorrichtung 1600 bereitstellen. Zusätzlich kann eine Audioausgabe anstelle oder zusätzlich zu einer Anzeigeausgabe bereitgestellt werden. Falls das Anzeigesubsystem 1630 einen Touchscreen beinhaltet, agiert die Anzeigevorrichtung bei einem anderen Beispiel auch als eine Eingabevorrichtung, die wenigstens teilweise durch die E/A-Steuerung 1640 verwaltet werden kann. Es können auch zusätzliche Tasten oder Schalter an der Rechenvorrichtung 1600 vorhanden sein, um E/A-Funktionen bereitzustellen, die durch die E/A-Steuerung 1640 verwaltet werden.
Bei manchen Ausführungsformen verwaltet die E/A-Steuerung 1640 Vorrichtungen, wie etwa Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren, oder andere Hardware, die in der Rechenvorrichtung 1600 enthalten sein kann. Die Eingabe kann Teil einer direkten Benutzerinteraktion sowie Bereitstellen einer Umgebungseingabe an das System sein, um seine Operationen zu beeinflussen (wie etwa Filtern bezüglich Rauschen, Anpassen von Anzeigen zur Helligkeitsdetektion, Anwenden eines Blitzes für eine Kamera oder andere Merkmale).
Bei manchen Ausführungsformen beinhaltet die Rechenvorrichtung 1600 eine Leistungsverwaltung 1650, die Batterieleistungsverbrauch, Laden der Batterie und Merkmale in Bezug auf den Leistungssparbetrieb verwaltet. Das Speichersubsystem 1660 weist Speichervorrichtungen zum Speichern von Informationen in der Rechenvorrichtung 1600 auf. Der Speicher kann nichtflüchtige (Zustand ändert sich nicht, wenn die Leistungsversorgung der Speichervorrichtung unterbrochen wird) und/oder flüchtige (Zustand ist unbestimmt, wenn die Leistungsversorgung der Speichervorrichtung unterbrochen wird) Speichervorrichtungen beinhalten. Das Speichersubsystem 1660 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten (ob langfristig oder temporär) in Bezug auf die Ausführung der Anwendungen und Funktionen der Rechenvorrichtung 1600 speichern.
Elemente von Ausführungsformen sind auch als ein maschinenlesbares Medium (z. B. Speicher 1660) zum Speichern der computerausführbaren Anweisungen (z. B. Anweisungen zum Implementieren beliebiger anderer hier besprochener Prozesse) bereitgestellt. Das maschinenlesbare Medium (z. B. der Speicher 1660) kann unter anderem Flash-Speicher, optische Platten, CD-ROMs, DVD-ROMS, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (PCM) oder andere Arten von maschinenlesbaren Medien, die zum Speichern elektronischer oder computerausführbarer Anweisungen geeignet sind, beinhalten. Beispielsweise können Ausführungsformen der Offenbarung als ein Computerprogramm (z. B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z. B. einem Server) zu einem anfordernden Computer (z. B. einem Client) mittels Datensignalen über einen Kommunikations-Link (z. B. ein Modem oder eine Netzwerkverbindung) übertragen werden kann.
Bei manchen Ausführungsformen weist die Rechenvorrichtung 1600 eine Konnektivität 1670 auf. Die Konnektivität 1670 beinhaltet Hardwarevorrichtungen (z. B. drahtlose und/oder drahtgebundene Verbinder und Kommunikationshardware) und Softwarekomponenten (z. B. Treiber, Protokollstapel), um der Rechenvorrichtung 1600 zu ermöglichen, mit externen Vorrichtungen zu kommunizieren. Die Rechenvorrichtung 1600 könnte separate Vorrichtungen sein, wie etwa andere Rechenvorrichtungen, drahtlose Zugangspunkte oder Basisstationen, sowie Peripheriegeräte, wie etwa Headsets, Drucker oder andere Vorrichtungen.
Die Konnektivität 1670 kann mehrere unterschiedliche Arten von Konnektivität beinhalten. Zur Verallgemeinerung ist die Rechenvorrichtung 1600 mit zellulärer Konnektivität 1672 und drahtloser Konnektivität 1674 veranschaulicht. Zellulare Konnektivität 1672 bezieht sich allgemein auf zellulare Netzwerkkonnektivität, die durch drahtlose Träger bereitgestellt wird, wie etwa über GSM (Global System for Mobile Communications) oder Variationen oder Ableitungen, CDMA (Code Division Multiple Access) oder Variationen oder Ableitungen, TDM (Time Division Multiplexing) oder Variationen oder Ableitungen oder andere zellulare Dienststandards bereitgestellt wird. Drahtloskonnektivität (oder Drahtlosschnittstelle) 1674 bezieht sich auf Drahtloskonnektivität, die nicht zellulär ist und persönliche Netze (wie etwa Bluetooth, Nahfeld usw.), lokale Netze (wie etwa Wi-Fi) und/oder Weitbereichsnetze (wie etwa WiMax) oder andere Drahtloskommunikation beinhalten kann.
Bei manchen Ausführungsformen weist die Rechenvorrichtung 1600 Peripherieverbindungen 1680 auf. Peripherieverbindungen 1680 beinhalten Hardwareschnittstellen und Verbinder sowie Softwarekomponenten (z. B. Treiber, Protokollstapel), um Peripherieverbindungen herzustellen. Es versteht sich, dass die Rechenvorrichtung 1600 sowohl eine Peripherievorrichtung („zu“ 1682) zu anderen Rechenvorrichtungen sein könnte als auch Peripherievorrichtungen „von“ 1684) mit ihr verbunden aufweisen könnte. Die Rechenvorrichtung 1600 weist üblicherweise einen „Docking“-Verbinder auf, um sich mit anderen Rechenvorrichtungen zu Zwecken, wie etwa Verwalten (z. B. Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalt auf der Rechenvorrichtung 1600, zu verbinden. Zusätzlich dazu kann ein Dockingverbinder ermöglichen, dass sich die Rechenvorrichtung 1600 mit gewissen Peripheriegeräten verbindet, die ermöglichen, dass die Rechenvorrichtung 1600 eine Inhaltsausgabe an zum Beispiel audiovisuelle oder andere Systeme steuert.
Zusätzlich zu einem proprietären Dockingverbinder oder einer anderen proprietären Verbindungshardware kann die Rechenvorrichtung 1600 Peripherieverbindungen 1680 über gemeinsame oder standardbasierte Verbinder herstellen. Übliche Typen können einen Universal-Serial-Bus(USB)-Verbinder (der beliebige einer Anzahl verschiedener Hardwareschnittstellen beinhalten kann), DisplayPort einschließlich MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI), Firewire oder andere Typen beinhalten.
Bezug in der Beschreibung auf „eine Ausführungsform“, „manche Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik, das/die in Verbindung mit den Ausführungsformen beschrieben ist, in wenigstens manchen Ausführungsformen, aber nicht notwendigerweise allen Ausführungsformen enthalten ist. Die verschiedenen Erscheinungen von „eine Ausführungsform“ oder „manche Ausführungsformen“ beziehen sich nicht notwendigerweise alle auf die gleichen Ausführungsformen. Falls die Spezifikation angibt, dass eine Komponente, ein Merkmal, eine Struktur oder eine Charakteristik enthalten sein „kann“ oder „könnte“, muss diese spezielle Komponente, dieses spezielle Merkmal, diese spezielle Struktur oder diese spezielle Charakteristik nicht enthalten sein. Falls sich die Spezifikation oder der Anspruch auf „ein“ Element bezieht, bedeutet dies nicht, dass es nur eines der Elemente gibt. Wenn sich die Spezifikation oder Ansprüche auf „ein zusätzliches“ Element bezieht, schließt dies nicht aus, dass es mehr als eines der zusätzlichen Elemente gibt.
Des Weiteren können die speziellen Merkmale, Strukturen, Funktionen oder Charakteristiken in einer oder mehreren Ausführungsformen auf eine beliebige geeignete Weise kombiniert werden. Zum Beispiel kann eine erste Ausführungsform überall dort mit einer zweiten Ausführungsform kombiniert werden, wo sich die speziellen Merkmale, Strukturen, Funktionen oder Charakteristiken, die mit den zwei Ausführungsformen assoziiert sind, nicht gegenseitig ausschließen.
Obgleich die Offenbarung in Verbindung mit spezifischen Ausführungsformen davon beschrieben wurde, werden Fachleuten angesichts der vorstehenden Beschreibung viele Alternativen, Modifikationen und Variationen solcher Ausführungsformen offensichtlich sein. Die Ausführungsformen der Offenbarung sollen alle derartigen Alternativen, Modifikationen und Variationen einschließen, so dass sie in den breiten Schutzumfang der angehängten Ansprüche fallen.
Außerdem können wohlbekannte Leistungs-/Masseverbindungen zu Integrierter-Schaltung(IC)-Chips und anderen Komponenten innerhalb der präsentierten Figuren zur Vereinfachung der Veranschaulichung und Erörterung und um die Offenbarung nicht zu verschleiern, gezeigt sein oder nicht. Ferner können Anordnungen in Blockdiagrammform gezeigt werden, um eine Verschleierung der Offenbarung zu vermeiden, und auch in Anbetracht der Tatsache, dass Einzelheiten bezüglich der Implementierung solcher Blockdiagrammanordnungen stark von der Plattform abhängen, innerhalb derer die vorliegende Offenbarung implementiert werden soll (d. h. solche Einzelheiten sollten sich gut im Rahmen eines Fachmanns befinden). Wo spezifische Einzelheiten (z. B. Schaltungen) dargelegt sind, um Ausführungsbeispiele der Offenbarung zu beschreiben, sollte einem Fachmann ersichtlich sein, dass die Offenbarung ohne oder mit einer Variation dieser spezifischen Einzelheiten umgesetzt werden kann. Die Beschreibung ist somit veranschaulichend anstatt als beschränkend anzusehen.
Folgende Beispiele dienen zur Veranschaulichung der verschiedenen Ausführungsformen. Diese Beispiele können auf beliebige geeignete Weise voneinander abhängen.
Beispiel 1: Eine Vorrichtung, die Folgendes aufweist: eine erste Schaltungsanordnung zum Detektieren eines Spannungs-Droops auf einer Leistungsversorgungsschiene; und eine zweite Schaltungsanordnung zum Anfordern einer Erhöhung der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene als Reaktion auf die Detektion des Spannungs-Droops, wobei die Spannung und/oder der Strom auf der Leistungsversorgungsschiene über einen erwarteten nominalen Spannungs- und/oder Strompegel ansteigen sollen, bevor der Spannungs-Droop endet, und wobei die zweite Schaltung ferner eine Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene nach einer vorbestimmten oder programmierbaren Zeit anfordern soll, nachdem der Spannungs-Droop endet.
Beispiel 2: Die Einrichtung aus Beispiel 1, die Folgendes umfasst: eine Takterzeugungsquelle zum Erzeugen eines Früheinrastsignals und eines Späteinrastsignals gemäß einer Phasendifferenz zwischen einem Referenztakt und einem Rückkopplungstakt, und wobei die zweite Schaltungsanordnung die Früheinrastindikation empfangen soll, um zu bestimmen, wann die Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene angefordert werden soll.
Beispiel 3: Die Einrichtung aus Beispiel 1, wobei die zweite Schaltungsanordnung zum Verringern der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene auf den erwarteten Nennspannungs- und/oder Nennstrompegel ausgelegt ist.
Beispiel 4: Die Einrichtung aus Beispiel 1, wobei die zweite Schaltungsanordnung zum schrittweise Verringern der Spannung und/oder des Stroms ausgelegt ist.
Beispiel 5: Die Vorrichtung von Beispiel 1, wobei die zweite Schaltungsanordnung zum Anfordern eines Spannungsreglers ausgelegt ist, die Spannung und/oder den Strom auf der Leistungsversorgungsschiene als Reaktion auf die Spannungs-Droop-Detektion zu erhöhen.
Beispiel 6: Die Einrichtung aus Beispiel 1, wobei die zweite Schaltungsanordnung dazu ausgelegt ist, einen neuen Spannungsidentifikation(VID)-Code als Reaktion auf die Spannungs-Droop-Detektion zu erzeugen.
Beispiel 7: Eine Einrichtung, die Folgendes aufweist: eine erste Schaltungsanordnung zum Detektieren einer Frequenzänderungsanforderung für einen Prozessor; und eine zweite Schaltungsanordnung zum Anfordern einer Erhöhung der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene als Reaktion auf die Frequenzänderungsanforderungsdetektion, wobei die zweite Schaltungsanordnung dazu ausgelegt ist, nach einer Früheinrastindikation, die mit einer Takterzeugungsquelle assoziiert ist, eine Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene nach einer vorbestimmten oder programmierbaren Zeit anzufordern.
Beispiel 8: Die Einrichtung nach Beispiel 7, wobei die Takterzeugungsquelle Folgendes umfasst: eine Phasenregelschleife (PLL) zum Erzeugen der Früheinrastindikation vor einer Späteinrastindikation gemäß einer Phasendifferenz zwischen einem Referenztakt und einem Rückkopplungstakt, und wobei die zweite Schaltungsanordnung zum Empfangen der Früheinrastindikation ausgelegt ist, um zu bestimmen, wann die Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene angefordert werden soll.
Beispiel 9: Die Einrichtung aus Beispiel 7, wobei die zweite Schaltungsanordnung dazu ausgelegt ist, die Spannung und/oder den Strom auf der Leistungsversorgungsschiene auf einen erwarteten Nennspannungs- und/oder Nennstrompegel zu verringern.
Beispiel 10: Die Einrichtung aus Beispiel 7, wobei die zweite Schaltungsanordnung dazu ausgelegt ist, die Spannung und/oder den Strom schrittweise zu verringern.
Beispiel 11: Die Einrichtung von Beispiel 7, wobei die zweite Schaltungsanordnung zum Anfordern des Spannungsreglers dazu ausgelegt ist, die Spannung und/oder den Strom auf der Leistungsversorgungsschiene als Reaktion auf die Frequenzänderungsanforderung zu erhöhen.
Beispiel 12: Die Einrichtung aus Beispiel 1, wobei die zweite Schaltungsanordnung zum Erzeugen eines neuen Spannungsidentifikation(VID)-Codes als Reaktion auf die Frequenzänderungsanforderung ausgelegt ist.
Beispiel 13: Ein System, das Folgendes umfasst: einen Speicher; einen Spannungsregler (VR); einen Prozessorkern, der mit dem VR und dem Speicher gekoppelt ist, wobei der Prozessorkern Folgendes beinhaltet: eine erste Schaltungsanordnung zum Detektieren einer Änderung eines Leistungsfähigkeitsparameters; und eine zweite Schaltungsanordnung, die zum Anfordern des VR dazu ausgelegt ist, eine Spannung und/oder einen Strom auf einer Leistungsversorgungsschiene als Reaktion auf die Detektion des Leistungsfähigkeitsparameters temporär zu erhöhen, wobei die zweite Schaltungsanordnung zum Anfordern einer Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene nach einer vorbestimmten oder programmierbaren Zeit ausgelegt ist; und eine Antenne, um dem Prozessorkern zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
Beispiel 14: Das System aus Beispiel 13, wobei die erste Schaltungsanordnung Folgendes umfasst: einen Komparator zum Vergleichen einer gefilterten Version der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene mit einer Schwelle und zum Erzeugen einer Spannungs-Droop-Detektion, wenn die gefilterte Version der Spannung und/oder des Stroms die Schwelle durchquert, wobei die Spannungs-Droop-Detektion der Leistungsfähigkeitsparameter ist.
Das System aus Beispiel 13, wobei die zweite Schaltungsanordnung zum Erzeugen eines neuen Spannungsidentifikation(VID)-Codes als Reaktion auf die Spannungs-Droop-Detektion ausgelegt ist.
Das System aus Beispiel 13, wobei die zweite Schaltungsanordnung zum Erzeugen eines Impulses mit einer Impulsbreite ausgelegt ist, die mit einer Dauer der Spannungs-Droop-Detektion assoziiert ist, wobei die Impulsbreite um eine Zeit verlängert wird, um sicherzustellen, dass sich die Spannung auf der Leistungsversorgungsschiene ändert, bevor sich eine Frequenz eines Takts des Prozessorkerns ändert.
Das System aus Beispiel 13, das Folgendes umfasst: eine Phasenregelschleife (PLL) zum Erzeugen einer Früheinrastindikation und einer Späteinrastindikation gemäß einer Phasendifferenz zwischen einem Referenztakt und einem Rückkopplungstakt, wobei die PLL mit der Leistungsversorgungsschiene gekoppelt ist und wobei die zweite Schaltungsanordnung zum Empfangen der Früheinrastindikation ausgelegt ist, um zu bestimmen, wann die Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene angefordert werden soll.
Das System aus Beispiel 13, wobei die zweite Schaltungsanordnung zum Verringern der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene auf den erwarteten Nennspannungs- und/oder Nennstrompegel ausgelegt ist.
Das System aus Beispiel 13, wobei die zweite Schaltungsanordnung zum schrittweise Verringern der Spannung und/oder des Stroms schrittweise ausgelegt ist.
Das System aus Beispiel 13, wobei der Leistungsfähigkeitsparameter einer von Folgendem ist: ein Spannungs-Droop einer Spannung auf der Leistungsversorgungsschiene; eine Taktfrequenz für den Prozessorkern; oder ein Leistungszustand für den Prozessorkern.
Es ist eine Zusammenfassung bereitgestellt, die es dem Lesegerät ermöglicht, die Art und den Kern der technischen Offenbarung zu ermitteln. Die Zusammenfassung wird mit dem Verständnis eingereicht, dass sie nicht verwendet wird, um den Schutzumfang oder die Bedeutung der Ansprüche zu beschränken. Die folgenden Ansprüche werden hiermit in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch für sich allein als separate Ausführungsform steht.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/285051 [0001]

Claims

Einrichtung, die Folgendes umfasst: eine erste Schaltungsanordnung zum Detektieren eines Spannungs-Droops auf einer Leistungsversorgungsschiene; und eine zweite Schaltungsanordnung zum Anfordern einer Erhöhung der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene als Reaktion auf die Spannungs-Droop-Detektion, wobei die Spannung und/oder der Strom auf der Leistungsversorgungsschiene über einen erwarteten nominalen Spannungs- und/oder Strompegel ansteigen soll, bevor der Spannungs-Droop endet, und wobei die zweite Schaltungsanordnung ferner zum Anfordern einer Abnahme, nachdem der Spannungs-Droop endet, der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene nach einer vorbestimmten oder programmierbaren Zeit ausgelegt ist.
Einrichtung nach Anspruch 1, die Folgendes umfasst: eine Takterzeugungsschaltungsanordnung zum Erzeugen eines Früheinrastsignals und eines Späteinrastsignals gemäß einer Phasendifferenz zwischen einem Referenztakt und einem Rückkopplungstakt, wobei die zweite Schaltungsanordnung zum Empfangen der Früheinrastindikation ausgelegt ist, um zu bestimmen, wann die Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene angefordert werden soll.
Einrichtung nach Anspruch 1, wobei die zweite Schaltungsanordnung zum Verringern der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene auf den erwarteten nominalen Spannungs- und/oder Strompegel ausgelegt ist.
Einrichtung nach Anspruch 1, wobei die zweite Schaltungsanordnung zum schrittweisen Verringern der Spannung und/oder des Stroms ausgelegt ist.
Einrichtung nach Anspruch 1, wobei die zweite Schaltungsanordnung zum Anfordern eines Spannungsreglers dazu ausgelegt ist, die Spannung und/oder den Strom auf der Leistungsversorgungsschiene als Reaktion auf die Spannungs-Droop-Detektion zu erhöhen.
Einrichtung nach einem der Ansprüche 1 bis 5, wobei die zweite Schaltungsanordnung zum Erzeugen eines neuen Spannungsidentifikation(VID)-Code als Reaktion auf die Spannungs-Droop-Detektion ausgelegt ist.
Einrichtung, die Folgendes umfasst: eine erste Schaltungsanordnung zum Detektieren einer Frequenzänderungsanforderung für einen Prozessor; und eine zweite Schaltungsanordnung zum Anfordern einer Zunahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene als Reaktion auf die Frequenzänderungsanforderungsdetektion, wobei die zweite Schaltungsanordnung zum Anfordern, nach einer Früheinrastindikation, die mit einer Takterzeugungsquelle assoziiert ist, einer Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene nach einer vorbestimmten oder programmierbaren Zeit ausgelegt ist.
Einrichtung nach Anspruch 7, wobei die Takterzeugungsquelle Folgendes umfasst: eine Phasenregelschleife (PLL) zum Erzeugen der Früheinrastindikation vor einer Späteinrastindikation gemäß einer Phasendifferenz zwischen einem Referenztakt und einem Rückkopplungstakt, und wobei die zweite Schaltungsanordnung zum Empfangen der Früheinrastindikation ausgelegt ist, um zu bestimmen, wann die Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene angefordert werden soll.
Einrichtung nach Anspruch 7, wobei die zweite Schaltungsanordnung zum Verringern der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene auf einen erwarteten nominalen Spannungs- und/oder Strompegel ausgelegt ist.
Einrichtung nach Anspruch 7, wobei die zweite Schaltungsanordnung zum schrittweise Verringern der Spannung und/oder des Stroms ausgelegt ist.
Einrichtung nach Anspruch 7, wobei die zweite Schaltung zum Anfordern eines Spannungsreglers dazu ausgelegt ist, die Spannung und/oder den Strom auf der Leistungsversorgungsschiene als Reaktion auf die Frequenzänderungsanforderung zu erhöhen.
Einrichtung nach einem der Ansprüche 7 bis 11, wobei die zweite Schaltungsanordnung zum Erzeugen eines neuen Spannungsidentifikation(VID)-Codes als Reaktion auf die Frequenzänderungsanforderung ausgelegt ist.
System, das Folgendes umfasst: einen Speicher; einen Spannungsregler (VR); einen Prozessorkern, der mit dem VR und dem Speicher gekoppelt ist, wobei der Prozessorkern Folgendes beinhaltet: eine erste Schaltungsanordnung zum Detektieren einer Änderung eines Leistungsfähigkeitsparameters; und eine zweite Schaltungsanordnung zum Anfordern des VR zum temporären Erhöhen einer Spannung und/oder eines Stroms auf einer Leistungsversorgungsschiene als Reaktion auf die Detektion des Leistungsfähigkeitsparameters, wobei die zweite Schaltungsanordnung zum Anfordern einer Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene nach einer vorbestimmten oder programmierbaren Zeit ausgelegt ist; und eine Antenne, um dem Prozessorkern zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
System nach Anspruch 13, wobei die erste Schaltungsanordnung Folgendes umfasst: einen Komparator zum Vergleichen einer gefilterten Version der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene mit einer Schwelle und zum Erzeugen einer Spannungs-Droop-Detektion, wenn die gefilterte Version der Spannung und/oder des Stroms die Schwelle durchquert, wobei die Spannungs-Droop-Detektion der Leistungsfähigkeitsparameter ist.
System nach Anspruch 13, wobei die zweite Schaltungsanordnung zum Erzeugen eines neuen Spannungsidentifikation(VID)-Codes als Reaktion auf die Spannungs-Droop-Detektion ausgelegt ist.
System nach Anspruch 13, wobei die zweite Schaltungsanordnung zum Erzeugen eines Impulses mit einer Impulsbreite ausgelegt ist, die mit einer Dauer der Spannungs-Droop-Detektion assoziiert ist, wobei die Impulsbreite um eine Zeit verlängert wird, um sicherzustellen, dass sich die Spannung auf der Leistungsversorgungsschiene ändert, bevor sich eine Frequenz eines Takts des Prozessorkerns ändert.
System nach Anspruch 13, das Folgendes umfasst: eine Phasenregelschleife (PLL) zum Erzeugen einer Früheinrastindikation und einer Späteinrastindikation gemäß einer Phasendifferenz zwischen einem Referenztakt und einem Rückkopplungstakt, und wobei die zweite Schaltungsanordnung zum Empfangen der Früheinrastindikation ausgelegt ist, um zu bestimmen, wann die Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene angefordert werden soll.
System nach Anspruch 13, wobei die zweite Schaltungsanordnung zum Verringern der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene auf den erwarteten Nennspannungs- und/oder Nennstrompegel ausgelegt ist.
System nach Anspruch 13, wobei die zweite Schaltungsanordnung zum schrittweisen Verringern der Spannung und/oder des Stroms ausgelegt ist.
System nach Anspruch 13, wobei der Leistungsfähigkeitsparameter einer von Folgendem ist: ein Spannungs-Droop einer Spannung auf der Leistungsversorgungsschiene; eine Taktfrequenz für den Prozessorkern; oder ein Leistungszustand für den Prozessorkern.
System, das Folgendes umfasst: einen Speicher; einen Spannungsregler (VR); einen Prozessorkern, der mit dem VR und dem Speicher gekoppelt ist, wobei der Prozessorkern eine Einrichtung nach einem der Ansprüche 1 bis 6 beinhaltet; und eine Antenne, um dem Prozessorkern zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
System, das Folgendes umfasst: einen Speicher; einen Spannungsregler (VR); einen Prozessorkern, der mit dem VR und dem Speicher gekoppelt ist, wobei der Prozessorkern eine Einrichtung nach einem der Ansprüche 7 bis 12 beinhaltet; und eine Antenne, um dem Prozessorkern zu ermöglichen, mit einer anderen Vorrichtung zu kommunizieren.
Verfahren, das Folgendes umfasst: Detektieren eines Spannungs-Droops auf einer Leistungsversorgungsschiene; Anfordern einer Erhöhung der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene als Reaktion auf die Spannungs-Droop-Detektion, wobei die Spannung und/oder der Strom auf der Leistungsversorgungsschiene über einen erwarteten Nennspannungs- und/oder Nennstrompegel ansteigen sollen, bevor der Spannungs-Droop endet; und Anfordern, nachdem der Spannungs-Droop endet, einer Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene nach einer vorbestimmten oder programmierbaren Zeit.
Verfahren nach Anspruch 23, das Folgendes umfasst: Erzeugen eines Früheinrastsignals und eines Späteinrastsignals gemäß einer Phasendifferenz zwischen einem Referenztakt und einem Rückkopplungstakt; Empfangen der Früheinrastindikation, um zu bestimmen, wann die Abnahme der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene angefordert werden soll; Verringern der Spannung und/oder des Stroms auf der Leistungsversorgungsschiene auf den erwartete Nennspannungs- und/oder Strompegel; Anfordern eines Spannungsreglers dazu, die Spannung und/oder den Strom auf der Leistungsversorgungsschiene als Reaktion auf die Spannungs-Droop-Detektion zu erhöhen; und Erzeugen eines neuen Spannungsidentifikation(VID)-Codes als Reaktion auf die Spannungs-Droop-Detektion.
Verfahren nach Anspruch 24, wobei das Verringern der Spannung und/oder des Stroms schrittweise erfolgt.