JP6031472B2 - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

Info

Publication number
JP6031472B2
JP6031472B2 JP2014139489A JP2014139489A JP6031472B2 JP 6031472 B2 JP6031472 B2 JP 6031472B2 JP 2014139489 A JP2014139489 A JP 2014139489A JP 2014139489 A JP2014139489 A JP 2014139489A JP 6031472 B2 JP6031472 B2 JP 6031472B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
layer
insulating layer
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014139489A
Other languages
English (en)
Other versions
JP2015035597A (ja
JP2015035597A5 (ja
Inventor
山元　良高
良高 山元
哲弘 田中
哲弘 田中
敏彦 竹内
敏彦 竹内
靖正 山根
靖正 山根
卓之 井上
卓之 井上
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014139489A priority Critical patent/JP6031472B2/ja
Publication of JP2015035597A publication Critical patent/JP2015035597A/ja
Publication of JP2015035597A5 publication Critical patent/JP2015035597A5/ja
Application granted granted Critical
Publication of JP6031472B2 publication Critical patent/JP6031472B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Description

本発明は、半導体装置および半導体装置を有する装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電気機器は全て半導体装置である。
半導体を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。
ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。
特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報 特開２０１２−０７４６９２号公報
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある（特許文献５参照）。一般に、チャネル長を縮小すると、オン電流は増加するが、一方でオフ電流の増大、しきい値の変動の増大、Ｓ値の増大が起こる。また、チャネル幅のみを縮小すると、オン電流が小さくなる。
したがって、本発明の一態様は、しきい値が適正化された半導体装置を提供することを目的の一つとする。微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の半導体と、第１の半導体に電気的に接する電極と、第１の半導体を間に挟んで設けられる第１のゲート電極と第２のゲート電極と、第１のゲート電極と第１の半導体との間に設けられる電子捕獲層と、第２のゲート電極と第１の半導体との間に設けられるゲート絶縁層を有する半導体装置である。
また、本発明の一態様は、上記半導体装置において、第１のゲート電極の電位を、電極の電位より高い状態として、１２５℃以上４５０℃以下で１秒以上維持することにより電子捕獲層に電子を捕獲せしめることを特徴とする半導体装置の作製方法である。
また、上記構成において、第１の半導体を挟む第２の半導体および第３の半導体を有してもよく、第２の半導体は、第１の半導体と第１のゲート電極の間にあり、第３の半導体は、第１の半導体とゲート絶縁層の間にあってもよい。
また、上記構成において、第１のゲート電極は、第１の半導体の上面および側面に面していることが好ましい。
また、上記構成において、電子捕獲層は、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートのいずれか一を含む。
本発明の一態様を用いることにより、しきい値が適正化された半導体装置を提供することができる。また、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。
実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 実施の形態のメモリセルの例を示す図。 半導体装置の作製工程を示す図。 トランジスタを説明する上面図および断面図。 積層された半導体層のバンドの模式図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 本発明の一態様の半導体装置を用いた回路を説明する図。 実施の形態の半導体装置の回路図。 実施の形態の半導体装置のブロック図。 実施の形態の記憶装置を説明する回路図。 電子機器の例を示す図。 参考例で作製したトランジスタの電気特性評価を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、半導体層と電子捕獲層とゲート電極とを有する半導体装置の構成および動作原理、および、それを応用した回路について説明する。図１（Ａ）は、半導体層１０１と電子捕獲層１０２とゲート電極１０３とゲート絶縁層１０４とゲート電極１０５とを有する半導体装置である。
ここで、電子捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。また、図２に示されるように、絶縁体１０２ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶縁層より形成されてもよい。
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図３（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図３（Ａ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）の電位と同じである。
この例では、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンドギャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電子親和力よりも小さいものとするが、これに限られない。
第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂの内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極の電位より高くすると、図３（Ｂ）に示すようになる。このように、一定の条件下で、ゲート電極１０３の電位を、ソース電極あるいはドレイン電極の電位より高くすることをしきい値適正化処理ともいう。ここで、ゲート電極１０３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、ゲート電極１０３の電位は、この処理の終了した後にゲート電極１０５に印加される最高電位よりも低くてもよい。この処理においては、代表的には、ゲート電極１０３の電位とソース電極あるいはドレイン電極の差は、４Ｖ未満とするとよい。
なお、この処理において、ゲート電極１０５の電位はソース電極あるいはドレイン電極と同じであるとよい。この処理において、半導体層１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６に捕獲される。
電子１０７が、第１の絶縁層１０２ａの障壁を超えて、第２の絶縁層１０２ｂに達するには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、第１の絶縁層１０２ａが薄いほど顕著となる。ただし、この場合、電子捕獲準位１０６に捕獲された電子が、トンネル効果により、再度、半導体層１０１に戻ってしまうことがある。
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、第１の絶縁層１０２ａが比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体層１０１の間の電場の自乗に比例してトンネル電流が増加する。
第２は、電子１０７が、第１の絶縁層１０２ａ中の欠陥準位等のバンドギャップ中の捕獲準位をホッピングしながら、第２の絶縁層１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。
第３は、熱的な励起によって、電子１０７が、第１の絶縁層１０２ａの障壁を超えるものである。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０１６、６００Ｋ（３２７℃）では、１．５×１０２５、７５０Ｋ（４７７℃）では、１．６×１０３０となる。
電子１０７が、第１の絶縁層１０２ａの障壁を超えてゲート電極１０３に向かって移動する過程は、上記の３つの方法とそれらの組み合わせで生じていると考えられる。特に、第２の方法、第３の方法は、温度が高いと指数関数的に電流が増大することを示す。
また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、第１の絶縁層１０２ａの障壁層の薄い部分（エネルギーの大きな部分）の電子の密度が高いほど起こりやすいので、温度が高いことが有利である。
なお、以上の伝導機構による電流は、特にゲート電極１０３の電位が低い（５Ｖ以下）場合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を電子捕獲準位１０６に捕獲せしめることができる。この結果、電子捕獲層１０２は負に帯電する。
すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位１０６に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。
このとき、電子捕獲準位１０６に捕獲される電子の量はゲート電極１０３の電位により制御できる。電子捕獲準位１０６に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電場が遮蔽され、半導体層１０１に形成されるチャネルが消失する。
電子捕獲準位１０６により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０６の総数を上回ることはない。
電子捕獲準位１０６に捕獲された電子は、電子捕獲層１０２から他へ移動しないことが求められる。そのためには、第１には、第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂの厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが１ｎｍより大きいことが好ましい。
一方で、第１の絶縁層１０２ａが厚すぎると、電子の移動の妨げとなるので、３０ｎｍ以下とすることが好ましい。また、半導体装置のチャネル長に比較して、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂが厚すぎると、サブスレショールド値が増加し、オフ特性が悪化するので、チャネル長は、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの酸化シリコン換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の４倍以上、代表的には１０倍以上であるとよい。なお、いわゆるＨｉｇｈ−Ｋ材料では、酸化シリコン換算の厚さが物理的な厚さよりも小さくなる。
代表的には、第１の絶縁層１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、第２の絶縁層１０２ｂの、酸化シリコン換算の厚さは、１ｎｍ以上２５ｎｍ以下とするとよい。
また、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることが考えられる。例えば、電子が、３電子ボルトの障壁を乗り越える確率は、１２０℃のときは３００℃のときの１０万分の１未満である。したがって、３００℃で処理の際には障壁を乗り越えて容易に電子捕獲準位１０６に捕獲される電子が、１２０℃で保管時には、障壁を乗り越えることが困難となり、電子が長期にわたって、電子捕獲準位１０６に捕獲された状態となる。
また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、実質的に局在化していることも有効である。この場合には、半導体層１０１から第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０６に捕獲された電子がホールと結合して消滅することもない。
また、第２の絶縁層１０２ｂが、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を示す材料であってもよい。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導は、上述のように、材料中の欠陥準位等を電子がホッピング伝導するものであり、欠陥準位の多い、あるいは、欠陥準位の深い材料は十分に電気伝導性が低く、電子捕獲準位１０６に捕獲された電子を長時間にわたって保持できる。
また、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂに捕獲された電子を放出させるような電圧がかからないように回路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体層１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。
なお、図１（Ｃ）のように、電子捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層１０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶縁層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きくすると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。第３の絶縁層１０２ｃとしては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、第２の絶縁層１０２ｂと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることができる。電子捕獲準位の数（密度）は、形成方法によって異なる。
なお、図２のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを有する場合も、上記と同様な原理によって、導電層１０２ｄに電子が捕獲される。図３（Ｃ）および図３（Ｄ）にその例を示す。図３（Ｃ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極の電位と同じである。
ゲート電極１０３の電位を、ソース電極あるいはドレイン電極の電位より高くすると、図３（Ｄ）に示すようになる。半導体層１０１に存在する電子は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子のいくらかは、導電層１０２ｄに捕獲される。すなわち、図２に示される半導体装置において、導電層１０２ｄは、図１（Ｂ）の半導体装置における電子捕獲準位１０６と同等の機能を有する。
なお、導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が高くなり、捕獲された電子が他へ移動することを抑制できる。
上記において、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃは、それぞれ複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁層から構成されてもよい。
例えば、第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、化学気相堆積（ＣＶＤ）法あるいは原子層堆積（ＡＬＤ法）で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。
なお、ＣＶＤ法としても、様々な方法を用いることが出来る。熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ（ＰＥＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ）法、減圧ＣＶＤ（ＬＰＣＶＤ）法などの方法を用いることが出来る。よって、ある絶縁膜と別の絶縁膜とにおいて、異なるＣＶＤ法を用いて、絶縁膜を形成してもよい。
一般にスパッタリング法で形成される絶縁層はＣＶＤ法あるいはＡＬＤ法で形成される絶縁層よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。
また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法あるいはＡＬＤ法で形成してもよい。
このように電子捕獲層１０２が電子を捕獲すると、半導体装置のしきい値が増加する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極１０３およびゲート電極１０５の電位をソース電極の電位と同じとしたときのソースドレイン間の電流（カットオフ電流（Ｉｃｕｔ））を大幅に低下させることができる。
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕｔ密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
図４（Ａ）は電子捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート電極１０５の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極とゲート電極１０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド値等をもとに推定できる。なお、このような測定方法に関しては、参考例を参照するとよい。
最初、曲線１０８で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ以上１ｙＡ／μｍ以下となる。
例えば、図４（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１×１０−１５Ａ（約１ｆＡ）であり、トランジスタ１１０のこのときの抵抗は約１×１０１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１×１０−２４Ａ（約１ｙＡ）であり、トランジスタ１１０のこのときの抵抗は約１×１０２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。
すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印加しなくても、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。例えば、図５に示すようなメモリセルに用いることもできる。
図５（Ａ）に示すメモリセルは、トランジスタ１２１、トランジスタ１２２、容量素子１２３からなり、トランジスタ１２１は、図１（Ａ）に示したように、電子捕獲層１０２を有するトランジスタである。回路が形成された後で、上記に示したようなしきい値を増加させる処理をおこない、Ｉｃｕｔを低下させる。なお、図に示すように、電子捕獲層１０２中に電子を有するために、しきい値が変動したトランジスタは、通常のトランジスタとは異なる記号を用いる。
図５（Ａ）に示すメモリセルはマトリクス状に形成され、例えば、ｎ行ｍ列のメモリセルであれば、読み出しワード線Ｐｎ、書き込みワード線Ｑｎ、しきい値補正用配線Ｔｎ、ビット線Ｒｍ、ソース線Ｓｍが接続する。なお、すべてのしきい値補正用配線が接続するような回路配置とすることにより、すべてのしきい値補正用配線の電位は同じ値となるようにしてもよい。
しきい値補正は以下のようにおこなえばよい。まず、すべての読み出しワード線、書き込みワード線、ソース線、ビット線の電位を０Ｖとする。そして、メモリセルが形成されたウェハーあるいはチップを適切な温度に保持し、すべてのしきい値補正用配線の電位を適切な値（例えば、＋３Ｖ）として、適切な時間保持する。この結果、しきい値が適切な値になる。
なお、メモリセルは図５（Ｂ）に示すような、トランジスタ１２４、容量素子１２５からなるものでもよい。例えば、ｎ行ｍ列のメモリセルであれば、ワード線Ｑｎ、しきい値補正用配線Ｔｎ、ビット線Ｒｍ、ソース線Ｓｎが接続する。しきい値補正の方法は図５（Ａ）のものと同様にできる。
ところで、このように電子捕獲層に電子を捕獲せしめて、しきい値を適正化して使用する場合には、その後の通常の使用において、電子捕獲層にさらに電子が追加されることは避けることが望ましい。例えば、さらなる電子の追加はしきい値のさらなる増加を意味し、回路の劣化をもたらす。
電子捕獲層が半導体層の近傍にあり、かつ、半導体層よりも電位が高くなるような配線や電極が電子捕獲層をはさんで、半導体層に向き合って存在すると、通常の使用時においても、電子捕獲層に電子が捕獲される可能性がある。
このようなことを防止するには、例えば、図５（Ａ）あるいは図５（Ｂ）に示されるメモリセルにおいては、しきい値補正用配線Ｔｎの電位を、ビット線Ｒｍのとりうる最低の電位以下とすることが望ましい。
例えば、図６に示すような工程が実施できる。まず、図６（Ａ）に示すように、メモリセルが完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等による回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないため、容量素子の電荷を長時間保持することはできないが、そのことは選別の基準とはならない。
その後、図６（Ｂ）に示すように、電子を注入する。すなわち、電子捕獲層１０２に適切な量の電子を捕獲させる。この操作は上述のとおりおこなう。ここで、しきい値補正用配線がすべて接続されているのであれば、チップにパッドを設け、そこを介して電位を供給することができる。このとき、ゲート電極１０３の電位と、ソース電極あるいはドレイン電極のいずれか低い方の電位との差（ゲート電圧）は、１Ｖ以上４Ｖ未満であり、かつ、このメモリセルが出荷された後でのゲート電極１０５とソース電極あるいはドレイン電極のいずれか低い方の電位との差より低いものとする。
その後、図６（Ｃ）に示すように、再度、測定をおこなう。設定通りにしきい値が増加していることが良品の条件の一つである。この段階では、しきい値に異常のあるチップは不良品として、再度、電子注入をおこなってもよい。良品は、ダイシング、樹脂封止後、パッケージ化して出荷する。
しきい値の増加の程度は電子捕獲層１０２が捕獲する電子密度によって決まる。例えば、図１（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面においてのみ電子が捕獲される場合、しきい値は、Ｑ／Ｃ（ただし、Ｑは捕獲された電子の面密度、Ｃは第１の絶縁層１０２ａの誘電率）だけ増加する。
なお、上記のようにゲート電極１０３の電位によって、捕獲される電子の量が一定の値になることから、ゲート電極１０３の電位によって、しきい値の増加分を制御することもできる。
例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ高くし、温度を１５０℃乃至２５０℃、代表的には２００℃±２０℃とする場合を考える。電子捕獲層１０２に電子が捕獲される前の半導体装置のしきい値（第１のしきい値、Ｖｔｈ１）が＋１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成されており、電子捕獲層１０２に電子が捕獲される。その後、電子捕獲層１０２に捕獲される電子の量が増加し、チャネルが消失する。この段階で、電子捕獲層１０２での電子の捕獲はおこなわれなくなる。
この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い段階でチャネルが消失するので、しきい値が、＋１．５Ｖとなる。あるいは、電子捕獲層１０２に捕獲された電子によって、しきい値が、０．４Ｖだけ高くなったと言える。このように電子捕獲層１０２に捕獲された電子によって変化した後のしきい値を第２のしきい値（Ｖｔｈ２）という。
このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい値を適切な範囲内に収束させることもできる。例えば、第１のしきい値が＋１．２Ｖ、＋１．１Ｖ、＋０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が＋１．５Ｖを大きく超えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値を＋１．５Ｖ付近とすることができる。この場合、これら３つの半導体装置の電子捕獲層１０２に捕獲される電子の量（あるいは電子の面密度等）は異なる。
なお、電子捕獲層１０２に捕獲される電子の数は、しきい値適正化処理の時間にも依存するので、しきい値適正化処理の時間によっても、しきい値を目的とするものとすることができる。
ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電極１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。
なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小さくなる。しかしながら、上述のように、電子捕獲層１０２に捕獲する電子の量によりしきい値を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。
半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム、シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。
第１の絶縁層１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。
第２の絶縁層１０２ｂは各種の材料を用いることができる例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。
第３の絶縁層１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。
導電層１０２ｄは各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの導電層を用いることができる。また、導電層１０２ｄは、上記材料の積層であってもよい。また、導電層１０２ｄには、窒素を含んだ導電層を用いてもよい。
特に仕事関数の高い材料として、白金、パラジウム等の白金族金属、窒化インジウム、窒化亜鉛、Ｉｎ−Ｚｎ系酸窒化物、Ｉｎ−Ｇａ系酸窒化物、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物等の窒化物等を用いるとよい。
絶縁体１０２ｅは各種の材料を用いることができる。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルを用いることができる。
このように電子捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、通常のＭＯＳ型半導体装置と同じである。ＭＯＳ型半導体装置として用いる場合には、ゲート電極１０３の電位はつねに回路の最低電位とするとよい。
なお、電子捕獲層１０２に電子を捕獲せしめる処理は、上記に限らず、例えば、半導体装置のソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。なお、以下では、主として、しきい値補正用のゲート電極が基板と半導体層の間に存在するトランジスタについて説明するが、しきい値補正用のゲート電極と基板の間にと半導体層が存在するトランジスタであってもよい。
図７（Ａ）乃至図７（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図７（Ａ）は上面図であり、図７（Ａ）に示す一点鎖線Ａ−Ｂの断面が図７（Ｂ）、一点鎖線Ｃ−Ｄの断面が図７（Ｃ）に相当する。なお、図７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図７（Ａ）乃至図７（Ｃ）に示すトランジスタ４５０は、基板４００に埋め込まれたゲート電極４０１と、基板４００およびゲート電極４０１上に設けられた、凹部および凸部を有する下地絶縁層４０２と、下地絶縁層４０２の凸部上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２の凹部、下地絶縁層４０２の凸部（または凹部）の側面、酸化物半導体層４０４ａの側面、酸化物半導体層４０４ｂの側面および酸化物半導体層４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上で接し、酸化物半導体層４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。
また、下地絶縁層４０２は、第１の絶縁層４０２ａと第２の絶縁層４０２ｂと第３の絶縁層４０２ｃを有し、実施の形態１で述べた電子捕獲層として機能する。また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。
第２の絶縁層４０２ｂに用いる材料を比誘電率が大きいものにすると、第２の絶縁層４０２ｂを厚くすることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることにより、誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。このため、捕獲された電子の流出を防止する上で好ましい。なお、第１の絶縁層４０２ａ，第３の絶縁層４０２ｃの厚さは、いずれも、１ｎｍ以上３０ｎｍ以下、代表的には１０ｎｍ以上２０ｎｍ以下であり、第２の絶縁層４０２ｂの厚さは、１ｎｍ以上１００ｎｍ以下、代表的には５ｎｍ以上２０ｎｍ以下である。
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図７（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図７（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。
下地絶縁層４０２を電子捕獲層として機能させることで、実施の形態１で述べたように第３の絶縁層４０２ｃと第２の絶縁層４０２ｂの界面、あるいは、第２の絶縁層４０２ｂの内部に存在する電子捕獲準位に電子を捕獲することができる。このとき、電子捕獲準位に捕獲される電子の量はゲート電極４０１の電位により制御できる。
また、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａｎｎｅｌ構造では、電流は酸化物半導体層４０４ｂの全体（バルク）を流れる。酸化物半導体層４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体層４０４ｂを厚くすると、オン電流を向上させることができる。
また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体層等を加工すると電極や半導体層等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体層４０４ｂ上に形成されるゲート絶縁層４０８、ゲート電極４１０および酸化物絶縁層４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように小さくても、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層半導体層４０４に酸素を供給する役割を担うことができる。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁層としての機能も有する。その場合、下地絶縁層４０２の表面には凹凸が形成されるため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
また、トランジスタ４５０のチャネルが形成される領域において多層半導体層４０４は、基板４００側から酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが積層された構造を有している。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで取り囲まれている構造となっている。また、図７（Ｃ）に示すようにゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲む構造になっている。
ここで、一例としては、酸化物半導体層４０４ｂには、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極４１０に電界を印加すると、多層半導体層４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成される。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に酸化物半導体層４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁層４０８と接しない領域に形成される構造となる。
また、酸化物半導体層４０４ａは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂと下地絶縁層４０２が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値が変動することがある。したがって、酸化物半導体層４０４ａを設けることにより、トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層４０４ｂとゲート絶縁層４０８が接した場合の界面と比較して、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりも酸素欠損が生じにくいということができる。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃのＺｎおよびＯを除いてのＩｎとＭの原子数比率は、ＩｎとＭの合計を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂのＺｎおよびＯを除いてのＩｎとＭの原子数比率は、ＩｎとＭの合計を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃより厚い方が好ましい。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体層４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるため、上記理由により多層半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と多層半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。
したがって、多層半導体層４０４を酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの積層構造とすることで、酸化物半導体層４０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
次に、多層半導体層４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層半導体層４０４に相当する積層を作製して行っている。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの厚さはそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図８（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図８（Ａ）は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン層の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体層４０４ｃの伝導帯下端のエネルギーである。
図８（Ａ）に示すように、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された多層半導体層４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面に捕獲中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアが捕獲あるいは再結合により消滅してしまう。
なお、図８（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図８（Ｂ）のように示される。
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
図８（Ａ）、図８（Ｂ）より、多層半導体層４０４における酸化物半導体層４０４ｂがウェル（井戸）となり、多層半導体層４０４を用いたトランジスタにおいて、チャネルが酸化物半導体層４０４ｂに形成されることがわかる。なお、多層半導体層４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃと、酸化シリコン層などの絶縁層との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃがあることにより、酸化物半導体層４０４ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が酸化物半導体層４０４ａまたは酸化物半導体層４０４ｃを超えて捕獲準位に達することがある。マイナスの電荷となる電子が捕獲準位に捕獲されることで、トランジスタのしきい値はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
なお、多層半導体層４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁層への拡散を防ぐために、酸化物半導体層４０４ｃは酸化物半導体層４０４ｂよりもＩｎが少ない組成とすることが好ましい。
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。
酸素と結合し得る導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。
このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を酸化物半導体層４０４ｂと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
第１の絶縁層４０２ａと第３の絶縁層４０２ｃ、ゲート絶縁層４０８には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、第２の絶縁層４０２ｂには、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。なお、第１の絶縁層４０２ａと第３の絶縁層４０２ｃの厚さは、１ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下であり、第２の絶縁層４０２ｂの厚さは、１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下である。
ゲート電極４０１とゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、ゲート電極４０１とゲート電極４１０は、上記材料の積層であってもよい。また、ゲート電極４０１とゲート電極４１０には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極４０１とゲート電極４１０に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。
ゲート絶縁層４０８、およびゲート電極４１０上には酸化物絶縁層４１２が形成されていてもよい。当該酸化物絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。また、当該酸化物絶縁層は上記材料の積層であってもよい。
ここで、酸化物絶縁層４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である層とする。当該酸化物絶縁層から放出される酸素はゲート絶縁層４０８を経由して多層半導体層４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅の縮小に直接起因して、オン電流は著しく低下する。
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体層４０４ｂのチャネルが形成される領域を覆うように酸化物半導体層４０４ｃが形成されており、チャネル形成層とゲート絶縁層が接しない構成となっている。そのため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。
また、酸化物半導体層を真性または実質的に真性とすると、酸化物半導体層に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体的にゲート電界が印加させることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
また、本発明の一態様のトランジスタは、酸化物半導体層４０４ｂを酸化物半導体層４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体層４０４ｂは酸化物半導体層４０４ａと酸化物半導体層４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値が安定化することから、半導体装置の長期信頼性を向上させることができる。
また、図９に示すトランジスタ４７０を用いることもできる。図９（Ａ）乃至図９（Ｃ）は、トランジスタ４７０の上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電層のオーバーエッチングがなく、下地絶縁層４０２がエッチングされていない形状となっている。
導電層のオーバーエッチングにより、下地絶縁層４０２をエッチングさせないようにするには、導電層と下地絶縁層４０２のエッチングでの選択比を大きくすればよい。
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがゲート電極に電気的に取り囲まれている構成としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態２で説明した図７に示すトランジスタ４５０の作製方法について、図１０および図１１を用いて説明する。
まず、基板４００上に線状の溝を複数本形成し、その上にＡｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いて、導電層を堆積した後、平坦化およびエッチングしてゲート電極４０１を形成する（図１０（Ａ）参照）。導電層は、スパッタリング法やＣＶＤ法などにより形成することができる。
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
さらに第１の絶縁層４０２ａ、第２の絶縁層４０２ｂ、第３の絶縁層４０２ｃよりなる下地絶縁層４０２を形成する（図１０（Ｂ）参照）。
なお、下地絶縁層４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁層４０２から多層半導体層４０４への酸素の供給をさらに容易にすることができる。
次に、下地絶縁層４０２上に酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをスパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ法）を用いて形成する（図１０（Ｃ）参照）。このとき、図示するように下地絶縁層４０２を若干過度にエッチングしてもよい。下地絶縁層４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体層４０４ｃを覆いやすくすることができる。
なお、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂを島状に形成する際に、まず、酸化物半導体層４０４ｂ上にハードマスクとなる層（たとえばタングステン層）およびレジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、その後、ハードマスクを除去し、ハードマスクをマスクとして酸化物半導体層４０４ａ、酸化物半導体層４０４ｂをエッチングする。その後、レジストマスクを除去する。この時、エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層４０４ｂの形状も端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層４０４ｂ上に形成される、酸化物半導体層４０４ｃ、ゲート絶縁層４０８、ゲート電極４１０、酸化物絶縁層４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂの積層、および後の工程で形成する酸化物半導体層４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）できること、かつ、基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および後の工程で形成される酸化物半導体層４０４ｃには、実施の形態２で説明した材料を用いることができる。例えば、酸化物半導体層４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとして用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態２に詳細を記したように、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が小さくなるように材料を選択する。
なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さも均一とできることからＤＣスパッタリング法を用いることが好ましい。
酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃの電子親和力が酸化物半導体層４０４ｂのものよりも小さくなるようにすればよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、ｓ軌道の重なりが強くなるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
以下では、酸化物半導体層の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
まずは、ＣＡＡＣ−ＯＳ層について説明する。
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に由来することから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に由来する。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に由来するピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ層を形成した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリア捕獲中心やキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリア捕獲中心となることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体層を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア捕獲中心が少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリア捕獲中心に捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体層について説明する。
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。したがって、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。
ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、平板状またはペレット状のスパッタリング粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ層を形成することができる。
酸化物半導体層４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、酸化物半導体層４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
次に、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電層を形成する。第１の導電層としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。またＣＶＤ法によりタングステン層を形成してもよい。
次に、第１の導電層を酸化物半導体層４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１０（Ｄ）参照）。
次に、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体層４０３ｃを形成する。
なお、酸化物半導体層４０３ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂから、さらに水素や水などの不純物を除去することができる。
次に、酸化物半導体層４０３ｃ上にゲート絶縁層４０８となる絶縁層４０７を形成する（図１１（Ａ）参照）。絶縁層４０７は、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ）法などを用いて形成することができる。
次に、絶縁層４０７上にゲート電極４１０となる第２の導電層４０９を形成する（図１１（Ｂ）参照）。第２の導電層４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電層４０９は、スパッタリング法やＣＶＤ法などにより形成することができる。また、第２の導電層４０９としては、窒素を含んだ導電層を用いてもよく、上記導電層と窒素を含んだ導電層の積層を用いてもよい。
次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電層４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１１（Ｃ）参照）。なお、図７（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体層４０４ｂを電気的に取り囲むように形成される。
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁層４０７を選択的にエッチングし、ゲート絶縁層４０８を形成する。
続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体層４０３ｃをエッチングし、酸化物半導体層４０４ｃを形成する。
つまり、酸化物半導体層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲート絶縁層４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁層４０８および酸化物半導体層４０４ｃを形成しているがこれに限られず、第２の導電層４０９の形成前にゲート絶縁層４０８および酸化物半導体層４０４ｃを形成してもよい。
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁層４１２を形成する（図７（Ｂ）、図７（Ｃ）参照）。酸化物絶縁層４１２は、第１の絶縁層４０２ａと同様の材料、方法を用いて形成することができる。酸化物絶縁層４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁層を用いるとよい。酸化物絶縁層４１２は、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ）法を用いてで形成することができ、多層半導体層４０４に対し酸素を供給できるよう過剰に酸素を含む層とすることが好ましい。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁層４０２、ゲート絶縁層４０８、酸化物絶縁層４１２から過剰酸素が放出されやすくなり、多層半導体層４０４の酸素欠損を低減することができる。
次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましくは１５０℃以上３００℃以下の温度で、ゲート電極４０１の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層半導体層４０４からゲート電極４０１に向かって、必要とする電子が移動し、そのうちのいくらかは第２の絶縁層４０２ｂの内部あるいは界面にある電子捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値の増加の程度を制御することができる。
以上の工程で、図７に示すトランジスタ４５０を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、プレナー構造のトランジスタについて説明する。
図１２（Ａ）乃至図１２（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１２（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１２（Ｃ）に相当する。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図１２（Ａ）乃至図１２（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁層４０２と、下地絶縁層４０２上の酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂと、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁層４０２、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体層４０４ｃと、酸化物半導体層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上のゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁層４１２と、を有する。また、下地絶縁層４０２は、第１の絶縁層４０２ａ、第２の絶縁層４０２ｂ、第３の絶縁層４０２ｃを有し、実施の形態１で述べた電子捕獲層として機能する。また、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、および酸化物半導体層４０４ｃを総称して多層半導体層４０４と呼称する。
実施の形態２のトランジスタ４５０と本実施の形態のトランジスタ５５０の相違点は、チャネル長およびチャネル幅がいずれも、多層半導体層４０４の厚さの２倍以上、代表的には１０倍以上ということである。
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１２（Ａ）では、チャネル長は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図１２（Ａ）では、チャネル幅は、酸化物半導体層４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが平行に向かい合っている長さをいう。
また、図１３（Ａ）に示すトランジスタ５６０を用いることもできる。図１３（Ａ）は、トランジスタ５６０の断面図である。トランジスタ５５０とトランジスタ５６０の違いは、ゲート電極４０１がトランジスタ５６０は、ソース電極４０６ａとは重なるが、ドレイン電極４０６ｂと重ならないことである。このため、ゲート電極４０１とドレイン電極４０６ｂとの寄生容量を低減できる。逆に、ゲート電極４０１を、ドレイン電極４０６ｂとは重なるが、ソース電極４０６ａと重ならないように配置してもよい。
また、図１３（Ｂ）に示すトランジスタ５７０を用いることもできる。図１３（Ｂ）は、トランジスタ５７０の断面図である。トランジスタ５６０とトランジスタ５７０の違いは、ゲート電極４０１が、トランジスタ５７０は、ソース電極４０６ａ、ドレイン電極４０６ｂのいずれとも重ならないことである。このため、ゲート電極４０１とソース電極４０６ａ、ドレイン電極４０６ｂとの寄生容量を低減できる。Ｉｃｕｔを低減するには、チャネルの一部でもしきい値が高ければよいので、このような構成とすることもできる。
また、本実施の形態では、酸化物半導体層４０４ｂを酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体層４０４ａおよび酸化物半導体層４０４ｃを有さず酸化物半導体層４０４ｂのみがある構成としてもよい。あるいは、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃのいずれか１つあるいいは２つだけで構成されてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。
図１４（Ａ）、図１４（Ｂ）に半導体装置の回路図を、図１４（Ｃ）、図１４（Ｄ）に半導体装置の断面図をそれぞれ示す。図１４（Ｃ）、図１４（Ｄ）はそれぞれ、左側にトランジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。
図１４（Ｃ）、図１４（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態２で例示したトランジスタ４５０を適用した例について説明する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態２で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態２に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１４（Ａ）、図１４（Ｃ）、図１４（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成例について示している。
本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。
図１４（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１を介してトランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４５０の間には複数の配線２２０２が設けられている。また各種絶縁層に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ４５０を覆う絶縁層２２０４と、絶縁層２２０４上に配線２２０５と、トランジスタの一対の電極と同一の導電層を加工して形成された配線２２０６と、が設けられている。
このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
図１４（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。
図１４（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁層にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図１４（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。
ここで、図１４（Ｃ）、図１４（Ｄ）に示す構成において、トランジスタ４５０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図１４（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。
また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図１５に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号６５８に、他方の電極がトランジスタ６４０の一方のゲートに電気的に接続されている。トランジスタ６４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されている。トランジスタ６５６は、一方のゲートがゲート信号線６５９に、ソースまたはドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。また、トランジスタ６４０の他方のゲート（バックゲート）およびトランジスタ６５６の他方のゲート（バックゲート）は接地線６７３に接続される。
フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。
なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１５では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。
トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、酸化物半導体層をゲート電極によって電気的に囲い込む構成を有することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体層を用いたトランジスタであると、酸化物半導体層上に形成される層の被覆性を向上させることができる。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１５で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図１６は、実施の形態２で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図１６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。あるいは、キャッシュメモリに用いてもよい。
図１６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図１７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路７０２には、先の実施の形態で説明したトランジスタを用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９の両方のゲート（第１ゲートおよび第２ゲート）には接地電位（ＧＮＤ）が入力される構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。実施の形態１で説明したように、電子捕獲層に電子を捕獲せしめることでしきい値が増大したトランジスタ７０９は、Ｉｃｕｔがきわめて低く、容量素子７０８に蓄積された電荷が長期間保持される。
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。なお、トランジスタ７０９の第２ゲート（第２のゲート電極）の電位は、ＧＮＤに保持される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図１７では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
なお、図１７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図１７におけるトランジスタ７０９は、実施の形態２で説明したトランジスタを用いることができる。第１ゲートには制御信号ＷＥを入力し、第２ゲートには回路で最低の電位（例えばＧＮＤ）を入力すればよい。
また、図１７において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図１７における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
図１８（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１８（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられている。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３および第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キーボード５２３、ポインティングデバイス５２４等を有する。
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３３等を有する。
図１８（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられている。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されており、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能である。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４２との間の角度に従って切り替える構成としても良い。
図１８（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ライト５５４等を有する。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
参考例
本参考例では、実施の形態１で示した１ｙＡ／μｍ以下という低いＩｃｕｔ密度について、トランジスタを作製してオフ電流を求めた結果について説明する。使用した参考例トランジスタの構造は図７、図９、図１０に示す、トランジスタ４５０と同様の構成である。ただし、参考例トランジスタは、ゲート絶縁層に電子捕獲層としての機能がない。
はじめに、参考例試料の作製方法について示す。
まず、シリコン基板上に下地絶縁層となる厚さ３００ｎｍの酸化窒化シリコン（ＳｉＯＮ）層を形成した。酸化窒化シリコン層は、スパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃の条件によって形成した。
酸化窒化シリコン層表面を研磨処理後、厚さ２０ｎｍの第１の酸化物半導体層と厚さ１５ｎｍの酸化物半導体層を積層して形成した。形成条件は、第１の酸化物半導体層はＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として形成し、第２の酸化物半導体層はＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として形成した。なお、第１の酸化物半導体層および第２の酸化物半導体層は、大気曝露せずに連続形成を行った。
続いて、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃で行った。
続いて、第１の酸化物半導体層および第２の酸化物半導体層を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、三塩化ホウ素および塩素（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａにおいてエッチングして島状の第１の酸化物半導体層および第２の酸化物半導体層に加工した。
続いて、第１の酸化物半導体層および第２の酸化物半導体層上に、ソース電極およびドレイン電極となるタングステン層を厚さ１００ｎｍ形成した。形成条件は、タングステンターゲットを用いたスパッタリング法によりアルゴン（Ａｒ＝８０ｓｃｃｍ）雰囲気下において、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度２３０℃の条件によって形成した。
次に、タングステン層上にレジストマスクを形成して、エッチングを行った。エッチングは、ＩＣＰエッチング法により、四弗化炭素、塩素および酸素（ＣＦ４：Ｃｌ２：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、その後、酸素（Ｏ２＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．０Ｐａにて第２のエッチングを行い、さらにその後、四弗化炭素、塩素および酸素（ＣＦ４：Ｃｌ２：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを行い、ソース電極およびドレイン電極を形成した。
次に、第２の酸化物半導体層、ソース電極およびドレイン電極上に厚さ５ｎｍの第３の酸化物半導体層を形成した。形成条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃とした。
第３の酸化物半導体層を形成後、ＣＶＤ法によりゲート絶縁層となる１０ｎｍの酸化窒化シリコン層を、シランおよび一酸化二窒素（ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧力２００Ｐａ、電源電力１５０ｋＷを印加し、ターゲットと基板の間の距離を２８ｍｍ、基板温度３５０℃として形成した。
続いて、厚さ１０ｎｍの窒化チタン層および厚さ１０ｎｍのタングステン層を、スパッタリング法により形成した。窒化チタン層の形成条件は、スパッタリング法により窒素（窒素＝５０ｓｃｃｍ）雰囲気下において、圧力０．２Ｐａ、電源電力１２ｋＷを印加し、ターゲットと基板の間の距離を４００ｍｍ、基板温度２５℃とした。タングステン層の形成条件は、スパッタリング法によりアルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下において、圧力２．０Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２３０℃とした。
次に、ＩＣＰエッチング法により、厚さ１０ｎｍの窒化チタン層および厚さ１０ｎｍのタングステン層の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチングを行い、第１のエッチングの後に塩素および三塩化ホウ素（Ｃｌ２：ＢＣｌ３＝５０ｓｃｃｍ：１５０ｓｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。
次に、ゲート電極上に厚さ２０ｎｍの酸化アルミニウム層をスパッタリング法により形成し、その上に、厚さ１５０ｎｍの酸化窒化シリコン層をＣＶＤ法により形成した。
以上の工程を経て、参考例トランジスタを作製した。参考例トランジスタのチャネル長は５０ｎｍ、チャネル幅は４０ｎｍであった。
次に作製したトランジスタにおいて、オフ電流を求めた。１ｆＡより小さな電流は、直接は測定できないため、作製した参考例トランジスタを並列に２５万個並べて接続し、実質的なチャネル幅が１０ｍｍ（４０ｎｍ×２５万）のトランジスタを作製してＩｃｕｔ密度を求めた。
図１９にチャネル幅が１０ｍｍのトランジスタのドレインの電位が１Ｖ、ソースの電位が０ＶのときのＩｄ−Ｖｇ特性を示す。図１９に示すようにオフ電流は１０−１３Ａ以下（つまり、オフ電流密度は、１０−１７Ａ／μｍ以下）であることが確認された。
１０１ 半導体層
１０２ 電子捕獲層
１０２ａ 第１の絶縁層
１０２ｂ 第２の絶縁層
１０２ｃ 第３の絶縁層
１０２ｄ 導電層
１０２ｅ 絶縁体
１０３ ゲート電極
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 電子捕獲準位
１０７ 電子
１０８ 曲線
１０９ 曲線
１１０ トランジスタ
１１１ 容量素子
１２１ トランジスタ
１２２ トランジスタ
１２３ 容量素子
１２４ トランジスタ
１２５ 容量素子
４００ 基板
４０１ ゲート電極
４０２ 下地絶縁層
４０２ａ 第１の絶縁層
４０２ｂ 第２の絶縁層
４０２ｃ 第３の絶縁層
４０３ｃ 酸化物半導体層
４０４ 多層半導体層
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０７ 絶縁層
４０８ ゲート絶縁層
４０９ 導電層
４１０ ゲート電極
４１２ 酸化物絶縁層
４５０ トランジスタ
４７０ トランジスタ
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ 表示部
５０５ マイクロフォン
５０６ スピーカー
５０７ 操作キー
５０８ スタイラス
５１１ 筐体
５１２ 筐体
５１３ 表示部
５１４ 表示部
５１５ 接続部
５１６ 操作キー
５２１ 筐体
５２２ 表示部
５２３ キーボード
５２４ ポインティングデバイス
５３１ 筐体
５３２ 冷蔵室用扉
５３３ 冷凍室用扉
５４１ 筐体
５４２ 筐体
５４３ 表示部
５４４ 操作キー
５４５ レンズ
５４６ 接続部
５５０ トランジスタ
５５１ 車体
５５２ 車輪
５５３ ダッシュボード
５５４ ライト
５６０ トランジスタ
５７０ トランジスタ
６０２ フォトダイオード
６４０ トランジスタ
６５６ トランジスタ
６５８ フォトダイオードリセット信号
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
６７３ 接地線
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ トランジスタ
２２０１ 絶縁層
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁層
２２０５ 配線
２２０６ 配線

Claims (16)

  1. 第１のゲート電極と、
    前記第１のゲート電極上方の電子捕獲層と、
    前記電子捕獲層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記第３の酸化物半導体層とに取り囲まれた領域を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きいことを特徴とする半導体装置。
  2. 第１のゲート電極と、
    前記第１のゲート電極上方の電子捕獲層と、
    前記電子捕獲層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第３の酸化物半導体層は、前記第２の酸化物半導体層の上面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、前記第１の酸化物半導体層の側面に接する領域と、を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きいことを特徴とする半導体装置。
  3. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁層と、
    前記第１の絶縁層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第３の絶縁層と、
    前記第３の絶縁層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記第３の酸化物半導体層とに取り囲まれた領域を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きく、
    前記第１の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有し、
    前記第２の絶縁層は、酸化ハフニウムを有し、
    前記第３の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有することを特徴とする半導体装置。
  4. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁層と、
    前記第１の絶縁層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第３の絶縁層と、
    前記第３の絶縁層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第３の酸化物半導体層は、前記第２の酸化物半導体層の上面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、前記第１の酸化物半導体層の側面に接する領域と、を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きく、
    前記第１の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有し、
    前記第２の絶縁層は、酸化ハフニウムを有し、
    前記第３の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の酸化物半導体層の伝導帯下端のエネルギーは、前記第２の酸化物半導体層の伝導帯下端のエネルギーよりも、真空準位に近く、
    前記第２の酸化物半導体の伝導帯下端のエネルギーと前記第１の酸化物半導体層の伝導帯下端のエネルギーとの差は、０．０５ｅＶ以上２ｅＶ以下であり、
    前記第３の酸化物半導体層の伝導帯下端のエネルギーは、前記第２の酸化物半導体層の伝導帯下端のエネルギーよりも、真空準位に近く、
    前記第２の酸化物半導体の伝導帯下端のエネルギーと前記第３の酸化物半導体層の伝導帯下端のエネルギーとの差は、０．０５ｅＶ以上２ｅＶ以下であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第２の酸化物半導体層の端部は丸みを帯びた形状を有することを特徴とする半導体装置。
  7. 第１のゲート電極と、
    前記第１のゲート電極上方の電子捕獲層と、
    前記電子捕獲層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記第３の酸化物半導体層とに取り囲まれた領域を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きい半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記電子捕獲層に電子を捕獲させることを特徴とする半導体装置の作製方法。
  8. 第１のゲート電極と、
    前記第１のゲート電極上方の電子捕獲層と、
    前記電子捕獲層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記第３の酸化物半導体層とに取り囲まれた領域を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きい半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記電子捕獲層に電子を捕獲させ、前記トランジスタのしきい値を増加させることを特徴とする半導体装置の作製方法。
  9. 第１のゲート電極と、
    前記第１のゲート電極上方の電子捕獲層と、
    前記電子捕獲層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第３の酸化物半導体層は、前記第２の酸化物半導体層の上面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、前記第１の酸化物半導体層の側面に接する領域と、を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きい半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記電子捕獲層に電子を捕獲させることを特徴とする半導体装置の作製方法。
  10. 第１のゲート電極と、
    前記第１のゲート電極上方の電子捕獲層と、
    前記電子捕獲層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第３の酸化物半導体層は、前記第２の酸化物半導体層の上面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、前記第１の酸化物半導体層の側面に接する領域と、を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きい半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記電子捕獲層に電子を捕獲させ、前記トランジスタのしきい値を増加させることを特徴とする半導体装置の作製方法。
  11. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁層と、
    前記第１の絶縁層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第３の絶縁層と、
    前記第３の絶縁層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記第３の酸化物半導体層とに取り囲まれた領域を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きく、
    前記第１の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有し、
    前記第２の絶縁層は、酸化ハフニウムを有し、
    前記第３の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有する半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記第２の絶縁層に電子を捕獲させることを特徴とする半導体装置の作製方法。
  12. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁層と、
    前記第１の絶縁層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第３の絶縁層と、
    前記第３の絶縁層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記第３の酸化物半導体層とに取り囲まれた領域を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きく、
    前記第１の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有し、
    前記第２の絶縁層は、酸化ハフニウムを有し、
    前記第３の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有する半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記第２の絶縁層に電子を捕獲させ、前記トランジスタのしきい値を増加させることを特徴とする半導体装置の作製方法。
  13. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁層と、
    前記第１の絶縁層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第３の絶縁層と、
    前記第３の絶縁層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第３の酸化物半導体層は、前記第２の酸化物半導体層の上面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、前記第１の酸化物半導体層の側面に接する領域と、を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きく、
    前記第１の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有し、
    前記第２の絶縁層は、酸化ハフニウムを有し、
    前記第３の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有する半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記第２の絶縁層に電子を捕獲させることを特徴とする半導体装置の作製方法。
  14. 第１のゲート電極と、
    前記第１のゲート電極上方の第１の絶縁層と、
    前記第１の絶縁層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第３の絶縁層と、
    前記第３の絶縁層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続されたソース電極と、
    前記第２の酸化物半導体層と電気的に接続されたドレイン電極と、
    前記第２の酸化物半導体層上方の第３の酸化物半導体層と、
    前記第３の酸化物半導体層上方のゲート絶縁層と、
    前記ゲート絶縁層上方の第２のゲート電極と、を有し、
    トランジスタのチャネル幅方向において、前記第３の酸化物半導体層は、前記第２の酸化物半導体層の上面に接する領域と、前記第２の酸化物半導体層の側面に接する領域と、前記第１の酸化物半導体層の側面に接する領域と、を有し、
    トランジスタのチャネル長方向において、前記第２の酸化物半導体層の上面は、前記ソース電極及びドレイン電極と接する領域を有し、
    前記第１の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層を構成する金属元素を一種以上有し、
    前記第２の酸化物半導体層の電子親和力は、前記第１の酸化物半導体層の電子親和力よりも大きく、
    前記第２の酸化物半導体層の電子親和力は、前記第３の酸化物半導体層の電子親和力よりも大きく、
    前記第１の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有し、
    前記第２の絶縁層は、酸化ハフニウムを有し、
    前記第３の絶縁層は、酸化シリコン、酸窒化シリコン、又は窒化シリコンを有する半導体装置の作製方法であって、
    前記第１のゲート電極の電位を前記ソース電極の電位及び前記ドレイン電極の電位よりも高くして、前記第２の絶縁層に電子を捕獲させ、前記トランジスタのしきい値を増加させることを特徴とする半導体装置の作製方法。
  15. 請求項７乃至請求項１４のいずれか一において、
    前記第１の酸化物半導体層の伝導帯下端のエネルギーは、前記第２の酸化物半導体層の伝導帯下端のエネルギーよりも、真空準位に近く、
    前記第２の酸化物半導体の伝導帯下端のエネルギーと前記第１の酸化物半導体層の伝導帯下端のエネルギーとの差は、０．０５ｅＶ以上２ｅＶ以下であり、
    前記第３の酸化物半導体層の伝導帯下端のエネルギーは、前記第２の酸化物半導体層の伝導帯下端のエネルギーよりも、真空準位に近く、
    前記第２の酸化物半導体の伝導帯下端のエネルギーと前記第３の酸化物半導体層の伝導帯下端のエネルギーとの差は、０．０５ｅＶ以上２ｅＶ以下であることを特徴とする半導体装置の作製方法。
  16. 請求項７乃至請求項１５のいずれか一において、
    前記第２の酸化物半導体層の端部は丸みを帯びた形状を有することを特徴とする半導体装置の作製方法。
JP2014139489A 2013-07-08 2014-07-07 半導体装置および半導体装置の作製方法 Active JP6031472B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014139489A JP6031472B2 (ja) 2013-07-08 2014-07-07 半導体装置および半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013142308 2013-07-08
JP2013142308 2013-07-08
JP2014139489A JP6031472B2 (ja) 2013-07-08 2014-07-07 半導体装置および半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016207817A Division JP6416846B2 (ja) 2013-07-08 2016-10-24 半導体装置

Publications (3)

Publication Number Publication Date
JP2015035597A JP2015035597A (ja) 2015-02-19
JP2015035597A5 JP2015035597A5 (ja) 2015-09-17
JP6031472B2 true JP6031472B2 (ja) 2016-11-24

Family

ID=52132177

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2014139489A Active JP6031472B2 (ja) 2013-07-08 2014-07-07 半導体装置および半導体装置の作製方法
JP2016207817A Expired - Fee Related JP6416846B2 (ja) 2013-07-08 2016-10-24 半導体装置
JP2018189066A Active JP6697049B2 (ja) 2013-07-08 2018-10-04 半導体装置
JP2020076801A Withdrawn JP2020127040A (ja) 2013-07-08 2020-04-23 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2016207817A Expired - Fee Related JP6416846B2 (ja) 2013-07-08 2016-10-24 半導体装置
JP2018189066A Active JP6697049B2 (ja) 2013-07-08 2018-10-04 半導体装置
JP2020076801A Withdrawn JP2020127040A (ja) 2013-07-08 2020-04-23 半導体装置

Country Status (3)

Country Link
US (2) US20150008428A1 (ja)
JP (4) JP6031472B2 (ja)
KR (1) KR102291882B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220091951A (ko) * 2020-12-24 2022-07-01 주식회사 인트켐 발수 및 항균/항곰팡이 기능을 갖는 열교환기 핀의 표면처리방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9312349B2 (en) 2013-07-08 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9443592B2 (en) 2013-07-18 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9601591B2 (en) 2013-08-09 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9443990B2 (en) * 2013-08-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9893194B2 (en) 2013-09-12 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI678740B (zh) 2013-09-23 2019-12-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6615490B2 (ja) 2014-05-29 2019-12-04 株式会社半導体エネルギー研究所 半導体装置及び電子機器
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
JP6652342B2 (ja) 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
TWI766298B (zh) 2014-11-21 2022-06-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US10403646B2 (en) * 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102653836B1 (ko) * 2015-03-03 2024-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치
JP6683503B2 (ja) * 2015-03-03 2020-04-22 株式会社半導体エネルギー研究所 半導体装置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
KR20230098354A (ko) * 2015-04-13 2023-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10056497B2 (en) * 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9847406B2 (en) * 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
US9911756B2 (en) * 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US9882064B2 (en) * 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
TW202129783A (zh) 2016-08-24 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN113660439A (zh) * 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
CN107611085B (zh) * 2017-10-24 2019-12-24 深圳市华星光电半导体显示技术有限公司 Oled背板的制作方法
WO2019135731A1 (en) * 2018-01-02 2019-07-11 Intel Corporation Thin-film transistor with source/drain structure to reduce parasitic capacitance
US11370669B2 (en) * 2018-01-14 2022-06-28 Applied Materials, Inc. Amorphous silicon doped yttrium oxide films and methods of formation
KR20200127993A (ko) 2018-03-07 2020-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2019186315A1 (ja) 2018-03-29 2019-10-03 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7275112B2 (ja) 2018-04-20 2023-05-17 株式会社半導体エネルギー研究所 半導体装置
KR20210062129A (ko) * 2019-11-20 2021-05-31 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN111179750A (zh) * 2019-12-12 2020-05-19 武汉华星光电技术有限公司 显示面板的结构和其制作方法
US20220344357A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit, and manufacturing method of memory device

Family Cites Families (173)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5079606A (en) * 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
JPH0382164A (ja) * 1989-08-25 1991-04-08 Casio Comput Co Ltd 薄膜モランジスタメモリおよびその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5902650A (en) 1995-07-11 1999-05-11 Applied Komatsu Technology, Inc. Method of depositing amorphous silicon based films having controlled conductivity
JP3424427B2 (ja) 1995-07-27 2003-07-07 ソニー株式会社 不揮発性半導体メモリ装置
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4342621B2 (ja) 1998-12-09 2009-10-14 株式会社東芝 不揮発性半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US20030235076A1 (en) 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6858899B2 (en) * 2002-10-15 2005-02-22 Matrix Semiconductor, Inc. Thin film transistor with metal oxide layer and method of making same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US20050205969A1 (en) 2004-03-19 2005-09-22 Sharp Laboratories Of America, Inc. Charge trap non-volatile memory structure for 2 bits per transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
KR100652401B1 (ko) 2005-02-16 2006-12-01 삼성전자주식회사 복수의 트랩막들을 포함하는 비휘발성 메모리 소자
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US8022465B2 (en) 2005-11-15 2011-09-20 Macronrix International Co., Ltd. Low hydrogen concentration charge-trapping layer structures for non-volatile memory
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7692223B2 (en) 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4282699B2 (ja) 2006-09-01 2009-06-24 株式会社東芝 半導体装置
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101402103B1 (ko) 2007-03-23 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR20080088284A (ko) * 2007-03-29 2008-10-02 삼성전자주식회사 플래시 메모리 소자
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8367506B2 (en) 2007-06-04 2013-02-05 Micron Technology, Inc. High-k dielectrics with gold nano-particles
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101529575B1 (ko) 2008-09-10 2015-06-29 삼성전자주식회사 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5531259B2 (ja) 2009-03-19 2014-06-25 株式会社東芝 半導体装置及びその製造方法
US8581247B2 (en) 2009-03-31 2013-11-12 Panasonic Corporation Flexible semiconductor device having gate electrode disposed within an opening of a resin film
EP2256795B1 (en) 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
KR20110048614A (ko) 2009-11-03 2011-05-12 삼성전자주식회사 게이트 구조물 및 그 형성 방법
WO2011065216A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101714831B1 (ko) 2009-11-28 2017-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5679143B2 (ja) 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101436120B1 (ko) 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR20120130763A (ko) 2010-02-05 2012-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101391964B1 (ko) 2010-04-02 2014-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220119771A (ko) 2010-04-02 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101706081B1 (ko) 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012004371A (ja) 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
WO2012029674A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing semiconductor device
KR20120037838A (ko) * 2010-10-12 2012-04-20 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자소자
WO2012060253A1 (en) 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012142562A (ja) 2010-12-17 2012-07-26 Semiconductor Energy Lab Co Ltd 半導体記憶装置
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
CN103348464B (zh) 2011-01-26 2016-01-13 株式会社半导体能源研究所 半导体装置及其制造方法
US8841664B2 (en) 2011-03-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8530886B2 (en) 2011-03-18 2013-09-10 International Business Machines Corporation Nitride gate dielectric for graphene MOSFET
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20140024866A (ko) * 2011-06-17 2014-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제조 방법
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8748886B2 (en) * 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2013125826A (ja) 2011-12-14 2013-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6310194B2 (ja) 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
KR20140009023A (ko) 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20140027762A1 (en) 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
KR20150043307A (ko) 2012-08-10 2015-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2014024808A1 (en) 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103632968B (zh) 2012-08-21 2016-10-05 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220091951A (ko) * 2020-12-24 2022-07-01 주식회사 인트켐 발수 및 항균/항곰팡이 기능을 갖는 열교환기 핀의 표면처리방법

Also Published As

Publication number Publication date
JP2020127040A (ja) 2020-08-20
KR20150006363A (ko) 2015-01-16
JP2015035597A (ja) 2015-02-19
US20150008428A1 (en) 2015-01-08
US20180233597A1 (en) 2018-08-16
US11404585B2 (en) 2022-08-02
JP2018207133A (ja) 2018-12-27
KR102291882B1 (ko) 2021-08-19
JP6697049B2 (ja) 2020-05-20
JP6416846B2 (ja) 2018-10-31
JP2017022419A (ja) 2017-01-26

Similar Documents

Publication Publication Date Title
JP6416846B2 (ja) 半導体装置
JP6637566B2 (ja) 半導体装置
JP6322503B2 (ja) 半導体装置
JP6366398B2 (ja) 半導体装置
JP6320201B2 (ja) 半導体装置の作製方法
JP6437751B2 (ja) 半導体装置の作製方法
JP6401977B2 (ja) 半導体装置
JP6435124B2 (ja) 半導体装置の作製方法
JP6429547B2 (ja) 半導体装置
JP6431729B2 (ja) 半導体装置の作製方法および半導体装置
JP2019071481A (ja) 半導体装置、及び半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150729

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160712

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161024

R150 Certificate of patent or registration of utility model

Ref document number: 6031472

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250