JP6017663B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP6017663B2
JP6017663B2 JP2015232992A JP2015232992A JP6017663B2 JP 6017663 B2 JP6017663 B2 JP 6017663B2 JP 2015232992 A JP2015232992 A JP 2015232992A JP 2015232992 A JP2015232992 A JP 2015232992A JP 6017663 B2 JP6017663 B2 JP 6017663B2
Authority
JP
Japan
Prior art keywords
film
layer
transistor
oxide semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015232992A
Other languages
English (en)
Other versions
JP2016086175A (ja
Inventor
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016086175A publication Critical patent/JP2016086175A/ja
Application granted granted Critical
Publication of JP6017663B2 publication Critical patent/JP6017663B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Bipolar Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Electroluminescent Light Sources (AREA)
  • Recrystallisation Techniques (AREA)
  • Optics & Photonics (AREA)

Description

本発明は、トランジスタ及びその作製方法に関する。特に、チャネルが酸化物半導体層
に形成されるトランジスタ及びその作製方法に関する。また、本発明は、当該トランジス
タを有する半導体装置に関する。
また、本明細書で開示する発明の中には、半導体集積回路を構成する要素としてシリコン
半導体の他に化合物半導体によって構成される素子が含まれ、その一例としてワイドギャ
ップ半導体を適用したものが開示される。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
電子デバイスや光デバイスは、シリコンを用いたトランジスタを用いて作製されている。
近年はシリコンを用いたトランジスタのほかに、酸化物半導体を用いてトランジスタを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。
アクティブマトリクス型の液晶表示装置では、各画素にトランジスタが設けられている
。このようなトランジスタは、アモルファスシリコン、多結晶シリコンなどを用いて構成
されていることが多い。なお、アモルファスシリコンを用いて構成されているトランジス
タは、電界効果移動度が低いものの液晶表示装置の大面積化に対応することができる。ま
た、多結晶シリコンを用いて構成されているトランジスタは、電界効果移動度が高いもの
の液晶表示装置の大面積化には対応が困難である。
シリコン系材料に替わるトランジスタの構成材料として、酸化物半導体が注目されてい
る。なぜなら、酸化物半導体を用いて構成されているトランジスタは、アモルファスシリ
コンを用いて構成されているトランジスタよりも電界効果移動度が高く、且つ液晶表示装
置の大面積化に対応することが可能だからである。例えば、酸化物半導体である、酸化亜
鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のス
イッチング素子などに適用する技術が特許文献１及び特許文献２で開示されている。
また、特許文献３には、下地界面に非晶質成分を残存させた酸化物半導体膜の積層を有す
るトランジスタが開示されている。
ただし、酸化物半導体を用いて構成されているトランジスタにおいては、しきい値電圧
の制御が困難である。具体的には、酸化物半導体においては、水素の一部はドナーとなり
、キャリアである電子を放出する。そして、酸化物半導体のキャリア濃度が高まると、ゲ
ートとソース間に電圧を印加しなくても酸化物半導体にチャネルが形成される。すなわち
、当該トランジスタのしきい値電圧が負方向にシフトする。
電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであ
ると、そのトランジスタを含む回路は制御することが困難である。しきい値電圧値が高く
、しきい値電圧の絶対値が大きいトランジスタの場合には、駆動電圧が低い状態ではトラ
ンジスタとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。また
、しきい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極
の間に電流が流れる、所謂ノーマリーオンとなりやすい。
ｎチャネル型のトランジスタの場合、ゲート電極に正の電圧を印加してはじめてチャネル
が形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしない
とチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレ
イン電流が流れるトランジスタは、回路に用いるトランジスタとしては不向きである。
なお、酸化物半導体に含まれる水素を完全に取り除くことは困難である。そのため、酸化
物半導体を用いて構成されるトランジスタは、シリコン系材料を用いて構成されるトラン
ジスタと比較して、しきい値電圧の制御が困難である。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１３５０６６号公報
上述した課題に鑑み、本発明の一態様は、酸化物半導体を用いて構成されるトランジス
タの電気的特性の変動を低減し、安定化させることを目的の一とする。また、半導体装置
の信頼性を向上させることを目的の一とする。
本発明の一態様は、領域によって結晶性が異なる酸化物半導体層を用いてトランジスタ
を構成することを要旨とする。具体的には、チャネル形成領域における結晶領域の割合が
その他の領域における結晶領域の割合よりも高い酸化物半導体層を用いてトランジスタを
構成する。
例えば、本発明の一態様は、ゲート層と、ゲート層上に設けられているゲート絶縁層と
、ゲート絶縁層上に設けられている酸化物半導体層と、酸化物半導体層上に隔離して設け
られているソース電極層及びドレイン電極層と、酸化物半導体層上の領域であって、ソー
ス電極層とドレイン電極層の間の領域に設けられているエッチングストップ層と、を有し
、酸化物半導体層は、エッチングストップ層との界面と重畳する第１の領域における結晶
領域の割合が、ソース電極層又はドレイン電極層との界面と重畳する第２の領域における
結晶領域の割合よりも高いトランジスタである。
上記構成のトランジスタにおいては、第１の領域（チャネル形成領域）における結晶領域
の割合が、第２の領域（その他の領域）における結晶領域の割合よりも高い。換言すると
、第１の領域における欠陥密度が、第２の領域における欠陥密度よりも低い。そして、酸
化物半導体層に含まれる欠陥は、当該酸化物半導体層に含まれる不純物のトラップサイト
となりやすい。よって、本発明の一態様のトランジスタにおいては、第１の領域から第２
の領域への水素などの不純物の拡散が生じやすいのに対して、逆方向の拡散（第２の領域
から第１の領域への水素などの不純物の拡散）は生じにくい。その結果、本発明の一態様
のトランジスタにおいては、チャネル形成領域における水素などの不純物の濃度が低減さ
れ、電気的特性の安定化及び信頼性の向上を図ることが可能である。
また、本発明の他の構成の一は、酸化物半導体層と、酸化物半導体層上にゲート絶縁膜と
、ゲート絶縁膜上にゲート電極層とを有し、酸化物半導体層は、第１の領域と第２の領域
と第３の領域とを有し、第１の領域はゲート電極層と重なり、第１の領域は第２の領域と
第３の領域の間に位置し、第１の領域は、非晶質成分よりも結晶成分の割合が多く、第２
の領域及び第３の領域は、結晶成分よりも非晶質成分の割合が多く、第２の領域及び第３
の領域は、第１の領域の水素濃度よりも高いことを特徴とする半導体装置である。
上記構成において、一つの酸化物半導体層のパターンにおいて、結晶成分が多い領域と非
晶質成分が多い領域とをつくりわける。結晶成分が多い領域は、チャネル形成領域となる
ようにし、それ以外の領域を非晶質成分が多くなるように構成する。好ましくは、自己整
合的に結晶成分が多い領域と、非晶質成分が多い領域とが混在した酸化物半導体膜を形成
する。
また、上記構成において、第２の領域または第３の領域は、ソース電極層またはドレイン
電極層と電気的に接続され、チャネル形成領域である第１の領域よりも導電率は高い。
チャネル形成領域となる領域の酸化物半導体膜は、結晶成分を多く含み、その結晶成分は
、ｃ軸が酸化物半導体膜の被形成面の法線ベクトルに平行な方向に揃うことが好ましい。
酸化物半導体膜が結晶成分を多く含むことで、チャネル形成領域となる領域中の金属原子
と酸素原子の結合状態が秩序化され、酸素欠損の発生を抑制することができる。
なお、酸化物半導体膜は、酸素欠損のほかに、水素によってキャリアである電子を生成す
ることが知られる。従って、チャネル形成領域となる領域の酸化物半導体膜中の水素も低
減することが好ましい。
結晶成分を含む酸化物半導体膜の少なくとも一部に非晶質成分が多い領域を形成し、その
非晶質成分が多い領域に水素を引き寄せて捕獲（イントリンシックゲッタリングとも呼べ
る）し、チャネル形成領域となる領域の水素濃度を非晶質成分が多い領域の水素濃度に比
べて低減させる。水素は、非晶質成分が多い領域に拡散し、非晶質成分が多い領域に捕ら
えられることで安定化する。
少数キャリア密度が極めて小さく、かつ酸素欠損、水素などのキャリア生成源が低減され
たチャネル形成領域を含む酸化物半導体膜を用いたトランジスタは、オフ電流を極めて小
さくできる。
なお、本明細書において「水素」とは水素原子を指し、例えば「水素を含む」と記載した
場合、水素分子、炭化水素、水酸基及び水などに起因した水素も含む。
また、酸化物半導体膜中に水素を添加すると、導電率が高くなることから、非晶質成分が
多い領域は、結晶成分が多い領域より多くの水素を含むため、非晶質成分が多い領域の導
電率は結晶成分が多い領域よりも高い。
一つの酸化物半導体膜において結晶成分が多い領域と非晶質成分が多い領域とをつくりわ
けるため、まず、結晶成分を多く含む酸化物半導体膜を形成した後、酸化物半導体膜の一
部を非晶質とするためのプロセスを行う。
結晶成分を多く含む酸化物半導体膜は、成膜条件、例えば被成膜基板の温度を２００℃以
上とすることで得ることができる。また、被成膜基板の温度を２００℃未満であっても酸
化物半導体膜の成膜後に、２００℃以上の加熱処理を行えば、結晶成分を多く含む酸化物
半導体膜を得ることができる。なお、酸化物半導体膜は成膜直後において、化学量論的組
成より酸素が多い過飽和の状態とすることが好ましいため、スパッタガスの酸素の占める
割合が多い条件で成膜することが好ましく、酸素雰囲気（酸素ガス１００％）で成膜を行
うことがより好ましい。
また、結晶成分が多い酸化物半導体膜の形成は、銅、アルミニウム、塩素などの不純物が
混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく
、酸化物半導体膜表面にそれら不純物が付着した場合には、シュウ酸や希フッ酸などに曝
す、或いはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜
表面の不純物を除去することが好ましい。
また、半導体装置の作製方法も本発明の一つであり、その構成は、酸化物半導体層上面に
対して概略垂直なｃ軸を有する結晶成分を含む酸化物半導体層を形成し、酸化物半導体層
上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層を形成し、ゲート電極層をマ
スクとして酸化物半導体層の一部を非晶質とし、非晶質とした領域と接するソース電極層
またはドレイン電極層を形成する半導体装置の作製方法である。
酸化物半導体膜の一部を非晶質とするためのプロセスの一つとして、イオン注入装置また
はイオンプラズマ装置を用いて元素の添加、具体的にはアルゴンなどの希ガスや酸素やド
ーパントの添加を行ってもよい。イオン注入装置またはイオンプラズマ装置を用いれば、
酸化物半導体膜を絶縁層などが覆っていても、絶縁層を介して酸化物半導体膜にアルゴン
や酸素やドーパントの添加が行え、酸化物半導体膜の一部を非晶質とすることができる。
また、酸化物半導体膜の一部を非晶質とするためのプロセスの一つとして、アルゴンプラ
ズマまたは酸素プラズマに曝してもよく、他の発明の構成は、酸化物半導体層上面に対し
て概略垂直なｃ軸を有する結晶成分を含む酸化物半導体層を形成し、酸化物半導体層上に
ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層を形成し、酸化物半導体層のゲー
ト絶縁膜と重なる領域を一部露出させ、酸化物半導体層が露出された領域を非晶質とし、
非晶質とした領域と接するソース電極層またはドレイン電極層を形成する半導体装置の作
製方法である。
アルゴンプラズマまたは酸素プラズマに曝して酸化物半導体膜の一部を非晶質とする場合
においては、露出している酸化物半導体膜の表面近傍のみが非晶質となり、その下方には
結晶成分を残存させる。酸化物半導体膜の膜厚が薄い場合には、露出している領域が非晶
質成分の多い領域となるが、非晶質にする領域が薄く、且つ、酸化物半導体膜の膜厚が厚
い場合には、表層のみが非晶質となり、他の領域が結晶成分の多い領域となる。ただし、
プラズマに曝された領域は、プラズマに曝されていない領域（例えばチャネル形成領域）
よりも非晶質成分の割合が高く、且つ、結晶成分の割合が低い領域であり、ソース領域ま
たはドレイン領域として機能させることができる。
また、酸化物半導体膜の一部を非晶質とするためのプロセスの後に熱処理を行うと、再結
晶化して結晶性が向上するが、再結晶化した領域は、チャネル形成領域に比べると結晶性
が低い。この特徴も本発明の一つであり、その構成は、酸化物半導体層と、酸化物半導体
層上にゲート絶縁膜と、ゲート絶縁膜上にゲート電極層とを有し、酸化物半導体層は、第
１の領域と第２の領域と第３の領域とを有し、第１の領域はゲート電極層と重なり、第１
の領域は第２の領域と第３の領域の間に位置し、第１の領域は、第２の領域及び第３の領
域よりも結晶性が高いことを特徴とする半導体装置である。
上記構成において、第２の領域または第３の領域は、ソース電極層またはドレイン電極層
と電気的に接続され、ソース電極層またはドレイン電極層と接する第２の領域または第３
の領域の界面近傍は、非晶質であり、その界面近傍の水素濃度は、第１の領域の水素濃度
よりも高いことを特徴の一つとしている。
また、酸化物半導体膜の一部を非晶質とするためのプロセスの一つとして、高い電力パワ
ーでスパッタリングを行ってもよい。例えば、酸化物半導体膜の一部の領域上に接して、
配線形成のための導電膜を成膜する際に、スパッタリングを行って酸化物半導体膜の一部
を非晶質とする。この場合、導電膜の成膜条件によって酸化物半導体膜の一部を非晶質と
することができるため、工程数を増加することなく酸化物半導体膜の一部を非晶質とする
ことができる。
また、酸化物半導体膜の一部を非晶質とするためのプロセスを行うことによって、結晶成
分が多い領域と比較して、非晶質成分が多い領域の酸素欠損が多くなる。この酸素欠損は
、酸化物半導体膜の上方または下方に酸素過剰の絶縁層を設け、熱処理などによって酸素
を酸化物半導体膜に拡散させることによって低減する。
また、上記酸化物半導体膜の結晶成分が多い領域における密度は、６．０ｇ／ｃｍ３より
高く６．３７５ｇ／ｃｍ３未満である。膜密度が小さいと酸素や水素の拡散する量が多く
なる。
なお、６．３７５ｇ／ｃｍ３の密度数値は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：
２［ｍｏｌ数比］（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）の組成であるＩｎ−Ｇ
ａ−Ｚｎ−Ｏ化合物の密度理論値である。また、酸化物半導体膜の組成は、Ｘ線光電子分
光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）
を用いて測定することができる。
なお、酸化物半導体膜の膜密度は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏ
ｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定
法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
また、酸化物半導体膜に用いる材料としては、酸化インジウム、酸化スズ、酸化亜鉛、二
元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物
、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ
−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−
Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎ
ｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ
−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−
Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚ
ｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−
Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−
Ｚｎ系酸化物などを用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する
酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺ
ｎ以外の金属元素が含まれていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）若しくはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。ただし、こ
れに限定されるものではない。
また、結晶成分が多い領域をチャネル形成領域とするトランジスタの構造としては、特に
限定されず、例えば、トップゲート型のトランジスタ、ボトムゲート型のトランジスタを
適宜適用することができる。また、バックゲート電極を設けてもよく、バックゲート電極
に電圧を印加することによってトランジスタのノーマリーオフ化を確実なものとすること
ができる。
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する
半導体装置に関する。例えば、酸化物半導体膜でチャネル形成領域が形成される、トラン
ジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例え
ば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ
、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される
電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
酸化物半導体膜のチャネル形成領域から非晶質成分が多い領域に水素を引き寄せて固定化
させ、チャネル形成領域の水素を極力除去したことにより、高純度化されたＩ型（真性半
導体）又はそれに近づけることができる。Ｉ型とすることにより、トランジスタのしきい
値電圧値をプラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現でき
る。
ノーマリーオフのスイッチング素子を実現できれば、それを用いて低消費電力の半導体装
置を提供することができる。
トランジスタの構造例を示す（Ａ）上面図、（Ｂ）断面図。 （Ａ）〜（Ｃ）トランジスタの作製工程例を示す断面図。 （Ａ）〜（Ｃ）トランジスタの作製工程例を示す断面図。 （Ａ）〜（Ｃ）表示装置の一例を示す図。 （Ａ）、（Ｂ）表示装置の一例を示す図。 （Ａ）、（Ｂ）表示装置の一例を示す図。 （Ａ）、（Ｂ）イメージセンサの一例を示す図。 （Ａ）、（Ｂ）記憶装置の一例を示す図。 過剰酸素の移動の計算に用いたモデル図。 図９のモデル図の計算結果。 酸素欠損の移動の計算に用いたモデル図。 図１１のモデル図の計算結果。 本発明の一態様を示す工程断面図、及び上面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 半導体装置の一態様を示す断面図、上面図及び回路図。 半導体装置の一態様を示す斜視図。 半導体装置の一態様を示す断面図。 半導体装置の一形態を説明するブロック図及びその一部の回路図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。
本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業
者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定し
て解釈されるものではない。
（実施の形態１）
以下では、本発明の一態様について詳細に説明する。
＜１．トランジスタ＞
本発明の一態様に係るトランジスタの構造例及び作製工程例について図１〜図３を参照
して説明する。
＜１−１．トランジスタの構造例＞
図１は、本発明の一態様に係るトランジスタの構造例を示す図である。具体的には、図
１（Ａ）は、当該トランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）に示すＡ−Ｂ
線における当該トランジスタの断面図である。
図１（Ａ）、（Ｂ）に示すトランジスタは、基板１００上に設けられているゲート層１
と、ゲート層１上に設けられているゲート絶縁層２と、ゲート絶縁層２上に設けられてい
る酸化物半導体層３と、酸化物半導体層３上に隔離して設けられているソース電極層４及
びドレイン電極層５と、酸化物半導体層３上の領域であって、ソース電極層４とドレイン
電極層５の間の領域に設けられているエッチングストップ層６とを有する。端的に述べる
と、図１（Ａ）、（Ｂ）に示すトランジスタは、エッチングストップ層６が設けられてい
る逆スタガ型（エッチングストップ型、チャネルストップ型）のトランジスタである。
なお、図１（Ａ）、（Ｂ）に示すトランジスタでは、エッチングストップ層６が酸化物
半導体層３上の領域であって、ソース電極層４とドレイン電極層５の間の領域のみならず
酸化物半導体層３の端部とソース電極層４とドレイン電極層５の間にも設けられている。
換言すると、ソース電極層４及びドレイン電極層５は、エッチングストップ層６に設けら
れている開口において酸化物半導体層３と接している。
さらに、図１（Ａ）、（Ｂ）に示すトランジスタにおける酸化物半導体層３では、エッ
チングストップ層６との界面と重畳する領域７と、ソース電極層４又はドレイン電極層５
との界面と重畳する領域８とで結晶性が異なる。具体的には、領域７における結晶領域の
割合が、領域８における結晶領域の割合よりも高い。なお、領域７は、ゲート層１とソー
ス電極層４間の電圧に応じてチャネルが形成される領域の全部又は大部分を含む領域であ
る。
すなわち、図１（Ａ）、（Ｂ）に示すトランジスタにおいては、チャネルの全部又は大
部分が形成される領域７における欠陥密度が、領域８における欠陥密度よりも低い。ここ
で、酸化物半導体層３に含まれる欠陥は、酸化物半導体層３に含まれる水素などの不純物
のトラップサイトとなりやすい。よって、図１（Ａ）、（Ｂ）に示すトランジスタにおい
ては、領域８から領域７への水素などの不純物の拡散が生じやすいのに対して、領域７か
ら領域８への当該不純物の拡散は生じにくい。その結果、図１（Ａ）、（Ｂ）に示すトラ
ンジスタにおいては、領域７における水素などの不純物の濃度が低減され、電気的特性の
安定化及び信頼性の向上を図ることが可能である。
また、図１（Ａ）、（Ｂ）に示すトランジスタにおいては、スイッチング特性の改善を
図ることが可能である。以下、具体的に述べる。
酸化物半導体にチャネルが形成されるトランジスタは、加工条件又は熱処理条件によっ
て電気的特性が変化することがある。当該変化は、当該酸化物半導体の形成工程時に不純
物（塩素、フッ素、硼素、又は水素など）が混入する、又は当該酸化物半導体から酸素が
脱離することなどに起因する。そして、このような混入又は脱離は、酸化物半導体の端部
において顕在化しやすい。すなわち、酸化物半導体にチャネルが形成されるトランジスタ
においては、当該酸化物半導体の端部が低抵抗領域となり、当該低抵抗領域にトランジス
タの寄生チャネルが形成されやすい。なお、当該トランジスタにおいては、ゲートと重畳
する領域の酸化物半導体であってゲートとソース間の電圧に応じてソースとドレイン間の
最短経路に形成されるチャネル（前者のチャネルともいう）と、当該寄生チャネル（後者
のチャネルともいう）との２種のチャネルが形成されうることになる。
２種のチャネルが形成されうるトランジスタにおいては、多くの場合、それぞれのチャ
ネルが形成されるゲートとソース間のしきい値電圧が異なる。典型的には、前者のチャネ
ルが形成されるしきい値電圧は、後者のチャネルが形成されるしきい値電圧よりも高い。
そして、前者のチャネルの電流駆動能力は、後者のチャネルの電流駆動能力よりも高い。
よって、オフ状態にある当該トランジスタのゲートとソース間の電圧を上昇させていった
場合、ソースとドレイン間の電流が２段階の変化をすることになる。具体的には、後者の
チャネルが形成されるしきい値電圧の近傍において１段階目の変化（ソースとドレイン間
の電流の増加）が確認され、さらに、前者のチャネルが形成されるしきい値電圧の近傍に
おいて２段階目の変化（ソースとドレイン間の電流の増加）が確認されることとなる。
ここで、図１（Ａ）、（Ｂ）に示すトランジスタにおいては、エッチングストップ層６
が酸化物半導体層３の端部とソース電極層４とドレイン電極層５の間に設けられている。
そのため、仮に、酸化物半導体層３の端部の領域が低抵抗領域となる場合であっても、図
１（Ａ）、（Ｂ）に示すトランジスタにおいては寄生チャネルが形成されることがない。
すなわち、図１（Ａ）、（Ｂ）に示すトランジスタにおいては、スイッチング特性の改善
を図ることが可能である。
なお、スイッチング特性の改善を図ることが可能な構造は、図１（Ａ）、（Ｂ）に示す
構造に限定されない。そもそも酸化物半導体の端部に寄生チャネルが形成されるのは、当
該端部と電気的に接続されるトランジスタのソース及びドレインが存在するからである。
よって、ソース電極層４とドレイン電極層５の少なくとも一方が酸化物半導体層３の端部
に電気的に接続されていなければ、トランジスタのスイッチング特性の改善を図ることが
可能である。例えば、ソース電極層４及びドレイン電極層５の少なくとも一方が酸化物半
導体層３の側面に接しない構造のトランジスタであれば、スイッチング特性の改善を図る
ことが可能である。
＜１−１−１．基板１００の具体例＞
基板１００としては、トランジスタの製造工程時における熱処理に耐えうる程度の耐熱
性を有している基板であればどのような基板を適用してもよい。例えば、ガラス基板、セ
ラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、基板
１００として、可撓性基板を用いてもよい。なお、基板１００に含まれる不純物が後に形
成される酸化物半導体層に混入するのを防ぐため、基板１００上に絶縁層を形成すること
も可能である。
＜１−１−２．ゲート層１の具体例＞
ゲート層１として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン
、クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金
からなる膜を適用することができる。また、これらの膜の積層を適用することもできる。
また、ゲート層１として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ
−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含む
Ｉｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、又は金属窒化膜（Ｉ
ｎＮ、ＳｎＮなど）を適用することもできる。これらの膜は５ｅＶ（電子ボルト）以上、
好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲートとして用いた場合、
トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチ
ング素子を実現できる。
＜１−１−３．ゲート絶縁層２の具体例＞
ゲート絶縁層２として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化
酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜な
どを適用することができる。また、これらの材料の積層を適用することもできる。なお、
酸化窒化シリコン、酸化窒化アルミニウムとは、その組成として、窒素よりも酸素の含有
量が多いものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の
含有量が多いものをいう。
特に、ゲート絶縁層２として、酸化アルミニウム膜を含む層を適用することが好ましい
。酸化アルミニウム膜は、水素などの不純物、及び酸素の両方に対して膜を透過させない
遮断（ブロッキング）効果が高い。よって、ゲート絶縁層２として酸化アルミニウム膜を
含む層を適用することで、酸化物半導体層３からの酸素の脱離を防止するとともに、酸化
物半導体層３への水素などの不純物の混入を防止することができる。
また、ゲート絶縁層２として、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシ
リケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケ
ート膜、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））膜、又は酸化ラ
ンタン膜など（いわゆるｈｉｇｈ−ｋ材料からなる膜）を含む膜を適用することもできる
。このような膜を用いることでゲートリーク電流の低減が可能である。
＜１−１−４．酸化物半導体層３の具体例＞
＜（１）材料について＞
酸化物半導体層３として、少なくともインジウムを含む膜を適用することができる。特
に、インジウムと亜鉛を含む膜を適用することが好ましい。また、トランジスタの電気特
性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムを有する膜
を適用することが好ましい。
また、酸化物半導体層３として、スズ、ハフニウム、アルミニウム、若しくはジルコニ
ウム、又はランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリ
ウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビ
ウム、ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種又は複数種をスタ
ビライザーとして含む膜を適用することもできる。
例えば、酸化物半導体層３として、酸化インジウム膜、二元系金属の酸化物であるＩｎ
−Ｚｎ系酸化物膜、Ｉｎ−Ｍｇ系酸化物膜、Ｉｎ−Ｇａ系酸化物膜、三元系金属の酸化物
であるＩｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｚｎ系
酸化物膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｌａ−Ｚｎ系酸化物膜、Ｉｎ−Ｃｅ−Ｚ
ｎ系酸化物膜、Ｉｎ−Ｐｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｎｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｍ
−Ｚｎ系酸化物膜、Ｉｎ−Ｅｕ−Ｚｎ系酸化物膜、Ｉｎ−Ｇｄ−Ｚｎ系酸化物膜、Ｉｎ−
Ｔｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｄｙ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｏ−Ｚｎ系酸化物膜、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｙｂ−Ｚｎ系酸化物膜
、Ｉｎ−Ｌｕ−Ｚｎ系酸化物膜、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸
化物膜、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ
−Ｓｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ａｌ
−Ｚｎ系酸化物膜を適用することができる。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有
する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａと
Ｚｎ以外の金属元素が入っていてもよい。
なお、酸化物半導体層３を構成する酸素の一部は窒素で置換されてもよい。
＜（２）結晶構造について＞
上述のように酸化物半導体層３は、領域によって結晶領域の割合が異なる膜であり、例
えば、非晶質領域と結晶領域が混在する酸化物半導体膜である。当該結晶領域において、
酸化物半導体がとる結晶構造は特定の構造に限定されない。
酸化物半導体膜は結晶領域に例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌ）、多結晶、微結晶を有する。微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。
なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜の結晶領域は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは
、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は結晶領域に、例えば微結晶を有してもよい。なお、微結晶を有する酸化
物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体を有する酸化物半導体膜は
結晶領域に、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）
を膜中に含む。または、微結晶酸化物半導体を有する酸化物半導体膜は結晶領域に、例え
ば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有
している。
酸化物半導体膜は非晶質領域に、少なくとも非晶質部を有する。例えば、非晶質領域に微
結晶を有していてもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体
と呼ぶ。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。非晶質酸化物半導体
を有する酸化物半導体膜は非晶質領域が、例えば、原子配列が無秩序であり、結晶成分を
有さない。または、非晶質酸化物半導体を有する酸化物半導体膜は非晶質領域が、例えば
、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。
なお、酸化物半導体膜は結晶領域に、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。結晶領域においてＣＡＡＣ−ＯＳ膜を適用す
ることができる。以下、ＣＡＡＣ−ＯＳ膜について詳述する。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部およ
び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶
部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型
電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏ
ｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶
部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な
粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜
は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好まし
くは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射により電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、ＣＡＡＣ−ＯＳ膜における酸素の脱離は、当該膜の側面（端面）から生じやすい
（この点については、下記の ＜補足：酸化物半導体層からの酸素の脱離について＞ に
おいて詳述する）。よって、酸化物半導体層３として、ＣＡＡＣ−ＯＳ膜を適用する場合
には、図１（Ａ）、（Ｂ）に示すようにエッチングストップ層６が酸化物半導体層３の端
部とソース電極層４とドレイン電極層５の間に設けられている構成のトランジスタが好ま
しい。当該トランジスタにおける寄生チャネルの形成を防止することが可能であるからで
ある。
＜（３）層構造について＞
酸化物半導体層３として、単一層からなる酸化物半導体膜のみならず複数種の酸化物半
導体膜の積層を適用することができる。例えば、非晶質酸化物半導体膜、多結晶酸化物半
導体膜、及びＣＡＡＣ−ＯＳ膜の少なくとも２種を含む層を酸化物半導体層３として適用
することができる。
また、組成の異なる酸化物半導体膜の積層からなる層を酸化物半導体層３として適用す
ることもできる。具体的には、ゲート絶縁層２と接する第１の酸化物半導体膜（以下、下
層ともいう）と、ソース電極層４、ドレイン電極層５、及びエッチングストップ層６と接
し、且つ第１の酸化物半導体膜と組成が異なる第２の酸化物半導体膜（以下、上層ともい
う）とを含む層を酸化物半導体層３として適用することもできる。
例えば、下層及び上層が共にインジウム、ガリウム、及び亜鉛を含んで構成される場合
には、下層におけるインジウム濃度を上層におけるインジウム濃度よりも高くし、且つ上
層におけるガリウム濃度を下層におけるガリウム濃度よりも高くすること、又は／及び、
下層におけるインジウム濃度を下層におけるガリウム濃度よりも高くし、且つ上層におけ
るガリウム濃度を上層におけるインジウム濃度よりも高くすることが好ましい。
これにより、酸化物半導体層３を有するトランジスタの移動度の向上及び寄生チャネル
の形成の抑制を図ることが可能となる。具体的には、下層のインジウム濃度を高くするこ
とによって当該トランジスタの移動度の向上を図ることが可能である。これは、酸化物半
導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を高くす
ることでｓ軌道のオーバーラップが多くなることに起因する。また、上層のガリウム濃度
を高くすることによって酸素の脱離を抑制し、上層における寄生チャネルの形成を抑制す
ることが可能である。これは、ＧａがＩｎと比較して酸素欠損の形成エネルギーが大きく
、酸素欠損が生じにくいことに起因する。
＜１−１−４．ソース電極層４及びドレイン電極層５の具体例＞
ソース電極層４及びドレイン電極層５として、アルミニウム、銅、チタン、タンタル、
タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これら
の元素を成分とする合金、又はこれらの元素を含む窒化物からなる膜を適用することがで
きる。また、これらの膜の積層を適用することもできる。
また、ソース電極層４及びドレイン電極層５として、透光性を有する導電膜を適用する
こともできる。例えば、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）膜、酸化イン
ジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）膜、又はこれらに酸化シリコンを含ませた膜を適
用することができる。
＜１−１−５．エッチングストップ層６の具体例＞
エッチングストップ層６として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン
膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリ
ウム膜などを適用することができる。また、これらの材料の積層を適用することもできる
。
特に、エッチングストップ層６として、酸化アルミニウム膜を含む層を適用することが
好ましい。エッチングストップ層６として酸化アルミニウム膜を含む層を適用することで
、酸化物半導体層３からの酸素の脱離を防止するとともに、酸化物半導体層３への水素な
どの不純物の混入を防止することができるからである。
＜１−２．トランジスタの作製工程例＞
図２、３は、図１に示すトランジスタの作製工程例を示す図である。具体的には、図２
（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）は、当該トランジスタの作製工程を示す断面図であ
る。
＜（１）ゲート層１の形成（図２（Ａ））＞
まず、基板１００上に導電膜を成膜する。次いで、当該導電膜上にフォトリソグラフィ
法を用いてマスクを形成する。そして、当該マスクに覆われていない部分の導電膜をエッ
チングによって除去する。その結果、ゲート層１が形成される。
当該導電膜は、スパッタリング法などを用いて成膜することができる。また、当該導電
膜の成膜前若しくは成膜後又はゲート層１の形成後に熱処理を行ってもよい。例えば、高
温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置により、６５０℃、１分〜５分間の熱処理を行ってもよい。なお、ＧＲＴＡ
における高温のガスには、アルゴンなどの希ガス又は窒素などの不活性気体を用いる。ま
た、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
＜（２）ゲート絶縁層２の形成（図２（Ｂ））＞
次いで、基板１００及びゲート層１上にゲート絶縁層２を成膜する。
ゲート絶縁層２は、プラズマＣＶＤ法、スパッタリング法などを用いて成膜することが
できる。また、ゲート絶縁層２の形成後に、水又は水素の含有量の低減を目的とした熱処
理を行ってもよい。例えば、減圧下又は不活性雰囲気下において、３００℃以上７００℃
以下、１時間以下の熱処理を行えばよい。これにより、後に形成される酸化物半導体層３
への水素の混入を抑制することができる。
また、ゲート絶縁層２が酸化アルミニウム膜を含む場合、スパッタリング法などを用い
て直接成膜すること、又はアルミニウム膜を成膜後に酸化処理を行うことによって当該酸
化アルミニウム膜を形成することができる。なお、当該酸化処理としては、酸素プラズマ
処理又は酸素ドーピング処理などが挙げられる。
また、酸化アルミニウム膜は、ブロッキング機能が高い。よって、酸化アルミニウム膜
を含むゲート絶縁層２が形成される場合には、水又は水素の含有量の低減を目的とした熱
処理を当該酸化アルミニウム膜の形成前に行うことが好ましい。具体的には、ゲート絶縁
層２を構成する酸化アルミニウム膜以外の絶縁膜の成膜後であって当該酸化アルミニウム
膜の成膜前、又は、アルミニウム膜の成膜後であって当該アルミニウム膜に対する酸化処
理が行われる前に当該熱処理を行うことが好ましい。これにより、形成されるゲート絶縁
層２における水又は水素の含有量の低減を効果的に図ることができる。
＜（３）酸化物半導体層３の形成（図２（Ｃ））＞
次いで、ゲート絶縁層２上に酸化物半導体膜を成膜する。次いで、当該酸化物半導体膜
上にフォトリソグラフィ法を用いてマスクを形成する。そして、当該マスクによって覆わ
れていない部分の酸化物半導体膜をエッチングによって除去する。その結果、酸化物半導
体層３が形成される。
当該酸化物半導体膜は、スパッタリング法などを用いて成膜することができる。なお、
当該酸化物半導体膜に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下
でスパッタリング法により成膜を行うなど）で行うことが好ましい。これにより、当該酸
化物半導体膜に含まれる酸素の量を多くする（好ましくは酸化物半導体が結晶状態におけ
る化学量論的組成に対し、酸素の含有量が過剰な領域が含む）ことができる。また、酸化
物半導体膜の結晶性を高めるために当該成膜を基板１００を加熱した状態で行ってもよい
。
また、当該酸化物半導体膜の形成後又は酸化物半導体層３の形成後に、水又は水素の含
有量の低減を目的とした熱処理を行ってもよい。例えば、減圧下又は不活性雰囲気下にお
いて、３００℃以上７００℃以下、１時間以下の熱処理を行えばよい。また、ゲート絶縁
層２が酸素を含む絶縁層である場合、この熱処理によってゲート絶縁層２に含まれる酸素
が当該酸化物半導体膜又は酸化物半導体層３へと供給されうる。そのため、当該熱処理に
よって当該酸化物半導体膜又は酸化物半導体層３に酸素欠損が生じる場合であっても、ゲ
ート絶縁層２からの酸素供給により当該酸素欠損を補填することが可能である。
＜（４）エッチングストップ層６の形成（図３（Ａ））＞
次いで、ゲート絶縁層２及び酸化物半導体層３上に絶縁膜を成膜する。次いで、当該絶
縁膜上にフォトリソグラフィ法を用いてマスクを形成する。そして、当該マスクによって
覆われていない部分の絶縁膜をエッチングによって除去する。その結果、エッチングスト
ップ層６が形成される。
当該絶縁膜は、プラズマＣＶＤ法、スパッタリング法などを用いて成膜することができ
る。また、エッチングストップ層６の形成後に、水又は水素の含有量の低減を目的とした
熱処理を行ってもよい。例えば、減圧下又は不活性雰囲気下において、３００℃以上７０
０℃以下、１時間以下の熱処理を行えばよい。これにより、酸化物半導体層３への水素の
混入を抑制することができる。
また、エッチングストップ層６が酸化アルミニウム膜を含む場合、スパッタリング法な
どを用いて直接成膜すること、又はアルミニウム膜を成膜後に酸化処理を行うことによっ
て当該酸化アルミニウム膜を形成することができる。なお、当該酸化処理としては、酸素
プラズマ処理又は酸素ドーピング処理などが挙げられる。
また、酸化アルミニウム膜は、ブロッキング機能が高い。よって、酸化アルミニウム膜
を含むエッチングストップ層６が形成される場合には、水又は水素の含有量の低減を目的
とした熱処理を当該酸化アルミニウム膜の形成前に行うことが好ましい。具体的には、エ
ッチングストップ層６を構成する酸化アルミニウム膜以外の絶縁膜の成膜後であって当該
酸化アルミニウム膜の成膜前、又は、アルミニウム膜の成膜後であって当該アルミニウム
膜に対する酸化処理が行われる前に当該熱処理を行うことが好ましい。これにより、形成
されるエッチングストップ層６における水又は水素の含有量の低減を効果的に図ることが
できる。
＜（５）酸化物半導体層３の結晶性制御（図３（Ｂ））＞
次いで、プラズマ処理を行う。なお、当該プラズマ処理においては、ガス種としてアル
ゴン、窒素などの不活性ガス又は酸素ガスなどを用いる。これにより、酸化物半導体層３
の特定の領域に含まれる結晶が非晶質化する。具体的には、エッチングストップ層６に覆
われていない領域８に含まれる結晶が非晶質化する。その結果、エッチングストップ層６
に覆われている領域７における結晶領域の割合が、領域８における結晶領域の割合よりも
高くなる。
＜（６）ソース電極層４及びドレイン電極層５の形成（図３（Ｃ））＞
次いで、酸化物半導体層３及びエッチングストップ層６上に導電膜を成膜する。次いで
、当該導電膜上にフォトリソグラフィ法を用いてマスクを形成する。そして、当該マスク
に覆われていない部分の導電膜をエッチングによって除去する。その結果、ソース電極層
４及びドレイン電極層５が形成される。
当該導電膜は、スパッタリング法などを用いて成膜することができる。なお、スパッタ
リング法を用いて当該導電膜を成膜する場合には、条件設定によって、酸化物半導体層３
の領域８に含まれる結晶を非晶質化することが可能である。例えば、スパッタリングのパ
ワーを高くすることで領域８の非晶質化を促進することが可能である。この場合には、上
記＜（５）酸化物半導体層３の結晶性制御＞の工程を割愛することも可能である。
＜２．半導体装置＞
以下では、上述したトランジスタを用いて構成される半導体装置の具体例について図４
〜図８を参照して説明する。
＜２−１．表示装置＞
図４は、上述したトランジスタを用いて構成される表示装置の一例を示す図である。具
体的には、図４に示す表示装置は、駆動回路の全部又は一部と画素部を同一基板上に設け
られている表示装置である（いわゆる、システムオンパネルの表示装置である）。なお、
上述したトランジスタは、当該駆動回路及び当該画素部に設けられるトランジスタとして
適用することが可能である。
図４（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、
シール材４００５が設けられ、基板４００６によって封止されている。図４（Ａ）におい
ては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、
ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成され
た走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形成さ
れた信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４００２に与えられ
る各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）
４０１８ａ、４０１８ｂから供給されている。
図４（Ｂ）及び図４（Ｃ）において、基板４００１上に設けられた画素部４００２と、
走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また
画素部４００２と、走査線駆動回路４００４の上に基板４００６が設けられている。よっ
て画素部４００２と、走査線駆動回路４００４とは、基板４００１とシール材４００５と
基板４００６とによって、表示素子と共に封止されている。図４（Ｂ）及び図４（Ｃ）に
おいては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域
に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成
された信号線駆動回路４００３が実装されている。図４（Ｂ）及び図４（Ｃ）においては
、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４又は画素部４００
２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また、図４（Ｂ）及び図４（Ｃ）においては、信号線駆動回路４００３を別途形成し、
基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回
路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部の
みを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図４（Ａ）は、
ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり
、図４（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図４（
Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＣＰが取り付
けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、又は表示素
子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含
むものとする。
また、基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有してお
り、実施の形態１に示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子
（発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝
度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌ
ｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用
によりコントラストが変化する表示媒体も適用することができる。
また、表示装置の一形態について、図４及び図６を用いて説明する。図６（Ａ）は、図
４（Ｂ）のＭ−Ｎにおける断面図に相当する。
図４及び図６で示すように、表示装置は接続端子電極４０１５及び端子電極４０１６を
有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子
と異方性導電層４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、端子電極
４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ
導電層で形成されている。
また、基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、ト
ランジスタを複数有しており、図４及び図６では、画素部４００２に含まれるトランジス
タ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示してい
る。図６（Ａ）では、トランジスタ４０１０、４０１１上には絶縁層４０２０が設けられ
、図６（Ｂ）では、さらに、絶縁層４０２１が設けられている。
トランジスタ４０１０、４０１１としては、上述したトランジスタを適用することがで
きる。なお、図６（Ａ）、（Ｂ）においては、酸化物半導体層がソース電極層及びドレイ
ン電極層の端部よりも外側に延伸して設けられた構造のトランジスタを示している。この
ような構造のトランジスタにおいては、エッチングストップ層を酸化物半導体層の端部と
ソース電極層及びドレイン電極層の間に設けずとも当該トランジスタにおける寄生チャネ
ルの形成を抑制することが可能である。
また、駆動回路用のトランジスタ４０１１の酸化物半導体層と重なる位置にさらに導電
層を設けてもよい。なお、導電層は、電位がトランジスタ４０１１のゲート電極層と同じ
でもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。
また、導電層の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。該導電
層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含む回路部）に
作用しないようにする機能（特に静電気に対する静電遮蔽機能）を有する。導電層の遮蔽
機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動す
ることを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示
パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素
子を用いることができる。
＜２―１−１．液晶表示装置＞
図６（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図６（Ａ）に
おいて、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０
３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として
機能する絶縁層４０３２、４０３３が設けられている。第２の電極層４０３１は基板４０
０６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を
介して積層する構成となっている。
また、スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペ
ーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。
なお球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これ
らの液晶材料（液晶組成物）は、条件により、コレステリック相、スメクチック相、キュ
ービック相、カイラルネマチック相、等方相等を示す。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いても
よい。この場合、液晶層４００８と、第１の電極層４０３０及び第２の電極層４０３１と
は接する構造となる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温してい
くと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液
晶及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブル
ー相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマ
ー及び重合開始剤などを添加し、高分子安定化処理を行って液晶層を形成することもでき
る。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配向処
理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処
理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することがで
き、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装
置の生産性を向上させることが可能となる。酸化物半導体層を用いるトランジスタは、静
電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れ
がある。よって酸化物半導体層を用いるトランジスタを有する液晶表示装置にブルー相を
発現する液晶組成物を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明
細書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の
大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸
化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対し
て１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分で
ある。
本明細書に開示する酸化物半導体層を用いたトランジスタは、オフ状態における電流値
（オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間
を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフ
レッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物半導体層を用いたトランジスタは、比較的高い電界効
果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能な
トランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆
動回路部に使用するドライバートランジスタを同一基板上に形成することができる。すな
わち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要
がないため、半導体装置の部品点数を削減することができる。また、画素部においても、
高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−
Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができ
る。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは
、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置
は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式であ
る。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方
向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわ
れる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反
射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差
基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを
用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用い
ることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す
）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお
、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発
明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
＜２−１−２．ＥＬ表示装置＞
表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を
適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有
機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素
子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよ
うな発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに
分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−
アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明
する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。
そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用
することができる。
図５（Ａ）、（Ｂ）及び図６（Ｂ）に表示素子として発光素子を用いた発光装置の例を
示す。
図５（Ａ）は発光装置の平面図であり、図５（Ａ）中の一点鎖線Ｓ１−Ｔ１、Ｓ２−Ｔ
２、及びＳ３−Ｔ３で切断した断面が図５（Ｂ）に相当する。なお、図５（Ａ）の平面図
においては、電界発光層５４２及び第２の電極層５４３は省略してあり図示していない。
図５に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線
層交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続して
いる。なお、図５は基板５００を通過して発光素子５４０からの光を取り出す、下面射出
型構造の発光装置である。
トランジスタ５１０としては、上述したトランジスタを適用することができる。
トランジスタ５１０はゲート層５１１、ゲート絶縁層５０２、酸化物半導体層５１２、
ソース電極層又はドレイン電極層として機能する導電層５１３ａ、５１３ｂを含む。
容量素子５２０は、導電層５２１、ゲート絶縁層５０２、酸化物半導体層５２２、導電
層５２３を含み、導電層５２１と導電層５２３とで、ゲート絶縁層５０２及び酸化物半導
体層５２２を挟む構成とすることで容量を形成する。
配線層交差部５３０は、ゲート層５１１と、導電層５３３との交差部であり、ゲート層
５１１と、導電層５３３とは、間にゲート絶縁層５０２を介して交差する。
トランジスタ５１０、容量素子５２０、及び配線層交差部５３０上には層間絶縁層５０
４が形成され、層間絶縁層５０４上において発光素子５４０と重畳する領域にカラーフィ
ルタ層５０５が設けられている。層間絶縁層５０４及びカラーフィルタ層５０５上には平
坦化絶縁層として機能する絶縁層５０６が設けられている。
絶縁層５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に
積層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジス
タ５１０とは、導電層５１３ａに達する絶縁層５０６及び層間絶縁層５０４に形成された
開口において、第１の電極層５４１及び導電層５１３ａが接することによって電気的に接
続されている。なお、第１の電極層５４１の一部及び該開口を覆うように隔壁５０７が設
けられている。
絶縁層５０６には膜厚１５００ｎｍの感光性のアクリル膜、隔壁５０７には膜厚１５０
０ｎｍの感光性のポリイミド膜を用いることができる。
カラーフィルタ層５０５としては、例えば有彩色の透光性樹脂を用いることができる。
有彩色の透光性樹脂としては、感光性、非感光性の有機樹脂を用いることができるが、感
光性の有機樹脂層を用いるとレジストマスク数を削減することができるため、工程が簡略
化し好ましい。
有彩色は、黒、灰、白などの無彩色を除く色であり、カラーフィルタ層は、着色された
有彩色の光のみを透過する材料で形成される。有彩色としては、赤色、緑色、青色などを
用いることができる。また、シアン、マゼンダ、イエロー（黄）などを用いてもよい。着
色された有彩色の光のみを透過するとは、カラーフィルタ層における透過光は、その有彩
色の光の波長にピークを有するということである。カラーフィルタ層は、含ませる着色材
料の濃度と光の透過率の関係に考慮して、最適な膜厚を適宜制御するとよい。例えば、カ
ラーフィルタ層５０５の膜厚は１５００ｎｍ以上２０００ｎｍ以下とすればよい。
図６（Ｂ）に示す発光装置においては、表示素子である発光素子４５１３は、画素部４
００２に設けられたトランジスタ４０１０と電気的に接続している。なお、発光素子４５
１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電極層４０３１の積
層構造であるが、示した構成に限定されない。発光素子４５１３から取り出す光の方向な
どに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０（図６（Ｂ））、隔壁５０７（図５（Ｂ））は、有機絶縁材料、又は無機
絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０（図６
（Ｂ））、第１の電極層５４１（図５（Ｂ））上に開口部を形成し、その開口部の側壁が
連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１（図６（Ｂ））、電界発光層５４２（図５（Ｂ））は、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。
発光素子４５１３（図６（Ｂ））、発光素子５４０（図５（Ｂ））に酸素、水素、水、
二酸化炭素等が侵入しないように、第２の電極層４０３１（図６（Ｂ））、第２の電極層
５４３（図５（Ｂ））及び隔壁４５１０（図６（Ｂ））、隔壁５０７（図５（Ｂ））上に
保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ダイ
アモンドライクカーボン（ＤＬＣ）膜等を形成することができる。
また、発光素子４５１３（図６（Ｂ））、発光素子５４０（図５（Ｂ））に酸素、水素
、水、二酸化炭素等が侵入しないように、発光素子４５１３（図６（Ｂ））、発光素子５
４０（図５（Ｂ））を覆う有機化合物を含む層を蒸着法により形成してもよい。
また、基板４００１、基板４００６、及びシール材４００５によって封止された空間に
は充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性
が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等
）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂又
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイ
ミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エチ
レンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい
。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸によ
り反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
＜２−１−３．電気泳動表示装置＞
表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同
じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という
利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子
と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒又は溶質に複数
分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプ
セル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するも
のである。なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移動
しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）
とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、い
わゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、
この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料
、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレ
クトロクロミック材料、磁気泳動材料から選ばれた一種の材料、又はこれらの複合材料を
用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用すること
ができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を、表示素子
に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第
２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法
である。
＜２−２．イメージセンサ＞
図７（Ａ）に、イメージセンサの一例を示す。図７（Ａ）はフォトセンサの等価回路で
あり、図７（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、
他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４
０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレイ
ンの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。
トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフ
ォトセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体層を用いるトランジスタと明確
に判明できるように、酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載し
ている。図７（Ａ）において、トランジスタ６４０、トランジスタ６５６は、上述したト
ランジスタを適用することができる。なお、図７（Ｂ）においては、酸化物半導体層がソ
ース電極層及びドレイン電極層の端部よりも外側に延伸して設けられた構造のトランジス
タを示している。このような構造のトランジスタにおいては、エッチングストップ層を酸
化物半導体層の端部とソース電極層及びドレイン電極層の間に設けずとも当該トランジス
タにおける寄生チャネルの形成を抑制することが可能である。
図７（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０
に示す断面図であり、絶縁表面を有する基板６０１（素子基板）上に、センサとして機能
するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオー
ド６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられてい
る。
トランジスタ６４０上には絶縁層６３１、層間絶縁層６３３、層間絶縁層６３４が設け
られている。フォトダイオード６０２は、層間絶縁層６３３上に形成された電極層６４１
ｂと、電極層６４１ｂ上に順に積層された第１半導体膜６０６ａ、第２半導体膜６０６ｂ
、及び第３半導体膜６０６ｃと、層間絶縁層６３４上に設けられ、第１乃至第３の半導体
膜を介して電極層６４１ｂと電気的に接続する電極層６４２と、電極層６４１ｂと同じ層
に設けられ、電極層６４２と電気的に接続する電極層６４１ａと、を有している。
電極層６４１ｂは、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電
極層６４２は電極層６４１ａを介して導電層６４５と電気的に接続している。導電層６４
５は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダイオード６
０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体
膜６０６ｂとして高抵抗な半導体膜（Ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型
の導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族
の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法
により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、
Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。
また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注
入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等
により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。
この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法
、又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上
５０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、Ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコ
ン膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモ
ルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラ
ン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、
ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法
、気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は
２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモ
ルファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物
元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成
する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６
、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純
物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用い
て該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純
物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合に
アモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパ
ッタリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ
以下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、
アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミア
モルファス半導体（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡ
Ｓ））を用いて形成してもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型
のフォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、
ｐｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０
２が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導
電型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電層を
用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
絶縁層６３１、層間絶縁層６３３、層間絶縁層６３４としては、絶縁性材料を用いて、
その材料に応じて、スパッタリング法、プラズマＣＶＤ法、スピンコート、ディップ、ス
プレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷等を用
いて形成することができる。
絶縁層６３１としては、無機絶縁材料としては、例えば、酸化窒化シリコン層、又は酸
化窒化シリコン層、酸化アルミニウム層等の単層、又は積層を用いることができる。
層間絶縁層６３３、６３４としては、表面凹凸を低減するため平坦化絶縁層として機能
する絶縁層が好ましい。層間絶縁層６３３、６３４としては、例えばポリイミド、アクリ
ル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機
絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−
ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等
の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光６２２を検出することによって、被検出物の情報
を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源
を用いることができる。
＜２−３．記憶装置＞
以下では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内
容の保持が可能で、かつ、書き込み回数にも制限が無い記憶装置の一例を、図面を用いて
説明する。
図８は、記憶装置の構成の一例である。図８（Ａ）に、記憶装置の断面図を、図８（Ｂ
）に記憶装置の回路図をそれぞれ示す。
図８（Ａ）及び図８（Ｂ）に示す記憶装置は、下部に酸化物半導体以外の半導体材料を
用いたトランジスタ３２００を有し、上部に酸化物半導体を用いたトランジスタ３２０２
及び容量素子３２０４を有するものである。トランジスタ３２０２としては、実施の形態
４で示すトランジスタ４２０の構造を適用する例である。
ここで、酸化物半導体以外の半導体材料として多結晶シリコン又は単結晶シリコンなど
を適用することで、トランジスタ３２００を高速動作が可能なトランジスタとすることが
できる。一方で、トランジスタ３２００は、酸化物半導体を用いることで長時間の電荷保
持が可能なトランジスタとすることができる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、ト
ランジスタ３２０２として上述したトランジスタを用いる他は、記憶装置に用いられる材
料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はな
い。
図８（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、シリコンなど）を
含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設け
られた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設
けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお
、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜
上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジ
スタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やド
レイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載
には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設け
られており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。なお
、素子分離絶縁層３１０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）や、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）など
の素子分離技術を用いて形成することができる。
基板３０００として単結晶半導体基板を用いることでトランジスタ３２００の高速動作
が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いるこ
とで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子
３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処
理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層
の上面を露出させる。
トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわた
り記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或
いは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能となるため、消
費電力を十分に低減することができる。
トランジスタ３２０２のソース電極層又はドレイン電極層の一方は、ゲート絶縁層及び
酸化物半導体層に設けられた開口において、電極３２０８と電気的に接続され、電極３２
０８を介してトランジスタ３２００のゲート電極層と電気的に接続されている。電極３２
０８は、トランジスタ３２０２のゲート電極層と同時に形成することができる。
また、トランジスタ３２０２上には、絶縁層３２２２が単層又は積層で設けられている
。そして、絶縁層３２２２を介してトランジスタ３２０２のソース電極層又はドレイン電
極層の一方と重畳する領域には、導電層３２１０ａが設けられており、トランジスタ３２
０２のソース電極層又はドレイン電極層の一方と、絶縁層３２２２と導電層３２１０ａと
によって、容量素子３２０４が構成される。すなわち、トランジスタ３２０２のソース電
極層又はドレイン電極層の一方は、容量素子３２０４の一方の電極として機能し、導電層
３２１０ａは、容量素子３２０４の他方の電極として機能する。なお、容量が不要の場合
には、容量素子３２０４を設けない構成とすることもできる。また、容量素子３２０４は
、別途、トランジスタ３２０２の上方に設けてもよい。
容量素子３２０４上には絶縁層３２２４が設けられている。そして、絶縁層３２２４上
には配線３２１６が設けられ、その配線３２１６はトランジスタ３２０２と他のトランジ
スタを接続するために設けられている。配線３２１６は、絶縁層３２２４に形成された開
口に設けられた電極３２１４、導電層３２１０ａと同じ層に設けられた導電層３２１０ｂ
、及び、絶縁層３２２２に形成された開口に設けられた電極３２１２を介して、トランジ
スタ３２０２のソース電極層又はドレイン電極層の他方と電気的に接続される。
図８（Ａ）において、トランジスタ３２００と、トランジスタ３２０２とは、少なくと
も一部が重畳するように設けられており、トランジスタ３２００のソース領域またはドレ
イン領域と、トランジスタ３２０２に含まれる酸化物半導体層の一部が重畳するように設
けられているのが好ましい。また、トランジスタ３２０２及び容量素子３２０４が、トラ
ンジスタ３２００の少なくとも一部と重畳するように設けられている。例えば、容量素子
３２０４の導電層３２１０ａは、トランジスタ３２００のゲート電極層と少なくとも一部
が重畳して設けられている。このような平面レイアウトを採用することにより、記憶装置
の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図８（Ａ）に対応する回路構成の一例を図８（Ｂ）に示す。
図８（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソー
ス電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２
００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉ
ｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的
に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層
とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トラ
ンジスタ３２０２のソース電極層またはドレイン電極層の他方は、容量素子３２０４の電
極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の
電極の他方は電気的に接続されている。
図８（Ｂ）に示す記憶装置では、トランジスタ３２００のゲート電極層の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジス
タ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これ
により、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３
２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷
が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏ
ｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後
、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジス
タ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えら
れた電荷が保持される（保持）。
トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲ
ート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラ
ンジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉ
ｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３
２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔ
ｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２
００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって
、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トラン
ジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおい
て、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ
＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与え
られていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジス
タ３２００は「オフ状態」のままである。このため、第２の配線の電位を判別することで
、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状
態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ
＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわ
らずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大
きい電位を第５の配線に与えればよい。
上述した記憶装置では、酸化物半導体を用いたトランジスタを適用することで、極めて
長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要と
なるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費
電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定
されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能
である。
また、上述した記憶装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の
問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の
注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁
膜の劣化といった問題が全く生じない。すなわち、上述した記憶装置では、従来の不揮発
性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する
。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため
、高速な動作も容易に実現しうる。
なお、本明細書で示されるトランジスタを用いて構成される記憶装置は、図８に示す記
憶装置に限定されない。例えば、ＤＲＡＭのメモリセルに設けられるトランジスタとして
、当該トランジスタを適用してもよい。
＜補足：酸化物半導体層からの酸素の脱離について＞
以下、ＣＡＡＣ−ＯＳ膜の側面（端面）から酸素が脱離しやすい点について詳述する。
ここでは、酸化物半導体膜の一例として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ
系酸化物（以下、ＩＧＺＯと呼ぶ。）膜における、過剰酸素（化学量論比を越えて存在し
ている酸素原子）及び酸素欠損の動きやすさについて、科学技術計算結果を参照して説明
する。
なお、計算は、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるＩＧＺＯの一つのＩｎ
−Ｏ面に過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成（図９
（Ａ）乃至（Ｃ）及び図１１（Ａ）乃至（Ｃ）を参照）し、ＮＥＢ（Ｎｕｄｇｅｄ Ｅｌ
ａｓｔｉｃ Ｂａｎｄ）法を用いて最小エネルギー経路に沿った中間構造に対するエネル
ギーをそれぞれ算出した。
計算は、密度汎関数理論（ＤＦＴ）に基づく計算プログラムソフト「ＯｐｅｎＭＸ」を
用いて行った。パラメータについて以下に説明する。
基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系ＳＴＯ（Ｓ
ｌａｔｅｒ Ｔｙｐｅ Ｏｒｂｉｔａｌ）に分類される。
汎関数には、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒ
ｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
カットオフエネルギーは２００Ｒｙとした。
サンプリングｋ点は、５×５×３とした。
過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を８５個
とし、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を８
３個とした。
過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移
動する際に越えることを要するエネルギーバリアの高さＥｂを計算することにより評価す
る。すなわち、移動に際して越えるエネルギーバリアの高さＥｂが高ければ移動しにくく
、エネルギーバリアの高さＥｂが低ければ移動しやすい。
まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図９
に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図１０に示す。図
１０では、横軸を（過剰酸素の移動の）経路長とし、縦軸を図９（Ａ）のモデルＡの状態
のエネルギーに対する（移動に要する）エネルギーとしている。
過剰酸素の移動について、前述の２つの遷移形態のうち、第１の遷移は、モデルＡから
モデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図９（Ａ）乃至（Ｃ）中の”１”と表記されている酸素原子をモデルＡの第１の
酸素原子と呼ぶ。図９（Ａ）乃至（Ｃ）中の”２”と表記されている酸素原子をモデルＡ
の第２の酸素原子と呼ぶ。図９（Ａ）乃至（Ｃ）中の”３”と表記されている酸素原子を
モデルＡの第３の酸素原子と呼ぶ。
図１０から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ
ｍａｘ）は、０．５３ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（
Ｅｂｍａｘ）は、２．３８ｅＶである。そのため、第１の遷移では第２の遷移よりもエネ
ルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要する
エネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷
移よりも起こりやすいといえる。
すなわち、モデルＡの第１の酸素原子の移動は、モデルＡの第３の酸素原子を押し出す
方向よりも、モデルＡの第２の酸素原子を押し出す方向に移動しやすいといえる。従って
、酸素原子はインジウム原子の層を横断して移動するよりもインジウム原子の層に沿って
移動しやすいといえる。
次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図１
１に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図１２に示す。
図１２では、横軸を（酸素欠損の移動の）経路長とし、縦軸を図１１（Ａ）のモデルＡの
状態のエネルギーに対する（移動に要する）エネルギーとしている。
酸素欠損の移動について、前述の２つの遷移形態のうち、第１の遷移は、モデルＡから
モデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図１１（Ａ）乃至（Ｃ）中の点線で描画している丸は、酸素欠損を表している。
図１２から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ
ｍａｘ）は、１．８１ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（
Ｅｂｍａｘ）は、４．１０ｅＶである。そのため、第１の遷移では第２の遷移よりもエネ
ルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要する
エネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷
移よりも起こりやすいといえる。
すなわち、モデルＡの酸素欠損はモデルＣの酸素欠損の位置よりも、モデルＢの酸素欠
損の位置のほうが移動しやすいといえる。従って、酸素欠損もインジウム原子の層を横断
して移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、前述した４つの遷移形態の起こりやすさを別の側面から比較するために、これら
の遷移の温度依存性について説明する。前述した４つの遷移形態は、（１）過剰酸素の第
１の遷移（２）過剰酸素の第２の遷移（３）酸素欠損の第１の遷移（４）酸素欠損の第２
の遷移の４つである。
これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、あ
る温度Ｔ（Ｋ）における移動頻度Ｚ（／秒）は、化学的に安定な位置における酸素原子の
振動数Ｚｏ（／秒）を用いると、以下の式（１）で表される。
なお、式（１）において、Ｅｂｍａｘは各遷移におけるエネルギーバリアの高さＥｂの
最大値であり、ｋはボルツマン定数である。また、Ｚｏ＝１．０×１０１３（／秒）を計
算に用いる。
過剰酸素または酸素欠損が１秒間あたりに１度だけエネルギーバリアの高さＥｂの最大
値（Ｅｂｍａｘ）を越えて移動する場合（Ｚ＝１（／秒）の場合）、Ｔについて式（１）
を解くと以下の通りである。
（１）過剰酸素の第１の遷移 Ｚ＝１においてＴ＝２０６Ｋ（−６７℃）
（２）過剰酸素の第２の遷移 Ｚ＝１においてＴ＝９２３Ｋ（６５０℃）
（３）酸素欠損の第１の遷移 Ｚ＝１においてＴ＝７０１Ｋ（４２８℃）
（４）酸素欠損の第２の遷移 Ｚ＝１においてＴ＝１５９０Ｋ（１３１７℃）
一方、Ｔ＝３００Ｋ（２７℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝３００ＫにおいてＺ＝１．２×１０４（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．０×１０−２７（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝３００ＫにおいてＺ＝４．３×１０−１８（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．４×１０−５６（／秒）
また、Ｔ＝７２３Ｋ（４５０℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．０×１０９（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−４（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−１６（／秒）
計算結果に鑑みると、過剰酸素は、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、
インジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやすい
といえる。また、酸素欠損も、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジ
ウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやすいといえ
る。
また、Ｔ＝３００Ｋにおいて、インジウム原子の層に沿った過剰酸素の移動は非常に起
こりやすいが、他の遷移形態は起こりにくい。Ｔ＝７２３Ｋにおいては、インジウム原子
の層に沿う過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こ
りやすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を横断する移動
は困難である。
従って、例えばＣＡＡＣ−ＯＳ膜のように、インジウム原子の層が当該膜の被形成面ま
たは表面に平行な面上に存在する場合には、過剰酸素及び酸素欠損のいずれも当該膜の被
形成面または表面に沿って移動しやすいといえる。
以上説明したように、ＣＡＡＣ−ＯＳ膜では、過剰酸素及び酸素欠損は当該膜の被形成
面または表面に沿って移動しやすい。そのため、当該膜の側面からの酸素抜けが問題とな
る。酸素抜けが生じると過剰酸素の数が減少してしまい、酸素欠損を埋めることが困難に
なる。酸素欠損が存在すると、スイッチング素子に用いるには好ましくないレベルにまで
ＣＡＡＣ−ＯＳ膜の導電性が高まるおそれがある。
なお、前述の説明では過剰酸素または酸素欠損がインジウム原子の層を横断する場合に
ついて説明したが、酸化物半導体膜に含まれるインジウム以外の金属についても同様であ
る。
（実施の形態２）
本実施の形態では、半導体装置の作製方法の一態様を図１３（Ａ）、及び図１３（Ｂ）を
用いて説明し、半導体装置の一態様を図１３（Ｃ）、図１３（Ｄ）、及び図１３（Ｅ）を
用いて説明する。
図１３（Ｃ）、図１３（Ｄ）、及び図１３（Ｅ）に半導体装置の一例として、トランジス
タ４１０の平面図及び断面図を示す。図１３（Ｅ）は、トランジスタ４１０の平面図であ
り、図１３（Ｃ）は、図１３（Ｅ）のＸ１−Ｘ２における断面図である。図１３（Ｄ）は
、図１３（Ｅ）のＹ１−Ｙ２における断面図である。
図１３（Ｃ）、図１３（Ｄ）、及び図１３（Ｅ）に示すトランジスタ４１０は、基板４０
０上に下地絶縁層４３６と、下地絶縁層４３６上に酸化物半導体膜４０３と、酸化物半導
体膜４０３上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介して酸化物半
導体膜４０３上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられた
絶縁膜４０６と、ゲート絶縁膜４０２、及び絶縁膜４０６の開口を介して、酸化物半導体
膜４０３と電気的に接続するソース電極層４０５ａまたはドレイン電極層４０５ｂと、ソ
ース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられた絶縁膜４０７と、を含ん
で構成される。
また、トランジスタ４１０において、酸化物半導体膜４０３は、ゲート電極層４０１と重
畳するチャネル形成領域４０９と、チャネル形成領域４０９を挟んでチャネル形成領域４
０９よりも抵抗が低く、ドーパントを含む低抵抗領域４０４ａ及び低抵抗領域４０４ｂを
含む。ドーパントは、酸化物半導体膜の導電率を変化させる元素である。ドーパントとし
ては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモ
ン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン
（Ｍｏ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタ
ン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上である。
酸化物半導体膜４０３は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。本実施の形態では、ドーパントを添加した低抵抗領域４０４ａ及び低抵
抗領域４０４ｂをほぼ全て非晶質の状態、または結晶成分に比べて非晶質成分の割合が多
い領域とする。
図１３（Ａ）は、ドーパントとなる不純物元素を導入する前の工程断面図を示している。
ドーパントとなる不純物元素を導入する前の酸化物半導体膜４０３は、単結晶膜、多結晶
膜（ポリクリスタルともいう。）またはＣＡＡＣ−ＯＳ膜とする。
酸化物半導体膜４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎ
ｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａ
ｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜４０３は、スパ
ッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜
を行うスパッタ装置を用いて成膜してもよい。
単結晶膜、多結晶膜またはＣＡＡＣ−ＯＳ膜は、成膜方法の成膜条件の変更、または成膜
時の基板温度を高くする、または成膜後に加熱処理を適宜行うことで得ることができる。
そして、図１３（Ｂ）に示すように低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、ゲー
ト電極層４０１を形成後に、該ゲート電極層４０１をマスクとして不純物元素を導入する
ことによって、自己整合的に形成することができる。不純物元素を導入する方法としては
、イオン注入法またはイオンドーピング法を用いる。また、当該領域は、トランジスタ４
１０のソース領域またはドレイン領域として機能させることができる。
低抵抗領域４０４ａ及び低抵抗領域４０４ｂを設けることによって、当該一対の低抵抗領
域の間に設けられたチャネル形成領域４０９に加わる電界を緩和させることができる。ま
た、ソース電極層４０５ａ及びドレイン電極層４０５ｂがそれぞれ低抵抗領域４０４ａ、
４０４ｂと接する構成とすることで、酸化物半導体層４０３とソース電極層４０５ａ及び
ドレイン電極層４０５ｂとのコンタクト抵抗を低減することができる。
また、本実施の形態において、チャネル形成領域４０９は、低抵抗領域４０４ａ及び低抵
抗領域４０４ｂに比べて、非晶質成分よりも結晶成分の割合が多い。また、図１３（Ｂ）
中の点線矢印に示した方向に水素が引き寄せられ、低抵抗領域４０４ａ及び低抵抗領域４
０４ｂの水素濃度に比べて、チャネル形成領域４０９の水素濃度は低くなる。
また、酸化物半導体膜４０３は水素などの不純物が十分に除去されることにより、または
、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたもの
であることが望ましい。具体的には、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×
１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、
二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和
の状態とするため、酸化物半導体膜４０３を包みこむように過剰酸素を含む絶縁層（Ｓｉ
Ｏｘなど）を接して設ける。
過剰酸素を含む絶縁層は、下地絶縁層４３６とゲート絶縁膜４０２であり、酸化物半導体
膜４０３を包みこむように接して設けられている。下地絶縁層４３６とゲート絶縁膜４０
２は、ＰＣＶＤ法やスパッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませ
たＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませ
たい場合には、イオン注入法やイオンドーピング法やプラズマ処理による酸素ドープ処理
によって酸素を添加する。
なお、上記の「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分
子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれか
を含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜
表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ド
ープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる
。
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素ドープ処理において、酸素を含むガスに希ガスを含ませてもよい。
上述の酸素ドープ処理によって、絶縁層と酸化物半導体膜の界面、または絶縁層のバルク
中において、少なくとも１ヶ所以上、該膜の化学量論比をこえる酸素が存在する酸素過剰
領域を設けることができる。
また、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０
６を設けている。絶縁膜４０６は、トランジスタ起因の表面凹凸を低減するために平坦化
絶縁膜としてもよい。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベン
ゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、
低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成さ
れる絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
また、酸化物半導体膜を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、
酸化物半導体膜の酸素の放出を抑えるブロッキング層（ＡｌＯｘなど）を設けると好まし
い。
ブロッキング層に相当するのは、絶縁膜４０７であり、過剰酸素を含む絶縁層上にアルミ
ニウム膜を積層させ、アルミニウム膜上から絶縁層及びアルミニウム膜に酸素ドープ処理
を行うことによって、絶縁層に化学量論的組成よりも過剰に酸素を含む領域を形成すると
ともに、アルミニウム膜を酸化し、酸化アルミニウム膜を形成することが好ましい。また
は、酸化アルミニウム膜上に酸化チタン膜、酸化タングステン膜、酸化ニッケル膜、酸化
モリブデン膜、又は酸化マグネシウム膜を積層し、該酸化チタン膜、酸化タングステン膜
、酸化ニッケル膜、酸化モリブデン膜、又は酸化マグネシウム膜の抵抗率を１×１０１０
Ωｍ以上１×１０１９Ωｍ以下（好ましくは、１×１０１０Ωｍ以上１×１０１８Ωｍ以
下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下）とすることが好ましい
。上記抵抗率を有する膜を設けることで、半導体装置の静電破壊を防止することができる
。
過剰酸素を含む絶縁層またはブロッキング層で酸化物半導体膜を包み込むことで、酸化物
半導体層において化学量論的組成とほぼ一致するような状態、または化学量論的組成より
酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜がＩＧＺＯの場合
、化学量論的組成の一例はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］であるた
め、酸化物半導体膜において酸素の原子数比が４より多く含む状態となる。
なお、本実施の形態では絶縁膜４０６、４０７の積層の例を示したが、特に限定されず、
絶縁膜４０６を省略してもよい。
トランジスタ４１０は、自己整合的に結晶成分が多い領域（即ちチャネル形成領域４０９
）と、非晶質成分が多い領域（即ち、低抵抗領域４０４ａ及び低抵抗領域４０４ｂ）とが
混在した酸化物半導体膜４０３を有しており、チャネル形成領域４０９の水素濃度を非晶
質が多い領域の水素濃度に比べて低減させている。従って、トランジスタ４１０のチャネ
ル形成領域中の水素を極力除去し、酸素を供給したことにより、高純度化されたＩ型又は
それに近づけることができる。Ｉ型とすることにより、トランジスタのしきい値電圧値を
プラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、
トランジスタ４１０のチャネル形成領域は、少数キャリア密度が極めて小さく、かつ酸素
欠損、水素などのキャリア生成源が低減されており、オフ電流が極めて小さくできる。
（実施の形態３）
本実施の形態では、図１４を用い、ゲート電極層の側壁にサイドウォールを有する半導体
装置の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に下地絶縁層４３６を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体膜４０３を含むトランジス
タ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体膜４０３を含むトラン
ジスタ４４０ａを作製し、その後、可撓性基板に剥離、転置してもよい。なお、作製基板
から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜４０３を含むトラン
ジスタ４４０ａとの間に剥離層を設けるとよい。
下地絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリ
コン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、
酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
下地絶縁層４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜、
Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４０
０上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ系
酸化物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン
膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物半
導体膜４０３を順に積層してもよい。
本実施の形態では下地絶縁層４３６としてスパッタリング法を用いて形成する酸化シリコ
ン膜を用いる。
また、下地絶縁層４３６と基板４００との間に窒化物絶縁膜を設けてもよい。窒化物絶縁
膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコ
ン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成する
ことができる。
下地絶縁層４３６は、酸化物半導体膜４０３と接するため、膜中（バルク中）に少なくと
も化学量論比を超える量の酸素が存在することが好ましい。例えば、下地絶縁層４３６と
して、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。この
ような下地絶縁層４３６を用いることで、酸化物半導体膜４０３に酸素を供給することが
でき、特性を良好にすることができる。酸化物半導体膜４０３へ酸素を供給することによ
り、膜中の酸素欠損を補填することができる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む下地絶縁層４３６を酸化物半導体
膜４０３と接して設けることによって、下地絶縁層４３６から酸化物半導体膜４０３へ酸
素を供給することができる。酸化物半導体膜４０３及び下地絶縁層４３６を少なくとも一
部が接した状態で加熱処理を行うことによって酸化物半導体膜４０３への酸素の供給を行
ってもよい。
下地絶縁層４３６において酸化物半導体膜４０３が接して形成される領域に、平坦化処理
を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的
機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）
）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、下地絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみと
もいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、下地絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。
平坦化処理は、例えば、下地絶縁層４３６として用いる酸化シリコン膜表面に化学的機械
研磨法により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー
温度室温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ
／５６ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン膜表面における平均面粗さ（Ｒ
ａ）を約０．１５ｎｍとすればよい。
次に、下地絶縁層４３６上に酸化物半導体膜４０３を形成する。
酸化物半導体膜４０３の形成工程において、酸化物半導体膜４０３に水素、又は水がなる
べく含まれないようにするために、酸化物半導体膜４０３の成膜の前処理として、スパッ
タリング装置の予備加熱室で下地絶縁層４３６が形成された基板を予備加熱し、基板及び
下地絶縁層４３６に吸着した水素、水分などの不純物を脱離して排気することが好ましい
。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
また、下地絶縁層４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素
過剰な状態とするために、下地絶縁層４３６に水素（水や水酸基を含む）を除去（脱水化
または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドー
プ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行っても
よく、両方を繰り返し行ってもよい。
酸化物半導体膜４０３は成膜直後において、化学量論的組成より酸素が多い過飽和の状態
とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜４０３を成膜
する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素
雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合
が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以
上としても、膜中からのＺｎの放出が抑えられる。
また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜４０３と
接する絶縁膜（酸化物半導体膜４０３を包みこむように設けられる複数の絶縁膜）は、過
剰酸素を含む絶縁膜とすることが好ましい。
なお、本実施の形態において、酸化物半導体膜４０３を、スパッタリング法で作製するた
めのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の
酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましく
は９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いること
により、成膜した酸化物半導体膜は緻密な膜とすることができる。
酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４０
０上に酸化物半導体膜４０３を成膜する。成膜室内の残留水分を除去するためには、吸着
型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラ
ップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、
水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合
物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０３に含まれる不純
物の濃度を低減できる。
また、下地絶縁層４３６と酸化物半導体膜４０３とを大気に解放せずに連続的に形成する
ことが好ましい。下地絶縁層４３６と酸化物半導体膜４０３とを大気に曝露せずに連続し
て形成すると、下地絶縁層４３６表面に水素や水分などの不純物が吸着することを防止す
ることができる。
酸化物半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の
酸化物半導体膜に加工して形成することができる。
また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチ
ング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴ
Ｏ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチ
ングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法によ
り、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：
２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状
に加工することができる。
酸化物半導体膜４０３において、銅、アルミニウム、塩素などの不純物がほとんど含まれ
ない高純度化されたものであることが望ましい。トランジスタ４４０ａの製造工程におい
て、これらの不純物が混入または酸化物半導体膜４０３表面に付着する恐れのない工程を
適宜選択することが好ましく、酸化物半導体膜４０３表面に付着した場合には、シュウ酸
や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことによ
り、酸化物半導体膜４０３表面の不純物を除去することが好ましい。具体的には、酸化物
半導体膜４０３の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０３のアルミニウム濃度は１
×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０３の塩素濃度は２
×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または
脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００
℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行う
ことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
膜４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体膜４０３を加熱した後、同じ炉に高純度の酸素ガス、高純
度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分
光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）
以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよ
い。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。ま
たは、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好まし
くは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの
作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少して
しまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物
半導体膜４０３を高純度化及び電気的にＩ型（真性）化することができる。
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜
形成後でも、島状の酸化物半導体膜４０３形成後でもよい。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼
ねてもよい。
脱水化又は脱水素化のための加熱処理を、酸化物半導体膜４０３として島状に加工される
前、膜状の酸化物半導体膜４０３が下地絶縁層４３６を覆った状態で行うと、下地絶縁層
４３６に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ま
しい。
次いで、酸化物半導体膜４０３を覆うゲート絶縁膜４４２を形成する。
なお、ゲート絶縁膜４４２の被覆性を向上させるために、酸化物半導体膜４０３表面にも
上記平坦化処理を行ってもよい。特にゲート絶縁膜４４２として膜厚の薄い絶縁膜を用い
る場合、酸化物半導体膜４０３表面の平坦性が良好であることが好ましい。
ゲート絶縁膜４４２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ
法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
ゲート絶縁膜４４２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウ
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。ゲート絶縁膜４４２は、酸化物半導体膜４０
３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４４２は、膜中
（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例え
ば、ゲート絶縁膜４４２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただ
し、α＞０）とする。本実施の形態では、ゲート絶縁膜４４２として、ＳｉＯ２＋α（た
だし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４４
２として用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好
にすることができる。さらに、ゲート絶縁膜４４２は、作製するトランジスタのサイズや
ゲート絶縁膜４４２の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜４４２の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンな
どのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶
縁膜４４２は、単層構造としても良いし、積層構造としても良い。
また、ゲート絶縁膜４４２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸
素過剰な状態とするために、ゲート絶縁膜４４２に水素（水や水酸基を含む）を除去（脱
水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素
ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行っ
てもよく、両方を繰り返し行ってもよい。
本実施の形態では、ゲート絶縁膜４４２に、２００℃以上４００℃以下で加熱しながらマ
イクロ波を用いた酸素プラズマ処理を行う。該処理によって、ゲート絶縁膜４４２は高密
度化し、ゲート絶縁膜４４２の脱水化または脱水素化処理、酸素ドープ処理を行うことが
できる。
次にゲート絶縁膜４４２上に導電膜及び絶縁膜の積層を形成し、該導電膜及び該絶縁膜を
エッチングして、ゲート電極層４０１及び絶縁膜４１３の積層を形成する。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層
構造としてもよい。
また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、
上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜４４２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜
や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−
Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることがで
きる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以
上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプ
ラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
絶縁膜４１３は、代表的には窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜
、窒化酸化アルミニウム膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜４１３は、プ
ラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
次に、ゲート電極層４０１及び絶縁膜４１３をマスクとして酸化物半導体膜４０３にドー
パントを導入し、低抵抗領域４０４ａ、４０４ｂを形成する（図１４（Ａ）参照）。
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚
を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イ
オン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０１３ｉｏ
ｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域におけるドーパントの濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ
３以下であることが好ましい。
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。
なお、酸化物半導体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドー
パントの種類も複数種用いてもよい。
また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３０
０℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で
行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を
行ってもよい。
本実施の形態では、イオン注入法により酸化物半導体膜４０３に、リン（Ｐ）イオンを注
入する。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１
０１５ｉｏｎｓ／ｃｍ２とする。
酸化物半導体膜４０３は、ＣＡＡＣ−ＯＳ膜、多結晶膜、或いは単結晶膜である。酸化物
半導体膜４０３は、ドーパントの導入処理の条件や、ドーパントの種類にもよるが、ドー
パントの導入により、一部非晶質化する場合がある。例えば、ドーパントの導入処理によ
り、ゲート電極層４０１と重なっていない酸化物半導体膜において、上層が非晶質となる
が、下層はドーパントが添加されず、結晶成分が保持されたままの状態となることがある
。このように一部非晶質化した場合には、上述した加熱処理を行って非晶質化された領域
を再結晶化させて、酸化物半導体膜４０３の結晶性を高めることが好ましい。
上記工程を経ることにより、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０
４ｂが設けられ、且つ、結晶性の高い酸化物半導体膜４０３が形成される。
次に、側壁絶縁層（以下、サイドウォールとも呼ぶ）を形成するため、絶縁膜４４８を形
成する（図１４（Ｂ）参照）。
絶縁膜４４８は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜
、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができ、単層でも積層でもよい
。絶縁膜４４８は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶ
Ｄ法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを
用いることができ、また他の方法としては、塗布法なども用いることができる。
そして、絶縁膜４４８に異方性エッチングを行い、側壁絶縁層４１４ａ、４１４ｂを形成
する。
さらに、ゲート電極層４０１、絶縁膜４１３、側壁絶縁層４１４ａ、４１４ｂをマスクと
して、ゲート絶縁膜４４２をエッチングし、ゲート絶縁膜４０２を形成する（図１４（Ｃ
）参照）。また、ゲート絶縁膜４４２のエッチングにより、低抵抗領域４０４ａ、４０４
ｂの一部を露出させる。
次に、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化させる処理を行う。非晶
質化させる処理の一つとして、アルゴンプラズマまたは酸素プラズマに曝してもよい。ま
た、ドーパントを含むプラズマに曝してもよい。プラズマによって酸素や、アルゴンや、
ドーパントが添加される表面からの深さよりも十分に酸化物半導体膜４０３が厚い場合、
プラズマに曝すことによって、露出した低抵抗領域４０４ａ、４０４ｂの表層のみが非晶
質領域４４５ａ、４４５ｂとなり、それ以外の領域は結晶成分が保持されたままの状態と
なる（図１４（Ｄ）参照）。非晶質領域４４５ａ、４４５ｂを設けることにより、図１４
（Ｄ）中の点線矢印に示した方向に水素が引き寄せられ、非晶質領域４４５ａ、４４５ｂ
に水素を引き寄せて固定化させ、チャネル形成領域の水素を極力除去することができる。
また、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化させる処理の際、絶縁膜
４１３及び側壁絶縁層４１４ａ、４１４ｂは、ゲート電極層４０１をプラズマから保護す
る上で重要である。
また、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化させる処理の他の方法の
一つとして、イオン注入装置またはイオンプラズマ装置を用いてアルゴンや酸素やドーパ
ントの添加を行うこともできる。
次に、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に保護絶縁膜
となる緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）として、絶縁膜４０７
を形成する。
絶縁膜４０７は、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好
ましい。
酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ
３以上）とすることによって、トランジスタ４４０ａに安定な電気特性を付与することが
できる。膜密度はラザフォード後方散乱法や、Ｘ線反射率測定法によって測定することが
できる。また、酸化アルミニウム膜は、膜中（バルク中）に少なくとも化学量論比を超え
る量の酸素が存在することが好ましい。例えば、酸化アルミニウム膜を用いる場合には、
ＡｌＯｘ（ただし、ｘ＞１．５）とすればよい。
絶縁膜４０７として用いる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の
両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
従って、絶縁膜４０７は、作製工程中及び作製後において、変動要因となる水素、水分な
どの不純物の酸化物半導体膜４０３への混入、及び酸化物半導体を構成する主成分材料で
ある酸素の酸化物半導体膜４０３からの放出を防止する保護膜として機能する。さらに酸
化アルミニウム膜は、接して設けられる酸化物半導体膜４０３へ酸素の供給も行うことが
できる。
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜するこ
とができる。また、絶縁膜４０７として金属膜に酸化処理を行うことによって得られる金
属酸化膜を用いてもよい。本実施の形態では、アルミニウム膜に酸素ドープ処理を行うこ
とによって得られる酸化アルミニウム膜を用いる。
酸化アルミニウム膜以外に、絶縁膜４０７としては、代表的には酸化シリコン膜、酸化窒
化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用
いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜
、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜（例えば、窒化アルミニウム膜）
も用いることができる。
絶縁膜４０７上に層間絶縁膜４１５を形成する。層間絶縁膜４１５は、絶縁膜４０７と同
様な材料及び方法を用いて形成することができる。本実施の形態では、層間絶縁膜４１５
はトランジスタ４４０ａにより生じる凹凸を平坦化できる膜厚で形成する。層間絶縁膜４
１５としては、ＣＶＤ法により形成した酸化窒化シリコン膜、又はスパッタリング法によ
り形成した酸化シリコン膜を用いることができる。
また、層間絶縁膜４１５として、トランジスタ起因の表面凹凸を低減するために平坦化絶
縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベ
ンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に
、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。
層間絶縁膜４１５、及び絶縁膜４０７に酸化物半導体膜４０３に達する開口を形成し、開
口にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ
、ドレイン電極層４０５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構
成することができる。
ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、
Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述し
た元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン
膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方また
は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜
、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソー
ス電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成して
も良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ
２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化イ
ンジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコン
を含ませたものを用いることができる。
例えば、ソース電極層４０５ａ、及びドレイン電極層４０５ｂとして、モリブデン膜の単
層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層など
を用いることができる。
また、工程数を削減するため、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化
させる処理の他の方法の一つとして、ソース電極層４０５ａ、及びドレイン電極層４０５
ｂに用いる導電膜の成膜時に、高い電力パワーでスパッタリングを行って導電膜の形成プ
ロセスを用いてもよい。この場合、露出した低抵抗領域４０４ａ、４０４ｂの一部を導電
膜の成膜条件によって非晶質とすることができるため、工程数を増加することなく酸化物
半導体膜の一部を非晶質とすることができる。
以上の工程で、本実施の形態のトランジスタ４４０ａを有する半導体装置を作製すること
ができる（図１４（Ｅ）参照）。
図１５（Ａ）乃至（Ｄ）、図１６（Ａ）、及び図１６（Ｂ）に、トランジスタ４４０ａと
は異なる他の構成のトランジスタ４４０ｂ、４４０ｃ、４４０ｄ、４４０ｅ、４４０ｆ、
４４０ｇ示す。
トランジスタ４４０ｂ、４４０ｃ、４４０ｄ、４４０ｅにおいて、ソース電極層４０５ａ
、及びドレイン電極層４０５ｂは、露出した酸化物半導体膜４０３上面、及び側壁絶縁層
４１４ａ、４１４ｂと接して設けられている。よって、ソース電極層４０５ａ又はドレイ
ン電極層４０５ｂと酸化物半導体膜４０３とが接する非晶質領域４４５ａ、４４５ｂと、
ゲート電極層４０１との距離は、側壁絶縁層のチャネル長方向の幅となり、より微細化が
達成できる他、作製工程においてよりばらつきなく制御することができる。
このように、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３
が接する非晶質領域４４５ａ、４４５ｂと、ゲート電極層４０１との距離を短くすること
ができるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０
３とが接する領域（非晶質領域４４５ａ及び４４５ｂ）、及びゲート電極層４０１間の抵
抗が減少し、トランジスタ４４０ｂ、４４０ｃ、４４０ｄ、４４０ｅのオン特性を向上さ
せることが可能となる。
また、図１５（Ａ）（Ｂ）において、絶縁膜４０７は、層間絶縁膜４１５、ソース電極層
４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１４ａ、４１４ｂ、絶縁膜４１３と接
して設けられている。
トランジスタ４４０ｂ、４４０ｃは作製工程において、ゲート電極層４０１、絶縁膜４１
３、及び側壁絶縁層４１４ａ、４１４ｂ上に設けられた導電膜を切削（研削、研磨）する
ことによって除去し導電膜を分断することによって、ソース電極層４０５ａ及びドレイン
電極層４０５ｂを形成する。切削（研削、研磨）方法としては化学的機械研磨（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を好適に用いること
ができる。
トランジスタ４４０ｄは作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側
壁絶縁層４１４ａ、４１４ｂ上に設けられた導電膜をフォトリソグラフィ工程を用いたレ
ジストマスクによってエッチングすることによってソース電極層４０５ａ及びドレイン電
極層４０５ｂを形成する例である。
トランジスタ４４０ｅは作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側
壁絶縁層４１４ａ、４１４ｂ上に設けられた導電膜を、フォトリソグラフィ工程を用いた
レジストマスクを徐々に後退させながらエッチングすることによってソース電極層４０５
ａ及びドレイン電極層４０５ｂを形成する例である。
トランジスタ４４０ｆは、ソース電極層及びドレイン電極層を酸化物半導体膜４０３のゲ
ート絶縁膜４０２と重畳しない領域に設ける例である。酸化物半導体膜４０３に対して高
いパワーでスパッタリングを行い、金属膜（アルミニウム膜、チタン膜など）を形成して
非晶質化し、熱処理により酸化物半導体膜４０３中に金属元素を拡散させることにより低
抵抗化し、ソース電極層として機能する非晶質領域４４５ａ、ドレイン電極層として機能
する非晶質領域４４５ｂを形成する。なお、非晶質領域４４５ａ、４４５ｂを形成後、金
属膜は除去する。
トランジスタ４４０ｇは、側壁絶縁層にバリア膜も含める構成とし、側壁絶縁層４１４ａ
、４１４ｂを覆うように、バリア膜である絶縁膜を形成する例である。絶縁膜４４８を形
成後、絶縁膜４４８を異方性エッチングして側壁絶縁層４１４ａ、４１４ｂを形成し、そ
の後バリア膜である絶縁膜を成膜し、バリア膜に異方性エッチングを行い、絶縁膜４１７
ａ、４１７ｂを形成する。例えば、バリア膜として、アルミニウム膜を形成し、該アルミ
ニウム膜に酸素ドープ処理を行って酸化アルミニウム膜を形成すればよい。絶縁膜４４８
に異方性エッチングを行い、バリア膜に２回目の異方性エッチングを行い、トランジスタ
４４０ｇに示すような側壁絶縁層４１４ａ、４１４ｂ、絶縁膜４１７ａ、４１７ｂで構成
された側壁絶縁層を形成することができる。
以上のように、結晶成分が保持されたチャネル形成領域と、非晶質成分を多く含む非晶質
領域を有する酸化物半導体膜を含むトランジスタ４４０ａ乃至４４０ｇを有する半導体装
置において、安定した電気特性を付与し、高信頼性化を達成することができる。
酸化物半導体膜を含むトランジスタを有する半導体装置の高速応答、高速駆動を実現する
構成およびその作製方法を提供することができる。
（実施の形態４）
本実施の形態では、同一基板上にトランジスタと容量とを工程数を増やすことなく作製す
る例を図１７（Ａ）、及び図１７（Ｂ）を用いて以下に説明する。
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成さ
れるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また
、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有す
る、デュアルゲート型でもよい。
図１７（Ｂ）に示すトランジスタ４２０は、トップゲート構造を有するプレーナ型のトラ
ンジスタの例である。
図１７（Ｂ）に示すトランジスタ４２０は、下地絶縁層４３６が設けられた絶縁表面を有
する基板４００上に、チャネル形成領域４０９、低抵抗領域４０４ａ、４０４ｂ、非晶質
領域４４５ａ、４４５ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン
電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１を有する。トランジスタ４２
０上には、絶縁膜４０６、４０７が形成されている。また、ゲート電極層４０１と同じ材
料で容量配線４５０が、ゲート絶縁膜４０２を介してソース電極層４０５ａと重なり、ゲ
ート絶縁膜４０２を誘電体とした容量４５１を形成している。
図１７（Ａ）を用いて、半導体装置の作製方法の一例を示す。なお、実施の形態２と下地
絶縁層４３６、結晶成分を含む酸化物半導体膜４０３の作製工程は同一であるため、ここ
では詳細な説明は省略する。
結晶成分を含む酸化物半導体膜４０３の形成後、酸化物半導体膜４０３上に、ソース電極
層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する
。導電膜は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、
又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タ
ングステン膜）等を用いることができる。
次いで、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエ
ッチングを行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジス
トマスクを除去する。
なお、導電膜のスパッタリング成膜の際、またはソース電極層４０５ａ、ドレイン電極層
４０５ｂを形成するためのエッチングにプラズマを用いる場合、酸化物半導体膜４０３の
表面が非晶質化する、或いは不純物が付着する恐れがある。その場合には、非晶質化され
た表面をシュウ酸や希フッ酸などに曝す、或いはプラズマ処理（Ｎ２Ｏプラズマ処理など
）を行うことにより、非晶質化された表面を除去して結晶成分を露出させる、または酸化
物半導体膜表面の不純物を除去することが好ましい。非晶質化された表面をシュウ酸や希
フッ酸などに曝す、或いはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うと露出してい
る酸化物半導体膜４０３の膜厚が薄くなるが、図１７（Ａ）、図１７（Ｂ）には図示しな
い。
次いで、酸化物半導体膜４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを
覆うゲート絶縁膜４０２を形成する。
そして、ゲート電極層４０１をプラズマＣＶＤ法又はスパッタリング法等により、ゲート
絶縁膜４０２上に形成する（図１７（Ａ）参照）。また、ゲート絶縁膜４０２として膜厚
の薄い絶縁膜を用いる場合、ゲート絶縁膜４０２の形成前に平坦化処理を行ってもよい。
なお、本実施の形態では、ゲート電極層４０１と同一材料で容量配線４５０もゲート絶縁
膜４０２上に形成する。ソース電極層４０５ａと容量配線４５０とで挟まれたゲート絶縁
膜４０２の一部を誘電体として容量４５１を形成する。
次に、ゲート電極層４０１、ソース電極層４０５ａ、及びドレイン電極層４０５ｂをマス
クとして酸化物半導体膜４０３に希ガスまたはドーパントを導入して非晶質化させて、非
晶質領域４４５ａ、４４５ｂを形成する。
ソース電極層４０５ａ、及びドレイン電極層４０５ｂの膜厚や、希ガスまたはドーパント
の導入条件によっては、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ下の酸化物
半導体膜４０３にも希ガスまたはドーパントが導入される場合、導入された領域が非晶質
となる場合もある。
非晶質領域４４５ａ、４４５ｂを設けることにより、非晶質領域４４５ａ、４４５ｂに水
素を引き寄せて固定化させ、チャネル形成領域４０９の水素を極力除去することができる
。
また、本実施の形態では、酸化物半導体膜４０３と下地絶縁層４３６の界面まで達する領
域を非晶質領域４４５ａ、４４５ｂとして図示しているが、希ガスまたはドーパントを導
入して非晶質化させる条件によっては、希ガスまたはドーパントを表面近傍のみに導入す
ることで上層のみが非晶質領域となる場合もある。この場合であっても、非晶質領域に水
素を引き寄せて固定化させ、チャネル形成領域４０９の水素を極力除去することができる
。
次に、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０
６を形成する。
次に、絶縁膜４０６上に保護絶縁膜となる緻密性の高い無機絶縁膜（代表的には酸化アル
ミニウム膜）として、絶縁膜４０７を形成する（図１７（Ｂ）参照）。なお、本実施の形
態では絶縁膜４０６、４０７の積層の例を示したが、特に限定されず、絶縁膜４０６を省
略してもよい。
また、効率よく、希ガスまたはドーパントの導入を行うために、導入前にゲート電極層４
０１及び容量配線４５０をマスクとしてゲート絶縁膜４０２をエッチングして、酸化物半
導体膜４０３の一部を露出させてもよい。また、酸化物半導体膜４０３の一部を露出させ
た後、アルゴンプラズマ処理や酸素プラズマ処理を行って酸化物半導体膜４０３の露出部
を非晶質化させてもよい。
なお、図１７（Ｂ）では、ソース電極層４０５ａ、及びドレイン電極層４０５ｂと接して
重なる領域は、低抵抗領域４０４ａ、４０４ｂとして示しており、チャネル形成領域４０
９と低抵抗領域４０４ａの間には非晶質領域４４５ａが設けられる。また、チャネル形成
領域４０９と低抵抗領域４０４ｂの間には非晶質領域４４５ｂが設けられる。非晶質領域
４４５ａ、４４５ｂに含まれる水素濃度は、チャネル形成領域４０９や低抵抗領域４０４
ａ、４０４ｂに比べて高い濃度とする。
以上のように、結晶成分が保持されたチャネル形成領域４０９と、非晶質成分を多く含む
非晶質領域４４５ａ、４４５ｂを有する酸化物半導体膜を含むトランジスタ４２０を有す
る半導体装置において、安定した電気特性を付与し、高信頼性化を達成することができる
。
また、本実施の形態は実施の形態２または実施の形態３と自由に組み合わせることができ
る。例えば、実施の形態３と組み合わせて、ゲート電極層の側面に接して側壁絶縁層を設
けてもよく、その場合には、容量配線４５０の側面に接して側壁絶縁層が設けられる。
（実施の形態５）
本実施の形態では、実施の形態１とは異なる半導体装置（記憶装置）の一例を、図面を用
いて説明する。
図１８は、半導体装置の構成の一例である。図１８（Ａ）に、半導体装置の断面図を、図
１８（Ｂ）に半導体装置の平面図を、図１８（Ｃ）に半導体装置の回路図をそれぞれ示す
。ここで、図１８（Ａ）は、図１８（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に
相当する。
図１８（Ａ）及び図１８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する
ものである。トランジスタ１６２は、実施の形態３で示すトランジスタ４２０の構造を適
用する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態１又は実施の形態２又は実施の形態３
に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構
造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含
む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよ
うに設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４
と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８
上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電
極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジス
タと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソー
ス領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり
、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられてお
り、トランジスタ１６０を覆うように絶縁層１２８、１３０が設けられている。
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。トランジスタ１６２および容量素子１６４の形成前の処理として、
トランジスタ１６０を覆う絶縁層にＣＭＰ処理を施して、絶縁層１２８、１３０を平坦化
すると同時にトランジスタ１６０のゲート電極層の上面を露出させる。
図１８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたト
ップゲート型トランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体
膜は、結晶成分が保持されたチャネル形成領域と、非晶質領域を有する。非晶質領域に水
素を引き寄せることでチャネル形成領域の水素濃度が低減された酸化物半導体を用いるこ
とで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
トランジスタ１６２上には、絶縁層１５０が単層又は積層で設けられている。また、絶縁
層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１
４８ｂが設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８ｂとによっ
て、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、
容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の
電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とす
ることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けても
よい。また、導電層１４８ｂは、トランジスタ１６２のゲート電極１４８ａと同じ工程で
形成してもよい。
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そし
て、絶縁層１５２上には配線１５６が設けられ、その配線１５６はトランジスタ１６２と
他のトランジスタを接続するために設けられている。図１８（Ａ）には図示しないが、配
線１５６は、絶縁層１５０、絶縁層１５２及びゲート絶縁膜１４６などに形成された開口
に形成された電極を介して電極層１４２ｂと電気的に接続される。ここで、該電極は、少
なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられる
ことが好ましい。
図１８（Ａ）及び図１８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２と
は、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域
又はドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好
ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なく
とも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは
、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。
このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図るこ
とができるため、高集積化を図ることができる。
次に、図１８（Ａ）及び図１８（Ｂ）に対応する回路構成の一例を図１８（Ｃ）に示す。
図１８（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース
電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０の
ドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と
トランジスタ１６２のソース電極又はドレイン電極の一方とは、電気的に接続され、第４
の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電
極又はドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の
配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図１８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与え
られる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書
き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈ
ｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電
位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態
とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保
持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジス
タ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電
荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート
電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くな
るためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」
とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位
をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲー
ト電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷
が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トラン
ジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５
の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」の
ままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出す
ことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈよ
り小さい電位を第５の配線に与えればよい。又は、ゲート電極の状態にかかわらずトラン
ジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第
５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっ
ても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態５とは異なる記憶装置の構造の一形態について説明する。
図１９は、記憶装置の斜視図である。図１９に示す記憶装置は上部に記憶回路としてメモ
リセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００ａ乃至メモリセルアレ
イ３４００ｎ、ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００ａ乃
至メモリセルアレイ３４００ｎを動作させるために必要な論理回路３００４を有する。
図１９では、論理回路３００４、メモリセルアレイ３４００ａ及びメモリセルアレイ３４
００ｂを図示しており、メモリセルアレイ３４００ａ又はメモリセルアレイ３４００ｂに
含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代
表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、上記実施
の形態において説明した回路構成と同様の構成とすることもできる。
なお、図２０に、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す
。メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ
３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体膜にチャネル形成領域を有する
。酸化物半導体膜にチャネル形成領域が形成されるトランジスタの構成については、実施
の形態１乃至３のいずれか一において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ａは、電極３
５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂ
のゲート電極層と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極
３００３ｃと電気的に接続されている。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シ
リコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１
０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトラ
ンジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成された
多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成さ
れるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成
を用いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間
には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジ
スタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａ
と配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジ
スタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成され
た層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃ
とトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配
線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００
ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられて
いる。
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３
１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成
とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセ
ル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができ
る。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続する
ことができる。
例えば、図２０に示すように、電極３５０５によって電極３３０３は配線３１００ａと電
気的に接続することができる。配線３１００ａは、電極３５０３ａによって、トランジス
タ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ｂと電気的に接続するこ
とができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａの
ソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、トラ
ンジスタ３１７１ａのソースまたはドレインと、電極３５０２ｂとによって、電極３００
３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線
３１００ｃと電気的に接続することができる。
図２０では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａ
を介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７
１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配
線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂ
も介さず、他の電極を用いて行われてもよい。
また、図２０では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が
形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成
された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トラ
ンジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、
１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図２０では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａ
が形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形
成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。ト
ランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間
に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい
。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、半導体装置の一例として、上記実施の形態２乃至４のいずれか一に開
示したトランジスタを少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｕｎｉｔ）について説明する。
図２１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２１（Ａ）に示すＣ
ＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉ
ｃ ｕｎｉｔ、演算論理装置）、ＡＬＵコントローラ１１９２、インストラクションデコ
ーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、
レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ
／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ
Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基
板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設
けてもよい。もちろん、図２１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例
にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
図２１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レ
ジスタ１１９６のメモリセルには、上記実施の形態５に開示したメモリセルを用いること
ができる。
図２１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有するメモリセルにおいて、論理を反転させる論理素子によるデータの保持
を行うか、容量素子によるデータの保持を行うかを、選択する。論理を反転させる論理素
子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電
源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素
子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給
を停止することができる。
電源停止に関しては、図２１（Ｂ）または図２１（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図２１（Ｂ）及び図２１（Ｃ）の回路の説明
を行う。
図２１（Ｂ）及び図２１（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチ
ング素子に、上記実施の形態２乃至４のいずれか一に開示したトランジスタを含む記憶回
路の構成の一例を示す。
図２１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複
数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、
実施の形態５に記載されているメモリセルを用いることができる。メモリセル群１１４３
が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの
電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル
１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている
。
図２１（Ｂ）では、スイッチング素子１１４１として、上記実施の形態２乃至４のいずれ
か一に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えら
れる信号ＳｉｇＡによりスイッチングが制御される。
なお、図２１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図２１（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有
する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが
、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されてい
てもよい。
また、図２１（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装
置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メ
モリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話
、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機
器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装
置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器
洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用
ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや
、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と
電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電子機器の具体例を図２２に示す。
図２２（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。
実施の形態１乃至３のいずれかに示すトランジスタは、表示部９００３に用いることが可
能であり、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせるこ
とができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図２２（Ｂ）は、携帯音楽プレイヤーであり、本体３０２１には表示部３０２３と、耳に
装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット
３０２５等が設けられている。実施の形態１乃至３のいずれかに示すトランジスタを表示
部３０２３に用いることが可能である。実施の形態２乃至４のトランジスタ、または実施
の形態５に示したメモリを本体３０２１に内蔵されているメモリやＣＰＵなどに適用する
ことにより、より省電力化された携帯音楽プレイヤーとすることができる。
さらに、図２２（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持
たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリ
ーでの会話も可能である。
図２２（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部
９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２
０６等を含む。コンピュータは、本発明の一態様を用いて作製されるトランジスタをその
表示部９２０３に用いることにより作製される。実施の形態７に示したＣＰＵを利用すれ
ば、省電力化されたコンピュータとすることが可能となる。
図２３（Ａ）及び図２３（Ｂ）は２つ折り可能なタブレット型端末である。図２３（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図２３（Ａ）及び図２３（Ｂ）に示すような携帯機器においては、画像データの一時記憶
などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態５、
または実施の形態６に説明した半導体装置をメモリとして使用することができる。先の実
施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび
読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することがで
きる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表
示された操作キー９６３８にふれることでデータ入力をすることができる。実施の形態１
乃至３のいずれかに示すトランジスタを表示部９６３１ａや表示部９６３１ｂに用いるこ
とが可能である。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみ
の機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが
該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構
成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチ
パネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図２３（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図２３（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図２３（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図２３（Ａ）及び図２３（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。
また、図２３（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図２３（Ｃ
）にブロック図を示し説明する。図２３（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図２３（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点伝力電送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
図２４（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。実施の形態１乃至４のいずれかに示すトランジスタを用いて
表示部８００２に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を
用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態５乃至７のいずれかに示すメモリや
ＣＰＵを用いることが可能である。
図２４（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、実施の形態７のＣＰＵを用いた電子機器の一例である。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２４（Ａ）において
、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８
２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２
０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態７に示したＣＰＵは
、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコン
ディショナーを実現できる。
図２４（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備え
る電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室
用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２４（Ａ）では、Ｃ
ＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態７に示したＣＰＵを
電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図２４（Ｂ）において、電子機器の一例である電気自動車の例を示す。電気自動車９７０
０には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７
０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図
示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施
の形態７に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が
図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１ ゲート層
２ ゲート絶縁層
３ 酸化物半導体層
４ ソース電極層
５ ドレイン電極層
６ エッチングストップ層
７ 領域
８ 領域
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁膜
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４６ ゲート絶縁膜
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８５ 基板
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０６ 絶縁膜
４０７ 絶縁膜
４０９ チャネル形成領域
４１０ トランジスタ
４１３ 絶縁膜
４１４ａ 側壁絶縁層
４１４ｂ 側壁絶縁層
４１５ 層間絶縁膜
４１７ａ 絶縁膜
４１７ｂ 絶縁膜
４２０ トランジスタ
４３６ 下地絶縁層
４４０ａ トランジスタ
４４０ｂ トランジスタ
４４０ｃ トランジスタ
４４０ｄ トランジスタ
４４０ｅ トランジスタ
４４０ｆ トランジスタ
４４０ｇ トランジスタ
４４２ ゲート絶縁膜
４４５ａ 非晶質領域
４４５ｂ 非晶質領域
４４８ 絶縁膜
４５０ 容量配線
４５１ 容量
５００ 基板
５０２ ゲート絶縁層
５０４ 層間絶縁層
５０５ カラーフィルタ層
５０６ 絶縁層
５０７ 隔壁
５１０ トランジスタ
５１１ ゲート層
５１２ 酸化物半導体層
５１３ａ 導電層
５１３ｂ 導電層
５２０ 容量素子
５２１ 導電層
５２２ 酸化物半導体層
５２３ 導電層
５３０ 配線層交差部
５３３ 導電層
５４０ 発光素子
５４１ 電極層
５４２ 電界発光層
５４３ 電極層
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６２２ 光
６３１ 絶縁層
６３３ 層間絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４１ａ 電極層
６４１ｂ 電極層
６４２ 電極層
６４３ 導電層
６４５ 導電層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ トランジスタ
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３００４ 論理回路
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２０８ 電極
３２１０ａ 導電層
３２１０ｂ 導電層
３２１２ 電極
３２１４ 電極
３２１６ 配線
３２２０ 絶縁層
３２２２ 絶縁層
３２２４ 絶縁層
３３０３ 電極
３４００ａ メモリセルアレイ
３４００ｂ メモリセルアレイ
３４００ｎ メモリセルアレイ
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
３５０５ 電極
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１８ａ ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）
４０１８ｂ ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）
４０１９ 異方性導電層
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (4)

  1. 基板上に酸素を含む第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、ＩｎとＧａを有する酸化物半導体膜を形成する工程と、
    前記第１の絶縁膜と前記酸化物半導体膜を加熱する工程と、
    前記酸化物半導体膜上に、酸素を含むゲート絶縁膜を形成する工程と、
    前記酸化物半導体膜と前記ゲート絶縁膜を加熱する工程と、
    前記ゲート絶縁膜に酸素プラズマ処理を行う工程と、
    前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
    前記ゲート絶縁膜の一部を除去して、前記酸化物半導体膜の一部を露出する工程と、
    前記酸化物半導体膜の前記露出した部分に、アルゴンを用いてプラズマ処理を行い、前記露出した部分の表層のみを非晶質化をさせる工程と、
    前記酸化物半導体膜に電気的に接続されたソース電極またはドレイン電極を形成する工程とを有する半導体装置の作製方法。
  2. 請求項１において、
    前記酸化物半導体膜は、原子数比でＩｎがＧａよりも多いことを特徴とする半導体装置の作製方法。
  3. 請求項１または請求項２において、
    前記第１の絶縁膜と前記酸化物半導体膜を加熱する工程により、前記酸化物半導体膜に酸素を供給することを特徴とする半導体装置の作製方法。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記ゲート絶縁膜は、窒化酸化珪素膜であることを特徴とする半導体装置の作製方法。
JP2015232992A 2012-01-26 2015-11-30 半導体装置の作製方法 Expired - Fee Related JP6017663B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012013730 2012-01-26
JP2012013730 2012-01-26
JP2012014507 2012-01-26
JP2012014507 2012-01-26

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013009781A Division JP2013175716A (ja) 2012-01-26 2013-01-23 半導体装置およびその作製方法

Publications (2)

Publication Number Publication Date
JP2016086175A JP2016086175A (ja) 2016-05-19
JP6017663B2 true JP6017663B2 (ja) 2016-11-02

Family

ID=48869479

Family Applications (8)

Application Number Title Priority Date Filing Date
JP2013009781A Withdrawn JP2013175716A (ja) 2012-01-26 2013-01-23 半導体装置およびその作製方法
JP2015232992A Expired - Fee Related JP6017663B2 (ja) 2012-01-26 2015-11-30 半導体装置の作製方法
JP2017003259A Withdrawn JP2017085154A (ja) 2012-01-26 2017-01-12 半導体装置
JP2018056157A Expired - Fee Related JP6585757B2 (ja) 2012-01-26 2018-03-23 半導体装置の作製方法
JP2019161794A Active JP6875475B2 (ja) 2012-01-26 2019-09-05 発光装置
JP2021072292A Withdrawn JP2021145127A (ja) 2012-01-26 2021-04-22 トランジスタ
JP2022095635A Active JP7417668B2 (ja) 2012-01-26 2022-06-14 半導体装置、電子機器
JP2024000395A Pending JP2024028386A (ja) 2012-01-26 2024-01-05 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013009781A Withdrawn JP2013175716A (ja) 2012-01-26 2013-01-23 半導体装置およびその作製方法

Family Applications After (6)

Application Number Title Priority Date Filing Date
JP2017003259A Withdrawn JP2017085154A (ja) 2012-01-26 2017-01-12 半導体装置
JP2018056157A Expired - Fee Related JP6585757B2 (ja) 2012-01-26 2018-03-23 半導体装置の作製方法
JP2019161794A Active JP6875475B2 (ja) 2012-01-26 2019-09-05 発光装置
JP2021072292A Withdrawn JP2021145127A (ja) 2012-01-26 2021-04-22 トランジスタ
JP2022095635A Active JP7417668B2 (ja) 2012-01-26 2022-06-14 半導体装置、電子機器
JP2024000395A Pending JP2024028386A (ja) 2012-01-26 2024-01-05 半導体装置

Country Status (4)

Country Link
US (5) US9419146B2 (ja)
JP (8) JP2013175716A (ja)
KR (8) KR102133056B1 (ja)
TW (5) TWI783227B (ja)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883555B2 (en) * 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
TWI605597B (zh) 2012-01-26 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8860023B2 (en) 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6151070B2 (ja) * 2013-04-11 2017-06-21 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
CN103236402B (zh) * 2013-04-27 2016-02-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
KR102294507B1 (ko) * 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102281300B1 (ko) * 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
JP6383616B2 (ja) * 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 半導体装置
US9859016B2 (en) * 2013-11-25 2018-01-02 Sharp Kabushiki Kaisha Semiconductor device and method for writing thereto
JP6496132B2 (ja) * 2013-12-02 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
US9349751B2 (en) * 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6387560B2 (ja) * 2014-01-09 2018-09-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、表示装置および電子機器
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
WO2016092427A1 (en) * 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20160190338A1 (en) * 2014-12-26 2016-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6674269B2 (ja) * 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US10403646B2 (en) * 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US10002970B2 (en) * 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
KR20180099725A (ko) 2015-12-29 2018-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물막 및 반도체 장치
CN105552133A (zh) * 2016-02-24 2016-05-04 深圳市华星光电技术有限公司 一种薄膜晶体管及其制备方法
WO2017187486A1 (ja) * 2016-04-25 2017-11-02 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
KR20240145076A (ko) * 2016-05-19 2024-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합 산화물 반도체 및 트랜지스터
US10715099B2 (en) 2016-10-28 2020-07-14 Samsung Electro-Mechanics Co., Ltd. Bulk acoustic wave resonator and method for manufacturing the same
US10930535B2 (en) 2016-12-02 2021-02-23 Applied Materials, Inc. RFID part authentication and tracking of processing components
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10572697B2 (en) 2018-04-06 2020-02-25 Lam Research Corporation Method of etch model calibration using optical scatterometry
WO2019199697A1 (en) 2018-04-10 2019-10-17 Lam Research Corporation Resist and etch modeling
US11921433B2 (en) 2018-04-10 2024-03-05 Lam Research Corporation Optical metrology in machine learning to characterize features
JP2019193168A (ja) * 2018-04-26 2019-10-31 サムソン エレクトロ−メカニックス カンパニーリミテッド． バルク音響共振器及びその製造方法
KR102554461B1 (ko) * 2018-07-26 2023-07-10 엘지디스플레이 주식회사 스트레쳐블 표시 장치
US11189490B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102019112120A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung eines halbleiter-bauelements und halbleiter-bauelement
JP2019125789A (ja) * 2019-01-23 2019-07-25 株式会社半導体エネルギー研究所 半導体装置
CN116864510A (zh) * 2019-03-19 2023-10-10 群创光电股份有限公司 具有晶体管元件的工作模块
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
KR102213225B1 (ko) * 2019-05-17 2021-02-08 김은도 멤리스터 소자 및 그 제조 방법
US11437416B2 (en) * 2019-09-10 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel device layout to reduce pixel noise
JP2021044426A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置
KR102259754B1 (ko) * 2020-01-23 2021-06-01 청주대학교 산학협력단 반도체 소자 및 그의 제조방법
KR20220006153A (ko) * 2020-07-07 2022-01-17 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
WO2022163947A1 (ko) * 2021-01-29 2022-08-04 삼성전자 주식회사 표시 장치
JP2022146577A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体装置及び半導体記憶装置
US20220344510A1 (en) * 2021-04-22 2022-10-27 Taiwan Semiconductor Manufacturing Company Limited Transistor including an active region and methods for forming the same
KR102622144B1 (ko) * 2021-09-06 2024-01-05 주식회사 한화 반도체 증착 시스템 및 이의 동작 방법
US20230184662A1 (en) * 2021-12-15 2023-06-15 Samsung Electronics Co., Ltd. Optical measurement apparatus and optical measurement method
KR20230139545A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 반도체 소자 및 이를 포함하는 반도체 메모리 셀
KR102668794B1 (ko) * 2022-07-18 2024-05-22 서울대학교 산학협력단 수직구조 원편광 발광 트랜지스터 및 그의 제조방법
JP7534722B2 (ja) 2022-09-27 2024-08-15 日新イオン機器株式会社 イオンビーム照射装置およびイオンビーム照射方法
US20240125995A1 (en) * 2022-10-12 2024-04-18 Visera Technologies Company Limited Image sensor

Family Cites Families (183)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
US5477073A (en) 1993-08-20 1995-12-19 Casio Computer Co., Ltd. Thin film semiconductor device including a driver and a matrix circuit
JP2873660B2 (ja) 1994-01-08 1999-03-24 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6322849B2 (en) * 1998-11-13 2001-11-27 Symetrix Corporation Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6512504B1 (en) * 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001242803A (ja) 2000-02-29 2001-09-07 Sony Corp 表示装置及びその製造方法
JP2001324725A (ja) 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US20030124821A1 (en) 2001-12-28 2003-07-03 Robertson Lance Stanford Versatile system for forming shallow semiconductor device features
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7015061B2 (en) 2004-08-03 2006-03-21 Honeywell International Inc. Low temperature curable materials for optical applications
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1777689B1 (en) 2005-10-18 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic equipment each having the same
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) * 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
JP2008134625A (ja) * 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及び電子機器
JP2008129314A (ja) 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5337380B2 (ja) * 2007-01-26 2013-11-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100907400B1 (ko) 2007-08-28 2009-07-10 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 발광표시장치
WO2009034953A1 (ja) 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR20110027805A (ko) 2008-06-27 2011-03-16 이데미쓰 고산 가부시키가이샤 ＩｎＧａＯ３（ＺｎＯ） 결정상을 포함하는 산화물 반도체용 스퍼터링 타겟 및 그의 제조 방법
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR102112799B1 (ko) 2008-07-10 2020-05-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 전자기기
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101563527B1 (ko) 2008-09-19 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
TWI571684B (zh) * 2008-11-28 2017-02-21 半導體能源研究所股份有限公司 液晶顯示裝置
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101681884B1 (ko) 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
JP2010258348A (ja) * 2009-04-28 2010-11-11 Shimadzu Corp 光マトリックスデバイスの製造方法
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR101768786B1 (ko) * 2009-07-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
JP5663231B2 (ja) 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
KR101707433B1 (ko) * 2009-09-04 2017-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101470785B1 (ko) * 2009-09-24 2014-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
KR101623619B1 (ko) 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
KR102162746B1 (ko) 2009-10-21 2020-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
WO2011065216A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101329849B1 (ko) * 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102450889B1 (ko) * 2009-12-04 2022-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101470303B1 (ko) * 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8685803B2 (en) 2009-12-09 2014-04-01 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102652396B (zh) 2009-12-23 2015-12-16 株式会社半导体能源研究所 半导体装置
WO2011077926A1 (en) 2009-12-24 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011089852A1 (en) 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011102233A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
CN102812547B (zh) * 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102906882B (zh) 2010-05-21 2015-11-25 株式会社半导体能源研究所 半导体装置及其制造方法
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8779433B2 (en) * 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011152286A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012015436A (ja) 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101457833B1 (ko) 2010-12-03 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8634230B2 (en) 2011-01-28 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2012128030A1 (en) 2011-03-18 2012-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8956944B2 (en) 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9012905B2 (en) 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
US9093538B2 (en) 2011-04-08 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI743509B (zh) 2011-05-05 2021-10-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI605597B (zh) 2012-01-26 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
WO2021146123A1 (en) * 2020-01-14 2021-07-22 Tokyo Electron Limited Multiple patterning with selective mandrel formation

Also Published As

Publication number Publication date
KR20130086986A (ko) 2013-08-05
US20160351598A1 (en) 2016-12-01
JP2021145127A (ja) 2021-09-24
JP2018113473A (ja) 2018-07-19
TWI600153B (zh) 2017-09-21
KR20200123760A (ko) 2020-10-30
US20200075637A1 (en) 2020-03-05
KR20220140457A (ko) 2022-10-18
TW201924069A (zh) 2019-06-16
TWI649877B (zh) 2019-02-01
KR20190129797A (ko) 2019-11-20
KR102170193B1 (ko) 2020-10-26
JP2016086175A (ja) 2016-05-19
TW201338158A (zh) 2013-09-16
KR102378931B1 (ko) 2022-03-28
JP2022120127A (ja) 2022-08-17
JP2013175716A (ja) 2013-09-05
KR20240017872A (ko) 2024-02-08
KR102452885B1 (ko) 2022-10-11
KR102334985B1 (ko) 2021-12-06
JP6585757B2 (ja) 2019-10-02
KR20210151735A (ko) 2021-12-14
US20210335838A1 (en) 2021-10-28
US9419146B2 (en) 2016-08-16
KR20220042324A (ko) 2022-04-05
TW202036919A (zh) 2020-10-01
TWI783227B (zh) 2022-11-11
US20230268349A1 (en) 2023-08-24
KR102630527B1 (ko) 2024-01-31
TW201742250A (zh) 2017-12-01
TWI696293B (zh) 2020-06-11
JP2024028386A (ja) 2024-03-04
US20130193431A1 (en) 2013-08-01
TW202341496A (zh) 2023-10-16
JP6875475B2 (ja) 2021-05-26
US11682677B2 (en) 2023-06-20
KR20210087912A (ko) 2021-07-13
TW202301692A (zh) 2023-01-01
JP2019208078A (ja) 2019-12-05
KR102133056B1 (ko) 2020-07-10
JP2017085154A (ja) 2017-05-18
US11081502B2 (en) 2021-08-03
JP7417668B2 (ja) 2024-01-18

Similar Documents

Publication Publication Date Title
JP6585757B2 (ja) 半導体装置の作製方法
KR102282257B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP2019047138A (ja) 半導体装置
JP2013247143A (ja) 半導体装置
TWI850726B (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160913

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160928

R150 Certificate of patent or registration of utility model

Ref document number: 6017663

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees