KR102630527B1 - 발광 장치 - Google Patents

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Abstract

본 발명의 목적은 산화물 반도체를 사용하여 구성되는 트랜지스터의 전기적 특성을 안정화시켜, 신뢰성을 향상시키는 것이다.
하나의 산화물 반도체막에 있어서 결정 성분이 많은 영역과 비정질 성분이 많은 영역을 나누어 만든다. 결정 성분이 많은 영역은, 채널 형성 영역이 되도록 하고, 그 이외의 영역을 비정질 성분이 많아지도록 구성한다. 바람직하게는, 자기 정합적으로 결정 성분이 많은 영역과, 비정질 성분이 많은 영역이 혼재한 산화물 반도체막을 형성한다. 하나의 산화물 반도체막에 있어서 결정성이 상이한 영역을 나누어 만들기 위해서, 우선 결정 성분을 많이 포함하는 산화물 반도체막을 형성한 후, 산화물 반도체막의 일부를 비정질로 하기 위한 프로세스를 행한다.

Description

발광 장치{LIGHT-EMITTING DEVICE}
본 발명은 트랜지스터 및 그 제작 방법에 관한 것이다. 특히, 채널이 산화물 반도체층에 형성되는 트랜지스터 및 그 제작 방법에 관한 것이다. 또한, 본 발명은 상기 트랜지스터를 갖는 반도체 장치에 관한 것이다.
또한, 본 명세서에서 개시하는 발명 중에는, 반도체 집적 회로를 구성하는 요소로서 실리콘 반도체 외에 화합물 반도체로 구성되는 소자가 포함되고, 그 일례로서 와이드 갭 반도체를 적용한 것이 개시된다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
전자 디바이스나 광 디바이스는, 실리콘을 사용한 트랜지스터를 사용하여 제작되어 있다. 최근에는 실리콘을 사용한 트랜지스터 외에, 산화물 반도체를 사용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다.
액티브 매트릭스형 액정 표시 장치에서는, 각 화소에 트랜지스터가 설치되어 있다. 이와 같은 트랜지스터는, 아몰퍼스 실리콘, 다결정 실리콘 등을 사용하여 구성되어 있는 경우가 많다. 또한, 아몰퍼스 실리콘을 사용하여 구성되어 있는 트랜지스터는, 전계 효과 이동도가 낮지만 액정 표시 장치의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 사용하여 구성되어 있는 트랜지스터는, 전계 효과 이동도가 높지만 액정 표시 장치의 대면적화에는 대응이 곤란하다.
실리콘계 재료를 대체하는 트랜지스터의 구성 재료로서, 산화물 반도체가 주목받고 있다. 왜냐하면, 산화물 반도체를 사용하여 구성되어 있는 트랜지스터는, 아몰퍼스 실리콘을 사용하여 구성되어 있는 트랜지스터보다도 전계 효과 이동도가 높고, 또한 액정 표시 장치의 대면적화에 대응하는 것이 가능하기 때문이다. 예를 들어, 산화물 반도체인, 산화아연, In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 적용하는 기술이 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.
또한, 특허 문헌 3에는, 하지 계면에 비정질 성분을 잔존시킨 산화물 반도체막의 적층을 갖는 트랜지스터가 개시되어 있다.
단, 산화물 반도체를 사용하여 구성되어 있는 트랜지스터에 있어서는, 임계값 전압의 제어가 곤란하다. 구체적으로는, 산화물 반도체에 있어서는, 수소의 일부는 도너로 되어, 캐리어인 전자를 방출한다. 그리고, 산화물 반도체의 캐리어 농도가 높아지면, 게이트와 소스간에 전압을 인가하지 않아도 산화물 반도체에 채널이 형성된다. 즉, 당해 트랜지스터의 임계값 전압이 부(負)방향으로 시프트한다.
전계 효과 이동도가 높아도 임계값 전압값이 높거나, 혹은 임계값 전압값이 마이너스이면, 그 트랜지스터를 포함하는 회로는 제어하는 것이 곤란하다. 임계값 전압값이 높고, 임계값 전압의 절대값이 큰 트랜지스터의 경우에는, 구동 전압이 낮은 상태에서는 트랜지스터로서의 스위칭 기능을 다할 수 없어, 부하로 될 우려가 있다. 또한, 임계값 전압값이 마이너스이면, 게이트 전압이 0V라도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리 온(normally on)으로 되기 쉽다.
n채널형 트랜지스터의 경우, 게이트 전극에 플러스의 전압을 인가하여야 비로소 채널이 형성되어, 드레인 전류가 흘러나가는 트랜지스터가 바람직하다. 구동 전압을 높게 하지 않으면 채널이 형성되지 않는 트랜지스터나, 마이너스의 전압 상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 회로에 사용하는 트랜지스터로서는 부적합하다.
또한, 산화물 반도체에 포함되는 수소를 완전히 제거하는 것은 곤란하다. 그 때문에, 산화물 반도체를 사용하여 구성되는 트랜지스터는, 실리콘계 재료를 사용하여 구성되는 트랜지스터와 비교하여, 임계값 전압의 제어가 곤란하다.
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보 일본 특허 공개 제2011-135066호 공보
상술한 과제를 감안하여, 본 발명의 일 형태의 목적은, 산화물 반도체를 사용하여 구성되는 트랜지스터의 전기적 특성의 변동을 저감하여, 안정화시키는 것이다. 또한, 다른 목적은, 반도체 장치의 신뢰성을 향상시키는 것이다.
본 발명의 일 형태는, 영역에 따라서 결정성이 상이한 산화물 반도체층을 사용하여 트랜지스터를 구성하는 것을 요지로 한다. 구체적으로는, 채널 형성 영역에 있어서의 결정 영역의 비율이 그 밖의 영역에 있어서의 결정 영역의 비율보다도 높은 산화물 반도체층을 사용하여 트랜지스터를 구성한다.
예를 들어, 본 발명의 일 형태는, 게이트층과, 게이트층 위에 형성되어 있는 게이트 절연층과, 게이트 절연층 위에 형성되어 있는 산화물 반도체층과, 산화물 반도체층 위에 격리하여 형성되어 있는 소스 전극층 및 드레인 전극층과, 산화물 반도체층 위의 영역이며, 소스 전극층과 드레인 전극층 사이의 영역에 형성되어 있는 에칭 스톱층을 갖고, 산화물 반도체층은, 에칭 스톱층과의 계면과 중첩되는 제1 영역에 있어서의 결정 영역의 비율이, 소스 전극층 또는 드레인 전극층과의 계면과 중첩되는 제2 영역에 있어서의 결정 영역의 비율보다도 높은 트랜지스터이다.
상기 구성의 트랜지스터에 있어서는, 제1 영역(채널 형성 영역)에 있어서의 결정 영역의 비율이, 제2 영역(그 밖의 영역)에 있어서의 결정 영역의 비율보다도 높다. 환언하면, 제1 영역에 있어서의 결함 밀도가, 제2 영역에 있어서의 결함 밀도보다도 낮다. 그리고, 산화물 반도체층에 포함되는 결함은, 당해 산화물 반도체층에 포함되는 불순물의 트랩 사이트(trap site)로 되기 쉽다. 따라서, 본 발명의 일 형태의 트랜지스터에 있어서는, 제1 영역으로부터 제2 영역으로의 수소 등의 불순물의 확산이 발생하기 쉬운 데 반해, 역방향의 확산(제2 영역으로부터 제1 영역으로의 수소 등의 불순물의 확산)은 발생하기 어렵다. 그 결과, 본 발명의 일 형태의 트랜지스터에 있어서는, 채널 형성 영역에 있어서의 수소 등의 불순물의 농도가 저감되어, 전기적 특성의 안정화 및 신뢰성의 향상을 도모하는 것이 가능하다.
또한, 본 발명의 다른 구성의 하나는, 산화물 반도체층과, 산화물 반도체층 위에 게이트 절연막과, 게이트 절연막 위에 게이트 전극층을 갖고, 산화물 반도체층은, 제1 영역과 제2 영역과 제3 영역을 갖고, 제1 영역은 게이트 전극층과 겹치고, 제1 영역은 제2 영역과 제3 영역 사이에 위치하며, 제1 영역은 비정질 성분보다도 결정 성분의 비율이 많고, 제2 영역 및 제3 영역은 결정 성분보다도 비정질 성분의 비율이 많고, 제2 영역 및 제3 영역은 제1 영역의 수소 농도보다도 높은 것을 특징으로 하는 반도체 장치이다.
상기 구성에 있어서, 하나의 산화물 반도체층의 패턴에 있어서, 결정 성분이 많은 영역과 비정질 성분이 많은 영역을 구분하여 형성한다. 결정 성분이 많은 영역은, 채널 형성 영역으로 되도록 하고, 그 이외의 영역을 비정질 성분이 많아지도록 구성한다. 바람직하게는, 자기 정합적으로 결정 성분이 많은 영역과, 비정질 성분이 많은 영역이 혼재된 산화물 반도체막을 형성한다.
또한, 상기 구성에 있어서, 제2 영역 또는 제3 영역은, 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어, 채널 형성 영역인 제1 영역보다도 도전율은 높다.
채널 형성 영역으로 되는 영역의 산화물 반도체막은, 결정 성분을 많이 포함하고, 그 결정 성분은, c축이 산화물 반도체막의 피형성면의 법선 벡터에 평행한 방향으로 정렬되는 것이 바람직하다. 산화물 반도체막이 결정 성분을 많이 포함함으로써, 채널 형성 영역으로 되는 영역 중의 금속 원자와 산소 원자의 결합 상태가 질서화되어, 산소 결손의 발생을 억제할 수 있다.
또한, 산화물 반도체막은, 산소 결손 외에, 수소에 의해 캐리어인 전자를 생성하는 것이 알려져 있다. 따라서, 채널 형성 영역으로 되는 영역의 산화물 반도체막 중의 수소도 저감하는 것이 바람직하다.
결정 성분을 포함하는 산화물 반도체막의 적어도 일부에 비정질 성분이 많은 영역을 형성하고, 그 비정질 성분이 많은 영역으로 수소를 끌어당겨 포획(인트린식 게터링이라고도 부를 수 있음)하여, 채널 형성 영역으로 되는 영역의 수소 농도를 비정질 성분이 많은 영역의 수소 농도에 비해 저감시킨다. 수소는, 비정질 성분이 많은 영역으로 확산되어, 비정질 성분이 많은 영역에 포획됨으로써 안정화된다.
소수 캐리어 밀도가 매우 작고, 또한 산소 결손, 수소 등의 캐리어 생성원이 저감된 채널 형성 영역을 포함하는 산화물 반도체막을 사용한 트랜지스터는, 오프 전류를 매우 작게 할 수 있다.
또한, 본 명세서에 있어서 「수소」란 수소 원자를 가리키고, 예를 들어 「 수소를 포함한다」라고 기재한 경우, 수소 분자, 탄화 수소, 수산기 및 물 등에 기인한 수소도 포함한다.
또한, 산화물 반도체막 중에 수소를 첨가하면, 도전율이 높아지기 때문에, 비정질 성분이 많은 영역은, 결정 성분이 많은 영역보다 많은 수소를 포함하기 때문에, 비정질 성분이 많은 영역의 도전율은 결정 성분이 많은 영역보다도 높다.
하나의 산화물 반도체막에 있어서 결정 성분이 많은 영역과 비정질 성분이 많은 영역을 구분하여 형성하기 위해서, 우선, 결정 성분을 많이 포함하는 산화물 반도체막을 형성한 후, 산화물 반도체막의 일부를 비정질로 하기 위한 프로세스를 행한다.
결정 성분을 많이 포함하는 산화물 반도체막은, 성막 조건, 예를 들어 피성막 기판의 온도를 200℃ 이상으로 함으로써 얻을 수 있다. 또한, 피성막 기판의 온도가 200℃ 미만이어도 산화물 반도체막의 성막 후에, 200℃ 이상의 가열 처리를 행하면, 결정 성분을 많이 포함하는 산화물 반도체막을 얻을 수 있다. 또한, 산화물 반도체막은 성막 직후에 있어서, 화학 양론적 조성보다 산소가 많은 과포화의 상태로 하는 것이 바람직하기 때문에, 스퍼터 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하고, 산소 분위기(산소 가스 100％)에서 성막을 행하는 것이 보다 바람직하다.
또한, 결정 성분이 많은 산화물 반도체막의 형성은, 구리, 알루미늄, 염소 등의 불순물이 혼입 또는 산화물 반도체막 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체막 표면에 그들 불순물이 부착된 경우에는, 옥살산이나 희불산 등에 노출시키거나, 혹은 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 산화물 반도체막 표면의 불순물을 제거하는 것이 바람직하다.
또한, 반도체 장치의 제작 방법도 본 발명의 하나이며, 그 구성은, 산화물 반도체층 상면에 대하여 개략 수직인 c축을 갖는 결정 성분을 포함하는 산화물 반도체층을 형성하고, 산화물 반도체층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체층의 일부를 비정질로 하고, 비정질로 한 영역과 접하는 소스 전극층 또는 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
산화물 반도체막의 일부를 비정질로 하기 위한 프로세스의 하나로서, 이온 주입 장치 또는 이온 플라즈마 장치를 사용하여 원소의 첨가, 구체적으로는 아르곤 등의 희가스나 산소나 도펀트의 첨가를 행해도 된다. 이온 주입 장치 또는 이온 플라즈마 장치를 사용하면, 산화물 반도체막을 절연층 등이 덮고 있어도, 절연층을 통하여 산화물 반도체막에 아르곤이나 산소나 도펀트의 첨가를 행할 수 있어, 산화물 반도체막의 일부를 비정질로 할 수 있다.
또한, 산화물 반도체막의 일부를 비정질로 하기 위한 프로세스의 하나로서, 아르곤 플라즈마 또는 산소 플라즈마에 노출시켜도 되고, 다른 발명의 구성은, 산화물 반도체층 상면에 대하여 개략 수직인 c축을 갖는 결정 성분을 포함하는 산화물 반도체층을 형성하고, 산화물 반도체층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극층을 형성하고, 산화물 반도체층의 게이트 절연막과 겹치는 영역을 일부 노출시키고, 산화물 반도체층이 노출된 영역을 비정질로 하고, 비정질로 한 영역과 접하는 소스 전극층 또는 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
아르곤 플라즈마 또는 산소 플라즈마에 노출시켜 산화물 반도체막의 일부를 비정질로 하는 경우에 있어서는, 노출되어 있는 산화물 반도체막의 표면 근방만이 비정질로 되고, 그 하방에는 결정 성분을 잔존시킨다. 산화물 반도체막의 막 두께가 얇은 경우에는, 노출되어 있는 영역이 비정질 성분이 많은 영역으로 되지만, 비정질로 하는 영역이 얇고, 또한, 산화물 반도체막의 막 두께가 두꺼운 경우에는, 표층만이 비정질로 되고, 다른 영역이 결정 성분이 많은 영역으로 된다. 단, 플라즈마에 노출된 영역은, 플라즈마에 노출되지 않은 영역(예를 들어 채널 형성 영역)보다도 비정질 성분의 비율이 높고, 또한, 결정 성분의 비율이 낮은 영역이며, 소스 영역 또는 드레인 영역으로서 기능시킬 수 있다.
또한, 산화물 반도체막의 일부를 비정질로 하기 위한 프로세스 후에 열처리를 행하면, 재결정화되어 결정성이 향상되지만, 재결정화된 영역은, 채널 형성 영역과 비교하면 결정성이 낮다. 이 특징도 본 발명의 하나이며, 그 구성은, 산화물 반도체층과, 산화물 반도체층 위에 게이트 절연막과, 게이트 절연막 위에 게이트 전극층을 갖고, 산화물 반도체층은, 제1 영역과 제2 영역과 제3 영역을 갖고, 제1 영역은 게이트 전극층과 겹치고, 제1 영역은 제2 영역과 제3 영역 사이에 위치하며, 제1 영역은 제2 영역 및 제3 영역보다도 결정성이 높은 것을 특징으로 하는 반도체 장치이다.
상기 구성에 있어서, 제2 영역 또는 제3 영역은, 소스 전극층 또는 드레인 전극층과 전기적으로 접속되고, 소스 전극층 또는 드레인 전극층과 접하는 제2 영역 또는 제3 영역의 계면 근방은 비정질이며, 그 계면 근방의 수소 농도는, 제1 영역의 수소 농도보다도 높은 것을 특징의 하나로 하고 있다.
또한, 산화물 반도체막의 일부를 비정질로 하기 위한 프로세스의 하나로서, 높은 전력 파워로 스퍼터링을 행해도 된다. 예를 들어, 산화물 반도체막의 일부의 영역 위에 접하여, 배선 형성을 위한 도전막을 성막할 때에, 스퍼터링을 행하여 산화물 반도체막의 일부를 비정질로 한다. 이 경우, 도전막의 성막 조건에 따라서 산화물 반도체막의 일부를 비정질로 할 수 있기 때문에, 공정수를 증가하지 않고 산화물 반도체막의 일부를 비정질로 할 수 있다.
또한, 산화물 반도체막의 일부를 비정질로 하기 위한 프로세스를 행함으로써, 결정 성분이 많은 영역과 비교하여, 비정질 성분이 많은 영역의 산소 결손이 많아진다. 이 산소 결손은, 산화물 반도체막의 상방 또는 하방에 산소 과잉의 절연층을 형성하고, 열처리 등에 의해 산소를 산화물 반도체막으로 확산시킴으로써 저감한다.
또한, 상기 산화물 반도체막의 결정 성분이 많은 영역에서의 밀도는, 6.0g/㎤보다 높고 6.375g/㎤ 미만이다. 막 밀도가 작으면 산소나 수소가 확산되는 양이 많아진다.
또한, 6.375g/㎤의 밀도 수치는, In2O3 : Ga2O3 : ZnO=1 : 1 : 2[mol수비](In : Ga : Zn=1 : 1 : 1[원자수비])의 조성인 In-Ga-Zn-O 화합물의 밀도 이론값이다. 또한, 산화물 반도체막의 조성은, X선 광전자 분광법(XPS : X-ray Photoelectron Spectroscopy)을 사용하여 측정할 수 있다.
또한, 산화물 반도체막의 막 밀도는, 러더퍼드 후방 산란법(RBS : Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR : X-Ray Reflection)에 의해 측정할 수 있다.
또한, 산화물 반도체막에 사용하는 재료로서는, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn계 산화물이란, In, Ga 및 Zn을 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 불문한다. 또한, In, Ga 및 Zn 이외의 금속 원소가 포함되어 있어도 된다.
예를 들어, In : Ga : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3) 혹은In : Ga : Zn=2 : 2 : 1(=2/5 : 2/5 : 1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In : Sn : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3), In : Sn : Zn=2 : 1 : 3(=1/3 : 1/6 : 1/2) 혹은 In : Sn : Zn=2 : 1 : 5(=1/4 : 1/8 : 5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 된다. 단, 이것에 한정되는 것은 아니다.
또한, 결정 성분이 많은 영역을 채널 형성 영역으로 하는 트랜지스터의 구조로서는, 특별히 한정되지 않고, 예를 들어, 톱 게이트형 트랜지스터, 보텀 게이트형 트랜지스터를 적절히 적용할 수 있다. 또한, 백 게이트 전극을 형성해도 되고, 백 게이트 전극에 전압을 인가함으로써 트랜지스터의 노멀리 오프화를 확실한 것으로 할 수 있다.
본 발명의 일 형태는, 트랜지스터 혹은 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체막으로 채널 형성 영역이 형성되는, 트랜지스터 혹은 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치나 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
산화물 반도체막의 채널 형성 영역으로부터 비정질 성분이 많은 영역으로 수소를 끌어당겨 고정화시켜, 채널 형성 영역의 수소를 최대한 제거함으로써, 고순도화된 I형(진성 반도체) 또는 그것에 가깝게 할 수 있다. I형으로 함으로써, 트랜지스터의 임계값 전압값을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
노멀리 오프의 스위칭 소자를 실현할 수 있으면, 그것을 사용하여 저소비 전력의 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 트랜지스터의 구조예를 도시하는 상면도 및 단면도.
도 2a 내지 도 2c는 트랜지스터의 제작 공정예를 도시하는 단면도.
도 3a 내지 도 3c는 트랜지스터의 제작 공정예를 도시하는 단면도.
도 4a 내지 도 4c는 표시 장치의 일례를 도시하는 도면.
도 5a, 도 5b는 표시 장치의 일례를 도시하는 도면.
도 6a, 도 6b는 표시 장치의 일례를 도시하는 도면.
도 7a, 도 7b는 이미지 센서의 일례를 도시하는 도면.
도 8a, 도 8b는 기억 장치의 일례를 도시하는 도면.
도 9의 (a) 내지 (c)는 과잉 산소의 이동의 계산에 사용한 모델도.
도 10은 도 9의 모델도의 계산 결과를 도시하는 도면.
도 11의 (a) 내지 (c)는 산소 결손의 이동의 계산에 사용한 모델도.
도 12는 도 11의 (a) 내지 (c)의 모델도의 계산 결과를 도시하는 도면.
도 13a 내지 도 13e는 본 발명의 일 형태를 도시하는 공정 단면도 및 상면도.
도 14a 내지 도 14e는 본 발명의 일 형태를 도시하는 단면도.
도 15a 내지 도 15d는 본 발명의 일 형태를 도시하는 단면도.
도 16a, 도 16b는 본 발명의 일 형태를 도시하는 단면도.
도 17a, 도 17b는 본 발명의 일 형태를 도시하는 단면도.
도 18a 내지 도 18c는 반도체 장치의 일 형태를 도시하는 단면도, 상면도 및 회로도.
도 19는 반도체 장치의 일 형태를 도시하는 사시도.
도 20은 반도체 장치의 일 형태를 도시하는 단면도.
도 21a 내지 도 21c는 반도체 장치의 일 형태를 설명하는 블록도 및 그 일부의 회로도.
도 22a 내지 도 22c는 전자 기기를 설명하는 도면.
도 23a 내지 도 23c는 전자 기기를 설명하는 도면.
도 24a 내지 도 24c는 전자 기기를 설명하는 도면.
본 발명이 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있다는 것을, 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시 형태 1)
이하에서는, 본 발명의 일 형태에 대하여 상세하게 설명한다.
<1. 트랜지스터>
본 발명의 일 형태에 관한 트랜지스터의 구조예 및 제작 공정예에 대하여 도 1a 내지 도 3c를 참조하여 설명한다.
<1-1. 트랜지스터의 구조예>
도 1a 및 도 1b는 본 발명의 일 형태에 관한 트랜지스터의 구조예를 도시하는 도면이다. 구체적으로는, 도 1a는 당해 트랜지스터의 상면도이고, 도 1b는 도 1a에 도시하는 A-B선에 있어서의 당해 트랜지스터의 단면도이다.
도 1a, 도 1b에 도시한 트랜지스터는, 기판(100) 위에 형성되어 있는 게이트층(1)과, 게이트층(1) 위에 형성되어 있는 게이트 절연층(2)과, 게이트 절연층(2) 위에 형성되어 있는 산화물 반도체층(3)과, 산화물 반도체층(3) 위에 격리하여 형성되어 있는 소스 전극층(4) 및 드레인 전극층(5)과, 산화물 반도체층(3) 위의 영역이며, 소스 전극층(4)과 드레인 전극층(5) 사이의 영역에 형성되어 있는 에칭 스톱층(6)을 갖는다. 단적으로 설명하면, 도 1a, 도 1b에 도시한 트랜지스터는, 에칭 스톱층(6)이 형성되어 있는 역스태거형(에칭 스톱형, 채널 스톱형)의 트랜지스터이다.
또한, 도 1a, 도 1b에 도시한 트랜지스터에서는, 에칭 스톱층(6)이 산화물 반도체층(3) 위의 영역이며, 소스 전극층(4)과 드레인 전극층(5) 사이의 영역뿐만 아니라 산화물 반도체층(3)의 단부와 소스 전극층(4)과 드레인 전극층(5) 사이에도 형성되어 있다. 환언하면, 소스 전극층(4) 및 드레인 전극층(5)은, 에칭 스톱층(6)에 형성되어 있는 개구에 있어서 산화물 반도체층(3)과 접하고 있다.
또한, 도 1a, 도 1b에 도시한 트랜지스터에 있어서의 산화물 반도체층(3)에서는, 에칭 스톱층(6)과의 계면과 중첩되는 영역(7)과, 소스 전극층(4) 또는 드레인 전극층(5)과의 계면과 중첩되는 영역(8)에서 결정성이 상이하다. 구체적으로는, 영역(7)에 있어서의 결정 영역의 비율이, 영역(8)에 있어서의 결정 영역의 비율보다도 높다. 또한, 영역(7)은, 게이트층(1)과 소스 전극층(4) 사이의 전압에 따라서 채널이 형성되는 영역의 전부 또는 대부분을 포함하는 영역이다.
즉, 도 1a, 도 1b에 도시한 트랜지스터에 있어서는, 채널의 전부 또는 대부분이 형성되는 영역(7)에 있어서의 결함 밀도가, 영역(8)에 있어서의 결함 밀도보다도 낮다. 여기서, 산화물 반도체층(3)에 포함되는 결함은, 산화물 반도체층(3)에 포함되는 수소 등의 불순물의 트랩 사이트로 되기 쉽다. 따라서, 도 1a, 도 1b에 도시한 트랜지스터에 있어서는, 영역(8)으로부터 영역(7)으로의 수소 등의 불순물의 확산이 발생하기 쉬운 데 반해, 영역(7)으로부터 영역(8)으로의 당해 불순물의 확산은 발생하기 어렵다. 그 결과, 도 1a, 도 1b에 도시한 트랜지스터에 있어서는, 영역(7)에 있어서의 수소 등의 불순물의 농도가 저감되어, 전기적 특성의 안정화 및 신뢰성의 향상을 도모하는 것이 가능하다.
또한, 도 1a, 도 1b에 도시한 트랜지스터에 있어서는, 스위칭 특성의 개선을 도모하는 것이 가능하다. 이하, 구체적으로 설명한다.
산화물 반도체에 채널이 형성되는 트랜지스터는, 가공 조건 또는 열처리 조건에 의해 전기적 특성이 변화되는 경우가 있다. 당해 변화는, 당해 산화물 반도체의 형성 공정 시에 불순물(염소, 불소, 붕소, 또는 수소 등)이 혼입되거나, 또는 당해 산화물 반도체로부터 산소가 탈리하는 것 등에 기인한다. 그리고, 이와 같은 혼입 또는 탈리는 산화물 반도체의 단부에 있어서 현재화되기 쉽다. 즉, 산화물 반도체에 채널이 형성되는 트랜지스터에 있어서는, 당해 산화물 반도체의 단부가 저저항 영역으로 되고, 당해 저저항 영역에 트랜지스터의 기생 채널이 형성되기 쉽다. 또한, 당해 트랜지스터에 있어서는, 게이트와 중첩되는 영역의 산화물 반도체이며 게이트와 소스간의 전압에 따라서 소스와 드레인간의 최단 경로에 형성되는 채널(전자의 채널이라고도 함)과, 당해 기생 채널(후자의 채널이라고도 함)의 2종의 채널이 형성될 수 있게 된다.
2종의 채널이 형성될 수 있는 트랜지스터에 있어서는, 대부분의 경우, 각각의 채널이 형성되는 게이트와 소스간의 임계값 전압이 상이하다. 전형적으로는, 전자의 채널이 형성되는 임계값 전압은, 후자의 채널이 형성되는 임계값 전압보다도 높다. 그리고, 전자의 채널의 전류 구동 능력은, 후자의 채널의 전류 구동 능력보다도 높다. 따라서, 오프 상태에 있는 당해 트랜지스터의 게이트와 소스간의 전압을 상승시킨 경우, 소스와 드레인간의 전류가 2단계의 변화를 하게 된다. 구체적으로는, 후자의 채널이 형성되는 임계값 전압의 근방에 있어서 1단계째의 변화(소스와 드레인간의 전류의 증가)가 확인되고, 또한, 전자의 채널이 형성되는 임계값 전압의 근방에 있어서 2단계째의 변화(소스와 드레인간의 전류의 증가)가 확인되게 된다.
여기서, 도 1a, 도 1b에 도시한 트랜지스터에 있어서는, 에칭 스톱층(6)이 산화물 반도체층(3)의 단부와 소스 전극층(4)과 드레인 전극층(5) 사이에 형성되어 있다. 그 때문에, 설령, 산화물 반도체층(3)의 단부의 영역이 저저항 영역으로 되는 경우라도, 도 1a, 도 1b에 도시한 트랜지스터에 있어서는 기생 채널이 형성되는 일이 없다. 즉, 도 1a, 도 1b에 도시한 트랜지스터에 있어서는, 스위칭 특성의 개선을 도모하는 것이 가능하다.
또한, 스위칭 특성의 개선을 도모하는 것이 가능한 구조는, 도 1a, 도 1b에 도시한 구조에 한정되지 않는다. 애당초 산화물 반도체의 단부에 기생 채널이 형성되는 것은, 당해 단부와 전기적으로 접속되는 트랜지스터의 소스 및 드레인이 존재하기 때문이다. 따라서, 소스 전극층(4)과 드레인 전극층(5) 중 적어도 하나가 산화물 반도체층(3)의 단부에 전기적으로 접속되어 있지 않으면, 트랜지스터의 스위칭 특성의 개선을 도모하는 것이 가능하다. 예를 들어, 소스 전극층(4) 및 드레인 전극층(5) 중 적어도 하나가 산화물 반도체층(3)의 측면에 접하지 않는 구조의 트랜지스터이면, 스위칭 특성의 개선을 도모하는 것이 가능하다.
<1-1-1. 기판(100)의 구체예>
기판(100)으로서는, 트랜지스터의 제조 공정 시에 있어서의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 기판이면 어떤 기판을 적용해도 된다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 기판(100)으로서, 가요성 기판을 사용해도 된다. 또한, 기판(100)에 포함되는 불순물이 후에 형성되는 산화물 반도체층에 혼입되는 것을 방지하기 위해서, 기판(100) 위에 절연층을 형성하는 것도 가능하다.
<1-1-2. 게이트층(1)의 구체예>
게이트층(1)으로서, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소 또는 이들 원소를 성분으로 하는 합금을 포함하는 막을 적용할 수 있다. 또한, 이들 막의 적층을 적용할 수도 있다.
또한, 게이트층(1)으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막, 또는 금속 질화막(InN, SnN 등)을 적용할 수도 있다. 이들 막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트로서 사용한 경우, 트랜지스터의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
<1-1-3. 게이트 절연층(2)의 구체예>
게이트 절연층(2)으로서, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 또는 산화갈륨막 등을 적용할 수 있다. 또한, 이들 재료의 적층을 적용할 수도 있다. 또한, 산화질화실리콘, 산화질화알루미늄이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것을 말한다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것을 말한다.
특히, 게이트 절연층(2)으로서, 산화알루미늄막을 포함하는 층을 적용하는 것이 바람직하다. 산화알루미늄막은, 수소 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단(블로킹) 효과가 높다. 따라서, 게이트 절연층(2)으로서 산화알루미늄막을 포함하는 층을 적용함으로써, 산화물 반도체층(3)으로부터의 산소의 탈리를 방지함과 함께, 산화물 반도체층(3)에의 수소 등의 불순물의 혼입을 방지할 수 있다.
또한, 게이트 절연층(2)으로서, 산화하프늄막, 산화이트륨막, 하프늄실리케이트(HfSixOy(x>0, y>0))막, 질소가 첨가된 하프늄실리케이트막, 하프늄알루미네이트(HfAlxOy(x>0, y>0))막, 또는 산화란탄막 등(소위 high-k 재료를 포함하는 막)을 포함하는 막을 적용할 수도 있다. 이와 같은 막을 사용함으로써 게이트 누설 전류의 저감이 가능하다.
<1-1-4. 산화물 반도체층(3)의 구체예>
<(1) 재료에 대하여>
산화물 반도체층(3)으로서, 적어도 인듐을 포함하는 막을 적용할 수 있다. 특히, 인듐과 아연을 포함하는 막을 적용하는 것이 바람직하다. 또한, 트랜지스터의 전기 특성의 변동을 저감하기 위한 스테빌라이저(stabilizer)로서, 그들 외에 갈륨을 갖는 막을 적용하는 것이 바람직하다.
또한, 산화물 반도체층(3)으로서, 주석, 하프늄, 알루미늄, 혹은 지르코늄, 또는 란타노이드인, 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 혹은 루테튬 중 어느 1종 또는 복수종을 스테빌라이저로서 포함하는 막을 적용할 수도 있다.
예를 들어, 산화물 반도체층(3)으로서, 산화인듐막, 2원계 금속의 산화물인 In-Zn계 산화물막, In-Mg계 산화물막, In-Ga계 산화물막, 3원계 금속의 산화물인 In-Ga-Zn계 산화물막, In-Al-Zn계 산화물막, In-Sn-Zn계 산화물막, In-Hf-Zn계 산화물막, In-La-Zn계 산화물막, In-Ce-Zn계 산화물막, In-Pr-Zn계 산화물막, In-Nd-Zn계 산화물막, In-Sm-Zn계 산화물막, In-Eu-Zn계 산화물막, In-Gd-Zn계 산화물막, In-Tb-Zn계 산화물막, In-Dy-Zn계 산화물막, In-Ho-Zn계 산화물막, In-Er-Zn계 산화물막, In-Tm-Zn계 산화물막, In-Yb-Zn계 산화물막, In-Lu-Zn계 산화물막, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물막, In-Hf-Ga-Zn계 산화물막, In-Al-Ga-Zn계 산화물막, In-Sn-Al-Zn계 산화물막, In-Sn-Hf-Zn계 산화물막, In-Hf-Al-Zn계 산화물막을 적용할 수 있다.
여기서, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 된다.
또한, 산화물 반도체층(3)을 구성하는 산소의 일부는 질소로 치환되어도 된다.
<(2) 결정 구조에 대하여>
상술한 바와 같이 산화물 반도체층(3)은, 영역에 따라서 결정 영역의 비율이 상이한 막이며, 예를 들어 비정질 영역과 결정 영역이 혼재되는 산화물 반도체막이다. 당해 결정 영역에 있어서, 산화물 반도체가 취하는 결정 구조는 특정한 구조에 한정되지 않는다.
산화물 반도체막은 결정 영역에 예를 들어, CAAC(C Axis Aligned Crystal), 다결정, 미결정을 갖는다. 미결정은 CAAC보다도 결함 준위 밀도가 높다. 또한, CAAC를 갖는 산화물 반도체를, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라 부른다.
산화물 반도체막의 결정 영역은, 예를 들어 CAAC-OS를 가져도 된다. CAAC-OS는, 예를 들어, c축 배향하고, a축 또는/및 b축은 거시적으로 정렬되어 있지 않다.
산화물 반도체막은 결정 영역에, 예를 들어 미결정을 가져도 된다. 또한, 미결정을 갖는 산화물 반도체를, 미결정 산화물 반도체라 칭한다. 미결정 산화물 반도체를 갖는 산화물 반도체막은 결정 영역에, 예를 들어 1㎚ 이상 10㎚ 미만의 크기의 미결정(나노 결정이라고도 함)을 막 중에 포함한다. 또는, 미결정 산화물 반도체를 갖는 산화물 반도체막은 결정 영역에, 예를 들어 1㎚ 이상 10㎚ 미만의 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체를 갖고 있다.
산화물 반도체막은 비정질 영역에, 적어도 비정질부를 갖는다. 예를 들어, 비정질 영역에 미결정을 갖고 있어도 된다. 또한, 비정질부를 갖는 산화물 반도체를, 비정질 산화물 반도체라 칭한다. 비정질부는, 미결정, CAAC보다도 결함 준위 밀도가 높다. 비정질 산화물 반도체를 갖는 산화물 반도체막은 비정질 영역이, 예를 들어 원자 배열이 무질서하며, 결정 성분을 갖지 않다. 또는, 비정질 산화물 반도체를 갖는 산화물 반도체막은 비정질 영역이, 예를 들어 완전한 비정질이며, 결정부를 갖지 않다.
또한, 산화물 반도체막이, CAAC-OS, 미결정 산화물 반도체, 비정질 산화물 반도체의 혼합막이어도 된다. 혼합막은, 예를 들어 비정질 산화물 반도체의 영역과, 미결정 산화물 반도체의 영역과, CAAC-OS의 영역을 갖는다.
또한, 산화물 반도체막은 결정 영역에, 예를 들어 단결정을 가져도 된다.
산화물 반도체막은, 복수의 결정부를 갖고, 당해 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되어 있는 것이 바람직하다. 또한, 상이한 결정부간에서, 각각 a축 및 b축의 방향이 상이해도 된다. 그와 같은 산화물 반도체막의 일례로서는, CAAC-OS막이 있다. 결정 영역에 있어서 CAAC-OS막을 적용할 수 있다. 이하, CAAC-OS막에 대하여 상세하게 설명한다.
CAAC-OS막은 완전한 비정질은 아니다. CAAC-OS막은, 예를 들어 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체를 갖고 있다. 또한, 당해 결정부는, 1변이 100㎚ 미만의 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM : Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계, 결정부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 명확한 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그 때문에, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, 예를 들어 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 되도록 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 금속 원자가 삼각 형상 또는 육각형 형상으로 배열되고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에서, 각각 a축 및 b축의 방향이 상이해도 된다. 본 명세서에 있어서, 간단히 수직이라 기재하는 경우, 80° 이상 100° 이하, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 간단히 평행이라 기재하는 경우, -10° 이상 10° 이하, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면 근방에 대하여 표면 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 되도록 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부는, 성막하였을 때, 또는 성막 후에 가열 처리 등의 결정화 처리를 행하였을 때에 형성된다. 따라서, 결정부의 c축은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 되도록 정렬된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의해 전기 특성의 변동이 작다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, CAAC-OS막에 있어서의 산소의 탈리는, 당해 막의 측면(단면)으로부터 발생하기 쉽다(이 점에 대해서는, 하기의 <보충 : 산화물 반도체층으로부터의 산소의 탈리에 대하여>에 있어서 상세하게 설명한다). 따라서, 산화물 반도체층(3)으로서, CAAC-OS막을 적용하는 경우에는, 도 1a, 도 1b에 도시한 바와 같이 에칭 스톱층(6)이 산화물 반도체층(3)의 단부와 소스 전극층(4)과 드레인 전극층(5) 사이에 형성되어 있는 구성의 트랜지스터가 바람직하다. 당해 트랜지스터에 있어서의 기생 채널의 형성을 방지하는 것이 가능하기 때문이다.
<(3) 층 구조에 대하여>
산화물 반도체층(3)으로서, 단일층을 포함하는 산화물 반도체막뿐만 아니라 복수종의 산화물 반도체막의 적층을 적용할 수 있다. 예를 들어, 비정질 산화물 반도체막, 다결정 산화물 반도체막 및 CAAC-OS막 중 적어도 2종을 포함하는 층을 산화물 반도체층(3)으로서 적용할 수 있다.
또한, 조성이 상이한 산화물 반도체막의 적층으로 이루어지는 층을 산화물 반도체층(3)으로서 적용할 수도 있다. 구체적으로는, 게이트 절연층(2)과 접하는 제1 산화물 반도체막(이하, 하층이라고도 함)과, 소스 전극층(4), 드레인 전극층(5) 및 에칭 스톱층(6)과 접하고, 또한 제1 산화물 반도체막과 조성이 상이한 제2 산화물 반도체막(이하, 상층이라고도 함)을 포함하는 층을 산화물 반도체층(3)으로서 적용할 수도 있다.
예를 들어, 하층 및 상층이 모두 인듐, 갈륨 및 아연을 포함하여 구성되는 경우에는, 하층에 있어서의 인듐 농도를 상층에 있어서의 인듐 농도보다도 높게 하고, 또한 상층에 있어서의 갈륨 농도를 하층에 있어서의 갈륨 농도보다도 높게 하는 것, 또는/및, 하층에 있어서의 인듐 농도를 하층에 있어서의 갈륨 농도보다도 높게 하고, 또한 상층에 있어서의 갈륨 농도를 상층에 있어서의 인듐 농도보다도 높게 하는 것이 바람직하다.
이에 의해, 산화물 반도체층(3)을 갖는 트랜지스터의 이동도의 향상 및 기생 채널의 형성의 억제를 도모하는 것이 가능해진다. 구체적으로는, 하층의 인듐 농도를 높게 함으로써 당해 트랜지스터의 이동도의 향상을 도모하는 것이 가능하다. 이것은, 산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고 있어, In의 함유율을 높게 함으로써 s 궤도의 오버랩이 많아지는 것에 기인한다. 또한, 상층의 갈륨 농도를 높게 함으로써 산소의 탈리를 억제하여, 상층에 있어서의 기생 채널의 형성을 억제하는 것이 가능하다. 이것은, Ga가 In과 비교하여 산소 결손의 형성 에너지가 커서, 산소 결손이 발생하기 어려운 것에 기인한다.
<1-1-4. 소스 전극층(4) 및 드레인 전극층(5)의 구체예>
소스 전극층(4) 및 드레인 전극층(5)으로서, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소, 이들 원소를 성분으로 하는 합금, 또는 이들 원소를 포함하는 질화물을 포함하는 막을 적용할 수 있다. 또한, 이들 막의 적층을 적용할 수도 있다.
또한, 소스 전극층(4) 및 드레인 전극층(5)으로서, 투광성을 갖는 도전막을 적용할 수도 있다. 예를 들어, 산화인듐 산화주석(In2O3-SnO2)막, 산화인듐 산화아연(In2O3-ZnO)막, 또는 이들에 산화실리콘을 포함시킨 막을 적용할 수 있다.
<1-1-5. 에칭 스톱층(6)의 구체예>
에칭 스톱층(6)으로서, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 또는 산화갈륨막 등을 적용할 수 있다. 또한, 이들 재료의 적층을 적용할 수도 있다.
특히, 에칭 스톱층(6)으로서, 산화알루미늄막을 포함하는 층을 적용하는 것이 바람직하다. 에칭 스톱층(6)으로서 산화알루미늄막을 포함하는 층을 적용함으로써, 산화물 반도체층(3)으로부터의 산소의 탈리를 방지함과 함께, 산화물 반도체층(3)에의 수소 등의 불순물의 혼입을 방지할 수 있기 때문이다.
<1-2. 트랜지스터의 제작 공정예>
도 2a 내지 도 2c, 도 3a 내지 도 3c는 도 1a 및 도 1b에 도시한 트랜지스터의 제작 공정예를 도시하는 도면이다. 구체적으로는, 도 2a 내지 도 2c, 도 3a 내지 도 3c는 당해 트랜지스터의 제작 공정을 도시하는 단면도이다.
<(1) 게이트층(1)의 형성(도 2a)>
우선, 기판(100) 위에 도전막을 성막한다. 계속해서, 당해 도전막 위에 포토리소그래피법을 사용하여 마스크를 형성한다. 그리고, 당해 마스크로 덮여져 있지 않은 부분의 도전막을 에칭에 의해 제거한다. 그 결과, 게이트층(1)이 형성된다.
당해 도전막은, 스퍼터링법 등을 사용하여 성막할 수 있다. 또한, 당해 도전막의 성막 전 혹은 성막 후 또는 게이트층(1)의 형성 후에 열처리를 행해도 된다. 예를 들어, 고온의 가스를 사용하여 열처리를 행하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의해, 650℃, 1분 내지 5분간의 열처리를 행해도 된다. 또한, GRTA에 있어서의 고온 가스에는, 아르곤 등의 희가스 또는 질소 등의 불활성 기체를 사용한다. 또한, 전기로에 의해, 500℃, 30분 내지 1시간, 열처리를 행해도 된다.
<(2) 게이트 절연층(2)의 형성(도 2b)>
계속해서, 기판(100) 및 게이트층(1) 위에 게이트 절연층(2)을 성막한다.
게이트 절연층(2)은, 플라즈마 CVD법, 스퍼터링법 등을 사용하여 성막할 수 있다. 또한, 게이트 절연층(2)의 형성 후에, 물 또는 수소의 함유량의 저감을 목적으로 한 열처리를 행해도 된다. 예를 들어, 감압 하 또는 불활성 분위기 하에 있어서, 300℃ 이상 700℃ 이하, 1시간 이하의 열처리를 행하면 된다. 이에 의해, 후에 형성되는 산화물 반도체층(3)에의 수소의 혼입을 억제할 수 있다.
또한, 게이트 절연층(2)이 산화알루미늄막을 포함하는 경우, 스퍼터링법 등을 사용하여 직접 성막하는 것, 또는 알루미늄막을 성막한 후에 산화 처리를 행함으로써 당해 산화알루미늄막을 형성할 수 있다. 또한, 당해 산화 처리로서는, 산소 플라즈마 처리 또는 산소 도핑 처리 등을 들 수 있다.
또한, 산화알루미늄막은 블로킹 기능이 높다. 따라서, 산화알루미늄막을 포함하는 게이트 절연층(2)이 형성되는 경우에는, 물 또는 수소의 함유량의 저감을 목적으로 한 열처리를 당해 산화알루미늄막의 형성 전에 행하는 것이 바람직하다. 구체적으로는, 게이트 절연층(2)을 구성하는 산화알루미늄막 이외의 절연막의 성막 후이며 당해 산화알루미늄막의 성막 전, 또는, 알루미늄막의 성막 후이며 당해 알루미늄막에 대한 산화 처리가 행해지기 전에 당해 열처리를 행하는 것이 바람직하다. 이에 의해, 형성되는 게이트 절연층(2)에 있어서의 물 또는 수소의 함유량의 저감을 효과적으로 도모할 수 있다.
<(3) 산화물 반도체층(3)의 형성(도 2c)>
계속해서, 게이트 절연층(2) 위에 산화물 반도체막을 성막한다. 계속해서, 당해 산화물 반도체막 위에 포토리소그래피법을 사용하여 마스크를 형성한다. 그리고, 당해 마스크에 의해 덮여져 있지 않은 부분의 산화물 반도체막을 에칭에 의해 제거한다. 그 결과, 산화물 반도체층(3)이 형성된다.
당해 산화물 반도체막은, 스퍼터링법 등을 사용하여 성막할 수 있다. 또한, 당해 산화물 반도체막에 산소가 많이 포함되는 조건(예를 들어, 산소 100％의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)에서 행하는 것이 바람직하다. 이에 의해, 당해 산화물 반도체막에 포함되는 산소의 양을 많게 할(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학 양론적 조성에 대하여, 산소의 함유량이 과잉된 영역이 포함될) 수 있다. 또한, 산화물 반도체막의 결정성을 높이기 위해서 당해 성막을 기판(100)을 가열한 상태에서 행해도 된다.
또한, 당해 산화물 반도체막의 형성 후 또는 산화물 반도체층(3)의 형성 후에, 물 또는 수소의 함유량의 저감을 목적으로 한 열처리를 행해도 된다. 예를 들어, 감압 하 또는 불활성 분위기 하에서, 300℃ 이상 700℃ 이하, 1시간 이하의 열처리를 행하면 된다. 또한, 게이트 절연층(2)이 산소를 포함하는 절연층인 경우, 이 열처리에 의해 게이트 절연층(2)에 포함되는 산소가 당해 산화물 반도체막 또는 산화물 반도체층(3)에 공급될 수 있다. 그 때문에, 당해 열처리에 의해 당해 산화물 반도체막 또는 산화물 반도체층(3)에 산소 결손이 발생하는 경우라도, 게이트 절연층(2)으로부터의 산소 공급에 의해 당해 산소 결손을 보충하는 것이 가능하다.
<(4) 에칭 스톱층(6)의 형성(도 3a)>
계속해서, 게이트 절연층(2) 및 산화물 반도체층(3) 위에 절연막을 성막한다. 계속해서, 당해 절연막 위에 포토리소그래피법을 사용하여 마스크를 형성한다. 그리고, 당해 마스크에 의해 덮여져 있지 않은 부분의 절연막을 에칭에 의해 제거한다. 그 결과, 에칭 스톱층(6)이 형성된다.
당해 절연막은, 플라즈마 CVD법, 스퍼터링법 등을 사용하여 성막할 수 있다. 또한, 에칭 스톱층(6)의 형성 후에, 물 또는 수소의 함유량의 저감을 목적으로 한 열처리를 행해도 된다. 예를 들어, 감압 하 또는 불활성 분위기 하에 있어서, 300℃ 이상 700℃ 이하, 1시간 이하의 열처리를 행하면 된다. 이에 의해, 산화물 반도체층(3)에의 수소의 혼입을 억제할 수 있다.
또한, 에칭 스톱층(6)이 산화알루미늄막을 포함하는 경우, 스퍼터링법 등을 사용하여 직접 성막하는 것, 또는 알루미늄막을 성막한 후에 산화 처리를 행함으로써 당해 산화알루미늄막을 형성할 수 있다. 또한, 당해 산화 처리로서는, 산소 플라즈마 처리 또는 산소 도핑 처리 등을 들 수 있다.
또한, 산화알루미늄막은 블로킹 기능이 높다. 따라서, 산화알루미늄막을 포함하는 에칭 스톱층(6)이 형성되는 경우에는, 물 또는 수소의 함유량 저감을 목적으로 한 열처리를 당해 산화알루미늄막의 형성 전에 행하는 것이 바람직하다. 구체적으로는, 에칭 스톱층(6)을 구성하는 산화알루미늄막 이외의 절연막의 성막 후이며 당해 산화알루미늄막의 성막 전, 또는, 알루미늄막의 성막 후이며 당해 알루미늄막에 대한 산화 처리가 행해지기 전에 당해 열처리를 행하는 것이 바람직하다. 이에 의해, 형성되는 에칭 스톱층(6)에 있어서의 물 또는 수소의 함유량 저감을 효과적으로 도모할 수 있다.
<(5) 산화물 반도체층(3)의 결정성 제어(도 3b)>
계속해서, 플라즈마 처리를 행한다. 또한, 당해 플라즈마 처리에 있어서는, 가스종으로서 아르곤, 질소 등의 불활성 가스 또는 산소 가스 등을 사용한다. 이에 의해, 산화물 반도체층(3)의 특정 영역에 포함되는 결정이 비정질화된다. 구체적으로는, 에칭 스톱층(6)으로 덮여져 있지 않은 영역(8)에 포함되는 결정이 비정질화된다. 그 결과, 에칭 스톱층(6)으로 덮여져 있는 영역(7)에 있어서의 결정 영역의 비율이, 영역(8)에 있어서의 결정 영역의 비율보다도 높아진다.
<(6) 소스 전극층(4) 및 드레인 전극층(5)의 형성(도 3c)>
계속해서, 산화물 반도체층(3) 및 에칭 스톱층(6) 위에 도전막을 성막한다. 계속해서, 당해 도전막 위에 포토리소그래피법을 사용하여 마스크를 형성한다. 그리고, 당해 마스크로 덮여져 있지 않은 부분의 도전막을 에칭에 의해 제거한다. 그 결과, 소스 전극층(4) 및 드레인 전극층(5)이 형성된다.
당해 도전막은, 스퍼터링법 등을 사용하여 성막할 수 있다. 또한, 스퍼터링법을 사용하여 당해 도전막을 성막하는 경우에는, 조건 설정에 의해, 산화물 반도체층(3)의 영역(8)에 포함되는 결정을 비정질화하는 것이 가능하다. 예를 들어, 스퍼터링의 파워를 높게 함으로써 영역(8)의 비정질화를 촉진하는 것이 가능하다. 이 경우에는, 상기 <(5) 산화물 반도체층(3)의 결정성 제어>의 공정을 생략하는 것도 가능하다.
<2. 반도체 장치>
이하에서는, 상술한 트랜지스터를 사용하여 구성되는 반도체 장치의 구체예에 대하여 도 4a 내지 도 8b를 참조하여 설명한다.
<2-1. 표시 장치>
도 4a 내지 도 4c는 상술한 트랜지스터를 사용하여 구성되는 표시 장치의 일례를 도시하는 도면이다. 구체적으로는, 도 4a 내지 도 4c에 도시한 표시 장치는, 구동 회로의 전부 또는 일부와 화소부를 동일 기판 위에 형성한 표시 장치이다(소위, 시스템 온 패널의 표시 장치임). 또한, 상술한 트랜지스터는, 당해 구동 회로 및 당해 화소부에 설치되는 트랜지스터로서 적용하는 것이 가능하다.
도 4a에 있어서, 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여, 시일재(4005)가 설치되고, 기판(4006)에 의해 밀봉되어 있다. 도 4a에 있어서는, 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, IC 칩, 또는 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되고 있다.
도 4b 및 도 4c에 있어서, 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 설치되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 기판(4001)과 시일재(4005)와 기판(4006)에 의해, 표시 소자와 함께 밀봉되어 있다. 도 4b 및 도 4c에 있어서는, 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, IC 칩, 또는 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 4b 및 도 4c에 있어서는, 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급되고 있다.
또한, 도 4b 및 도 4c에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하여, 기판(4001)에 실장하고 있는 예를 도시하고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장해도 되고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장해도 된다.
또한, 별도로 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니며, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 4a는 COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이고, 도 4b는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 4c는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC 혹은 TCP가 설치된 모듈, TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 기판 위에 형성된 화소부 및 주사선 구동 회로는 트랜지스터를 복수 갖고 있으며, 실시 형태 1에 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 설치되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치의 일 형태에 대하여, 도 4a 내지 도 4c 및 도 6a, 도 6b를 사용하여 설명한다. 도 6a는 도 4b의 M-N에 있어서의 단면도에 상당한다.
도 4a 내지 도4c 및 도 6a, 도 6b에서 도시한 바와 같이, 표시 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고 있으며, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전층(4019)을 통하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제1 전극층(4030)과 동일한 도전층으로 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전층으로 형성되어 있다.
또한, 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 갖고 있고, 도 4a 내지 도 4c 및 도 6a, 도 6b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 6a에서는, 트랜지스터(4010, 4011) 위에는 절연층(4020)이 형성되고, 도 6b에서는 절연층(4021)이 더 형성되어 있다.
트랜지스터(4010, 4011)로서는 상술한 트랜지스터를 적용할 수 있다. 또한, 도 6a, 도 6b에 있어서는, 산화물 반도체층이 소스 전극층 및 드레인 전극층의 단부보다도 외측으로 연신되어 형성된 구조의 트랜지스터를 도시하고 있다. 이와 같은 구조의 트랜지스터에 있어서는, 에칭 스톱층을 산화물 반도체층의 단부와 소스 전극층 및 드레인 전극층 사이에 형성하지 않아도 당해 트랜지스터에 있어서의 기생 채널의 형성을 억제하는 것이 가능하다.
또한, 구동 회로용의 트랜지스터(4011)의 산화물 반도체층과 겹치는 위치에 도전층을 더 형성해도 된다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 동일해도 되고, 상이해도 되고, 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V, 혹은 플로팅 상태이어도 된다. 상기 도전층은 외부의 전기장을 차폐하는, 즉 외부의 전기장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)을 갖는다. 도전층의 차폐 기능에 의해, 정전기 등의 외부의 전기장의 영향에 의해 트랜지스터의 전기적인 특성이 변동되는 것을 방지할 수 있다.
화소부(4002)에 설치된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고, 다양한 표시 소자를 사용할 수 있다.
<2-1-1. 액정 표시 장치>
도 6a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한다. 도 6a에 있어서, 표시 소자인 액정 소자(4013)는, 제1 전극층(4030), 제2 전극층(4031) 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 끼움 지지하도록 배향막으로서 기능하는 절연층(4032, 4033)이 형성되어 있다. 제2 전극층(4031)은 기판(4006)측에 설치되고, 제1 전극층(4030)과 제2 전극층(4031)은 액정층(4008)을 개재하여 적층되는 구성으로 되어 있다.
또한, 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해서 형성되어 있다. 또한 구 형상의 스페이서를 사용하고 있어도 된다.
표시 소자로서, 액정 소자를 사용하는 경우, 서모 트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는, 조건에 의해, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용해도 된다. 이 경우, 액정층(4008)과, 제1 전극층(4030) 및 제2 전극층(4031)은 접하는 구조로 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현하는 온도 범위를 넓히기 위해서, 블루상을 발현하는 액정 조성물에 중합성 단량체 및 중합 개시제 등을 첨가하고, 고분자 안정화 처리를 행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 되므로 러빙 처리도 불필요하게 되기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체층을 사용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체층을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ωㆍ㎝ 이상이고, 바람직하게는 1×1011Ωㆍ㎝ 이상이며, 더욱 바람직하게는 1×1012Ωㆍ㎝ 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 설치되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 된다. 본 명세서에 개시하는 산화물 반도체층을 갖는 트랜지스터를 사용함으로써, 각 화소에 있어서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 설치하면 충분하다.
본 명세서에 개시하는 산화물 반도체층을 사용한 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 발휘한다.
또한, 본 명세서에 개시하는 산화물 반도체층을 사용한 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 해도 된다. 수직 배향 모드로서는, 몇가지를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alig㎚ent) 모드, PVA(Patterned Vertical Alig㎚ent) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형 액정 표시 장치에도 적용할 수 있다. VA형 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형 액정 표시 장치는, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 쓰러뜨리도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 하는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 된다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용해도 된다.
또한, 화소부에 있어서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색으로 한정되지 않는다. 예를 들어, RGBW(W는 백을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 된다. 단, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니라, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
<2-1-2. EL 표시 장치>
표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네센스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라서 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이와 같은 메커니즘으로부터, 이와 같은 발광 소자는, 전류 여기형 발광 소자라 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 끼워 넣고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 취출하기 위해서 적어도 한 쌍의 전극 중 하나가 투광성이면 된다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측 면으로부터 발광을 취출하는 상면 사출이나, 기판측 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 5a, 도 5b 및 도 6b에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한다.
도 5a는 발광 장치의 평면도이고, 도 5a 중의 일점쇄선 S1-T1, S2-T2 및 S3-T3으로 절단한 단면이 도 5b에 상당한다. 또한, 도 5a의 평면도에 있어서는, 전계 발광층(542) 및 제2 전극층(543)은 생략되어 있어 도시하고 있지 않다.
도 5a 및 도 5b에 도시한 발광 장치는, 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 갖고 있고, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속하고 있다. 또한, 도 5는 기판(500)을 통과하여 발광 소자(540)로부터의 광을 취출하는, 하면 사출형 구조의 발광 장치이다.
트랜지스터(510)로서는, 상술한 트랜지스터를 적용할 수 있다.
트랜지스터(510)는 게이트층(511), 게이트 절연층(502), 산화물 반도체층(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)을 포함한다.
용량 소자(520)는, 도전층(521), 게이트 절연층(502), 산화물 반도체층(522), 도전층(523)을 포함하고, 도전층(521)과 도전층(523) 사이에, 게이트 절연층(502) 및 산화물 반도체층(522)을 끼우는 구성으로 함으로써 용량을 형성한다.
배선층 교차부(530)는, 게이트층(511)과, 도전층(533)의 교차부이며, 게이트층(511)과, 도전층(533)은, 사이에 게이트 절연층(502)을 개재하여 교차한다.
트랜지스터(510), 용량 소자(520) 및 배선층 교차부(530) 위에는 층간 절연층(504)이 형성되고, 층간 절연층(504) 위에 있어서 발광 소자(540)와 중첩되는 영역에 컬러 필터층(505)이 형성되어 있다. 층간 절연층(504) 및 컬러 필터층(505) 위에는 평탄화 절연층으로서 기능하는 절연층(506)이 형성되어 있다.
절연층(506) 위에 제1 전극층(541), 전계 발광층(542), 제2 전극층(543)의 순으로 적층한 적층 구조를 포함하는 발광 소자(540)가 형성되어 있다. 발광 소자(540)와 트랜지스터(510)는, 도전층(513a)에 도달하는 절연층(506) 및 층간 절연층(504)에 형성된 개구에 있어서, 제1 전극층(541) 및 도전층(513a)이 접함으로써 전기적으로 접속되어 있다. 또한, 제1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 형성되어 있다.
절연층(506)에는 막 두께 1500㎚의 감광성 아크릴막, 격벽(507)에는 막 두께 1500㎚의 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는, 예를 들어 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는, 감광성, 비감광성 유기 수지를 사용할 수 있지만, 감광성 유기 수지층을 사용하면 레지스트 마스크수를 삭감할 수 있기 때문에, 공정이 간략화되어 바람직하다.
유채색은, 흑색, 회색, 백색 등의 무채색을 제외한 색이며, 컬러 필터층은 착색된 유채색의 광만을 투과하는 재료로 형성된다. 유채색으로서는, 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 옐로우(황) 등을 사용해도 된다. 착색된 유채색의 광만을 투과한다란, 컬러 필터층에 있어서의 투과광은, 그 유채색의 광의 파장에 피크를 갖는다고 하는 것이다. 컬러 필터층은, 포함시키는 착색 재료의 농도와 광의 투과율의 관계를 고려하여, 최적의 막 두께를 적절히 제어하면 된다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500㎚ 이상 2000㎚ 이하로 하면 된다.
도 6b에 도시한 발광 장치에 있어서는, 표시 소자인 발광 소자(4513)는, 화소부(4002)에 설치된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한, 발광 소자(4513)의 구성은, 제1 전극층(4030), 전계 발광층(4511), 제2 전극층(4031)의 적층 구조나, 도시한 구성에 한정되지 않는다. 발광 소자(4513)로부터 취출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 변경할 수 있다.
격벽(4510)(도 6b), 격벽(507)(도 5b)은, 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성 수지 재료를 사용하여, 제1 전극층(4030)(도 6b), 제1 전극층(541)(도 5b) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면으로 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)(도 6b), 전계 발광층(542)(도 5b)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 된다.
발광 소자(4513)(도 6b), 발광 소자(540)(도 5b)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4031)(도 6b), 제2 전극층(543)(도 5b) 및 격벽(4510)(도 6b), 격벽(507)(도 5b) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, 다이아몬드 라이크 카본(DLC)막 등을 형성할 수 있다.
또한, 발광 소자(4513)(도 6b), 발광 소자(540)(도 5b)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록, 발광 소자(4513)(도 6b), 발광 소자(540)(도 5b)를 덮는 유기 화합물을 포함하는 층을 증착법에 의해 형성해도 된다.
또한, 기판(4001), 기판(4006) 및 시일재(4005)에 의해 밀봉된 공간에는 충전재(4514)가 설치되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어 충전재로서 질소를 사용하면 된다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 설치해도 된다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 된다. 예를 들어, 표면의 요철에 의해 반사광을 확산하고, 비치는 것을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
<2-1-3. 전기 영동 표시 장치>
표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고 있으며, 종이와 동일한 판독 용이성, 다른 표시 장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다고 하는 이점을 갖고 있다.
전기 영동 표시 장치는, 다양한 형태가 생각될 수 있지만, 플러스 전하를 갖는 제1 입자(2)와, 마이너스 전하를 갖는 제2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 일방측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제1 입자의 색과 제2 입자의 색은 상이한 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센스 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 1종의 재료, 또는 이들 복합 재료를 사용하면 된다.
또한, 전자 페이퍼로서, 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 구분하여 도포된 구형 입자를, 표시 소자에 사용하는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
<2-2. 이미지 센서>
도 7a에, 이미지 센서의 일례를 도시한다. 도 7a는 포토 센서의 등가 회로이고, 도 7b는 포토 센서의 일부를 도시하는 단면도이다.
포토다이오드(602)는, 한쪽 전극이 포토다이오드 리셋 신호선(658)에, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인 중 하나가 포토 센서 기준 신호선(672)에, 소스 또는 드레인 중 다른 하나가 트랜지스터(656)의 소스 또는 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인 중 다른 하나가 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체층을 사용하는 트랜지스터라고 명확하게 판명할 수 있도록, 산화물 반도체층을 사용하는 트랜지스터의 기호에는 「OS」라 기재하고 있다. 도 7a에 있어서, 트랜지스터(640), 트랜지스터(656)는, 상술한 트랜지스터를 적용할 수 있다. 또한, 도 7b에 있어서는, 산화물 반도체층이 소스 전극층 및 드레인 전극층의 단부보다도 외측으로 연신하여 설치된 구조의 트랜지스터를 도시하고 있다. 이와 같은 구조의 트랜지스터에 있어서는, 에칭 스톱층을 산화물 반도체층의 단부와 소스 전극층 및 드레인 전극층 사이에 형성하지 않아도 당해 트랜지스터에 있어서의 기생 채널의 형성을 억제하는 것이 가능하다.
도 7b는 포토 센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)를 도시하는 단면도이며, 절연 표면을 갖는 기판(601)(소자 기판) 위에 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 설치되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 설치되어 있다.
트랜지스터(640) 위에는 절연층(631), 층간 절연층(633), 층간 절연층(634)이 형성되어 있다. 포토다이오드(602)는, 층간 절연층(633) 위에 형성된 전극층(641b)과, 전극층(641b) 위에 순서대로 적층된 제1 반도체막(606a), 제2 반도체막(606b), 및 제3 반도체막(606c)과, 층간 절연층(634) 위에 형성되며, 제1 내지 제3 반도체막을 개재하여 전극층(641b)과 전기적으로 접속하는 전극층(642)과, 전극층(641b)과 동일한 층에 형성되며, 전극층(642)과 전기적으로 접속하는 전극층(641a)을 갖고 있다.
전극층(641b)은, 층간 절연층(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641a)을 개재하여 도전층(645)과 전기적으로 접속하고 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고 있고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기서는, 제1 반도체막(606a)으로서 p형 도전형을 갖는 반도체막과, 제2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제3 반도체막(606c)으로서 n형 도전형을 갖는 반도체막을 적층하는 pin형 포토다이오드를 예시하고 있다.
제1 반도체막(606a)은 p형 반도체막이고, p형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘막에 의해 형성할 수 있다. 제1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들어 붕소(B))를 포함하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 된다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 된다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 아몰퍼스 실리콘막에 불순물 원소를 도입해도 된다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 된다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 된다. 제1 반도체막(606a)의 막 두께는 10㎚ 이상 50㎚ 이하로 되도록 형성하는 것이 바람직하다.
제2 반도체막(606b)은, I형 반도체막(진성 반도체막)이며, 아몰퍼스 실리콘막에 의해 형성한다. 제2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하여, 아몰퍼스 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 된다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 된다. 제2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행해도 된다. 제2 반도체막(606b)의 막 두께는 200㎚ 이상 1000㎚ 이하로 되도록 형성하는 것이 바람직하다.
제3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘막에 의해 형성한다. 제3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들어 인(P))를 포함하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 된다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 된다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 아몰퍼스 실리콘막에 불순물 원소를 도입해도 된다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 된다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 된다. 제3 반도체막(606c)의 막 두께는 20㎚ 이상 200㎚ 이하로 되도록 형성하는 것이 바람직하다.
또한, 제1 반도체막(606a), 제2 반도체막(606b) 및 제3 반도체막(606c)은, 아몰퍼스 반도체가 아니라, 다결정 반도체를 사용하여 형성해도 되고, 미결정(세미 아몰퍼스 반도체(Semi Amorphous Semiconductor : SAS))를 사용하여 형성해도 된다.
또한, 광전 효과에서 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형 포토다이오드는 p형 반도체막측을 수광면으로 하는 쪽이 양호한 특성을 나타낸다. 여기서는, pin형 포토다이오드가 형성되어 있는 기판(601)의 면으로부터 포토다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막측과는 반대의 도전형을 갖는 반도체막측으로부터의 광은 외란광으로 되기 때문에, 전극층은 차광성을 갖는 도전층을 사용하면 된다. 또한, n형 반도체막측을 수광면으로서 사용할 수도 있다.
절연층(631), 층간 절연층(633), 층간 절연층(634)으로서는, 절연성 재료를 사용하고, 그 재료에 따라서, 스퍼터링법, 플라즈마 CVD법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄 등을 사용하여 형성할 수 있다.
절연층(631)으로서는, 무기 절연 재료로서는, 예를 들어 산화질화실리콘층, 또는 산화질화실리콘층, 산화알루미늄층 등의 단층, 또는 적층을 사용할 수 있다.
층간 절연층(633, 634)으로서는, 표면 요철을 저감하기 위해서 평탄화 절연층으로서 기능하는 절연층이 바람직하다. 층간 절연층(633, 634)으로서는, 예를 들어 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(포스포실리케이트 글래스), BPSG(보로포스포실리케이트 글래스) 등의 단층, 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사하는 광(622)을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백라이트 등의 광원을 사용할 수 있다.
<2-3. 기억 장치>
이하에서는, 본 명세서에 나타내는 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 기억 장치의 일례를, 도면을 사용하여 설명한다.
도 8a 및 도 8b는 기억 장치의 구성의 일례이다. 도 8a에 기억 장치의 단면도를, 도 8b에 기억 장치의 회로도를 각각 도시한다.
도 8a 및 도 8b에 도시한 기억 장치는, 하부에 산화물 반도체 이외의 반도체 재료를 사용한 트랜지스터(3200)를 갖고, 상부에 산화물 반도체를 사용한 트랜지스터(3202) 및 용량 소자(3204)를 갖는 것이다. 트랜지스터(3202)로서는, 실시 형태 4에서 나타내는 트랜지스터(420)의 구조를 적용하는 예이다.
여기서, 산화물 반도체 이외의 반도체 재료로서 다결정 실리콘 또는 단결정 실리콘 등을 적용함으로써, 트랜지스터(3200)를 고속 동작이 가능한 트랜지스터로 할 수 있다. 한편, 트랜지스터(3200)는, 산화물 반도체를 사용함으로써 장시간의 전하 유지가 가능한 트랜지스터로 할 수 있다.
또한, 상기 트랜지스터는, 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 트랜지스터(3202)로서 상술한 트랜지스터를 사용하는 것 이외는, 기억 장치에 사용되는 재료나 기억 장치의 구조 등, 기억 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 8a에 있어서의 트랜지스터(3200)는, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(3000)에 형성된 채널 형성 영역과, 채널 형성 영역을 사이에 두도록 형성된 불순물 영역과, 불순물 영역에 접하는 금속간 화합물 영역과, 채널 형성 영역 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 게이트 전극층을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극층이나 드레인 전극층을 갖지 않는 경우가 있지만, 편의상, 이와 같은 상태를 포함하여 트랜지스터라 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층으로 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극층이라는 기재에는, 소스 영역이 포함될 수 있다.
기판(3000) 위에는 트랜지스터(3200)를 둘러싸도록 소자 분리 절연층(3106)이 형성되어 있고, 트랜지스터(3200)를 덮도록 절연층(3220)이 형성되어 있다. 또한, 소자 분리 절연층(3106)은, LOCOS(Local Oxidation of Silicon)나, STI(shallow trench isolation) 등의 소자 분리 기술을 사용하여 형성할 수 있다.
기판(3000)으로서 단결정 반도체 기판을 사용함으로써 트랜지스터(3200)의 고속 동작이 가능해진다. 이 때문에, 당해 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보 판독을 고속으로 행할 수 있다. 트랜지스터(3202) 및 용량 소자(3204)의 형성 전의 처리로서, 트랜지스터(3200)를 덮는 절연층(3220)에 CMP 처리를 실시하여, 절연층(3220)을 평탄화함과 동시에 트랜지스터(3200)의 게이트 전극층의 상면을 노출시킨다.
트랜지스터(3202)는, 오프 전류가 작기 때문에, 이것을 사용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은, 리프레시 동작의 빈도가 매우 적은 기억 장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 하나는, 게이트 절연층 및 산화물 반도체층에 형성된 개구에 있어서, 전극(3208)과 전기적으로 접속되고, 전극(3208)을 통하여 트랜지스터(3200)의 게이트 전극층과 전기적으로 접속되어 있다. 전극(3208)은, 트랜지스터(3202)의 게이트 전극층과 동시에 형성할 수 있다.
또한, 트랜지스터(3202) 위에는, 절연층(3222)이 단층 또는 적층으로 형성되어 있다. 그리고, 절연층(3222)을 개재하여 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 하나와 중첩되는 영역에는, 도전층(3210a)이 형성되어 있고, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 하나와, 절연층(3222)과 도전층(3210a)에 의해, 용량 소자(3204)가 구성된다. 즉, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 하나는, 용량 소자(3204)의 한쪽의 전극으로서 기능하고, 도전층(3210a)은 용량 소자(3204)의 다른 쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(3204)를 설치하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(3204)는 별도로 트랜지스터(3202)의 상방에 설치해도 된다.
용량 소자(3204) 위에는 절연층(3224)이 형성되어 있다. 그리고, 절연층(3224) 위에는 배선(3216)이 형성되고, 그 배선(3216)은 트랜지스터(3202)와 다른 트랜지스터를 접속하기 위해서 형성되어 있다. 배선(3216)은, 절연층(3224)에 형성된 개구에 형성된 전극(3214), 도전층(3210a)과 동일한 층에 형성된 도전층(3210b) 및 절연층(3222)에 형성된 개구에 형성된 전극(3212)을 통하여, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 다른 하나와 전기적으로 접속된다.
도 8a에 있어서, 트랜지스터(3200)와, 트랜지스터(3202)는, 적어도 일부가 중첩되도록 설치되어 있고, 트랜지스터(3200)의 소스 영역 또는 드레인 영역과, 트랜지스터(3202)에 포함되는 산화물 반도체층의 일부가 중첩되도록 설치되어 있는 것이 바람직하다. 또한, 트랜지스터(3202) 및 용량 소자(3204)가, 트랜지스터(3200)의 적어도 일부와 중첩되도록 설치되어 있다. 예를 들어, 용량 소자(3204)의 도전층(3210a)은, 트랜지스터(3200)의 게이트 전극층과 적어도 일부가 중첩되어 형성되어 있다. 이와 같은 평면 레이아웃을 채용함으로써, 기억 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
이어서, 도 8a에 대응하는 회로 구성의 일례를 도 8b에 도시한다.
도 8b에 있어서, 제1 배선(1st Line)과 트랜지스터(3200)의 소스 전극층은 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터(3200)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 하나는 전기적으로 접속되고, 제4 배선(4th Line)과, 트랜지스터(3202)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 전극층과, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층 중 다른 하나는 용량 소자(3204)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5th Line)과, 용량 소자(3204)의 전극의 다른 쪽은 전기적으로 접속되어 있다.
도 8b에 도시한 기억 장치에서는, 트랜지스터(3200)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대하여 설명한다. 우선, 제4 배선의 전위를, 트랜지스터(3202)가 온 상태로 되는 전위로 하여, 트랜지스터(3202)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가, 트랜지스터(3200)의 게이트 전극층 및 용량 소자(3204)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극층에는, 소정 전하가 공급된다(기입). 여기서는, 상이한 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제4 배선의 전위를, 트랜지스터(3202)가 오프 상태로 되는 전위로 하여, 트랜지스터(3202)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(3202)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
이어서 정보 판독에 대하여 설명한다. 제1 배선에 소정 전위(정전위)를 공급한 상태에서, 제5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트 전극층에 유지된 전하량에 따라서, 제2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극층에 High 레벨 전하가 공급되어 있는 경우의 외관 임계값 Vth_H는, 트랜지스터(3200)의 게이트 전극층에 Low 레벨 전하가 공급되어 있는 경우의 외관 임계값 Vth_L보다 낮아지기 때문이다. 여기서, 외관 임계값 전압이란, 트랜지스터(3200)를 「온 상태」로 하기 위해서 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(3200)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, High 레벨 전하가 공급되어 있던 경우에는, 제5 배선의 전위가 V0(>Vth_H)으로 되면, 트랜지스터(3200)는 「온 상태」로 된다. Low 레벨 전하가 공급되어 있던 경우에는, 제5 배선의 전위가 V0(<Vth_L)으로 되어도, 트랜지스터(3200)는 「 오프 상태」 그대로이다. 이 때문에, 제2 배선의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요로 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 관계없이 트랜지스터(3200)가 「오프 상태」로 되는 전위, 즉, Vth_H보다 작은 전위를 제5 배선에 공급하면 된다. 또는, 게이트 전극층의 상태에 관계없이 트랜지스터(3200)가 「온 상태」로 되는 전위, 즉, Vth_L보다 큰 전위를 제5 배선에 공급하면 된다.
상술한 기억 장치에서는, 산화물 반도체를 사용한 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 상술한 기억 장치에서는, 정보 기입에 높은 전압을 필요로 하지 않아, 소자 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 상술한 기억 장치에서는, 종래의 불휘발성 메모리에서 문제로 되고 있는 재기입 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라서, 정보의 기입이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다.
또한, 본 명세서에서 기술되는 트랜지스터를 사용하여 구성되는 기억 장치는, 도 8에 도시한 기억 장치에 한정되지 않는다. 예를 들어, DRAM의 메모리 셀에 설치되는 트랜지스터로서, 당해 트랜지스터를 적용해도 된다.
<보충 : 산화물 반도체층으로부터의 산소의 탈리에 대하여>
이하, CAAC-OS막의 측면(단면)으로부터 산소가 탈리하기 쉬운 점에 대하여 상세하게 설명한다.
여기서는, 산화물 반도체막의 일례로서, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(이하, IGZO라고 칭한다)막에 있어서의, 과잉 산소(화학양론비를 초과하여 존재하고 있는 산소 원자) 및 산소 결손의 동작 용이함에 대해, 과학 기술 계산 결과를 참조하여 설명한다.
또한, 계산은, 원자수비가 In:Ga:Zn=3:1:2로 되는 IGZO의 하나의 In-O면에 과잉 산소 또는 산소 결손이 하나 존재하는 모델을 구조 최적화에 의해 제작(도 9의 (a) 내지 (c) 및 도 11의 (a) 내지 (c)를 참조)하고, NEB(Nudged Elastic Band)법을 사용하여 최소 에너지 경로를 따른 중간 구조에 대한 에너지를 각각 산출했다.
계산은, 밀도 범함수 이론(DFT)에 기초하는 계산 프로그램 소프트 「OpenMX」를 사용하여 행했다. 파라미터에 대하여 이하에 설명한다.
기저 함수에는, 의원자 국재 기저 함수(a pseudo-atomic localized basis function)를 사용했다. 이 기저 함수는, 분극 기저계 STO(Slater Type Orbital)로 분류된다.
범함수에는, GGA/PBE(Generalized-Gradient-Approximation/Perdew-Burke- Ernzerhof)를 사용했다.
컷오프 에너지는 200Ry로 했다.
샘플링 k점은, 5×5×3으로 했다.
과잉 산소의 동작 용이함에 관한 계산에서는, 계산 모델 내에 존재하는 원자의 수를 85개로 하고, 산소 결손의 동작 용이함에 관한 계산에서는, 계산 모델 내에 존재하는 원자의 수를 83개로 했다.
과잉 산소 또는 산소 결손의 동작 용이함은, 과잉 산소 또는 산소 결손이 각각의 사이트로 이동할 때에 초과하는 것을 필요로 하는 에너지 배리어의 높이 Eb를 계산함으로써 평가한다. 즉, 이동 시에 초과하는 에너지 배리어의 높이 Eb가 높으면 이동하기 어렵고, 에너지 배리어의 높이 Eb가 낮으면 이동하기 쉽다.
우선, 과잉 산소의 이동에 대하여 설명한다. 과잉 산소의 이동의 계산에 사용한 모델을 도 9에 도시한다. 계산은, 이하의 2개의 천이 형태에 대하여 행했다. 계산 결과는, 도 10에 도시한다. 도 10에서는, 횡축을(과잉 산소의 이동의) 경로 길이로 하고, 종축을 도 9의 (a)의 모델 A의 상태의 에너지에 대한(이동에 필요로 하는) 에너지로 하고 있다.
과잉 산소의 이동에 대해, 전술한 2개의 천이 형태 중, 제1 천이는, 모델 A로부터 모델 B로의 천이이다. 제2 천이는, 모델 A로부터 모델 C로의 천이이다.
또한, 도 9의 (a) 내지 (c) 중 "1"로 표기되어 있는 산소 원자를 모델 A의 제1 산소 원자라고 칭한다. 도 9의 (a) 내지 (c) 중 "2"로 표기되어 있는 산소 원자를 모델 A의 제2 산소 원자라고 칭한다. 도 9의 (a) 내지 (c) 중 "3"으로 표기되어 있는 산소 원자를 모델 A의 제3 산소 원자라고 칭한다.
도 10으로부터 명백해진 바와 같이, 제1 천이의 에너지 배리어의 높이 Eb의 최대값(Ebmax)은 0.53eV이며, 제2 천이의 에너지 배리어의 높이 Eb의 최대값(Ebmax)은 2.38eV이다. 그로 인해, 제1 천이에서는 제2 천이보다도 에너지 배리어의 높이 Eb의 최대값(Ebmax)이 낮다. 그로 인해, 제1 천이에 필요로 하는 에너지는 제2 천이에 필요로 하는 에너지보다도 작아, 제1 천이가 더 제2 천이보다도 발생하기 쉽다고 할 수 있다.
즉, 모델 A의 제1 산소 원자의 이동은, 모델 A의 제3 산소 원자를 압출하는 방향보다도, 모델 A의 제2 산소 원자를 압출하는 방향으로 이동하기 쉽다고 할 수 있다. 따라서, 산소 원자는 인듐 원자의 층을 횡단하여 이동하는 것보다도 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
이어서, 산소 결손의 이동에 대하여 설명한다. 산소 결손의 이동의 계산에 사용한 모델을 도 11의 (a) 내지 (c)에 도시한다. 계산은, 이하의 2개의 천이 형태에 대하여 행하였다. 계산 결과는, 도 12에 도시한다. 도 12에서는, 횡축을(산소 결손의 이동의) 경로 길이로 하고, 종축을 도 11의 (a)의 모델 A의 상태의 에너지에 대한(이동에 필요로 하는) 에너지로 하고 있다.
산소 결손의 이동에 대해서, 전술한 2개의 천이 형태 중, 제1 천이는, 모델 A로부터 모델 B로의 천이이다. 제2 천이는, 모델 A로부터 모델 C로의 천이이다.
또한, 도 11의 (a) 내지 (c) 중 점선으로 묘화하고 있는 원은, 산소 결손을 나타내고 있다.
도 12로부터 명백해진 바와 같이, 제1 천이의 에너지 배리어의 높이 Eb의 최대값(Ebmax)은, 1.81eV이며, 제2 천이의 에너지 배리어의 높이 Eb의 최대값(Ebmax)은, 4.10eV이다. 그로 인해, 제1 천이에서는 제2 천이보다도 에너지 배리어의 높이 Eb의 최대값(Ebmax)이 낮다. 그로 인해, 제1 천이에 필요로 하는 에너지는 제2 천이에 필요로 하는 에너지보다도 작아, 제1 천이가 더 제2 천이보다도 발생하기 쉽다고 할 수 있다.
즉, 모델 A의 산소 결손은 모델 C의 산소 결손의 위치보다도, 모델 B의 산소 결손의 위치가 더 이동하기 쉽다고 할 수 있다. 따라서, 산소 결손도 인듐 원자의 층을 횡단하여 이동하는 것보다도 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
이어서, 전술한 4개의 천이 형태의 발생의 용이함을 다른 측면으로부터 비교하기 위해, 이들 천이의 온도 의존성에 대하여 설명한다. 전술한 4개의 천이 형태는, (1) 과잉 산소의 제1 천이 (2) 과잉 산소의 제2 천이 (3) 산소 결손의 제1 천이 (4) 산소 결손의 제2 천이의 4개이다.
이들 천이의 온도 의존성은, 단위 시간당 이동 빈도에 의해 비교한다. 여기서, 어느 온도 T(K)에 있어서의 이동 빈도 Z(/초)는, 화학적으로 안정된 위치에 있어서의 산소 원자의 진동수 Zo(/초)를 사용하면, 이하의 수학식 1로 표현된다.
또한, 수학식 1에 있어서, Ebmax는 각 천이에 있어서의 에너지 배리어의 높이 Eb의 최대값이며, k는 볼츠만 상수이다. 또한, Zo=1.0×1013(/초)을 계산에 사용한다.
과잉 산소 또는 산소 결손이 1초당 한번만 에너지 배리어의 높이 Eb의 최대값(Ebmax)을 초과하여 이동하는 경우(Z=1(/초)의 경우), T에 대하여 수학식 1을 풀면 이하와 같다.
(1) 과잉 산소의 제1 천이 Z=1에 있어서 T=206K(-67℃)
(2) 과잉 산소의 제2 천이 Z=1에 있어서 T=923K(650℃)
(3) 산소 결손의 제1 천이 Z=1에 있어서 T=701K(428℃)
(4) 산소 결손의 제2 천이 Z=1에 있어서 T=1590K(1317℃)
한편, T=300K(27℃)의 경우의 Z는, 이하와 같다.
(1) 과잉 산소의 제1 천이 T=300K에 있어서 Z=1.2×104(/초)
(2) 과잉 산소의 제2 천이 T=300K에 있어서 Z=1.0×10-27(/초)
(3) 산소 결손의 제1 천이 T=300K에 있어서 Z=4.3×10-18(/초)
(4) 산소 결손의 제2 천이 T=300K에 있어서 Z=1.4×10-56(/초)
또한, T=723K(450℃)의 경우의 Z는, 이하와 같다.
(1) 과잉 산소의 제1 천이 T=723K에 있어서 Z=2.0×109(/초)
(2) 과잉 산소의 제2 천이 T=723K에 있어서 Z=2.5×10-4(/초)
(3) 산소 결손의 제1 천이 T=723K에 있어서 Z=2.5(/초)
(4) 산소 결손의 제2 천이 T=723K에 있어서 Z=2.5×10-16(/초)
계산 결과를 감안하면, 과잉 산소는, T=300K에 있어서든 T=723K에 있어서든, 인듐 원자의 층을 횡단하여 이동하는 것보다도 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다. 또한, 산소 결손도, T=300K에 있어서든 T=723K에 있어서든, 인듐 원자의 층을 횡단하여 이동하는 것보다도 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
또한, T=300K에 있어서, 인듐 원자의 층을 따른 과잉 산소의 이동은 매우 발생하기 쉽지만, 다른 천이 형태는 발생하기 어렵다. T=723K에 있어서는, 인듐 원자의 층을 따르는 과잉 산소의 이동뿐만 아니라, 인듐 원자의 층을 따르는 산소 결손의 이동도 발생하기 쉽지만, 과잉 산소에 대해서든 산소 결손에 대해서든 인듐 원자의 층을 횡단하는 이동은 곤란하다.
따라서, 예를 들어 CAAC-OS막과 같이, 인듐 원자의 층이 당해 막의 피형성면 또는 표면에 평행한 면 위에 존재하는 경우에는, 과잉 산소 및 산소 결손 모두 당해 막의 피형성면 또는 표면을 따라 이동하기 쉽다고 할 수 있다.
이상 설명한 바와 같이, CAAC-OS막에서는, 과잉 산소 및 산소 결손은 당해 막의 피형성면 또는 표면을 따라 이동하기 쉽다. 그로 인해, 당해 막의 측면으로부터의 산소 누락이 문제된다. 산소 누락이 발생하면 과잉 산소의 수가 감소되어 버려, 산소 결손을 메우는 것이 곤란해진다. 산소 결손이 존재하면, 스위칭 소자에 사용하기에는 바람직하지 않은 레벨까지 CAAC-OS막의 도전성이 높아질 우려가 있다.
또한, 전술한 설명에서는 과잉 산소 또는 산소 결손이 인듐 원자의 층을 횡단하는 경우에 대하여 설명했지만, 산화물 반도체막에 포함되는 인듐 이외의 금속에 대해서도 마찬가지이다.
(실시 형태 2)
본 실시 형태에서는, 반도체 장치의 제작 방법의 일 형태를 도 13a 및 도 13b를 사용하여 설명하고, 반도체 장치의 일 형태를 도 13c, 도 13d 및 도 13e를 사용하여 설명한다.
도 13c, 도 13d 및 도 13e에 반도체 장치의 일례로서, 트랜지스터(410)의 평면도 및 단면도를 도시한다. 도 13e는, 트랜지스터(410)의 평면도이며, 도 13c는, 도 13e의 X1-X2에 있어서의 단면도이다. 도 13d는, 도 13e의 Y1-Y2에 있어서의 단면도이다.
도 13c, 도 13d 및 도 13e에 도시하는 트랜지스터(410)는, 기판(400) 위에 하지 절연층(436)과, 하지 절연층(436) 위에 산화물 반도체막(403)과, 산화물 반도체막(403) 위에 형성된 게이트 절연막(402)과, 게이트 절연막(402)을 개재하여 산화물 반도체막(403) 위에 형성된 게이트 전극층(401)과, 게이트 전극층(401) 위에 형성된 절연막(406)과, 게이트 절연막(402) 및 절연막(406)의 개구를 통하여, 산화물 반도체막(403)과 전기적으로 접속하는 소스 전극층(405a) 또는 드레인 전극층(405b)과, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 형성된 절연막(407) 을 포함하여 구성된다.
또한, 트랜지스터(410)에 있어서, 산화물 반도체막(403)은, 게이트 전극층(401)과 중첩하는 채널 형성 영역(409)과, 채널 형성 영역(409)을 사이에 두고 채널 형성 영역(409)보다도 저항이 낮고, 도펀트를 포함하는 저저항 영역(404a) 및 저저항 영역(404b)을 포함한다. 도펀트는, 산화물 반도체막의 도전율을 변화시키는 원소이다. 도펀트로서는, 15족 원소(대표적으로는 질소(N), 인(P), 비소(As) 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 인듐(In), 갈륨(Ga), 불소(F), 염소(Cl), 티타늄(Ti) 및 아연(Zn) 중 어느 하나로부터 선택되는 1 이상이다.
산화물 반도체막(403)은, 단결정, 다결정(폴리 크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다. 본 실시 형태에서는, 도펀트를 첨가한 저저항 영역(404a) 및 저저항 영역(404b)을 거의 모두 비정질의 상태 또는 결정 성분에 비하여 비정질 성분의 비율이 많은 영역으로 한다.
도 13a는, 도펀트로 되는 불순물 원소를 도입하기 전의 공정 단면도를 도시하고 있다. 도펀트로 되는 불순물 원소를 도입하기 전의 산화물 반도체막(403)은, 단결정막, 다결정막(폴리 크리스탈이라고도 한다) 또는 CAAC-OS막으로 한다.
산화물 반도체막(403)의 막 두께는, 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(403)은, 스퍼터링 타깃 표면에 대하여, 개략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치를 사용하여 성막해도 좋다.
단결정막, 다결정막 또는 CAAC-OS막은, 성막 방법의 성막 조건의 변경 또는 성막 시의 기판 온도를 높이거나 또는 성막 후에 가열 처리를 적절히 행함으로써 얻을 수 있다.
그리고, 도 13b에 도시한 바와 같이 저저항 영역(404a) 및 저저항 영역(404b)은, 게이트 전극층(401)을 형성한 후에, 상기 게이트 전극층(401)을 마스크로 하여 불순물 원소를 도입함으로써, 자기 정합적으로 형성할 수 있다. 불순물 원소를 도입하는 방법으로서는, 이온 주입법 또는 이온 도핑법을 사용한다. 또한, 당해 영역은, 트랜지스터(410)의 소스 영역 또는 드레인 영역으로서 기능시킬 수 있다.
저저항 영역(404a) 및 저저항 영역(404b)을 형성함으로써, 당해 한 쌍의 저저항 영역 사이에 형성된 채널 형성 영역(409)에 인가되는 전계를 완화시킬 수 있다. 또한, 소스 전극층(405a) 및 드레인 전극층(405b)을 각각 저저항 영역(404a, 404b)과 접하는 구성으로 함으로써, 산화물 반도체층(403)과 소스 전극층(405a) 및 드레인 전극층(405b)의 콘택트 저항을 저감시킬 수 있다.
또한, 본 실시 형태에 있어서, 채널 형성 영역(409)은, 저저항 영역(404a) 및 저저항 영역(404b)에 비하여, 비정질 성분보다도 결정 성분의 비율이 많다. 또한, 도 13b 중의 점선 화살표로 나타낸 방향으로 수소가 끌어당겨져, 저저항 영역(404a) 및 저저항 영역(404b)의 수소 농도에 비하여, 채널 형성 영역(409)의 수소 농도는 낮아진다.
또한, 산화물 반도체막(403)은 수소 등의 불순물이 충분히 제거됨으로써 또는, 충분한 산소가 공급되어 산소가 과포화 상태로 됨으로써, 고순도화된 것이 바람직하다. 구체적으로는, 산화물 반도체층의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상술한 산화물 반도체층 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 측정되는 것이다. 또한, 충분한 산소가 공급되어 산소가 과포화 상태로 되기 때문에, 산화물 반도체막(403)을 감싸도록 과잉 산소를 포함하는 절연층(SiOx 등)을 접하여 형성한다.
과잉 산소를 포함하는 절연층은, 하지 절연층(436)과 게이트 절연막(402)이며, 산화물 반도체막(403)을 감싸도록 접하여 형성되어 있다. 하지 절연층(436)과 게이트 절연막(402)은, PCVD법이나 스퍼터법에 있어서의 성막 조건을 적절히 설정하여 막 중에 산소를 많이 포함시킨 SiOx막이나, 산화질화실리콘막을 사용한다. 또한, 많은 과잉 산소를 절연층에 포함시키려는 경우에는, 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의한 산소 도프 처리에 의해 산소를 첨가한다.
또한, 상기한 「산소 도프」란, 산소(적어도, 산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온 중 어느 하나를 포함한다)를 벌크에 첨가하는 것을 의미한다. 또한, 당해 「벌크」의 용어는, 산소를, 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 「산소 도프」에는, 플라즈마화된 산소를 벌크에 첨가하는 「산소 플라즈마 도프」가 포함된다.
산소 도프 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도프 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다.
상술한 산소 도프 처리에 의해, 절연층과 산화물 반도체막의 계면 또는 절연층의 벌크 중에 있어서, 적어도 1개소 이상, 상기 막의 화학양론비를 넘는 산소가 존재하는 산소 과잉 영역을 형성할 수 있다.
또한, 산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401) 위에 절연막(406)을 형성하고 있다. 절연막(406)은, 트랜지스터 기인의 표면 요철을 저감시키기 위하여 평탄화 절연막으로 해도 좋다. 평탄화 절연막으로서는, 폴리이미드계 수지, 아크릴계 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료에 의해 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
또한, 산화물 반도체막을 둘러싸고, 또한, 과잉 산소를 포함하는 절연층의 외측에 배치되도록, 산화물 반도체막의 산소의 방출을 억제하는 블로킹층(AlOx 등)을 형성하면 바람직하다.
블로킹층에 상당하는 것은, 절연막(407)이며, 과잉 산소를 포함하는 절연층 위에 알루미늄막을 적층시키고, 알루미늄막 위로부터 절연층 및 알루미늄막에 산소 도프 처리를 행함으로써, 절연층에 화학양론적 조성보다도 과잉으로 산소를 포함하는 영역을 형성함과 함께, 알루미늄막을 산화하여, 산화알루미늄막을 형성하는 것이 바람직하다. 또는, 산화알루미늄막 위에 산화티타늄막, 산화텅스텐막, 산화니켈막, 산화몰리브덴막, 또는 산화마그네슘막을 적층하고, 상기 산화티타늄막, 산화텅스텐막, 산화니켈막, 산화몰리브덴막, 또는 산화마그네슘막의 저항률을 1×1010Ωｍ 이상 1×1019Ωm 이하(바람직하게는, 1×1010Ωｍ 이상 1×1018Ωm 이하, 보다 바람직하게는 1×1011Ωｍ 이상 1×1015Ωm 이하)로 하는 것이 바람직하다. 상기 저항률을 갖는 막을 형성함으로써, 반도체 장치의 정전 파괴를 방지할 수 있다.
과잉 산소를 포함하는 절연층 또는 블로킹층에 의해 산화물 반도체막을 감쌈으로써, 산화물 반도체층에 있어서 화학양론적 조성과 거의 일치하는 상태 또는 화학양론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 예를 들어, 산화물 반도체막이 IGZO인 경우, 화학양론적 조성의 일례는 In:Ga:Zn:O=1:1:1:4[원자수비]이기 때문에, 산화물 반도체막에 있어서 산소의 원자수비가 4보다 많이 포함하는 상태로 된다.
또한, 본 실시 형태에서는 절연막(406, 407)의 적층의 예를 나타냈지만, 특별히 한정되지 않고 절연막(406)을 생략해도 좋다.
트랜지스터(410)는, 자기 정합적으로 결정 성분이 많은 영역(즉 채널 형성 영역(409))과, 비정질 성분이 많은 영역(즉, 저저항 영역(404a) 및 저저항 영역(404b))이 혼재된 산화물 반도체막(403)을 갖고 있으며, 채널 형성 영역(409)의 수소 농도를 비정질이 많은 영역의 수소 농도에 비하여 저감시키고 있다. 따라서, 트랜지스터(410)의 채널 형성 영역 중의 수소를 최대한 제거하고, 산소를 공급함으로써, 고순도화된 I형 또는 거기에 접근할 수 있다. I형으로 함으로써, 트랜지스터의 임계값 전압값을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 또한, 트랜지스터(410)의 채널 형성 영역은, 소수 캐리어 밀도가 지극히 작고, 또한 산소 결손, 수소 등의 캐리어 생성원이 저감되고 있어, 오프 전류를 지극히 작게 할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 도 14a 내지 도 14e를 사용하여, 게이트 전극층의 측벽에 사이드 월을 갖는 반도체 장치의 제작 방법의 일례를 나타낸다.
우선, 절연 표면을 갖는 기판(400) 위에 하지 절연층(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요해진다. 예를 들어, 바륨붕규산 유리나 알루미노붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(400)으로서 사용해도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작해도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 직접 제작해도 좋고, 다른 제작 기판에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 제작하고, 그 후, 가요성 기판에 박리(剝離), 전치(轉置)해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해, 제작 기판과 산화물 반도체막(403)을 포함하는 트랜지스터(440a) 사이에 박리층을 형성하면 된다.
하지 절연층(436)으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화질화알루미늄, 산화하프늄, 산화갈륨, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
하지 절연층(436)은, 단층이어도 좋고 적층이어도 좋다. 예를 들어, 기판(400) 위에 산화실리콘막, In-Hf-Zn계 산화물막, 산화물 반도체막(403)을 순서대로 적층해도 좋고, 기판(400) 위에 산화실리콘막, In:Zr:Zn=1:1:1의 원자수비의 In-Zr-Zn계 산화물막, 산화물 반도체막(403)을 순서대로 적층해도 좋고, 기판(400) 위에 산화실리콘막, In:Gd:Zn=1:1:1의 원자수비의 In-Gd-Zn계 산화물막, 산화물 반도체막(403)을 순서대로 적층해도 좋다.
본 실시 형태에서는 하지 절연층(436)으로서 스퍼터링법을 사용하여 형성하는 산화실리콘막을 사용한다.
또한, 하지 절연층(436)과 기판(400) 사이에 질화물 절연막을 형성해도 좋다. 질화물 절연막은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
하지 절연층(436)은, 산화물 반도체막(403)과 접하기 때문에, 막 중(벌크 중)에 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 하지 절연층(436)으로서, 산화실리콘막을 사용하는 경우에는, SiO2+α( 단,α>0)로 한다. 이러한 하지 절연층(436)을 사용함으로써 산화물 반도체막(403)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다.
예를 들어, 산소의 공급원으로 되는 산소를 많이(과잉으로) 포함하는 하지 절연층(436)을 산화물 반도체막(403)과 접하여 형성함으로써, 하지 절연층(436)으로부터 산화물 반도체막(403)으로 산소를 공급할 수 있다. 산화물 반도체막(403) 및 하지 절연층(436)을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막(403)으로의 산소의 공급을 행해도 좋다.
하지 절연층(436)에 있어서 산화물 반도체막(403)이 접하여 형성되는 영역에, 평탄화 처리를 행해도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 건식 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용해도 좋다. 역스퍼터링을 행하면, 하지 절연층(436)의 표면에 부착되어 있는 가루 상태 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 건식 에칭 처리, 플라즈마 처리는 복수회 행해도 좋고, 그들을 조합하여 행해도 좋다. 또한, 조합하여 행하는 경우, 공정순도 특별히 한정되지 않고 하지 절연층(436) 표면의 요철 상태에 맞추어 적절히 설정하면 된다.
평탄화 처리는, 예를 들어 하지 절연층(436)으로서 사용하는 산화실리콘막 표면에 화학적 기계 연마법에 의해 연마 처리(연마 조건: 폴리우레탄계 연마 천, 실리카계 슬러리, 슬러리 온도 실온, 연마압 0.001MPa, 연마시 회전 수(테이블/스핀들) 60rpm/56rpm, 연마 시간 0.5분)를 행하여, 산화실리콘막 표면에 있어서의 평균면 거칠기(Ra)를 약 0.15nm로 하면 된다.
이어서, 하지 절연층(436) 위에 산화물 반도체막(403)을 형성한다.
산화물 반도체막(403)의 형성 공정에 있어서, 산화물 반도체막(403)에 수소, 또는 물이 가능한 한 포함되지 않도록 하기 위해서, 산화물 반도체막(403)의 성막 전 처리로서, 스퍼터링 장치의 예비 가열실에서 하지 절연층(436)이 형성된 기판을 예비 가열하고, 기판 및 하지 절연층(436)에 흡착한 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다.
또한, 하지 절연층(436)을 수소(물이나 수산기를 포함한다) 등의 불순물이 저감되고, 또한 산소 과잉 상태로 하기 위해, 하지 절연층(436)에 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리(탈수화 또는 탈수소화 처리) 및/또는 산소 도프 처리를 행해도 좋다. 탈수화 또는 탈수소화 처리와, 산소 도프 처리는 복수회 행해도 좋고, 양쪽을 반복하여 행해도 좋다.
산화물 반도체막(403)은 성막 직후에 있어서, 화학양론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들어, 스퍼터링법을 사용하여 산화물 반도체막(403)을 성막하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100％)에서 성막을 행하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100％의 분위기에서 성막하면, 예를 들어 성막 온도를 300℃ 이상으로 해도, 막 중으로부터의 Zn의 방출이 억제된다.
또한, 충분한 산소가 공급되어 산소가 과포화 상태로 되기 때문에, 산화물 반도체막(403)과 접하는 절연막(산화물 반도체막(403)을 감싸도록 형성되는 복수의 절연막)은, 과잉 산소를 포함하는 절연막으로 하는 것이 바람직하다.
또한, 본 실시 형태에 있어서, 산화물 반도체막(403)을, 스퍼터링법으로 제작하기 위한 타깃으로서는, 조성으로서, In:Ga:Zn=3:1:2[원자 백분율]의 산화물 타깃을 사용하여, In-Ga-Zn계 산화물막(IGZO막)을 성막한다.
또한, 금속 산화물 타깃의 상대밀도(충전율)는 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하이다. 상대밀도가 높은 금속 산화물 타깃을 사용함으로써, 성막된 산화물 반도체막은 치밀한 막으로 될 수 있다.
산화물 반도체막(403)을, 성막할 때에 사용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 보유 지지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 사브리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 추가한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 당해 성막실에서 성막한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 하지 절연층(436)과 산화물 반도체막(403)을 대기에 해방하지 않고 연속적으로 형성하는 것이 바람직하다. 하지 절연층(436)과 산화물 반도체막(403)을 대기에 폭로하지 않고 연속하여 형성하면, 하지 절연층(436) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체막(403)은, 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법에 의해 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 산화물 반도체막의 에칭은, 건식 에칭이어도 좋고 습식 에칭이어도 좋고, 양쪽을 사용해도 좋다. 예를 들어, 산화물 반도체막의 습식 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액 등을 사용할 수 있다. 또한, ITO-07N(간또 가가꾸사제)을 사용해도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의한 건식 에칭에 의해 에칭 가공해도 좋다. 예를 들어, IGZO막을 ICP 에칭법에 의해, 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여, 섬 형상으로 가공할 수 있다.
산화물 반도체막(403)에 있어서, 구리, 알루미늄, 염소 등의 불순물이 대부분 포함되지 않은 고순도화된 것이 바람직하다. 트랜지스터(440a)의 제조 공정에 있어서, 이들 불순물이 혼입 또는 산화물 반도체막(403) 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체막(403) 표면에 부착된 경우에는, 옥살산이나 희불산 등에 노출시키거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 산화물 반도체막(403) 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체막(403)의 구리 농도는 1×1018atoms/㎤ 이하, 바람직하게는 1×1017atoms/㎤ 이하로 한다. 또한, 산화물 반도체막(403)의 알루미늄 농도는 1×1018atoms/㎤ 이하로 한다. 또한, 산화물 반도체막(403)의 염소 농도는 2×1018atoms/㎤ 이하로 한다.
또한, 산화물 반도체막(403)에, 과잉한 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하 또는 기판의 왜곡점 미만으로 한다. 가열 처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기 하 450℃에 있어서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수 분간 가열한 후, 기판을 불활성 가스 중으로부터 추출하는 GRTA를 행해도 좋다.
또한, 가열 처리에 있어서는, 질소 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리에서 산화물 반도체막(403)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소되어 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 전기적으로 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은, 막 형상의 산화물 반도체막 형성 후이어도 좋고, 섬 형상의 산화물 반도체막(403) 형성 후이어도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 복수회 행해도 좋고, 다른 가열 처리와 겸해도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(403)으로서 섬 형상으로 가공되기 전, 막 형상의 산화물 반도체막(403)이 하지 절연층(436)을 덮은 상태에서 행하면, 하지 절연층(436)에 포함되는 산소가 가열 처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
계속해서, 산화물 반도체막(403)을 덮는 게이트 절연막(442)을 형성한다.
또한, 게이트 절연막(442)의 피복성을 향상시키기 위해서, 산화물 반도체막(403) 표면에도 상기 평탄화 처리를 행해도 좋다. 특히 게이트 절연막(442)으로서 막 두께가 얇은 절연막을 사용하는 경우, 산화물 반도체막(403) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(442)의 막 두께는, 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다.
게이트 절연막(442)의 재료로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막을 사용하여 형성할 수 있다. 게이트 절연막(442)은, 산화물 반도체막(403)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(442)은, 막 중(벌크 중)에 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 게이트 절연막(442)으로서, 산화실리콘막을 사용하는 경우에는, SiO2+α(단, α>0)로 한다. 본 실시 형태에서는, 게이트 절연막(442)으로서, SiO2+α(단, α>0)인 산화실리콘막을 사용한다. 이 산화실리콘막을 게이트 절연막(442)으로서 사용함으로써 산화물 반도체막(403)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 또한, 게이트 절연막(442)은, 제작하는 트랜지스터의 크기나 게이트 절연막(442)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연막(442)의 재료로서 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트, 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 산화란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(442)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 절연막(442)을 수소(물이나 수산기를 포함한다) 등의 불순물이 저감되고, 또한 산소 과잉 상태로 하기 위해, 게이트 절연막(442)에 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리(탈수화 또는 탈수소화 처리) 및/또는 산소 도프 처리를 행해도 좋다. 탈수화 또는 탈수소화 처리와, 산소 도프 처리는 복수회 행해도 좋고, 양쪽을 반복하여 행해도 좋다.
본 실시 형태에서는, 게이트 절연막(442)에, 200℃ 이상 400℃ 이하에서 가열하면서 마이크로파를 사용한 산소 플라즈마 처리를 행한다. 상기 처리에 의해, 게이트 절연막(442)은 고밀도화되어, 게이트 절연막(442)의 탈수화 또는 탈수소화 처리, 산소 도프 처리를 행할 수 있다.
다음에 게이트 절연막(442) 위에 도전막 및 절연막의 적층을 형성하고, 상기 도전막 및 상기 절연막을 에칭하여, 게이트 전극층(401) 및 절연막(413)의 적층을 형성한다.
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈실리사이드 등의 실리사이드막을 사용해도 좋다. 게이트 전극층(401)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 전극층(401)의 재료는, 산화인듐산화주석, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 산화인듐 산화아연, 산화규소를 첨가한 인듐주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(442)과 접하는 게이트 전극층(401)의 1층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
절연막(413)은, 대표적으로는 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연막(413)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
이어서, 게이트 전극층(401) 및 절연막(413)을 마스크로 하여 산화물 반도체막(403)에 도펀트를 도입하여, 저저항 영역(404a, 404b)을 형성한다(도 14a 참조).
도펀트의 도입 공정은, 가속 전압, 도우즈량 등의 주입 조건, 또한 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 된다. 본 실시 형태에서는, 도펀트로서 인을 사용하여, 이온 주입법에 의해 인 이온의 주입을 행한다. 또한, 도펀트의 도우즈량은 1×1013ions/㎠ 이상 5×1016ions/㎠ 이하로 하면 된다.
저저항 영역에서의 도펀트의 농도는, 5×1018/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
도펀트를 도입할 때에 기판(400)을 가열하면서 행해도 좋다.
또한, 산화물 반도체막(403)에 도펀트를 도입하는 처리는, 복수회 행해도 좋고, 도펀트의 종류도 복수종 사용해도 좋다.
또한, 도펀트의 도입 처리 후, 가열 처리를 행해도 좋다. 가열 조건으로서는, 온도 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하에서 1시간, 산소 분위기 하에서 행하는 것이 바람직하다. 또한, 질소 분위기 하에서, 감압 하, 대기(초건조 에어) 하에서 가열 처리를 행해도 좋다.
본 실시 형태에서는, 이온 주입법에 의해 산화물 반도체막(403)에, 인(P) 이온을 주입한다. 또한, 인(P) 이온의 주입 조건은 가속 전압 30kV, 도우즈량을 1.0×1015ions/㎠로 한다.
산화물 반도체막(403)은, CAAC-OS막, 다결정막, 혹은 단결정막이다. 산화물 반도체막(403)은, 도펀트의 도입 처리의 조건이나, 도펀트의 종류에도 의하지만, 도펀트의 도입에 의해, 일부 비정질화되는 경우가 있다. 예를 들어, 도펀트의 도입 처리에 의해, 게이트 전극층(401)과 중첩되어 있지 않은 산화물 반도체막에 있어서, 상층이 비정질로 되지만, 하층은 도펀트가 첨가되지 않고, 결정 성분이 유지된 상태로 되는 경우가 있다. 이와 같이 일부 비정질화된 경우에는, 상술한 가열 처리를 행하여 비정질화된 영역을 재결정화시켜, 산화물 반도체막(403)의 결정성을 높이는 것이 바람직하다.
상기 공정을 거침으로써, 채널 형성 영역(409)을 사이에 두고 저저항 영역(404a, 404b)이 형성되고, 또한, 결정성이 높은 산화물 반도체막(403)이 형성된다.
이어서, 측벽 절연층(이하, 사이드 월이라고도 칭한다)을 형성하기 위해, 절연막(448)을 형성한다(도 14b 참조).
절연막(448)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있고, 단층이어도 좋고 적층이어도 좋다. 절연막(448)은, 플라즈마 CVD법 또는 스퍼터링법, 또는 성막 가스를 사용한 CVD법을 사용할 수 있다. CVD법으로서는, LPCVD법, 플라즈마 CVD법 등을 사용할 수 있고, 또한 다른 방법으로서는, 도포법 등도 사용할 수 있다.
그리고, 절연막(448)에 이방성 에칭을 행하여, 측벽 절연층(414a, 414b)을 형성한다.
또한, 게이트 전극층(401), 절연막(413), 측벽 절연층(414a, 414b)을 마스크로 하여, 게이트 절연막(442)을 에칭하고, 게이트 절연막(402)을 형성한다(도 14c 참조). 또한, 게이트 절연막(442)의 에칭에 의해, 저저항 영역(404a, 404b)의 일부를 노출시킨다.
이어서, 노출된 저저항 영역(404a, 404b)의 일부를 비정질화시키는 처리를 행한다. 비정질화시키는 처리의 하나로서, 아르곤 플라즈마 또는 산소 플라즈마에 노출시켜도 좋다. 또한, 도펀트를 포함하는 플라즈마에 노출시켜도 좋다. 플라즈마에 의해 산소나, 아르곤이나, 도펀트가 첨가되는 표면으로부터의 깊이보다도 충분히 산화물 반도체막(403)이 두꺼운 경우, 플라즈마에 노출시킴으로써, 노출된 저저항 영역(404a, 404b)의 표층만이 비정질 영역(445a, 445b)으로 되고, 그 이외의 영역은 결정 성분이 유지된 상태로 된다(도 14d 참조). 비정질 영역(445a, 445b)을 형성함으로써, 도 14d 중의 점선 화살표로 나타낸 방향으로 수소가 끌어당겨지고, 비정질 영역(445a, 445b)에 수소를 끌어당겨 고정화시키고, 채널 형성 영역의 수소를 최대한 제거할 수 있다.
또한, 노출된 저저항 영역(404a, 404b)의 일부를 비정질화시키는 처리 시, 절연막(5413) 및 측벽 절연층(414a, 414b)은, 게이트 전극층(401)을 플라즈마로부터 보호하는 데 있어서 중요하다.
또한, 노출된 저저항 영역(404a, 404b)의 일부를 비정질화시키는 처리의 다른 방법의 하나로서, 이온 주입 장치 또는 이온 플라즈마 장치를 사용하여 아르곤이나 산소나 도펀트의 첨가를 행할 수도 있다.
이어서, 산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401) 위에 보호 절연막으로 되는 치밀성이 높은 무기 절연막(대표적으로는 산화알루미늄막)으로서, 절연막(407)을 형성한다.
절연막(407)은, 단층이어도 좋고 적층이어도 좋고, 적어도 산화알루미늄막을 포함하는 것이 바람직하다.
산화알루미늄막을 고밀도(막 밀도 3.2g/㎤ 이상, 바람직하게는 3.6g/㎤ 이상)로 함으로써, 트랜지스터(440a)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더포드 후방 산란법이나, X선 반사율 측정법에 의해 측정할 수 있다. 또한, 산화알루미늄막은, 막 중(벌크 중)에 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화알루미늄막을 사용하는 경우에는, AlOx(단, x>1.5)로 하면 된다.
절연막(407)으로서 사용하는 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 절연막(407)은, 제작 공정 중 및 제작 후에 있어서, 변동 요인으로 되는 수소, 수분 등의 불순물의 산화물 반도체막(403)으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(403)으로부터의 방출을 방지하는 보호막으로서 기능한다. 또한 산화알루미늄막은, 접하여 형성되는 산화물 반도체막(403)에 산소의 공급도 행할 수 있다.
절연막(407)은, 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 성막할 수 있다. 또한, 절연막(407)으로서 금속막에 산화 처리를 행함으로써 얻어지는 금속 산화막을 사용해도 좋다. 본 실시 형태에서는, 알루미늄막에 산소 도프 처리를 행함으로써 얻어지는 산화알루미늄막을 사용한다.
산화알루미늄막 이외에, 절연막(407)으로서는, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 산화갈륨막 등의 무기 절연막 등을 사용할 수 있다. 또한, 산화하프늄막, 산화마그네슘막, 산화지르코늄막, 산화란탄 막, 산화바륨막, 또는 금속 질화물막(예를 들어, 질화알루미늄막)도 사용할 수 있다.
절연막(407) 위에 층간 절연막(415)을 형성한다. 층간 절연막(415)은, 절연막(407)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있다. 본 실시 형태에서는, 층간 절연막(415)은 트랜지스터(440a)에 의해 발생하는 요철을 평탄화할 수 있는 막 두께로 형성한다. 층간 절연막(415)으로서는, CVD법에 의해 형성한 산화질화실리콘막, 또는 스퍼터링법에 의해 형성한 산화실리콘막을 사용할 수 있다.
또한, 층간 절연막(415)으로서, 트랜지스터 기인의 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는, 폴리이미드계 수지, 아크릴계 수지, 벤조시클로부텐계 수지, 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다.
층간 절연막(415) 및 절연막(407)에 산화물 반도체막(403)에 달하는 개구를 형성하고, 개구에 소스 전극층(405a), 드레인 전극층(405b)을 형성한다. 소스 전극층(405a), 드레인 전극층(405b)을 사용하여 다른 트랜지스터나 소자와 접속시켜, 여러 회로를 구성할 수 있다.
소스 전극층(405a) 및 드레인 전극층(405b)에 사용하는 도전막으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석(In2O3-SnO2), 산화인듐산화아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
예를 들어, 소스 전극층(405a) 및 드레인 전극층(405b)으로서, 몰리브덴막의 단층, 질화탄탈막과 구리막의 적층, 또는 질화탄탈막과 텅스텐막의 적층 등을 사용할 수 있다.
또한, 공정수를 삭감하기 위해, 노출된 저저항 영역(404a, 404b)의 일부를 비정질화시키는 처리의 다른 방법의 하나로서, 소스 전극층(405a) 및 드레인 전극층(405b)에 사용하는 도전막의 성막 시에, 높은 전력 파워로 스퍼터링을 행하여 도전막의 형성 프로세스를 사용해도 좋다. 이 경우, 노출된 저저항 영역(404a, 404b)의 일부를 도전막의 성막 조건에 의해 비정질로 할 수 있기 때문에, 공정수를 증가시키지 않고 산화물 반도체막의 일부를 비정질로 할 수 있다.
이상의 공정에서, 본 실시 형태의 트랜지스터(440a)를 갖는 반도체 장치를 제작할 수 있다(도 14e 참조).
도 15a 내지 도 15d, 도 16a 및 도 16b에, 트랜지스터(440a)와는 상이한 다른 구성의 트랜지스터(440b, 440c, 440d, 440e, 440f, 440g)를 나타낸다.
트랜지스터(440b, 440c, 440d, 440e)에 있어서, 소스 전극층(405a), 및 드레인 전극층(405b)은, 노출된 산화물 반도체막(403) 상면 및 측벽 절연층(414a, 414b)과 접하여 형성되어 있다. 따라서, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 비정질 영역(445a, 445b)과, 게이트 전극층(401)의 거리는, 측벽 절연층의 채널 길이 방향의 폭으로 되고, 보다 미세화를 달성할 수 있는 것 외에, 제작 공정에 있어서 보다 변동되지 않고 제어할 수 있다.
이와 같이, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 비정질 영역(445a, 445b)과, 게이트 전극층(401)의 거리를 짧게 할 수 있기 때문에, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(비정질 영역(445a 및 445b)) 및 게이트 전극층(401) 사이의 저항이 감소하여, 트랜지스터(440b, 440c, 440d, 440e)의 온 특성을 향상시키는 것이 가능하게 된다.
또한, 도 15a, 도 15b에 있어서, 절연막(407)은, 층간 절연막(415), 소스 전극층(405a), 드레인 전극층(405b), 측벽 절연층(414a, 414b), 절연막(413)과 접하여 형성되어 있다.
트랜지스터(440b, 440c)는 제작 공정에 있어서, 게이트 전극층(401), 절연막(413) 및 측벽 절연층(414a, 414b) 위에 형성된 도전막을 절삭(연삭, 연마)함으로써 제거하여 도전막을 분단함으로써, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다. 절삭(연삭, 연마) 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법을 적절하게 사용할 수 있다.
트랜지스터(440d)는 제작 공정에 있어서, 게이트 전극층(401), 절연막(413) 및 측벽 절연층(414a, 414b) 위에 형성된 도전막을 포토리소그래피 공정을 사용한 레지스트 마스크에 의해 에칭함으로써 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 예이다.
트랜지스터(440e)는 제작 공정에 있어서, 게이트 전극층(401), 절연막(413) 및 측벽 절연층(414a, 414b) 위에 형성된 도전막을, 포토리소그래피 공정을 사용한 레지스트 마스크를 서서히 후퇴시키면서 에칭함으로써 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 예이다.
트랜지스터(440f)는, 소스 전극층 및 드레인 전극층을 산화물 반도체막(403)의 게이트 절연막(402)과 중첩하지 않는 영역에 형성하는 예이다. 산화물 반도체막(403)에 대하여 높은 파워로 스퍼터링을 행하여, 금속막(알루미늄막, 티타늄막 등)을 형성하여 비정질화하고, 열처리에 의해 산화물 반도체막(403) 중에 금속 원소를 확산시킴으로써 저저항화하고, 소스 전극층으로서 기능하는 비정질 영역(445a), 드레인 전극층으로서 기능하는 비정질 영역(445b)을 형성한다. 또한, 비정질 영역(445a, 445b)을 형성한 후, 금속막은 제거한다.
트랜지스터(440g)는, 측벽 절연층에 배리어막도 포함하는 구성으로 하고, 측벽 절연층(414a, 414b)을 덮도록, 배리어막인 절연막을 형성하는 예이다. 절연막(448)을 형성한 후, 절연막(448)을 이방성 에칭하여 측벽 절연층(414a, 414b)을 형성하고, 그 후 배리어막인 절연막을 성막하고, 배리어막에 이방성 에칭을 행하여, 절연막(417a, 417b)을 형성한다. 예를 들어, 배리어막으로서, 알루미늄막을 형성하고, 상기 알루미늄막에 산소 도프 처리를 행하여 산화알루미늄막을 형성하면 된다. 절연막(448)에 이방성 에칭을 행하고, 배리어막에 2회째의 이방성 에칭을 행하여, 트랜지스터(440g)에 도시한 바와 같은 측벽 절연층(414a, 414b), 절연막(417a, 417b)으로 구성된 측벽 절연층을 형성할 수 있다.
이상과 같이, 결정 성분이 유지된 채널 형성 영역과, 비정질 성분을 많이 포함하는 비정질 영역을 갖는 산화물 반도체막을 포함하는 트랜지스터(440a 내지 440g)를 갖는 반도체 장치에 있어서, 안정된 전기 특성을 부여하여, 고신뢰성화를 달성할 수 있다.
산화물 반도체막을 포함하는 트랜지스터를 갖는 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 동일 기판 위에 트랜지스터와 용량을 공정수를 증가시키지 않고 제작하는 예를 도 17a 및 도 17b를 사용하여 이하에 설명한다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이어도 좋다.
도 17b에 도시하는 트랜지스터(420)는, 톱 게이트 구조를 갖는 플래너형 트랜지스터의 예이다.
도 17b에 도시하는 트랜지스터(420)는, 하지 절연층(436)이 형성된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(409), 저저항 영역(404a, 404b), 비정질 영역(445a, 445b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401)을 갖는다. 트랜지스터(420) 위에는, 절연막(406, 407)이 형성되어 있다. 또한, 게이트 전극층(401)과 동일한 재료에 의해 용량 배선(450)이, 게이트 절연막(402)을 개재하여 소스 전극층(405a)과 중첩되고, 게이트 절연막(402)을 유전체로 한 용량(451)을 형성하고 있다.
도 17a를 사용하여, 반도체 장치의 제작 방법의 일례를 나타낸다. 또한, 실시 형태 2와 하지 절연층(436), 결정 성분을 포함하는 산화물 반도체막(403)의 제작 공정은 동일하기 때문에, 여기서는 상세한 설명은 생략한다.
결정 성분을 포함하는 산화물 반도체막(403)의 형성 후, 산화물 반도체막(403) 위에 소스 전극층 및 드레인 전극층(이것과 동일한 층에 의해 형성되는 배선을 포함한다)으로 되는 도전막을 형성한다. 도전막은, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다.
계속해서, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
또한, 도전막의 스퍼터링 성막 시, 또는 소스 전극층(405a), 드레인 전극층(405b)을 형성하기 위한 에칭에 플라즈마를 사용하는 경우, 산화물 반도체막(403)의 표면이 비정질화되거나, 혹은 불순물이 부착될 우려가 있다. 그 경우에는, 비정질화된 표면을 옥살산이나 희불산 등에 노출시키거나, 혹은 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 비정질화된 표면을 제거하여 결정 성분을 노출시키거나 또는 산화물 반도체막 표면의 불순물을 제거하는 것이 바람직하다. 비정질화된 표면을 옥살산이나 희불산 등에 노출시키거나, 혹은 플라즈마 처리(N2O 플라즈마 처리 등)를 행하면 노출되어 있는 산화물 반도체막(403)의 막 두께가 얇아지지만, 도 17a, 도 17b에는 도시하지 않는다.
계속해서, 산화물 반도체막(403), 소스 전극층(405a) 및 드레인 전극층(405b)을 덮는 게이트 절연막(402)을 형성한다.
그리고, 게이트 전극층(401)을 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 게이트 절연막(402) 위에 형성한다(도 17a 참조). 또한, 게이트 절연막(402)으로서 막 두께가 얇은 절연막을 사용하는 경우, 게이트 절연막(402)의 형성 전에 평탄화 처리를 행해도 좋다. 또한, 본 실시 형태에서는, 게이트 전극층(401)과 동일 재료에 의해 용량 배선(450)도 게이트 절연막(402) 위에 형성한다. 소스 전극층(405a)과 용량 배선(450)에 의해 끼워져 있던 게이트 절연막(402)의 일부를 유전체로서 용량(451)을 형성한다.
이어서, 게이트 전극층(401), 소스 전극층(405a) 및 드레인 전극층(405b)을 마스크로 하여 산화물 반도체막(403)에 희가스 또는 도펀트를 도입하여 비정질화시켜, 비정질 영역(445a, 445b)을 형성한다.
소스 전극층(405a) 및 드레인 전극층(405b)의 막 두께나, 희가스 또는 도펀트의 도입 조건에 따라서는, 소스 전극층(405a) 및 드레인 전극층(405b) 하의 산화물 반도체막(403)에도 희가스 또는 도펀트가 도입되는 경우, 도입된 영역이 비정질로 되는 경우도 있다.
비정질 영역(445a, 445b)을 형성함으로써, 비정질 영역(445a, 445b)에 수소를 끌어당겨 고정화시키고, 채널 형성 영역(409)의 수소를 최대한 제거할 수 있다.
또한, 본 실시 형태에서는, 산화물 반도체막(403)과 하지 절연층(436)의 계면까지 달하는 영역을 비정질 영역(445a, 445b)으로서 도시하고 있지만, 희가스 또는 도펀트를 도입하여 비정질화시키는 조건에 따라서는, 희가스 또는 도펀트를 표면 근방에만 도입함으로써 상층만이 비정질 영역으로 되는 경우도 있다. 이 경우에도, 비정질 영역에 수소를 끌어당겨 고정화시키고, 채널 형성 영역(409)의 수소를 최대한 제거할 수 있다.
이어서, 산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401) 위에 절연막(406)을 형성한다.
이어서, 절연막(406) 위에 보호 절연막으로 되는 치밀성이 높은 무기 절연막(대표적으로는 산화알루미늄막)으로서, 절연막(407)을 형성한다(도 17b 참조). 또한, 본 실시 형태에서는 절연막(406, 407)의 적층의 예를 나타냈지만, 특별히 한정되지 않고 절연막(406)을 생략해도 좋다.
또한, 효율적으로, 희가스 또는 도펀트의 도입을 행하기 위해, 도입 전에 게이트 전극층(401) 및 용량 배선(450)을 마스크로 하여 게이트 절연막(402)을 에칭하여, 산화물 반도체막(403)의 일부를 노출시켜도 좋다. 또한, 산화물 반도체막(403)의 일부를 노출시킨 후, 아르곤 플라즈마 처리나 산소 플라즈마 처리를 행하여 산화물 반도체막(403)의 노출부를 비정질화시켜도 좋다.
또한, 도 17b에서는, 소스 전극층(405a) 및 드레인 전극층(405b)과 접하여 중첩되는 영역은, 저저항 영역(404a, 404b)으로서 나타내고 있으며, 채널 형성 영역(409)과 저저항 영역(404a) 사이에는 비정질 영역(445a)이 형성된다. 또한, 채널 형성 영역(409)과 저저항 영역(404b) 사이에는 비정질 영역(445b)이 형성된다. 비정질 영역(445a, 445b)에 포함되는 수소 농도는, 채널 형성 영역(409)이나 저저항 영역(404a, 404b)에 비하여 높은 농도로 한다.
이상과 같이, 결정 성분이 유지된 채널 형성 영역(409)과, 비정질 성분을 많이 포함하는 비정질 영역(445a, 445b)을 갖는 산화물 반도체막을 포함하는 트랜지스터(420)를 갖는 반도체 장치에 있어서, 안정된 전기 특성을 부여하여, 고신뢰성화를 달성할 수 있다.
또한, 본 실시 형태는 실시 형태 2 또는 실시 형태 3과 자유롭게 조합할 수 있다. 예를 들어, 실시 형태 3과 조합하여, 게이트 전극층의 측면에 접하여 측벽 절연층을 형성해도 되며, 그 경우에는 용량 배선(450)의 측면에 접하여 측벽 절연층이 형성된다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 1과는 다른 반도체 장치(기억 장치)의 일례를, 도면을 사용하여 설명한다.
도 18은, 반도체 장치의 구성의 일례이다. 도 18a에, 반도체 장치의 단면도를, 도 18b에 반도체 장치의 평면도를, 도 18c에 반도체 장치의 회로도를 각각 도시한다. 여기서, 도 18a는, 도 18b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다.
도 18a 및 도 18b에 도시하는 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터(162)를 갖는 것이다. 트랜지스터(162)는, 실시 형태 3에서 나타내는 트랜지스터(420)의 구조를 적용하는 예이다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 다른 금제대 폭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는, 모두 ｎ채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 사용할 수 있음은 물론이다. 또한, 정보를 유지하기 위하여 산화물 반도체를 사용한 실시 형태 1 또는 실시 형태 2 또는 실시 형태 3에 도시한 바와 같은 트랜지스터를 사용하는 것 외에는 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것으로 한정할 필요는 없다.
도 18a에 있어서의 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(185)에 설치된 채널 형성 영역(116)과, 채널 형성 영역(116)을 사이에 두도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 간 화합물 영역(124)과, 채널 형성 영역(116) 위에 설치된 게이트 절연막(108)과, 게이트 절연막(108) 위에 설치된 게이트 전극(110)을 갖는다. 또한 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 칭하는 경우가 있다. 또한 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는, 소스 영역이 포함될 수 있다.
기판(185) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 설치되어 있으며, 트랜지스터(160)를 덮도록 절연층(128, 130)이 설치되어 있다.
단결정 반도체 기판을 사용한 트랜지스터(160)는 고속 동작이 가능하다. 이로 인해, 당해 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(162) 및 용량 소자(164)의 형성 전의 처리로서, 트랜지스터(160)를 덮는 절연층에 CMP 처리를 실시하고, 절연층(128, 130)을 평탄화하는 동시에 트랜지스터(160)의 게이트 전극층의 상면을 노출시킨다.
도 18a에 도시하는 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 톱 게이트형 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체막은, 결정 성분이 유지된 채널 형성 영역과 비정질 영역을 갖는다. 비정질 영역에 수소를 끌어들이는 것으로 채널 형성 영역의 수소 농도가 저감된 산화물 반도체를 사용함으로써 지극히 우수한 오프 특성의 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)는 오프 전류가 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지시키는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않는, 또는, 리프레시 동작의 빈도가 지극히 적은 반도체 기억 장치로 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
트랜지스터(162) 위에는, 절연층(150)이 단층 또는 적층으로 설치되어 있다. 또한, 절연층(150)을 사이에 두고, 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는, 도전층(148b)이 설치되어 있으며, 전극층(142a)과 절연층(150)과 도전층(148b)에 의해, 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(164)의 한쪽의 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 한쪽의 전극으로서 기능한다. 또한, 용량이 불필요할 경우에는, 용량 소자(164)를 설치하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162)의 상방에 설치해도 된다. 또한, 도전층(148b)은 트랜지스터(162)의 게이트 전극(148a)와 같은 공정으로 형성해도 된다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(152)이 설치되어 있다. 그리고, 절연층(152) 위에는 배선(156)이 설치되고, 그 배선(156)은 트랜지스터(162)와 다른 트랜지스터를 접속하기 위하여 설치되어 있다. 도 18a에는 도시하지 않지만, 배선(156)은 절연층(150), 절연층(152) 및 게이트 절연막(146) 등에 형성된 개구에 형성된 전극을 통하여 전극층(142b)과 전기적으로 접속된다. 여기서, 상기 전극은, 적어도 트랜지스터(162)의 산화물 반도체층(144)의 일부와 중첩되도록 설치되는 것이 바람직하다.
도 18a 및 도 18b에 있어서, 트랜지스터(160)와 트랜지스터(162)는, 적어도 일부가 중첩되도록 설치되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 중첩되도록 설치되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 설치되어 있다. 예를 들어, 용량 소자(164)의 도전층(148b)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩되어 설치되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 위해서, 고집적화를 도모할 수 있다.
이어서, 도 18a 및 도 18b에 대응하는 회로 구성의 일례를 도 18c에 도시하였다.
도 18c에 있어서, 제1 배선(1st Line)과 트랜지스터(160)의 소스 전극은, 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은, 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나는, 전기적으로 접속되고, 제4 배선(4th Line)과, 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나는, 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5th Line)과, 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 18c에 도시하는 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대하여 설명한다. 우선, 제4 배선의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가, 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 즉, 트랜지스터(160)의 게이트 전극에는, 소정의 전하가 부여된다(기입). 여기에서는, 다른 두 전위 레벨을 부여하는 전하(이하 로우 레벨 전하, 하이 레벨 전하라고 함) 중 어느 한쪽이 부여되는 것으로 한다. 그 후, 제4 배선의 전위를, 트랜지스터(162)가 오프 상태로 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 지극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제1 배선에 소정의 전위(정전위)을 부여한 상태에서, 제5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(160)를 ｎ채널형으로 하면, 트랜지스터(160)의 게이트 전극에 하이 레벨 전하가 부여되어 있는 경우의 외관의 임계값 Vth_H는, 트랜지스터(160)의 게이트 전극에 로우 레벨 전하가 부여되어 있는 경우의 외관의 임계값Vth_L보다 낮아지기 때문이다. 여기서, 외관의 임계값 전압이란, 트랜지스터(160)를 「온 상태」로 하기 위하여 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth_L의 사이의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, 하이 레벨 전하가 부여되어 있었을 경우에는, 제5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(160)는 「온 상태」가 된다. 로우 레벨 전하가 부여되어 있었을 경우에는, 제5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(160)는 「오프 상태」인 채이다. 이로 인해, 제2 배선의 전위를 봄으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이렇게 정보를 판독하지 않을 경우에는, 게이트 전극의 상태에 관계 없이 트랜지스터(160)가 「오프 상태」가 되는 전위, 즉, Vth_H보다 작은 전위를 제5 배선에 부여하면 된다. 또는, 게이트 전극의 상태에 관계 없이 트랜지스터(160)가 「온 상태」가 되는 전위, 즉, Vth_L보다 큰 전위를 제5 배선에 부여하면 된다.
본 실시 형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 지극히 작은 트랜지스터를 적용함으로써, 지극히 장기간에 걸쳐 기억 내용을 유지시키는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 지극히 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)에도, 장기간에 걸쳐 기억 내용을 유지시키는 것이 가능하다.
또한, 본 실시 형태에 나타내는 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않으며, 소자의 열화 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제가 되고 있는 재기입 가능 횟수에 제한은 없으며, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기입이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성을 부여받은 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 5와는 다른 기억 장치의 구조의 일 형태에 대하여 설명한다.
도 19는 기억 장치의 사시도이다. 도 19에 도시하는 기억 장치는 상부에 기억 회로로서 메모리 셀을 복수 포함하는, 메모리 셀 어레이(메모리 셀 어레이(3400a) 내지 메모리 셀 어레이(3400n), n은 2 이상의 정수)를 복수 층 갖고, 하부에 메모리 셀 어레이(3400a) 내지 메모리 셀 어레이(3400n)를 동작시키기 위하여 필요한 논리 회로(3004)를 갖는다.
도 19에서는, 논리 회로(3004), 메모리 셀 어레이(3400a) 및 메모리 셀 어레이(3400b)를 도시하고 있으며, 메모리 셀 어레이(3400a) 또는 메모리 셀 어레이(3400b)에 포함되는 복수의 메모리 셀 중, 메모리 셀(3170a)과 메모리 셀(3170b)을 대표로 도시한다. 메모리 셀(3170a) 및 메모리 셀(3170b)로서는, 예를 들어, 상기 실시 형태에 있어서 설명한 회로 구성과 마찬가지의 구성으로 할 수도 있다.
또한, 도 20에, 메모리 셀(3170a)에 포함되는 트랜지스터(3171a)를 대표로 도시한다. 메모리 셀(3170b)에 포함되는 트랜지스터(3171b)를 대표로 도시한다. 트랜지스터(3171a) 및 트랜지스터(3171b)는, 산화물 반도체막에 채널 형성 영역을 갖는다. 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터의 구성에 대해서는, 실시 형태 1 내지 실시 형태 3 중 어느 한 가지에 있어서 설명한 구성과 마찬가지이기 때문에, 설명은 생략한다.
트랜지스터(3171a)의 게이트 전극층과 같은 층에 형성된 전극(3501a)은 전극(3502a)에 의해, 전극(3003a)과 전기적으로 접속되어 있다. 트랜지스터(3171b)의 게이트 전극층과 같은 층에 형성된 전극(3501c)은 전극(3502c)에 의해, 전극(3003c)과 전기적으로 접속되어 있다.
또한, 논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 사용한 트랜지스터(3001)를 갖는다. 트랜지스터(3001)는 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(3000)에 소자 분리 절연층(3106)을 설치하고, 소자 분리 절연층(3106)에 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터(3001)는 절연 표면 위에 형성된 다결정 실리콘막 등의 반도체막이나, SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터이어도 된다. 트랜지스터(3001)의 구성에 대해서는, 공지된 구성을 사용하는 것이 가능하기 때문에, 설명은 생략한다.
트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에는, 배선(3100a) 및 배선(3100b)이 형성되어 있다. 배선(3100a)과 트랜지스터(3001)가 형성된 층 사이에는, 절연막(3140a)이 설치되고, 배선(3100a)과 배선(3100b) 사이에는, 절연막(3141a)이 설치되며, 배선(3100b)과 트랜지스터(3171a)가 형성된 층 사이에는, 절연막(3142a)이 설치되어 있다.
마찬가지로, 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에는, 배선(3100c) 및 배선(3100d)이 형성되어 있다. 배선(3100c)과 트랜지스터(3171a)가 형성된 층 사이에는, 절연막(3140b)이 설치되고, 배선(3100c)과 배선(3100d) 사이에는, 절연막(3141b)이 설치되며, 배선(3100d)과 트랜지스터(3171b)가 형성된 층 사이에는, 절연막(3142b)이 설치되어 있다.
절연막(3140a), 절연막(3141a), 절연막(3142a), 절연막(3140b), 절연막(3141b), 절연막(3142b)은 층간 절연막으로서 기능하고, 그의 표면은 평탄화된 구성으로 할 수 있다.
배선(3100a), 배선(3100b), 배선(3100c), 배선(3100d)에 의해, 메모리 셀 간의 전기적 접속이나, 논리 회로(3004)와 메모리 셀과의 전기적 접속 등을 행할 수 있다.
논리 회로(3004)에 포함되는 전극(3303)은 상부에 설치된 회로와 전기적으로 접속할 수 있다.
예를 들어, 도 20에 도시한 바와 같이, 전극(3505)에 의해 전극(3303)은 배선(3100a)과 전기적으로 접속할 수 있다. 배선(3100a)은 전극(3503a)에 의해, 트랜지스터(3171a)의 게이트 전극층과 같은 층에 형성된 전극(3501b)과 전기적으로 접속할 수 있다. 이렇게 하여, 배선(3100a) 및 전극(3303)을 트랜지스터(3171a)의 소스 또는 드레인과 전기적으로 접속할 수 있다. 또한, 전극(3501b)은, 트랜지스터(3171a)의 소스 또는 드레인과, 전극(3502b)에 의해, 전극(3003b)과 전기적으로 접속할 수 있다. 전극(3003b)은 전극(3503b)에 의해 배선(3100c)과 전기적으로 접속할 수 있다.
도 20에서는, 전극(3303)과 트랜지스터(3171a)와의 전기적 접속은, 배선(3100a)을 통하여 행해지는 예를 도시했지만 이것에 한정되지 않는다. 전극(3303)과 트랜지스터(3171a)와의 전기적 접속은, 배선(3100b)을 통하여 행해져도 되고, 배선(3100a)과 배선(3100b) 양쪽을 통하여 행해져도 된다. 또는, 배선(3100a)도 배선(3100b)도 통하지 않고, 다른 전극을 사용하여 행해져도 된다.
또한, 도 20에서는, 트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에는, 배선(3100a)이 형성된 배선층과, 배선(3100b)이 형성된 배선층의, 2개의 배선층이 설치된 구성을 도시했지만 이것에 한정되지 않는다. 트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에, 1개의 배선층이 설치되어 있어도 되고, 3개 이상의 배선층이 설치되어 있어도 된다.
또한, 도 20에서는, 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에는, 배선(3100c)이 형성된 배선층과, 배선(3100d)이 형성된 배선층의, 2개의 배선층이 설치된 구성을 도시했지만 이것에 한정되지 않는다. 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에, 1개의 배선층이 설치되어 있어도 되고, 3개 이상의 배선층이 설치되어 있어도 된다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 반도체 장치의 일례로서, 상기 실시 형태 2 내지 4 중 어느 한 가지에 개시한 트랜지스터를 적어도 일부에 사용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 21a는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 21a에 도시하는 CPU는, 기판(1190) 위에 ALU(ALU: Arithmetic logic unit, 연산 논리 장치)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기입 가능한 롬(ROM)(1199), 및 롬 인터페이스(롬 I/F)(1189)를 갖고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. 롬(1199) 및 롬 인터페이스(1189)는 별개의 칩에 설치해도 된다. 물론, 도 21a에 도시하는 CPU는, 그의 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)을 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있으며, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 21a에 도시하는 CPU에서는, 레지스터(1196)에, 메모리 셀이 설치되어 있다. 레지스터(1196)의 메모리 셀에는, 상기 실시 형태 5에 개시한 메모리 셀을 사용할 수 있다.
도 21a에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)이 갖는 메모리 셀에 있어서, 논리를 반전시키는 논리 소자에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 논리를 반전시키는 논리 소자에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에의, 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 대해서는, 도 21b 또는 도 21c에 도시한 바와 같이, 메모리 셀 군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되어 있는 노드 간에, 스위칭 소자를 설치함으로써 행할 수 있다. 이하에 도 21b 및 도 21c의 회로의 설명을 행한다.
도 21b 및 도 21c에서는, 메모리 셀에의 전원 전위의 공급을 제어하는 스위칭 소자에, 상기 실시 형태 2 내지 4 중 어느 한 가지에 개시한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시한다.
도 21b에 도시하는 기억 장치는, 스위칭 소자(1141)와, 메모리 셀(1142)을 복수 갖는 메모리 셀 군(1143)을 갖고 있다. 구체적으로, 각 메모리 셀(1142)에는, 실시 형태 5에 기재되어 있는 메모리 셀을 사용할 수 있다. 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에는, 스위칭 소자(1141)를 통하여, 하이 레벨의 전원 전위(VDD)가 공급되어 있다. 또한, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에는, 신호(IN)의 전위와, 로우 레벨의 전원 전위(VSS)의 전위가 부여되어 있다.
도 21b에서는, 스위칭 소자(1141)로서, 상기 실시 형태 2 내지 4 중 어느 한 가지에 개시한 트랜지스터를 사용하고 있으며, 상기 트랜지스터는, 그의 게이트 전극에 부여되는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 21b에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하고 있지만, 특별히 한정되지 않으며 트랜지스터를 복수 가져도 된다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 되며, 직렬과 병렬이 조합되어서 접속되어 있어도 된다.
또한, 도 21b에서는, 스위칭 소자(1141)에 의해, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에의, 하이 레벨의 전원 전위(VDD)의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해, 로우 레벨의 전원 전위(VSS)의 공급이 제어되고 있어도 된다.
또한, 도 21c에는, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에, 스위칭 소자(1141)를 통하여, 로우 레벨의 전원 전위(VSS)가 공급되어 있는, 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에의, 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리 셀 군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되어 있는 노드 간에, 스위칭 소자를 설치하고, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 사이에도, CPU의 동작을 정지할 수 있고, 그것에 의해 소비 전력을 저감시킬 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 8)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑형 또는 노트북형 퍼스널 컴퓨터, 워드프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동화상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 별체, 트랜시버, 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 전자 계산기, 휴대 정보 단말기, 전자 수첩, 전자 서적, 전자번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자렌지 등의 고주파 가열 장치, 전기 취반기, 전기 세탁기, 전기 청소기, 에어 컨디셔너 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진이나, 비수계 이차 전지로부터의 전력을 사용하여 전동기에 의해 추진되는 이동체 등도, 전기 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그인 하이브리드 차(PHEV), 이들의 타이어 차륜을 무한궤도로 바꾼 궤도 장착 차량, 전동 어시스트 자전거를 포함하는 소형 오토바이, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 행성 탐사기, 우주선을 들 수 있다. 이것들의 전자 기기의 구체예를 도 22a 내지 도 22c에 나타내었다.
도 22a는 표시부를 갖는 테이블(9000)을 나타내고 있다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있어, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타내고 있다. 또한, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 갖고 있다.
실시 형태 1 내지 3 중 어느 한 가지에 나타내는 트랜지스터는, 표시부(9003)에 사용하는 것이 가능하고, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 갖고 있으며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 접촉함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 컨트롤하는 제어 장치로 해도 된다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 설치된 힌지에 의해, 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있고, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에 있어서는, 큰 화면의 텔레비전 장치는 설치하면 자유로운 공간이 좁아져 버리지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수 있다.
도 22b는 휴대 음악 플레이어이며, 본체(3021)에는 표시부(3023)와, 귀에 장착하기 위한 고정부(3022)와, 스피커, 조작 버튼(3024), 외부 메모리 슬롯(3025) 등이 설치되어 있다. 실시 형태 1 내지 3 중 어느 한 가지에 나타내는 트랜지스터를 표시부(3023)에 사용하는 것이 가능하다. 실시 형태 2 내지 4의 트랜지스터, 또는 실시 형태 5에 나타낸 메모리를 본체(3021)에 내장되어 있는 메모리나 CPU 등에 적용함으로써, 보다 전력 절약화된 휴대 음악 플레이어로 할 수 있다.
또한, 도 22b에 도시하는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하고, 휴대 전화와 연계시키면, 승용차 등을 운전하면서 무선에 의한 핸즈프리로의 회화도 가능하다.
도 22c는 컴퓨터이며, CPU를 포함하는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는, 본 발명의 일 형태를 사용하여 제작되는 트랜지스터를 그의 표시부(9203)에 사용함으로써 제작된다. 실시 형태 7에 나타낸 CPU를 이용하면, 전력 절약화된 컴퓨터로 하는 것이 가능하게 된다.
도 23a 및 도 23b는 2단 접기 가능한 타블렛형 단말기이다. 도 23a는 개방한 상태이며, 타블렛형 단말기는, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금구(9033), 조작 스위치(9038)를 갖는다.
도 23a 및 도 23b에 도시한 바와 같은 휴대 기기에 있어서는, 화상 데이터의 일시 기억 등에 메모리로서 S램 또는 D램이 사용되고 있다. 예를 들어, 실시 형태 5, 또는 실시 형태 6에 설명한 반도체 장치를 메모리로서 사용할 수 있다. 상술한 실시 형태에서 설명한 반도체 장치를 메모리에 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감되는 것이 가능하다.
또한, 표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 접촉함으로써 데이터 입력을 할 수 있다. 실시 형태 1 내지 3 중 어느 한 가지에 나타내는 트랜지스터를 표시부(9631a)나 표시부(9631b)에 사용하는 것이 가능하다. 또한, 표시부(9631a)에 있어서는, 일례로서 절반의 영역이 표시의 기능만을 갖는 구성, 다른 절반의 영역이 터치 패널의 기능을 갖는 구성을 나타내고 있지만 상기 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 해도 된다. 예를 들어, 표시부(9631a)의 전체면을 키보드 버튼 표시시켜서 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에 있어서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등이 닿는 것으로 표시부(9631b)에 키보드 버튼 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환하고, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 타블렛형 단말기에 내장되어 있는 광 센서로 검출되는 사용 시의 외광의 광량에 따라서 표시의 휘도를 최적인 것으로 할 수 있다. 타블렛형 단말기는 광 센서뿐만 아니라, 자이로, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 된다.
또한, 도 23a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않으며 한쪽의 크기와 다른 한쪽의 크기가 상이해도 되고, 표시의 품질도 상이해도 된다. 예를 들어 한쪽이 다른 한쪽보다도 고정밀의 표시를 행할 수 있는 표시 패널로 해도 된다.
도 23b는 폐쇄된 상태이며, 타블렛형 단말기는, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 23b에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635),
DCDC 컨버터(9636)를 갖는 구성에 대하여 나타내고 있다.
또한, 타블렛형 단말기는 2단 접기 가능하기 때문에, 미사용 시에 하우징(9630)을 폐쇄한 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 위해서, 내구성이 우수하고, 장기 사용의 관점에서도 신뢰성이 우수한 타블렛형 단말기를 제공할 수 있다.
또한, 이 밖에도 도 23a 및 도 23b에 나타낸 타블렛형 단말기는, 여러가지 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
타블렛형 단말기의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 면 또는 양쪽 면에 설치할 수 있으며, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 또한 배터리(9635)로서는, 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 23b에 도시하는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 23c에 블록도를 도시하여 설명한다. 도 23c에는, 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1~SW3), 표시부(9631)에 대하여 도시하고 있고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1~SW3)가, 도 23b에 도시하는 충방전 제어 회로(9634)에 대응하는 부위가 된다.
우선 외광에 의해 태양 전지(9633)에 의해 발전이 될 경우의 동작의 예에 대하여 설명한다. 태양 전지에서 발전한 전력은, 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용되는 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압에 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때에는, 도면 부호 SW1을 오프로 하고, 도면 부호 SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 된다.
또한 태양 전지(9633)에 대해서는, 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않으며 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 된다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 된다.
도 24a에 있어서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있어, 표시부(8002)에 의해 영상을 표시하고, 스피커부(8003)로부터 음성을 출력하는 것이 가능하다. 실시 형태 1 내지 4 중 어느 한 가지에 나타내는 트랜지스터를 사용하여 표시부(8002)에 사용하는 것이 가능하다.
표시부(8002)는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 사용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하고 있어도 된다. 텔레비전 장치(8000)는 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자 간, 또는 수신자끼리 등)의 정보 통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(8000)는 정보 통신을 행하기 위한 CPU나, 메모리를 구비하고 있어도 된다. 텔레비전 장치(8000)는 실시 형태 5 내지 7 중 어느 한 가지에 나타내는 메모리나 CPU를 사용하는 것이 가능하다.
도 24a에 있어서, 실내기(8200) 및 실외기(8204)를 갖는 에어 컨디셔너는, 실시 형태 7의 CPU를 사용한 전자 기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 24a에 있어서, CPU(8203)가, 실내기(8200)에 설치되어 있는 경우를 예시하고 있지만, CPU(8203)는 실외기(8204)에 설치되어 있어도 된다. 또는, 실내기(8200)와 실외기(8204) 양쪽에, CPU(8203)가 설치되어 있어도 된다. 실시 형태 7에 나타낸 CPU는, 산화물 반도체를 사용한 CPU이기 때문에, 내열성이 우수하고, 신뢰성이 높은 에어 컨디셔너를 실현할 수 있다.
도 24a에 있어서, 전기 냉동 냉장고(8300)는 산화물 반도체를 사용한 CPU를 구비하는 전자 기기의 일례이다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), CPU(8304) 등을 갖는다. 도 24a에서는, CPU(8304)가, 하우징(8301)의 내부에 설치되어 있다. 실시 형태(7)에 나타낸 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)로 사용함으로써 전력 절약화를 도모할 수 있다.
도 24b에 있어서, 전자 기기의 일례인 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는, 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력은, 제어 회로(9702)에 의해 출력이 조정되어서, 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(9704)에 의해 제어된다. 실시 형태 7에 나타낸 CPU를 전기 자동차(9700)의 CPU로 사용함으로써 절약화를 도모할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단체, 또는 전동기와 내연 기관을 조합하여 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행 시의 정보(오르막이나 내리막 등의 정보, 구동륜에 가해지는 부하 정보 등)인 입력 정보에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의해, 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우에는, 도시하고 있지 않으나, 직류를 교류로 변환하는 인버터도 내장된다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
1: 게이트층
2: 게이트 절연층
3: 산화물 반도체층
4: 소스 전극층
5: 드레인 전극층
6: 에칭스톱층
7: 영역
8: 영역
100: 기판
106: 소자 분리 절연층
108: 게이트 절연막
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
124: 금속간 화합물 영역
128: 절연층
130: 절연층
142a: 전극층
142b: 전극층
144: 산화물 반도체층
146: 게이트 절연막
148a: 게이트 전극
148b: 도전층
150: 절연층
152: 절연층
156: 배선
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
185: 기판
400: 기판
401: 게이트 전극층
402 게이트 절연막
403: 산화물 반도체막
404a: 저저항 영역
404b: 저저항 영역
405a: 소스 전극층
405b: 드레인 전극층
406: 절연막
407: 절연막
409: 채널 형성 영역
410: 트랜지스터
413: 절연막
414a: 측벽 절연층
414b: 측벽 절연층
415: 층간 절연막
417a: 절연막
417b: 절연막
420: 트랜지스터
436: 하지 절연층
440a: 트랜지스터
440b: 트랜지스터
440c: 트랜지스터
440d: 트랜지스터
440e: 트랜지스터
440f: 트랜지스터
440g: 트랜지스터
442: 게이트 절연막
445a: 비정질 영역
445b: 비정질 영역
448: 절연막
450: 용량 배선
451: 용량
500: 기판
502: 게이트 절연층
504: 층간 절연층
505: 컬러 필터층
506: 절연층
507: 격벽
510: 트랜지스터
511: 게이트층
512: 산화물 반도체층
513a: 도전층
513b: 도전층
520: 용량 소자
521: 도전층
522: 산화물 반도체층
523: 도전층
530: 배선층 교차부
533: 도전층
540: 발광 소자
541: 전극층
542: 전계 발광층
543: 전극층
601: 기판
602: 포토다이오드
606a: 반도체막
606b:반도체막
606c: 반도체막
608: 접착층
613: 기판
622: 광
631: 절연층
633: 층간 절연층
634: 층간 절연층
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 전극층
643: 도전층
645: 도전층
656: 트랜지스터
658: 포토다이오드 리셋 신호선
659: 게이트 신호선
671: 포토 센서 출력 신호선
672: 포토 센서 기준 신호선
1141: 스위칭 소자
1142: 메모리 셀
1143: 메모리 셀 군
1189: 롬 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198 버스 인터페이스
1199: 롬
3000: 기판
3001: 트랜지스터
3003a: 전극
3003b: 전극
3003c: 전극
3004: 논리 회로
3021: 본체
3022: 고정부
3023: 표시부
3024: 조작 버튼
3025: 외부 메모리 슬롯
3100a: 배선
3100b: 배선
3100c: 배선
3100d: 배선
3106: 소자 분리 절연층
3140a: 절연막
3140b: 절연막
3141a: 절연막
3141b: 절연막
3142a: 절연막
3142b: 절연막
3170a: 메모리 셀
3170b: 메모리 셀
3171a: 트랜지스터
3171b: 트랜지스터
3200: 트랜지스터
3202: 트랜지스터
3204: 용량 소자
3208: 전극
3210a: 도전층
3210b: 도전층
3212: 전극
3214: 전극
3216: 배선
3220: 절연층
3222: 절연층
3224: 절연층
3303: 전극
3400a: 메모리 셀 어레이
3400b: 메모리 셀 어레이
3400n: 메모리 셀 어레이
3501a: 전극
3501b: 전극
3501c: 전극
3502a: 전극
3502b: 전극
3502c: 전극
3503a: 전극
3503b: 전극
3505: 전극
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 시일재
4006: 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4018a: FPC(Flexible printed circuit)
4018b: FPC(Flexible printed circuit)
4019: 이방성 도전층
4020: 절연층
4021: 절연층
4030: 전극층
4031: 전극층
4032: 절연층
4033: 절연층
4035: 스페이서
4510: 격벽
4511: 전계 발광층
4513: 발광 소자
4514: 충전재
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 도어
8303: 냉동실용 도어
8304: CPU
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 잠금구
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼
9700: 전기 자동차
9701: 2차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (3)

  1. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 갖는 제1 트랜지스터를 갖고,
    산화물 반도체를 포함하는 제2 채널 형성 영역을 갖는 제2 트랜지스터를 갖고,
    상기 제1 채널 형성 영역 위의 제1 절연막을 갖고,
    상기 제1 절연막 위의 제1 도전층을 갖고,
    상기 제1 도전층의 측면과 접하는 제2 절연막을 갖고,
    상기 제2 절연막의 상면과 접하는 제3 절연막을 갖고,
    상기 제3 절연막의 상면과 접하는 제2 도전층을 갖고,
    상기 제3 절연막의 상면과 접하는 제3 도전층을 갖고,
    상기 제2 도전층과 접하는 영역과, 상기 제3 도전층과 접하는 영역과, 상기 제2 채널 형성 영역을 갖는 산화물 반도체층을 갖고,
    상기 제2 채널 형성 영역 위의 제4 절연막을 갖고,
    상기 제4 절연막 위의 제4 도전층을 갖고,
    상기 제4 도전층의 상면과 접하는 영역을 갖는 제5 절연막을 갖고,
    상기 제5 절연막 위에 위치하고, 상기 제5 절연막의 개구부를 통해 상기 제2 도전층과 접하는 영역을 갖는 제5 도전층을 갖고,
    상기 제5 절연막의 상면과 접하는 영역을 갖고, 상기 제5 절연막을 통해 상기 제3 도전층과 중첩하는 영역을 갖는 제6 도전층을 갖고,
    상기 제2 도전층은, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖고,
    상기 제3 도전층은, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 갖고,
    상기 제1 도전층의 상면은, 상기 제3 도전층과 접하는 영역을 갖고,
    상기 제5 도전층은, 상기 제2 채널 형성 영역과 중첩하는 영역과, 상기 제1 도전층과 중첩하는 영역을 갖고,
    상기 제6 도전층은, 상기 제1 채널 형성 영역과 중첩하는 영역을 갖고,
    상기 제6 도전층은, 상기 제2 채널 형성 영역과 중첩하는 영역을 갖지 않고,
    평면으로 보아, 상기 제6 도전층은, 상기 제2 트랜지스터의 채널 길이 방향과 교차하는 방향으로 연장되는 영역을 갖고,
    상기 제1 채널 형성 영역은, 상기 제6 도전층이 연장되는 방향과 교차하는 방향으로 캐리어가 흐르는 영역을 갖는, 반도체 장치.
  2. 반도체 장치로서,
    실리콘을 포함하는 제1 채널 형성 영역을 갖는 제1 트랜지스터를 갖고,
    산화물 반도체를 포함하는 제2 채널 형성 영역을 갖는 제2 트랜지스터를 갖고,
    상기 산화물 반도체는, 인듐, 갈륨, 아연을 포함하고,
    상기 제1 채널 형성 영역 위의 제1 절연막을 갖고,
    상기 제1 절연막 위의 제1 도전층을 갖고,
    상기 제1 도전층의 측면과 접하는 제2 절연막을 갖고,
    상기 제2 절연막의 상면과 접하는 제3 절연막을 갖고,
    상기 제3 절연막의 상면과 접하는 제2 도전층을 갖고,
    상기 제3 절연막의 상면과 접하는 제3 도전층을 갖고,
    상기 제2 도전층과 접하는 영역과, 상기 제3 도전층과 접하는 영역과, 상기 제2 채널 형성 영역을 갖는 산화물 반도체층을 갖고,
    상기 제2 채널 형성 영역 위의 제4 절연막을 갖고,
    상기 제4 절연막 위의 제4 도전층을 갖고,
    상기 제4 도전층의 상면과 접하는 영역을 갖는 제5 절연막을 갖고,
    상기 제5 절연막 위에 위치하고, 상기 제5 절연막의 개구부를 통해 상기 제2 도전층과 접하는 영역을 갖는 제5 도전층을 갖고,
    상기 제5 절연막의 상면과 접하는 영역을 갖고, 상기 제5 절연막을 통해 상기 제3 도전층과 중첩하는 영역을 갖는 제6 도전층을 갖고,
    상기 제2 도전층은, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖고,
    상기 제3 도전층은, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 갖고,
    상기 제1 도전층의 상면은, 상기 제3 도전층과 접하는 영역을 갖고,
    상기 제5 도전층은, 상기 제2 채널 형성 영역과 중첩하는 영역과, 상기 제1 도전층과 중첩하는 영역을 갖고,
    상기 제6 도전층은, 상기 제1 채널 형성 영역과 중첩하는 영역을 갖고,
    상기 제6 도전층은, 상기 제2 채널 형성 영역과 중첩하는 영역을 갖지 않고,
    평면으로 보아, 상기 제6 도전층은, 상기 제2 트랜지스터의 채널 길이 방향과 교차하는 방향으로 연장하는 영역을 갖고,
    상기 제1 채널 형성 영역은, 상기 제6 도전층이 연장되는 방향과 교차하는 방향으로 캐리어가 흐르는 영역을 갖는, 반도체 장치.
  3. 제1항 또는 제2항에 기재된 반도체 장치를 갖는, 전자 기기.
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