JP4808382B2 - 非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。 - Google Patents

非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。 Download PDF

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Description

本発明は非晶質薄膜トランジスタとこれを有するシフトレジスタに関し、より詳細には寄生容量を最少化するための非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタに関する。
最近、液晶表示装置はＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）またはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などの方法でゲート駆動ＩＣを取り付けしている。しかし、製造原価や機具設計的な側面で前記製品の構造には限界があって前記ゲート駆動ＩＣの使用を排除する構造（以下、ＧＡＴＥ ＩＣ−Ｌｅｓｓ構造）を講ずるがこれは非晶質−シリコン薄膜トランジスタ（以下、ａ−Ｓｉ薄膜トランジスタ）を利用してゲート駆動ＩＣのような動作を実施するようにすることである。
これを実施可能なようにするためのａ−ＳｉＴＦＴ回路が「特許文献１」だけではなく「特許文献２」などに開示されている。特に前記「特許文献２」に開示するシフトレジスタ回路は最も少ない７個の非晶質−シリコン薄膜トランジスタと外部入力配線が可能なように開発された。
図１は一般もシフトレジスタを示すための図面として、特に「特許文献２」で開示するゲートドライバーＩＣに動作するシフトレジスタのステージを説明する。
図１に示すように、シフトレジスタの各ステージはプルアップ部１１０、プルダウン部１２０、プルアップ駆動部１３０及びプルダウン駆動部１４０を含み、スキャン開示信号ＳＴＶまたは前段ステージの出力信号に基づいてゲート信号（またはスキャン信号）を出力する。このとき、ステージがシフトレジスタの１番目のステージである場合にはタイミング制御部（図示せず）から提供されるスキャン開示信号ＳＴＶに基づいてゲート信号を出力し、残りのステージである場合には前段のステージから出力されるゲート信号に基づいてゲート信号を出力する。
前記したシフトレジスタは後述する図２のようにＴＦＴパネル内に集積されてゲート駆動回路のような動作を実施するようになる。
図２は前記した図１によるゲート駆動回路を示すための図面である。
図１及び図２を参照すると、Ｎ個のゲート信号（または走査信号）（ＧＯＵＴ［１］、ＧＯＵＴ［２］、．．．．．．．ＧＯＵＴ［Ｎ］）を出力するゲート駆動回路にはＮ個のステージが具備される。
１番目のステージはタイミング制御部（図示せず）から提供されるスキャン開示信号ＳＴＶ、タイミング制御部（図示せず）から提供されるゲートオン/オフ電圧ＶＯＮ/ＶＯＦＦ、それぞれ第１パワークロックＣＫＶの提供を受けて１番目のゲートラインの選択のための第１ゲート信号ＧＯＵＴ［１］を出力すると同時に２番目のステージの入力端ＩＮに出力する。
２番目のステージは前段ステージから提供される第１ゲート信号ＧＯＵＴ［１］と、前記ゲートオン/オフ電圧ＶＯＮ/ＶＯＦＦ、第２パワークロックＣＫＶＢの提供を受けて２番目のゲートラインの選択のための第２ゲート信号ＧＯＵＴ［２］を出力すると同時に３番目のステージの入力端ＩＮに出力する。
前記した方式によりＮ番目のステージはＮ−１番目のステージから提供される第Ｎ-１ゲート信号ＧＯＵＴ［Ｎ-１］と、外部から提供されるゲートオン/オフ電圧ＶＯＮ/ＶＯＦＦ、第２パワークロックＣＫＶＢの提供を受けてＮ番目のゲートラインの選択のための第Ｎゲート信号ＧＯＵＴ［Ｎ］を出力端子ＯＵＴを通じて出力する。
前記したシフトレジスタを構成する単位ステージは下記する図３のように１つのＳ/Ｒラッチ２１と１つのアンドゲート２２からなるロジックゲートで表現でき、このような動作は図４に図示した波形図のようである。
しかし、前記Ｓ/Ｒラッチ２１は多様な構成をすることができるが、前記Ｓ/Ｒラッチ２１から出力されるＱ値によりＣＫ１をサンプリングするプルダウントランジスタＴ１が図５に図示したように、必ず必要である。
一方、前記プルアップ部１１０のＮＭＯＳトランジスタＱ１は非晶質−シリコン薄膜トランジスタで具現されるので非常に小さい電子移動度を有し、大型化された液晶表示装置を駆動するためには高電圧振幅、例えば、２０Ｖ乃至-１４Ｖ位のゲートパルスをゲートラインに印加しなければならないので非常に大きいサイズにならざるを得ない。特に、１２．１インチ（３０．７３４ｃｍ）を使用するＸＧＡ級の場合には１つのゲートラインの寄生容量が２５０乃至３００ｐＦ位であり、これを最小デザインルールである４μｍで設計したａ−Ｓｉ薄膜トランジスタで駆動しようとすると、チャンネル長さＬが４μｍのときチャンネル幅ｗが５５００μｍ位が必要である。
従って、ゲートラインを駆動するためのＮＭＯＳタイプのａ−Ｓｉ薄膜トランジスタＱ１の寄生容量であるゲート−ドレーン間寄生容量Ｃｇｄは大きくなるしかないのである。前記寄生容量Ｃｇｄは３ｐＦ位でａ−Ｓｉ薄膜トランジスタで構成されるゲートドライバー回路に誤動作が発生される原因となる。
それは、前記寄生容量Ｃｇｄが高振幅、即ち２０Ｖ乃至-１４Ｖパワークロック（ＣＫＶまたはＣＫＶＢ）と連結され、前記寄生容量ＣｇｄがプルアップトランジスタＱ１のドレーン−ゲート間カップリングキャパシターとして動作して前記プルアップトランジスタＱ１のゲートに所望しない電圧を発生させることができるからである。例えば、前記カップリングキャパシターをゲートオフ電圧ＶＯＦＦで保持させる手段がない場合には前記プルアップトランジスタＱ１のゲート電圧は２０Ｖ乃至-１４Ｖのパワークロック（ＣＫＶまたはＣＫＶＢ）の電位になり、出力は最大２０ＶからプルアップトランジスタＱ１のしきい電圧Ｖｔｈを引き算した電圧が発生されて液晶パネルのゲートラインに印加されるので異常表示現象が発生されることができる。
従って、ａ−Ｓｉ薄膜トランジスタで構成されるゲートドライバーＩＣではプルアップトランジスタＱ１のようにスキャンパルスを出力するａ−Ｓｉ薄膜トランジスタのゲートをゲートオフ電圧ＶＯＦＦで保持させる必要がある。そのためには前記した図１に図示したように、ホールド機能を実施するａ−Ｓｉ薄膜トランジスタＱ５（以下、ホールドトランジスタ）とプルアップトランジスタＱ１が動作した後、大部分の時間の間スキャンパルスがゲートオフ電圧ＶＯＦＦレベルになるようにプルダウン機能をするａ−Ｓｉ薄膜トランジスタＱ２（以下、プルダウントランジスタ）とが必ず必要である。
このとき、前記ホールドトランジスタＱ５は、大容量の寄生容量Ｃｇｄがカップリングキャパシターとして高振幅、即ち、＋２０Ｖ乃至−１４ＶのクロックパルスＣＫと連結されているのでカップリング電圧をプルアップトランジスタＱ１やプルダウントランジスタＱ２のしきい電圧以下に保持させるためにはやはり大きいサイズになるしかないのである。
これは狭いブラックマトリックス領域やシールライン領域にａ−Ｓｉ薄膜トランジスタで構成されるゲートドライバー回路のレイアウトをすることにおいて問題点がある。また、前記ホールドトランジスタＱ５が劣化されて電流駆動能力が低下されると誤動作が容易に発生し、液晶表示装置の信頼性を低減させる問題点を有する。
米国特許第５、５１７、５４２号明細書 韓国公開特許第２００２−６６９６５号公報
従って、本発明の目的は誤動作の原因となる寄生容量を最小化するための非晶質−シリコン薄膜トランジスタを提供することにある。
また、本発明の他の目的は前記した非晶質−シリコン薄膜トランジスタを有するシフトレジスタを提供することにある。
前記した本発明の目的を達成するための１つの特徴による非晶質−シリコン薄膜トランジスタは、基板と、前記基板上に形成されて一定領域を定義する第１電極ラインと、前記第１電極ライン外側から延伸されて前記第１電極ライン上に形成され、Ｕ字形状を定義する第２電極ラインと、前記第１電極ライン外側から延伸されてＩ字形状を定義しながら前記Ｕ字形状の第１端部と第２端部との間に延伸されて前記第１電極ライン上に形成される第３電極ラインと、を含む非晶質-シリコン薄膜トランジスタを含んでなる。
また、前記した本発明の目的を達成するための他の特徴による非晶質−シリコン薄膜トランジスタは、基板と、前記基板上に形成されて一定領域を定義する第１電極ラインと、前記第１電極ライン外側から延伸されて前記第１電極ライン上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成される第３電極ラインと、前記第１電極ライン外側から延伸されて前記第１電極ライン上で前記第３電極ラインから離隔され、前記第３電極ラインの前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成される第２電極ラインとを含む非晶質-シリコン薄膜トランジスタを含んでなる。
また、前記した本発明の他の目的を達成するための１つの特徴によるシフトレジスタは、複数のステージが連結され、１番目のステージには開示信号が入力端子に結合され、各ステージの出力信号を順次的に出力するシフトレジスタにおいて、前記シフトレジスタの奇数番目のステージには第１クロックと、前記第１クロックに充電時間を減少させるための第１制御信号が提供され、偶数番目のステージには前記第１クロックに位相反転された第２クロックと、前記第２クロックの充電時間を減少させるための第２制御信号が提供され、前記各ステージは、一定領域を定義する第１電極ラインと、前記第１電極ライン外側から延伸されて前記第１電極ライン上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成される第３電極ラインと、 前記第１電極ライン外側から延伸されて前記第１電極ライン上で前記第３電極ラインから離隔され、前記第３電極ラインの前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成される第２電極ラインを具備して、出力端子に前記第１及び第２クロックのうち対応されるクロックを提供するプルアップ手段と、前記出力端子に第１電源電圧を提供するプルダウント手段と、前記プルアップ手段の入力ノードに連結され、前段のステージの出力信号の先端に応答して前記プルアップトランジスタをターンオンさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルアップ手段をターンオフさせるプルアップ駆動手段と、前記プルダウン手段の入力ノードに連結され、入力信号の先端に応答して前記プルダウン手段をターンオフさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルダウン手段をターンオンさせるプルダウン駆動手段と、を含むことを特徴とするシフトレジスタを含んでなる。
また、前記した本発明の他の目的を達成するための他の特徴によるシフトレジスタは、複数のステージが連結され、１番目のステージには開示信号が入力端子に結合され、各ステージの出力信号を順次的に出力するシフトレジスタとにおいて、前記シフトレジスタの奇数番目のステージには第１クロックと、前記第１クロックの充電時間を減少させるための第１制御信号が提供され、偶数番目のステージには前記第１クロックに位相反転された第２クロックと、前記第２クロックの充電時間を減少するための第２制御信号が提供され、前記各ステージは、出力端子に前記第１及び第２クロックのうち対応されるクロックを提供するプルアップトランジスタと、前記出力端子に第１電源電圧を提供するプルダウントランジスタと、前段のステージの出力信号の先端に応答して前記プルアップトランジスタをターンオンさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルアップトランジスタをターンオフさせるプルアップ駆動手段と、入力信号の先端に応答して前記プルダウントランジスタをターンオフさせ、前記第１制御信号または第２信号の先端に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動手段を含み、前記各ステージのうち前記第１または第２クロック信号の入力を受けるプルアップトランジスタは一定領域を定義する第１電極ラインと、前記第１電極ライン外側から延伸されて前記第１電極ライン上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成される第３電極ラインと、前記第１電極ライン外側から延伸されて前記第１電極ライン上で前記第３電極ラインから離隔され、前記第３電極ラインの前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成される第２電極ラインと、を含むことを特徴とするシフトレジスタを含んでなる。
このような非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタによると、ゲート−ドレーン間寄生容量を最少化することで、前記寄生容量が非晶質−シリコン薄膜トランジスタのドレーン−ゲート間カップリングキャパシターとして動作することを最少化することができる。
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図６は本発明の一実施例による非晶質−シリコン薄膜トランジスタを示すための図面として、特に寄生容量を最少化するための非晶質−シリコン薄膜トランジスタを示すための図面である。
図６に図示されたように、一定領域を定義するゲート電極ライン２１０上にＵ字形状を定義するソース電極ライン２３０を形成し、前記ソース電極ライン２３０が形成されていない領域、即ち、前記Ｕ字形状の第１端部と第２端部とを連結する仮想のラインＶＬを通じて閉ループ（ｃｌｏｓｅｄ ｌｏｏｐ）を定義するとき、前記ゲート電極ライン２１０外側から延伸されてＩ字形状を定義しながら前記ゲート電極ライン２１０が形成された領域上の前記閉ループ内側に介在される端部を有するドレーン電極ライン２４０を形成する。つまり、ドレーン電極ライン２４０は、ソース電極ライン２３０のＵ字形状の第１端部と第２端部との間に延伸され、ゲート電極ライン２１０上に形成される。
ここで、前記ゲート電極ライン２１０をゲート電極ラインとし、前記ソース電極ライン２３０をドレーン電極ラインにすると、前記ドレーン電極ライン２４０はソース電極ラインである。しかし、前記ゲート電極ライン２１０をゲート電極ラインで、前記ソース電極ライン２３０をソース電極ラインに、前記ドレーン電極ライン２４０をドレーン電極ラインに仮定して説明する。
望ましくは、前記Ｕ字形状を定義するソース電極ライン２３０は前記ゲート電極ライン２１０が定義する領域の外側から内側に向かう別の電極ラインをさらに含んでＹ字形状を定義し、前記Ｉ字形状を定義するドレーン電極ライン２４０は前記ゲート電極ライン２１０が定義する領域の外側から内側に向かう別の端部をさらに含んでＴ字形状を定義する、このとき、前記ドレーン電極ライン２４０に具備される外部電極ラインを通じて電源の供給を受け、前記ソース電極ライン２３０に当に具備される外部電極ラインを通じて電源を出力する。
ドレーン電極ライン２４０はゲート電極ライン２１０に対向する第１辺を有し、前記第１辺のうちソース電極ライン２３０とチャンネル領域を形成する部分の長さＤＬ１はゲート電極ライン２１０の線幅ＤＬ２の５倍以下の長さを有することができる。この場合、ゲート電極とドレーン電極との間の寄生キャパシタンスＣｇｄは約９．１％減少されることができる。ここで、チャンネル幅Ｗは、図６よりＷ＝２×ＤＬ１＋ＤＬ２である。ＤＬ１＝５×ＤＬ２であるので、Ｗ＝１１×ＤＬ２となる。このように、チャンネル長さＬを最小化させつつチャンネル幅を最大化させ、チャンネル幅を最大化させない場合の１／１１＝約９．１％に寄生キャパシタを減少することができる。
また、前記第１辺のうちソース電極ライン２３０とチャンネル領域を形成する部分の長さＤＬ１はゲート電極ライン２１０の線幅ＤＬ２と実質的に同一な長さを有することができる。この場合、ゲート電極とドレーン電極との間の寄生キャパシタンスＣｇｄは約３３％減少されることができる。ここで、チャンネル幅Ｗは、図６よりＷ＝２×ＤＬ１＋ＤＬ２である。ＤＬ１＝ＤＬ２であるので、Ｗ＝３×ＤＬ２となる。よって、チャンネル幅を最大化させない場合の１／３＝約３３％に寄生キャパシタを減少することができる。ここで、ａ−Ｓｉ薄膜トランジスタのチャンネル幅ｗはゲート電極ライン２１０上に形成されるソース電極ライン２３０及びドレーン電極ライン２４０により定義される領域の平均距離であり、ａ−Ｓｉ薄膜トランジスタのチャンネル長さＬはゲート電極ライン２１０上に形成されるソース電極ライン２３０及びドレーン電極ライン２４０によって定義される領域の距離である。より具体的には、ループ内部のドレーン電極とソース電極とが対向する部分において、ソース電極ライン２３０の外側辺とドレーン電極ライン２４０の外側辺との距離がチャンネルの長さを定義する。このチャンネル長Ｌがソース電極とドレイン電極との間の電流の流れる通路の距離である。また、ゲート電極ライン２１０上に形成されるソース電極ライン２３０の外側辺とドレーン電極ライン２４０の外側辺により形成された領域の平均距離がチャンネル幅を定義する。つまり、チャンネル幅は、ソース電極とドレイン電極との間の領域において、チャンネル長Ｌと交差する方向の距離の平均距離である。
このように、Ｕ字形状またはＹ字形状のソース電極ライン２３０を形成し、Ｉ字形状またはＴ字形状のドレーン電極ライン２４０を前記ソース電極ライン２３０が形成されていない領域に形成することで、ａ−Ｓｉ薄膜トランジスタの特性を定義するチャンネル長さＬを最小化させてもチャンネル幅を最大化させることができてａ−Ｓｉ薄膜トランジスタの寄生容量を最小化させることができる。
次に、後述する図７及び図８を参照して寄生容量を最小化するためのａ−Ｓｉ薄膜トランジスタの製造方法を説明する。
図７及び図８は前記した図４の非晶質−シリコン薄膜トランジスタを切断線Ａ−Ａ`、Ｂ−Ｂ`を切断した図として、特に図７はＡ−Ａ`を切断した断面図であり、図８はＢ−Ｂ`を切断した断面図である。
図７及び図８に図示したように、透明基板２０５上にアルミニウムを含む金属層を全面蒸着した後前記アルミニウム金属層をパターニングして低抵抗ゲート電極ライン２１０を形成する。勿論図面上には単一金属層をゲート電極ラインで利用することもできる。前記多重金属層を利用する場合には前記アルミニウム金属層上にクロムやモリブデンのような金属をさらに蒸着させる。
続いて、ゲート電極ライン２１０が形成された透明基板２０５上に酸化シリコンまたは窒化シリコンのような絶縁物質を全面蒸着し、順次に眞性半導体物質と不純物が含まれた半導体物質を連続蒸着する。
続いて、前記絶縁物質、眞性半導体物質、及び不純物が添加された半導体物質をエッチングしてゲート絶縁膜２１５、半導体層２２０及び不純物が添加された半導体層２２５を形成する。その結果、ゲート絶縁膜２１５はゲート電極ライン２１０全体を被覆し、半導体層２２０と不純物半導体層２２５はゲート絶縁膜２１５と同様の形状でゲート絶縁膜２１５上に形成される。
続いて、半導体層２２０と不純物半導体層２２５が形成された基板上にクロムやクロム合金のような金属を全面蒸着する。前記金属層をパターニングしてゲート電極ライン上でＵ字形状を定義するソース電極ライン２３０と、Ｉ字形状を定義するドレーン電極ライン２４０を形成する。観察者の観点から見ると、ソース電極ライン２３０は前記ドレーン電極ライン２４０を囲む形態で形成される。
また、前記ソース電極ライン２３０とドレーン電極ライン２４０をマスクとして続けてエッチングしてソース電極ライン２３０とドレーン電極ライン２４０との間に存在する不純物半導体層２２５を完全分離する。前記ソース電極ライン２３０及び前記ドレーン電極ライン２４０が形成された基板全面に窒化シリコンや酸化シリコンのような絶縁物質を蒸着して保護膜２４５を形成する。
以上、透明基板２０５上にゲート電極ライン２１０を形成した後前記ゲート電極ライン２１０上にドレーン電極ライン２４０及びソース電極ライン２３０を形成した逆スタッガー型（Ｉｎｖｅｒｔｅｄ Ｓｔａｇｇｅｒｅｄ Ｔｙｐｅ）構造を説明した。
しかし、透明基板２０５上にドレーン電極ライン２４０及びソース電極ライン２３０を形成した後、前記ドレーン電極ライン２４０及びソース電極ライン２５０上にゲート電極ライン２１０を形成したスタッガー型構造にも同一に適用することができる。前記したスタッガー型構造に対しては別当の図面を利用した説明は省略する。
次に、本発明の他の実施例によると、図６に示す構成はシフトレジスタに採用することができる。図６に示す構成を有するシフトレジスタの構成を再び図１及び図２を用いて説明する。シフトレジスタでは、複数のステージが連結され、１番目のステージにはタイミング制御部（図示せず）から提供されるスキャン開示信号ＳＴＶが入力端子に結合される。そして、１番目のステージの出力信号としてゲート信号ＧＯＵＴ［１］を出力する。それ以外のステージでは、前段のステージから出力されるゲート信号が制御信号として入力され、順次的にゲート信号が出力される。このようにシフトレジスタの出力端子に、ゲート信号ＧＯＵＴ［１］、ＧＯＵＴ［２］、．．．．．．．ＧＯＵＴ［Ｎ］が出力される。具体的には、シフトレジスタの奇数番目のステージには第１クロックＣＫＶと、前記第１クロックＣＫＶの充電時間を減少させるための第１制御信号が提供される。一方、偶数番目のステージには、第１クロックＣＫＶを位相反転した第２クロックＣＫＶＢと、第２クロックＣＫＶＢの充電時間を減少するための第２制御信号が提供される。
前記各ステージは、プルアップ部１１０、プルダウン部１２０、プルアップ駆動部１３０及びプルダウン駆動部１４０を含む。プルアップ部１１０は、例えば図１に示すようにプルアップトランジスタＱ１であり、前述の図６と同様に構成される。具体的には、一定領域を定義する第１電極ライン（ゲート電極ライン）と、第３電極ライン（ドレーン電極ライン）と、第２電極ライン（ソース電極ライン）とを含んで構成される。第３電極ラインは、第１電極ライン外側から延伸されて第１電極ライン上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成される。第２電極ラインは、第１電極ライン外側から延伸されて第１電極ライン上で第３電極ラインから離隔され第３電極ラインの第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成される。そして、シフトレジスタの出力端子に第１及び第２クロックのうち対応されるクロックを提供する。プルダウン部１２０は、シフトレジスタの出力端子出力端子に第１電源電圧であるゲートオフ電圧ＶＯＦＦを提供する。プルアップ駆動部１３０は、プルアップ部１１０の入力ノードに連結され、前段のステージの出力信号の先端に応答してプルアップ部１１０ターンオンさせ、第１制御信号または第２制御信号の先端に応答してプルアップ部１１０をターンオフさせる。プルダウン駆動部１４０は、プルダウン部１２０の入力ノードに連結され、出力信号の先端に応答してプルダウン部１２０をターンオフさせ、第１制御信号または第２信号の先端に応答してプルダウン部１２０をターンオンさせる。
さらに、プルダウン部１２０は、図１に示すようにプルダウントランジスタＱ２で構成され、プルアップ駆動部１３０はホールドトランジスタＱ５を含んで構成される。ここで、プルダウントランジスタＱ２及びホールドトランジスタＱ５は、前述の図６と同様に以下のように構成される。プルダウントランジスタＱ２及びホールドトランジスタＱ５は、一定領域を定義する第４電極ライン（ゲート電極ライン）と、第４電極ライン外側から延伸されて第４電極ライン上で互いに平行するＩ字形状の複数の第３端部を有するフィンガー形状で形成される第５電極ライン（ドレーン電極ライン）と、第４電極領域外側から延伸されて第４電極領域上で前記第５電極ラインから離隔され、前記第５電極ラインの前記第３端部の間に延伸されるように形成されるＩ字形状の複数の第４端部を有するフィンガー形状で形成される第６電極ライン（ソース電極ライン）とを含む。
上記の本発明の望ましい実施例として、ａ−Ｓｉ薄膜トランジスタからなる液晶表示装置用ゲートドライバー回路で大容量のプルアップトランジスタを具現するためにチャンネル幅ｗを大きくしようとするとき、前記寄生容量Ｃｇｄを最小化するａ−Ｓｉ薄膜トランジスタを添付する図９を参照して説明する。ここでは、説明の便宜上前記プルアップトランジスタのみ図示する。
図９は本発明の他の実施例によると非晶質−シリコン薄膜トランジスタを説明するための図面として、特にＧＡＴＥ ＩＣ−ＬＥＳＳ構造の液晶表示装置用シフトレジスタに採用されてプルアップ機能を実施する非晶質−シリコン薄膜トランジスタを図示する。
図９を参照すると、本発明の他の実施例による非晶質−シリコン薄膜トランジスタは基板（図示せず）上に形成されて一定領域を定義するゲート電極ライン３１０と、ドレーン電極ライン３３０と、ソース電極ライン３５０を含む。ドレーン電極ライン３３０は、前記ゲート電極ライン外側から延伸されて、前記ゲート電極ライン３１０上で互いに平行するＩ字形状で形成され、さらに複数の第１端部を有し、フィンガー形状で形成される。ソース電極ライン３５０は、
前記ゲート電極ライン３１０外側から延伸されて、前記ゲート電極ライン３１０上で前記ドレーン電極ライン３３０から所定距離ほど離隔され、前記ドレーン電極ラインの前記第１端部の間に延伸されるように形成されるＩ字形状で形成され、さらに複数の第２端部を有するフィンガー形状で形成される。ここで、説明の便宜上メタル電極部のみを図示し、前記ゲート電極ライン上に形成されるゲート絶縁膜や半導体層、不純物半導体層などの図示は省略する。
即ち、透明基板（図示せず）上に形成されるゲート電極ライン３１０はＵ字形状を定義し、前記ゲート電極ライン３１０上に形成されるドレーン電極ライン３３０やソース電極ライン３５０は互いにすれ違うように形成される。観察者観点で、前記ソース電極ライン３５０は前記ドレーン電極ライン３３０を囲む形態で形成される。ここで、ドレーン電極ライン３３０の各第１端部は３つの面がソース電極ラインと対向するように形成されて、ドレーン電極ラインの第１端部とソース電極ラインとの間にチャンネルが形成される。
具体的に、前記ドレーン電極ライン３３０は、ゲート電極ライン３１０外側から延伸されるボディー‐ドレーンライン３３２と前記ボディー‐ドレーンライン３３２から第１方向に分岐されたハンド‐ドレーンライン３３４と、前記ハンド‐ドレーンライン３３４から前記第１方向と実質的に垂直な第２方向に分岐されたフィンガー−ドレーンライン３３６からなる。前記ボディー‐ドレーンライン３３２及びハンド−ドレーンライン３３４は、前記ゲート電極ライン３１０が形成されていない領域に形成され、前記フィンガー−ドレーンライン３３６は前記ゲート電極ライン３１０が形成された領域に形成される。
一方、前記ソース電極ライン３５０は、、ゲート電極ライン３１０外側から延伸されるボディー−ソースライン３５２と、前記ボディー‐ソースライン３５２から前記第１方向と平行な方向に分岐されたハンド−ソースライン３５４と、前記ハンド−ソースライン３５４から前記第２方向と平行な方向に分岐されたフィンガー−ソースライン３５６で構成される。前記ボディー−ソースライン３５２、ハンド−ソースライン３５４及びフィンガー−ソースライン３５６は前記ゲート電極ライン３１０が形成された領域に形成される。
結果物によると、前記フィンガー‐ドレーンライン３３６はゲート電極ライン３１０上でＩ字形状を定義しながら形成され、前記ハンド及びフィンガー‐ソースライン３５４、３５６は前記ゲート電極ライン３１０上でＵ字形状を定義しながら前記フィンガー‐ドレーンライン３３６を囲む形状で形成される。つまり、フィンガー‐ドレーンライン３３６は３つの面がフィンガー‐ソースライン３５４と対向するように形成されて、フィンガー‐ドレーンライン３３６とフィンガー‐ソースライン３５４との間にチャンネルが形成される。このように形成されたａ−Ｓｉ薄膜トランジスタのチャンネル長さＬは前記フィンガー‐ドレーンライン３３６の最外側と前記フィンガー‐ソースライン３５６の最外側との間の距離であり、チャンネル幅ｗは前記ハンド‐及びフィンガー‐ソースライン３５４、３５６と前記フィンガー‐ドレーンライン３３６により定義されるＵ字形状の平均距離である。ここで、フィンガー−ドレーンライン３３６はフィンガー−ソースライン３５６に対向する第１辺及びハンド−ソースライン３５４に対向する第２辺を含み、第１辺は第２辺と実質的に同一な長さを有する。この場合、ゲート電極とドレーン電極との間の寄生キャパシタンスＣｇｄは約３３％減少されることができる。これとは異なり、第１辺の長さが第２辺長さの５倍であると、ゲート電極とドレーン電極との間の寄生キャパシタンスＣｇｄは約９．１％減少されることができる。
以上、ＧＡＴＥ ＩＣ−ＬＥＳＳ構造の液晶表示装置用シフトレジスタの単位ステージに具備される大容量のプルアップトランジスタを１つの一例として説明したが前記シフトレジスタの単位ステージに具備される大容量のプルダウントランジスタやホールドトランジスタなどにも同様に適用することができる。
このように、大容量のａ−Ｓｉ薄膜トランジスタを形成するためにフィンガー‐ドレーンライン３３６やフィンガー‐ソースライン３５６をｎ個形成するとｎｘ４［μｍ］に当るチャンネル幅を、寄生容量Ｃｇｄを増加することなしに形成することができる。具体的に、それぞれの短いフィンガー構造のソース電極及びドレーン電極において、最少デザインルールである４［μｍ］ほどのチャンネル幅を設計すると、前記フィンガー‐ドレーンライン３３６の外側３面がチャンネルで定義されて３＊４［μｍ］ほどのチャンネル幅を形成する。このとき、前記３＊４［μｍ］ほどのチャンネル幅は寄生容量Ｃｇｄとは無関係になって結果的にチャンネル幅は増加させながらも寄生容量を最少化することができる。
また、小さい寄生容量を有するように設計された大容量のａ−Ｓｉ薄膜トランジスタからなるプルダウントランジスタをシフトレジスタに形成し、前記シフトレジスタをＧＡＴＥ ＩＣ‐Ｌｅｓｓ構造の液晶表示パネルのゲートドライバー回路に採用することで、前記シフトレジスタのパワークロック（ＣＫ１またはＣＫ２）と連結される寄生容量を減少させることができる。従って、前記シフトレジスタに具備されるホールドトランジスタの劣化による誤動作状況を最小化することができるので信頼性が高い液晶表示装置を提供することができる。
次に、後述する図１０乃至図１２参照して寄生容量を最小化するためのａ−Ｓｉ薄膜トランジスタの製造方法を説明する。
図１０乃至図１２は前記図９の非晶質−シリコン薄膜トランジスタの切断図として、特に、図１０はＣ−Ｃ`で切断した断面図であり、図１１はＤ−Ｄ`で切断した断面図であり、図１２はＥ−Ｅ`で切断した断面図である。
図１０乃至図１２に図示されたように、透明基板３０５上にアルミニウムを含む金属を全面蒸着した後、前記アルミニウム金属層をパターニングして低抵抗ゲート電極ライン３１０を形成する。勿論、図面上には単一金属層をゲート電極ラインとして利用することを図示したが、多重金属層をゲート電極ラインとして利用することもできる。前記多重金属層を利用する場合には前記アルミニウム金属層上にクロムやモリブデンのような金属をさらに蒸着させる。
続いて、前記ゲート電極ライン３１０が形成された透明基板３０５上に酸化シリコンまたは窒化シリコンのような絶縁物質を全面蒸着し、順次に眞性半導体物質と不純物が含まれた半導体物質を連続蒸着する。
続いて、前記絶縁物質、 眞性半導体物質、そして不純物が添加された半導体物質をエッチングしてゲート絶縁膜３１５、半導体装層３２０及び不純物が添加された半導体層３２５を形成する。その結果、前記ゲート絶縁膜３１５は前記ゲート電極ライン３１０全体を被覆し、前記半導体層３２０と不純物半導体層３２５は、前記ゲート絶縁膜３１５と同様の形状で前記ゲート絶縁膜３１５上に形成される。
続いて、前記半導体層３２０と不純物半導体層３１０が形成された基板上にクロムやクロム合金のような金属層を全面蒸着する。
続いて、前記金属層をパターニングしてゲート電極ライン３１０上でＩ字形状を定義するドレーン電極ライン３３０と、Ｕ字形状を定義するソース電極ライン３５０を形成する。
具体的に、前記ドレーン電極ライン３３０をボディー‐ドレーンライン３３２と、前記ボディー‐ドレーンライン３３２から分岐されたハンド−ドレーンライン３３４と、前記ハンド−ドレーンライン３３４から分岐されたフィンガー−ドレーンライン３３６からなるようにパターニングし、前記ソース電極ライン３５０をボディー−ソースライン３５２と、前記ボディー−ソースライン３５２から分岐されたハンド−ソースライン３５４と、前記ハンド−ソースライン３５４から分岐されたフィンガー−ソースライン３５６からなるようにパターニングする。
このとき、前記ボディー−ドレーンライン３３４及びハンド−ドレーンライン３３２は前記ゲート電極ライン３１０が形成されていない領域に形成されるようにパターニングし、前記フィンガー−ドレーンライン３３６は前記ゲート電極ライン３１０が形成された領域に形成されるようにパターニングする。また、前記ボディー−ソースライン３５２、ハンド−ソースライン３５４及びフィンガー−ソースライン３５６は前記ゲート電極ライン３１０が形成された領域に形成されるようにパターニングする。
特に、前記ドレーン電極ライン３３０から分岐される前記フィンガー−ドレーンライン３３６と前記ソース電極ライン３５０から分岐される前記フィンガー−ソースライン３５６は同一平面上で互いに隣接するように形成される。
また、前記ドレーン電極ライン３３０と前記ソース電極ライン３５０をマスクとして続けてエッチングして前記ドレーン電極ライン３３０と前記ソース電極ライン３５０との間に存在する前記不純物半導体層を完全分離する。
続いて、前記ドレーン電極ライン３３０と前記ソース電極ライン３５０が形成された基板全面に窒化シリコンや酸化シリコンのような絶縁物質を蒸着して保護膜３４５を形成する。
図１３は本発明の他の実施例による非晶質−シリコン薄膜薄膜トランジスタを示すための図面である。非晶質−シリコン薄膜薄膜トランジスタのゲートラインは図９のように２つの延伸された分枝を有するＵ字形状で形成されることもできるが、図１３に図示されたように非晶質−シリコン薄膜薄膜トランジスタはゲート電極ライン４１０が３つの延伸された分枝を有するように形成されることもできる。
図１３を参照すると、本発明の他の実施例による非晶質−シリコン薄膜トランジスタは基板（図示せず）上に形成されて一定領域を定義するゲート電極ライン４１０と、ゲート電極ライン外側から延伸されて前記ゲート電極ライン４１０上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成されるドレーン電極４３０と、前記ゲート電極ライン４１０外側から延伸されて前記ゲート電極ライン４１０上で前記ドレーン電極ライン４３０から所定距離ほど離隔され、ドレーン電極ライン４３０の前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成されるソース電極ライン４５０とを含む。
具体的に、前記ドレーン電極ライン４３０はボディー−ドレーンライン４３２と、前記ボディー−ドレーンライン４３２から第１方向に分岐されたハンド−ドレーンライン４３４と、前記ハンド−ドレーンライン４３４から前記第１方向と実質的に垂直である第２方向に分岐された第１フィンガー−ドレーンライン４３６で構成される。
一方、前記ソース電極ライン４５０はボディー−ソースライン４５２と、前記ボディー−ソースライン４５２から前記第１方向と平行する方向に分岐されたハンド−ソースライン４５４と、前記ハンド−ソースライン４５４から前記第２方向と平行する方向に分岐されたフィンガー‐ソースライン４５６で構成される。
図１４は本発明の他の実施例による非晶質−シリコン薄膜トランジスタを示すための図面である。非晶質−シリコン薄膜トランジスタのゲートラインはＵ字形状ではなく四角プレート形状を有するように形成されることができる。
図１４を参照すると、本発明の他の実施例による非晶質−シリコン薄膜トランジスタは基板（図示せず）上に形成された一定領域を定義するゲート電極ライン５１０と、前記ゲート電極ライン外側から延伸されて前記ゲート電極ライン５１０上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成されるドレーン電極ライン５３０と、前記ゲート電極ライン５１０外側から延伸されて前記ゲート電極ライン５１０上で前記ドレーン電極ライン５３０から所定距離ほど離隔され、ドレーン電極ライン５３０の前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成されるソース電極ライン５５０を含む。
具体的に、前記ドレーン電極ライン５３０はボディー−ドレーンライン５３２と、前記ボディー−ドレーンライン５３２から第１方向に分岐されたハンド−ドレーンライン５３４と、前記ハンド−ドレーンライン５３４から前記第１方向と実質的に垂直である第２方向に分岐されたフィンガー−ドレーンライン５３６とで構成される。
一方、前記ソース電極ライン５５０はボディー−ソースライン５５２と前記ボディー−ソースライン５５２から前記第１方向と平行な方向に分岐されたハンド−ソースライン５５４と、前記ハンド−ソースライン５５４から前記第２方向と平行な方向に分岐されたフィンガー‐ソースライン５５６で構成される。以上、説明した図９乃至図１４では透明基板上にゲート電極ラインを形成した後前記ゲート電極ライン上にドレーン電極ライン及びソース電極ラインを形成した逆スタッガー型を説明した。しかし、透明基板上にドレーン電極ライン及びソース電極ラインを形成した後前記ドレーン電極ライン及びソース電極ライン上にゲート電極ラインを形成したスタッガー型構造にも同様に適用することができる。
また、以上実施例において寄生容量を最小化するためのａ−Ｓｉ薄膜トランジスタのみを図面上に図示したが、前記ａ−Ｓｉ薄膜トランジスタを採用するシフトレジスタや前記シフトレジスタをゲートドライバーで利用する液晶表示パネルや液晶表示装置にも同様に適用することができ、これについての説明は省略することにする。
以上、説明したように、本発明によるとゲート電極ライン上にＵ字形状を定義するソース電極ラインを形成し、前記ソース電極ラインが未形成された領域にＩ字形状を定義するドレーン電極ラインを形成して非晶質−シリコン薄膜トランジスタを具現することで、最小化されたチャンネル長さでチャンネル幅を最大化させることができ、これによって、ゲート電極とドレーン電極との間の寄生容量を最小化することができる。
また、本発明によると、前記した非晶質−シリコン薄膜トランジスターにより具現される液晶表示装置用ゲートドライバー回路でゲート信号を出力するプルアップトランジスタのドレーン電極ラインとソース電極ラインをフィンガー構造で形成することでチャンネル幅を非常に大きくすることができて寄生容量を最小化することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
一般のシフトレジスタを示すための図面である。 前記した図１によるゲート駆動回路を示すための図面である。 前記した図１のシフトレジスタの単位ステージを示すための図面である。 前記した図１のシフトレジスタの単位ステージを示すための図面である。 前記した図１のシフトレジスタの単位ステージを示すための図面である。 本発明の一実施例による非晶質−シリコン薄膜トランジスタを示すための図面である。 前記した図６の非晶質−シリコン薄膜トランジスタをそれぞれ切断線Ａ−Ａ`、Ｂ−Ｂ`に切断した切断図である。 前記した図６の非晶質−シリコン薄膜トランジスタをそれぞれ切断線Ａ−Ａ`、Ｂ−Ｂ`に切断した切断図である。 本発明の他の実施例による非晶質−シリコン薄膜トランジスタを示すための図面である。 図９の非晶質−シリコン薄膜トランジスタの切断図である。 図９の非晶質−シリコン薄膜トランジスタの切断図である。 図９の非晶質−シリコン薄膜トランジスタの切断図である。 本発明の他の実施例による非晶質−シリコン薄膜トランジスタを示すための図面である。 本発明の他の実施例による非晶質−シリコン薄膜トランジスタを示すための図面である。
符号の説明
２１ Ｓ／Ｒラッチ
２２ アンドゲート
１１０ プルアップ部
１２０ プルダウン部
１３０ プルアップ駆動部
１４０ プルダウン駆動部
２０５ 透明基板
２１０ 第１電極ライン
２１５ ゲート絶縁膜
２２０ 半導体層
２２５ 不純物半導体層
２３０ 第２電極ライン
２４０ 第３電極ライン
２４５ 保護膜
３０５ 透明基板
３１０ ゲート電極ライン
３３０、４３０、５３０ ドレーン電極ライン
３３６ フィンガー‐ドレーンライン
３５０ ソース電極ライン
３５２ ボディー‐ソースライン
３５４ ハンド‐ソースライン
３５６ フィンガー‐ソースライン
４１０、５１０ ゲート電極ライン
４５０、５５０ ソース電極ライン

Claims (17)

  1. 基板と、
    前記基板上に形成される一定領域を定義するゲート電極ラインと、
    前記ゲート電極ライン外側から延伸されて前記ゲート電極ライン上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成されるドレイン電極ラインと、
    前記ゲート電極ライン外側から延伸されて前記ゲート電極ライン上で前記ドレイン電極ラインから離隔され、前記ドレイン電極ラインの前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成されるソース電極ラインと、を含み、
    前記ソース電極ラインは、前記ゲート電極ライン外側から延伸されるボティー−ソース電極ラインと、前記ボディー−ソース電極ラインから第１方向に分岐されるハンド−ソース電極ラインと、前記ハンド−ソース電極ラインから前記第１方向と実質的に垂直である第２方向に分岐されるフィンガー−ソース電極ラインと、を含み、
    前記ドレイン電極ラインは、前記ゲート電極ライン外側から延伸されるボディー−ドレイン電極ラインと、前記ボディー−ドレイン電極ラインから前記第１方向と平行する方向に分岐されるハンド−ドレイン電極ラインと、前記ハンド−ドレイン電極ラインから前記第２方向と平行する方向に分岐されるフィンガー−ドレイン電極ラインと、を含み、
    前記ボディー−ドレイン電極ラインとハンド−ドレイン電極ラインは前記ゲート電極ラインが形成されていない領域に形成され、前記フィンガー−ドレイン電極ラインは前記ゲート電極ライン上に形成される非晶質-シリコン薄膜トランジスタ。
  2. 前記ドレイン電極ラインの各第１端部は３つの面が前記ソース電極ラインと対向するように形成されて前記ドレイン電極ラインの第１端部と前記ソース電極ラインとの間にチャンネルが形成されることを特徴とする請求項１記載の非晶質-シリコン薄膜トランジスタ。
  3. 前記ゲート電極ラインは少なくとも２つの延伸された分枝を有することを特徴とする請求項１記載の非晶質-シリコン薄膜トランジスタ。
  4. 前記ボディー−ソース電極ライン、ハンド−ソース電極ライン及びフィンガー−ソース電極ラインは前記ゲート電極ラインが形成された領域に形成されることを特徴とする請求項１記載の非晶質-シリコン薄膜トランジスタ。
  5. 前記ドレイン電極ラインの前記フィンガー−ドレイン電極ラインは前記フィンガー−ソース電極ラインに対向する第１辺及び前記ハンド−ソース電極ラインに対向する第２辺を含み、前記第１辺は前記第２辺と実質的に同一な長さを有することを特徴とする請求項１記載の非晶質-シリコン薄膜トランジスタ。
  6. 前記ドレイン電極ラインの前記フィンガー−ドレイン電極ラインは前記フィンガー−ソース電極ラインに対向する第１辺及び前記ハンド−ソース電極ラインに対向する第２辺を含み、前記第１辺の長さは前記第２辺長さの５倍であることを特徴とする請求項１記載の非晶質-シリコン薄膜トランジスタ。
  7. 前記ゲート電極ライン上に形成される前記ハンド−ドレイン電極ライン及びフィンガー−ドレイン電極ラインの外側辺と前記フィンガー−ソース電極ラインの外側辺との距離がチャンネルの長さを定義することを特徴とする請求項１記載の非晶質-シリコン薄膜トランジスタ。
  8. 前記ゲート電極ライン上に形成される前記ハンド−ドレイン電極ライン及びフィンガー−ドレイン電極ラインの外側辺と前記フィンガー−ソース電極ラインの外側辺により形成される領域の平均距離とがチャンネル幅を定義することを特徴とする請求項１記載の非晶質-シリコン薄膜トランジスタ。
  9. 複数のステージが連結され、１番目のステージには開始信号が入力端子に結合され、各ステージの出力信号を順次的に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目のステージには第１クロックと、前記第１クロックの充電時間を減少させるための第１制御信号が提供され、偶数番目のステージには前記第１クロックに位相反転された第２クロックと、前記第２クロックの充電時間を減少するための第２制御信号が提供され、
    前記各ステージは、
    一定領域を定義する第１ゲート電極ラインと、前記第１ゲート電極ライン外側から延伸されて前記第１ゲート電極ライン上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成される第１ドレイン電極ラインと、前記第１ゲート電極ライン外側から延伸されて前記第１ゲート電極ライン上で前記第１ドレイン電極ラインから離隔され前記第１ドレイン電極ラインの前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成される第１ソース電極ラインを具備し、出力端子に前記第１及び第２クロックのうち対応されるクロックを提供するプルアップ手段と、
    一定領域を定義する第２ゲート電極ラインと、前記第２ゲート電極ライン外側から延伸されて前記第２ゲート電極ライン上で互いに平行するＩ字形状の複数の第３端部を有するフィンガー形状で形成される第２ソース電極ラインと、前記第２ゲート電極ライン外側から延伸されて前記第２ゲート電極ライン上で前記第２ソース電極ラインから離隔され、前記第２ソース電極ラインの前記第３端部の間に延伸されるように形成されるＩ字形状の複数の第４端部を有するフィンガー形状で形成される第２ドレイン電極ラインと、を具備し、前記出力端子に第１電源電圧を提供するプルダウン手段と、
    一定領域を定義する第３ゲート電極ラインと、前記第３ゲート電極ライン外側から延伸されて前記第３ゲート電極ライン上で互いに平行するＩ字形状の複数の第５端部を有するフィンガー形状で形成される第３ソース電極ラインと、前記第３ゲート電極ライン外側から延伸されて前記第３ゲート電極ライン上で前記第３ソース電極ラインから離隔され、前記第３ソース電極ラインの前記第５端部の間に延伸されるように形成されるＩ字形状の複数の第６端部を有するフィンガー形状で形成される第３ドレイン電極ラインと、を具備し、前記プルアップ手段の入力ノードに連結され、前段のステージの出力信号の先端に応答して前記プルアップ手段をターンオンさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルアップ手段をターンオフさせるプルアップ駆動手段と、
    前記プルダウン手段の入力ノードの連結され、出力信号の先端に応答して前記プルダウン手段をターンオフさせ、前記第１制御信号または第２信号の先端に応答して前記プルダウン手段をターンオンさせるプルダウン駆動手段と、を含むことを特徴とするシフトレジスタ。
  10. 前記第１ドレイン電極ラインの各第１端部は３つの面が前記第１ソース電極ラインと対向するように形成されて前記第１ドレイン電極ラインの第１端部と前記第１ソース電極ラインとの間のチャンネルが形成されることを特徴とする請求項９記載の非晶質-シリコン薄膜トランジスタ。
  11. 前記第１ソース電極ラインは前記第１ゲート電極ライン外側から延伸されるボディー−第１ソース電極ラインと、前記ボディー−第１ソース電極ラインから第１方向に分岐されるハンド−第１ソース電極ラインと、前記ハンド−第１ソース電極ラインから前記第１方向と実質的に垂直である第２方向に分岐されるフィンガー‐第１ソース電極ラインと、を含むことを特徴とする請求項９記載のシフトレジスタ。
  12. 前記第１ドレイン電極ラインは前記第１ゲート電極ライン外側から延伸されるボディー−第１ドレイン電極ラインと、前記ボディー−第１ドレイン電極ラインから前記第１方向と平行な方向に分岐されるハンド−第１ドレイン電極ラインと、前記ハンド−第１ドレイン電極ラインから前記第２方向と平行な方向に分岐されるフィンガー−第１ドレイン電極ラインと、を含むことを特徴とする請求項１１記載のシフトレジスタ。
  13. 前記第１ドレイン電極ラインの前記フィンガー−第１ドレイン電極ラインは前記フィンガー−第１ソース電極ラインに対向する第１辺及び前記ハンド−第１ソース電極ラインに対向する第２辺を含み、前記第１辺は前記第２辺と実質的に同一な長さを有することを特徴とする請求項１２記載のシフトレジスタ。
  14. 前記第１ドレイン電極ラインの前記フィンガー−第１ドレイン電極ラインは前記フィンガー−第１ソース電極ラインに対向する第１辺及び前記ハンド−第１ソース電極ラインに対向する第２辺を含み、前記第１辺の長さは前記第２辺長さの５倍以下であることを特徴とする請求項１２記載のシフトレジスタ。
  15. 前記第１ゲート電極ライン上に形成される前記ハンド−第１ドレイン電極ライン及びフィンガー−第１ドレイン電極ラインの外側辺と前記フィンガー−第１ソース電極ラインの外側辺との距離がチャンネル長さを定義することを特徴とする請求項１２記載のシフトレジスタ。
  16. 前記第１ゲート電極ライン上に形成される前記ハンド−第１ドレイン電極ライン及びフィンガー−第１ドレイン電極ラインの外側辺と前記フィンガー−第１ソース電極ラインの外側辺により形成された領域の平均距離がチャンネル幅を定義することを特徴とする請求項１２記載のシフトレジスタ。
  17. 複数のステージが連結され、１番目のステージには開示信号が入力端子に結合され、各ステージの出力信号を順次的に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目のステージには第１クロックと、前記第１クロックに充電時間を減少させるための第１制御信号が提供され、偶数番目のステージには前記第１クロックに位相反転された第２クロックと、前記第２クロックの充電時間を減少させるための第２制御信号が提供され、
    前記各ステージは、
    出力端子に前記第１及び第２クロックのうち対応されるクロックを提供するプルアップトランジスタと、
    前記出力端子に第１電源電圧を提供するプルダウントランジスタと、
    前段のステージの出力信号の先端に応答して前記プルアップトランジスタをターンオンさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルアップトランジスタをターンオフさせるプルアップ駆動手段と、
    入力信号の先端に応答して前記プルダウントランジスタをターンオフさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルダウントランジスタをターンオンさせるプルダウン駆動手段を含み、
    前記各ステージのうち前記第１または第２クロック信号の入力を受けるプルアップトランジスタは、
    一定領域を定義する第１ゲート電極ラインと、
    前記第１ゲート電極ライン外側から延伸されて前記第１ゲート電極ライン上で互いに平行するＩ字形状の複数の第１端部を有するフィンガー形状で形成される第１ドレイン電極ラインと、
    前記第１ゲート電極ライン外側から延伸されて前記第１ゲート電極ライン上で前記第１ドレイン電極ラインから離隔され、前記第１ドレイン電極ラインの前記第１端部の間に延伸されるように形成されるＩ字形状の複数の第２端部を有するフィンガー形状で形成される第１ソース電極ラインと、を含み、
    前記プルダウントランジスタは、
    一定領域を定義する第２ゲート電極ラインと、
    前記第２ゲート電極ライン外側から延伸されて前記第２ゲート電極ライン上で互いに平行するＩ字形状の複数の第３端部を有するフィンガー形状で形成される第２ソース電極ラインと、
    前記第２ゲート電極ライン外側から延伸されて前記第２ゲート電極ライン上で前記第２ソース電極ラインから離隔され、前記第２ソース電極ラインの前記第３端部の間に延伸されるように形成されるＩ字形状の複数の第４端部を有するフィンガー形状で形成される第２ドレイン電極ラインと、を含み、
    前記プルアップ駆動手段は前記プルアップトランジスタのゲートをオフ電圧で保持させるホールドトランジスタを含み、
    前記ホールドトランジスタは一定領域を定義する第３ゲート電極ラインと、
    前記第３ゲート電極ライン外側から延伸されて前記第３ゲート電極ライン上で互いに平行するＩ字形状の複数の第５端部を有するフィンガー形状で形成される第３ソース電極ラインと、
    前記第３ゲート電極ライン外側から延伸されて前記第３ゲート電極ライン上で前記第３ソース電極ラインから離隔され、前記第３ソース電極ラインの前記第５端部の間に延伸されるように形成されるＩ字形状の複数の第６端部を有するフィンガー形状で形成される第３ドレイン電極ラインと、を含むことを特徴とするシフトレジスタ。
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