KR101539326B1 - Z-인버전 방식의 표시장치 및 그 제조방법 - Google Patents

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KR101539326B1
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신기택
조철희
강지원
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Abstract

본 발명은 Z-인버전 방식으로 화소가 형성되는 표시장치에 있어서, 기판 상에 화소 영역을 정의하기 위해 서로 교차하여 배치되는 게이트 라인과 데이터 라인, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하고, 평면도 상에서 드레인 전극 영역이 게이트 라인 영역에 완전히 포함되도록 상기 드레인 전극이 게이트 라인과 완전히 오버랩되는 박막트랜지스터, 및 상기 화소 영역 내에 형성되며 상기 박막트랜지스터의 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 Z-인버전 방식의 표시장치를 제공한다.

Description

Z-인버전 방식의 표시장치 및 그 제조방법{Z-inversion Type Display Device and Manufacturing Method thereof}
본 발명은 표시장치 및 그 제조방법에 관한 기술이다. 특히, 본 발명은 Z-인버전 방식으로 화소가 형성되는 표시장치 및 그 제조방법에 관한 기술이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 유기전계발광 표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치 중 액정 표시장치(LCD)는 화소영역 각각을 온(on)/오프(off) 제어하기 위한 스위칭 소자인 트랜지스터를 포함하는 어레이 기판과, 컬러필터 및/또는 블랙매트릭스 등을 구비한 상부기판과, 그 사이에 형성되는 액정물질층을 포함하는 표시패널과, 트랜지스터를 제어하기 위한 구동부를 포함하여 구성되며, 화소 영역에 구비된 화소(Pixel; P) 전극 및 공통 전압(Vcom) 전극 사이에 인가되는 전계에 따라 액정층의 배열 상태가 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.
이러한 액정표시장치는 액정의 열화를 방지함과 아울러 표시 품질을 향상시키기 위하여, 액정패널을 인버전 방식으로 구동한다. 인버전 방식으로는 프레임 인버전 방식(Frame Inversion System), 라인 인버전 방식(Line Inversion System), 컬럼 인버전 방식(Column Inversion System) 또는 도트 인버전 방식(Dot Inversion System) 등이 이용되고 있다.
인버전 구동방식들 중 프레임 인버전이나 라인 인버전 및 컬럼 인버전 방식들은 도트 인버전 방식에 비해 소비전력을 감소시킬 수는 있으나, 크로스토크(crosstalk) 현상이 발생하거나 상하 휘도 차가 발생하는 등의 화질 저하 문제가 있었다. 한편, 도트 인버전 방식의 경우엔 상기와 같은 화질 저하 문제를 줄일 수 있어 프레임 인버전이나 라인 인버전 및 컬럼 인버전 방식들에 비하여 더 뛰어난 화질의 화상을 제공할 수 있다. 하지만, 도트 인버전 방식은 라인 인버전 방식이나 컬럼 인버전 방식들에 비해 전력 소모가 너무 큰 문제가 있었다.
전술한 방식들의 문제를 개선하기 위해 제시된 방식이 Z-인버전(Z-Inversion System) 방식이다. Z-인버전 방식은, 트랜지스터(TFT)와 화소전극(P)이 좌측과 우측으로 교번하며 배열되는 데이터 라인들에, 컬럼 인버전 방식으로 데이터 전압를 공급하는 방법이다. 즉, Z-인버전 방식은, 컬럼 인버전 방식의 개선된 구조로서, 회로구동방식은 컬럼 인버전 방식을 이용하고 있으나, 액정패널의 트랜지스터(TFT)의 방향을 각 라인(Line)마다 반대로 형성하여, 화면표시는 도트 인버전 방식(Dot inversion System)과 동일하게 구현하고 있다. 부연하여 설명하면, Z-인버전 방식은 화질적으로는 도트 인버전 방식과 유사한 효과를 가지면서도, 데이터(Data) 측면에서는 컬럼 인버전 방식을 이용한 것으로서, 화질적으로 우수할 뿐만 아니라, 소비전력을 절감시킬 수 있는 방법이다.
도 1은 Z-인버전 방식 표시장치의 화소에 위치하는 박막트랜지스터를 나타낸다.
Z-인버전 방식의 표시장치에서 일부의 화소들(예를 들어, 홀수행에 위치하는 화소들)에 위치하는 박막트랜지스터는 채널이 왼쪽방향으로 형성되고, 다른 일부의 화소들(예를 들어, 짝수행에 위치하는 화소들)에 위치하는 박막트랜지스터는 채널이 오른쪽방향으로 형성된다.
도 1의 (a)를 참조하면, 상측에 위치하는 박막트랜지스터는 채널이 왼쪽방향으로 형성되어 있고, 하측에 위치하는 박막트랜지스터는 채널이 오른쪽방향으로 형성되어 있다.
채널이 왼쪽방향으로 형성되어 있기 위해서는 박막트랜지스터의 드레인 전극(화소 전극과 전기적으로 연결되어 있는 전극)이 소스 전극의 왼쪽방향에 위치해야 한다. 이와 반대로 채널이 오른쪽방향으로 형성되어 있기 위해서는 박막트랜지스터의 드레인 전극이 소스 전극의 오른쪽방향에 위치해야 한다.
이렇게 Z-인버전 방식 표시장치에서는 박막트랜지스터의 드레인 전극이 위치하는 방향이 화소별로 상이하다. 구체적으로, 홀수행 화소에서의 드레인 전극이 위치하는 방향과 짝수행 화소에서의 드레인 전극이 위치하는 방향이 상이하다.
도 1의 (a)는 정상적인 경우의 드레인 전극 위치를 나타낸다.
도 1의 (a)를 참조하면, 채널이 왼쪽방향으로 형성되는 상측 박막트랜지스터에서의 드레인 전극(20a)과 게이트 전극(10a)이 오버랩되는 면적과 채널이 오른쪽방향으로 형성되는 하측 박막트랜지스터에서의 드레인 전극(20b)과 게이트 전극(10b)이 오버랩되는 면적이 실질적으로 동일하다.
박막트랜지스터의 드레인 전극과 게이트 전극이 오버랩(overlap)되는 면적은 캐패시턴스를 형성하는데, 이러한 캐패시턴스를 Cgs라고 한다. 이때, 오버랩되는 면적의 크기에 따라 Cgs의 크기가 결정되는데, 도 1의 (a)와 같이 정상적인 경우에는 전술한 두 박막트랜지스터의 Cgs의 크기가 동일하게 된다.
한편, 도 1의 (b)는 게이트 전극층과 소스/드레인 전극층이 2.5um 어긋나서 형성된 경우의 드레인 전극 위치를 나타낸다.
게이트 전극층과 소스/드레인 전극층은 서로 다른 마스크를 사용하여 서로 다른 층에서 형성된다. 이때, 게이트 전극층을 형성하기 위한 마스크와 소스/드레인 전극층을 형성하기 위한 마스크의 기준 위치가 미세하게 어긋날 수 있는데, 예를 들어, 그 기준 위치가 2.5um 어긋날 수 있는데, 이렇게 어긋날 경우, 드레인 전극의 위치가 도 1의 (b)와 같이 형성될 수 있다.
도 1의 (b)를 참조하면, 채널이 왼쪽방향으로 형성되는 상측 박막트랜지스터에서의 드레인 전극(20c)과 게이트 전극(10c)이 오버랩되는 면적이 채널이 오른쪽방향으로 형성되는 하측 박막트랜지스터에서의 드레인 전극(20d)과 게이트 전극(10d)이 오버랩되는 면적보다 작다.
이렇게 드레인 전극과 게이트 전극이 오버랩되는 면적이 상이하면 각각의 박막트랜지스터에 형성되는 Cgs의 크기가 상이하게 된다. 도 1의 (b)의 경우, 상측 박막트랜지스터의 Cgs가 하측 박막트랜지스터의 Cgs 크기보다 작아지게 된다.
Cgs는 게이트 오프(OFF) 시 발생하는 커플링 현상으로 인해 화소에 충전되어 있던 전압을 낮추는 기능을 하는데, 충전 전압을 낮추는 정도는 Cgs의 크기에 따라 다르게 결정된다. 이에 따라, 화소별로 Cgs의 크기가 다른 경우, Cgs가 각 화소에서 충전 전압을 낮추는 정도가 상이하게 되어 결국에는 각 화소의 충전 전압이 달라지게 된다.
전술한 바와 같이 Z-인버전 방식 표시장치의 경우, 마스크의 어긋남 등의 이유로 게이트 전극층과 소스/드레인 전극층이 어긋날 수 있는데, 이때, 각 화소별로 Cgs의 크기가 다르게 형성되는 문제가 있다.
이로 인해, Z-인버전 방식 표시장치에서는 이러한 변동에 따라 화소간 불균형이 발생하여 플리커링(flickerling)이 발생하거나 세로선 불량이 발생하게 된다.
이러한 배경에서, 본 발명의 목적은, 소스 전극 혹은 드레인 전극의 형성 위치가 변동해도 Cgs의 크기가 변하지 않는 Z-인버전 방식의 표시장치 및 그 제조방법을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, Z-인버전 방식으로 화소가 형성되는 표시장치에 있어서, 기판 상에 화소 영역을 정의하기 위해 서로 교차하여 배치되는 게이트 라인과 데이터 라인; 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하고, 평면도 상에서 드레인 전극 영역이 게이트 라인 영역에 완전히 포함되도록 상기 드레인 전극이 게이트 라인과 완전히 오버랩되는 박막트랜지스터; 및 상기 화소 영역 내에 형성되며 상기 박막트랜지스터의 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 Z-인버전 방식의 표시장치를 제공한다.
다른 측면에서, 본 발명은, Z-인버전 방식의 표시장치를 제조하는 방법에 있어서, 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 상으로 게이트 절연층, 반도체층 및 소스/드레인 금속막을 순차적으로 형성하고, 마스크 공정에 따라 소스 전극, 드레인 전극 및 데이터 라인을 형성하며, 평면도 상에서 드레인 전극 영역이 게이트 라인 영역에 완전히 포함되도록 상기 드레인 전극을 형성하는 단계; 상기 드레인 전극 상에 제1 보호층을 형성하고, 상기 제1 보호층에 콘택홀을 형성하는 단계; 및 상기 콘택홀이 형성된 제1 보호층 상에 화소 전극을 형성하고 상기 화소 전극 상에 제2 보호층을 형성하는 단계를 포함하는 Z-인버전 방식의 표시장치 제조방법을 제공한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 소스 전극 혹은 드레인 전극의 형성 위치가 변동해도 Cgs의 크기가 변하지 않는 효과가 있다.
하나의 표시장치에서 살펴보면, 화소별로 Cgs의 크기가 동일하게 유지됨으로써, 화소간 불균형이 제거되고 플리커링이나 세로선 불량의 문제가 개선되는 효과가 있다.
양산 라인의 관점에서 살펴보면, 제품별 Cgs의 크기가 동일하게 유지됨으로써, 제품 사이의 특성이 균일하게 유지되고 품질 관리가 용이해지는 효과가 있다. 특히, 종래 양산 라인에서, Cgs의 변동을 조절하기 위해 Cgs 보상 패턴을 적용하거나 각 제품에 대한 Cgs 미세 조정 작업을 수행하였는데, 본 발명에 의하면, 이러한 부차적인 공정이 제거되는 효과가 있다.
도 1은 Z-인버전 방식 표시장치의 화소에 위치하는 박막트랜지스터를 나타낸다.
도 2는 일 실시예에 따른 표시장치의 시스템 구성도이다.
도 3은 도 2의 패널에 적용될 수 있는 Z-인버전 방식의 어레이 기판에 대한 화소 구조도이다.
도 4는 도 3의 일부분에 대한 어레이 기판의 평면도이다.
도 5는 도 4의 B-B'를 절단한 단면도이다.
도 6a 내지 도 6d는 도 4의 어레이 기판에 대한 제조공정을 B-B' 절단면으로 나타낸 도면이다.
도 7은 일 실시예에 따른 표시장치의 개구영역을 나타내는 도면이다.
도 8은 도 2의 패널에 적용될 수 있는 다른 어레이 기판의 화소 구조도이다.
도 9는 일반적인 Cgs 보상 과정의 흐름을 나타내는 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예들을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 같은 맥락에서, 어떤 구성 요소가 다른 구성 요소의 "상"에 또는 "아래"에 형성된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접 또는 또 다른 구성 요소를 개재하여 간접적으로 형성되는 것을 모두 포함하는 것으로 이해되어야 할 것이다.
도 2는 일 실시예에 따른 표시장치의 시스템 구성도이다.
도 2를 참조하면, 표시장치(100)는 패널(110), 데이터 구동부(120) 및 게이트 구동부(130)를 포함할 수 있다. 또한, 표시장치(100)는 실시예의 구성에 따라 타이밍 제어부(140)를 더 포함할 수 있다. 아래에서는 표시장치(100)가 타이밍 제어부(140)를 포함하고 있는 실시예에 대해 설명한다.
타이밍 제어부(140)는 호스트 시스템(미도시)으로부터 입력되는 수직/수평 동기신호(Vsync, Hsync)와 영상 데이터(RGB), 클럭신호(CLK) 등의 외부 타이밍 신호에 기초하여 데이터 구동부(120)를 제어하기 위한 데이터 제어신호(DCS)와 게이트 구동부(130)를 제어하기 위한 게이트 제어신호(GCS)를 출력할 수 있다.
또한, 타이밍 제어부(140)는 호스트 시스템(미도시)로부터 입력되는 영상 데이터(RGB)를 데이터 구동부(120)에서 사용하는 데이터 신호 형식으로 변환하고 변환된 영상 데이터(R’G’B’)를 데이터 구동부(120)로 공급할 수 있다. 일 예로, 타이밍 제어부(140)는, 패널(110)의 해상도 혹은 화소 구조에 맞게 변환된 영상 데이터(R’G’B’)를 데이터 구동부(120)에 공급할 수 있다. 여기서, 영상 데이터(RGB), 변환된 영상 데이터(R’G’B’)는 영상신호, 영상 디지털 데이터 또는 데이터라고도 호칭할 수 있다.
데이터 구동부(120)는 타이밍 제어부(140)로부터 입력되는 데이터 제어신호(DCS) 및 변환된 영상 데이터(R’G’B’)에 응답하여, 변환된 영상 데이터(R’G’B’)를 계조 값에 대응하는 전압 값인 데이터 전압(아날로그 화소신호 혹은 데이터 신호)으로 변환하여 데이터 라인에 공급한다.
게이트 구동부(130)는 타이밍 제어부(140)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 게이트 라인에 게이트 신호(스캔신호, 게이트 펄스, 스캔펄스 혹은 게이트 온신호)를 순차적으로 공급한다.
패널(110)은 복수의 게이트 라인들(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)의 교차로 정의되는 복수의 화소(P: Pixel)를 포함한다.
패널(110)의 각 화소에는 게이트 라인(GL) 및 데이터 라인(DL)이 연결되어 있고, 게이트 라인(GL) 및 데이터 라인(DL) 사이에 위치한 박막트랜지스터(Thin Film Transistor, TFT)가 형성될 수 있다. 게이트 구동부(130)는 게이트 라인(GL)으로 게이트 신호를 공급하여 이러한 박막트랜지스터를 턴온시킴으로써 데이터 라인(DL)이 화소와 연결될 수 있도록 한다. 또한, 데이터 라인(DL)과 연결된 화소에는 데이터 구동부(120)가 출력하는 데이터 전압이 인가되어 영상을 표시하게 된다.
각 화소는 패널(110)의 영상 표시 방식에 따라 다른 구조를 가질 수 있다. 예를 들어, 패널(110)이 액정표시방식에 따라 영상을 표시하는 경우, 화소는 양 전극 사이로 액정이 포함되어 있는 구조를 가질 수 있다.
화소의 다른 예로서, 패널(110)이 유기전계발광방식에 따라 영상을 표시하는 경우, 화소에는 제1전극인 양극(anode), 제2전극인 음극(cathode) 및 발광층을 포함하는 적어도 하나의 유기전계발광소자가 포함될 수 있다. 각 유기전계발광소자에 포함된 발광층은 적, 녹, 청 및 백색용 발광층 중 적어도 하나 이상의 발광층 또는 백색 발광층을 포함할 수 있다.
아래에서는 설명의 편의를 위해 패널(110)이 액정표시방식에 따라 영상을 표시하는 실시예에 대해 설명한다. 하지만, 전술한 바와 같이 패널(110)은 다른 방식(예를 들어, 유기전계발광방식)으로 영상을 표시할 수 있으며, 본 발명이 이러한 영상표시 방식으로 제한되는 것은 아니다.
액정표시방식에 따른 패널(110)은 화소영역 각각을 온(on)/오프(off) 제어하기 위한 스위칭 소자인 박막트랜지스터를 포함하는 어레이 기판과, 컬러필터 및/또는 블랙매트릭스 등을 구비한 상부기판과, 그 사이에 형성되는 액정물질층을 포함한다. 이러한 액정표시방식에서는, 화소 영역에 구비된 화소(P) 전극 및 공통 전압(Vcom) 전극 사이에 인가되는 전계에 따라 액정층의 배열 상태가 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시된다.
어레이기판에는 화상을 표시하는 하나 이상의 화소 또는 픽셀이 포함된 표시영역(AA)과 비표시영역(NA)이 정의되며, 통상 하부기판이라 불리는 어레이기판의 표시영역(AA) 내면에는 다수의 게이트라인(GL)과 데이터라인(DL)이 교차하여 화소(P)가 정의되고, 각각의 교차점마다 박막트랜지스터가 구비되어 각 화소(P)에 형성된 투명 화소전극과 일대일 대응 연결된다.
어레이 기판에는 이러한 박막트랜지스터, 라인 등을 형성하기 위하여 게이트 금속층, 반도체층, 소스/드레인 금속층, 화소 전극층, 공통전극 층 등의 다수의 레이어가 형성되며, 각 층 사이의 절연 또는 보호를 위한 층간 절연층 또는 보호층 등이 형성될 수 있다.
한편, 화소전극이 형성된 어레이 기판과 공통 전압 전극이 형성된 상부 기판이 구분되고 그 사이에 액정재료가 주입되어, 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 이러한 트위스티드 네마틱방식의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계(In Plane Switching; IPS)방식 액정표시장치가 있으며, 횡전계 방식의 액정표시장치는 기본적으로 하부기판 또는 어레이 기판상에 화소전극와 공통전압 전극을 동시에 형성하되, 양 전극이 동일한 레이어에 형성되는 방식과, 양 전극이 1 이상의 절연층을 사이에 두고 수평방향으로 떨어져 형성되되 하나의 전극은 핑거(Finger) 형상을 가지는 프린지 필드 스위칭(Fringe Field Switching; FFS) 타입이 있다.
또한, 어레이 기판 중 표시영역(AA) 외곽부의 비표시 영역(NA) 일부에는 기판 내외부에 있는 구동부에 연결하기 위한 연결패드, 기준 전압 또는 기준 신호들을 인가하기 위한 신호 인가 패드, 각종 측정용 패드 등이 형성될 수 있다.
한편, 앞서 설명한 바와 같이, 액정표시장치는 액정의 열화를 방지함과 아울러 표시 품질을 향상시키기 위하여, 액정패널을 인버전 방식으로 구동한다. 인버전 방식으로는 프레임 인버전 방식(Frame Inversion System), 라인 인버전 방식(Line Inversion System), 컬럼 인버전 방식(Column Inversion System) 또는 도트 인버전 방식(Dot Inversion System) 등이 이용되고 있다.
인버전 구동방식들 중 프레임 인버전이나 라인 인버전 및 컬럼 인버전 방식들은 도트 인버전 방식에 비해 소비전력을 감소시킬 수는 있으나, 크로스토크(crosstalk) 현상이 발생히거나 상하 휘도 차가 발생하는 등의 화질 저하 문제가 있었다. 한편, 도트 인버전 방식의 경우엔 상기와 같은 화질 저하 문제를 줄일 수 있어 프레임 인버전이나 라인 인버전 및 컬럼 인버전 방식들에 비하여 더 뛰어난 화질의 화상을 제공할 수 있다. 하지만, 도트 인버전 방식은 라인 인버전 방식이나 컬럼 인버전 방식들에 비해 전력 소모가 너무 큰 문제가 있었다.
전술한 방식들의 문제를 개선하기 위해 제시된 방식이 Z-인버전(Z-Inversion System) 방식이다. 도 2에 패널(110)에는 이러한 Z-인버전 방식이 적용될 수 있다.
Z-인버전 방식의 표시장치는 다른 인버전 방식(예를 들어, 프레임 인버전 방식, 컬럼 인버전 방식 등)과 화소 구조가 상이하다.
도 3은 도 2의 패널에 적용될 수 있는 Z-인버전 방식의 어레이 기판에 대한 화소 구조도이다. 도 3은 설명의 편의를 위하여 도 2의 패널(110)에서 일부의 데이터 라인(DL1 내지 DL5) 및 일부의 게이트 라인(GL1 및 GL5)에 해당되는 부분만 확대하여 표시하고 있다. 다른 부분은 이러한 화소구조가 반복되는 것으로 이해될 수 있다.
도 3을 참조하면, 복수의 게이트 라인들(GL1 내지 GL5) 및 복수의 데이터 라인들(DL1 내지 DL5)의 교차에 의해 화소들이 정의되어 있는데, 여기서, 각각의 화소들은 좌측과 우측으로 교번하면서 데이터 라인들과 연결된다. 구체적으로는 각각의 화소에 위치하고 있는 박막트랜지스터가 데이터 라인들과 연결되는데, 이러한 박막트랜지스터의 소스 전극이 데이터 라인의 좌측과 우측으로 교번하면서 데이터 라인들과 연결된다.
도 3을 참조하면, 홀수열의 데이터 라인들(DL1, DL3, DL5)로는 플러스 극성(+)의 데이터 전압이 공급되고, 짝수열의 데이터 라인들(DL2, DL4)로는 마이너스 극성(-)의 데이터 전압이 공급되고 있다. 화소들의 박막트랜지스터가 좌측과 우측으로 교번하면서 데이터 라인들과 연결되어 있기 때문에, 한 데이터 라인에 특정 극성의 데이터 전압을 공급하면 이러한 데이터 전압은 데이터 라인의 좌측과 우측의 화소들로 교번하면서 공급된다.
이렇게 데이터 전압은 컬럼 인버전 방식(데이터 라인별로 다른 극성의 데이터 전압을 공급하는 방식)과 같이 공급되지만 화소들이 인버전되는 형태는 도트 인버전 방식(동일 극성의 화소가 상하좌우로 인접하지 않도록 인버전하는 방식)과 동일하게 된다. 이에 따라, 컬럼 인버전 방식과 같이 소비전력을 줄이면서 도트 인버전 방식과 같이 화질적으로 우수한 효과를 얻을 수 있게 된다.
도 4는 도 3의 일부분에 대한 어레이 기판 평면도이다. 도 4는 도 3의 참조번호 310 영역에 대한 도면으로, 다른 부분은 동일한 구조가 반복되는 것으로 이해될 수 있다.
도 4를 참조하면, 기판 상에 일 방향으로 제1 게이트 라인(410a)이 위치하고, 제1 게이트 라인(410a)과 교차하는 방향으로 제1 데이터 라인(420a)이 위치한다. 제1 데이터 라인(420a)의 우측에는 제1 화소전극(444a) 및 제1 트랜지스터(430a)가 위치하여 제1 화소를 구성한다.
또한, 기판 상에는 제1 게이트 라인(410a)과 나란하게 제2 게이트 라인(410b)이 위치하고, 제1 데이터 라인(420a)과 나란하게 제2 데이터 라인(420b)이 위치한다. 제2 데이터 라인(420b)의 좌측에는 제2 화소전극(444b) 및 제2 트랜지스터(430b)가 위치하여 제2 화소를 구성한다.
도 4를 참조하면, 제1 트랜지스터(430a)와 제2 트랜지스터(430b)는 좌우가 대칭인 형상으로 서로 다른 방향으로 형성된다.
제1 트랜지스터(430a)는 좌측에 있는 제1 데이터 라인(420a)의 일부분으로 'I'자 형상을 가지는 제1 소스 전극(422a), 일측이 이러한 제1 소스 전극(422a)과 나란하면서 타측은 볼록한 'T'자 모양을 가지는 제1 드레인 전극(432a) 및 제1 게이트 전극(412a)을 포함하여 제1 화소의 좌하측에 형성된다.
제2 트랜지스터(430b)는 우측에 있는 제2 데이터 라인(420b)의 일부분으로 'I'자 형상을 가지는 제2 소스 전극(422b), 일측이 이러한 제2 소스 전극(422b)과 나란하면서 타측은 볼록한 'T'자 모양을 가지는 제2 드레인 전극(432b) 및 제2 게이트 전극(412b)을 포함하여 제2 화소의 우하측에 형성된다.
이렇게 Z-인버전 방식의 표시장치(100)에서는 상하로 인접한 화소들의 트랜지스터의 방향이 상이하게 형성된다. 앞서 설명한 바와 같이 화소별로 트랜지스터의 방향이 상이하면 게이트 전극층과 소스/드레인 전극층의 어긋남으로 Cgs의 편차가 발생할 가능성이 있다.
도 4의 어레이 기판에서는 이러한 Cgs 편차 발생의 문제를 해소하기 위해 드레인 전극이 게이트 라인에 완전히 오버랩되는 구조를 가진다.
도 4를 참조하면, 제1 트랜지스터(430a)의 제1 드레인 전극(432a)은 제1 게이트 라인(410a)과 완전히 오버랩된다. 이러한 오버랩되는 형상을, 도 4의 평면도 상에서 보면, 제1 트랜지스터(430a)의 제1 드레인 전극(432a) 영역이 제1 게이트 라인(410a) 영역에 완전히 포함되는 것으로 나타난다.
또한, 제1 드레인 전극(432a)은 제1 게이트 라인(410a)과 마진을 두고 오버랩될 수 있다. 마진을 두고 오버랩된다는 것은, 도 4의 평면도 상에서 볼 때, 제1 드레인 전극(432a)이 제1 게이트 라인(410a)의 가장자리로부터 마진 거리(C) 안쪽에 위치한다는 것을 의미한다.
참조번호 433a는 공정상의 문제로 제1 드레인 전극이 일정 거리만큼 어긋나서 다른 위치에 형성된 것을 나타낸다. 이를 제1 드레인 전극'(433a)라고 할 때, 어긋난 거리가 마진 거리(C)보다 작기 때문에 제1 드레인 전극'(433a)은 여전히 제1 게이트 라인(410a)과 완전히 오버랩되고 있다.
도 4의 평면도 상에서, 제1 드레인 전극(432a)과 제1 드레인 전극'(433a)를 비교할 때, 두 전극(432a 및 433a)이 제1 게이트 라인(410a)과 오버랩되는 면적이 동일하다. 이에 따라, 각각의 전극(432a 및 433a)이 제1 게이트 라인(410a)과 형성하는 Cgs의 크기도 동일하게 되어 Cgs 편차 발생의 문제가 해소되게 된다.
제1 트랜지스터(430a)와 대칭적인 구조를 가지는 제2 트랜지스터(430b)에서도 마찬가지로 제2 드레인 전극(432b)이 제2 게이트 라인(410b)과 완전히 오버랩된다. 이러한 오버랩되는 형상을, 도 4의 평면도 상에서 보면, 제2 트랜지스터(430b)의 제2 드레인 전극(432b) 영역이 제2 게이트 라인(410b) 영역에 완전히 포함되는 것으로 나타난다. 그리고, 제2 드레인 전극(432b)은 제1 드레인 전극(432a)과 마찬가지 방식으로 제2 게이트 라인(410b)과 마진을 두고 오버랩될 수 있다.
한편, 도 4에 도시된 어레이 기판에서 소스 전극도 게이트 라인에 완전히 오버랩될 수 있다.
도 4를 참조하면, 제1 트랜지스터(430a)의 제1 소스 전극(422a)은 제1 데이터 라인(420a)의 일부분으로 'I'자 형상을 가지고 있다. 이렇게 데이터 라인의 일부분으로 소스 전극이 형성되는 경우, 소스 전극의 영역은 데이터 라인 방향으로 데이터 라인과 게이트 라인이 오버랩되는 부분으로 정의될 수 있다. 제1 소스 전극(422a)의 경우, 제1 데이터 라인(420a)이 제1 게이트 라인(410a)과 오버랩되는 제1 소스 전극 영역(423a)에 해당되는 부분이 제1 소스 전극(422a)에 해당된다.
도 4를 참조하면, 제1 소스 전극(422a)은 제1 데이터 라인(420a)의 일부분으로 'I'자 형상을 가지기 때문에 데이터 라인 방향으로 항상 제1 게이트 라인(410a)과 오버랩된다. 이에 반해, 게이트 라인 방향에서는 제1 소스 전극(422a)의 위치에 따라 제1 소스 전극(422a)이 제1 게이트 라인(410a)과 오버랩되거나 오버랩되지 않을 수 있는데, 도 4에 도시된 어레이 기판에서 제1 소스 전극(422a)은 제1 게이트 라인(410a)과 완전히 오버랩되도록 위치한다. 전술한 바와 같이 이러한 오버랩 관계는 평면도 상에서 확인할 수 있는데, 도 4를 참조하면, 제1 소스 전극(422a) 영역이 제1 게이트 라인(410a) 영역에 포함되는 것으로 나타난다.
자세한 설명은 생략하나 제1 소스 전극(422a)과 같은 방식으로 제2 소스 전극(422b)도 제2 게이트 라인(410b)과 완전히 오버랩된다.
이렇게 소스 전극이 게이트 라인과 완전히 오버랩되면 소스 전극과 게이트 라인 사이에 형성되는 캐패시턴스(Cgd)의 크기가 화소별로 일정하게 유지된다. 소스 전극과 게이트 라인 사이의 캐패시턴스(Cgd)도 Cgs와 마찬가지로 화소에 충전되는 충전 전압을 낮추기 때문에 모든 화소에서 Cgd의 크기가 균일할 필요가 있다. 도 4에 도시된 어레이 기판에서는 이러한 Cgd가 화소별로 균일하게 유지될 수 있어 화소간 불균형으로 인해 발생하는 플리커링이나 세로선의 문제가 해소되게 된다.
소스 전극과 드레인 전극이 게이트 라인과 완전히 오버랩되면, 소스 전극과 드레인 전극 사이에 위치하는 채널도 게이트 라인과 완전히 오버랩된다.
도 4를 참조하면, 제1 소스 전극(422a)과 제1 드레인 전극(432a) 사이에 위치하는 제1 채널(451a)은 제1 게이트 라인(410a)과 완전히 오버랩되도록 위치한다. 이러한 제1 채널(451a)은 제1 소스 전극(422a)과 제1 드레인 전극(432a)이 제1 게이트 라인(410a)과 완전히 오버랩되기 때문에 자동적으로 제1 게이트 라인(410a)과 오버랩될 수도 있지만, 설계에 의한 위치 조정에 따라 제1 채널(451a) 자체적으로 제1 게이트 라인(410a)과 완전히 오버랩되도록 위치할 수 있다.
채널은 게이트 라인과 오버랩되는 면적에 따라 특성이 달라질 수 있는데, 도 4에 도시된 것과 모든 화소에서 채널이 게이트 라인과 완전히 오버랩되면, 모든 화소의 채널 특성이 동일해 지는 효과가 있다.
도 5는 도 4의 B-B'를 절단한 단면도이다.
도 5를 참조하면, 유기 기판과 같은 기판(510) 상에 금속층 혹은 금속패턴으로 제1 게이트 라인(410a)이 형성되고, 제1 게이트 라인(410a) 상에는 게이트 절연층(520, Gate Insulator; GI)이 형성된다. 게이트 절연층(520) 상부에는 박막트랜지스터의 채널을 이루는 반도체층(530)이 형성되고, 그 상부에는 제1 소스 전극(422a) 및 제1 드레인 전극(432a)을 형성하는 금속층 혹은 금속패턴이 적층된다.
제1 소스 전극(422a) 및 제1 드레인 전극(432a) 상에는 제1보호층(532)이 형성된다. 제1보호층(532)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기 절연재료로 형성되는 무기 보호층일 수 있으나, 포토-아크릴(Photo-Acryl), 아크릴레이트(Acrylate), 폴리아미드(Pilyamide) 등과 같은 재료로 형성되는 유기 보호층일 수도 있다. 경우에 따라서는 제1보호층(532)이 무기 보호층과 유기 보호층을 이중으로 포함하는 구조를 가질 수도 있다.
제1보호층(532)에는 제1 콘택홀(442a)이 형성된다. 그리고, 이러한 제1 콘택홀(442a)을 통해 제1 화소전극(444a)이 제1 드레인 전극(432a)과 전기적으로 연결되게 된다.
제1 화소전극(444a) 상에는 제2보호층(540)이 형성되는데, 이러한 제2보호층(540)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기 절연재료로 형성되는 무기 보호층일 수 있다.
도 5에는 설계치에 따른 위치에 형성되는 제1 드레인 전극(432a)과 설계치에서 다소 이동하여 형성되는 제1 드레인 전극'(433a)이 함께 도시되어 있다. 그리고, 이러한 제1 드레인 전극(432a)과 제1 게이트 라인(410a)이 형성하는 Cgs(550)와 제1 드레인 전극'(433a)과 제1 게이트 라인(410a)이 형성하는 Cgs'(551)가 비교를 위해 함께 도시되어 있다.
도 5를 참조하면, 설계치에 위치하는 제1 드레인 전극(432a)과 다소 이동되어 위치하는 제1 드레인 전극'(433a)이 제1 게이트 라인(410a)과 오버랩되는 면적이 동일하다. 이는 제1 드레인 전극(432a)이 제1 게이트 라인(410a)에 완전히 오버랩되기 때문이다. 좀더 구체적으로 설명하면, 도 5의 단면도 상에서 보면, 제1 드레인 전극(432a) 영역 및 제1 드레인 전극'(433a) 영역이 모두 제1 게이트 라인(410a)의 영역에 포함되기 때문이다. 이에 따라, 설계치에 위치하는 제1 드레인 전극(432a)에 의해 형성되는 Cgs(550)의 크기와 제1 드레인 전극'(433a)에 의해 형성되는 Cgs'(551)의 크기도 동일해지게 된다.
도 5를 참조하면, 제1 소스 전극(422a)와 반도체층(530)도 제1 게이트 라인(410a)과 완전히 오버랩되는 것을 확인할 수 있다.
도 6a 내지 도 6d는 도 4의 어레이 기판에 대한 제조공정을 B-B' 절단면으로 나타낸 도면이다.
도 6a를 참조하면, 유기 기판과 같은 기판(510) 상에 금속층 혹은 금속패턴으로 제1 게이트 라인(410a)이 형성되고, 제1 게이트 라인(410a) 상에는 게이트 절연층(520, Gate Insulator; GI)이 형성된다. 이때, 게이트 절연층(520)은 무기절연물질, 예를 들면 산화실리콘, 질화실리콘 또는 이들의 다중층으로부터 선택된 하나일 수 있다. 그리고, 제1 게이트 라인(410a)을 형성하는 금속층은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 다층 구조를 가질 수 있다.
도 6b를 참조하면, 게이트 절연층(520) 상에는 반도체층(530)이 형성된다. 반도체층(530)은 P형 불순물 또는 N형 불순물을 도핑하여 소오스 영역 및 드레인 영역을 형성하고, 이와 동시에 소오스 영역 및 드레인 영역 사이에 개재된 채널영역을 정의할 수 있다. P타입 트랜지스터의 경우는 도핑되는 불순물로 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등의 3족의 원소가 사용될 수 있으며, N타입 트랜지스터의 경우는 도핑되는 불순물로 인(P), 비소(As) 및 안티몬(Sb) 등의 5족의 원소가 사용될 수 있다. P타입의 트랜지스터는 캐리어로서 정공이 이용되며, N타입의 트랜지스터는 캐리어로서 전자가 이용된다.
도 6c를 참조하면, 반도체층(530) 상에 소스/드레인 금속막이 형성되고, 마스크 공정을 이용하여 제1 소스 전극(422a) 및 제1 드레인 전극(432a)을 패터닝한다. 이때, 제1 소스 전극(422a) 혹은 제1 드레인 전극(432a)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd) 등과 같은 저저항 특성을 갖는 금속물질로 형성될 수 있다.
그런데, 이러한 공정에서 도 6c에 도시된 것과 같이 전극 패터닝을 위한 마스크가 다소 이동할 수 있다. 이렇게 마스크가 다소 이동되면, 설계치의 위치에 해당되는 제1 드레인 전극(432a)이 형성되지 않고 설계치에서 다소 이동한 제1 드레인 전극'(433a)이 형성될 수 있다. 이에 따라, Cgs(550)도 Cgs'(551)의 형태로 형성될 수 있다.
제1 실시예에서는 Cgs(550)와 Cgs'(551)의 크기를 동일하게 유지하기 위해 제1 드레인 전극(432a)이 제1 게이트 라인(410a)과 완전히 오버랩되어 위치하도록 제1 드레인 전극(432a)을 형성한다. 실시예에 따라서는, 평면도 상에서 제1 드레인 전극(432a) 영역이 제1 게이트 라인(410a) 영역의 가장자리로부터 마진 거리 안쪽으로 형성되도록 제1 드레인 전극(432a)을 형성한다. 여기서, 마진 거리는 마스크 공정의 오차 범위에 따라 결정된다.
도 6d를 참조하면, 제1 소스 전극(422a) 및 제1 드레인 전극(432a) 상에는 제1보호층(532)이 형성된다. 그리고, 제1보호층(532)에는 제1 콘택홀(442a)이 형성되고, 제1 콘택홀(442a)을 통해 제1 드레인 전극(432a)과 연결되는 제1 화소전극(444a)이 제1보호층(532) 상에 형성되면, 제1 화소전극(444a) 상에는 제2보호층(540)이 형성된다. 제1보호층(532) 혹은 제2보호층(540)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기 절연재료로 형성되는 무기 보호층일 수 있으나, 포토-아크릴(Photo-Acryl), 아크릴레이트(Acrylate), 폴리아미드(Pilyamide) 등과 같은 재료로 형성되는 유기 보호층일 수도 있다. 경우에 따라서는 제1보호층(532) 혹은 제2보호층(540)이 무기 보호층과 유기 보호층을 이중으로 포함하는 구조를 가질 수도 있다.
도 7은 일 실시예에 따른 표시장치의 개구영역을 나타내는 도면이다.
도 7의 (a)는 비교 대상이 되는 어레이 기판의 평면도이고, 도 7의 (b)는 일 실시예에 따른 어레이 기판의 평면도이다.
도 7의 (a)를 참조하면, 비교 대상 어레이 기판에서 소스 전극(722a)은 'L'자 모양으로 일부가 게이트 라인 방향으로 돌출되어 있다. 이러한 형상으로 인해, 비교 대상 어레이 기판에서 화소전극(740a)을 연결시키는 콘택홀(734a)은 게이트 전극(712a)의 데이터 라인 방향 가장자리보다 더 위쪽에 형성된다. 이렇게 콘택홀(734a)의 위치가 위로 올라가게 되면 그 만큼 개구영역이 좁아지는 문제가 있다.
도 7의 (b)를 참조하면, 일 실시예에 따른 어레이 기판에서 소스 전극(722b)은 'I'자 모양으로 형성된다. 이렇게 소스 전극(722b)이 'I'자 모양으로 형성되기 때문에 소스 전극(722b)이 게이트 라인 방향으로 차지하는 공간이 작아져 상대적으로 트랜지스터의 다른 구성이 형성될 공간이 넓어진다. 이에 따라, 드레인 전극(732b)은 위쪽 방향으로 올라가지 않고 게이트 라인과 나란한 방향으로 형성된다. 이에 따라, 일 실시예에 따른 어레이 기판에서 콘택홀(734b)은 게이트 전극(712b)의 데이터 라인 방향 가장자리보다 더 아래쪽에 형성되게 된다. 이렇게 콘택홀(734b)의 위치가 아래 쪽으로 내려오게 되면 그 만큼 개구영역이 넓어지게 된다. 특히, 고해상도 패널에서 각 화소의 면적이 작아지는데, 이러한 패널에서 소스 전극을 일 실시예와 같이 'I'자 모양으로 형성하면 개구율을 좀더 높일 수 있게 된다.
도 8은 도 2의 패널에 적용될 수 있는 다른 어레이 기판의 화소 구조도이다.
도 8을 참조하면, 박막트랜지스터들이 Z-인버전 방식과 같이 데이터 라인의 좌측과 우측으로 교번하면서 연결된다. 도 8에 도시된 어레이 기판이 도 3에 도시된 어레이 기판과 다른 점은 박막트랜지스터들이 게이트 라인에 대해서도 상측과 하측으로 교번하면서 연결된다는 것이다.
이렇게 박막트랜지스터가 게이트 라인의 상측과 하측으로 서로 다른 방향으로 위치하면 종래의 Z-인버전 화소 구조와 마찬가지로 마스크의 어긋남으로 인해 상하 방향으로 Cgs 혹은 Cgd의 편차가 발생할 수 있다.
그런데, 이러한 문제는 본 발명의 일 실시예 개념을 적용함으로써 해소될 수 있다. 일 실시예의 개념은 드레인 전극 혹은 소스 전극을 게이트 라인과 완전히 오버랩되도록 위치시키는 것이다. 이렇게 드레인 전극 혹은 소스 전극이 게이트 라인과 완전히 오버랩되면 마스크의 어긋남의 상하 방향(데이터 라인 방향)으로 나타나더라도 Cgs 혹은 Cgd에는 편차가 발생하지 않게 된다.
이상과 같이, 소스 전극 및/또는 드레인 전극이 게이트 라인과 완전히 오버랩되도록 위치하면 각 화소에서의 Cgs를 실질적으로 동일하게 유지하는 효과가 있다.
이렇게 화소별로 Cgs의 크기가 실질적으로 동일하게 유지되면, 하나의 표시장치 관점에서, 화소간 불균형이 제거되고 플리커링이나 세로선 불량의 문제가 개선되는 효과가 있다. 특히, Z 인버전 방식이나 게이트 라인의 상측과 하측으로 트랜지스터가 교번하는 화소 구조에서는 공정상의 오차에 따라 화소별로 Cgs가 달라질 가능성이 있는데, 본 발명의 실시예에 따르면 이러한 화소 구조에서도 Cgs가 균일하게 유지되는 효과가 있다.
양산 라인의 관점에서 살펴보면, 제품별 Cgs의 크기가 동일하게 유지됨으로써, 제품 사이의 특성이 균일하게 유지되고 품질 관리가 용이해지는 효과가 있다. 특히, 종래 양산 라인에서, Cgs의 변동을 조절하기 위해 Cgs 보상 패턴을 적용하거나 각 제품에 대한 Cgs 미세 조정 작업을 수행하였는데, 본 발명에 의하면, 이러한 부차적인 공정이 제거되는 효과가 있다.
도 9는 일반적인 Cgs 보상 과정의 흐름을 나타내는 도면이다.
도 9의 (a)는 종래의 컬럼 인버전 화소 구조를 가지는 표시장치에서의 Cgs 보상 과정이고, 도 9의 (b)는 종래의 Z-인버전 화소 구조를 가지는 표시장치에서의 Cgs 보상 과정이다.
도 9의 (a)를 참조하면, 종래의 컬럼 인버전 화소 구조를 가지는 표시장치에서는, 컬럼 인버전 화소 구조의 어레이 기판이 형성되고(S1010), Cgs의 크기가 정상 범위 이외에 해당되는 경우, 공통전압(Vcom) 보정을 통해 Cgs가 보상되었다. 컬럼 인버전 화소 구조의 경우, 마스크의 오차가 발생하면 화소 전체의 Cgs가 일관되게 변하게 된다. 따라서, 이 경우에는 하나의 표시장치 내에서 화소간 Cgs 편차는 발생하지 않는다. 다만, Cgs가 정상 범위에서 벗어나면 화소 충전 전압이 전 화소에서 내려가거나 올라가기 때문에 공통전압(Vcom)의 크기를 조절하여 Cgs를 보상해 줘야 하는데, 이에 따라, 종래의 컬럼 인버전 화소 구조를 가지는 표시장치 공정에서는 이러한 공통전압(Vcom) 보정 단계(S1012)가 포함되어 있다.
도 9의 (b)를 참조하면, 종래의 Z-인버전 화소 구조를 가지는 표시장치에서는, Z-인버전 화소 구조의 어레이 기판이 형성되고(S1020), Cgs의 크기가 정상 범위 이외에 해당되는 경우, 먼저 보상 패턴을 형성한다(S1022).
앞서 설명한 바와 같이 종래의 Z-인버전 화소 구조에서 마스크의 어긋남이 발생하면 화소별로 Cgs의 편차가 발생하게 된다. 이를 해결하기 위해서는 Cgs의 크기가 상대적으로 작은 화소에 보상 패턴을 추가하여 Cgs의 크기를 증가시켜야 한다. 이러한 보상 패턴 형성 단계(S1022)를 통해 전체 화소의 Cgs 크기를 균일하게 만든다.
보상 패턴 형성 단계(S1022)를 통해 전체 화소의 Cgs 크기를 균일하게 만든 후에는 Cgs의 크기가 전체적으로 정상 범위 이외에 있기 때문에 공통전압(Vcom)의 크기를 조절하여 Cgs를 보상해 주게 된다(S1024).
도 9를 참조하면, 종래 방식에서는 공정상에 Cgs를 보상하는 공정이 필요하게 된다. 특히, Z-인버전 방식으로 화소를 형성하는 표시장치의 경우, 보상 패턴 형성 단계(S1022) 및 Vcom 보정 단계(S1024)라는 2가지 단계가 필요하게 된다. 이에 반해, 일 실시예에 따른 표시장치는 Cgs의 보상이 필요없어 이러한 2가지 단계를 스킵할 수 있게 된다.
또한, 최근 표시장치의 해상도가 올라가면서 화소 내의 공간이 좁아지고 있다. 이에 따라, Cgs의 크기를 보상하기 위한 보상 패턴 형성 공간이 줄어드는 추세이다. 이에 따라, 실질적으로 종래의 방식과 같은 Cgs 보상 과정의 수행이 어려워지고 있다. 이러한 측면에서 일 실시예에 따른 표시장치는 Cgs를 보상할 필요가 없어 위와 같은 문제를 해소할 수 있게 된다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. Z-인버전 방식으로 화소가 형성되는 표시장치에 있어서,
    기판 상에 화소 영역을 정의하기 위해 서로 교차하여 배치되는 게이트 라인과 데이터 라인;
    게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하고, 평면도 상에서 드레인 전극 영역이 게이트 라인 영역에 완전히 포함되도록 상기 드레인 전극이 게이트 라인과 완전히 오버랩되는 박막트랜지스터; 및
    상기 화소 영역 내에 배치되며 상기 박막트랜지스터의 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하며,
    상기 박막트랜지스터의 드레인 전극은 상기 소스 전극과 인접한 일측이 상기 소스 전극과 나란하고 타측은 볼록한 T자 모양을 가지며,
    상기 화소 전극은 상기 박막트랜지스터의 드레인 전극의 타측 상에 위치하는 콘택홀을 통해 상기 박막트랜지스터의 드레인 전극과 전기적으로 연결되는,
    Z-인버전 방식의 표시장치.
  2. 제1항에 있어서,
    평면도 상에서 콘택홀 영역이 게이트 라인 영역에 완전히 포함되도록 상기 콘택홀이 게이트 라인과 완전히 오버랩되는 것을 특징으로 하는 Z-인버전 방식의 표시장치.
  3. 제1항에 있어서,
    평면도 상에서, 상기 박막트랜지스터의 드레인 전극은 게이트 라인의 가장자리로부터 마진 거리 안쪽에 위치하는 것을 특징으로 하는 Z-인버전 방식의 표시장치.
  4. 제1항에 있어서,
    상기 박막트랜지스터의 소스 전극과 드레인 전극 사이의 채널은 게이트 라인과 완전히 오버랩되는 것을 특징으로 하는 Z-인버전 방식의 표시장치.
  5. 제1항에 있어서,
    상기 데이터 라인의 일부분 혹은 일부분이 확장되어 배치되는 상기 박막트랜지스터의 소스 전극은 I자 모양을 가지는 것을 특징으로 하는 Z-인버전 방식의 표시장치.
  6. 제2항에 있어서,
    상기 콘택홀 영역을 포함하는 게이트 라인 영역의 데이터 라인 방향 폭은 상기 드레인 전극의 일측을 포함하는 게이트 라인 영역의 데이터 라인 방향 폭과 상이한 것을 특징으로 하는 Z-인버전 방식의 표시장치.
  7. Z-인버전 방식의 표시장치를 제조하는 방법에 있어서,
    기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상으로 게이트 절연층, 반도체층 및 소스/드레인 금속막을 순차적으로 형성하고, 마스크 공정에 따라 소스 전극, 드레인 전극 및 데이터 라인을 형성하며, 평면도 상에서 드레인 전극 영역이 게이트 라인 영역에 완전히 포함되고, 소스 전극과 인접한 일측이 상기 소스 전극과 나란하고 타측은 볼록한 T자 모양을 가지도록 상기 드레인 전극을 형성하는 단계;
    상기 드레인 전극 상에 제1 보호층을 형성하고, 상기 드레인 전극의 타측 상에 위치하는 상기 제1 보호층에 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 형성된 제1 보호층 상에 화소 전극을 형성하고 상기 화소 전극 상에 제2 보호층을 형성하는 단계
    를 포함하는 Z-인버전 방식의 표시장치 제조방법.
  8. 제7항에 있어서,
    상기 마스크 공정의 오차 범위에 따라 결정되는 마진 거리에 대하여 평면도 상에서 드레인 전극이 게이트 라인의 가장자리로부터 상기 마진 거리 안쪽에 위치하도록 상기 드레인 전극을 형성하는 것을 특징으로 하는 Z-인버전 방식의 표시장치 제조방법.
  9. 제7항에 있어서,
    상기 소스 전극을 데이터 라인의 일부분을 포함하여 I자 모양으로 형성하는 것을 특징으로 하는 Z-인버전 방식의 표시장치 제조방법.
  10. 기판 상에 화소 영역을 정의하기 위해 서로 교차하여 배치되는 게이트 라인과 데이터 라인;
    게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하고, 평면도 상에서 드레인 전극 영역이 게이트 라인 영역에 완전히 포함되도록 상기 드레인 전극이 게이트 라인과 완전히 오버랩되는 박막트랜지스터; 및
    상기 화소 영역 내에 배치되며 상기 박막트랜지스터의 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하며,
    상기 박막트랜지스터는 좌우가 대칭인 형상을 가지며, 상기 데이터 라인의 방향을 따라 일측 및 타측으로 교번하면서 상기 데이터 라인과 연결되도록 배치되는 제1 박막트랜지스터 및 제2 박막트랜지스터를 포함하며,
    상기 제1 박막트랜지스터의 드레인 전극은 일측이 소스 전극과 나란하도록 반시계 방향으로 90도 회전한 T자 모양을 가지며,
    상기 제2 박막트랜지스터의 드레인 전극은 타측이 소스 전극과 나란하도록 시계 방향으로 90도 회전한 T자 모양을 가지며,
    평면도 상에서 소스 전극 영역이 게이트 라인 영역에 완전히 포함되도록 상기 소스 전극이 게이트 라인과 완전히 오버랩되는 Z-인버전 방식의 표시장치.
  11. 제10항에 있어서,
    상기 화소 전극은 상기 제1 박막트랜지스터의 드레인 전극의 타측 및 상기 제2 박막트랜지스터의 드레인 전극의 일측 상에 위치하는 콘택홀을 통해 상기 박막트랜지스터의 드레인 전극과 전기적으로 연결되는 Z-인버전 방식의 표시장치.
  12. 제10항에 있어서,
    상기 소스 전극은 상기 데이터 라인의 일부분 혹은 일부분이 확장되어 배치되며, I자 모양을 가지는 Z-인버전 방식의 표시장치.
  13. 제11항에 있어서,
    상기 소스 전극 영역을 포함하는 게이트 라인 영역의 데이터 라인 방향의 폭은 상기 콘택홀 영역을 포함하는 게이트 라인 영역의 데이터 라인 방향의 폭과 상이한 Z-인버전 방식의 표시장치.
  14. 제10항에 있어서,
    상기 제1 박막트랜지스터의 드레인 전극이 게이트 전극에 오버랩되는 면적은 상기 제2 박막트랜지스터의 드레인 전극이 게이트 전극에 오버랩되는 면적과 동일한 Z-인버전 방식의 표시장치.
  15. 제10항에 있어서,
    상기 제1 박막트랜지스터의 소스 전극과 드레인 전극 사이의 제1 채널 및 상기 제2 박막트랜지스터의 소스 전극과 드레인 전극 사이의 제2 채널은 게이트 라인과 완전히 오버랩되는 Z-인버전 방식의 표시장치.
  16. 기판 상에 화소 영역을 정의하기 위해 서로 교차하여 배치되는 게이트 라인과 데이터 라인;
    게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하고, 평면도 상에서 드레인 전극 영역이 게이트 라인 영역에 완전히 포함되도록 상기 드레인 전극이 게이트 라인과 완전히 오버랩되는 박막트랜지스터; 및
    상기 화소 영역 내에 배치되며 상기 박막트랜지스터의 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하며,
    상기 박막트랜지스터는 좌우가 대칭인 형상을 가지는 제1 박막트랜지스터 및 제2 박막트랜지스터를 포함하며,
    상기 제1 박막트랜지스터와 상기 제2 박막트랜지스터는 상기 데이터 라인의 방향을 따라 일측 및 타측으로 교번하면서 상기 데이터 라인과 연결되도록 배치되며,
    상기 제1 박막트랜지스터의 게이트 라인의 가장자리로부터 드레인 전극 사이의 제1 간격은 상기 제2 박막트랜지스터의 게이트 라인의 가장자리로부터 드레인 전극 사이의 제2 간격과 상이하며,
    상기 제1 박막트랜지스터의 드레인 전극과 게이트 라인이 오버랩되는 면적은 상기 제2 박막트랜지스터의 드레인 전극과 게이트 라인이 오버랩되는 면적과 동일한 Z-인버전 방식의 표시장치.
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