JP2017204659A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017204659A
JP2017204659A JP2017160955A JP2017160955A JP2017204659A JP 2017204659 A JP2017204659 A JP 2017204659A JP 2017160955 A JP2017160955 A JP 2017160955A JP 2017160955 A JP2017160955 A JP 2017160955A JP 2017204659 A JP2017204659 A JP 2017204659A
Authority
JP
Japan
Prior art keywords
film
region
oxide semiconductor
transistor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2017160955A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017204659A publication Critical patent/JP2017204659A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21V—FUNCTIONAL FEATURES OR DETAILS OF LIGHTING DEVICES OR SYSTEMS THEREOF; STRUCTURAL COMBINATIONS OF LIGHTING DEVICES WITH OTHER ARTICLES, NOT OTHERWISE PROVIDED FOR
    • F21V37/00—Details of lighting devices employing combustion as light source, not otherwise provided for
    • C—CHEMISTRY; METALLURGY
    • C11—ANIMAL OR VEGETABLE OILS, FATS, FATTY SUBSTANCES OR WAXES; FATTY ACIDS THEREFROM; DETERGENTS; CANDLES
    • C11C—FATTY ACIDS FROM FATS, OILS OR WAXES; CANDLES; FATS, OILS OR FATTY ACIDS BY CHEMICAL MODIFICATION OF FATS, OILS, OR FATTY ACIDS OBTAINED THEREFROM
    • C11C5/00—Candles
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21V—FUNCTIONAL FEATURES OR DETAILS OF LIGHTING DEVICES OR SYSTEMS THEREOF; STRUCTURAL COMBINATIONS OF LIGHTING DEVICES WITH OTHER ARTICLES, NOT OTHERWISE PROVIDED FOR
    • F21V15/00—Protecting lighting devices from damage
    • F21V15/01—Housings, e.g. material or assembling of housing parts
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21V—FUNCTIONAL FEATURES OR DETAILS OF LIGHTING DEVICES OR SYSTEMS THEREOF; STRUCTURAL COMBINATIONS OF LIGHTING DEVICES WITH OTHER ARTICLES, NOT OTHERWISE PROVIDED FOR
    • F21V35/00—Candle holders
    • F21V35/006—Drop catchers; Shade holders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Oil, Petroleum & Natural Gas (AREA)
  • Wood Science & Technology (AREA)
  • Organic Chemistry (AREA)
  • Combustion & Propulsion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供する、また、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供する。【解決手段】酸化物半導体膜、ゲート絶縁膜、および側面および上面に側壁絶縁膜が設けられたゲート電極が順に積層されたトランジスタを有する半導体装置において、酸化物半導体膜にエッチング処理を施し、チャネル長方向の長さが異なるように十字状、またはソース電極およびドレイン電極よりもチャネル幅方向の長さが長くなるように形成する。また、酸化物半導体膜に接するようにソース電極およびドレイン電極を形成する。【選択図】図１

Description

半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジ
スタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路
（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、およ
び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１
参照）。
特開２００６−１６５５２８号公報
酸化物半導体膜にチャネルが形成されるトランジスタは、加工条件または熱処理条件に
よって電気的特性が変化することがある。この変化は、酸化物半導体膜の形成工程時に当
該酸化物半導体膜から酸素（Ｏ）が脱離することなどに起因するものと考えられる。そし
て、酸素（Ｏ）の脱離は、酸化物半導体膜の側面（端面）において生じやすいことが分か
った。すなわち、酸化物半導体膜にチャネルが形成されるトランジスタにおいては、当該
酸化物半導体膜の側面近傍の領域が低抵抗領域となり、当該領域にトランジスタの寄生チ
ャネルが形成されやすいことが分かった。また、その寄生チャネルによる、トランジスタ
の電気的特性に異常が生じるといった問題が発生していた。例えば、トランジスタの電流
−電圧特性曲線が、本来のしきい値電圧より低いゲート電圧で立ち上がって一度電流が安
定した後、再び本来のしきい値電圧で立ち上がってコブのような形状となる、といった問
題があった。
以上を鑑み、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを
提供することを課題の一とする。また、酸化物半導体を用いたトランジスタを有する信頼
性の高い半導体装置を提供することを課題の一とする。
本発明の一態様では、エッチング処理を施し、チャネル長方向の長さが異なるように十
字状に形成された酸化物半導体膜、またはチャネル幅方向の長さがソース電極およびドレ
イン電極よりも長い酸化物半導体膜を半導体装置に用いる。具体的には、以下のような構
成である。
本発明の一態様は、絶縁表面上に設けられ、第１の領域、前記第１の領域の一部を挟む
ように設けられた第２の領域および第３の領域を含む酸化物半導体膜と、酸化物半導体膜
上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第１の領域乃至第３の領域のそれぞれ
の少なくとも一部と重畳して設けられたゲート電極と、酸化物半導体膜と接するソース電
極およびドレイン電極と、を有し、第１の領域は、ゲート電極と重畳するチャネル形成領
域と、当該チャネル形成領域に接する第１の低抵抗領域および第２の低抵抗領域と、を含
んでおり、第２の領域および第３の領域のチャネル長方向の長さは、第１の領域のチャネ
ル長方向の長さより短い半導体装置である。
また、本発明の他の一態様は、絶縁表面上に設けられ、第１の領域、当該第１の領域の
一部を挟むように設けられた第２の領域および第３の領域を含む酸化物半導体膜と、酸化
物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第１の領域乃至第３の領域
のそれぞれの少なくとも一部と重畳して設けられたゲート電極と、ゲート電極の側面およ
び上面を覆う側壁絶縁膜と、酸化物半導体膜、ゲート絶縁膜の側面および側壁絶縁膜の側
面に接するソース電極およびドレイン電極と、ソース電極およびドレイン電極上に設けら
れた層間絶縁膜と、を有し、第１の領域は、ゲート電極と重畳するチャネル形成領域と、
当該チャネル形成領域に接する第１の低抵抗領域および第２の低抵抗領域と、を含んでお
り、第２の領域および第３の領域のチャネル長方向の長さは、第１の領域のチャネル長方
向の長さより短い半導体装置である。
また、上記構成において、側壁絶縁膜は、過剰酸素を含む絶縁膜であることが好ましい
。
また、上記構成において、下地絶縁膜が絶縁表面を有し、該下地絶縁膜は酸化物半導体
膜側から順に第１の酸素供給膜と第１のバリア膜との積層膜であることが好ましい。
また、上記構成において、ゲート絶縁膜は、酸化物半導体膜側から順に第２の酸素供給
膜と第２のバリア膜との積層膜であることが好ましい。
また、上記構成において、酸化物半導体膜の第２の領域における周縁の長さが、酸化物
半導体膜の第１の領域のチャネル幅方向の長さより大きい。
また、上記構成において、酸化物半導体膜の第３の領域における周縁の長さが、酸化物
半導体膜の第１の領域のチャネル幅方向の長さより大きい。
また、上記構成において、酸化物半導体膜の第２の領域における周縁の長さが、第１の
領域のチャネル幅方向の長さの３倍以上である。
また、本発明の他の一態様は、絶縁膜上に設けられるゲート電極と、ゲート電極上に設
けられる第１のゲート絶縁膜および第２のゲート絶縁膜と、第１のゲート絶縁膜および第
２のゲート絶縁膜を介して、ゲート電極上に設けられ、チャネル領域と、チャネル領域を
挟み、チャネル領域と接する第１の領域および第２の領域と、チャネル領域、第１の領域
、および第２の領域を挟み、チャネル領域と接する第３の領域および第４の領域と、を含
む酸化物半導体膜と、第１の領域と接して設けられるソース電極と、第２の領域と接して
設けられるドレイン電極と、ソース電極、ドレイン電極、および酸化物半導体膜上に設け
られる第１の絶縁膜および第２の絶縁膜と、を有し、酸化物半導体膜は、第１の酸化物半
導体膜上に第２の酸化物半導体膜が積層して設けられ、第１の領域、第２の領域、第３の
領域、および第４の領域の各領域は、少なくともゲート電極と重畳し、チャネル長と、第
１の領域のチャネル長方向の長さと、第２の領域のチャネル長方向の長さの和は、ゲート
電極のチャネル長方向の長さより長く、チャネル幅と、第３の領域のチャネル幅方向の長
さと、第４の領域のチャネル幅方向の長さの和は、第１の領域または第２の領域のチャネ
ル幅方向の長さより長く、第３の領域のチャネル幅方向の長さは、チャネル長より長く、
第４の領域のチャネル幅方向の長さは、チャネル長より長い半導体装置である。
また、上記構成において、ソース電極は、第１のバリア層と、第１のバリア層上に設け
られる第１の低抵抗材料層との積層で構成され、ゲート電極は、第２のバリア層と、第２
のバリア層上に設けられる第２の低抵抗材料層との積層で構成される。
また、上記構成において、酸化物半導体膜と、ソース電極とが接している面積は、第１
の領域の面積と同じであり、酸化物半導体膜と、ドレイン電極と接している面積は、第２
の領域の面積と同じである。
また、上記構成において、第１の絶縁膜の膜厚は、第２の絶縁膜の膜厚より大きい。
また、上記構成において、チャネル長が５０ｎｍ未満である。
また、上記構成において、第１の酸化物半導体膜と第２の酸化物半導体膜とで、それぞ
れ異なる組成の金属酸化物を用いる。
本発明の一態様では、エッチング処理を施し、チャネル長方向の長さが異なるように十
字状に形成された酸化物半導体膜、またはソース電極およびドレイン電極よりもチャネル
幅方向の長さが長い酸化物半導体膜を用いてトランジスタを構成する。よって、トランジ
スタのソース電極とドレイン電極が酸化物半導体膜の側面（端面）近傍の領域（酸素（Ｏ
）が脱離することなどに起因して低抵抗化した領域）を介して電気的に接続される蓋然性
を低減することが可能となる。すなわち、良好なトランジスタ特性を有する、酸化物半導
体を用いたトランジスタを提供すること、酸化物半導体を用いたトランジスタを有する信
頼性の高い半導体装置を提供することが可能である。
半導体装置の一形態を説明する平面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する平面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する平面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 酸化物半導体膜を説明する図。 半導体装置の一形態を示す断面図、平面図および回路図。 半導体装置の一形態を示す回路図および斜視図。 半導体装置の一形態を示す断面図および平面図。 半導体装置の一形態を示す断面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 本発明の一態様の電子機器を示す図。 本発明の一態様の半導体装置を説明するブロック図およびその一部の回路図。 過剰酸素の移動の計算に用いたモデル図。 図２７のモデル図の計算結果。 酸素欠損の移動の計算に用いたモデル図。 図２９のモデル図の計算結果。 実施例トランジスタの断面ＳＴＥＭ像を示す図。 実施例のトランジスタの電気特性評価を示す図。 半導体装置の一形態を説明する平面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する平面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する断面図および平面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する平面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、
図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共
通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付
さないことがある。また、便宜上、ゲート絶縁膜等の絶縁膜は上面図には表さないことが
ある。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上
」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲー
ト電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを
除外しない。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能
的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることが
あり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電
極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いるこ
とができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
なお、以下の説明において、第１、第２などの序数詞は、説明の便宜上付したものであ
り、その数を限定するものではない。
（実施の形態１）
本実施の形態では、半導体装置の一態様を図１を用いて説明する。図１（Ａ）は半導体
装置が有するトランジスタの上面図を示し、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ
−Ｂ（チャネル長方向）における断面図であり、図１（Ｃ）は、図１（Ａ）に示す一点鎖
線Ｃ−Ｄにおける断面図である。なお、図１（Ａ）において、図面の明瞭化のため、図１
（Ｂ）、図１（Ｃ）に示した一部の構成を省略して示している。
図１に示すトランジスタ４５０は、下地絶縁膜４３６が設けられた絶縁表面を有する基
板４００上に、チャネル形成領域４０３ｃ、ソース領域４０３ａ、ドレイン領域４０３ｂ
を含む酸化物半導体膜４０３、ゲート絶縁膜４１０、ゲート電極４０１、ゲート電極４０
１の側面および上面に設けられた側壁絶縁膜４１２、ソース領域４０３ａと重畳するソー
ス電極４０５ａと、ドレイン領域４０３ｂと重畳するドレイン電極４０５ｂと、ソース電
極４０５ａおよびドレイン電極４０５ｂ上の層間絶縁膜４１５と、ソース電極４０５ａお
よびドレイン電極４０５ｂと電気的に接続する配線層４１４ａおよび配線層４１４ｂと、
を有する。
酸化物半導体膜４０３は、図１６（Ａ）で示すように第１の領域４３１、当該第１の領
域４３１の一部を挟むように設けられた第２の領域４３２および第３の領域４３３を含ん
でおり、第１の領域４３１乃至第３の領域４３３のそれぞれの少なくとも一部と重畳して
ゲート電極４０１が設けられている。なお、図１６（Ａ）で示す酸化物半導体膜４０３は
、図面の明瞭化のため、ハッチパターンを変えている。
第１の領域４３１は、ゲート電極４０１と重畳するチャネル形成領域４０３ｃと、当該
チャネル形成領域４０３ｃを挟んで接するチャネル形成領域４０３ｃより抵抗が低い一対
の低抵抗領域（該低抵抗領域はソース領域、ドレイン領域として機能するため、ソース領
域４０３ａおよびドレイン領域４０３ｂとも呼ぶ）と、を含んでおり、第２の領域４３２
および第３の領域４３３のチャネル長方向の長さは、第１の領域４３１のチャネル長方向
の長さより短い。
なお、ゲート電極４０１をマスクとして酸化物半導体膜４０３にドーパントを添加し、
酸化物半導体膜４０３においてチャネル形成領域４０３ｃを挟んでチャネル形成領域４０
３ｃより抵抗が低く、低抵抗領域であるドーパントを含むソース領域４０３ａ、ドレイン
領域４０３ｂを形成する。また、この際、第２の領域４３２および第３の領域４３３の酸
化物半導体膜４０３上にレジストマスクを形成し、ドーパントが添加されないようにする
。このようにすることで、第２の領域４３２および第３の領域４３３のそれぞれの酸化物
半導体膜４０３の周縁は低抵抗化されなくなるため、トランジスタがオフ状態の時の酸化
物半導体膜４０３の端部に流れるリーク電流を低減することができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図１（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）は
、第１の領域４３１のチャネル幅方向の長さ（図１（Ａ）に示す長さＷ）より大きい。具
体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３
の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１０倍
以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電極お
よびドレイン電極の間のリークパスは、図１（Ａ）に示す長さＬ２のみであるが、第２の
領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長さを長
くすることでリークパスが長くなり、周縁における抵抗成分が増大し、これにより、トラ
ンジスタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成されてリー
ク電流が増大するのを抑制することができる。また、例え、酸化物半導体膜４０３の端部
から酸素が抜けても酸化物半導体膜４０３の端部と、ソース電極４０５ａおよびドレイン
電極４０５ｂで挟まれているチャネル形成領域４０３ｃとが離れているため、トランジス
タ４５０の電気特性に影響することを低減することができる。よって、トランジスタ４５
０の電気特性の劣化を防止して、良好な電気特性とすることができる。
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント
の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域４０３ｃを挟んでソース領域４０３ａおよびドレイ
ン領域４０３ｂを含む酸化物半導体膜４０３を有することにより、該トランジスタ４５０
はオン特性（例えば、オン電流および電界効果移動度）が高く、高速動作、高速応答が可
能となる。
以下にトランジスタ４５０を有する半導体装置の作製方法の一例を示す。
なお、図２（Ａ１）はトランジスタの作製工程を説明するための上面図であり、図２（
Ａ２）は図２（Ａ１）に示す一点鎖線Ａ−Ｂにおける断面図であり、図２（Ａ３）は図２
（Ａ１）に示す一点鎖線Ｃ−Ｄにおける断面図である。なお、以下の説明において、図２
（Ａ１）乃至図２（Ａ３）をまとめて図２（Ａ）と呼ぶ場合がある。また、本明細書にお
ける以降の同様の記載についても該当するものとする。
まず、絶縁表面を有する基板４００上に下地絶縁膜４３６を形成する。
基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処
理に耐えうる程度の耐熱性を有していることが必要となる。例えば、シリコンや炭化シリ
コンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半
導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用するこ
ともできる。また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス
基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を
有する半導体装置を作製するには、可撓性基板上に酸化物半導体膜４０３を含むトランジ
スタ４５０を直接作製してもよいし、他の作製基板に酸化物半導体膜４０３を含むトラン
ジスタ４５０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から
可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜４０３を含むトランジス
タ４５０との間に剥離層を設けるとよい。
基板４００に熱処理を行ってもよい。例えば、高温のガスを用いて熱処理を行うＧＲＴ
Ａ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置により、６５０℃、１分
〜５分間、熱処理を行えばよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなど
の希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用い
られる。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
下地絶縁膜４３６としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸
化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、またはこれら
の混合材料を用いて形成することができる。
また、下地絶縁膜４３６と基板４００との間に基板４００側からの不純物の侵入を防止
するためのバリア膜として窒化物絶縁膜を設けてもよい。窒化物絶縁膜は窒化シリコン、
窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、またはこれらの混合材料
を用いて形成することができる。
また、下地絶縁膜４３６の酸化物絶縁膜には、熱処理により酸素を放出する絶縁膜（酸
素供給膜）を用いると好ましい。
「熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９
ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、
さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以
下に説明する。
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定し
たスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することが
できる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分
値に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、お
よび絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で
求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出
されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣ
Ｈ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原
子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子
についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準
試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、
ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である
。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分
子の放出量の２倍となる。
また、過剰酸素を含む絶縁膜（化学量論的組成を超える酸素を含む絶縁膜）の水素濃度
が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性
のバラツキの増大、トランジスタの電気特性に関するチャネル長依存性の増大、さらにＢ
Ｔストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７
．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度は５×
１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×
１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
さらに酸化物半導体膜を包み、かつ、過剰酸素を含む絶縁膜の外側に配置されるように
、酸化物半導体膜の酸素の放出を抑えるブロッキング膜（ＡｌＯｘなど）を設けると好ま
しい。
過剰酸素を含む絶縁膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化
物半導体膜において、酸素の含有量が化学量論比組成とほぼ一致するような状態、または
化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体
膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］である場合、
ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成と
して、窒素よりも酸素の含有量が多いものをいう。
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成と
して、酸素よりも窒素の含有量が多いものをいう。
次に、下地絶縁膜４３６上に酸化物半導体膜４０３を形成する（図２（Ａ）参照）。
酸化物半導体膜４０３は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙ
ｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜される。また、酸化物半導体膜４０３は
、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態
で成膜を行うスパッタリング装置を用いて成膜されてもよい。酸化物半導体膜４０３は、
エッチング処理を施し、十字状に形成する。なお、理解を容易にするため、酸化物半導体
膜４０３を第１の領域４３１、第２の領域４３２および第３の領域４３３の３つの領域に
分けている。第１の領域４３１は、第２の領域４３２および第３の領域４３３に挟まれる
ように設けられており、第２の領域４３２および第３の領域４３３のチャネル長方向の長
さは、第１の領域４３１のチャネル長方向の長さより短くなっている。
酸化物半導体膜４０３を成膜する際、酸化物半導体膜４０３に含まれる水素濃度をでき
る限り低減させることが好ましい。酸化物半導体膜４０３に含まれる水素濃度を低減させ
るためには、例えば、スパッタリング法を用いて成膜する場合、スパッタリング装置の成
膜室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去さ
れた高純度の希ガス（代表的には、アルゴン）、酸素、または希ガスと酸素との混合ガス
を用いることが好ましい。
また、成膜室内の残留水分を除去しつつ、水素および水などが除去されたガスを導入し
て成膜を行うことで、成膜された酸化物半導体膜４０３に含まれる水素濃度を低減させる
ことができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、
クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい
。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポ
ンプは、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含
む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜さ
れた酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。
また、酸化物半導体膜４０３を、スパッタリング法を用いて成膜する場合、成膜に用い
る金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上１
００％以下とする。相対密度が高い金属酸化物ターゲットを用いることにより、成膜され
た酸化物半導体膜４０３を緻密な膜とすることができる。
酸化物半導体膜４０３の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよ
い。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素であ
る。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する
元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される
。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、
信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇ
ａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、
Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡ
ｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種
または二種以上選択すればよい。また、金属元素Ｍに変えてＳｉやＧｅを用いることもで
きる。
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほど
キャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い
酸化物半導体となる。
酸化物半導体膜４０３は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡ
ＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を
有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、Ｃ
ＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−
ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば
、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体
を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ
未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導
体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化
物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半
導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩
序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶
質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体
の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化
物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶
質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積
層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部お
よび非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過
型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃ
ｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結
晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確
な粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜
は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の
法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂
直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見
て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶
部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に
垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲
も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ま
しくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の
形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこ
とがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を
行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたとき
の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
また、ＣＡＡＣ−ＯＳ膜は、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜することが好ましい。当該スパッタリング用ターゲ
ットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａｂ面か
ら劈開し、ａｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子とし
て剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が
、結晶状態を維持したまま被成膜面に到達することで、ＣＡＡＣ−ＯＳ膜を成膜すること
ができる。
平板状のスパッタリング粒子は、例えば、ａｂ面に平行な面の円相当径が３ｎｍ以上１
０ｎｍ以下、厚さ（ａｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。な
お、平板状のスパッタリング粒子は、ａｂ面に平行な面が正三角形または正六角形であっ
てもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーショ
ンが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以
上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリ
ング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒
子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、
スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏っ
て不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）
を低減すればよい。また、ガス中の不純物濃度を低減すればよい。具体的には、露点が−
８０℃以下、好ましくは−１００℃以下であるガスを用いる。
また、ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを
軽減すると好ましい。ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％と
する。
ＣＡＡＣ−ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００
℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時
間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ
−ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処
理によりＣＡＡＣ−ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気
での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで
、ＣＡＡＣ−ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐ
ａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧
下では、ＣＡＡＣ−ＯＳ膜の不純物濃度をさらに短時間で低減することができる。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットに
ついて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処
理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−
Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。こ
こで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が
、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２であ
る。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用タ
ーゲットによって適宜変更すればよい。
また、酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含ま
れない高純度化されたものであることが望ましい。トランジスタの製造工程において、こ
れらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択する
ことが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝
す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜
表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１
０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とす
る。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状
態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する
場合、ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（
酸素ガス１００％）で成膜を行うことが好ましい。ガスの酸素の占める割合が多い条件、
特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても
、膜中からのＺｎの放出が抑えられる。
酸化物半導体膜は水素などの不純物が十分に除去されることにより、または、十分な酸
素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであること
が望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン
質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔ
ｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とす
るため、酸化物半導体膜を包みこむように過剰酸素を含む絶縁膜（ＳｉＯｘなど）を接し
て設ける。
また、酸化物半導体膜４０３は、複数の酸化物半導体膜が積層された構造でもよい。例
えば、酸化物半導体膜４０３を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層と
して、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用い
てもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半
導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第
２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組
成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝
１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし
てもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし
、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（
チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲ
ート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ
≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有
率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａ
の組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。ま
た、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため
、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特
性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ
≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性
をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体
を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物
半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化
物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適
用すると、酸化物半導体膜４０３の内部応力や外部からの応力を緩和し、トランジスタの
特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる
。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、
酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は
、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜４０３を３層以上の積層構造とし、複数層の結晶性酸化物半導体
膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性酸化物半導体膜と非晶
質酸化物半導体膜を交互に積層する構造としてもよい。
また、酸化物半導体膜４０３を複数層の積層構造とする場合の上記構成は、それぞれを
適宜組み合わせて用いることができる。
また、酸化物半導体膜４０３を複数層の積層構造とし、各酸化物半導体膜の形成後に酸
素を添加してもよい。酸素の添加は、酸素雰囲気下による熱処理や、イオン注入法、イオ
ンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲
気下で行うプラズマ処理などを用いることができる。
各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減
する効果を高めることができる。
次に、下地絶縁膜４３６および酸化物半導体膜４０３上にゲート絶縁膜４０９を形成す
る（図２（Ｂ）参照）。なお、ゲート絶縁膜４０９は、少なくとも後に形成されるゲート
電極４０１の下にあればよい。
ゲート絶縁膜４０９は、酸素供給膜４０９ａとバリア膜４０９ｂの積層膜とすることが
好ましい。酸素供給膜４０９ａは、下地絶縁膜４３６と同様、熱処理により酸素を放出す
る絶縁膜であり、酸化物半導体膜中における酸素欠損を低減することができる。バリア膜
４０９ｂは、水分や水素が酸化物半導体膜４０３に侵入し、拡散することを抑制すること
ができる。また、酸化物半導体膜４０３から酸素が抜けてしまうことを抑制することがで
きる。酸素供給膜４０９ａの材料としては、酸化シリコン、酸化ガリウム、酸化アルミニ
ウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオ
ジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または
窒化酸化シリコン等を用いて形成することができる。また、バリア膜４０９ｂの材料とし
ては、酸化アルミニウム膜等を用いて形成することができる。酸素供給膜４０９ａおよび
バリア膜４０９ｂは、プラズマＣＶＤ法またはスパッタリング法等を用いて形成すること
ができる。
本実施の形態では、酸素供給膜４０９ａとして、酸化シリコン膜を形成し、酸素雰囲気
下でプラズマ処理を行うことによって酸化シリコン膜に酸素を添加した。その後、酸素供
給膜４０９ａ上にアルミニウム膜を形成し、酸素雰囲気下でプラズマ処理を行うことによ
ってアルミニウム膜に酸素を添加し、バリア膜４０９ｂとなる酸化アルミニウム膜を形成
した。
また、順に酸化シリコン膜、アルミニウム膜の積層膜を形成し、基板４００側からバイ
アスをかけ、酸化シリコン膜、アルミニウム膜に対し酸素を添加し、酸素過剰な酸化シリ
コン膜および酸化アルミニウム膜を形成することもできる。
さらに、プラズマＣＶＤ法を用い、酸素の添加処理を経て、酸素過剰な酸化シリコン膜
を形成した後、スパッタリング法を用いて酸化アルミニウム膜を形成しても良い。
次に、ゲート絶縁膜４０９上に導電膜を形成し、該導電膜をエッチングして、ゲート電
極４０１を形成する（図２（Ｃ）参照）。
ゲート電極４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料
を用いて形成することができる。また、ゲート電極４０１としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサ
イド膜を用いてもよい。ゲート電極４０１は、単層構造としてもよいし、積層構造として
もよい。
また、ゲート電極４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、
上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜４０９と接するゲート電極４０１の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜
や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−
Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることがで
きる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以
上の仕事関数を有し、ゲート電極として用いた場合、トランジスタのしきい値電圧をプラ
スにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
また、酸化物半導体膜４０３に酸素ドープ処理を行い、酸素を過剰に含む酸化物半導体
膜４０３を形成してもよい。ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オ
ゾン、酸素イオン（酸素分子イオン）、および／または酸素クラスタイオン）は、イオン
注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プ
ラズマ処理などを用いることによって酸化物半導体膜４０３にドープすることができる。
また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素のドープ処理は
、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動（スキャン）させ行
ってもよい。
例えば、ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン
（酸素分子イオン）、および／または酸素クラスタイオン）は、酸素を含むガスを用いて
プラズマ発生装置により供給されてもよいし、またはオゾン発生装置により供給されても
よい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や
、レジストマスクに対してアッシングを行うための装置などを用いて酸素を発生させ、酸
化物半導体膜４０３を処理することができる。
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては
、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる
。また、酸素ドープ処理において、希ガスを用いてもよい。
酸素のドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量
を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
次に、第２の領域４３２および第３の領域４３３を覆うようにレジストマスク４２５ａ
およびレジストマスク４２５ｂを形成し、該レジストマスク４２５ａ、レジストマスク４
２５ｂと、ゲート電極４０１をマスクとして酸化物半導体膜４０３にドーパント４２１を
添加し、第１の領域４３１にソース領域４０３ａ、ドレイン領域４０３ｂを形成する。ま
た、第１の領域４３１において、ドーパント４２１が添加されなかった領域はチャネル形
成領域４０３ｃとして機能する（図３（Ａ）参照）。
第２の領域４３２および第３の領域４３３の酸化物半導体膜４０３上にレジストマスク
を形成し、ドーパントが添加されないようにすることで、第２の領域４３２および第３の
領域４３３のそれぞれの酸化物半導体膜４０３の周縁は低抵抗化されなくなるため、トラ
ンジスタがオフ状態の時の酸化物半導体膜４０３の端部に流れるリーク電流を低減するこ
とができる。また、ドーパント４２１が添加されたソース領域４０３ａ、ドレイン領域４
０３ｂの酸化物半導体膜４０３は、結晶構造が乱れ、酸化物半導体膜４０３が非晶質状態
になる。非晶質酸化物半導体は、ＣＡＡＣ−ＯＳ膜などの結晶性を有するチャネル形成領
域４０３ｃから水素などのドナーとなる不純物を吸収しやすくなる。そのため、良好なト
ランジスタ特性を得ることができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図１（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）は
、第１の領域４３１のチャネル幅方向の長さ（図１（Ａ）に示す長さＷ）より大きい。具
体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３
の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１０倍
以上とする。第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０
３の周縁の長さを長くすることで周縁における抵抗成分が増大し、これにより、トランジ
スタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成されてリーク電
流が増大するのを抑制することができる。また、例え、酸化物半導体膜４０３の端部から
酸素が抜けても酸化物半導体膜４０３の端部と、ソース電極４０５ａおよびドレイン電極
４０５ｂで挟まれているチャネル形成領域４０３ｃとが離れているため、トランジスタ４
５０の電気特性に影響することを低減することができる。よって、トランジスタ４５０の
電気特性の劣化を防止して、良好な電気特性とすることができる。
ドーパント４２１は、酸化物半導体膜４０３の導電率を変化させる不純物である。ドー
パント４２１としては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）
、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ
）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃ
ｌ）、チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択される一以上を用いるこ
とができる。
ドーパント４２１は、添加方法により、他の膜（例えば、ゲート絶縁膜４０９）を通過
して、酸化物半導体膜４０３に添加することもできる。ドーパント４２１の添加方法とし
ては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテー
ション法などを用いることができる。その際には、ドーパント４２１の単体のイオンある
いはフッ化物、塩化物のイオンを用いると好ましい。
ドーパント４２１の添加工程は、加速電圧、ドーズ量などの注入条件、また、通過させ
る膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４２１として
リンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパント４２１のドー
ズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよ
い。
ソース領域４０３ａ、ドレイン領域４０３ｂにおけるドーパント４２１の濃度は、５×
１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
ドーパント４２１を添加する際に、基板４００を加熱しながら行ってもよい。
なお、酸化物半導体膜４０３にドーパント４２１を添加する処理は、複数回行ってもよ
く、ドーパントの種類も複数種用いてもよい。
また、ドーパント４２１の添加処理後、熱処理を行ってもよい。加熱条件としては、３
００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下
で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で熱処理を
行ってもよい。
本実施の形態では、イオン注入法により酸化物半導体膜４０３に、リン（Ｐ）イオンを
注入する。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×
１０１５ｉｏｎｓ／ｃｍ２とする。また、酸化物半導体膜４０３のチャネル長を６０ｎｍ
未満にすることが好ましい。
よって、チャネル形成領域４０３ｃを挟んでソース領域４０３ａ、ドレイン領域４０３
ｂが設けられた酸化物半導体膜４０３が形成される。また、本実施の形態では、ゲート電
極４０１の形成後にドーパント４２１の添加を行ったが、これに限られない。例えば、側
壁絶縁膜４１２形成後にドーパント４２１の添加を行ってもよい。
次に、ゲート絶縁膜４０９およびゲート電極４０１上に絶縁膜４１１を形成する（図３
（Ｂ）参照）。
絶縁膜４１１の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化
ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化
タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シ
リコン等を用いて形成することができる。絶縁膜４１１は、単層でも積層でも構わない。
次に、ゲート電極４０１が露出しないように絶縁膜４１１の一部に除去（研磨）処理を
行い、絶縁膜４１１ａを形成する（図３（Ｃ）参照）。
除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
なお、本実施の形態では、除去処理にＣＭＰ処理を用いたが、他の除去方法を用いても
よい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエ
ッチング）処理や、プラズマ処理などを組み合わせてもよい。除去処理に、エッチング処
理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜４１１
の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けて
ＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上
げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることに
よって、絶縁膜４１１ａの表面の平坦性をより向上させることができる。
次に、絶縁膜４１１ａ上にレジストマスク４３５を選択的に形成する（図４（Ａ）参照
）。
次に、レジストマスク４３５を用いて、絶縁膜４１１ａおよびゲート絶縁膜４０９を選
択的にエッチングして側壁絶縁膜４１２および酸素供給膜４１０ａとバリア膜４１０ｂの
積層膜であるゲート絶縁膜４１０を形成する（図４（Ｂ）参照）。
また、側壁絶縁膜４１２は、熱処理により酸素を放出する絶縁膜（酸素供給膜）である
ことが好ましい。このようにすることで、ゲート絶縁膜４１０等を介して側壁絶縁膜４１
２から酸化物半導体膜４０３へ酸素を供給させることができる。また、側壁絶縁膜４１２
は、２層以上の積層構造としてもよい。本実施の形態では、ＣＶＤ法により第１の窒化酸
化シリコン膜を３０ｎｍ形成した後、酸素雰囲気下でプラズマ処理を行うことによって窒
化酸化シリコン膜に酸素を添加し、さらに第２の窒化酸化シリコン膜を３７０ｎｍ形成し
、第１の窒化酸化シリコン膜および第２の窒化酸化シリコン膜をエッチングして側壁絶縁
膜４１２を形成する。
次に、酸化物半導体膜４０３および側壁絶縁膜４１２上に、導電膜４０５を形成し、導
電膜４０５上に層間絶縁膜４１９を形成する（図４（Ｃ）参照）。
導電膜４０５は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａ
、ＲｕおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層し
て用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用い
ても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
層間絶縁膜４１９の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、
酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、
酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸
化シリコン等を用いて形成することができる。層間絶縁膜４１９は、単層でも積層でも構
わない。また、層間絶縁膜４１９は、ゲート絶縁膜と同様に酸素供給膜とバリア膜の積層
構造としてもよい。
次に、側壁絶縁膜４１２が露出するように層間絶縁膜４１９、導電膜４０５の一部に除
去（研磨）処理を行い、層間絶縁膜４１５、ソース電極４０５ａおよびドレイン電極４０
５ｂを形成する（図５（Ａ）参照）。
除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
なお、本実施の形態では、ソース電極４０５ａおよびドレイン電極４０５ｂの上面の高
さと側壁絶縁膜４１２および層間絶縁膜４１５の上面の高さは揃っている。このような構
成にすることで、後の工程（トランジスタを有する半導体装置や電子機器の作製工程等）
で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制するこ
とができる。例えば、ソース電極４０５ａおよびドレイン電極４０５ｂと側壁絶縁膜４１
２および層間絶縁膜４１５の間に段差があると、段差部にかかる膜や配線が切れてしまい
、不良となってしまうが、ソース電極４０５ａおよびドレイン電極４０５ｂの上面と側壁
絶縁膜４１２および層間絶縁膜４１５の上面の高さが揃っているとそのような不良を抑制
できるため、信頼性を向上させることができる。
なお、本実施の形態では、除去処理にＣＭＰ処理を用いたが、他の除去方法を用いても
よい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエ
ッチング）処理や、プラズマ処理などを組み合わせてもよい。除去処理に、エッチング処
理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、層間絶縁膜４
１５の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けて
ＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上
げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることに
よって、層間絶縁膜４１５の表面の平坦性をより向上させることができる。
このように、側壁絶縁膜４１２が露出するように除去処理を行うことで、ソース電極４
０５ａおよびドレイン電極４０５ｂを形成することができる。
また、導電膜４０５形成後、導電膜４０５上にレジストマスクを形成し、導電膜４０５
を選択的にエッチングして、ソース電極４０５ａおよびドレイン電極４０５ｂを形成する
こともできる。
次に、層間絶縁膜４１５、側壁絶縁膜４１２、ソース電極４０５ａおよびドレイン電極
４０５ｂ上に絶縁膜４１７を形成し、絶縁膜４１７および層間絶縁膜４１５に設けられた
開口を介してソース電極４０５ａおよびドレイン電極４０５ｂとそれぞれ電気的に接続す
る配線層４１４ａおよび配線層４１４ｂを形成する（図５（Ｂ）参照）。
配線層４１４ａおよび配線層４１４ｂは、ゲート電極４０１と同様な材料および方法を
用いて形成することができる。このようにして、トランジスタ４５０を作製することがで
きる。
以上、エッチング処理を施し、チャネル長方向の長さが異なるように十字状に形成され
た酸化物半導体膜を用いてトランジスタを構成することにより、トランジスタのソース電
極とドレイン電極が酸化物半導体膜の側面（端面）近傍の領域（酸素（Ｏ）が脱離するこ
となどに起因して低抵抗化した領域）を介して電気的に接続される蓋然性を低減すること
ができる。
よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供
すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供す
ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の他の一態様を図６を用いて説明する。図６（Ａ）は半
導体装置が有するトランジスタの上面図を示し、図６（Ｂ）は、図６（Ａ）に示す一点鎖
線Ａ−Ｂ（チャネル長方向）における断面図であり、図６（Ｃ）は、図６（Ａ）に示す一
点鎖線Ｃ−Ｄにおける断面図である。なお、図６（Ａ）において、図面の明瞭化のため、
図６（Ｂ）、図６（Ｃ）に示した一部の構成を省略して示している。
図６に示すトランジスタ４６０は、下地絶縁膜４３６が設けられた絶縁表面を有する基
板４００上に、チャネル形成領域４０３ｃ、ソース領域４０３ａ、ドレイン領域４０３ｂ
を含む酸化物半導体膜４０３、低抵抗領域４０６ａ、低抵抗領域４０６ｂ、ゲート絶縁膜
４１０、ゲート電極４０１、ゲート電極４０１の側面に設けられた側壁絶縁膜４１２、ゲ
ート電極４０１上に設けられた絶縁膜４１３、低抵抗領域４０６ａおよび低抵抗領域４０
６ｂ上に設けられた層間絶縁膜４１５と、ソース電極およびドレイン電極として機能する
配線層４１４ａおよび配線層４１４ｂと、を有する。
酸化物半導体膜４０３は、図１６（Ａ）で示すように第１の領域４３１、当該第１の領
域４３１の一部を挟むように設けられた第２の領域４３２および第３の領域４３３を含ん
でおり、第１の領域４３１乃至第３の領域４３３のそれぞれの少なくとも一部と重畳して
ゲート電極４０１および絶縁膜４１３の積層が設けられている。なお、図１６（Ａ）で示
す酸化物半導体膜４０３は、図面の明瞭化のため、ハッチパターンを変えている。
第１の領域４３１は、ゲート電極４０１と重畳するチャネル形成領域４０３ｃと、当該
チャネル形成領域４０３ｃを挟んで接するチャネル形成領域４０３ｃより抵抗が低い一対
の低抵抗領域（該低抵抗領域はソース領域、ドレイン領域として機能するため、ソース領
域４０３ａおよびドレイン領域４０３ｂとも呼ぶ）と、を含んでおり、第２の領域４３２
および第３の領域４３３のチャネル長方向の長さは、第１の領域４３１のチャネル長方向
の長さより短い。
低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、酸化物半導体膜４０３と、ソース電
極およびドレイン電極として機能する配線層４１４ａおよび配線層４１４ｂとの接触抵抗
を低減させることができる。低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、酸化物半
導体膜４０３のソース領域４０３ａおよびドレイン領域４０３ｂの少なくとも上面の一部
を改質して形成される。
なお、ゲート電極４０１をマスクとして酸化物半導体膜４０３にドーパントを添加し、
酸化物半導体膜４０３においてチャネル形成領域４０３ｃを挟んでチャネル形成領域４０
３ｃより抵抗が低く、低抵抗領域であるドーパントを含むソース領域４０３ａ、ドレイン
領域４０３ｂを形成する。また、この際、第２の領域４３２および第３の領域４３３の酸
化物半導体膜４０３上にレジストマスクを形成し、ドーパントが添加されないようにする
。このようにすることで、第２の領域４３２および第３の領域４３３のそれぞれの酸化物
半導体膜４０３の周縁は低抵抗化されなくなるため、トランジスタがオフ状態の時の酸化
物半導体膜４０３の端部に流れるリーク電流を低減することができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図６（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）は
、第１の領域４３１のチャネル幅方向の長さ（図６（Ａ）に示す長さＷ）より大きい。具
体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３
の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１０倍
以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電極お
よびドレイン電極の間のリークパスは、図６（Ａ）に示す長さＬ２のみであるが、第２の
領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長さを長
くすることでリークパスが長くなり、周縁における抵抗成分が増大し、これにより、トラ
ンジスタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成されてリー
ク電流が増大するのを抑制することができる。また、例え、ソース電極４０５ａおよびド
レイン電極４０５ｂで挟まれているチャネル形成領域４０３ｃから酸素が抜けるとしても
、ソース電極４０５ａおよびドレイン電極４０５ｂで挟まれているチャネル形成領域４０
３ｃの角部から直接、または、第２の領域４３２および第３の領域４３３の酸化物半導体
膜４０３の端部から間接的に酸素が抜けるため、酸素の脱離量は少ない。このためトラン
ジスタ４６０の電気特性に影響することを低減することができる。よって、トランジスタ
４６０の電気特性の劣化を防止して、良好な電気特性とすることができる。
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント
の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域４０３ｃを挟んでソース領域４０３ａおよびドレイ
ン領域４０３ｂを含む酸化物半導体膜４０３を有することにより、該トランジスタ４６０
はオン特性（例えば、オン電流および電界効果移動度）が高く、高速動作、高速応答が可
能となる。
以下にトランジスタ４６０を有する半導体装置の作製方法の一例を示す。
なお、図７（Ａ１）はトランジスタの作製工程を説明するための上面図であり、図７（
Ａ２）は図７（Ａ１）に示す一点鎖線Ａ−Ｂにおける断面図であり、図７（Ａ３）は図７
（Ａ１）に示す一点鎖線Ｃ−Ｄにおける断面図である。
まず、絶縁表面を有する基板４００上に下地絶縁膜４３６、酸化物半導体膜４０２を形
成する（図７（Ａ）参照）。
基板４００および下地絶縁膜４３６は、実施の形態１と同様な材料および方法を用いて
形成することができる。また、酸化物半導体膜４０２は、実施の形態１の酸化物半導体膜
４０３と同様な材料および方法を用いて形成することができる。
次に、酸化物半導体膜４０２上にゲート絶縁膜４０９を形成する（図７（Ｂ）参照）。
なお、ゲート絶縁膜４０９は、少なくとも後に形成されるゲート電極４０１の下にあれば
よい。
ゲート絶縁膜４０９は、酸素供給膜４０９ａとバリア膜４０９ｂの積層膜とすることが
好ましい。酸素供給膜４０９ａは、下地絶縁膜４３６と同様、熱処理により酸素を放出す
る絶縁膜であり、酸化物半導体膜中における酸素欠損を低減することができる。バリア膜
４０９ｂは、水分や水素が酸化物半導体膜４０２に侵入し、拡散することを抑制すること
ができる。また、酸化物半導体膜４０２から酸素が抜けてしまうことを抑制することがで
きる。酸素供給膜４０９ａの材料としては、酸化シリコン、酸化ガリウム、酸化アルミニ
ウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオ
ジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または
窒化酸化シリコン等を用いて形成することができる。また、バリア膜４０９ｂの材料とし
ては、酸化アルミニウム等を用いて形成することができる。
本実施の形態では、酸素供給膜４０９ａとして、酸化シリコン膜を形成し、プラズマ処
理によって酸化シリコン膜に酸素を添加した。その後、酸素供給膜４０９ａ上にアルミニ
ウム膜を形成し、プラズマ処理によってアルミニウム膜に酸素を添加し、バリア膜４０９
ｂとなる酸化アルミニウム膜を形成した。
また、順に酸化シリコン膜、アルミニウム膜の積層膜を形成し、基板４００側からバイ
アスをかけ、酸化シリコン膜、アルミニウム膜に対し酸素を添加し、酸素過剰な酸化シリ
コン膜および酸化アルミニウム膜を形成することもできる。
次に、ゲート絶縁膜４０９上に導電膜および絶縁膜の積層を形成し、該導電膜および該
絶縁膜をエッチングして、ゲート電極４０１および絶縁膜４１３の積層を形成する（図７
（Ｃ）参照）。
ゲート電極４０１は、実施の形態１と同様な材料および方法を用いて形成することがで
きる。
絶縁膜４１３は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム
膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン
膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜４１３は、
プラズマＣＶＤ法またはスパッタリング法等を用いて形成することができる。
次に、ゲート絶縁膜４０９および絶縁膜４１３上にレジストマスク４２５ｃを形成する
（図８（Ａ）参照）。
次に、レジストマスク４２５ｃによって、ゲート絶縁膜４０９および酸化物半導体膜４
０２を選択的にエッチングする（図８（Ｂ）参照）。このとき、レジストマスク４２５ｃ
に加え、ゲート電極４０１もマスクとして機能するため、十字状に形成された酸化物半導
体膜４０３を得ることができる。また、酸化物半導体膜４０３は、第１の領域４３１、当
該第１の領域４３１の一部を挟むように設けられた第２の領域４３２および第３の領域４
３３を有する。
次に、ゲート電極４０１および絶縁膜４１３をマスクとして酸化物半導体膜４０３にド
ーパント４２１を添加し、第１の領域４３１にソース領域４０３ａ、ドレイン領域４０３
ｂを形成する。また、第１の領域４３１において、ドーパント４２１が添加されなかった
領域はチャネル形成領域４０３ｃとして機能する（図８（Ｃ）参照）。
また、第２の領域４３２および第３の領域４３３の酸化物半導体膜４０３上にレジスト
マスクを形成し、ドーパントが添加されないようにすることで、第２の領域４３２および
第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁は低抵抗化されなくなるため
、トランジスタがオフ状態の時の酸化物半導体膜４０３の端部に流れるリーク電流を低減
することができる。また、ドーパント４２１が添加されたソース領域４０３ａ、ドレイン
領域４０３ｂの酸化物半導体膜は、結晶構造が乱れ、非晶質状態になる。非晶質酸化物半
導体は、ＣＡＡＣ−ＯＳ膜などの結晶性を有するチャネル形成領域４０３ｃから水素など
のドナーとなる不純物を吸収しやすくなる。そのため、良好なトランジスタ特性を得るこ
とができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図６（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）は
、第１の領域４３１のチャネル幅方向の長さ（図６（Ａ）に示す長さＷ）より大きい。具
体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３
の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１０倍
以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電極お
よびドレイン電極の間のリークパスは、図６（Ａ）に示す長さＬ２のみであるが、第２の
領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長さを長
くすることでリークパスが長くなり、周縁における抵抗成分が増大し、これにより、トラ
ンジスタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成されてリー
ク電流が増大するのを抑制することができる。また、例え、ソース電極４０５ａおよびド
レイン電極４０５ｂで挟まれているチャネル形成領域４０３ｃから酸素が抜けるとしても
、ソース電極４０５ａおよびドレイン電極４０５ｂで挟まれているチャネル形成領域４０
３ｃの角部から直接、または、第２の領域４３２および第３の領域４３３の酸化物半導体
膜４０３の端部から間接的に酸素が抜けるため、酸素の脱離量は少ない。このためトラン
ジスタ４６０の電気特性に影響することを低減することができる。よって、トランジスタ
４６０の電気特性の劣化を防止して、良好な電気特性とすることができる。
ドーパント４２１の種類、添加方法等は、実施の形態１を参酌することができる。
次に、ゲート電極４０１および絶縁膜４１３上に絶縁膜を形成し、該絶縁膜をエッチン
グして側壁絶縁膜４１２を形成する（図９（Ａ）参照）。さらに、ゲート電極４０１およ
び側壁絶縁膜４１２をマスクとして、ゲート絶縁膜４０９をエッチングし、酸素供給膜４
１０ａとバリア膜４１０ｂの積層膜であるゲート絶縁膜４１０を形成する（図９（Ｂ）参
照）。
側壁絶縁膜４１２は、絶縁膜４１３と同様な材料および方法を用いて形成することがで
きる。また、側壁絶縁膜４１２は、熱処理により酸素を放出する絶縁膜（酸素供給膜）で
あることが好ましい。このようにすることで、ゲート絶縁膜４１０等を介して側壁絶縁膜
４１２から酸化物半導体膜４０３へ酸素を供給させることができる。また、側壁絶縁膜４
１２は、２層以上の積層構造としてもよい。本実施の形態では、ＣＶＤ法により第１の窒
化酸化シリコン膜を３０ｎｍ形成した後、酸素雰囲気下でプラズマ処理を行うことによっ
て窒化酸化シリコン膜に酸素を添加し、さらに第２の窒化酸化シリコン膜を３７０ｎｍ形
成し、第１の窒化酸化シリコン膜および第２の窒化酸化シリコン膜をエッチングして側壁
絶縁膜４１２を形成する。
次に、酸化物半導体膜４０３、側壁絶縁膜４１２および絶縁膜４１３上に、導電膜４０
７を形成する（図９（Ｃ）参照）。
導電膜４０７としては、アルミニウムやチタン等を用いることができる。
次に、導電膜４０７に対してドーパント４４１を添加し、酸化物半導体膜４０３中に導
電膜４０７の金属を拡散させ、ソース領域４０３ａおよびドレイン領域４０３ｂにさらに
抵抗の低い低抵抗領域４０６ａおよび低抵抗領域４０６ｂを形成する（図１０（Ａ）参照
）。
ドーパント４４１としては、例えば、アルゴンを用いることができる。ドーパント４４
１の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオ
ンインプランテーション法などを用いることができる。また、ドーパント４４１の添加工
程は、加速電圧、ドーズ量などの注入条件、また、通過させる膜の膜厚を適宜設定して制
御すればよい。
このようにすることで、導電膜４０７の金属が酸化物半導体膜４０３に拡散し、ドーパ
ント４４１がソース領域４０３ａおよびドレイン領域４０３ｂの酸化物半導体膜４０３に
添加されることでソース領域４０３ａおよびドレイン領域４０３ｂにおける酸化物半導体
膜４０３の結晶構造が乱れ、酸化物半導体膜４０３が非晶質状態になり、さらに低抵抗領
域４０６ａおよび低抵抗領域４０６ｂを形成することができる。
また、低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、導電膜４０７形成後に熱処理
を行って、導電膜４０７と酸化物半導体膜４０３との界面で反応させて形成してもよい。
次に、導電膜４０７を除去し、低抵抗領域４０６ａおよび低抵抗領域４０６ｂ、側壁絶
縁膜４１２および絶縁膜４１３上に層間絶縁膜４１５を形成する（図１０（Ｂ）参照）。
層間絶縁膜４１５は、絶縁膜４１３と同様な材料および方法を用いて形成することがで
きる。層間絶縁膜４１５はトランジスタ４６０により生じる凹凸を平坦化できる膜厚で形
成する。また、ゲート絶縁膜と同様に酸素供給膜とバリア膜の積層構造としてもよい。
次に、層間絶縁膜４１５に設けられた開口を介して低抵抗領域４０６ａおよび低抵抗領
域４０６ｂとそれぞれ電気的に接続する配線層４１４ａおよび配線層４１４ｂを形成する
。配線層４１４ａおよび配線層４１４ｂは、それぞれソース電極およびドレイン電極とし
て機能する。
配線層４１４ａおよび配線層４１４ｂは、ゲート電極４０１と同様な材料および方法を
用いて形成することができる。このようにして、トランジスタ４６０を作製することがで
きる。
以上、エッチング処理を施し、チャネル長方向の長さが異なるように十字状に形成され
た酸化物半導体膜を用いてトランジスタを構成することにより、トランジスタのソース電
極とドレイン電極が酸化物半導体膜の側面（端面）近傍の領域（酸素（Ｏ）が脱離するこ
となどに起因して低抵抗化した領域）を介して電気的に接続される蓋然性を低減すること
ができる。
よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供
すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供す
ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の他の一態様を図１１を用いて説明する。図１１（Ａ）
は半導体装置が有するトランジスタの上面図を示し、図１１（Ｂ）は、図１１（Ａ）に示
す一点鎖線Ａ−Ｂ（チャネル長方向）における断面図であり、図１１（Ｃ）は、図１１（
Ａ）に示す一点鎖線Ｃ−Ｄにおける断面図である。なお、図１１（Ａ）において、図面の
明瞭化のため、図１１（Ｂ）、図１１（Ｃ）に示した一部の構成を省略して示している。
図１１に示すトランジスタ４７０は、下地絶縁膜４３６が設けられた絶縁表面を有する
基板４００上に、チャネル形成領域４０３ｃ、ソース領域４０３ａ、ドレイン領域４０３
ｂを含む酸化物半導体膜４０３、ソース電極４０５ａ、ドレイン電極４０５ｂ、ゲート絶
縁膜４１０、ゲート電極４０１、ゲート電極４０１の側面に設けられた側壁絶縁膜４１２
、ゲート電極４０１上に設けられた絶縁膜４１３、ソース電極４０５ａおよびドレイン電
極４０５ｂ上に設けられた層間絶縁膜４１５を有する。
酸化物半導体膜４０３は、図１６（Ｂ）で示すように第１の領域４３１、当該第１の領
域４３１の一部を挟むように設けられた第２の領域４３２および第３の領域４３３を含ん
でおり、第１の領域４３１乃至第３の領域４３３のそれぞれの少なくとも一部と重畳して
ゲート電極４０１および絶縁膜４１３の積層が設けられている。なお、図１６（Ｂ）で示
す酸化物半導体膜４０３は、図面の明瞭化のため、ハッチパターンを変えている。
第１の領域４３１は、ゲート電極４０１と重畳するチャネル形成領域４０３ｃと、当該
チャネル形成領域４０３ｃを挟んで接するチャネル形成領域４０３ｃより抵抗が低い一対
の低抵抗領域（該低抵抗領域はソース領域、ドレイン領域として機能するため、ソース領
域４０３ａおよびドレイン領域４０３ｂとも呼ぶ）と、を含んでおり、第１の領域４３１
において、酸化物半導体膜４０３のチャネル長方向の一方の側面とソース電極４０５ａが
接し、酸化物半導体膜４０３のチャネル長方向の他方の側面とドレイン電極４０５ｂが接
する。また、酸化物半導体膜４０３のチャネル幅方向の長さは、ソース電極４０５ａおよ
びドレイン電極４０５ｂのチャネル幅方向の長さより長い。
なお、ゲート電極４０１をマスクとして酸化物半導体膜４０３にドーパントを添加し、
酸化物半導体膜４０３においてチャネル形成領域４０３ｃを挟んでチャネル形成領域４０
３ｃより抵抗が低く、ドーパントを含むソース領域４０３ａ、ドレイン領域４０３ｂを形
成する。また、この際、第２の領域４３２および第３の領域４３３の酸化物半導体膜４０
３上にレジストマスクを形成し、ドーパントが添加されないようにする。このようにする
ことで、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁は低抵抗化されなくなるため、トランジスタがオフ状態の時の酸化物半導体膜４０３
の端部に流れるリーク電流を低減することができる。また、ドーパント４２１が添加され
たソース領域４０３ａ、ドレイン領域４０３ｂの酸化物半導体膜４０３は、結晶構造が乱
れ、酸化物半導体膜４０３が非晶質状態になる。非晶質酸化物半導体は、ＣＡＡＣ−ＯＳ
膜などの結晶性を有するチャネル形成領域４０３ｃから水素などのドナーとなる不純物を
吸収しやすくなる。そのため、良好なトランジスタ特性を得ることができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図１１（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）
は、第１の領域４３１のチャネル幅方向の長さ（図１１（Ａ）に示す長さＷ）より大きい
。具体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４
０３の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１
０倍以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電
極およびドレイン電極の間のリークパスは、図１１（Ａ）に示す長さＬ２のみであるが、
第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長
さを長くすることで周縁における抵抗成分が増大し、これにより、トランジスタがオフ状
態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成されてリーク電流が増大する
のを抑制することができる。また、例え、ソース電極４０５ａおよびドレイン電極４０５
ｂで挟まれているチャネル形成領域４０３ｃから酸素が抜けるとしても、ソース電極４０
５ａおよびドレイン電極４０５ｂで挟まれているチャネル形成領域４０３ｃの角部から直
接、または、第２の領域４３２および第３の領域４３３の酸化物半導体膜４０３の端部か
ら間接的に酸素が抜けるため、酸素の脱離量は少ない。このためトランジスタ４７０の電
気特性に影響することを低減することができる。よって、トランジスタ４７０の電気特性
の劣化を防止して、良好な電気特性とすることができる。
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント
の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域４０３ｃを挟んでソース領域４０３ａおよびドレイ
ン領域４０３ｂを含む酸化物半導体膜４０３を有することにより、該トランジスタ４７０
はオン特性（例えば、オン電流および電界効果移動度）が高く、高速動作、高速応答が可
能となる。
以下にトランジスタ４７０を有する半導体装置の作製方法の一例を示す。
なお、図１２（Ａ１）はトランジスタの作製工程を説明するための上面図であり、図１
２（Ａ２）は図１２（Ａ１）に示す一点鎖線Ａ−Ｂにおける断面図であり、図１２（Ａ３
）は図１２（Ａ１）に示す一点鎖線Ｃ−Ｄにおける断面図である。
まず、絶縁表面を有する基板４００上に下地絶縁膜４３６を形成する。
基板４００および下地絶縁膜４３６は、実施の形態１と同様な材料および方法を用いて
形成することができる。
次に、下地絶縁膜４３６上に酸化物半導体膜４０３を形成する（図１２（Ａ）参照）。
なお、理解を容易にするため、酸化物半導体膜４０３を第１の領域４３１、第２の領域４
３２および第３の領域４３３の３つの領域に分けている。第１の領域４３１は、第２の領
域４３２および第３の領域４３３に挟まれるように設けられており、後に形成されるソー
ス電極４０５ａおよびドレイン電極４０５ｂと接する。
酸化物半導体膜４０３は、実施の形態１と同様な材料および方法を用いて形成すること
ができる。
次に、下地絶縁膜４３６および酸化物半導体膜４０３上に導電膜４０５を形成する（図
１２（Ｂ）参照）。
導電膜４０５は、実施の形態１の導電膜４０７と同様な材料および方法を用いて形成す
ることができる。
次に、導電膜４０５に対して、酸化物半導体膜４０３が露出するまで除去（研磨）処理
を行い、ソース電極４０５ａおよびドレイン電極４０５ｂを形成する（図１２（Ｃ）参照
）。
除去（研磨）処理の方法は、実施の形態１で用いた方法を用いることができる。
次に、酸化物半導体膜４０３、ソース電極４０５ａおよびドレイン電極４０５ｂ上にゲ
ート絶縁膜４０９を形成する（図１３（Ａ）参照）。なお、ゲート絶縁膜４０９は、少な
くとも後に形成されるゲート電極４０１の下にあればよい。
ゲート絶縁膜４０９は、酸素供給膜４０９ａとバリア膜４０９ｂの積層膜とすることが
好ましい。酸素供給膜４０９ａは、下地絶縁膜４３６と同様、熱処理により酸素を放出す
る絶縁膜であり、酸化物半導体膜中における酸素欠損を低減することができる。バリア膜
４０９ｂは、水分や水素が酸化物半導体膜４０３に侵入し、拡散することを抑制すること
ができる。また、酸化物半導体膜４０３から酸素が抜けてしまうことを抑制することがで
きる。酸素供給膜４０９ａおよびバリア膜４０９ｂは、実施の形態１と同様な材料および
方法を用いて形成することができる。
次に、ゲート絶縁膜４０９上に導電膜および絶縁膜の積層を形成し、該導電膜および該
絶縁膜をエッチングして、ゲート電極４０１および絶縁膜４１３の積層を形成する（図１
３（Ｂ）参照）。
ゲート電極４０１および絶縁膜４１３は、先の実施の形態と同様な材料および方法を用
いて形成することができる。
次に、第２の領域４３２および第３の領域４３３を覆うようにレジストマスク４２５ａ
およびレジストマスク４２５ｂを形成し、該レジストマスク４２５ａ、レジストマスク４
２５ｂと、ゲート電極４０１および絶縁膜４１３をマスクとして酸化物半導体膜４０３に
ドーパント４２１を添加し、第１の領域４３１にソース領域４０３ａ、ドレイン領域４０
３ｂを形成する。また、第１の領域４３１において、ドーパント４２１が添加されなかっ
た領域はチャネル形成領域４０３ｃとして機能する（図１３（Ｃ）参照）。
また、第２の領域４３２および第３の領域４３３の酸化物半導体膜４０３上にレジスト
マスクを形成し、ドーパントが添加されないようにすることで、第２の領域４３２および
第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁は低抵抗化されなくなるため
、トランジスタがオフ状態の時の酸化物半導体膜４０３の端部に流れるリーク電流を低減
することができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図１１（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）
は、第１の領域４３１のチャネル幅方向の長さ（図１１（Ａ）に示す長さＷ）より大きい
。具体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４
０３の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１
０倍以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電
極およびドレイン電極の間のリークパスは、図１１（Ａ）に示す長さＬ２のみであるが、
第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長
さを長くすることでリークパスが長くなり、周縁における抵抗成分が増大し、これにより
、トランジスタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成され
てリーク電流が増大するのを抑制することができる。また、例え、ソース電極４０５ａお
よびドレイン電極４０５ｂで挟まれているチャネル形成領域４０３ｃから酸素が抜けると
しても、ソース電極４０５ａおよびドレイン電極４０５ｂで挟まれているチャネル形成領
域４０３ｃの角部から直接、または、第２の領域４３２および第３の領域４３３の酸化物
半導体膜４０３の端部から間接的に酸素が抜けるため、酸素の脱離量は少ない。このため
トランジスタ４７０の電気特性に影響することを低減することができる。よって、トラン
ジスタ４７０の電気特性の劣化を防止して、良好な電気特性とすることができる。
ドーパント４２１の種類、添加方法等は、実施の形態１を参酌することができる。
次に、ゲート電極４０１および絶縁膜４１３上に絶縁膜を形成し、該絶縁膜をエッチン
グして側壁絶縁膜４１２を形成する（図１４（Ａ）参照）。さらに、ゲート電極４０１お
よび側壁絶縁膜４１２をマスクとして、ゲート絶縁膜４０９をエッチングし、酸素供給膜
４１０ａとバリア膜４１０ｂの積層膜であるゲート絶縁膜４１０を形成する（図１４（Ｂ
）参照）。
側壁絶縁膜４１２は、実施の形態２と同様な材料および方法を用いて形成することがで
きる。
次にソース電極４０５ａ、ドレイン電極４０５ｂ、側壁絶縁膜４１２および絶縁膜４１
３上に層間絶縁膜４１５を形成し、層間絶縁膜４１５に設けられた開口を介してソース電
極４０５ａおよびドレイン電極４０５ｂとそれぞれ電気的に接続する配線層４１４ａおよ
び配線層４１４ｂを形成する（図１４（Ｃ）参照）。
層間絶縁膜４１５、配線層４１４ａおよび配線層４１４ｂは、実施の形態１と同様な材
料および方法を用いて形成することができる。
このようにして、トランジスタ４７０を作製することができる。
また、図１２（Ｃ）までの構成を以下の方法で作製することもできる。
まず、絶縁表面を有する基板４００上に下地絶縁膜４３６を形成する。
基板４００および下地絶縁膜４３６は、実施の形態１と同様な材料および方法を用いて
形成することができる。
次に、下地絶縁膜４３６上にソース電極４０５ａおよびドレイン電極４０５ｂを形成す
る（図１５（Ａ）参照）。
次に、下地絶縁膜４３６、ソース電極４０５ａおよびドレイン電極４０５ｂ上に酸化物
半導体膜４０２を形成する（図１５（Ｂ）参照）。
酸化物半導体膜４０２は、本実施の形態の酸化物半導体膜４０３と同様な材料および方
法を用いて形成することができる。
次に、酸化物半導体膜４０２に対して、ソース電極４０５ａおよびドレイン電極４０５
ｂが露出するまで除去（研磨）処理を行い、酸化物半導体膜４０３を形成する（図１５（
Ｃ）参照）。
除去（研磨）処理の方法は、実施の形態１で用いた方法を用いることができる。
このようにしても図１２（Ｃ）までの構成を作製することができる。
以上、エッチング処理を施し、ソース電極およびドレイン電極よりもチャネル幅方向の
長さが長い酸化物半導体膜を用いてトランジスタを構成することにより、トランジスタの
ソース電極とドレイン電極が酸化物半導体膜の側面（端面）近傍の領域（酸素（Ｏ）が脱
離することなどに起因して低抵抗化した領域）を介して電気的に接続される蓋然性を低減
することができる。
よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供
すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供す
ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、半導体装置の他の一態様を、図３３を用いて説明する。図３３（Ａ
）は半導体装置が有するトランジスタの上面図を示し、図３３（Ｂ）は、図３３（Ａ）に
示す一点鎖線Ａ−Ｂ（チャネル長方向）における断面図であり、図３３（Ｃ）は、図３３
（Ａ）に示す一点鎖線Ｃ−Ｄにおける断面図である。なお、図３３（Ａ）において、図面
の明瞭化のため、図３３（Ｂ）、図３３（Ｃ）に示した一部の構成を省略して示している
。
図３３に示すトランジスタ４８０は、下地絶縁膜４３６が設けられた絶縁表面を有する
基板４００上に、チャネル形成領域４０３ｃ、ソース領域４０３ａ、ドレイン領域４０３
ｂを含む酸化物半導体膜４０３と、酸化物半導体膜４０３上に設けられたゲート絶縁膜４
１０と、ゲート絶縁膜４１０上に酸化物半導体膜４０３と重畳して設けられたゲート電極
４０１と、ゲート電極４０１およびゲート絶縁膜４１０上に設けられた層間絶縁膜４１５
と、ゲート絶縁膜４１０および層間絶縁膜４１５の開口を介して、酸化物半導体膜４０３
と接し、ソース電極およびドレイン電極として機能する配線層４１４ａおよび配線層４１
４ｂと、を有する。
酸化物半導体膜４０３は、図１６（Ａ）で示すように第１の領域４３１、当該第１の領
域４３１の一部を挟むように設けられた第２の領域４３２および第３の領域４３３を含ん
でおり、第１の領域４３１乃至第３の領域４３３のそれぞれの少なくとも一部と重畳して
ゲート電極４０１が設けられている。なお、図１６（Ａ）で示す酸化物半導体膜４０３は
、図面の明瞭化のため、ハッチパターンを変えている。
第１の領域４３１は、ゲート電極４０１と重畳するチャネル形成領域４０３ｃと、当該
チャネル形成領域４０３ｃを挟んで接するチャネル形成領域４０３ｃより抵抗が低い一対
の低抵抗領域（該低抵抗領域はソース領域、ドレイン領域として機能するため、ソース領
域４０３ａおよびドレイン領域４０３ｂとも呼ぶ）と、を含んでおり、第２の領域４３２
および第３の領域４３３のチャネル長方向の長さは、第１の領域４３１のチャネル長方向
の長さより短い。
なお、ゲート電極４０１をマスクとして酸化物半導体膜４０３にドーパントを添加し、
酸化物半導体膜４０３においてチャネル形成領域４０３ｃを挟んでチャネル形成領域４０
３ｃより抵抗が低く、低抵抗領域であるドーパントを含むソース領域４０３ａ、ドレイン
領域４０３ｂを形成する。また、この際、第２の領域４３２および第３の領域４３３の酸
化物半導体膜４０３上にレジストマスクを形成し、ドーパントが添加されないようにする
。このようにすることで、第２の領域４３２および第３の領域４３３のそれぞれの酸化物
半導体膜４０３の周縁は低抵抗化されなくなるため、トランジスタがオフ状態の時の酸化
物半導体膜４０３の端部に流れるリーク電流を低減することができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図３３（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）
は、第１の領域４３１のチャネル幅方向の長さ（図３３（Ａ）に示す長さＷ）より大きい
。具体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４
０３の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１
０倍以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電
極およびドレイン電極の間のリークパスは、図３３（Ａ）に示す長さＬ２のみであるが、
第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長
さを長くすることでリークパスが長くなり、周縁における抵抗成分が増大し、これにより
、トランジスタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成され
てリーク電流が増大するのを抑制することができる。また、例え、チャネル形成領域４０
３ｃから酸素が抜けるとしても、チャネル形成領域４０３ｃの角部から直接、または、第
２の領域４３２および第３の領域４３３の酸化物半導体膜４０３の端部から間接的に酸素
が抜けるため、酸素の脱離量は少ない。このためトランジスタ４８０の電気特性に影響す
ることを低減することができる。よって、トランジスタ４８０の電気特性の劣化を防止し
て、良好な電気特性とすることができる。
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント
の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域４０３ｃを挟んでソース領域４０３ａおよびドレイ
ン領域４０３ｂを含む酸化物半導体膜４０３を有することにより、該トランジスタ４８０
はオン特性（例えば、オン電流および電界効果移動度）が高く、高速動作、高速応答が可
能となる。
以下にトランジスタ４８０を有する半導体装置の作製方法の一例を示す。
なお、図３４（Ａ１）はトランジスタの作製工程を説明するための上面図であり、図３
４（Ａ２）は図３４（Ａ１）に示す一点鎖線Ａ−Ｂにおける断面図であり、図３４（Ａ３
）は図３４（Ａ１）に示す一点鎖線Ｃ−Ｄにおける断面図である。
まず、絶縁表面を有する基板４００上に第１の下地絶縁膜４３６ａを成膜し、第１の下
地絶縁膜４３６ａ上に第２の下地絶縁膜４３６ｂを成膜し、第１の下地絶縁膜４３６ａと
第２の下地絶縁膜４３６ｂからなる下地絶縁膜４３６を形成する。下地絶縁膜４３６上に
酸化物半導体膜４０２を成膜する（図３４（Ａ）参照）。
第１の下地絶縁膜４３６ａは第１の下地絶縁膜４３６ａより下層から拡散される不純物
の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に基板４００と
して単結晶シリコン基板、ＳＯＩ基板、またはトランジスタなどの半導体素子が設けられ
た基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導
体膜に混入するのを防ぐことができる。このような第１の下地絶縁膜４３６ａとしては、
例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した、窒化シリコン膜
、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。なお、本
明細書等において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が
多いものを指すものとする。
本実施の形態では、第１の下地絶縁膜４３６ａとして、プラズマＣＶＤ法を用いて成膜
した窒化シリコン膜を用いる。
第２の下地絶縁膜４３６ｂが過剰酸素を含む絶縁膜（化学量論的組成を超える酸素を含
む絶縁膜）であれば、第２の下地絶縁膜４３６ｂに含まれる過剰な酸素によって、後に形
成される酸化物半導体膜の酸素欠損を補填することが可能であるため好ましい。第２の下
地絶縁膜４３６ｂに過剰酸素を含ませるには、例えば、酸素雰囲気下にて第２の下地絶縁
膜４３６ｂを成膜すればよい。または、成膜後の第２の下地絶縁膜４３６ｂに、酸素（少
なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過
剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法
、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いること
ができる。
このような第２の下地絶縁膜４３６ｂとしては、例えば、プラズマＣＶＤ法またはスパ
ッタリング法等を用いて成膜した酸化窒化シリコン膜または酸化シリコン膜などを用いる
ことができる。これらの絶縁膜に、例えば、半導体装置に対してエッチング処理を行うた
めの装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を供
給することができる。なお、本明細書等において、酸化窒化シリコンとは、その組成とし
て、窒素よりも酸素の含有量が多いものを指すものとする。
本実施の形態では、第２の下地絶縁膜４３６ｂとして、プラズマＣＶＤ法を用いて成膜
し、酸素を含む雰囲気でプラズマ処理を行って過剰酸素を含ませた、酸化窒化シリコン膜
を用いる。
また、酸化物半導体膜４０２は、実施の形態１の酸化物半導体膜４０３と同様な材料お
よび方法を用いて形成することができる。
次いで、酸化物半導体膜４０２をフォトリソグラフィ工程により島状の酸化物半導体膜
４０３に加工して形成する（図３４（Ｂ）参照）。ここで島状の酸化物半導体膜４０３の
形状は、上記のように、第１の領域４３１が第２の領域４３２と第３の領域４３３に挟ま
れ、第２の領域４３２および第３の領域４３３のチャネル長方向の長さは、第１の領域４
３１のチャネル長方向の長さより短くなるような形状とする。
また、酸化物半導体膜４０２の加工方法は、実施の形態１を参酌することができる。
次いで、酸化物半導体膜４０３を覆って酸素供給膜４１０ａを成膜し、酸素供給膜４１
０ａ上にバリア膜４１０ｂを成膜し、酸素供給膜４１０ａとバリア膜４１０ｂからなるゲ
ート絶縁膜４１０を形成する（図３５（Ａ）参照）。
酸素供給膜４１０ａおよびバリア膜４１０ｂは、実施の形態１と同様な材料および方法
を用いて形成することができる。
次いで、バリア膜４１０ｂ上に第１の領域４３１乃至第３の領域４３３と重畳するよう
に、ゲート電極４０１を形成する。
ここで、ゲート電極４０１を形成するために導電膜（図示しない）を加工するために用
いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理
を行って、より微細なパターンを有するマスクとすることもできる。
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いる
アッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ
法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッ
シング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによ
ってトランジスタのチャネル長が決定されることになるため、当該スリミング処理として
は制御性の良好な処理を適用することができる。
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光
装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細
化することが可能である。これにより、トランジスタのさらなる微細化を達成することが
できる。
次に、ゲート電極４０１をマスクとして酸化物半導体膜４０３にドーパント４２１を添
加し、第１の領域４３１にソース領域４０３ａ、ドレイン領域４０３ｂを形成する。また
、第１の領域４３１において、ドーパント４２１が添加されなかった領域はチャネル形成
領域４０３ｃとして機能する（図３５（Ｂ）参照）。
また、第２の領域４３２および第３の領域４３３の酸化物半導体膜４０３上にレジスト
マスクを形成し、ドーパントが添加されないようにすることで、第２の領域４３２および
第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁は低抵抗化されなくなるため
、トランジスタがオフ状態の時の酸化物半導体膜４０３の端部に流れるリーク電流を低減
することができる。また、ドーパント４２１が添加されたソース領域４０３ａ、ドレイン
領域４０３ｂの酸化物半導体膜４０３は、結晶構造が乱れ、酸化物半導体膜４０３が非晶
質状態になる。非晶質酸化物半導体は、ＣＡＡＣ−ＯＳ膜などの結晶性を有するチャネル
形成領域４０３ｃから水素などのドナーとなる不純物を吸収しやすくなる。そのため、良
好なトランジスタ特性を得ることができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図３３（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）
は、第１の領域４３１のチャネル幅方向の長さ（図３３（Ａ）に示す長さＷ）より大きい
。具体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４
０３の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１
０倍以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電
極およびドレイン電極の間のリークパスは、図３３（Ａ）に示す長さＬ２のみであるが、
第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長
さを長くすることでリークパスが長くなり、周縁における抵抗成分が増大し、これにより
、トランジスタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成され
てリーク電流が増大するのを抑制することができる。また、例え、ソース電極４０５ａお
よびドレイン電極４０５ｂで挟まれているチャネル形成領域４０３ｃから酸素が抜けると
しても、チャネル形成領域４０３ｃの角部から直接、または、第２の領域４３２および第
３の領域４３３の酸化物半導体膜４０３の端部から間接的に酸素が抜けるため、酸素の脱
離量は少ない。このためトランジスタ４８０の電気特性に影響することを低減することが
できる。よって、トランジスタ４８０の電気特性の劣化を防止して、良好な電気特性とす
ることができる。
ゲート電極４０１の材料、ドーパント４２１の種類、添加方法等は、実施の形態１を参
酌することができる。
次いで、バリア膜４１０ｂおよびゲート電極４０１上に層間絶縁膜４１５を形成する（
図３６（Ａ）参照）。
層間絶縁膜４１５は、実施の形態１を参酌することができる。層間絶縁膜４１５はトラ
ンジスタ４８０により生じる凹凸を平坦化できる膜厚で形成する。また、ゲート絶縁膜と
同様に酸素供給膜とバリア膜の積層構造としてもよい。
次いで、層間絶縁膜４１５およびゲート絶縁膜４１０に設けられた開口を介してソース
領域４０３ａと接するように配線層４１４ａを、ドレイン領域４０３ｂと接するように配
線層４１４ｂを形成する（図３６（Ｂ）参照）。
配線層４１４ａおよび配線層４１４ｂは、ゲート電極４０１と同様な材料および方法を
用いて形成することができる。このようにして、トランジスタ４８０を作製することがで
きる。
以上、エッチング処理を施し、チャネル長方向の長さが異なるように十字状に形成され
た酸化物半導体膜を用いてトランジスタを構成することにより、トランジスタのソース電
極とドレイン電極が酸化物半導体膜の側面（端面）近傍の領域（酸素（Ｏ）が脱離するこ
となどに起因して低抵抗化した領域）を介して電気的に接続される蓋然性を低減すること
ができる。
よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供
すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供す
ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の他の一態様を、図３７を用いて説明する。図３７（Ａ
）は半導体装置が有するトランジスタの上面図を示し、図３７（Ｂ）は、図３７（Ａ）に
示す一点鎖線Ａ−Ｂ（チャネル長方向）における断面図であり、図３７（Ｃ）は、図３７
（Ａ）に示す一点鎖線Ｃ−Ｄにおける断面図である。なお、図３７（Ａ）において、図面
の明瞭化のため、図３７（Ｂ）、図３７（Ｃ）に示した一部の構成を省略して示している
。
図３７に示すトランジスタ４９０は、下地絶縁膜４３６が設けられた絶縁表面を有する
基板４００上に、チャネル形成領域４０３ｃ、ソース領域４０３ａ、ドレイン領域４０３
ｂを含む酸化物半導体膜４０３と、酸化物半導体膜４０３上に設けられたゲート絶縁膜４
１０と、ゲート絶縁膜４１０上に酸化物半導体膜４０３と重畳して設けられたゲート電極
４０１と、ゲート電極４０１およびゲート絶縁膜４１０上に設けられた層間絶縁膜４１５
と、ゲート絶縁膜４１０および層間絶縁膜４１５に設けられた開口に埋め込まれ、酸化物
半導体膜４０３と接するソース電極４０５ａまたはドレイン電極４０５ｂと、ソース電極
４０５ａおよびドレイン電極４０５ｂ上に接して設けられた配線層４１４ａおよび配線層
４１４ｂと、を有する。
酸化物半導体膜４０３は、図１６（Ａ）で示すように第１の領域４３１、当該第１の領
域４３１の一部を挟むように設けられた第２の領域４３２および第３の領域４３３を含ん
でおり、第１の領域４３１乃至第３の領域４３３のそれぞれの少なくとも一部と重畳して
ゲート電極４０１が設けられている。なお、図１６（Ａ）で示す酸化物半導体膜４０３は
、図面の明瞭化のため、ハッチパターンを変えている。
第１の領域４３１は、ゲート電極４０１と重畳するチャネル形成領域４０３ｃと、当該
チャネル形成領域４０３ｃを挟んで接するチャネル形成領域４０３ｃより抵抗が低い一対
の低抵抗領域（該低抵抗領域はソース領域、ドレイン領域として機能するため、ソース領
域４０３ａおよびドレイン領域４０３ｂとも呼ぶ）と、を含んでおり、第２の領域４３２
および第３の領域４３３のチャネル長方向の長さは、第１の領域４３１のチャネル長方向
の長さより短い。
なお、ゲート電極４０１をマスクとして酸化物半導体膜４０３にドーパントを添加し、
酸化物半導体膜４０３においてチャネル形成領域４０３ｃを挟んでチャネル形成領域４０
３ｃより抵抗が低く、低抵抗領域であるドーパントを含むソース領域４０３ａ、ドレイン
領域４０３ｂを形成する。また、この際、第２の領域４３２および第３の領域４３３の酸
化物半導体膜４０３上にレジストマスクを形成し、ドーパントが添加されないようにする
。このようにすることで、第２の領域４３２および第３の領域４３３のそれぞれの酸化物
半導体膜４０３の周縁は低抵抗化されなくなるため、トランジスタがオフ状態の時の酸化
物半導体膜４０３の端部に流れるリーク電流を低減することができる。
また、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の
周縁の長さ（図３７（Ａ）に示す長さＬ１の２倍と長さＬ２の合計の長さ２Ｌ１＋Ｌ２）
は、第１の領域４３１のチャネル幅方向の長さ（図３７（Ａ）に示す長さＷ）より大きい
。具体的には、第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４
０３の周縁の長さを第１の領域４３１のチャネル幅方向の長さの３倍以上、好ましくは１
０倍以上とする。酸化物半導体膜４０３が第１の領域４３１のみの形状であるとソース電
極およびドレイン電極の間のリークパスは、図３７（Ａ）に示す長さＬ２のみであるが、
第２の領域４３２および第３の領域４３３のそれぞれの酸化物半導体膜４０３の周縁の長
さを長くすることでリークパスが長くなり、周縁における抵抗成分が増大し、これにより
、トランジスタがオフ状態の時に酸化物半導体膜４０３の端部に寄生チャネルが形成され
てリーク電流が増大するのを抑制することができる。また、例え、チャネル形成領域４０
３ｃから酸素が抜けるとしても、チャネル形成領域４０３ｃの角部から直接、または、第
２の領域４３２および第３の領域４３３の酸化物半導体膜４０３の端部から間接的に酸素
が抜けるため、酸素の脱離量は少ない。このためトランジスタ４９０の電気特性に影響す
ることを低減することができる。よって、トランジスタ４９０の電気特性の劣化を防止し
て、良好な電気特性とすることができる。
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント
の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域４０３ｃを挟んでソース領域４０３ａおよびドレイ
ン領域４０３ｂを含む酸化物半導体膜４０３を有することにより、該トランジスタ４９０
はオン特性（例えば、オン電流および電界効果移動度）が高く、高速動作、高速応答が可
能となる。
以下にトランジスタ４９０を有する半導体装置の作製方法の一例を示す。
トランジスタ４９０の作製方法は、層間絶縁膜４１５を形成するまでは実施の形態４に
示すトランジスタ４８０の作製方法と同様である（図３８（Ａ）参照）。よって、図３８
（Ａ）に示す工程までの作製方法の詳細については、先の実施の形態の図３６（Ａ）に示
す工程までを参酌することができる。
次いで、層間絶縁膜４１５上にマスク４４０を形成し、マスク４４０を用いて層間絶縁
膜４１５、酸素供給膜４１０ａおよびバリア膜４１０ｂをエッチングして、酸化物半導体
膜４０３（より具体的には、ソース領域４０３ａ）に達する開口４４２を形成する（図３
８（Ｂ）参照）。
マスク４４０は、フォトレジストなどの材料を用い、フォトリソグラフィ法などによっ
て形成することができる。マスク４４０形成時の露光には、波長が数ｎｍ〜数１０ｎｍと
短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫
外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有す
るマスク４４０を形成することができる。
開口４４２を形成した後、マスク４４０を除去し、開口４４２および層間絶縁膜４１５
上にマスク４４４を形成する。マスク４４４は、マスク４４０と同様に形成することがで
きる。そして、マスク４４４を用いて層間絶縁膜４１５、酸素供給膜４１０ａおよびバリ
ア膜４１０ｂをエッチングして、酸化物半導体膜４０３（より具体的には、ドレイン領域
４０３ｂ）に達する開口４４６を形成する（図３８（Ｃ）参照）。これによって、層間絶
縁膜４１５、酸素供給膜４１０ａおよびバリア膜４１０ｂに、ゲート電極４０１を挟んで
一対の開口が形成されることとなる。
次いで、開口４４２および開口４４６を埋め込むように、層間絶縁膜４１５上にソース
電極４０５ａおよびドレイン電極４０５ｂとなる導電膜４０５を成膜する（図３９（Ａ）
参照）。導電膜４０５は、実施の形態１の導電膜４０５と同様な材料および方法を用いて
形成することができる。
次に、導電膜４０５に除去（研磨）処理を行う（図３９（Ｂ）参照）。層間絶縁膜４１
５上（少なくともゲート電極４０１と重畳する領域）に設けられた導電膜４０５を除去す
るように、導電膜４０５に対して除去（研磨）処理を行うことで、開口４４２または開口
４４６に埋め込まれたソース電極４０５ａおよびドレイン電極４０５ｂを形成することが
できる。本実施の形態では、導電膜４０５に対して、層間絶縁膜４１５の表面が露出する
条件でＣＭＰ処理を行うことにより、ソース電極４０５ａおよびドレイン電極４０５ｂを
形成する。なお、ＣＭＰ処理の条件によっては層間絶縁膜４１５の表面またはゲート電極
４０１の表面も研磨される場合がある。
上述したように、ソース電極４０５ａまたはドレイン電極４０５ｂは、層間絶縁膜４１
５、酸素供給膜４１０ａおよびバリア膜４１０ｂに設けられた開口を埋め込むように設け
られる。したがって、トランジスタ４９０において、ソース電極４０５ａと酸化物半導体
膜４０３が接する領域（ソース側コンタクト領域）とゲート電極４０１との距離（図３９
（Ｂ）におけるＬＳＧ）は、開口４４２の端部とゲート電極４０１の端部との距離によっ
て決定される。同様にトランジスタ４９０において、ドレイン電極４０５ｂと酸化物半導
体膜４０３が接する領域（ドレイン側コンタクト領域）とゲート電極４０１との距離（図
３９（Ｂ）におけるＬＤＧ）は、開口４４６の端部とゲート電極４０１の端部との距離に
よって決定される。
ソース電極４０５ａを設けるための開口４４２と、ドレイン電極４０５ｂを設けるため
の開口４４６を、一度のエッチング処理によって形成する場合、開口４４２と開口４４６
との間のチャネル長方向の幅の最小加工寸法は、マスクの形成に用いる露光装置の解像限
界に制約される。したがって、開口４４２と開口４４６との距離を十分に縮小することが
難しく、結果としてソース側コンタクト領域およびドレイン側コンタクト領域と、ゲート
電極４０１との距離（ＬＳＧおよびＬＤＧ）の微細化が困難である。
しかしながら、本実施の形態で示す作製方法においては、開口４４２と開口４４６を、
それぞれ異なるマスクを用いた個別のエッチング処理によって形成するため、露光装置の
解像限界に依存せず、自由に開口の位置を設定することが可能である。ＬＳＧおよびＬＤ
Ｇを縮小することで、トランジスタ４９０のソース電極４０５ａ（またはドレイン電極４
０５ｂ）とチャネル形成領域４０３ｃの間の抵抗を低減することができるため、トランジ
スタの電気的特性（例えばオン電流特性）を向上させることができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂを形成するために層間絶縁膜４
１５上の導電膜４０５を除去する工程において、レジストマスクを用いたエッチング処理
を用いないため、ソース電極４０５ａおよびドレイン電極４０５ｂのチャネル長方向の幅
が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置
の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４
９０を歩留まりよく作製することができる。
次いで、ソース電極４０５ａ、ドレイン電極４０５ｂおよび層間絶縁膜４１５上に配線
層（ソース配線またはドレイン配線（これと同じ層で形成される配線も含む））となる導
電膜を成膜し、該導電膜を加工して配線層４１４ａおよび配線層４１４ｂを形成する（図
３９（Ｃ）参照）。
配線層４１４ａおよび配線層４１４ｂは、ゲート電極４０１と同様な材料および方法を
用いて形成することができる。このようにして、トランジスタ４９０を作製することがで
きる。
上述のように、ソース電極４０５ａを設けるための開口とドレイン電極４０５ｂを設け
るための開口とを、それぞれ異なるマスクを用いた個別のエッチング処理によって形成す
る。これにより、トランジスタの十分な微細化を達成することが可能であり、ソース側コ
ンタクト領域およびドレイン側コンタクト領域と、ゲート電極４０１との距離を十分に縮
小することができるため、トランジスタのソース電極４０５ａ（またはドレイン電極４０
５ｂ）とチャネル形成領域の間の抵抗を低減することができる。よって、トランジスタの
電気特性の一つであるオン特性（例えば、オン電流、および電界効果移動度）を向上させ
ることができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂを形成するために層間絶縁膜４
１５上の導電膜４０５を除去する工程において、レジストマスクを用いたエッチング処理
を用いないため、ソース電極４０５ａおよびドレイン電極４０５ｂの間隔が微細化されて
いる場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程にお
いて、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４９０を歩留まり
よく作製することができる。
以上、エッチング処理を施し、チャネル長方向の長さが異なるように十字状に形成され
た酸化物半導体膜を用いてトランジスタを構成することにより、トランジスタのソース電
極とドレイン電極が酸化物半導体膜の側面（端面）近傍の領域（酸素（Ｏ）が脱離するこ
となどに起因して低抵抗化した領域）を介して電気的に接続される蓋然性を低減すること
ができる。
よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供
すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供す
ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、半導体装置の他の一態様を、図４０を用いて説明する。図４０（Ｂ
）は、トランジスタ５５０の上面図であり、図４０（Ａ）は、図４０（Ｂ）のＸ−Ｙにお
ける断面図である。なお、図４０（Ｂ）において、図面の明瞭化のため、図４０（Ａ）に
示した一部の構成を省略して示している。
図４０に示すトランジスタ５５０は、基板５００上に下地絶縁膜５３６と、下地絶縁膜
５３６上に設けられたゲート電極５０１と、ゲート電極５０１上に設けられた第１のゲー
ト絶縁膜５０２ａ、および第２のゲート絶縁膜５０２ｂと、第１のゲート絶縁膜５０２ａ
および第２のゲート絶縁膜５０２ｂを介してゲート電極５０１上に設けられた第１の酸化
物半導体膜５０３ａ、および第２の酸化物半導体膜５０３ｂと、第２の酸化物半導体膜５
０３ｂ上に設けられたソース電極およびドレイン電極と、ソース電極、ドレイン電極、第
１の酸化物半導体膜５０３ａおよび第２の酸化物半導体膜５０３ｂ上に設けられた絶縁膜
５０６と、絶縁膜５０６上に設けられた絶縁膜５０７と、を有する。
ソース電極は第１のバリア層５０５ｃと、第１のバリア層５０５ｃ上に形成された第１
の低抵抗材料層５０５ａとの積層で構成され、ドレイン電極は、第２のバリア層５０５ｄ
と、第２のバリア層５０５ｄ上に形成された第２の低抵抗材料層５０５ｂとの積層で構成
される。
また、下地絶縁膜５３６中には、配線５７４ａおよび配線５７４ｂが埋め込まれており
、配線５７４ａとソース電極（第１のバリア層５０５ｃおよび第１の低抵抗材料層５０５
ａ）とによって容量素子５３０が形成されている。
また、酸化物半導体膜は、第１の酸化物半導体膜５０３ａと、第１の酸化物半導体膜５
０３ａ上に形成された第２の酸化物半導体膜５０３ｂとの積層で構成される。
酸化物半導体膜は、図４０（Ｂ）に示すように、チャネル領域Ｅ、第１の領域Ａ、第２
の領域Ｂ、第３の領域Ｃ、第４の領域Ｄ、を有する。
第１の領域Ａ、第２の領域Ｂ、第３の領域Ｃ、第４の領域Ｄの各領域は、少なくとも一
部の領域がゲート電極５０１と重なる。
また、酸化物半導体膜は、第１の領域Ａ、第２の領域Ｂ、第３の領域Ｃ、第４の領域Ｄ
において、ゲート電極５０１を被覆するように形成されることが好ましい。
第１の領域Ａおよび第２の領域Ｂは、チャネル領域Ｅを挟み、且つチャネル領域Ｅの一
部と接している。
第３の領域Ｃおよび第４の領域Ｄは、第１の領域Ａ、第２の領域Ｂ、およびチャネル領
域Ｅを挟み、且つチャネル領域Ｅの一部と接している。
第１の領域Ａは、第１のバリア層５０５ｃと接する。なお、酸化物半導体膜と第１のバ
リア層５０５ｃとが接している面積は、第１の領域Ａの面積と等しい。
第２の領域Ｂは、第２のバリア層５０５ｄと接する。なお、酸化物半導体膜と第２のバ
リア層５０５ｄとが接している面積は、第２の領域Ｂの面積と等しい。
また、第１の酸化物半導体膜の側面と、第２の酸化物半導体膜の側面は、一致するよう
に形成される。なお、積層された第１の酸化物半導体膜および第２の酸化物半導体膜の側
面は低抵抗化されている。
酸化物半導体膜の周縁はゲート電極５０１から離れた箇所に配置される。図４０（Ｂ）
を用いて具体的な説明を行う。トランジスタ５５０のチャネル長を距離Ｌ、チャネル幅を
距離Ｗ、とする。また、酸化物半導体膜のチャネル長方向の長さを距離Ｏ１、酸化物半導
体膜のチャネル幅方向の長さを距離Ｏ２、ゲート電極のチャネル長方向の長さを距離Ｇ１
、とする。また、第１の領域Ａのチャネル長方向の長さを距離Ｘ１、第２の領域Ｂのチャ
ネル長方向の長さを距離Ｘ２、第３の領域Ｃのチャネル長方向の長さを距離（Ｘ１＋Ｘ２
＋Ｌ）、第４の領域Ｄのチャネル長方向の長さを距離（Ｘ１＋Ｘ２＋Ｌ）、とする。また
、第３の領域Ｃのチャネル幅方向の長さを距離Ｔ１、第４の領域Ｄのチャネル幅方向の長
さを距離Ｔ２、とする。
酸化物半導体膜のチャネル長方向の長さ（距離Ｏ１）は、第３の領域Ｃのチャネル長方
向の長さおよび第４の領域Ｄのチャネル長方向の長さと等しい。また、酸化物半導体膜の
チャネル長方向の長さ（距離Ｏ１）と、第１の領域Ａのチャネル長方向の長さ（距離Ｘ１
）と、第２の領域Ｂのチャネル長方向の長さ（距離Ｘ２）と、チャネル長（距離Ｌ）と、
の和は等しい。
トランジスタ５５０では、酸化物半導体膜の周縁をゲート電極５０１から離れた箇所に
配置することが好ましい。従って、距離Ｏ１は、距離Ｇ１より長いことが好ましい。
また、酸化物半導体膜のチャネル幅方向の長さ（距離Ｏ２）は、第３の領域Ｃのチャネ
ル幅方向の長さ（距離Ｔ１）と、第４の領域Ｄのチャネル幅方向の長さ（距離Ｔ２）と、
第１の領域Ａ（第２の領域Ｂ）のチャネル幅方向の長さ（距離Ｗ）と、の和は等しい。
距離Ｏ２は、距離Ｗより長いことが好ましい。従って、距離Ｔ１は少なくとも距離Ｌ以
上であり、距離Ｔ２もまた、距離Ｌ以上であることが好ましい。なお、距離Ｔ１、距離Ｔ
２は、それぞれ異なっていても良い。
また、第３の領域Ｃにおいて、酸化物半導体膜と重なるゲート電極５０１のチャネル幅
方向の長さを距離Ｇ２とする。トランジスタ５５０では、酸化物半導体膜の周縁をゲート
電極５０１から離れた箇所に配置することが好ましい。従って、距離Ｇ２は、距離Ｔ１よ
りも短いことが好ましい。酸化物半導体膜の周縁を、第３の領域Ｃにおけるゲート電極５
０１から離れた箇所に配置することで、寄生チャネルが形成されてリーク電流が増大する
のを抑制することができる。
なお、距離Ｇ２は、距離Ｌよりも長いことが好ましい。
また、距離Ｔ１、距離Ｔ２、距離Ｏ１、距離Ｇ１は特に限定されない。
なお、図４０に示すように、トランジスタ５５０のチャネル長（距離Ｌ）は、第１のバ
リア層５０５ｃと第２のバリア層５０５ｄとの距離を表している。電子ビームを用いた露
光により形成されたレジストマスクのパターンの幅により距離Ｌは、決定される。距離Ｌ
は５０ｎｍ未満にすることが好ましい。
ソース電極およびドレイン電極において、第１のバリア層５０５ｃおよび第２のバリア
層５０５ｄと、第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂとが重畳
する領域は、重畳しない領域と比較して膜厚が厚い。
第１のバリア層５０５ｃと第２のバリア層５０５ｄの膜厚は、５ｎｍ以上３０ｎｍ以下
、好ましくは１０ｎｍ以下とする。
絶縁膜５０７の膜厚は、絶縁膜５０６の膜厚と比較して厚くなるように形成される。
絶縁膜５０６の膜厚は、１０ｎｍより厚く、１００ｎｍ未満となるように形成される。
第１のゲート絶縁膜５０２ａの膜厚は、２０ｎｍ以上３５０ｎｍ以下とすることができ
る。また、第２のゲート絶縁膜５０２ｂの膜厚は、５０ｎｍ以上３００ｎｍ以下とするこ
とができる。
第１の酸化物半導体膜５０３ａの膜厚は、１ｎｍ以上１００ｎｍ以下（好ましくは５ｎ
ｍ以上５０ｎｍ以下）とすることができる。第２の酸化物半導体膜５０３ｂの膜厚は、１
ｎｍ以上１００ｎｍ以下（好ましくは５ｎｍ以上５０ｎｍ以下）とすることができる。
上述したように、第１の酸化物半導体膜および第２の酸化物半導体膜の周縁が、ゲート
電極から離れた箇所に配置されたトランジスタを形成することで、低抵抗化された該周縁
とゲート電極との重なりに起因して生じる寄生チャネルによるリーク電流が増大するのを
抑制させることができる。また、電子ビームを用いて、精密な露光を行い、微細加工の精
度を高めることで、チャネル長を５０ｎｍ未満にすることができる。
基板５００、ゲート電極５０１および下地絶縁膜５３６は、実施の形態１の基板４００
、ゲート電極４０１および下地絶縁膜４３６と同様な材料および方法を用いて形成するこ
とができる。
また、第１のゲート絶縁膜５０２ａおよび第２のゲート絶縁膜５０２ｂは、実施の形態
１のバリア膜４０９ｂおよび酸素供給膜４０９ａと同様な材料および方法を用いて形成す
ることができる。
第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂの材料としては、アル
ミニウムなどを用い、第１のバリア層５０５ｃおよび第２のバリア層５０５ｄの材料とし
ては、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用い
ることができる。第１のバリア層５０５ｃおよび第２のバリア層５０５ｄは、第１の低抵
抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂが酸化物半導体膜５０３と接触して
酸化されることをブロックしている。
絶縁膜５０６の材料としては、過剰酸素を含む絶縁層とすることが好ましく、ＰＥＣＶ
Ｄ法やスパッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜
や、酸化窒化シリコン膜を用いることができる。また、多くの過剰酸素を絶縁層に含ませ
たい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を適宜添
加すればよい。
絶縁膜５０７は、酸化物半導体膜の酸素の放出を抑えるブロッキング層である。絶縁膜
５０７の材料としては、酸化アルミニウム膜、酸化チタン膜、酸化ニッケル膜、酸化モリ
ブデン膜、酸化タングステン膜等を用いることができる。酸化アルミニウム膜は、水素、
水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果（ブロック効果
）が高い。
酸化アルミニウム膜は、アルミニウム膜に、酸素ドープ処理を行う事により形成されて
も良い。アルミニウム膜を酸化させる方法は、ＰＥＣＶＤ法やスパッタ法等と比較して生
産性を向上させることができる。なお、酸素ドープ処理は、複数回行っても良い。酸素ド
ープ処理を行う金属膜材料としては、チタン膜、マグネシウムを添加したアルミニウム膜
、チタンを添加したアルミニウム膜、等を用いることもできる。
また、絶縁膜５０７は、２層以上の多層構造で形成されても良い。例えば、酸化物半導
体膜側から、酸化チタン膜と酸化アルミニウム膜とを順に積層させた構造、また、例えば
、酸化物半導体膜側から、酸化アルミニウム膜と酸化チタン膜とを順に積層させた構造、
等で形成することもできる。
次に、図４１を用いて、第１のバリア層５０５ｃおよび第２のバリア層５０５ｄの作製
方法の一例について説明する。電子ビームを用いた露光により形成されたレジストマスク
を用いて、導電膜をエッチングし、第１のバリア層５０５ｃ、第２のバリア層５０５ｄ、
およびチャネル領域が形成される。電子ビームを用いて、精密な露光を行い微細加工の精
度を高めることで、第１のバリア層５０５ｃと第２のバリア層５０５ｄの距離Ｌ（チャネ
ル長）を５０ｎｍ未満、例えば２０ｎｍや３０ｎｍ等にすることができる。なお、より詳
細なトランジスタの作製方法については、後述する。
第１の酸化物半導体膜５０３ａおよび第２の酸化物半導体膜５０３ｂ上に、第１のバリ
ア層５０５ｃおよび第２のバリア層５０５ｄとなる導電膜５０４および第１の低抵抗材料
層５０５ａおよび第２の低抵抗材料層５０５ｂとなる導電膜５０５を成膜する（図４１（
Ａ）参照）。
続いて、導電膜５０５上にフォトリソグラフィ工程により第１のレジストマスクを形成
し、選択的にエッチングを行って第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層
５０５ｂを形成する（図４１（Ｂ）参照）。
このとき、導電膜５０５と一緒に導電膜５０４もエッチングされ、導電膜５０４の膜厚
が薄くなる場合がある。したがって、エッチング条件を導電膜５０４に対する導電膜５０
５のエッチング選択比が高いエッチング条件とすることが好ましい。導電膜５０４に対す
る導電膜５０５のエッチング選択比が高い場合、導電膜５０４の膜厚が薄くなるのを抑制
することができる。
続いて、導電膜５０４上にレジストを形成し、該レジストに対して電子ビームを用いた
露光を行い、第２のレジストマスクを形成する。第２のレジストマスクは、トランジスタ
５５０のチャネル領域となる部分以外に重畳して形成する。第２のレジストマスクを用い
て導電膜５０４をエッチングし、第１のバリア層５０５ｃおよび第２のバリア層５０５ｄ
を形成する（図４１（Ｃ）参照）。
レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストな
どを用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよ
りもポジ型レジストを用いることが好ましい。例えば、パターンの幅が３０ｎｍの場合に
は、レジストの厚さを３０ｎｍとすることができる。
このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧
は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０―１２Ａ〜１×
１０―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好
ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビー
ムは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。
上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに
好ましくは８ｎｍ以下にすることができる。
なお、ここでは、第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂを形
成した後に電子ビームを用いた露光によってレジストマスクを形成し、第１のバリア層５
０５ｃおよび第２のバリア層５０５ｄを形成する方法について示したが、第１の低抵抗材
料層、第２の低抵抗材料層、第１のバリア層および第２のバリア層を作製する順番はこれ
に限定されない。
なお、基板５００には半導体素子が設けられているが、ここでは簡略化のため省略して
いる。また、基板５００上には、配線５７４ａ、配線５７４ｂと、配線５７４ａ、配線５
７４ｂを覆う下地絶縁膜５３６が設けられており、後述する実施の形態８の図１７（Ｃ）
に示すメモリ構成の一つとなっている。
本実施の形態によれば、２層で構成された酸化物半導体膜の周縁をゲート電極から離れ
た箇所に配置することで、歩留まりの高いトランジスタを提供することができる。また、
電子ビームを用いて、精密な露光を行い微細加工の精度を高めることで、チャネル長が５
０ｎｍ未満のトランジスタを提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組
み合わせて用いることができる。
（実施の形態７）
本実施の形態では、実施の形態６に示した半導体装置とは別の一態様の半導体装置と、
該半導体装置の作製方法について説明する。図４２（Ａ）は半導体装置が有するトランジ
スタの上面図を示し、図４２（Ｂ）は、図４２（Ａ）に示す一点鎖線Ａ−Ｂ（チャネル長
方向）における断面図であり、図４２（Ｃ）は、図４２（Ａ）に示す一点鎖線Ｃ−Ｄにお
ける断面図である。なお、図４２（Ａ）において、図面の明瞭化のため、図４２（Ｂ）、
図４２（Ｃ）に示した一部の構成を省略して示している。
なお、本実施の形態では実施の形態６と同様の部分については、図面において同一の符
号を付し、詳細な説明は省略する。
図４２に示すトランジスタ５６０は、基板５００上のゲート電極５０１と、ゲート電極
５０１の側面と接し、ゲート電極５０１が埋め込まれた下地絶縁膜５３２と、下地絶縁膜
５３２およびゲート電極５０１上のゲート絶縁膜５０２と、ゲート絶縁膜５０２を介して
ゲート電極５０１上に形成される酸化物半導体膜５０３と、酸化物半導体膜５０３上に積
層して形成されるソース電極と、酸化物半導体膜５０３上に積層して形成されるドレイン
電極と、ソース電極およびドレイン電極上に形成される絶縁膜５０６と、を有する。
ソース電極は第１のバリア層５７５ａと、第１のバリア層５７５ａと接する第１の低抵
抗材料層５０５ａとからなる。ドレイン電極は第２のバリア層５７５ｂと、第２のバリア
層５７５ｂと接する第２の低抵抗材料層５０５ｂとからなる。第１のバリア層５７５ａお
よび第２のバリア層５７５ｂは、それぞれ第１の低抵抗材料層５０５ａおよび第２の低抵
抗材料層５０５ｂが酸化物半導体膜５０３と接触して酸化されることをブロックしている
。なお、第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂは酸化物半導体
膜５０３の側面とそれぞれ接しているが、酸化物半導体膜５０３の膜厚は十分に薄いため
、第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂが酸化されることを防
止できる。
また、図４２（Ａ）に示されるように、酸化物半導体膜５０３の周縁は、ゲート電極５
０１と重ならないように形成される。チャネル幅方向（図４２のＣ−Ｄ方向）の酸化物半
導体膜５０３の幅は、チャネル幅方向のゲート電極５０１の幅よりも長く形成される。幅
の長さは特に限定されない。酸化物半導体膜５０３の周縁が、ゲート電極５０１から離れ
た箇所に配置されることで、低抵抗化された酸化物半導体膜５０３の該周縁とゲート電極
との重なりに起因して生じる寄生チャネルによるリーク電流が増大するのを抑制させるこ
とができる。
また、図４２（Ｃ）に示されるように、第１のバリア層５７５ａと第２のバリア層５７
５ｂとの距離Ｌは、トランジスタ５６０のチャネル長を表している。電子ビームを用いた
露光により形成されたレジストマスクのパターンの幅により距離Ｌは、決定される。電子
ビームを用いて、精密な露光を行い、微細加工の精度を高めることで、チャネル長が５０
ｎｍ未満の微細なトランジスタ５６０を形成することができる。
図４３乃至図４７にトランジスタ５６０を有する半導体装置の作製方法の一例を示す。
図４３（Ａ１）はトランジスタの作製工程を説明するための上面図であり、図４３（Ａ
２）は図４３（Ａ１）に示す一点鎖線Ａ−Ｂにおける断面図であり、図４３（Ａ３）は図
４３（Ａ１）に示す一点鎖線Ｃ−Ｄにおける断面図である。
まず、絶縁表面を有する基板５００上に導電膜を形成し、該導電膜をエッチングして、
ゲート電極５０１を形成する。その後、ゲート電極５０１、基板５００を覆うように下地
絶縁膜５３２となる絶縁膜を形成する。さらに、絶縁膜に除去（研磨）処理や、エッチン
グ処理を行うことでゲート電極５０１の上面を絶縁膜から露出させ、ゲート電極５０１の
上面と高さが一致する下地絶縁膜５３２を形成する（図４３（Ａ）参照）。
下地絶縁膜５３２を設けることによって、ゲート電極５０１上に設けられるゲート絶縁
膜５０２の被覆性を向上させることができる。また、後の工程で設ける、電子ビームによ
る露光が行われるレジストマスクの被形成面の凹凸を平坦にすることができ、該レジスト
マスクを薄く形成することができる。
なお、本実施の形態ではゲート電極５０１を形成した後に、下地絶縁膜５３２を形成す
る方法を示したが、ゲート電極５０１および下地絶縁膜５３２の作製方法はこれに限らな
い。例えば、下地絶縁膜５３２を基板５００上に設けた後、エッチング工程等を用いて下
地絶縁膜５３２に開口を形成し、該開口に導電性の材料を充填することで、ゲート電極５
０１を形成してもよい。
基板５００、ゲート電極５０１および下地絶縁膜５３２は、実施の形態１の基板４００
、ゲート電極４０１および下地絶縁膜４３６と同様な材料および方法を用いて形成するこ
とができる。
次に、ゲート電極５０１および下地絶縁膜５３２上にゲート絶縁膜５０２を形成する（
図４３（Ｂ）参照）。
ゲート絶縁膜５０２は、実施の形態１のゲート絶縁膜４１０と同様な材料および方法を
用いて形成することができる。
次に、ゲート絶縁膜５０２上に酸化物半導体膜５４１を形成する。続いて、酸化物半導
体膜５４１およびゲート絶縁膜５０２に酸素ドープ処理を行い、酸素５５１を過剰に含む
酸化物半導体膜５４１およびゲート絶縁膜５０２を形成する（図４３（Ｃ）参照）。
酸化物半導体膜５４１は、実施の形態１の酸化物半導体膜４０３と同様な材料および方
法を用いて形成することができる。
続いて、酸化物半導体膜５４１上に導電膜５７５を形成する（図４４（Ａ）参照）。
導電膜５７５はソース電極またはドレイン電極の一層となる第１のバリア層５７５ａお
よび第２のバリア層５７５ｂとなる層である。
導電膜５７５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれ
た元素を含む金属層、または上述した元素を成分とする金属窒化物層（窒化チタン層、窒
化モリブデン層、窒化タングステン層）等を用いることができる。また、Ａｌ、Ｃｕなど
の金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層または
それらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層
させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸
化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（Ｚｎ
Ｏ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉ
ｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用い
ることができる。
続いて、導電膜５７５上にレジストを形成し、該レジストに対して電子ビームを用いた
露光を行い、レジストマスク５５３を形成する（図４４（Ｂ）参照）。ポジ型のレジスト
マスク５５３は、トランジスタ５６０のチャネル領域となる部分以外に重畳して形成する
。
電子ビームを用いた露光によってレジストマスクを形成する方法については、実施の形
態６に詳細を述べたため、ここでは省略する。なお、実施の形態６では、第１の低抵抗材
料層５０５ａおよび第２の低抵抗材料層５０５ｂを形成した後に、電子ビームを用いた露
光によってレジストマスクを形成し、該マスクを用いたエッチングによって第１のバリア
層５７５ａおよび第２のバリア層５７５ｂを形成する方法について説明したが、実施の形
態７では、先に第１のバリア層５７５ａおよび第２のバリア層５７５ｂに対するエッチン
グを行う方法について説明する。
また、電子ビームを用いた露光では、できるだけレジストマスク５５３は薄い方が好ま
しい。レジストマスク５５３を薄くする場合、被形成面の凹凸をできるだけ平坦にするこ
とが好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極５０１および下地
絶縁膜５３２に平坦化処理を行うことにより、ゲート電極５０１と下地絶縁膜５３２によ
る凹凸が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビ
ームを用いた露光が容易になる。
次に、レジストマスク５５３をマスクとして導電膜５７５を選択的にエッチングし、チ
ャネルが形成される領域に開口部を形成する（図４４（Ｃ）参照）。ここで、導電膜５７
５が除去された領域は、トランジスタ５６０のチャネル領域となる。電子ビームを用いて
、精密な露光を行い、微細加工の精度を高めることで、チャネル長を５０ｎｍ未満、例え
ば２０ｎｍや３０ｎｍ等にすることができる。
このとき、エッチング条件を、レジストマスク５５３に対する導電膜５７５のエッチン
グ選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガ
スとしてＣｌ２およびＨＢｒの混合ガスを用い、Ｃｌ２の流量比よりもＨＢｒの流量比を
高くすることが好ましい。例えば、Ｃｌ２：ＨＢｒ＝２０：８０の流量比であることが好
ましい。また、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場
合、ＩＣＰ電力を５００Ｗとしたとき、バイアス電力を３０Ｗ以上４０Ｗ以下とすること
により、レジストマスク５５３と導電膜とのエッチング選択比を高くすることができる。
続いて、酸化物半導体膜５４１および導電膜５７５上にフォトリソグラフィ工程により
レジストマスク５５５を形成する（図４５（Ａ）参照）。
レジストマスク５５５は、その周縁が、ゲート電極５０１と重ならないように形成され
る。図４５（Ａ）に示されるように、レジストマスク５５５の一方の端部は、ゲート電極
５０１の一方の端部と、距離Ｈだけ離れた箇所に形成され、他方の端部は、ゲート電極５
０１の他方の端部と、距離Ｆだけ離れた箇所に形成される。
なお、レジストマスク５５５はインクジェット法で形成してもよい。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
続いて、レジストマスク５５５を用いて導電膜５７５および酸化物半導体膜５４１に順
にエッチングを行う。導電膜５７５をエッチングする事により、レジストマスク５５５と
同様の形状の酸化物半導体膜５０３を形成する（図４５（Ｂ）参照）。酸化物半導体膜５
０３の周縁は、ゲート電極５０１と離れた箇所に配置される。
導電膜５７５のエッチングには、塩素を含むガス、例えば、塩素（Ｃｌ２）、三塩化硼
素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）などを含むガスを
用いることができる。また、フッ素を含むガス、例えば、四弗化炭素（ＣＦ４）、六弗化
硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などを含むガ
スを用いることができる。また、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）な
どの希ガスを添加したガス、などを用いることができる。
エッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合
型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。
本実施の形態では、導電膜５７５としてチタン膜を用い、エッチング法としてドライエ
ッチング法を用いる。
なお、導電膜５７５のエッチング工程の際に、酸化物半導体膜５４１がエッチングされ
、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、
導電膜のみをエッチングし、酸化物半導体膜５４１を全くエッチングしないという条件を
得ることは難しく、導電膜のエッチングの際に酸化物半導体膜５４１は一部のみがエッチ
ングされ、溝部（凹部）を有する酸化物半導体膜となることもある。
次いで、レジストマスク５５５を除去した後、酸化物半導体膜５０３および、エッチン
グされた導電膜５７５上にフォトリソグラフィ工程によりレジストマスク５５７を形成す
る（図４５（Ｃ）参照）。
レジストマスク５５７は、レジストマスク５５５と同様の形成方法を用いることができ
る。
続いて、レジストマスク５５７を用いて、エッチングされた導電膜５７５に、さらにエ
ッチングを行い、島状の第１のバリア層５７５ａ、島状の第２のバリア層５７５ｂを形成
する（図４６（Ａ）参照）。
なお、島状の第１のバリア層５７５ａ、島状の第２のバリア層５７５ｂを形成するため
に、導電膜のみをエッチングし、酸化物半導体膜５０３を全くエッチングしないという条
件を得ることは難しく、酸化物半導体膜５０３の一部がエッチングされ、酸化物半導体膜
５０３に溝部（凹部）が形成される場合もある。
次いで、レジストマスク５５７を除去した後、酸化物半導体膜５０３、島状の第１のバ
リア層５７５ａおよび島状の第２のバリア層５７５ｂ上に導電膜５５２を形成する（図４
６（Ｂ）参照）。酸化物半導体膜５０３の周縁は、ゲート電極５０１と離れた箇所に配置
されている。
導電膜５５２は、第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂとな
る導電膜である。
なお、第１のバリア層５７５ａおよび第２のバリア層５７５ｂが第１の低抵抗材料層５
０５ａおよび第２の低抵抗材料層５０５ｂとなる導電膜５５２よりも薄いがこれに限定さ
れない。第１のバリア層５７５ａおよび第２のバリア層５７５ｂは、電子ビーム露光によ
り作製したレジストマスクを用いて形成されるため、薄い方が製造工程上好ましい。また
、第１の低抵抗材料層５０５ａおよび第２の低抵抗材料層５０５ｂとなる導電膜５５２を
厚くすることにより、ソース電極およびドレイン電極の抵抗を小さくできる。
また、第１のバリア層５７５ａおよび第２のバリア層５７５ｂの距離は、第１の低抵抗
材料層５０５ａおよび第２の低抵抗材料層５０５ｂの距離よりも狭い。特に第１のバリア
層５７５ａおよび第２のバリア層５７５ｂが第１の低抵抗材料層５０５ａおよび第２の低
抵抗材料層５０５ｂよりも抵抗が高い場合、第１のバリア層５７５ａおよび第２のバリア
層５７５ｂの距離を短くすることにより、ソース電極、酸化物半導体膜５０３、およびド
レイン電極間の抵抗を小さくできる。
次いで、フォトリソグラフィ工程により導電膜５５２上にレジストマスク５５６を形成
し（図４７（Ａ）参照）、選択的にエッチングを行って第１の低抵抗材料層５０５ａおよ
び第２の低抵抗材料層５０５ｂを形成する。第１の低抵抗材料層５０５ａおよび第２の低
抵抗材料層５０５ｂを形成した後、レジストマスクを除去する（図４７（Ｂ）参照）。
第１のバリア層５７５ａおよび第１の低抵抗材料層５０５ａはトランジスタ５６０のソ
ース電極として機能する。第２のバリア層５７５ｂおよび第２の低抵抗材料層５０５ｂは
トランジスタ５６０のドレイン電極として機能する。
導電膜５５２のエッチングは、導電膜５７５と同様の条件を用いて行うことができる。
以上の工程で、本実施の形態のトランジスタ５６０が作製される。
本実施の形態では、積層からなるソース電極、積層からなるドレイン電極および酸化物
半導体膜５０３上に、絶縁膜５０６を形成する（図４７（Ｃ）参照）。
絶縁膜５０６としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミ
ニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン
膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁
膜の単層または積層を用いることができる。
なお、絶縁膜５０６に酸素ドーピング処理を行ってもよい。絶縁膜５０６に酸素ドーピ
ング処理を行うことで、酸化物半導体膜５０３に酸素を供給することができる。絶縁膜５
０６への酸素ドーピングは、上記絶縁膜５０６および酸化物半導体膜５０３への酸素ドー
ピング処理と同様の処理を行うことができる。
また、さらに絶縁膜５０６上に緻密性の高い無機絶縁膜を設けてもよい。例えば、絶縁
膜５０６上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム
膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とするこ
とによって、トランジスタ５６０に安定な電気特性を付与することができる。膜密度はラ
ザフォード後方散乱法や、Ｘ線反射率測定法によって測定することができる。
トランジスタ５６０上に設けられる絶縁膜として用いることのできる酸化アルミニウム
膜は、水素、水分などの不純物、および酸素の両方に対して膜を通過させない遮断効果（
ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中および作製後において、変動要因となる水
素、水分などの不純物の酸化物半導体膜５０３への混入、および酸化物半導体を構成する
主成分材料である酸素の酸化物半導体膜５０３からの放出を防止する保護膜として機能す
る。
また、トランジスタ５６０起因の表面凹凸を低減するために平坦化絶縁膜を形成しても
よい。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹
脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積
層させることで、平坦化絶縁膜を形成してもよい。
例えば、平坦化絶縁膜として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよい。
アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して
形成することができる。
平坦化絶縁膜を形成後、熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時
間熱処理を行う。
このように、トランジスタ５６０形成後、熱処理を行ってもよい。また、熱処理は複数
回行ってもよい。
本実施の形態に示すトランジスタ５６０は、酸化物半導体膜の周縁が、ゲート電極５０
１から離れた箇所に配置されている。従って、低抵抗化された酸化物半導体膜の周縁とゲ
ート電極との重なりに起因して生じる寄生チャネルによるリーク電流が増大するのを抑制
させ、歩留まりの高いトランジスタ５６０を提供することができる。
また、本実施の形態に示すトランジスタ５６０は、第１のバリア層５７５ａと第２のバ
リア層５７５ｂの距離によってチャネル長が決定される。チャネル長は、電子ビームを用
いた露光により形成されたレジストマスクのパターンの幅により決定される。電子ビーム
を用いることによって精密な露光を行い、微細加工の精度を高めることで、チャネル長が
５０ｎｍ未満の微細なトランジスタを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を
、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２とし
て実施の形態１に記載のトランジスタ４５０を適用して構成される。
図１７は、半導体装置の構成の一例である。図１７（Ａ）に半導体装置の断面図を、図
１７（Ｂ）に半導体装置の平面図を、図１７（Ｃ）に半導体装置の回路図をそれぞれ示す
。ここで、図１７（Ａ）は、図１７（Ｂ）のＥ−Ｆ、およびＧ−Ｈにおける断面に相当す
る。
図１７（Ａ）および図１７（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用い
たトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有
するものである。トランジスタ１６２は、実施の形態１で示したトランジスタ４５０と同
一の構成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど
）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料
を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラン
ジスタは、その特性により長時間の電荷保持を可能とする。
トランジスタ１６２は、酸化物半導体を含むトランジスタであり、オフ電流が小さいた
め、このトランジスタを用いることにより長期にわたり記憶内容を保持することが可能で
ある。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極
めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減すること
ができる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開
示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２
に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装
置の具体的な構成をここで示すものに限定する必要はない。
図１７（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を
含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟む
ように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２
４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０
８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース
電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジ
スタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソ
ース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つま
り、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁膜１０６が設けられて
おり、トランジスタ１６０を覆うように絶縁膜１３０が設けられている。なお、高集積化
を実現するためには、図１７（Ａ）に示すようにトランジスタ１６０がサイドウォール絶
縁膜を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視す
る場合には、ゲート電極１１０の側面にサイドウォール絶縁膜を設け、不純物濃度が異な
る領域を含む不純物領域１２０としてもよい。
図１７（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いた
トランジスタである。また、酸化物半導体膜１４４は、低抵抗領域であるソース領域１４
４ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃを含む。チャネル形成領域
１４４ｃは、ソース領域１４４ａおよびドレイン領域１４４ｂに挟まれて形成される。
トランジスタ１６２は作製工程において、ゲート電極１４８上に設けられた絶縁膜を化
学機械研磨処理により除去する工程を用いて、ゲート電極１４８側面および上面に側壁絶
縁膜１３５を形成する。また、ゲート絶縁膜１４６は酸化物半導体膜１４４側から順に窒
化酸化シリコン膜と酸化アルミニウム膜の積層膜である。また、酸化物半導体膜１４４は
、エッチング処理が施され、チャネル長方向の長さが異なるように十字状に形成している
。
また、ソース電極１４２ａおよびドレイン電極１４２ｂは、露出した酸化物半導体膜１
４４上面、および側壁絶縁膜１３５と接して設けられている。
トランジスタ１６２上には、層間絶縁膜１４９、絶縁膜１５０が単層または積層で設け
られている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸
化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３
以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができ
る。
また、層間絶縁膜１４９および絶縁膜１５０を介して、ソース電極１４２ａと重畳する
領域には、導電膜１５３が設けられており、ソース電極１４２ａと、層間絶縁膜１４９と
、絶縁膜１５０と、導電膜１５３とによって、容量素子１６４が構成される。すなわち、
ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電膜１５３は、容
量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６
４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１
６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。
そして、絶縁膜１５２上にはトランジスタ１６２と、他のトランジスタを接続するための
配線１５６ａ、配線１５６ｂが設けられている。配線１５６ａは、層間絶縁膜１４９、絶
縁膜１５０、および絶縁膜１５２などに形成された開口に形成された電極を介してソース
電極１４２ａと電気的に接続される。配線１５６ｂは、層間絶縁膜１４９、絶縁膜１５０
、および絶縁膜１５２などに形成された開口に形成された電極を介してドレイン電極１４
２ｂと電気的に接続される。
図１７（Ａ）および図１７（Ｂ）において、トランジスタ１６０と、トランジスタ１６
２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース
領域またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられている
のが好ましい。また、トランジスタ１６２および容量素子１６４が、トランジスタ１６０
の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電膜１
５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられて
いる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を
図ることができるため、高集積化を図ることができる。
次に、図１７（Ａ）および図１７（Ｂ）に対応する回路構成の一例を図１７（Ｃ）に示
す。
図１７（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソー
ス電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０
のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）
とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、
第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接
続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソー
ス電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、
第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されて
いる。
図１７（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジス
タ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これによ
り、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４が接
続されたノード（ノードＦＧ）に与えられる。すなわち、ノードＦＧには、所定の電荷が
与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗ
レベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１
６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電
荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネ
ル型とすると、ノードＦＧ（トランジスタ１６０のゲート電極と言い換えることもできる
）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、ノ
ードＦＧにＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オ
ン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配
線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与え
られた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられて
いた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０
は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位
がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。
このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる
。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。情報を読み出さない場合には、ゲート電極の状態にかかわら
ずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい
電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ
１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配
線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給され
ない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置に
ついて、実施の形態７に示した構成と異なる構成について、図１８乃至図２０を用いて説
明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態２
に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態
１で示すトランジスタのいずれの構造も適用することができる。
図１８（Ａ）は、半導体装置の回路構成の一例を示し、図１８（Ｂ）は半導体装置の一
例を示す概念図である。まず、図１８（Ａ）に示す半導体装置について説明を行い、続け
て図１８（Ｂ）に示す半導体装置について、以下説明を行う。
図１８（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース
電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲ
ート電極とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極と
容量素子１６４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４の第
１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）を極めて長時間にわたっ
て保持することが可能である。
次に、図１８（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび
保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラ
ンジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１６４
の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ
１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、
容量素子１６４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子１６４の第１の端子の電
位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮
遊状態であるビット線ＢＬと容量素子１６４とが導通し、ビット線ＢＬと容量素子１６４
の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの
電位の変化量は、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積さ
れた電荷）によって、異なる値をとる。
例えば、容量素子１６４の第１の端子の電位をＶ、容量素子１６４の容量をＣ、ビット
線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前
のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は
、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル２５０の状
態として、容量素子１６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をと
るとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ
×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことがで
きる。
このように、図１８（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極め
て小さいという特徴から、容量素子１６４に蓄積された電荷は長時間にわたって保持する
ことができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能
である。
次に、図１８（Ｂ）に示す半導体装置について、説明を行う。
図１８（Ｂ）に示す半導体装置は、上部に記憶回路として図１８（Ａ）に示したメモリ
セル２５０を複数有するメモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモ
リセルアレイ２５１ｂ）を有し、下部に、メモリセルアレイ２５１ａおよびメモリセルア
レイ２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３
は、メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂと電気的に接続されてい
る。
図１８（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５
１ａおよびメモリセルアレイ２５１ｂの直下に設けることができるため半導体装置の小型
化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材
料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いること
が好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた
トランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、
高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能
である。
なお、図１８（Ｂ）に示した半導体装置では、メモリセルアレイ２５１ａとメモリセル
アレイ２５１ｂの２つのメモリセルアレイが積層された構成を例示したが、積層するメモ
リセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成と
しても良い。
次に、図１８（Ａ）に示したメモリセル２５０の具体的な構成について図１９を用いて
説明を行う。
図１９は、メモリセル２５０の構成の一例である。図１９（Ａ）に、メモリセル２５０
の断面図を、図１９（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１９
（Ａ）は、図１９（Ｂ）のＩ−Ｊ、およびＫ−Ｌにおける断面に相当する。
図１９（Ａ）および図１９（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した
構成と同一の構成とすることができる。
トランジスタ１６２上には、層間絶縁膜１４９が単層または積層で設けられている。ま
た、層間絶縁膜１４９および絶縁膜１５０を介して、トランジスタ１６２のソース電極１
４２ａと重畳する領域には、導電膜１５３が設けられており、ソース電極１４２ａと、層
間絶縁膜１４９と、絶縁膜１５０と導電膜１５３とによって、容量素子１６４が構成され
る。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子１６４の一方の電
極として機能し、導電膜１５３は、容量素子１６４の他方の電極として機能する。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そ
して、絶縁膜１５２上には、メモリセル２５０と、隣接するメモリセル２５０を接続する
ための配線１５６ａおよび配線１５６ｂが設けられている。配線１５６ａは、層間絶縁膜
１４９、絶縁膜１５０、および絶縁膜１５２などに形成された開口に形成された電極を介
してソース電極１４２ａと電気的に接続される。配線１５６ｂは、層間絶縁膜１４９、絶
縁膜１５０、および絶縁膜１５２などに形成された開口に形成された電極を介してドレイ
ン電極１４２ｂと電気的に接続される。但し、開口に他の導電膜を設け、該他の導電膜を
介して、配線１５６ａ、配線１５６ｂとソース電極１４２ａ、ドレイン電極１４２ｂとを
それぞれ電気的に接続してもよい。なお、配線１５６ａ、配線１５６ｂは、図１８（Ａ）
の回路図におけるビット線ＢＬに相当する。
図１９（Ａ）および図１９（Ｂ）において、トランジスタ１６２のドレイン電極１４２
ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することが
できる。
図１９（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低
減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたト
ランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小
さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。
つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十
分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速
動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（
より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備え
ることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺
回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
図２０は、図１８（Ｂ）に示した半導体装置の積層構成の一例を示す断面図である。図
２０では、論理回路３００４、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で
示す。メモリセル３１７０ａおよびメモリセル３１７０ｂとしては、例えば、上記に実施
の形態において、説明した回路構成と同様の構成とすることもできる。
なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。メモリ
セル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１
ａおよびトランジスタ３１７１ｂは、酸化物半導体膜にチャネル形成領域を有する。酸化
物半導体膜にチャネル形成領域が形成されるトランジスタの構成については、その他の実
施の形態において説明した構成と同様であるため、説明は省略する。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として
用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、
シリコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３
１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるト
ランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成され
たシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成される
トランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用
いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との
間には、配線３１００ａおよび配線３１００ｂが形成されている。配線３１００ａとトラ
ンジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１０
０ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトラ
ンジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成さ
れた層との間には、配線３１００ｃおよび配線３１００ｄが形成されている。配線３１０
０ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ
、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１
００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けら
れている。
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜
３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構
成とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリ
セル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことがで
きる。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続す
ることができる。
例えば、図２０に示すように、電極３５０５によって電極３３０３は配線３１００ａと
電気的に接続することができる。配線３１００ａは、電極３５０３ａによって、配線３１
００ｂと電気的に接続することができる。配線３１００ｂは、電極３５０４ａによって、
トランジスタ３１７１ａのソース電極またはドレイン電極の一方と電気的に接続すること
ができる。こうして、電極３３０３を、トランジスタ３１７１ａのソース電極またはドレ
イン電極と電気的に接続することができる。トランジスタ３１７１ａのソース電極または
ドレイン電極は、電極３５０３ｂによって、配線３１００ｃと電気的に接続することがで
きる。
なお、図２０では、２つのメモリセル（メモリセル３１７０ａと、メモリセル３１７０
ｂ）が積層された構成を例として示したが、積層するメモリセルの数はこれに限定されな
い。
図２０では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００
ａおよび配線３１００ｂを介して行われる例を示したがこれに限定されない。電極３３０
３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａのみを介して行われても
よいし、配線３１００ｂのみを介して行われてもよい。また、配線３１００ａも配線３１
００ｂも介さず、他の電極を用いて行われてもよい。
また、図２０では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１
が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形
成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。ト
ランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に
、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図２０では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１
ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが
形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。
トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との
間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよ
い。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図２１乃至図２４を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記
憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用され
る理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである
。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴が
ある。
通常のＳＲＡＭは、図２１（Ａ）に示すように１つのメモリセルがトランジスタ８０１
〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコー
ダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ
８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし
、１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠
点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常
１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で
最も高い。
それに対して、ＤＲＡＭはメモリセルが図２１（Ｂ）に示すようにトランジスタ８１１
、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４に
て駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい
。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレ
ッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であ
り、かつ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、か
つ消費電力が低減することができる。
図２２に携帯機器のブロック図を示す。図２２に示す携帯機器はＲＦ回路９０１、アナ
ログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電
源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプ
レイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９
、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表
示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。ア
プリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェース（Ｉ
Ｆ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成され
ており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に
低減することができる。
図２３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を
使用した例を示す。図２３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、ス
イッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。
また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５
２、およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御
を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号
により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成さ
れる（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２
に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、ス
イッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送
られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の
周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から
読み出される。
次に、例えば、ユーザーが画面を書き換える操作をしたとき（すなわち、入力画像デー
タＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像デ
ータＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶さ
れる。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読
み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わる
と、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ
９５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画
像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データ
がメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像デ
ータの読み出しを行うことによって、ディスプレイ９５７の表示を行う。なお、メモリ９
５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して
使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９５
３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持
が可能で、かつ消費電力が十分に低減することができる。
図２４に電子書籍のブロック図を示す。図２４はバッテリー１００１、電源回路１００
２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キー
ボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、
ディスプレイコントローラ１０１０によって構成される。
ここでは、図２４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用
することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例
えば、ユーザーが電子書籍を読んでいるときに、表示の色を変える、アンダーラインを引
く、文字を太くする、文字の書体を変えるなどによって、特定の箇所を周囲と区別するハ
イライト機能を使用する場合などがある。ユーザーが指定した箇所の情報を長期に保存す
る場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、
先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読
み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができ
る。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が
搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、かつ消費電
力を低減した携帯機器が実現される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態１１）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機
ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デ
ジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊
技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の
具体例を図２５に示す。
図２５（Ａ）および図２５（Ｂ）は２つ折り可能なタブレット型端末である。図２５（
Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表
示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力
モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
実施の形態１乃至実施の形態６のいずれかに示す半導体装置は、表示部９６３１ａ、表
示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが
可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示さ
れた操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６
３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領
域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６
３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９
６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表
示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一
部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボー
ド表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれること
で表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時に
タッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向き
を切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替え
スイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外
光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セ
ンサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置
を内蔵させてもよい。
また、図２５（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示
しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表
示の品質も異なっていてもよい。例えば、一方が他方よりも高精細な表示を行える表示パ
ネルとしてもよい。
図２５（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９
６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を
有する。なお、図２５（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３
５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態
にすることができる。したがって、表示部９６３１ａ、表示部９６３１ｂを保護できるた
め、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる
。
また、この他にも図２５（Ａ）および図２５（Ｂ）に示したタブレット型端末は、様々
な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時
刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集する
タッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を
有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル
、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は
、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的
に行う構成とすることができる。なお、バッテリー９６３５としては、リチウムイオン電
池を用いると、小型化を図れる等の利点がある。
また、図２５（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図２５
（Ｃ）にブロック図を示し説明する。図２５（Ｃ）には、太陽電池９６３３、バッテリー
９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ
３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６
３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図２５（Ｂ）に示す充放電制
御回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明す
る。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤ
ＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作
に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバー
タ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表
示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテ
リー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず
、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段による
バッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を
送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う
構成としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組
み合わせて用いることができる。
（実施の形態１２）
上記実施の形態に開示したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒ
ａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図２６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２６（Ａ）に示す
ＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９
３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１
１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１
９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ
）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを
用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けても
よい。もちろん、図２６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎ
ず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック
信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を
上記各種回路に供給する。
図２６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。
レジスタ１１９６のメモリセルには、上記実施の形態に記載されている半導体装置を含む
メモリセルを用いることができる。
図２６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９
１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジ
スタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデー
タの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反
転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモ
リセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されてい
る場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの
電源電圧の供給を停止することができる。
電源停止に関しては、図２６（Ｂ）または図２６（Ｃ）に示すように、メモリセル群と
、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子
を設けることにより行うことができる。以下に図２６（Ｂ）および図２６（Ｃ）の回路の
説明を行う。
図２６（Ｂ）および図２６（Ｃ）では、メモリセルへの電源電位の供給を制御するスイ
ッチング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を
示す。
図２６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を
複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には
、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群１１
４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベ
ルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリ
セル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられて
いる。
図２６（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトラ
ンジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡに
よりスイッチングが制御される。
なお、図２６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する
構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図２６（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が
有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されている
が、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されて
いてもよい。
また、図２６（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、ス
イッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶
装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各
メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、
スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場
合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置
への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより
消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組
み合わせて用いることができる。
＜参考例＞
本明細書で開示されるトランジスタの構造は、チャネルが形成される酸化物半導体膜に
ＣＡＡＣ−ＯＳ膜を適用する場合に特に有用である。具体的に述べると、ＣＡＡＣ−ＯＳ
膜は、側面（端面）から酸素の脱離に起因して当該側面近傍の領域が低抵抗化されやすい
。これに対して、本明細書で開示されるトランジスタにおいては、チャネル長方向の長さ
が異なるように十字状に形成された酸化物半導体膜またはソース電極およびドレイン電極
よりもチャネル幅方向の長さが長い酸化物半導体膜を用いてトランジスタを構成する。ト
ランジスタのソース電極とドレイン電極が酸化物半導体膜の側面（端面）近傍の領域（酸
素（Ｏ）が脱離することなどに起因して低抵抗化した領域）を介して電気的に接続される
蓋然性を低減することが可能となる。
以下、ＣＡＡＣ−ＯＳ膜の側面（端面）から酸素が脱離しやすい点について詳述する。
ここでは、酸化物半導体膜の一例として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ
系酸化物（以下、ＩＧＺＯと呼ぶ。）における、過剰酸素（化学量論比を越えて存在して
いる酸素原子）および酸素欠損の動きやすさについて、科学技術計算結果を参照して説明
する。
なお、計算はＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩＧＺＯの一つのＩｎ−Ｏ面
に過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成（図２７（Ａ
）乃至図２７（Ｃ）および図２９（Ａ）乃至図２９（Ｃ）を参照）し、ＮＥＢ（Ｎｕｄｇ
ｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて最小エネルギー経路に沿った中間構造に対
するエネルギーをそれぞれ算出した。
計算は、密度汎関数理論（ＤＦＴ）に基づく計算プログラムソフト「ＯｐｅｎＭＸ」を
用いて行った。パラメータについて以下に説明する。
基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系ＳＴＯ（Ｓ
ｌａｔｅｒ Ｔｙｐｅ Ｏｒｂｉｔａｌ）に分類される。
汎関数には、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒ
ｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
カットオフエネルギーは２００Ｒｙとした。
サンプリングｋ点は、５×５×３とした。
過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を８５個
とし、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を８
３個とした。
過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移
動する際に越えることを要するエネルギーバリアの高さＥｂを計算することにより評価す
る。すなわち、移動に際して越えるエネルギーバリアの高さＥｂが高ければ移動しにくく
、エネルギーバリアの高さＥｂが低ければ移動しやすい。
まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図２
７に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図２８に示す。
図２８では、横軸を（過剰酸素の移動の）経路長とし、縦軸を図２７（Ａ）のモデルＡの
状態のエネルギーを基準（０ｅＶ）とした（移動に要する）エネルギーとしている。
過剰酸素の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモ
デルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図２７（Ａ）乃至図２７（Ｃ）中の”１”と表記されている酸素原子をモデルＡ
の第１の酸素原子と呼ぶ。図２７（Ａ）乃至図２７（Ｃ）中の”２”と表記されている酸
素原子をモデルＡの第２の酸素原子と呼ぶ。図２７（Ａ）乃至図２７（Ｃ）中の”３”と
表記されている酸素原子をモデルＡの第３の酸素原子と呼ぶ。
図２８から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ
ｍａｘ）は、０．５３ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（
Ｅｂｍａｘ）は、２．３８ｅＶである。そのため、第１の遷移では第２の遷移よりもエネ
ルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要する
エネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷
移よりも起こりやすいといえる。
すなわち、モデルＡの第１の酸素原子の移動は、モデルＡの第３の酸素原子を押し出す
方向よりも、モデルＡの第２の酸素原子を押し出す方向に移動しやすいといえる。したが
って、酸素原子はインジウム原子の層を越えて移動するよりもインジウム原子の層に沿っ
て移動しやすいといえる。
次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図２
９に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図３０に示す。
図３０では、横軸を（酸素欠損の移動の）経路長とし、縦軸を図２９（Ａ）のモデルＡの
状態のエネルギーを基準（０ｅＶ）とした（移動に要する）エネルギーとしている。
酸素欠損の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモ
デルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図２９（Ａ）乃至図２９（Ｃ）中の点線で描画している丸は、酸素欠損を表して
いる。
図３０から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ
ｍａｘ）は、１．８１ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（
Ｅｂｍａｘ）は、４．１０ｅＶである。そのため、第１の遷移では第２の遷移よりもエネ
ルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要する
エネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷
移よりも起こりやすいといえる。
すなわち、モデルＡの酸素欠損はモデルＣの酸素欠損の位置よりも、モデルＢの酸素欠
損の位置の方に移動しやすいといえる。したがって、酸素欠損もインジウム原子の層を越
えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、前記した４つの遷移形態の起こりやすさを別の側面から比較するために、これら
の遷移の温度依存性について説明する。前記した４つの遷移形態とは、（１）過剰酸素の
第１の遷移（２）過剰酸素の第２の遷移（３）酸素欠損の第１の遷移（４）酸素欠損の第
２の遷移の４つである。
これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、あ
る温度Ｔ（Ｋ）における移動頻度Ｚ（／秒）は、化学的に安定な位置における酸素原子の
振動数Ｚｏ（／秒）を用いると、以下の式（２）で表される。
なお、前記式（２）において、Ｅｂｍａｘは各遷移におけるエネルギーバリアの高さＥ
ｂの最大値であり、ｋはボルツマン定数である。また、Ｚｏ＝１．０×１０１３（／秒）
を計算に用いる。
過剰酸素または酸素欠損が１秒間あたりに１度だけエネルギーバリアの高さＥｂの最大
値（Ｅｂｍａｘ）を越えて移動する場合（Ｚ＝１（／秒）の場合）、Ｔについて前記式（
２）を解くと以下の通りである。
（１）過剰酸素の第１の遷移 Ｚ＝１においてＴ＝２０６Ｋ（−６７℃）
（２）過剰酸素の第２の遷移 Ｚ＝１においてＴ＝９２３Ｋ（６５０℃）
（３）酸素欠損の第１の遷移 Ｚ＝１においてＴ＝７０１Ｋ（４２８℃）
（４）酸素欠損の第２の遷移 Ｚ＝１においてＴ＝１５９０Ｋ（１３１７℃）
一方、Ｔ＝３００Ｋ（２７℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝３００ＫにおいてＺ＝１．２×１０４（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．０×１０−２７（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝３００ＫにおいてＺ＝４．３×１０−１８（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．４×１０−５６（／秒）
また、Ｔ＝７２３Ｋ（４５０℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．０×１０９（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−４（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−１６（／秒）
前記計算結果に鑑みると、過剰酸素は、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいて
も、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやす
いといえる。また、酸素欠損も、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、イン
ジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえ
る。
また、Ｔ＝３００Ｋにおいて、インジウム原子の層に沿った過剰酸素の移動は非常に起
こりやすいが、他の遷移形態は起こりにくい。Ｔ＝７２３Ｋにおいては、インジウム原子
の層に沿う過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こ
りやすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を越える移動は
困難である。
したがって、例えば、ＣＡＡＣ−ＯＳ膜のように、インジウム原子の層が酸化物半導体
膜の被形成面または表面に平行な面上に存在する場合には、過剰酸素および酸素欠損のい
ずれも当該酸化物半導体膜の被形成面または表面に沿って移動しやすいといえる。
以上説明したように、ＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜では、過剰酸素お
よび酸素欠損のいずれも当該酸化物半導体膜の被形成面または表面に沿って移動しやすい
。そのため、当該酸化物半導体膜の側面からの酸素抜けが問題となる。酸素抜けが生じる
と過剰酸素の数が減少してしまい、酸素欠損を埋めることが困難になる。酸素欠損が存在
すると、スイッチング素子に用いるには好ましくないレベルにまでＣＡＡＣ−ＯＳ膜で形
成された酸化物半導体膜の導電性が高まるおそれがある。
なお、前記説明では過剰酸素または酸素欠損がインジウム原子の層を越える場合につい
て説明したが、酸化物半導体膜に含まれるインジウム以外の金属についても同様である。
前記説明した酸素抜けは、ＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜が島状に加工
されている場合に特に顕著である。酸化物半導体膜が島状に加工されていると、酸化物半
導体膜の側面の面積が増大するためである。
本実施例では、実施の形態１で示すトランジスタを作製し、該トランジスタの断面観察
を行った。図３１は、実施例トランジスタのチャネル長方向の断面ＳＴＥＭ像である。
トランジスタとして、図１に示すトランジスタ４５０と同様の構造の実施例トランジス
タを作製した。以下に実施例トランジスタの作製方法を図３１を用いて説明する。なお、
側壁絶縁膜１６と絶縁膜１８は、断面ＳＴＥＭ像では境界面が見えにくいため、本実施例
では、理解を容易にするため、この境界面を白点線で示している。
シリコン基板上に下地絶縁膜１１としてスパッタリング法を用いて、膜厚１０００ｎｍ
の酸化シリコン膜を形成した（成膜条件：酸素（酸素５０ｓｃｃｍ）雰囲気下、圧力０．
４Ｐａ、電源電力（電源出力）１．５ｋＷ、シリコン基板とターゲットとの間の距離を６
０ｍｍ、基板温度１００℃）。
酸化シリコン膜上に酸化物半導体膜１２としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数
比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１０ｎｍのＩＧＺＯ膜を
形成した（成膜条件：アルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃ
ｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃）。
次に、ドライエッチング法により、酸化物半導体膜１２をエッチングした（エッチング
条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、ＩＣＰ電源
電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）。
次に、ＣＶＤ法によりゲート絶縁膜として窒化酸化シリコン膜を２０ｎｍ成膜した（成
膜条件：ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ、圧力４０Ｐａ、ＲＦ電源電力
（電源出力）１５０Ｗ、電源周波数６０ＭＨｚ、シリコン基板とターゲットとの間の距離
を２８ｍｍ、基板温度４００℃）。
ゲート絶縁膜上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜を成膜し（
成膜条件：アルゴンおよび窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気
下、圧力０．６Ｐａ、電源電力１ｋＷ、基板温度２３０℃）、窒化タンタル膜上に、スパ
ッタリング法により膜厚７０ｎｍのタングステン膜を成膜した（成膜条件：アルゴン（Ａ
ｒ＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ、基板温度２３０℃）
。
次に、ドライエッチング法により、タングステン膜をエッチングし（エッチング条件：
エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）
、ＩＣＰ電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０
℃）、窒化タンタル膜をエッチングして（エッチング条件：エッチングガス（Ｃｌ２＝１
００ｓｃｃｍ）、ＩＣＰ電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、
基板温度４０℃）ゲート電極１４を形成した。
ゲート電極１４上に絶縁膜として、ＣＶＤ法により窒化酸化シリコン膜を４６０ｎｍ成
膜し（成膜条件：ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ、圧力４０Ｐａ、ＲＦ
電源電力（電源出力）１５０Ｗ、電源周波数６０ＭＨｚ、シリコン基板とターゲットとの
間の距離を２８ｍｍ、基板温度４００℃）、該窒化酸化シリコン膜に化学的機械研磨（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により研磨処
理（研磨条件：硬質ポリウレタン系研磨布、アルカリ性シリカ系スラリー、スラリー温度
室温、研磨（ロード）圧０．０８ＭＰａ、研磨時回転数（テーブル／スピンドル）５０ｒ
ｐｍ／５１ｒｐｍ、研磨時間０．８分）を行い、ゲート電極１４上に窒化酸化シリコン膜
が１００ｎｍ残るように窒化酸化シリコン膜を除去した。
次に、レジストマスクを窒化酸化シリコン膜上に形成し、窒化酸化シリコン膜およびゲ
ート絶縁膜をドライエッチング法により、エッチングして（エッチング条件：エッチング
ガス（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５．５ｓｃｃ
ｍ）、ＩＣＰ電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力３．５Ｐａ、基板温度７０
℃）側壁絶縁膜１６およびゲート絶縁膜１３を形成した。
酸化物半導体膜１２、ゲート絶縁膜１３、側壁絶縁膜１６上に、スパッタリング法によ
り膜厚３０ｎｍのタングステン膜を成膜した（成膜条件：アルゴン（Ａｒ＝１０ｓｃｃｍ
）雰囲気下、圧力０．８Ｐａ、電源電力１ｋＷ、基板温度２３０℃）。
次に、ドライエッチング法により、タングステン膜をエッチングした（エッチング条件
：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ
）、ＩＣＰ電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４
０℃）。
次に、島状のタングステン膜上にスパッタリング法により酸化アルミニウム膜を７０ｎ
ｍ成膜した（成膜条件：アルゴンおよび窒素（アルゴン：窒素＝２５ｓｃｃｍ：２５ｓｃ
ｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、シリコン基板とターゲットとの
間の距離を６０ｍｍ、基板温度２５０℃）。
さらに、酸化アルミニウム膜上に、ＣＶＤ法により窒化酸化シリコン膜を４６０ｎｍ成
膜した（成膜条件：ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ、圧力４０Ｐａ、Ｒ
Ｆ電源電力（電源出力）１５０Ｗ、電源周波数６０ＭＨｚ、シリコン基板とターゲットと
の間の距離を２８ｍｍ、基板温度４００℃）。
次に、タングステン膜、酸化アルミニウム膜および窒化酸化シリコン膜に化学的機械研
磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により
研磨処理（研磨条件：硬質ポリウレタン系研磨布、アルカリ性シリカ系スラリー、スラリ
ー温度室温、研磨（ロード）圧０．０８ＭＰａ、研磨時回転数（テーブル／スピンドル）
５０ｒｐｍ／５１ｒｐｍ、研磨時間２分）を行い、側壁絶縁膜１６が露出するようにゲー
ト電極１４上のタングステン膜、酸化アルミニウム膜および窒化酸化シリコン膜を除去し
た。
該研磨処理によって、バリア膜１９である酸化アルミニウム膜、絶縁膜１８である窒化
酸化シリコン膜を加工し、タングステン膜を分断し、ソース電極１７ａおよびドレイン電
極１７ｂを形成した。
次に、側壁絶縁膜１６、ソース電極１７ａ、ドレイン電極１７ｂ、絶縁膜１８上に層間
絶縁膜として、ＣＶＤ法により窒化酸化シリコン膜を４００ｎｍ成膜した。層間絶縁膜形
成後酸素雰囲気下で４００℃、１時間、熱処理を行った。
次に、絶縁膜１８および層間絶縁膜にソース電極１７ａ、ドレイン電極１７ｂに達する
開口を形成した。
開口に、スパッタリング法により膜厚３００ｎｍのタングステン膜を形成し、該タング
ステン膜を、エッチングし、配線層を形成した。
配線層上にポリイミド膜を１．５μｍ形成し、大気中で３００℃、１時間、熱処理を行
った。
以上の工程で実施例トランジスタを作製した。
実施例トランジスタの端面を切り出し、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎ
ｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により
、実施例トランジスタの断面観察を行った。本実施例では、ＳＴＥＭは「日立超薄膜評価
装置ＨＤ−２３００」（株式会社日立ハイテクノロジーズ製）を用いた。
図３１に示すようにソース電極１７ａおよびドレイン電極１７ｂが研磨処理によって分
断されていることが確認できる。ソース電極１７ａおよびドレイン電極１７ｂはゲート電
極１４側面に設けられた側壁絶縁膜１６の側面に接するように設けられており、本実施例
ではソース電極１７ａおよびドレイン電極１７ｂは、側壁絶縁膜１６の側面を側壁絶縁膜
１６の中間部よりやや低い位置まで覆っている。
なお、図３１において、台形を示すゲート電極１４の下底の幅は約５８ｎｍであり、側
壁絶縁膜１６とゲート電極１４との間のチャネル長方向の幅は約１７０ｎｍであった。
本実施例トランジスタは、ソース電極１７ａ、ドレイン電極１７ｂをゲート電極１４お
よび側壁絶縁膜１６上に設けられた導電膜を化学機械研磨処理することによって除去し、
導電膜を分断して形成する。
したがって、ソース電極１７ａまたはドレイン電極１７ｂと酸化物半導体膜１２とが接
する領域（コンタクト領域）と、ゲート電極１４との距離を短くすることができるため、
ソース電極１７ａまたはドレイン電極１７ｂと酸化物半導体膜１２とが接する領域（コン
タクト領域）、およびゲート電極１４間の抵抗が減少し、トランジスタのオン特性を向上
させることが可能となる。
以上、本実施例で示すように、微細な構造であっても高い電気特性を有するトランジス
タを歩留まりよく提供することができる。また、該トランジスタを含む半導体装置におい
ても、高性能化、高信頼性化、および高生産性化を達成することができる。
本実施例では、実施例１で作製したトランジスタにおいて、ドレイン電圧（Ｖｄ：［Ｖ
］）が１Ｖ、または０．１Ｖとし、ゲート電圧（Ｖｇ：［Ｖ］）を−４Ｖから４Ｖまで掃
引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。測定結果を図３２に示す。
図３２において、実線はドレイン電圧（Ｖｄ：［Ｖ］）が１Ｖのときの測定結果、点線は
ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときの測定結果であり、横軸はゲート電圧（
Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、「ドレイン電圧（
Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート
電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。
図３２に示すように実施例１で作製したトランジスタは、スイッチング素子としての電
気特性を示した。ドレイン電圧（Ｖｄ：［Ｖ］）が１Ｖおよび０．１Ｖにおいて、−１．
０３Ｖ、−０．８４Ｖと０Ｖからのシフト値が小さかった。
以上より、本実施例のトランジスタは高い電気的特性を付与されたトランジスタである
ことが示された。
１１ 下地絶縁膜
１２ 酸化物半導体膜
１３ ゲート絶縁膜
１４ ゲート電極
１６ 側壁絶縁膜
１７ａ ソース電極
１７ｂ ドレイン電極
１８ 絶縁膜
１９ バリア膜
１００ 基板
１０６ 素子分離絶縁膜
１０８ ゲート絶縁膜
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１３０ 絶縁膜
１３５ 側壁絶縁膜
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体膜
１４４ａ ソース領域
１４４ｂ ドレイン領域
１４４ｃ チャネル形成領域
１４６ ゲート絶縁膜
１４８ ゲート電極
１４９ 層間絶縁膜
１５０ 絶縁膜
１５２ 絶縁膜
１５３ 導電膜
１５６ａ 配線
１５６ｂ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
４００ 基板
４０１ ゲート電極
４０２ 酸化物半導体膜
４０３ 酸化物半導体膜
４０３ａ ソース領域
４０３ｂ ドレイン領域
４０３ｃ チャネル形成領域
４０５ 導電膜
４０５ａ ソース電極
４０５ｂ ドレイン電極
４０６ａ 低抵抗領域
４０６ｂ 低抵抗領域
４０７ 導電膜
４０９ ゲート絶縁膜
４０９ａ 酸素供給膜
４０９ｂ バリア膜
４１０ ゲート絶縁膜
４１０ａ 酸素供給膜
４１０ｂ バリア膜
４１１ 絶縁膜
４１１ａ 絶縁膜
４１２ 側壁絶縁膜
４１３ 絶縁膜
４１４ａ 配線層
４１４ｂ 配線層
４１５ 層間絶縁膜
４１７ 絶縁膜
４１９ 層間絶縁膜
４２１ ドーパント
４２５ａ レジストマスク
４２５ｂ レジストマスク
４２５ｃ レジストマスク
４３１ 第１の領域
４３２ 第２の領域
４３３ 第３の領域
４３５ レジストマスク
４３６ 下地絶縁膜
４３６ａ 第１の下地絶縁膜
４３６ｂ 第２の下地絶縁膜
４４０ マスク
４４１ ドーパント
４４２ 開口
４４４ マスク
４４６ 開口
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
４８０ トランジスタ
４９０ トランジスタ
５００ 基板
５０１ ゲート電極
５０２ ゲート絶縁膜
５０２ａ 第１のゲート絶縁膜
５０２ｂ 第２のゲート絶縁膜
５０３ 酸化物半導体膜
５０３ａ 第１の酸化物半導体膜
５０３ｂ 第２の酸化物半導体膜
５０４ 導電膜
５０５ 導電膜
５０５ａ 第１の低抵抗材料層
５０５ｂ 第２の低抵抗材料層
５０５ｃ 第１のバリア層
５０５ｄ 第２のバリア層
５０６ 絶縁膜
５０７ 絶縁膜
５３０ 容量素子
５３２ 下地絶縁膜
５３６ 下地絶縁膜
５４１ 酸化物半導体膜
５５０ トランジスタ
５５１ 酸素
５５２ 導電膜
５５３ レジストマスク
５５５ レジストマスク
５５６ レジストマスク
５５７ レジストマスク
５６０ トランジスタ
５７４ａ 配線
５７４ｂ 配線
５７５ 導電膜
５７５ａ 第１のバリア層
５７５ｂ 第２のバリア層
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェース（ＩＦ）
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ トランジスタ
３００４ 論理回路
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３３０３ 電極
３５０３ａ 電極
３５０３ｂ 電極
３５０４ａ 電極
３５０５ 電極
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (2)

  1. 絶縁表面上に酸化物半導体層と、
    前記酸化物半導体層上に第１の絶縁層と、
    前記第１の絶縁層上に導電層と、
    前記第１の絶縁層上に第２の絶縁層と、を有し、
    前記第２の絶縁層は、前記導電層の上面及び側面と接する領域を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体層は第１の領域と、第２の領域と、第３の領域とを有し、
    前記第１の領域は、前記第２の領域と前記第３の領域に挟まれ、
    前記導電層は、前記第１乃至第３の領域のそれぞれに対して、重畳する領域を有し、
    前記第１の領域は、チャネル形成領域と、第１の低抵抗領域と、第２の低抵抗領域とを有し、
    前記第２の領域および前記第３の領域のチャネル長方向の長さは、前記第１の領域のチャネル長方向の長さより短く、
    前記チャネル形成領域のチャネル長方向の長さは、前記第２の領域および前記第３の領域のチャネル長方向の長さより短いことを特徴とする半導体装置。
JP2017160955A 2012-01-20 2017-08-24 半導体装置 Withdrawn JP2017204659A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2012010404 2012-01-20
JP2012010404 2012-01-20
JP2012010423 2012-01-20
JP2012010386 2012-01-20
JP2012010386 2012-01-20
JP2012010423 2012-01-20

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013003146A Division JP6199563B2 (ja) 2012-01-20 2013-01-11 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018190754A Division JP6656334B2 (ja) 2012-01-20 2018-10-09 半導体装置

Publications (1)

Publication Number Publication Date
JP2017204659A true JP2017204659A (ja) 2017-11-16

Family

ID=48796507

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2013003146A Expired - Fee Related JP6199563B2 (ja) 2012-01-20 2013-01-11 半導体装置
JP2017160955A Withdrawn JP2017204659A (ja) 2012-01-20 2017-08-24 半導体装置
JP2018190754A Active JP6656334B2 (ja) 2012-01-20 2018-10-09 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013003146A Expired - Fee Related JP6199563B2 (ja) 2012-01-20 2013-01-11 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2018190754A Active JP6656334B2 (ja) 2012-01-20 2018-10-09 半導体装置

Country Status (3)

Country Link
US (3) US9040981B2 (ja)
JP (3) JP6199563B2 (ja)
KR (1) KR102109601B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019138714A1 (ja) * 2018-01-11 2019-07-18 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI595659B (zh) 2012-09-14 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP6355374B2 (ja) 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9773915B2 (en) 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
KR102266700B1 (ko) 2014-07-09 2021-06-22 삼성디스플레이 주식회사 박막 트랜지스터 제조방법 및 박막 트랜지스터를 포함하는 표시기판 제조방법
JP6333377B2 (ja) * 2014-07-16 2018-05-30 株式会社Ｊｏｌｅｄ トランジスタ、表示装置および電子機器
DE112015004272T5 (de) 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN104867945B (zh) * 2015-05-13 2018-02-13 京东方科技集团股份有限公司 阵列基板、阵列基板制造方法和显示装置
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6637783B2 (ja) * 2016-02-18 2020-01-29 株式会社神戸製鋼所 薄膜トランジスタ
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
CN105655407A (zh) * 2016-03-11 2016-06-08 京东方科技集团股份有限公司 多晶硅薄膜晶体管及其制备方法、阵列基板、显示装置
JP2018170324A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
CN106940458B (zh) * 2017-04-10 2019-07-12 深圳市华星光电技术有限公司 线栅偏光片的制造方法
CN109285808A (zh) 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
DE102017126225A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
KR102524614B1 (ko) * 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
TW202006945A (zh) * 2018-07-12 2020-02-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置和半導體系統
JP2020017558A (ja) * 2018-07-23 2020-01-30 株式会社ジャパンディスプレイ 表示装置
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
KR20200060629A (ko) * 2018-11-22 2020-06-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN110310985A (zh) * 2019-07-05 2019-10-08 山东大学 一种基于双有源层的铟铝锌氧化物薄膜晶体管及其制备方法
KR20210052635A (ko) 2019-10-29 2021-05-11 삼성디스플레이 주식회사 디스플레이 장치
JP2022049604A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体装置及び半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011518434A (ja) * 2008-04-29 2011-06-23 シャープ株式会社 薄膜トランジスタおよびアクティブマトリクスディスプレイ
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6018558U (ja) * 1983-07-15 1985-02-07 株式会社日立製作所 薄膜トランジスタ素子
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02246278A (ja) * 1989-03-20 1990-10-02 Nippon Telegr & Teleph Corp <Ntt> 薄膜電界効果トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CN102938420B (zh) * 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP2008042043A (ja) * 2006-08-09 2008-02-21 Hitachi Ltd 表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008270757A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2008263128A (ja) * 2007-04-13 2008-10-30 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009267027A (ja) * 2008-04-24 2009-11-12 Seiko Epson Corp 半導体装置及びその製造方法
JP5503895B2 (ja) * 2008-04-25 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
WO2011044554A1 (en) * 2009-10-09 2011-04-14 Soraa, Inc. Method for synthesis of high quality large area bulk gallium based crystals
JP5250322B2 (ja) * 2008-07-10 2013-07-31 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102473734B (zh) * 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
SG10201910510UA (en) 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
JP2011159908A (ja) * 2010-02-03 2011-08-18 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101636998B1 (ko) * 2010-02-12 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
CN102822884A (zh) * 2010-03-26 2012-12-12 夏普株式会社 显示装置和显示装置用阵列基板的制造方法
JP2012004371A (ja) * 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置
US20120178224A1 (en) 2011-01-12 2012-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011518434A (ja) * 2008-04-29 2011-06-23 シャープ株式会社 薄膜トランジスタおよびアクティブマトリクスディスプレイ
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019138714A1 (ja) * 2018-01-11 2019-07-18 株式会社ジャパンディスプレイ 表示装置
JP2019120897A (ja) * 2018-01-11 2019-07-22 株式会社ジャパンディスプレイ 表示装置
CN111512356A (zh) * 2018-01-11 2020-08-07 株式会社日本显示器 显示装置
JP7022592B2 (ja) 2018-01-11 2022-02-18 株式会社ジャパンディスプレイ 表示装置
CN111512356B (zh) * 2018-01-11 2022-04-08 株式会社日本显示器 显示装置

Also Published As

Publication number Publication date
KR20130086163A (ko) 2013-07-31
US9608124B2 (en) 2017-03-28
JP6199563B2 (ja) 2017-09-20
JP6656334B2 (ja) 2020-03-04
KR102109601B1 (ko) 2020-05-28
JP2018207135A (ja) 2018-12-27
US20150228801A1 (en) 2015-08-13
US9040981B2 (en) 2015-05-26
US20130187151A1 (en) 2013-07-25
US10326026B2 (en) 2019-06-18
JP2013168639A (ja) 2013-08-29
US20170162701A1 (en) 2017-06-08

Similar Documents

Publication Publication Date Title
JP6656334B2 (ja) 半導体装置
JP6200054B2 (ja) 半導体装置の作製方法
JP6580763B2 (ja) 半導体装置
JP6405438B2 (ja) 半導体装置
US9099560B2 (en) Semiconductor device and manufacturing method thereof
JP6105918B2 (ja) 半導体装置の作製方法
JP6034125B2 (ja) 半導体装置、及び半導体装置の作製方法
JP5965696B2 (ja) 半導体装置及び半導体装置の作製方法
JP5939812B2 (ja) 半導体装置の作製方法
JP6148024B2 (ja) 半導体装置
JP6283710B2 (ja) 半導体装置の作製方法
JP5960430B2 (ja) 半導体装置の作製方法
JP6198403B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180621

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180710

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20181010