JP2014135495A - 半導体装置 - Google Patents

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Abstract

【課題】薄膜トランジスタの電気特性や信頼性はチャネル領域に不純物元素が拡散することで損なわれてしまう。アルミニウム原子が酸化物半導体層へ拡散し難い薄膜トランジスタを提供する。
【解決手段】インジウム、ガリウム、及び亜鉛を含む酸化物半導体層を有した薄膜トランジスタ１５０がアルミニウムを第１成分とする第１導電層（１１４ａ、１１４ｂ）と高融点金属材料からなる第２導電層（１１５ａ、１１５ｂ）を積層したソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）を有し、酸化物半導体層１１３が、前記第２導電層（１１５ａ、１１５ｂ）および酸化アルミニウムを第１成分とするバリア層（１１６ａ、１１６ｂ）と接することで、アルミニウム原子の酸化物半導体層１１３への拡散を抑制する。
【選択図】図１

Description

本発明の一態様はチャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、
ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例え
ば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部
品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、マトリクス状に配置された表示画素毎に薄膜トランジスタ（ＴＦＴ）からなるスイ
ッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置
や電気泳動式表示装置）が盛んに開発されている。アクティブマトリクス型の表示装置は
、画素（又は１ドット）毎にスイッチング素子が設けられており、単純マトリクス方式に
比べて画素密度が増えた場合に低電圧駆動できるので有利である。
また、チャネル形成領域に酸化物半導体膜を用いて薄膜トランジスタ（ＴＦＴ）などを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体膜としてＺｎＯを用いる薄膜トランジスタや、インジウム、ガリウム、及び亜鉛を含む
酸化物を用いる薄膜トランジスタをその例に挙げることができる。これらの酸化物半導体
膜を用いた薄膜トランジスタを透光性を有する基板上に形成し、画像表示装置のスイッチ
ング素子などに用いる技術が特許文献１、特許文献２などで開示されている。
また、種々の導電層が酸化物半導体を用いた薄膜トランジスタのソース電極層及びドレイ
ン電極層に用いられている。例えば、金属膜としてチタンと白金の積層膜（非特許文献１
）、透光性を有する導電膜としてインジウム（Ｉｎ）と亜鉛（Ｚｎ）を含む酸化物（非特
許文献２）、金属膜と透光性を有する導電膜の積層膜としてインジウム錫酸化物と金の積
層膜が（非特許文献３）が知られている。
一方、アルミニウム膜は導電性と加工性に優れており、また安価であるため、半導体素子
の配線材料への応用が盛んである。しかし、アルミニウム原子は拡散し易いため、単にア
ルミニウム膜を配線材料に用いると、ヒロック、エレクトロマイグレーション、ストレス
マイグレーションなど、アルミニウム原子の拡散に伴う不具合が生ずることが知られてい
る。特に、半導体素子の作製工程における熱処理は、アルミニウム原子の拡散を促進して
しまう。
そこで、アルミニウム原子の拡散を抑制するために、不純物を添加する方法や、タングス
テンやモリブデン等の高融点の金属材料を積層する方法が知られている。特に、隣接する
層との間に高融点の金属材料を挟む構造は、アルミニウム原子の拡散を抑制する手段とし
て有効である。このような高融点の金属材料の層はバリアメタル層と呼ばれている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ９０， ２６２１０６ （２００７） ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ９１， １１３５０５ （２００７） ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ９２， １３３５１２ （２００８）
チャネル形成領域にインジウム、ガリウム、及び亜鉛を含む酸化物半導体膜を用いる薄膜
トランジスタには、動作速度が速く、製造工程が比較的簡単であり、十分な信頼性である
ことが求められている。しかし、薄膜トランジスタの電気特性や信頼性はチャネル領域に
不純物元素が拡散することで損なわれてしまうことがある。
アルミニウムを主成分とする第１導電膜をソース電極層及びドレイン電極層に用いる場合
、第１導電膜とチャネル領域を形成する半導体層の間に高融点の金属材料からなる第２導
電膜を挟み込む構造にすれば、第２導電膜がバリア層として働き、アルミニウム原子がチ
ャネル領域に拡散する現象を防ぐことができる。
しかし、アルミニウムを主成分とする第１導電膜と高融点の金属材料からなる第２導電膜
の積層導電膜をエッチングしてソース電極層及びドレイン電極層を形成した場合、その端
部にはアルミニウムを第１成分とする第１導電層が露出してしまう。このソース電極層及
びドレイン電極層に酸化物半導体膜を積層すれば、端部に露出したアルミニウムを主成分
とした第１導電層と酸化物半導体膜が直に接触してしまう。また、アルミニウムを第１成
分とする第１導電層がチャネル領域を挟む構造になってしまう。この結果、アルミニウム
を主成分とした第１導電層の端部からインジウム、ガリウム、及び亜鉛を含む酸化物半導
体膜へアルミニウム原子が拡散し易くなるという問題が生じる。
また、インジウム、ガリウム、及び亜鉛を含む酸化物半導体を用いた半導体素子は、熱処
理により薄膜トランジスタ特性が改善する。（具体的には、オン電流が大きくなり、トラ
ンジスタ特性のバラツキが減少する。）そのため、インジウム、ガリウム、及び亜鉛を含
む酸化物半導体膜は形成後に熱処理を施すことが好ましいが、熱処理はアルミニウムを第
１成分とする第１導電層から酸化物半導体層へアルミニウム原子が熱拡散する現象を促進
してしまう。
本発明の一態様では、アルミニウムを第１成分とする第１導電層を有するソース電極層及
びドレイン電極層上にインジウム、ガリウム、及び亜鉛を含む酸化物半導体膜を積層した
薄膜トランジスタにおいて、前記第１導電層からアルミニウム原子が前記酸化物半導体層
へ拡散し難い薄膜トランジスタを提供することを課題とする。
また、アルミニウムを第１成分とする第１導電層を有するソース電極層及びドレイン電極
層上にインジウム、ガリウム、及び亜鉛を含む酸化物半導体膜を積層した薄膜トランジス
タにおいて、前記第１導電層からアルミニウム原子が前記酸化物半導体層へ拡散し難い薄
膜トランジスタの作製方法を提供することを課題とする。
本発明の一態様は、アルミニウムを第１成分とする第１導電層からアルミニウム原子がイ
ンジウム、ガリウム、及び亜鉛を含む酸化物半導体膜に拡散するのを防ぐためにバリア層
を設けた半導体装置およびその作成方法であり、ソース電極層及びドレイン電極層の端部
において、酸化処理されたアルミニウムを主成分とする層とインジウム、ガリウム、及び
亜鉛を含む酸化物半導体層が接する半導体装置およびその作製方法を含むことを要旨とす
る。
具体的には、導電層の端部に現れるアルミニウムを第１成分とする第１導電層を、意図的
に酸化してバリア層を形成する。なお、バリア層の膜厚は０より大で５ｎｍ以下であり、
緻密な非水和酸化アルミニウムを主成分とする。
本発明の一態様は、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層と、アルミニ
ウムを第１成分とする第１導電層と、高融点金属材料からなる第２導電層と、酸化アルミ
ニウムを第１成分とするバリア層を有し、第１導電層上に第２導電層が積層され、第１導
電層の端部にバリア層が形成され、酸化物半導体層が第２導電層又は前記バリア層と接し
て設けられた半導体装置である。
また、ゲート絶縁層と、ゲート絶縁層の一方の側に設けられたゲート電極層と、ゲート絶
縁層の他方の側に設けられた酸化物半導体層と、ゲート絶縁層に接しアルミニウムを第１
成分とする第１導電層と、第一導電層上に高融点金属材料からなる第２導電層が積層され
、第１導電層の端部に酸化アルミニウムを第１成分とするバリア層が設けられたソース電
極層及びドレイン電極層とを有し、酸化物半導体層が、第２導電層およびバリア層と接す
ることを特徴とする半導体装置である。
また、アルミニウムを第１成分とする第１導電層と、第１導電層上に高融点金属材料から
なる第２導電層が積層され、第１導電層の端部に酸化アルミニウムを第１成分とするバリ
ア層が設けられたソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層
の端部を覆う酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、酸化物半導体層
とゲート絶縁層を介してソース電極層及びドレイン電極層の端部に重畳するゲート電極層
とを有し、酸化物半導体層が、第２導電層およびバリア層と接することを特徴とする半導
体装置。
また、上記酸化アルミニウムを第１成分とするバリア層の厚さが０より大で５ｎｍ以下で
あることを特徴とする半導体装置である。
また、アルミニウムを第１成分とする第１導電層上に高融点金属材料からなる第２導電層
を積層したソース電極層及びドレイン電極層を形成し、前記ソース電極層及びドレイン電
極層の端部に露出した前記第１導電層を酸化処理して酸化アルミニウムを第１成分とする
バリア層を形成し、前記第２導電層および前記バリア層と接して、インジウム、ガリウム
、及び亜鉛を含む酸化物半導体層を積層することを特徴とする薄膜トランジスタの作成方
法である。
本発明の一態様により、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミ
ニウムを主成分とする第１導電層との間に高融点の金属材料からなる第２導電層もしくは
酸化アルミニウムを第１成分とするバリア層を形成するため、アルミニウム原子の酸化物
半導体層への拡散を抑制できる。特に、インジウム、ガリウム、及び亜鉛を含む酸化物半
導体層を熱処理しても、アルミニウム原子の酸化物半導体層への拡散を抑制できる。また
、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを第１成分とす
る第１導電層との間で生じる電食（電気化学的腐食ともいう）を防ぐことができる。よっ
て、信頼性のよい薄膜トランジスタを有する半導体装置を提供できる。
半導体装置を説明する上面図及び断面図。 薄膜トランジスタの作製工程を説明する断面図。 薄膜トランジスタの作製工程を説明する断面図。 半導体装置を説明する上面図及び断面図。 薄膜トランジスタの作製工程を説明する断面図。 薄膜トランジスタの作製工程を説明する断面図。 電子ペーパーの断面図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図１２に示すフリップフロップの接続構成を説明する図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明する上面図及び断面図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下
に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号
を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、薄膜トランジスタおよびその作製工程について、図１乃至図３を用い
て説明する。
図１には、本実施の形態の薄膜トランジスタを示す。図１（Ａ）は平面図であり、図１（
Ｂ）は図１（Ａ）におけるＱ１−Ｑ２で切断した断面図である。図１に示す薄膜トランジ
スタ１５０は、基板１００上にゲート電極層１１１が形成され、ゲート電極層１１１上に
ゲート絶縁膜１０２が形成され、アルミニウムを第１成分とする第１導電層（１１４ａ、
１１４ｂ）上に高融点金属材料によって形成される第２導電層（１１５ａ、１１５ｂ）を
積層したソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）が端部をゲート電極層
１１１に重畳してゲート絶縁膜１０２上に形成され、ソース電極層及びドレイン電極層の
高融点金属材料によって形成される第２導電層（１１５ａ、１１５ｂ）と、ソース電極層
及びドレイン電極層の端部にある酸化アルミニウムを第１成分とするバリア層（１１６ａ
、１１６ｂ）に接して、酸化物半導体層１１３がゲート電極層１１１に重畳して形成され
ている。
酸化物半導体層１１３はソース電極層及びドレイン電極層の高融点金属材料によって形成
される第２導電層（１１５ａ、１１５ｂ）と、ソース電極層及びドレイン電極層の端部に
ある酸化アルミニウムを第１成分とするバリア層（１１６ａ、１１６ｂ）に接している。
本実施の形態では、アルミニウムを第１成分とする第１導電層（１１４ａ、１１４ｂ）と
高融点の金属材料からなる第２導電層（１１５ａ、１１５ｂ）を積層したソース電極層及
びドレイン電極層（１１７ａ、１１７ｂ）の端部に酸化アルミニウムを第１成分とするバ
リア層（１１６ａ、１１６ｂ）を形成する。そのため酸化物半導体とアルミニウムを第１
成分とする第１導電層は互いに直接ふれていない。
本明細書中で酸化物半導体層に用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０
）で表記される薄膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製
する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数
の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａと
Ｆｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体にお
いて、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属
元素、又は該遷移金属の酸化物が含まれているものがある。本明細書においてはこの薄膜
をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の組成比は、成膜条件により変化する。ここでは、Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲット（組成比として、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：１：０．５）を用い、スパッタリング法でのアルゴンガス流量を４０ｓｃ
ｃｍとした条件を条件１とし、スパッタリング法でのアルゴンガス流量を１０ｓｃｃｍ、
酸素を５ｓｃｃｍとした条件を条件２とする。
誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ ： Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した代表的な酸
化物半導体膜の組成比は、条件１で成膜した場合はＩｎＧａ０．９５Ｚｎ０．４１Ｏ３．
３３であり、条件２で成膜した場合は、ＩｎＧａ０．９４Ｚｎ０．４０Ｏ３．３１である
。
また、測定方法をラザフォード後方散乱分析法（ＲＢＳ ： Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）に変えて定量化した代表的な
酸化物半導体膜の組成比は、条件１で成膜した場合はＩｎＧａ０．９３Ｚｎ０．４４Ｏ３
．４９であり、条件２で成膜した場合はＩｎＧａ０．９２Ｚｎ０．４５Ｏ３．８６である
。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、スパッタリング法で成膜した後、２０
０℃〜５００℃、代表的には３００〜４００℃で１０分〜１００分の熱処理を行っている
ため、アモルファス構造がＸ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）の
分析では観察される。
また、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層は光吸収が少なく光励起さ
れ難いため、チャネル形成領域をゲート電極層で覆って遮光する必要がない。すなわち、
チャネル形成領域において、ゲート電極層とソース電極層及びドレイン電極層の重なりを
減らすことができ、寄生容量を軽減できる。
図１（Ａ）、（Ｂ）の薄膜トランジスタ１５０の作製方法を図２及び図３を用いて説明す
る。
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミ
ノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基
板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック
基板等を用いることができる。例えば、成分比として酸化ホウ素（Ｂ２Ｏ３）よりも酸化
バリウム（ＢａＯ）を多く含み、歪み点が７３０℃以上のガラス基板を用いると好ましい
。酸化物半導体層を７００℃程度の高温で熱処理する場合でも、ガラス基板が歪まないで
済むからである。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適
用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍ
ｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５
０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５
世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５
００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１
６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３
０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法や
スパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層、又は積層で形成すればよい。
次に、ゲート電極層１１１を含むゲート配線と容量配線および端子部となる導電膜を成膜
する。導電膜は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成する
ことが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので
耐熱性導電性材料と組み合わせて形成する。耐熱性導電性材料としては、チタン（Ｔｉ）
、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオ
ジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物
で形成する。
また、透明導電膜でもよく、材料としてはインジウム錫酸化物、珪素もしくは酸化珪素を
含有したインジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛などを用いることもでき
る。
ゲート電極層１１１となる導電膜は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート
電極層１１１を含む配線層となる導電膜の厚さを３００ｎｍ以下とすることで、後に形成
される半導体膜や配線の段切れ防止が可能である。また、ゲート電極層１１１を含む配線
層となる導電膜の厚さを１５０ｎｍ以上とすることで、ゲート電極の抵抗を低減すること
が可能であり、大面積化が可能である。
次いで、本実施の形態における第１のフォトマスクを用いて形成したレジストマスクを使
い、基板上に形成された導電膜の不要な部分をエッチングして除去して配線及び電極（ゲ
ート電極層１１１を含むゲート配線、容量配線、及び端子）を形成する。このとき少なく
ともゲート電極層１１１の端部にテーパー形状が形成されるようにエッチングする。この
段階での段面図を図２（Ａ）に示す。
次にゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２として利用できる絶縁膜として
は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム、酸
化マグネシウム、窒化アルミニウム、酸化イットリウム、酸化ハフニウム、酸化タンタル
膜をその例に挙げることができる。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜
３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪
素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲とし
て酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が
１５〜２５原子％の範囲で含まれるものをいう。
ゲート絶縁膜は単層であっても、絶縁膜を２層または３層積層して形成してもよい。例え
ば、基板に接するゲート絶縁膜を窒化珪素膜、または窒化酸化珪素膜を用いて形成するこ
とで、基板とゲート絶縁膜の密着力が高まり、基板としてガラス基板を用いた場合、基板
からの不純物が酸化物半導体層１１３に拡散するのを防止することが可能であり、さらに
ゲート電極層１１１の酸化を防止できる。即ち、膜剥れを防止することができると共に、
後に形成される薄膜トランジスタの電気特性を向上させることができる。
また、ゲート絶縁膜１０２の厚さは５０〜２５０ｎｍとする。ゲート絶縁膜の厚さが５０
ｎｍ以上であると、ゲート電極層１１１を含む配線層の凹凸を被覆できるため好ましい。
ここでは、ゲート絶縁膜１０２としてプラズマＣＶＤ法またはスパッタリング法により１
００ｎｍの厚みの酸化珪素膜を成膜する。
ソース電極層及びドレイン電極層は低抵抗な導電性材料であるアルミニウムを主成分とす
る第１導電膜と高融点の金属材料からなる第２導電膜を積層した導電膜で形成され、高融
点の金属材料からなる第２導電膜は、第１導電膜と酸化物半導体膜の間に形成される。な
お、本実施の形態においては、第１導電層と第２導電層からなる二層構造のソース電極層
及びドレイン電極層としたが、アルミニウムを第１成分とする第１導電層が酸化物半導体
層と直接ふれない構成であれば、二層以上の積層膜であってもよい。例えば、アルミニウ
ムを第１成分とする第１導電層を、高融点金属材料によって形成される第２導電層および
第３導電層で挟んだ三層構造からなるソース電極層及びドレイン電極層を用いることもで
きる。
アルミニウムを主成分とする第１導電膜としては純アルミニウム（Ａｌ）を用いることも
できるが、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ
）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）、ニッケル、白金、銅、
金、銀、マンガン、炭素、又はシリコンなどの耐熱性向上元素若しくはヒロック防止元素
、又はこれらの元素を主成分とする合金材料もしくは化合物が添加されたアルミニウム合
金を用いる方が好ましい。
第２導電膜として用いる高融点の金属材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）
、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカ
ンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金か、上述した
元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
ソース電極層及びドレイン電極層となる導電膜は、スパッタリング法や真空蒸着法により
成膜する。ソース電極層及びドレイン電極層となる導電膜の厚みは、５０ｎｍ以上５００
ｎｍ以下が好ましい。５００ｎｍ以下とすることで、後に形成される半導体膜や配線の段
切れ防止に有効である。
次に、本実施の形態における第２のフォトマスクを用いて導電膜上にレジストマスクを形
成する。レジストマスクを用いて導電膜の不要な部分を選択的にエッチングして除去し、
高融点金属材料によって形成される第２導電層（１１５ａ、１１５ｂ）及びアルミニウム
を第１成分とする第１導電層（１１４ａ、１１４ｂ）の積層膜からなるソース電極層及び
ドレイン電極層（１１７ａ、１１７ｂ）を形成する。
なお、エッチングに伴いソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の端部
には、アルミニウムを第１成分とする第１導電層（１１４ａ、１１４ｂ）が現れる。この
段階での段面図を図２（Ｂ）に示す。すなわち、ソース電極層及びドレイン電極層（１１
７ａ、１１７ｂ）はアルミニウムを主成分とする第１導電膜と第２導電膜を積層した導電
膜で形成されているため、アルミニウムを主成分とする第１導電膜はソース電極層及びド
レイン電極層（１１７ａ、１１７ｂ）の端部の、特に側面部に現れる。
次にソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の端部に沿って露出したア
ルミニウムを第１成分とする第１導電層を酸化処理し、酸化アルミニウムを第１成分とす
るバリア層（１１６ａ、１１６ｂ）を形成する。酸化アルミニウムを第１成分とするバリ
ア層の厚みは０より大で５ｎｍ以下であり、好ましくは非水和酸化膜である。非水和酸化
膜は水分を含まない緻密な膜である。仮に水分を含んでいても、水分が少ないほうが、汚
染不純物の侵入を防ぐ膜として好適である。なお、バリア層の厚みはバリア層の表面に鉛
直な方向で、アルミニウムを第１成分とする第１導電層との界面までの平均長さとする。
この段階での段面図を図２（Ｃ）に示す。また、図２（Ｃ）のように、酸化処理により形
成したバリア層は第２導電層の端部より外側にはみ出す場合がある。この場合、ソース電
極層１１７ａの導電部と、ドレイン電極層１１７ｂの導電部の距離をチャネル長とする。
非水和酸化膜は金属膜を酸化して形成する。酸化の方法としては、酸素プラズマ処理、紫
外光を伴うオゾン処理、もしくは過酸化水素水処理を挙げることができる。これらの処理
は単独でおこなっても良いし、組み合わせて行うこともできる。また、アルミニウム原子
の拡散を抑制するバリア層が形成できれば、酸化に限らない。他の処理方法としては、例
えば窒化処理により、窒化アルミニウムをバリア層として形成することもできる。
なお、酸化処理の後、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）を大気に
さらすことなく連続して酸化物半導体膜を成膜するのが望ましい。連続成膜することで、
水蒸気などの大気成分や大気中に浮遊する不純物元素やゴミによる汚染がない積層界面を
形成できるので、薄膜トランジスタ特性のばらつきを低減できる。
次に、酸化物半導体膜をソース電極及びドレイン電極（１１７ａ、１１７ｂ）上に成膜す
る。
ここでは、直径８インチのインジウム、ガリウム及び亜鉛を含む酸化物半導体ターゲット
（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とター
ゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アル
ゴン又は酸素雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽
減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜の膜厚は、５ｎｍ〜２０
０ｎｍとする。本実施の形態では酸化物半導体膜の膜厚は１００ｎｍとする。
酸化物半導体膜は、酸素が過剰な雰囲気で成膜し多くの酸素を酸化物半導体膜中に含ませ
る。具体的には、酸化物半導体膜の成膜条件を酸素雰囲気下（又は酸素ガス流量がアルゴ
ンガス流量以上であってその比が１：１以上）とする。多くの酸素を酸化物半導体膜中に
含ませることによって、導電率を低くすることができる。また、多くの酸素を酸化物半導
体膜中に含ませることによってオフ電流の低減を図ることができるため、オン・オフ比の
高い薄膜トランジスタを得ることができる。
次に、本実施の形態における第３のフォトマスクを用いてレジストマスクを形成し、エッ
チングにより不要な部分を除去してインジウム、ガリウム及び亜鉛を含む酸化物半導体層
１１３を形成する。インジウム、ガリウム及び亜鉛を含む酸化物半導体層１１３のエッチ
ングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
ここではＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要な部分
を除去してインジウム、ガリウム及び亜鉛を含む酸化物半導体層１１３を形成する。
以上の工程でインジウム、ガリウム及び亜鉛を含む酸化物半導体層１１３をチャネル形成
領域とする薄膜トランジスタ１５０が作製できる。この段階での断面図を図３（Ａ）に示
した。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体を用いた薄膜トランジスタは、２０
０℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここで
は炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。なお、熱処理は窒素雰囲
気下に限られるものではなく、大気中もしくは酸素雰囲気下であってもよい。この熱処理
によりインジウム、ガリウム及び亜鉛を含む酸化物半導体膜の原子レベルの再配列が行わ
れる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理
（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、酸化物半導体膜
の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
さらに、酸化物半導体層１１３にプラズマ処理を行ってもよい。プラズマ処理を行うこと
により、酸化物半導体層１１３のエッチングによるダメージを回復することができる。プ
ラズマ処理はＯ２、またはＮ２Ｏ、好ましくは酸素を含むＮ２、酸素を含むＨｅ、または
酸素を含むＡｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、ＣＦ４を加
えた雰囲気下で行ってもよい。なお、プラズマ処理は、無バイアスで行うことが好ましい
。
次に、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層１１３を覆う保護絶縁膜１
０９を形成する。保護絶縁膜１０９はスパッタリング法などを用いて得られる窒化珪素膜
、酸化珪素膜、酸化窒化珪素膜などを用いることができる。
次に、本実施の形態における第４のフォトマスクを用いてレジストマスクを形成し、エッ
チングにより、保護絶縁膜１０９をエッチングして、ドレイン電極層１１７ｂに達するコ
ンタクトホール１２５を形成する。この段階での断面図を図３（Ｂ）に示す。
次に、ゲート電極層１１１、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）に
次ぐ第三の導電層を形成する。本発明の一態様の半導体装置を表示装置に適用する場合、
第三の導電層は表示装置の画素電極や配線や端子部になる。
ここでは、第三の導電層として透明導電膜を成膜する。透明導電膜の材料としては、酸化
インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。このような
材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残
渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金
（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
次に、本実施の形態における第５のフォトマスクを用いてレジストマスクを形成し、不要
な部分をエッチングして除去して第三の導電層１２８を形成する。この段階での断面図を
図３（Ｃ）に示す。
以上の方法で、図１に示す本発明の一態様のボトムゲート型薄膜トランジスタを作製する
。本実施の形態で形成した薄膜トランジスタは、インジウム、ガリウム、及び亜鉛を含む
酸化物半導体層とアルミニウムを主成分とする第１導電層との間に高融点の金属材料から
なる第２導電層もしくは酸化アルミニウムを第１成分とするバリア層を形成するため、ア
ルミニウム原子の酸化物半導体層への拡散を抑制できる。特に、インジウム、ガリウム、
及び亜鉛を含む酸化物半導体層を熱処理しても、アルミニウム原子の酸化物半導体層への
拡散を抑制できる。また、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアル
ミニウムを第１成分とする第１導電層との間で生じる電食（電気化学的腐食ともいう）を
防ぐことができる。よって、信頼性のよい薄膜トランジスタを有する半導体装置を提供で
きる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる薄膜トランジスタおよびその作製工程につい
て、図４乃至図６を用いて説明する。
図４には、実施の形態１とは異なる実施の形態を示す。図４（Ａ）は平面図であり、図４
（Ｂ）は図４（Ａ）におけるＱ１−Ｑ２で切断した断面図である。
図４に示す薄膜トランジスタ１５１は、アルミニウムを第１成分とする第１導電層（１１
４ａ、１１４ｂ）上に高融点金属材料によって形成される第２導電層（１１５ａ、１１５
ｂ）を積層したソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）が基板１００上
に形成され、ソース電極層及びドレイン電極層の高融点金属材料によって形成される第２
導電層（１１５ａ、１１５ｂ）と、ソース電極層及びドレイン電極層の端部にある酸化ア
ルミニウムを第１成分とするバリア層（１１６ａ、１１６ｂ）に接して、酸化物半導体層
１１３が形成され、酸化物半導体層１１３を覆うゲート絶縁膜１０２が形成され、ゲート
絶縁膜１０２を介してソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の端部に
重畳するゲート電極層１１１が形成されている。
本発明の一態様では、アルミニウムを第１成分とする第１導電層（１１４ａ、１１４ｂ）
と高融点の金属材料からなる第２導電層（１１５ａ、１１５ｂ）を積層したソース電極層
及びドレイン電極層（１１７ａ、１１７ｂ）の端部に酸化アルミニウムを第１成分とする
バリア層（１１６ａ、１１６ｂ）が形成されている。そのため酸化物半導体とアルミニウ
ムを第１成分とする第１導電層は互いに直接ふれていない。
図４（Ａ）、（Ｂ）の薄膜トランジスタ１５１の作製方法を図５及び図６を用いて説明す
る。
基板上に低抵抗な導電性材料であるアルミニウムを主成分とする第１導電膜上に、高融点
の金属材料からなる第２導電膜を積層して、ソース電極層及びドレイン電極層となる導電
膜を形成する。なお、基板、アルミニウムを主成分とする第１導電膜、及び高融点の金属
材料からなる第２導電膜は、実施の形態１と同様の材料を用いることができる。
ここでは、スパッタリング法で第１導電膜と第２導電膜を積層した。次に、本実施の形態
における第１のフォトマスクを用いて形成したレジストマスクを使い、基板１００上に形
成された導電膜の不要な部分をエッチングして除去して配線及び電極（ソース電極層及び
ドレイン電極層（１１７ａ、１１７ｂ）を含む信号線、容量配線、及び端子）を形成する
。このとき少なくともソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の端部に
テーパー形状が形成されるようにエッチングする。また、ここで形成した電極層の端部に
はアルミニウムを第１成分とする第１導電層が露出する。なお、この段階での段面図を図
５（Ａ）に示す。
次にソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の端部に露出したアルミニ
ウムを第１成分とする第１導電層を実施の形態１と同様に酸化処理し、酸化アルミニウム
を第１成分とするバリア層（１１６ａ、１１６ｂ）を形成する。酸化アルミニウムを第１
成分とするバリア層の厚みは０より大で５ｎｍ以下であり、非水和酸化膜である。この段
階での段面図を図５（Ｂ）に示す。
次に、酸化物半導体膜をソース電極及びドレイン電極（１１７ａ、１１７ｂ）上に成膜す
る。酸化物半導体膜は、アルミニウムを第１成分とする第１導電層を酸化処理した後、大
気にさらすことなく連続して成膜するのが望ましい。連続成膜することで、水蒸気などの
大気成分や大気中に浮遊する不純物元素やゴミによる汚染がない積層界面を形成できるの
で、薄膜トランジスタ特性のばらつきを低減できる。
ここでは、酸化物半導体膜としてインジウム、ガリウム及び亜鉛を含む酸化物半導体を用
い、実施の形態１と同様に酸素が過剰な雰囲気で成膜し多くの酸素を酸化物半導体膜中に
含ませる。多くの酸素を酸化物半導体膜中に含ませることによってオフ電流の低減を図る
ことができるため、オン・オフ比の高い薄膜トランジスタを得ることができる。また、本
実施の形態では酸化物半導体膜の膜厚は１００ｎｍとする。
次に、本実施の形態における第２のフォトマスクを用いてレジストマスクを形成し、エッ
チングにより不要な部分を除去してインジウム、ガリウム及び亜鉛を含む酸化物半導体層
１１３を形成する。酸化物半導体層１１３のエッチングは、ウェットエッチングに限定さ
れずドライエッチングを用いてもよい。
ここでは実施の形態１と同様にＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチン
グにより、不要な部分を除去してインジウム、ガリウム及び亜鉛を含む酸化物半導体層１
１３を形成する。この段階での断面図を図５（Ｃ）に示す。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体を用いた薄膜トランジスタは、２０
０℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここで
は炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。なお、熱処理は窒素雰囲
気下に限られるものではなく、大気中もしくは酸素雰囲気下であってもよい。この熱処理
によりインジウム、ガリウム及び亜鉛を含む酸化物半導体膜の原子レベルの再配列が行わ
れる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理
（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、酸化物半導体膜
の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
ゲート絶縁膜を形成する前に、酸化物半導体層１１３にプラズマ処理を行ってもよい。プ
ラズマ処理を行うことにより、エッチングによる酸化物半導体層１１３のダメージを回復
することができる。プラズマ処理はＯ２、Ｎ２Ｏ、好ましくは酸素を含むＮ２、Ｈｅ、Ａ
ｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気下
で行ってもよい。なお、プラズマ処理は、無バイアスで行うことが好ましい。
次にゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２としては、実施の形態１と同様
のものを用いることができ、また単層であっても、絶縁膜を２層または３層積層して形成
してもよい。ここでは、ゲート絶縁膜１０２としてスパッタリング法により１００ｎｍの
厚みの酸化珪素膜を成膜する。
次に、ゲート電極層１１１となる導電膜を成膜する。導電膜は実施の形態１と同様の材料
を用いることができる。
次いで、本実施の形態における第３のフォトマスクを用いて形成したレジストマスクを使
い、導電膜の不要な部分をエッチングして除去してゲート電極層１１１を形成する。以上
の工程でインジウム、ガリウム及び亜鉛を含む酸化物半導体層１１３をチャネル形成領域
とする薄膜トランジスタ１５１が作製できる。この段階での段面図を図６（Ａ）に示す。
次に、薄膜トランジスタ１５１を覆う保護絶縁膜１０９を形成する。保護絶縁膜１０９は
スパッタリング法などを用いて得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜などを
用いることができる。
次に、本実施の形態における第４のフォトマスクを用いて形成したレジストマスクにより
、保護絶縁膜１０９およびゲート絶縁膜１０２をエッチングして、ドレイン電極層１０７
ｂに達するコンタクトホール１２５を形成する。この段階での断面図を図６（Ｂ）に示す
。
次に、ゲート電極層１１１、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）に
次ぐ第三の導電層を形成する。本発明の一態様の半導体装置を表示装置に適用する場合、
第三の導電層は表示装置の画素電極や配線や端子部になる。
ここでは、第三の導電層として透明導電膜を成膜する。透明導電膜の材料としては、酸化
インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。このような
材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残
渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金
（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
次に、本実施の形態における第５のフォトマスクを用いて形成したレジストマスクにより
、不要な部分をエッチングして除去して第三の導電層１２８を形成する。この段階での断
面図を図６（Ｃ）に示す。
以上の方法で、図４に示す本発明の一態様の順スタガ型薄膜トランジスタを作製する。本
実施の形態で形成した薄膜トランジスタは、インジウム、ガリウム、及び亜鉛を含む酸化
物半導体層とアルミニウムを主成分とする第１導電層との間に高融点の金属材料からなる
第２導電層もしくは酸化アルミニウムを第１成分とするバリア層を形成するため、アルミ
ニウム原子の酸化物半導体層への拡散を抑制できる。特に、インジウム、ガリウム、及び
亜鉛を含む酸化物半導体層を熱処理しても、アルミニウム原子の酸化物半導体層への拡散
を抑制できる。また、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニ
ウムを第１成分とする第１導電層との間で生じる電食（電気化学的腐食ともいう）を防ぐ
ことができる。よって、信頼性のよい薄膜トランジスタを有する半導体装置を提供できる
。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の一例である表示装置として電子ペーパ
ーの例を示す。
図７は、本発明の一態様を適用した表示装置の例としてアクティブマトリクス型の電子ペ
ーパーを示す。表示装置に用いられる薄膜トランジスタ５８１としては、実施の形態１又
は実施の形態２と同様に作製でき、アルミニウム原子の酸化物半導体層への拡散が抑制さ
れた信頼性のよい薄膜トランジスタである。
図７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイスト
ボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用い、電極層である
第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を
生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はソース電極層又はドレイン電極層によって第１の電極層５８７
と、絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８
７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周り
に液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形
粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図７参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成分とする第
１導電層との間に、高融点の金属材料からなる第２電極層もしくは酸化アルミニウムを第
１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を抑制した実
施の形態１又は実施の形態２に記載の薄膜トランジスタは信頼性が高い。信頼性が高い薄
膜トランジスタを搭載した電子ペーパーは表示装置として信頼性が高い。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の一例である表示装置において、同一基
板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例に
ついて図８乃至図１３を用いて以下に説明する。
同一基板上に配置する薄膜トランジスタは、実施の形態１又は実施の形態２と同様に形成
する。また、実施の形態１又は実施の形態２と同様の方法で形成した薄膜トランジスタは
ｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
本発明の一態様の半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロッ
ク図の一例を図８（Ａ）に示す。図８（Ａ）に示す表示装置は、基板５３００上に表示素
子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０
２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有す
る。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。
また、実施の形態２と同様の方法で形成できる薄膜トランジスタは、ｎチャネル型ＴＦＴ
であり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図９を用いて説明する。
図９に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０
２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２
１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第
１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜ト
ランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５
６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１
＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２
＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓ
ｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに
、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていること
が望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿
ＭとはＦＰＣなどを介して接続するとよい。
次に、図９に示した信号線駆動回路の動作について、図１０のタイミングチャートを参照
して説明する。なお、図１０のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されて
いる場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は
、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割
されている。さらに、図９の信号線駆動回路は、他の行の走査線が選択されている場合で
も図１０と同様の動作をする。
なお、図１０のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジ
スタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０
３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について
示している。
なお、図１０のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラ
ンジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６
０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される
信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１
＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋
１とする。
図１０に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３
ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃ
がオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜
トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２
では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ
及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力
されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力さ
れる。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１
の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。この
とき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６
０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図９の信号線駆動回路は、１ゲート選択期間を３つに分割することで、
１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力すること
ができる。したがって、図９の信号線駆動回路は、ドライバＩＣ５６０１が形成される基
板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすること
ができる。接続数が約１／３になることによって、図９の信号線駆動回路は、信頼性、歩
留まりなどを向上できる。
なお、図９のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択
期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力す
ることができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
別の例として、図１１のタイミングチャートに示すように、１つの選択期間をプリチャー
ジ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に
分割してもよい。さらに、図１１のタイミングチャートは、ｉ行目の走査線Ｇｉが選択さ
れるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３
ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄
膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２
１＿Ｊに入力される信号５８２１＿Ｊを示している。図１１に示すように、プリチャージ
期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３
ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入
力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トラン
ジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−
１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の
薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄
膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔ
ａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される
。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄
膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき
、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを
介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ
５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５
６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第
３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１１のタイミングチャートを適用した図９の信号線駆動回路は、サブ
選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできるた
め、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１１において、
図１０と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有す
る部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１２及び図１３を用い
て説明する。
図１２にシフトレジスタの回路構成を示す。図１２に示すシフトレジスタは、フリップフ
ロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、
第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力さ
れて動作する。
図１２のシフトレジスタの接続関係について説明する。図１２のシフトレジスタは、ｉ段
目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのう
ちいずれか一）は、図１３に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に
接続され、図１３に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され
、図１３に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１３に示
した第６の配線５５０６が第５の配線５７１５に接続される。
また、図１３に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線
５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、
図１３に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図１３に示す第１の配線５５０１は第
１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１３に示す第
２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
次に、図１２に示すフリップフロップの詳細について、図１３に示す。図１３に示すフリ
ップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、
第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トラン
ジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及
び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、
第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トラン
ジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、
第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型
トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回
ったとき導通状態になるものとする。
次に、図１３に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され
、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲ
ート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０
１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでも
よい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線
と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を、実施の形態２と同様の方法で形成できるｎ
チャネル型ＴＦＴのみをつかって作製することも可能である。実施の形態２と同様の方法
で形成できるｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動
周波数を高くすることが可能となる。例えば、実施の形態２と同様の方法で形成できるｎ
チャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることが出来るため、フレ
ーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出
来る。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。
また、本発明の一態様を適用した半導体装置の一例であるアクティブマトリクス型発光表
示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため
、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置
のブロック図の一例を図８（Ｂ）に示す。
図８（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する
画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆
動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４
０３とを有する。
図８（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合
、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態とな
る。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積
階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動
させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する
期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図８（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを
配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力され
る信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配
線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している
例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号と
を、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素
が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用
いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に
入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動
回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態２と同様の方法で形成できるｎ
チャネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ
読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利
点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半
減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態２と同様の方法で
形成できる薄膜トランジスタによって得られるアクティブマトリクス基板を用いることが
できる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成分とする第
１導電層との間に、高融点の金属材料からなる第２導電層もしくは酸化アルミニウムを第
１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を抑制した実
施の形態１又は実施の形態２に記載の薄膜トランジスタは信頼性が高い。以上の工程によ
り、アルミニウム原子の酸化物半導体層への拡散を抑制した信頼性のよい薄膜トランジス
タを搭載した信頼性の高い表示装置を作製することができる。なお、本実施の形態は、他
の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本発明の一態様の薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆
動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができ
る。また、本発明の一態様の薄膜トランジスタを駆動回路の一部または全体を、画素部と
同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一態様は、該表
示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素
電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態で
あっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、本発明の一態様の半導体装置の一形態に相当する液晶表示パネルの外
観及び断面について、図１４を用いて説明する。図１４（Ａ）は、第１の基板４００１上
に形成された、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを
主成分とする第１導電層との間に、高融点の金属材料からなる第２導電層もしくは酸化ア
ルミニウムを第１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡
散を抑制した電気特性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１
３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図
であり、図１４（Ｂ）は、図１４（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１４（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１４（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１４（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタ４０１０、４０１１は、アルミニウム原子の酸化物半導体層への拡散を
抑制した信頼性のよい薄膜トランジスタに相当し、実施の形態１又は実施の形態２に示す
薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４
０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステ
ルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と導電性粒子を介し
て電気的に接続される。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
なお本実施の形態は透過型液晶表示装置の例であるが、本発明の一態様は反射型液晶表示
装置でも半透過型液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１又は実施の形態２で得られた薄膜トラン
ジスタを保護膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１
）で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気
などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパ
ッタリング法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸
化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミ
ニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタリング
法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタリング法を用いて酸化珪素膜を形成する。保護膜として酸化
珪素膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロ
ック防止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、ここでは、絶縁層４０２０の
二層目として、スパッタリング法を用いて窒化珪素膜を形成する。保護膜として窒化珪素
膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性
を変化させることを抑制することができる。
また、保護膜を形成した後に、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層の
アニール（３００℃〜４００℃）を行ってもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性
を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス
）等を用いることができる。シロキサン系樹脂は、置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０
２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場
合、ベークする工程で同時に、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層の
アニール（３００℃〜４００℃）を行ってもよい。絶縁層４０２１の焼成工程とインジウ
ム、ガリウム、及び亜鉛を含む酸化物半導体層のアニールを兼ねることで効率よく半導体
装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１４においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図１５は、本発明の一態様を適用して作製されるＴＦＴ基板２６００を用いて半導体装置
として液晶表示モジュールを構成する一例を示している。
図１５は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などを用いることができる。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成分とする第
１導電層との間に、高融点の金属材料からなる第２導電層もしくは酸化アルミニウムを第
１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を抑制した実
施の形態１又は実施の形態２に記載の薄膜トランジスタは信頼性が高い。信頼性の高い薄
膜トランジスタを用いて、以上の工程により、信頼性の高い液晶表示パネルを作製するこ
とができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置として発光表示装置の例を示す。表示装
置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を
用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物で
あるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は
無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１６は、本発明の一態様を適用した半導体装置の例としてデジタル時間階調駆動を適用
可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は、実施の形態１又は実施の形態２で示したインジウム、ガリウム、及び亜鉛を含む酸化
物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ
用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１６と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１６に示す画素構成は、これに限定されない。例えば、図１６に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１７を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１７（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１または実施の形態２で示す薄膜トランジスタと同様に作製でき、インジウム、
ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成分とする第１導電層との
間に、高融点の金属材料からなる第２導電層もしくは酸化アルミニウムを第１成分とする
バリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を抑制した信頼性の高い薄
膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、本発明の一態様の画素構成は
どの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図１７（Ａ）を用いて説明する。
図１７（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１７（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして
発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を
全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて
形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１７（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１７（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図１７（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極７０１５上を覆うように、光を反射または遮蔽するた
めの遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図１７（Ａ）の場合と同
様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしそ
の膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０
ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして
発光層７０１４は、図１７（Ａ）と同様に、単数の層で構成されていても、複数の層が積
層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はな
いが、図１７（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる
。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜
に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１７（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１７（Ｃ）を用いて説明する。図１７（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１７（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１７（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１７（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１７（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１７に示した構成に限定されるものではなく、
本発明の一態様の技術的思想に基づく各種の変形が可能である。
次に、本発明の一態様の半導体装置の一形態に相当する発光表示パネル（発光パネルとも
いう）の外観及び断面について、図１８を用いて説明する。図１８は、第１の基板上に形
成された、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成
分とする第１導電層との間に、高融点の金属材料からなる第２導電層もしくは酸化アルミ
ニウムを第１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を
抑制した電気特性の高い薄膜トランジスタ及び発光素子を、第２の基板との間にシール材
によって封止した、パネルの上面図であり、図１８（Ｂ）は、図１８（Ａ）のＨ−Ｉにお
ける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１８（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、インジウム、ガリウム、及び亜鉛を含む酸化物
半導体層とアルミニウムを主成分とする第１導電層との間に、高融点の金属材料からなる
第２導電層もしくは酸化アルミニウムを第１成分とするバリア層を設け、酸化物半導体層
へのアルミニウム原子の拡散を抑制した電気特性の高い薄膜トランジスタであって、実施
の形態１又は実施の形態２に示す薄膜トランジスタを適用することができる。本実施の形
態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタであ
る。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒
素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１８の構成に
限定されない。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成分とする第
１導電層との間に、高融点の金属材料からなる第２導電層もしくは酸化アルミニウムを第
１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を抑制した実
施の形態１又は実施の形態２に記載の薄膜トランジスタは信頼性が高い。このように、ア
ルミニウム原子の酸化物半導体層への拡散を抑制した信頼性のよい薄膜トランジスタを搭
載することで、信頼性の高い表示装置を作製することができる。なお、本実施の形態は、
他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本発明の一態様の表示装置は、電子ペーパーとして適用することができる。電子ペーパー
は、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例
えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の
車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電
子機器の一例を図１９、図２０に示す。
図１９（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適用
した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩
れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成
としてもよい。
また、図１９（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適
用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えるこ
とができる。また表示も崩れることなく安定した画像が得られる。なお、車内ポスターは
無線で情報を送受信できる構成としてもよい。
また、図２０は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２０では表示部２７０５）に文章を表示し、左側の表示部
（図２０では表示部２７０７）に画像を表示することができる。
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成分とする第
１導電層との間に、高融点の金属材料からなる第２導電層もしくは酸化アルミニウムを第
１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を抑制した実
施の形態１又は実施の形態２に記載の薄膜トランジスタは信頼性が高い。アルミニウム原
子の酸化物半導体層への拡散を抑制した信頼性のよい薄膜トランジスタを搭載することで
、信頼性の高い表示装置を作製することができる。
（実施の形態８）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
図２１（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２１（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２２（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明の
一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図２２（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図２２（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
図２２（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。
図２３は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００
１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、
スピーカ１００５、マイク１００６などを備えている。
図２３に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入
力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００
２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
インジウム、ガリウム、及び亜鉛を含む酸化物半導体層とアルミニウムを主成分とする第
１導電層との間に、高融点の金属材料からなる第２導電層もしくは酸化アルミニウムを第
１成分とするバリア層を設け、酸化物半導体層へのアルミニウム原子の拡散を抑制した実
施の形態１又は実施の形態２に記載の薄膜トランジスタは信頼性が高い。このように、ア
ルミニウム原子の酸化物半導体層への拡散を抑制した信頼性のよい薄膜トランジスタを搭
載することで、信頼性の高い電子機器を作製することができる。
１００ 基板
１０２ ゲート絶縁膜
１０９ 保護絶縁膜
１１１ ゲート電極層
１１３ 酸化物半導体層
１１７ａ ソース電極層
１１７ｂ ドレイン電極層
１２５ コンタクトホール
１２８ 導電層
１５０ 薄膜トランジスタ
１５１ 薄膜トランジスタ
５８１ 薄膜トランジスタ
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (7)

  1. 第１の導電層と、前記第１の導電層上の第２の導電層と、を有する電極を形成する工程と、
    前記第１の導電層の端部を酸化する工程と、
    前記端部に接する領域を有する酸化物半導体層を形成する工程と、
    前記酸化物半導体層に対し、Ｎ２Ｏを有する雰囲気中でプラズマ処理を行う工程と、を有することを特徴とする半導体装置の作製方法。
  2. 第１の導電層と、前記第１の導電層上の第２の導電層と、を有する電極を形成する工程と、
    前記第１の導電層の端部を酸化する工程と、
    前記端部に接する領域を有する酸化物半導体層を形成する工程と、
    前記酸化物半導体層に対し、Ｎ２Ｏを有する雰囲気中でプラズマ処理を行う工程と、
    前記酸化物半導体層上に絶縁膜を形成する工程と、を有し、
    前記絶縁膜は、窒化珪素、酸化珪素、又は酸化窒化珪素を有することを特徴とする半導体装置の作製方法。
  3. 請求項１又は２において、
    前記電極を形成する工程の前に、ゲート電極を形成する工程と、ゲート絶縁膜を形成する工程と、を有することを特徴とする半導体装置の作製方法。
  4. 請求項１乃至３のいずれか一において、
    前記酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを有することを特徴とする半導体装置の作製方法。
  5. 請求項１乃至４のいずれか一において、
    前記第１の導電層は、Ａｌを有することを特徴とする半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一において、
    前記第２の導電層は、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、又はＳｃから選ばれた少なくとも一の金属を有することを特徴とする半導体装置の作製方法。
  7. 請求項１乃至６のいずれか一において、
    前記酸化工程は、酸素プラズマ処理、紫外光を用いたオゾン処理、又は過酸化水素水処理を用いて行われることを特徴とする半導体装置の作製方法。
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CN (2) CN101728433A (ja)
TW (1) TWI487119B (ja)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5213421B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 酸化物半導体薄膜トランジスタ
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW202115917A (zh) * 2008-11-07 2021-04-16 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI506795B (zh) * 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101368392B1 (ko) * 2008-12-12 2014-03-04 엘지디스플레이 주식회사 전기영동 표시소자의 실재 경화장치 및 이를 이용한 전기영동 표시소자 제조방법
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
KR101402294B1 (ko) * 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR20170076818A (ko) * 2009-11-13 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟 및 그 제작 방법 및 트랜지스터
WO2011058882A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and manufacturing method thereof, and transistor
WO2011058865A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devi ce
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2011070901A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN109390215B (zh) * 2009-12-28 2023-08-15 株式会社半导体能源研究所 制造半导体装置的方法
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011132590A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101700882B1 (ko) 2010-05-20 2017-02-01 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터
WO2011145467A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145634A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120000499A (ko) * 2010-06-25 2012-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
US20120032172A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256012A (ja) * 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
JP5658978B2 (ja) * 2010-11-10 2015-01-28 株式会社ジャパンディスプレイ 薄膜トランジスタ回路基板及びその製造方法
JP5912467B2 (ja) * 2010-12-10 2016-04-27 株式会社半導体エネルギー研究所 光電変換回路及び表示装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5888990B2 (ja) * 2011-01-12 2016-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI602303B (zh) * 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101909704B1 (ko) * 2011-02-17 2018-10-19 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
JP5429718B2 (ja) 2011-03-08 2014-02-26 合同会社先端配線材料研究所 酸化物半導体用電極、その形成方法
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9190526B2 (en) * 2011-04-18 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor, display panel, and method for fabricating thin film transistor
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
KR101793048B1 (ko) * 2011-06-28 2017-11-21 삼성디스플레이 주식회사 평판표시장치용 백플레인 및 그의 제조방법
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
KR101890774B1 (ko) * 2011-12-27 2018-08-23 엘지디스플레이 주식회사 유기전계발광 표시장치
TWI450398B (zh) * 2011-12-30 2014-08-21 Hon Hai Prec Ind Co Ltd 薄膜電晶體
WO2013108326A1 (ja) * 2012-01-17 2013-07-25 パナソニック株式会社 薄膜トランジスタアレイ装置及びそれを用いたｅｌ表示装置
US8969867B2 (en) * 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5963458B2 (ja) * 2012-01-31 2016-08-03 キヤノン株式会社 発光装置、画像形成装置及び撮像装置
US9786793B2 (en) * 2012-03-29 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer including regions with different concentrations of resistance-reducing elements
CN102645807B (zh) * 2012-04-10 2015-08-26 深超光电（深圳）有限公司 液晶显示面板阵列基板及其制造方法
KR20130117558A (ko) 2012-04-18 2013-10-28 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법
KR102069158B1 (ko) * 2012-05-10 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
KR102148850B1 (ko) * 2013-01-21 2020-08-28 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 장치
US8835236B2 (en) 2013-02-08 2014-09-16 Chunghwa Picture Tubes, Ltd. Oxide semiconductor thin film transistor and method for manufacturing the same
JP6101357B2 (ja) * 2013-10-09 2017-03-22 シャープ株式会社 半導体装置およびその製造方法
KR102248645B1 (ko) * 2013-12-02 2021-05-04 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
US9960280B2 (en) 2013-12-26 2018-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102166898B1 (ko) 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102188690B1 (ko) 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
KR102194823B1 (ko) 2014-03-06 2020-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법
KR102197854B1 (ko) 2014-05-13 2021-01-05 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법
CN104241392B (zh) 2014-07-14 2017-07-14 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、显示基板和显示设备
KR102333759B1 (ko) 2015-01-07 2021-12-01 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
CN104733542A (zh) 2015-03-24 2015-06-24 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制备方法及阵列基板
KR102304103B1 (ko) 2015-04-02 2021-09-23 삼성디스플레이 주식회사 박막 트랜지스터 표시판, 액정 표시 장치 및 그 제조 방법
KR102293123B1 (ko) * 2015-04-08 2021-08-24 삼성디스플레이 주식회사 박막 트랜지스터, 유기 발광 표시 장치, 유기 발광 표시 장치의 제조 방법
JP6725335B2 (ja) * 2016-06-20 2020-07-15 株式会社ジャパンディスプレイ 半導体装置
CN106098559A (zh) * 2016-06-21 2016-11-09 北京大学深圳研究生院 一种底栅共平面型金属氧化物薄膜晶体管的制备方法
WO2018016456A1 (en) * 2016-07-20 2018-01-25 Ricoh Company, Ltd. Field-effect transistor, method for producing the same, display element, image display device, and system
JP2018022879A (ja) 2016-07-20 2018-02-08 株式会社リコー 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR102561188B1 (ko) * 2016-09-22 2023-07-28 삼성디스플레이 주식회사 표시장치
CN107170832A (zh) * 2017-06-14 2017-09-15 华南理工大学 一种氧化物薄膜晶体管及其制备方法
US10224382B2 (en) * 2017-07-25 2019-03-05 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Method for manufacturing an OLED display screen integrated with touch function
JP6960807B2 (ja) * 2017-08-31 2021-11-05 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP2019078862A (ja) * 2017-10-24 2019-05-23 シャープ株式会社 アクティブマトリクス基板およびその製造方法
US10727284B2 (en) * 2018-11-15 2020-07-28 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Method of fabricating organic light-emitting diode touch display screen
US20220302312A1 (en) * 2019-09-20 2022-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device
CN110828578B (zh) * 2019-10-16 2022-11-08 Tcl华星光电技术有限公司 薄膜晶体管及其制备方法与显示装置
US11444025B2 (en) * 2020-06-18 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and fabrication method thereof
KR20220010622A (ko) * 2020-07-16 2022-01-26 삼성디스플레이 주식회사 표시 장치
CN114028726B (zh) * 2021-11-09 2024-03-08 固安翌光科技有限公司 一种发光装置及可穿戴光疗仪

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232401A (ja) * 1993-02-04 1994-08-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002289865A (ja) * 2001-03-27 2002-10-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004273614A (ja) * 2003-03-06 2004-09-30 Sharp Corp 半導体装置およびその製造方法
US20070023750A1 (en) * 2004-03-12 2007-02-01 Chiang Hai Q Semiconductor device
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007142196A (ja) * 2005-11-18 2007-06-07 Idemitsu Kosan Co Ltd 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2007193267A (ja) * 2006-01-23 2007-08-02 Toppan Printing Co Ltd 薄膜トランジスタ装置及びその製造方法及び薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP3591061B2 (ja) * 1995-06-13 2004-11-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW486512B (en) * 1999-12-01 2002-05-11 Lg Philips Lcd Co Ltd Method of manufacturing a substrate for electronic device by using etchant and electronic device having the substrate
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003036707A1 (fr) * 2001-10-22 2003-05-01 Mitsubishi Gas Chemical Company, Inc. Procede de gravure pour film lamine en aluminium-molybdene
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
CN1251012C (zh) * 2002-08-30 2006-04-12 Nec液晶技术株式会社 液晶显示装置的制造方法
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004253511A (ja) * 2003-02-19 2004-09-09 Hitachi Displays Ltd 表示装置
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005092122A (ja) * 2003-09-19 2005-04-07 Nec Corp 薄膜トランジスタ基板及びその製造方法
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102867855B (zh) * 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2008514019A (ja) * 2004-09-21 2008-05-01 フリースケール セミコンダクター インコーポレイテッド 半導体デバイス及び同デバイスを形成する方法
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN102945857B (zh) * 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US20060110842A1 (en) * 2004-11-23 2006-05-25 Yuh-Hwa Chang Method and apparatus for preventing metal/silicon spiking in MEMS devices
JP5089037B2 (ja) * 2004-12-03 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870404B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) * 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5089139B2 (ja) * 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100685841B1 (ko) * 2005-12-09 2007-02-22 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그의 제조 방법
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US8900970B2 (en) * 2006-04-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a flexible substrate
TWI304267B (en) * 2006-05-18 2008-12-11 Au Optronics Corp Method for forming tft array substrate
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7875559B2 (en) * 2007-01-09 2011-01-25 Electronics And Telecommunications Research Institute Method of manufacturing P-type ZnO semiconductor layer using atomic layer deposition and thin film transistor including the P-type ZnO semiconductor layer
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5171178B2 (ja) * 2007-09-13 2013-03-27 富士フイルム株式会社 イメージセンサ及びその製造方法
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US9666719B2 (en) * 2008-07-31 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI469354B (zh) * 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
WO2010029859A1 (en) * 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101657957B1 (ko) * 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232401A (ja) * 1993-02-04 1994-08-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002289865A (ja) * 2001-03-27 2002-10-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20070194315A1 (en) * 2001-03-27 2007-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Fabrication Method Thereof
JP2004273614A (ja) * 2003-03-06 2004-09-30 Sharp Corp 半導体装置およびその製造方法
US20070023750A1 (en) * 2004-03-12 2007-02-01 Chiang Hai Q Semiconductor device
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007142196A (ja) * 2005-11-18 2007-06-07 Idemitsu Kosan Co Ltd 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2007193267A (ja) * 2006-01-23 2007-08-02 Toppan Printing Co Ltd 薄膜トランジスタ装置及びその製造方法及び薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置

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