KR20170059944A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
박막 트랜지스터의 전기 특성이나 신뢰성은 채널 영역에 불순물 원소가 확산함으로써 손상되어 버린다. 알루미늄 원자가 산화물 반도체층으로 확산하기 어려운 박막 트랜지스터를 제공한다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 가진 박막 트랜지스터(150)가 알루미늄을 포함하는 제 1 도전층(114a, 114b)과 고융점 금속 재료로 이루어지는 제 2 도전층(115a, 115b)을 적층한 소스 전극층 및 드레인 전극층(117a, 117b)을 가지고, 산화물 반도체층(113)이, 상기 제 2 도전층(115a, 115b) 및 산화알루미늄을 포함하는 배리어층(116a, 116b)과 접함으로써, 알루미늄 원자의 산화물 반도체층(113)으로의 확산을 억제한다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 가진 박막 트랜지스터(150)가 알루미늄을 포함하는 제 1 도전층(114a, 114b)과 고융점 금속 재료로 이루어지는 제 2 도전층(115a, 115b)을 적층한 소스 전극층 및 드레인 전극층(117a, 117b)을 가지고, 산화물 반도체층(113)이, 상기 제 2 도전층(115a, 115b) 및 산화알루미늄을 포함하는 배리어층(116a, 116b)과 접함으로써, 알루미늄 원자의 산화물 반도체층(113)으로의 확산을 억제한다.
Description
본 발명의 일 형태는 채널 형성 영역에 산화물 반도체막을 사용한 박막 트랜지스터(이하, TFT라고 함)로 구성된 회로를 가지는 반도체 장치 및 그 제조 방법에 관한 것이다. 예를 들어, 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 가지는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
또, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 매트릭스 형상으로 배치된 표시 화소마다 박막 트랜지스터(TFT)로 이루어지는 스위칭 소자를 형성한 액티브 매트릭스형의 표시 장치(액정 표시 장치나 발광 표시 장치나 전기 영동식 표시 장치)가 활발하게 개발되고 있다. 액티브 매트릭스형의 표시 장치는, 화소(또는 1도트)마다 스위칭 소자가 형성되어 있고, 단순 매트릭스 방식과 비교하여 화소 밀도가 증가한 경우에 저전압 구동할 수 있으므로 유리하다.
또한, 채널 형성 영역에 산화물 반도체막을 사용하여 박막 트랜지스터(TFT) 등을 제조하여, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 끌고 있다. 예를 들어, 산화물 반도체막으로서 ZnO를 사용하는 박막 트랜지스터나, 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 박막 트랜지스터를 그 예로 들 수 있다. 이들의 산화물 반도체막을 사용한 박막 트랜지스터를 투광성을 가지는 기판 위에 형성하여, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1, 특허문헌 2 등에서 개시되어 있다.
또, 여러 가지의 도전층이 산화물 반도체를 사용한 박막 트랜지스터의 소스 전극층 및 드레인 전극층에 사용되고 있다. 예를 들어, 금속막으로서 티타늄과 백금의 적층막(비특허문헌 1), 투광성을 가지는 도전막으로서 인듐(In)과 아연(Zn)을 포함하는 산화물(비특허문헌 2), 금속막과 투광성을 가지는 도전막의 적층막으로서 인듐주석 산화물과 금의 적층막(비특허문헌 3)이 알려져 있다.
한편, 알루미늄막은 도전성과 가공성이 우수하고, 또한 저렴하기 때문에, 반도체 소자의 배선 재료로의 응용이 활발하다. 그러나, 알루미늄 원자는 쉽게 확산하기 때문에, 단지 알루미늄막을 배선 재료에 사용하면, 힐록(hillock), 일렉트로 마이그레이션, 스트레스 마이그레이션 등, 알루미늄 원자의 확산에 따른 불량이 생기는 것이 알려져 있다. 특히, 반도체 소자의 제조 공정에 있어서의 열 처리는, 알루미늄 원자의 확산을 촉진하여 버린다.
그래서, 알루미늄 원자의 확산을 억제하기 위해서, 불순물을 첨가하는 방법이나, 텅스텐이나 몰리브덴 등의 고융점의 금속 재료를 적층하는 방법이 알려져 있다. 특히, 인접하는 층과의 사이에 고융점의 금속 재료를 끼우는 구조는, 알루미늄 원자의 확산을 억제하는 수단으로서 유효하다. 이러한 고융점의 금속 재료의 층은 배리어 메탈층이라고 부른다.
[선행 기술 문헌]
[특허문헌]
[특허문헌 1] 일본 공개특허공보 2007-l23861호
[특허문헌 2] 일본 공개특허공보 2007-96055호
[비특허문헌]
[비특허문헌 1] APPLIED PHYSICS LETTERS 90, 262106(2007)
[비특허문헌 2] APPLIED PHYSICS LETTERS 91, 113505(2007)
[비특허문헌 3] APPLIED PHYSICS LETTERS 92, 133512(2008)
채널 형성 영역에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 사용하는 박막 트랜지스터에는, 동작 속도가 빠르고, 제조 공정이 비교적 간단하며, 충분한 신뢰성을 가진 것이 요구된다. 그러나, 박막 트랜지스터의 전기 특성이나 신뢰성은 채널 영역에 불순물 원소가 확산함으로써 손상되는 경우가 있다.
알루미늄을 주성분으로 하는 제 1 도전막을 소스 전극층 및 드레인 전극층에 사용하는 경우, 제 1 도전막과 채널 영역을 형성하는 반도체층의 사이에 고융점의 금속 재료로 이루어지는 제 2 도전막을 끼우는 구조로 하면, 제 2 도전막이 배리어층으로서 작용하고, 알루미늄 원자가 채널 영역으로 확산하는 현상을 막을 수 있다.
그러나, 알루미늄을 주성분으로 하는 제 1 도전막과 고융점의 금속 재료로 이루어지는 제 2 도전막의 적층 도전막을 에칭하여 소스 전극층 및 드레인 전극층을 형성한 경우, 그 단부에는 알루미늄을 포함하는 제 1 도전층이 노출되어 버린다. 이 소스 전극층 및 드레인 전극층에 산화물 반도체막을 적층하면, 단부에 노출한 알루미늄을 주성분으로 한 제 1 도전층과 산화물 반도체막이 바로 접촉하여 버린다. 또한, 알루미늄을 포함하는 제 1 도전층이 채널 영역을 끼우는 구조가 되어 버린다. 이 결과, 알루미늄을 주성분으로 한 제 1 도전층의 단부로부터 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막으로 알루미늄 원자가 확산하기 쉬워진다는 문제가 생긴다.
또, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체를 사용한 반도체 소자는, 열처리에 의해 박막 트랜지스터 특성이 개선된다.(구체적으로는, 온 전류가 커지고, 트랜지스터 특성의 편차가 감소함.) 따라서, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막은 형성 후에 열처리를 행하는 것이 바람직하지만, 열처리는 알루미늄을 포함하는 제 1 도전층으로부터 산화물 반도체층으로 알루미늄 원자가 열 확산하는 현상을 촉진하여 버린다.
본 발명의 일 형태에서는, 알루미늄을 포함하는 제 1 도전층을 가지는 소스 전극층 및 드레인 전극층 위에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 적층한 박막 트랜지스터에 있어서, 상기 제 1 도전층으로부터 알루미늄 원자가 상기 산화물 반도체층으로 확산하기 어려운 박막 트랜지스터를 제공하는 것을 과제로 한다.
또, 알루미늄을 포함하는 제 1 도전층을 가지는 소스 전극층 및 드레인 전극층 위에 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막을 적층한 박막 트랜지스터에 있어서, 상기 제 1 도전층으로부터 알루미늄 원자가 상기 산화물 반도체층으로 확산하기 어려운 박막 트랜지스터의 제조 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 알루미늄을 포함하는 제 1 도전층으로부터 알루미늄 원자가 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체막으로 확산하는 것을 막기 위해서 배리어층을 형성한 반도체 장치 및 그 작성 방법이며, 소스 전극층 및 드레인 전극층의 단부에 있어서, 산화 처리된 알루미늄을 주성분으로 하는 층과 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층이 접하는 반도체 장치 및 그 제조 방법을 포함하는 것을 요지로 한다.
구체적으로는, 도전층의 단부에 나타나는 알루미늄을 포함하는 제 1 도전층을, 의도적으로 산화하여 배리어층을 형성한다. 또, 배리어층의 막 두께는 0보다 크고 5nm 이하이며, 치밀한 비수화 산화알루미늄을 주성분으로 한다.
본 발명의 일 형태는, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과, 알루미늄을 포함하는 제 1 도전층과, 고융점 금속 재료로 이루어지는 제 2 도전층과, 산화알루미늄을 포함하는 배리어층을 가지고, 제 1 도전층 위에 제 2 도전층이 적층되고, 제 1 도전층의 단부에 배리어층이 형성되고, 산화물 반도체층이 제 2 도전층 또는 상기 배리어층과 접하여 형성된 반도체 장치이다.
또한, 게이트 절연층과, 게이트 절연층의 한쪽에 형성된 게이트 전극층과, 게이트 절연층의 다른쪽에 형성된 산화물 반도체층과, 게이트 절연층에 접하여 알루미늄을 포함하는 제 1 도전층과, 제 1 도전층 위에 고융점 금속 재료로 이루어지는 제 2 도전층이 적층되고, 제 1 도전층의 단부에 산화알루미늄을 포함하는 배리어층이 형성된 소스 전극층 및 드레인 전극층을 가지고, 산화물 반도체층이, 제 2 도전층 및 배리어층과 접하는 것을 특징으로 하는 반도체 장치이다.
또한, 알루미늄을 포함하는 제 1 도전층과, 제 1 도전층 위에 고융점 금속 재료로 이루어지는 제 2 도전층이 적층되고, 제 1 도전층의 단부에 산화알루미늄을 포함하는 배리어층이 형성된 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층의 단부를 덮는 산화물 반도체층과, 산화물 반도체층을 덮는 게이트 절연층과, 산화물 반도체층과 게이트 절연층을 개재하여 소스 전극층 및 드레인 전극층의 단부에 중첩하는 게이트 전극층을 가지고, 산화물 반도체층이, 제 2 도전층 및 배리어층과 접하는 것을 특징으로 하는 반도체 장치.
또, 상기 산화알루미늄을 포함하는 배리어층의 두께가 0보다 크고 5nm 이하인 것을 특징으로 하는 반도체 장치이다.
또, 알루미늄을 포함하는 제 1 도전층 위에 고융점 금속 재료로 이루어지는 제 2 도전층을 적층한 소스 전극층 및 드레인 전극층을 형성하고, 상기 소스 전극층 및 드레인 전극층의 단부에 노출한 상기 제 1 도전층을 산화 처리하여 산화알루미늄을 포함하는 배리어층을 형성하고, 상기 제 2 도전층 및 상기 배리어층과 접하고, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 적층하는 것을 특징으로 하는 박막 트랜지스터의 작성 방법이다.
본 발명의 일 형태에 의해, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 포함하는 배리어층을 형성하기 때문에, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제할 수 있다. 특히, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 열처리하여도, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제할 수 있다. 또한, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 포함하는 제 1 도전층의 사이에서 생기는 전식(電食; 전기 화학적 부식이라고도 함)을 막을 수 있다. 따라서, 신뢰성이 좋은 박막 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치를 설명하는 상면도 및 단면도.
도 2는 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 3은 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 4는 반도체 장치를 설명하는 상면도 및 단면도.
도 5는 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 6은 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 7은 전자 페이퍼의 단면도.
도 8은 반도체 장치의 블록도를 설명하는 도면.
도 9는 신호선 구동 회로의 구성을 설명하는 도면.
도 10은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 11은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 12는 시프트 레지스터의 구성을 설명하는 도면.
도 13은 도 12에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 14는 반도체 장치를 설명하는 상면도 및 단면도.
도 l5는 반도체 장치를 설명하는 단면도.
도 16은 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18은 반도체 장치를 설명하는 상면도 및 단면도.
도 19는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 20은 전자서적의 일 예를 도시하는 외관도.
도 21은 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 22는 유기기(遊技機)의 예를 도시하는 외관도.
도 23은 휴대전화기의 일 예를 도시하는 외관도.
도 2는 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 3은 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 4는 반도체 장치를 설명하는 상면도 및 단면도.
도 5는 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 6은 박막 트랜지스터의 제조 공정을 설명하는 단면도.
도 7은 전자 페이퍼의 단면도.
도 8은 반도체 장치의 블록도를 설명하는 도면.
도 9는 신호선 구동 회로의 구성을 설명하는 도면.
도 10은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 11은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 12는 시프트 레지스터의 구성을 설명하는 도면.
도 13은 도 12에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 14는 반도체 장치를 설명하는 상면도 및 단면도.
도 l5는 반도체 장치를 설명하는 단면도.
도 16은 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18은 반도체 장치를 설명하는 상면도 및 단면도.
도 19는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 20은 전자서적의 일 예를 도시하는 외관도.
도 21은 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 22는 유기기(遊技機)의 예를 도시하는 외관도.
도 23은 휴대전화기의 일 예를 도시하는 외관도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되지 않는다. 또, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 박막 트랜지스터 및 그 제조 공정에 대하여, 도 1 내지 도 3을 사용하여 설명한다.
도 1에는, 본 실시형태의 박막 트랜지스터를 도시한다. 도 1a는 평면도이며, 도 1b는 도 1a에 있어서의 Q1-Q2로 절단한 단면도다. 도 1에 도시하는 박막 트랜지스터(150)는, 기판(100) 위에 게이트 전극층(111)이 형성되고, 게이트 전극층(111) 위에 게이트 절연막(102)이 형성되고, 알루미늄을 포함하는 제 1 도전층(114a, 114b) 위에 고융점 금속 재료에 의해 형성되는 제 2 도전층(115a, 115b)을 적층한 소스 전극층 및 드레인 전극층(117a, 117b)이 단부를 게이트 전극층(111)에 중첩하여 게이트 절연막(102) 위에 형성되고, 소스 전극층 및 드레인 전극층의 고융점 금속 재료에 의해 형성되는 제 2 도전층(115a, 115b)과, 소스 전극층 및 드레인 전극층의 단부에 있는 산화알루미늄을 포함하는 배리어층(116a,116b)에 접하고, 산화물 반도체층(113)이 게이트 전극층(111)에 중첩하여 형성되어 있다.
산화물 반도체층(113)은 소스 전극층 및 드레인 전극층의 고융점 금속 재료에 의해 형성되는 제 2 도전층(115a, 115b)과, 소스 전극층 및 드레인 전극층의 단부에 있는 산화알루미늄을 포함하는 배리어층(116a, 116b)에 접하고 있다.
본 실시형태에서는, 알루미늄을 포함하는 제 1 도전층(114a, 114b)과 고융점의 금속 재료로 이루어지는 제 2 도전층(115a, 115b)을 적층한 소스 전극층 및 드레인 전극층(117a, 117b)의 단부에 산화알루미늄을 포함하는 배리어층(116a, 116b)을 형성한다. 따라서 산화물 반도체와 알루미늄을 포함하는 제 1 도전층은 서로 직접 닿지 않고 있다.
본 명세서 중에서 산화물 반도체층에 사용하는 산화물 반도체는, InMO3(ZnO)m(m>O)으로 표기되는 박막을 형성하여, 그 박막을 반도체층으로서 사용한 박막 트랜지스터를 제조한다. 또, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 이외의 변이 금속 원소, 또는 상기 변이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에 있어서는 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
In-Ga-Zn-O계 비단결정막의 조성비는, 성막 조건에 따라 변화된다. 여기에서는, In2O3:Ga2O3:ZnO=1:1:1로 한 타겟(조성비로서, In:Ga:Zn=1:1:0.5)을 사용하고, 스퍼터링법에서의 아르곤 가스 유량을 40sccm으로 한 조건을 조건 1로 하고 스퍼터링법에서의 아르곤 가스 유량을 1Osccm, 산소를 5sccm으로 한 조건을 조건 2로 한다.
유도 결합 플라즈마 질량 분석법(ICP-MS: Inductively Coupled Plasma Mass Spectrometry)에 의해 측정한 대표적인 산화물 반도체막의 조성비는, 조건 1에서 성막한 경우는 InGa0 .95Zn0 .41O3 .33이며, 조건 2로 성막한 경우는, InGa0 .94ZnO .40O3 .3l 이다.
또, 측정 방법을 러더포드 후방 산란 분석법(RBS: Rutherford Backscattering Spectrometry로 바꾸어 정량화한 대표적인 산화물 반도체막의 조성비는, 조건 1로 성막한 경우는 InGa0 .93Zn0 .44O3 .49이며, 조건 2로 성막한 경우는 InGa0.92Zn0.45O3.86이다.
In-Ga-Zn-O계 비단결정막의 결정 구조는, 스퍼터링법으로 성막한 후, 200℃ 내지 500℃, 대표적으로는 300℃ 내지 400℃에서 10분 내지 100분의 열처리를 하고 있기 때문에, 아모퍼스 구조가 X선 회절(XRD: X-ray diffraction)의 분석에서는 관찰된다.
또, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층은 광 흡수가 적고 광여기되기 어렵기 때문에, 채널 형성 영역을 게이트 전극층으로 덮어 차광할 필요가 없다. 즉, 채널 형성 영역에 있어서, 게이트 전극층과 소스 전극층 및 드레인 전극층의 중첩을 감소할 수 있고, 기생 용량을 경감할 수 있다.
도 1a, 1b의 박막 트랜지스터(150)의 제조 방법을 도 2 및 도 3을 사용하여 설명한다.
기판(100)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트유리, 또는 알루미노실리케이트 유리 등, 퓨전법이나 플로트법으로 제조되는 무알칼리 유리 기판, 세라믹 기판 외에, 본 제조 공정의 처리 온도를 견딜 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 예를 들어, 성분비로서 산화 붕소(B2O3)보다도 산화바륨(BaO)을 많이 포함하고, 변형점이 730℃ 이상인 유리 기판을 사용하면 바람직하다. 산화물 반도체층을 700℃ 정도의 고온으로 열처리하는 경우라도, 유리 기판이 변형되지 않아도 되기 때문이다. 또한, 스텐레스 합금 등의 금속기판의 표면에 절연막을 형성한 기판을 적용하여도 좋다. 기판(100)이 마더 유리인 경우, 기판의 크기는, 제 1 세대(320mm×400mm), 제 2 세대(400mm×500mm), 제 3 세대(550mm×650mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1000mm×1200mm 또는 1100mm×1250mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1900mm×2200mm), 제 8 세대(2160mm×2460mm), 제 9 세대(2400mm×2800mm, 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등을 사용할 수 있다.
또한 기판(100) 위에 하지막으로서 절연막을 형성하여도 좋다. 하지막으로서는, CVD법이나 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막의 단층, 또는 적층으로 형성하면 좋다.
다음에, 게이트 전극층(111)을 포함하는 게이트 배선과 용량 배선 및 단자부가 되는 도전막을 성막한다. 도전막은, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, Al 단체에서는 내열성이 부족하고, 또 부식되기 쉬운 등의 문제점이 있기 때문에 내열성 도전성 재료로 조합하여 형성한다. 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
또한, 투명 도전막이라도 좋고, 재료로서는 인듐주석 산화물, 규소 또는 산화규소를 함유한 인듐주석 산화물, 인듐아연 산화물, 산화아연 등을 사용할 수도 있다.
게이트 전극층(111)이 되는 도전막은 두께 50nm 이상 300nm 이하로 형성한다. 게이트 전극층(111)을 포함하는 배선층이 되는 도전막의 두께를 300nm 이하로 함으로써, 후에 형성되는 반도체막이나 배선의 단절(段切) 방지가 가능하다. 또한, 게이트 전극층(111)을 포함하는 배선층이 되는 도전막의 두께를 150nm 이상으로 함으로써, 게이트 전극의 저항을 저감할 수 있고, 대면적화가 가능하다.
계속해서, 본 실시형태에 있어서의 제 1 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여, 기판 위에 형성된 도전막의 불필요한 부분을 에칭하여 제거하고 배선 및 전극(게이트 전극층(111)을 포함하는 게이트 배선, 용량 배선, 및 단자)을 형성한다. 이 때 적어도 게이트 전극층(111)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 단면도를 도 2a에 도시한다.
다음에 게이트 절연막(102)을 형성한다. 게이트 절연막(102)으로서 이용할 수 있는 절연막으로서는, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄, 산화마그네슘, 질화알루미늄, 산화이트륨, 산화하프늄, 산화탄탈막을 그 예로 들 수 있다.
여기서는, 산화질화규소막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, 농도 범위로서 산소가 55 내지 65atoms%, 질소가 1 내지 20atoms%, Si가 25 내지 35atoms%, 수소가 0.1 내지 10atoms%의 범위로 포함되는 것을 말한다. 또한, 질화산화규소막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 농도 범위로서 산소가 15 내지 30atoms%, 질소가 20 내지 35atoms%, Si가 25 내지 35atoms%, 수소가 15 내지 25atoms%의 범위로 포함되는 것을 말한다.
게이트 절연막은 단층이거나, 절연막을 2층 또는 3층 적층하여 형성하여도 좋다. 예를 들어, 기판에 접하는 게이트 절연막을 질화규소막, 또는 질화산화규소막을 사용하여 형성함으로써, 기판과 게이트 절연막의 밀착력이 향상되고, 기판으로서 유리 기판을 사용한 경우, 기판으로부터의 불순물이 산화물 반도체층(113)으로 확산하는 것을 방지할 수 있고, 또한 게이트 전극층(111)의 산화를 방지할 수 있다. 즉, 막 박리를 방지할 수 있는 동시에, 후에 형성되는 박막 트랜지스터의 전기 특성을 향상시킬 수 있다.
또, 게이트 절연막(102)의 두께는 50 내지 250nm로 한다. 게이트 절연막의 두께가 50nm 이상이면, 게이트 전극층(111)을 포함하는 배선층 요철을 피복할 수 있기 때문에 바람직하다.
여기서는, 게이트 절연막(102)으로서 플라즈마 CVD법 또는 스퍼터링법에 의해 100nm의 두께의 산화규소막을 성막한다.
소스 전극층 및 드레인 전극층은 저저항인 도전성 재료인 알루미늄을 주성분으로 하는 제 1 도전막과 고융점의 금속 재료로 이루어지는 제 2 도전막을 적층한 도전막으로 형성되고, 고융점의 금속 재료로 이루어지는 제 2 도전막은, 제 1 도전막과 산화물 반도체막의 사이에 형성된다. 또, 본 실시형태에 있어서는, 제 1 도전층과 제 2 도전층으로 이루어지는 2층 구조의 소스 전극층 및 드레인 전극층으로 하였지만, 알루미늄을 포함하는 제 1 도전층이 산화물 반도체층과 직접 접촉하지 않는 구성이면, 이층 이상의 적층막이라도 좋다. 예를 들어, 알루미늄을 포함하는 제 1 도전층을, 고융점 금속 재료에 의해 형성되는 제 2 도전층 및 제 3 도전층으로 끼운 3층 구조로 이루어지는 소스 전극층 및 드레인 전극층을 사용할 수도 있다.
알루미늄을 주성분으로 하는 제 1 도전막으로서는 순알루미늄(Al)을 사용할 수도 있지만, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐), 니켈, 백금, 구리, 금, 은, 망간, 탄소, 또는 실리콘 등의 내열성 향상 원소 또는 힐록 방지 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물이 첨가된 알루미늄 합금을 사용하는 쪽이 바람직하다.
제 2 도전막으로서 사용하는 고융점의 금속 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
소스 전극층 및 드레인 전극층이 되는 도전막은, 스퍼터링법이나 진공 증착법에 의해 성막한다. 소스 전극층 및 드레인 전극층이 되는 도전막의 두께는, 50nm 이상 500nm 이하가 바람직하다. 500nm 이하로 함으로써, 후에 형성되는 반도체막이나 배선의 단절 방지에 유효하다.
다음에, 본 실시형태에 있어서의 제 2 포토 마스크를 사용하여 도전막 위에 레지스트 마스크를 형성한다. 레지스트 마스크를 사용하여 도전막의 불필요한 부분을 선택적으로 에칭하여 제거하고, 고융점 금속 재료에 의해 형성되는 제 2 도전층(115a, 115b) 및 알루미늄을 포함하는 제 1 도전층(114a, 114b)의 적층막으로 이루어지는 소스 전극층 및 드레인 전극층(117a, 117b)을 형성한다.
또, 에칭에 따라 소스 전극층 및 드레인 전극층(117a, 117b)의 단부에는, 알루미늄을 포함하는 제 1 도전층(114a, 114b)이 나타난다. 즉, 소스 전극층 및 드레인 전극층(117a, 117b)은 알루미늄을 주성분으로 하는 제 1 도전막과 제 2 도전막을 적층한 도전막으로 형성되어 있기 때문에, 알루미늄을 주성분으로 하는 제 1 도전막은 소스 전극층 및 드레인 전극층(117a, 117b)의 단부의, 특히 측면부에 나타난다. 이 단계에서의 단면도를 도 2b에 도시한다.
다음에 소스 전극층 및 드레인 전극층(117a, 117b)의 단부를 따라서 노출된 알루미늄을 포함하는 제 1 도전층을 산화 처리하고, 산화알루미늄을 포함하는 배리어층(116a, 116b)을 형성한다. 산화알루미늄을 포함하는 배리어층의 두께는 0보다 크고 5nm 이하이며, 바람직하게는 비수화산화막이다. 비수화 산화막은 수분을 포함하지 않은 치밀한 막이다. 가령 수분을 포함하고 있어도, 수분이 적은 쪽이, 오염 불순물의 침입을 막는 막으로서 적합하다. 또, 배리어층의 두께는 배리어층의 표면과 연직인 방향에서, 알루미늄을 포함하는 제 1 도전층과의 계면까지의 평균 길이로 한다. 이 단계에서의 단면도를 도 2c에 도시한다. 또한, 도 2c와 같이, 산화 처리에 의해 형성한 배리어층은 제 2 도전층의 단부로부터 외측으로 튀어나오는 경우가 있다. 이 경우, 소스 전극층(117a)의 도전부와, 드레인 전극층(117b)의 도전부의 거리를 채널 길이로 한다.
비수화 산화막은 금속막을 산화하여 형성한다. 산화 방법으로서는, 산소 플라즈마 처리, 자외광을 수반하는 오존 처리, 또는 과산화수소수 처리를 들 수 있다. 이들의 처리는 단독으로 행하여도 좋고, 조합하여 행할 수도 있다. 또한, 알루미늄 원자의 확산을 억제하는 배리어층을 형성할 수 있다면, 산화에 한정되지 않는다. 다른 처리 방법으로서는, 예를 들어 질화 처리에 의해, 질화알루미늄을 배리어층으로서 형성할 수도 있다.
또, 산화 처리 후, 소스 전극층 및 드레인 전극층(117a, 117b)을 대기에 노출시키지 않고 연속적으로 산화물 반도체막을 성막하는 것이 바람직하다. 연속 성막 하는 것으로, 수증기 등의 대기성분이나 대기중에 부유하는 불순물 원소나 먼지에 의한 오염이 없는 적층 계면을 형성할 수 있으므로, 박막 트랜지스터 특성의 편차를 저감할 수 있다.
다음에, 산화물 반도체막을 소스 전극 및 드레인 전극(117a, 117b) 위에 성막한다.
여기서는, 직경 8인치의 인듐, 갈륨 및 아연을 포함하는 산화물 반도체 타겟(조성비로서, In2O3:Ga2O3:ZnO=1:1:1)을 사용하여, 기판과 타겟 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기하에서 성막한다. 또, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감시킬 수 있고, 막 두께분포도 균일하게 되므로 바람직하다. 산화물 반도체막의 막 두께는, 5nm 내지 200nm로 한다. 본 실시형태에서는 산화물 반도체막의 막 두께는 100nm로 한다.
산화물 반도체막은, 산소가 과잉한 분위기에서 성막하여 많은 산소를 산화물 반도체막 중에 포함시킨다. 구체적으로는, 산화물 반도체막의 성막 조건을 산소 분위기하(또는 산소 가스 유량이 아르곤 가스 유량 이상이며 그 비가 1:1 이상)로 한다. 많은 산소를 산화물 반도체막 중에 포함시킴으로써, 도전율을 낮게 할 수 있다. 또한, 많은 산소를 산화물 반도체막 중에 포함시킴으로써 오프 전류의 저감을 도모할 수 있기 때문에, 온·오프비가 높은 박막 트랜지스터를 얻을 수 있다.
다음에, 본 실시형태에 있어서의 제 3 포토 마스크를 사용하여 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층(113)을 형성한다. 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층(113)의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.
여기서는 ITO07N(Kanto Chemical Co., Inc. 제조)을 사용한 웨트 에칭에 의해, 불필요한 부분을 제거하여 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층(113)을 형성한다.
이상의 공정에서 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층(113)을 채널 형성 영역으로 하는 박막 트랜지스터(150)를 제조할 수 있다. 이 단계에서의 단면도를 도 3a에 도시한다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체를 사용한 박막 트랜지스터는, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 하는 것이 바람직하다. 여기에서는 노(爐)에 넣고, 질소 분위기하에서 350℃, 1시간의 열처리를 한다. 또, 열처리는 질소 분위기하에 한정되지 않고, 대기중 또는 산소 분위기하라도 좋다. 이 열처리에 의해 인듐, 갈륨 및 아연을 포함하는 산화물 반도체막의 원자 수준의 재배열이 행하여진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기에서의 열처리(광어닐도 포함함)는 중요하다. 또, 열처리를 하는 타이밍은, 산화물 반도체막의 성막 후라면 특히 한정되지 않으며, 예를 들어 화소 전극 형성 후에 행하여도 좋다.
또, 산화물 반도체층(113)에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행함으로써, 산화물 반도체층(113)의 에칭에 의한 대미지를 회복할 수 있다. 플라즈마 처리는 O2, 또는 N2O, 바람직하게는 산소를 포함하는 N2, 산소를 포함하는 He, 또는 산소를 포함하는 Ar 분위기하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4를 가한 분위기하에서 행하여도 좋다. 또, 플라즈마 처리는, 무바이어스로 행하는 것이 바람직하다.
다음에, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층(113)을 덮는 보호 절연막(109)을 형성한다. 보호 절연막(109)은 스퍼터링법 등을 사용하여 얻어지는 질화규소막, 산화규소막, 산화질화규소막 등을 사용할 수 있다.
다음에, 본 실시형태에 있어서의 제 4 포토 마스크를 형성하고, 에칭에 의해, 보호 절연막(109)을 에칭하여, 드레인 전극층(107b)에 달하는 콘택트 홀(125)을 형성한다. 이 단계에서의 단면도를 도 3b에 도시한다.
다음에, 게이트 전극층(111), 소스 전극층 및 드레인 전극층(117a, 117b)에 이어서 제 3 도전층을 형성하는 본 발명의 일 형태의 반도체 장치를 표시 장치에 적용하는 경우, 제 3 도전층은 표시 장치의 화소 전극이나 배선이나 단자부가 된다.
여기서는, 제 3 도전층으로서 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화인듐 산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 본 실시형태에 있어서의 제 5 포토 마스크를 사용하여 레지스트 마스크를 형성하고, 불필요한 부분을 에칭하여 제거하여 제 3 도전층(128)을 형성한다. 이 단계에서의 단면도를 도 3c에 도시한다.
이상의 방법으로, 도 1에 도시하는 본 발명의 일 형태의 보텀 게이트형 박막 트랜지스터를 제조한다. 본 실시형태에서 형성한 박막 트랜지스터는, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층과의 사이에 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 포함하는 배리어층을 형성하기 때문에, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제할 수 있다. 특히, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 열처리하여도, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제할 수 있다. 또한, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 포함하는 제 1 도전층의 사이에서 생기는 전식(전기 화학적 부식이라고도 함)을 막을 수 있다. 따라서, 신뢰성이 좋은 박막 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과는 다른 박막 트랜지스터 및 그 제조 공정에 대하여, 도 4 내지 도 6을 사용하여 설명한다.
도 4에는, 실시형태 1과는 다른 실시형태를 도시한다. 도 4a는 평면도이며, 도 4b는 도 4a에 있어서의 Q1-Q2로 절단한 단면도다.
도 4에 도시하는 박막 트랜지스터(151)는, 알루미늄을 포함하는 제 1 도전층(114a, 114b) 위에 고융점 금속 재료에 의해 형성되는 제 2 도전층(115a, 115b)을 적층한 소스 전극층 및 드레인 전극층(117a, 117b)이 기판(100) 위에 형성되고, 소스 전극층 및 드레인 전극층의 고융점 금속 재료에 의해 형성되는 제 2 도전층(115a, 115b)과, 소스 전극층 및 드레인 전극층의 단부에 있는 산화알루미늄을 포함하는 배리어층(116a, 116b)에 접하고, 산화물 반도체층(113)이 형성되고, 산화물 반도체층(113)을 덮는 게이트 절연막(102)이 형성되고, 게이트 절연막(102)을 통하여 소스 전극층 및 드레인 전극층(117a, 117b)의 단부에 중첩하는 게이트 전극층(111)이 형성되어 있다.
본 발명의 일 형태에서는, 알루미늄을 포함하는 제 1 도전층(114a, 114b)과 고융점의 금속 재료로 이루어지는 제 2 도전층(115a, 115b)을 적층한 소스 전극층 및 드레인 전극층(117a, 117b)의 단부에 산화알루미늄을 포함하는 배리어층(116a, 116b)이 형성되어 있다. 따라서 산화물 반도체와 알루미늄을 포함하는 제 1 도전층은 서로 직접 접촉하지 않는다.
도 4a, 4b의 박막 트랜지스터(151)의 제조 방법을 도 5 및 도 6을 사용하여 설명한다.
기판 위에 저저항인 도전성 재료인 알루미늄을 주성분으로 하는 제 1 도전막 위에, 고융점의 금속 재료로 이루어지는 제 2 도전막을 적층하여, 소스 전극층 및 드레인 전극층이 되는 도전막을 형성한다. 또, 기판, 알루미늄을 주성분으로 하는 제 1 도전막, 및 고융점의 금속 재료로 이루어지는 제 2 도전막은, 실시형태 1과 같은 재료를 사용할 수 있다.
여기서는, 스퍼터링법으로 제 1 도전막과 제 2 도전막을 적층하였다. 다음에, 본 실시형태에 있어서의 제 1 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여, 기판(100) 위에 형성된 도전막의 불필요한 부분을 에칭하여 제거하고 배선 및 전극(소스 전극층 및 드레인 전극층(117a, 117b)을 포함하는 신호선, 용량 배선, 및 단자)을 형성한다. 이 때 적어도 소스 전극층 및 드레인 전극층(117a, 117b)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 또한, 여기에서 형성한 전극층의 단부에는 알루미늄을 포함하는 제 1 도전층이 노출된다. 또, 이 단계에서의 단면도를 도 5a에 도시한다.
다음에 소스 전극층 및 드레인 전극층(117a, 117b)의 단부에 노출된 알루미늄을 포함하는 제 1 도전층을 실시형태 1과 마찬가지로 산화 처리하고, 산화알루미늄을 포함하는 배리어층(116a, 116b)을 형성한다. 산화알루미늄을 포함하는 배리어층의 두께는 0보다 크고 5nm 이하이며, 비수화산화막이다. 이 단계에서의 단면도를 도 5b에 도시한다.
다음에, 산화물 반도체막을 소스 전극 및 드레인 전극(117a, 117b) 위에 성막한다. 산화물 반도체막은, 알루미늄을 포함하는 제 1 도전층을 산화 처리한 후, 대기에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 연속 성막함으로써, 수증기 등의 대기성분이나 대기 중에 부유하는 불순물 원소나 먼지로 인한 오염이 없는 적층 계면을 형성할 수 있으므로, 박막 트랜지스터 특성의 편차를 저감할 수 있다.
여기서는, 산화물 반도체막으로서 인듐, 갈륨 및 아연을 포함하는 산화물 반도체를 사용하여, 실시형태 1과 마찬가지로 산소가 과잉한 분위기에서 성막 하여 많은 산소를 산화물 반도체막 중에 포함시킨다. 많은 산소를 산화물 반도체막 중에 포함시킴으로써 오프 전류의 저감을 도모할 수 있기 때문에, 온·오프비가 높은 박막 트랜지스터를 얻을 수 있다. 또한, 본 실시형태에서는 산화물 반도체막의 막 두께는 100nm로 한다.
다음에, 본 실시형태에 있어서의 제 2 포토 마스크를 사용하여 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층(113)을 형성한다. 산화물 반도체층(113)의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.
여기서는 실시형태 1과 마찬가지로 ITO07N(Kanto Chemical Co., Inc. 제조)을 사용한 웨트 에칭에 의해, 불필요한 부분을 제거하여 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층(113)을 형성한다. 이 단계에서의 단면도를 도 5c에 도시한다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체를 사용한 박막 트랜지스터는, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 하는 것이 바람직하다. 여기에서는 노에 넣고, 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 또, 열처리는 질소 분위기하에 한정되지 않고, 대기중 또는 산소 분위기하라도 좋다. 이 열처리에 의해 인듐, 갈륨 및 아연을 포함하는 산화물 반도체막의 원자 수준의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기에서의 열처리(광어닐도 포함함)는 중요하다. 또, 열처리를 행하는 타이밍은, 산화물 반도체막의 성막 후라면 특히 한정되지 않으며, 예를 들어 화소 전극 형성 후에 행하여도 좋다.
게이트 절연막을 형성하기 전에, 산화물 반도체층(113)에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행함으로써, 에칭에 의한 산화물 반도체층(113)의 대미지를 회복할 수 있다. 플라즈마 처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2, He, Ar 분위기하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4를 가한 분위기하에서 행하여도 좋다. 또, 플라즈마 처리는, 무바이어스로 행하는 것이 바람직하다.
다음에 게이트 절연막(102)을 형성한다. 게이트 절연막(102)으로서는, 실시형태 1과 같은 것을 사용할 수 있고, 또 단층이거나, 절연막을 2층 또는 3층 적층하여 형성하여도 좋다. 여기에서는, 게이트 절연막(102)으로서 스퍼터링법에 의해 100nm의 두께의 산화규소막을 성막한다.
다음에, 게이트 전극층(111)이 되는 도전막을 성막한다. 도전막은 실시형태 1과 같은 재료를 사용할 수 있다.
계속해서, 본 실시형태에 있어서의 제 3 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여, 도전막의 불필요한 부분을 에칭하여 제거하고 게이트 전극층(111)을 형성한다. 이상의 공정으로 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층(113)을 채널 형성 영역으로 하는 박막 트랜지스터(151)를 제조할 수 있다. 이 단계에서의 단면도를 도 6a에 도시한다.
다음에, 박막 트랜지스터(151)를 덮는 보호 절연막(109)을 형성한다. 보호 절연막(109)은 스퍼터링법 등을 사용하여 얻어지는 질화규소막, 산화규소막, 산화질화규소막 등을 사용할 수 있다.
다음에, 본 실시형태에 있어서의 제 4 포토 마스크를 사용하여 형성한 레지스트 마스크에 의해, 보호 절연막(109) 및 게이트 절연막(102)을 에칭하여, 드레인 전극층(107b)에 달하는 콘택트 홀(125)을 형성한다. 이 단계에서의 단면도를 도 6b에 도시한다.
다음에, 게이트 전극층(111), 소스 전극층 및 드레인 전극층(117a, 117b)에 이어서 제 3 도전층을 형성한다. 본 발명의 일 형태의 반도체 장치를 표시 장치에 적용하는 경우, 제 3 도전층은 표시 장치의 화소 전극이나 배선이나 단자부가 된다.
여기서는, 제 3 도전층으로서 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔 사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화인듐 산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 본 실시형태에 있어서의 제 5 포토마스크를 사용하여 형성한 레지스트 마스크에 의해, 불필요한 부분을 에칭하여 제거하고 제 3 도전층(128)을 형성한다. 이 단계에서의 단면도를 도 6c에 도시한다.
이상의 방법으로, 도 4에 도시하는 본 발명의 일 형태의 순스태거형 박막 트랜지스터를 제조한다. 본 실시형태에서 형성한 박막 트랜지스터는, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 포함하는 배리어층을 형성하기 때문에, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제할 수 있다. 특히, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 열처리하여도, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제할 수 있다. 또한, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 포함하는 제 1 도전층의 사이에서 생기는 전식(전기 화학적 부식이라고도 함)을 막을 수 있다. 따라서, 신뢰성이 좋은 박막 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 일 예인 표시 장치로서 전자 페이퍼의 예를 나타낸다.
도 7은 본 발명의 일 형태를 적용한 표시 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 표시 장치에 사용되는 박막 트랜지스터(581)로서는, 실시형태 1 또는 실시형태 2와 마찬가지로 제조할 수 있고, 알루미늄 원자의 산화물 반도체층으로의 확산이 억제된 신뢰성이 좋은 박막 트랜지스터이다.
도 7의 전자 페이퍼는, 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 흰색과 흑색으로 나누어 칠해진 구형(球形) 입자를 표시 소자에 사용하여, 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시킨 구형 입자의 방향을 제어함으로써, 표시를 하는 방법이다.
박막 트랜지스터(581)는 소스 전극층 또는 드레인 전극층에 의해 제 1 전극층(587)과, 절연층(585)에 형성하는 개구에서 접하고 있으며 전기적으로 접속하고 있다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 가지고, 주변에 액체로 채워져 있는 캐버티(594)를 포함하는 구형 입자(589)가 형성되어 있고, 구형 입자(589)의 주위는 수지 등의 충전 재료(595)로 충전되어 있다(도 7 참조.).
또, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양(正)으로 대전한 흰 미립자와 음(負)으로 대전한 검은 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로캡슐은, 제 1 전극층과 제 2 전극층에 의해, 전장(電場)이 주어지면, 흰 미립자와, 검은 미립자가 반대 방향으로 이동하여, 흰색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는, 액정 표시 소자에 비하여 반사율이 높기 때문에, 보조 라이트는 불필요하며, 또한 소비전력이 작고, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우라도, 한번 표시한 상을 보유하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(간단히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리 떼어 놓은 경우라도, 표시된 상을 보존해 두는 것이 가능해진다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 포함하는 배리어층을 형성하고, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 실시형태 1 또는 실시형태 2에 기재된 박막 트랜지스터는 신뢰성이 높다. 신뢰성이 높은 박막 트랜지스터를 탑재한 전자 페이퍼는 표시 장치로서 신뢰성이 높다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 일 예인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제조하는 예에 대해서 도 8 내지 도 13을 사용하여 이하에 설명한다.
동일 기판 위에 배치하는 박막 트랜지스터는, 실시형태 1 또는 실시형태 2와 마찬가지로 형성된다. 또한, 실시형태 1 또는 실시형태 2와 같은 방법으로 형성한 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
본 발명의 일 형태의 반도체 장치의 일 예인 액티브 매트릭스형 액정 표시 장치의 블록도의 일 예를 도 8a에 도시한다. 도 8a에 도시하는 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
화소부(5301)는, 신호선 구동 회로(5303)로부터 열방향으로 신장하여 배치된 복수의 신호선(S1 내지 Sm; 도시하지 않음.)에 의해 신호선 구동 회로(5303)와 접속되고, 주사선 구동 회로(5302)로부터 행방향으로 신장하여 배치된 복수의 주사선(G1 내지 Gn; 도시하지 않음.)에 의해 주사선 구동 회로(5302)와 접속되고, 신호선(S1 내지 Sm) 및 주사선(G1 내지 Gn)에 대응하여 매트릭스 형상으로 배치된 복수의 화소(도시하지 않음.)를 가진다. 그리고, 각 화소는, 신호선(Sj; 신호선(S1 내지 Sm) 중 어느 한쪽), 주사선(Gi; 주사선(G1 내지 Gn) 중 어느 한쪽)과 접속된다.
또, 실시형태 2와 같은 방법으로 형성할 수 있는 박막 트랜지스터는, n채널형 TFT이며, n채널형 TFT로 구성하는 신호선 구동 회로에 대해서 도 9를 사용하여 설명한다.
도 9에 도시하는 신호선 구동 회로는, 드라이버 IC(5601), 스위치 군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(56211 내지 5621_M)을 가진다. 스위치 군(5602_1 내지 5602_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 가진다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(56l3) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치군(5602_1 내지 5602_M) 각각은, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여, 3개의 신호선에 접속된다. 예를 들어, J열째의 배선(5621_J; 배선(5621_1 내지 배선(5621_M) 중 어느 한쪽)은, 스위치 군(5602_J)이 가지는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속된다.
또, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는, 각각 신호가 입력된다.
또, 드라이버 IC(5601)는, 단결정 기판 위에 형성되어 있는 것이 바람직하다. 또한, 스위치군(5602_1 내지 5602_M)은, 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1 내지 5602_M)은 FPC 등을 통하여 접속하면 좋다.
다음에, 도 9에 도시한 신호선 구동 회로의 동작에 대해서, 도 10의 타이밍 차트를 참조하여 설명한다. 또, 도 10의 타이밍 차트는, i행째의 주사선(Gi)이 선택되어 있는 경우의 타이밍 차트를 나타낸다. 또한, i행째의 주사선(Gi)의 선택 기간은, 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)으로 분할되어 있다. 또한, 도 9의 신호선 구동 회로는, 다른 행의 주사선이 선택되어 있는 경우라도 도 10과 같은 동작을 한다.
또, 도 10의 타이밍 차트는, J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 접속되는 경우에 대하여 나타낸다.
또, 도 10의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 나타낸다.
또, 배선(5621_1 내지 배선(5621_M)에는 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간(T1)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제 2 서브 선택 기간(T2)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력되고, 제 3 서브 선택 기간(T3)에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj+1)에 입력된다. 또한, 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2) 및 제 3 서브 선택 기간(T3)에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j+1로 한다.
도 10에 도시하는 바와 같이, 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온하고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-1)에 입력된다. 제 2 서브 선택 기간(T2)에서는, 제 2 박막 트랜지스터(5603b)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제 3 서브 선택 기간(T3)에서는, 제 3 박막 트랜지스터(5603c)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j+1이, 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj+1)에 입력된다.
이상의 사실로부터, 도 9의 신호선 구동 회로는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 동안에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 9의 신호선 구동 회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3로 됨으로써, 도 9의 신호선 구동 회로는, 신뢰성, 제조 수율 등을 향상시킬 수 있다.
또, 도 9와 같이 , 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어떤 1개의 배선으로부터 복수의 신호선 각각 비디오 신호를 입력할 수 있다면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 11의 타이밍 차트에 나타내는 바와 같이, 1개의 선택 기간을 프리챠지 기간(Tp), 제 1 서브 선택 기간(T1), 제 2 서브 선택 기간(T2), 제 3 선택 기간(T3)으로 분할하여도 좋다. 또한, 도 11의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 나타낸다. 도 11에 도시하는 바와 같이, 프리챠지 기간(Tp)에 있어서 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 온한다. 이 때, 배선(5621_J)에 입력되는 프리챠지 전압(Vp)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여 각각 신호선(Sj-1), 신호선(Sj), 신호선(Sj+1)에 입력된다. 제 1 서브 선택 기간(T1)에 있어서 제 1 박막 트랜지스터(5603a)가 온하고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-1)에 입력된다. 제 2 서브 선택 기간(T2)에서는, 제 2 박막 트랜지스터(5603b)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제 3 서브 선택 기간(T3)에서는, 제 3 박막 트랜지스터(5603c)가 온하고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프한다. 이 때, 배선(5621_J)에 입력되는 Data_j+1이, 제 3 박막 트랜지스터(5603c)를 통하여 신호선(Sj+1)에 입력된다.
이상의 사실로부터, 도 11의 타이밍 차트를 적용한 도 9의 신호선 구동 회로는, 서브 선택 기간 전에 프리챠지 기간을 설정함으로써, 신호선을 프리챠지할 수 있기 때문에, 화소로의 비디오 신호의 기록을 고속으로 행할 수 있다. 또, 도 11에 있어서, 도 10과 동일한 것에 대해서는 공통의 부호를 사용하여 나타내고, 동일 부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터, 버퍼를 가지고 있다. 또 경우에 따라서는 레벨 시프터를 가지고 있어도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 해야만 하므로, 버퍼는 큰 전류를 흘려보낼 수 있는 것이 사용된다.
주사선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해서 도 12 및 도 13을 사용하여 설명한다.
도 12에 시프트 레지스터의 회로 구성을 도시한다. 도 12에 도시하는 시프트 레지스터는, 플립플롭(5701_1 내지 5701_n)이라는 복수의 플립플롭으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 12의 시프트 레지스터의 접속 관계에 대해서 설명한다. 도 12의 시프트 레지스터는, i단째의 플립플롭(5701_i; 플립플롭(5701_1 내지 5701_n) 중 어느 하나)은, 도 13에 도시한 제 1 배선(5501)이 제 7 배선(5717_i-l)에 접속되고, 도 13에 도시한 제 2 배선(5502)이 제 7 배선(5717_i+1)에 접속되고, 도 13에 도시한 제 3 배선(5503)이 제 7 배선(5717i)에 접속되고, 도 13에 도시한 제 6 배선(5506)이 제 5 배선(5715)에 접속된다.
또, 도 13에 도시한 제 4 배선(5504)이 홀수단째의 플립플롭에서는 제 2 배선(5712)에 접속되고, 짝수단째의 플립플롭에서는 제 3 배선(5713)에 접속되고, 도 13에 도시한 제 5 배선(5505)이 제 4 배선(5714)에 접속된다.
단, 1 단째의 플립플롭(5701_1)의 도 13에 도시하는 제 1 배선(5501)은 제 1 배선(5711)에 접속되고, n 단째의 플립플롭(5701_n)의 도 13에 도시하는 제 2 배선(5502)은 제 6 배선(5716)에 접속된다.
또, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 12에 도시하는 플립플롭의 상세에 대해서, 도 13에 도시한다. 도 13에 도시하는 플립플롭은, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 가진다. 또, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계값 전압(Vth)을 상회하였을 때 도통 상태로 되는 것으로 한다.
다음에, 도 13에 도시하는 플립플롭의 접속 구성에 대하여, 이하에 나타낸다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)로 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
또, 신호선 구동 회로 및 주사선 구동 회로를, 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT만을 사용하여 제조할 수도 있다. 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높게 할 수 있게 된다. 예를 들어, 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT를 사용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑화면 삽입을 실현하는 것 등도 실현할 수 있다.
또, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하거나, 복수의 주사선 구동 회로를 배치하는 것 등에 의해, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한 쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의해, 같은 주사선에 신호를 출력하면, 표시 장치의 대형화에 유리하다.
또, 본 발명의 일 형태를 적용한 반도체 장치의 일 예인 액티브 매트릭스형 발광 표시 장치를 제조하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 위해서, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일 예를 도 8b에 도시한다.
도 8b에 도시하는 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 가진다.
도 8b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 또는 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조 표시를 행할 수 있다. 면적 계조법은, 1 화소를 복수의 부화소로 분할하고, 각각 부화소를 독립으로 비디오 신호에 기초하여 구동시킴으로써, 계조 표시를 행하는 구동법이다. 또 시간 계조법은, 화소가 발광하는 기간을 제어함으로써, 계조 표시를 행하는 구동법이다.
발광 소자는, 액정 소자 등과 비교하여 응답 속도가 높으므로, 액정 소자보다도 시간 계조법에 적합하다. 구체적으로 시간 계조법으로 표시를 행하는 경우, 1 프레임 기간을 복수의 서브프레임 기간으로 분할한다. 그리고 비디오 신호에 따라, 각 서브프레임 기간에 있어서 화소의 발광 소자를 발광 또는 비발광 상태로 한다. 복수의 서브프레임 기간으로 분할함으로써, 1 프레임 기간 동안에 화소가 실제로 발광하는 기간의 토탈 길이를, 비디오 신호에 의해 제어할 수 있고, 계조를 표시할 수 있다.
또, 도 8b에 도시하는 발광 표시 장치에서는, 1개의 화소에 2개의 스위칭용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)에서 생성하고, 다른쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하고 있는 예를 나타내고 있지만, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성하도록 하여도 좋다. 또한, 예를 들어, 1개의 화소가 가지는 스위칭용 TFT의 수에 의해, 스위칭 소자의 동작을 제어하는 데에도 사용할 수 있는 주사선이, 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성하여도 좋고, 복수의 각 주사선 구동 회로에서 생성하여도 좋다.
또, 발광 표시 장치에 있어서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 2와 같은 방법으로 형성할 수 있는 n채널형 TFT만으로 제조할 수도 있다.
또, 상술한 구동 회로는, 액정 표시 장치나 발광 표시 장치에 한정되지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 용이하고, 다른 표시 장치와 비교하여 저소비 전력이며, 얇아서 가벼운 형상으로 할 수 있는 이점을 가지고 있다.
전기 영동 디스플레이는, 다양한 형태를 생각할 수 있지만, 플러스 전하를 가지는 제 1 입자와, 마이너스 전하를 가지는 제 2 입자를 포함하는 마이크로캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 중의 입자를 서로 반대 방향으로 이동시켜서 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이다. 전기 영동 디스플레이는, 액정 표시 장치에는 필요한 편광판, 대향 기판도 전기 영동 표시 장치에는 필요 없고, 두께나 무게가 반감한다.
상기 마이크로캡슐을 용매 중으로 분산되도록 한 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 사용함으로써 컬러 표시도 가능하다.
또, 액티브 매트릭스 기판 위에 적절하게, 2개의 전극의 사이에 끼워지도록 상기 마이크로캡슐을 복수 배치하면 액티브매트릭스형의 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들어, 실시형태 2와 같은 방법으로 형성할 수 있는 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또, 마이크로캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선트 재료, 일렉트로 크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 포함하는 배리어층을 형성하고, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 실시형태 1 또는 실시형태 2에 기재된 박막 트랜지스터는 신뢰성이 높다. 이상의 공정에 의해, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제한 신뢰성이 좋은 박막 트랜지스터를 탑재한 신뢰성이 높은 표시 장치를 제조할 수 있다. 또, 본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 행할 수 있다.
(실시형태 5)
본 발명의 일 형태의 박막 트랜지스터를 제조하여, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제조할 수 있다. 또한, 본 발명의 일 형태의 박막 트랜지스터를 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있어, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트래스트가 변화되는 표시 매체도 적용할 수 있다.
또, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 설치한 상태에 있는 모듈을 포함한다. 또한 본 발명의 일 형태는, 상기 표시 장치를 제조하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 성막한 후로서, 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 설치된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 14를 사용하여 설명한다. 도 14a는 제 1 기판(4001) 위에 형성된, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 결정되는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하고, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 전기 특성이 높은 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를, 제 2 기판(4006)과의 사이에 씰 재료(4005)에 의해 밀봉한, 패널의 상면도이며, 도 14b는, 도 14a1, 14a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 씰 재료(4005)가 형성되어 있다. 또 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰 재료(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또 제 1 기판(4001) 위의 씰 재료(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되지 않으며, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 14a1은, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 14a2는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 14b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제한 신뢰성이 좋은 박막 트랜지스터에 상당하고, 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 가지는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹쳐 있는 부분이, 액정 소자(4013)에 상당한다. 또, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 개재하여 액정층(4008)을 끼우고 있다.
또, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스텐레스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서 형성되어 있다. 또 구형(球形)의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 도전성 입자를 통하여 전기적으로 접속된다. 또, 도전성 입자는 씰 재료(4005)에 함유시킨다.
또, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 코레스테릭 액정을 승온해 가면, 코레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 카이랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 카이랄제를 포함하는 액정 조성물은, 응답 속도가 10μs 내지 100μs로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하며, 시야각 의존성이 작다.
또 본 실시형태는 투과형 액정 표시 장치의 예이지만, 본 발명의 일 형태는 반사형 액정 표시 장치나 반투과형 액정 표시 장치에서도 적용할 수 있다.
또, 본 실시형태의 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층과 같은 순으로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조 공정 조건에 따라 적절하게 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 실시형태 1 또는 실시형태 2에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또, 보호막은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은, 스퍼터링법을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특히 한정되지 않고 여러 가지 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 1층째로서, 스퍼터링법을 사용하여 산화규소막을 형성한다. 보호막으로서 산화규소막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또, 보호막의 2층째로서 절연층을 형성한다. 여기에서는, 여기에서는, 절연층(4020)의 2층째로서, 스퍼터링법을 사용하여 질화규소막을 형성한다. 보호막으로서 질화규소막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하고, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또, 보호막을 형성한 후에, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다.
또, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기재료를 사용할 수 있다. 또 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인유리), BPSG(인붕소유리) 등을 사용할 수 있다. 실록산계 수지는, 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다. 또, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제조할 수 있게 된다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO로 나타냄.), 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 O.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자전극(4015)이, 액정 소자(40l3)가 가지는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한 도 14에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 설치하고 있는 예를 도시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
도 15는, 본 발명의 일 형태를 적용하여 제조되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일 예를 도시한다.
도 15는 액정 표시 모듈의 일 예이며, TFT기판(2600)과 대향 기판(2601)이 씰 재료(2602)에 의해 고착되고, 그 동안에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우는, 빨강, 초록, 파랑 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원회로 등의 외부회로가 조합되어 있다. 또 편광판과, 액정층의 사이에 위상차판을 가진 상태로 적층하여도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하고, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 실시형태 1 또는 실시형태 2에 기재된 박막 트랜지스터는 신뢰성이 높다. 신뢰성이 높은 박막 트랜지스터를 사용하여, 이상의 공정에 의해, 신뢰성이 높은 액정 표시 패널을 제조할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 행할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라서 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부른다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너 억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온 중 내각 전자 변이를 이용하는 국재형 발광이다. 또, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 16은 본 발명의 일 형태를 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일 예를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는, 실시형태 1 또는 실시형태 2에서 나타낸 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개를 사용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
또, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위＜고전원 전위를 만족시키는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려보내어 발광 소자(6404)를 발광시키기 위해서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되는 각각의 전위를 설정한다.
또, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에서 용량이 형성되어 있어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하는지, 오프하는지의 2가지의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 곱한다.
또, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 16과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 곱한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키며, 적어도 순방향 임계값 전압을 포함한다. 또, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘려보낼 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려보내고, 아날로그 계조 구동을 행할 수 있다.
또, 도 16에 도시하는 화소 구성은, 이것에 한정되지 않는다. 예를 들어, 도 16에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대해서, 도 17을 사용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들고, 화소의 단면 구조에 대해서 설명한다. 도 17a, 17b, 17c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는, 실시형태 1 또는 실시형태 2에서 나타내는 박막 트랜지스터와 마찬가지로 제조할 수 있고, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하여, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 신뢰성이 높은 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 일 형태의 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 17a를 사용하여 설명한다.
도 17a에, 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 발생하는 빛이 양극(7005)측으로 빠지는 경우의, 화소의 단면도를 도시한다. 도 17a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은 일 함수가 작고, 또한 빛을 반사하는 도전막이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어 있거나, 복수의 층이 적층되도록 구성되어 있어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층한다. 또 이들의 층을 모두 형성할 필요는 없다. 양극(7005)은 빛을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성하고, 예를 들어 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO로 나타냄.), 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 가지는 도전성 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼우고 있는 영역이 발광 소자(7002)에 상당한다. 도 17a에 도시한 화소의 경우, 발광 소자(7002)로부터 발생하는 빛은, 화살표로 나타내는 바와 같이 양극(7005)측으로 사출한다.
다음에, 하면 사출 구조의 발광 소자에 대해서 도 17b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이며, 발광 소자(7012)로부터 발생하는 빛이 음극(7013)측으로 사출하는 경우의, 화소의 단면도를 도시한다. 도 17b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 또, 양극(7015)이 투광성을 가지는 경우, 양극(7015) 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 17a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 단 그 막 두께는, 빛을 투과하는 정도 (바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어 20nm의 막 두께를 가지는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 17a와 마찬가지로, 단수 층으로 구성되어 있거나, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 17a와 마찬가지로, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어 흑색 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, 발광층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 상당한다. 도 17b에 도시한 화소의 경우, 발광 소자(7012)로부터 발생하는 빛은, 화살표로 나타내는 바와 같이 음극(7013)측으로 사출한다.
다음에, 양면 사출 구조의 발광 소자에 대해서, 도 17c를 사용하여 설명한다. 도 17c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서대로 적층되어 있다. 음극(7023)은, 도 17a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 단 그 막 두께는, 빛을 투과하는 정도로 한다. 예를 들어 20nm의 막 두께를 가지는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은, 도 17a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(7025)은, 도 17a와 마찬가지로, 빛을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩하는 부분이 발광 소자(7022)에 상당한다. 도 17c에 도시한 화소의 경우, 발광 소자(7022)로부터 발생하는 빛은, 화살표로 나타내는 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로 사출한다.
또, 여기에서는, 발광 소자로서 유기 EL 소자에 대해서 기술하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되어 있는 구성이라도 좋다.
또 본 실시형태에서 나타내는 반도체 장치는, 도 17에 도시한 구성에 한정되지 않고, 본 발명의 일 형태의 기술적 사상에 기초하는 각종 변형이 가능하다.
다음에, 본 발명의 일 형태의 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 18을 사용하여 설명한다. 도 18a는 제 1 기판 위에 형성된, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층과의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하여, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 전기 특성이 높은 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씰(seal) 재료에 의해 밀봉한, 패널의 상면도이며, 도 18b는 도 18a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 씰 재료(4505)가 형성되어 있다. 또 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501)과 씰 재료(4505)와 제 2 기판(4506)에 의해, 충전 재료(4507)와 함께 밀봉된다. 이렇게 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재료로 패키징(봉입)하는 것이 바람직하다.
또 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 18b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하고, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 전기 특성이 높은 박막 트랜지스터이며, 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 빛의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절하게 바꿀 수 있다.
격벽(4520)은, 유기수지막, 무기절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(45l2)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자전극(4515)이, 발광 소자(4511)가 가지는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자전극(4516)은, 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 빛의 추출 방향에 위치하는 기판에는, 제 2 기판은 투광성이 아니면 안 된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 사용한다.
또, 충전 재료(4507)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전 재료로서 질소를 사용하였다.
또, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원평광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절하게 설치하여도 좋다. 또한, 편광판 또는 원평광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 의해 반사광을 확산하고, 눈부심을 저감할 수 있는 눈부심 방지 처리를 할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 설치되어 있어도 좋다. 또한, 신호선 구동 회로만, 또는 일부, 또는 주사선 구동 회로만, 또는 일부만을 별도로 형성하여 실장하여도 좋고, 본 실시형태는 도 18의 구성에 한정되지 않는다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하여, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 실시형태 1 또는 실시형태 2에 기재된 박막 트랜지스터는 신뢰성이 높다. 이렇게, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제한 신뢰성이 좋은 박막 트랜지스터를 탑재함으로써, 신뢰성이 높은 표시 장치를 제조할 수 있다. 또, 본 실시형태는, 다른 실시형태에 기재한 구성과 적절하게 조합하여 행할 수 있다.
(실시형태 7)
본 발명의 일 형태의 표시 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여, 전자서적(전자 북), 포스터, 전차 등의 탈것의 차내 광고, 크레디트 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일 예를 도 19, 도 20에 도시한다.
도 19a는 전자 페이퍼로 만들어진 포스터(2631)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람 손에 의해 행해지지만, 본 발명의 일 형태를 적용한 전자 페이퍼를 사용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고 안정된 화상이 얻어진다. 또, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 19b는 전차 등의 탈것의 차내 광고(2632)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고 교환은 사람 손으로 행해지지만, 본 발명의 일 형태를 적용한 전자 페이퍼를 사용하면 사람 손을 많이 가하지 않고 단시간에 광고 표시를 바꿀 수 있다. 또 표시도 흐트러지지 않으며 안정된 화상이 얻어진다. 또, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 20은, 전자서적(2700)의 일 예를 도시한다. 예를 들어, 전자서적(2700)은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행할 수 있게 된다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 계속 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측 표시부(도 20에서는 표시부(2705))에 문장을 표시하고, 좌측 표시부(도 20에서는 표시부(2707))에 화상을 표시할 수 있다.
또, 도 20에서는, 하우징(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또, 하우징의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자서적(2700)은, 전자사전으로서의 기능을 가지게 한 구성으로 하여도 좋다.
또, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하여, 산화물 반도체층으로의 알루미늄 원자의 확산을 억제한 실시형태 1 또는 실시형태 2에 기재된 박막 트랜지스터는 신뢰성이 높은 알루미늄 원자의 산화물 반도체층으로의 확산을 억제한 신뢰성이 좋은 박막 트랜지스터를 탑재함으로써, 신뢰성이 높은 표시 장치를 제조할 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 반도체 장치는, 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다.
도 21a는 텔레비전 장치(9600)의 일 예를 도시한다. 텔레비전 장치(9600)는, 하우징(9601)에 표시부(9603)가 구비되어 있다. 표시부(9603)에 의해, 영상을 표시할 수 있다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 상기 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 하여도 좋다.
또, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행할 수도 있다.
도 21b는, 디지털 포토 프레임(9700)의 일 예를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은, 하우징(9701)에 표시부(9703)가 구비된다. 표시부(9703)는, 각종 화상을 표시할 수 있으며, 예를 들어 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 프레임과 마찬가지로 기능시킬 수 있다.
또, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이러한 구성은, 표시부와 동일면에 구비되어도 좋지만, 측면이나 뒷면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 받아들이고, 받아들인 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 원하는 화상 데이터를 받아들이고, 표시시키는 구성으로 할 수도 있다.
도 22a는 휴대형 유기기이며, 하우징(9881)과 하우징(9891)의 2개의 하우징으로 구성되고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 하우징(988l)에는 표시부(9882)가 구비되고, 하우징(9891)에는 표시부(9883)가 구비되어 있다. 또한, 도 22a에 도시하는 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888; 힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 유기기의 구성은 상기의 것에 한정되지 않고, 적어도 본 발명의 일 형태에 따른 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 형성된 구성으로 할 수 있다. 도 22a에 도시하는 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 가진다. 또, 도 22a에 도시하는 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 22b는 대형 유기기인 슬롯 머신(9900)의 일 예를 도시한다. 슬롯 머신(9900)은, 하우징(9901)에 표시부(9903)가 구비되어 있다. 또한, 슬롯 머신(9900)은, 그 외에, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상기의 것에 한정되지 않고, 적어도 본 발명의 일 형태에 따른 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 형성된 구성으로 할 수 있다.
도 23은, 휴대전화기(1000)의 일 예를 도시한다. 휴대전화기(1000)는, 하우징(1001)에 구비된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 23에 도시하는 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 접촉함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 치는 등의 조작은, 표시부(1002)를 손가락 등으로 접촉함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은, 화상의 표시를 주로 하는 표시 모드이며, 제 2는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나, 또는 메일을 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로콤퍼스, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하고, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)를 접촉함으로써, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 바꿀 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동화 데이터이면 표시 모드로 바꾸고, 텍스트 데이터이면 입력 모드로 바꾼다.
또, 입력 모드에 있어서, 표시부(1002)의 광 센서에서 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 바꾸도록 제어하여도 좋다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 접촉함으로써, 장문(掌紋), 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층과 알루미늄을 주성분으로 하는 제 1 도전층의 사이에, 고융점의 금속 재료로 이루어지는 제 2 도전층 또는 산화알루미늄을 제 1 성분으로 하는 배리어층을 형성하여, 산화물 반도체층로의 알루미늄 원자의 확산을 억제한 실시형태 1 또는 실시형태 2에 기재된 박막 트랜지스터는 신뢰성이 높다. 이렇게, 알루미늄 원자의 산화물 반도체층으로의 확산을 억제한 신뢰성이 좋은 박막 트랜지스터를 탑재함으로써, 신뢰성이 높은 전자 기기를 제조할 수 있다.
100: 기판
102: 게이트 절연막
107b: 드레인 전극층 109: 보호 절연막
111: 게이트 전극층 113: 산화물 반도체층
107b: 드레인 전극층 109: 보호 절연막
111: 게이트 전극층 113: 산화물 반도체층
Claims (7)
- 기판 위의 게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 소스 전극층 및 드레인 전극층; 및
상기 소스 전극층 및 상기 드레인 전극층에 전기적으로 접속되는 산화물 반도체층을 포함하고,
상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
상기 소스 전극층 및 상기 드레인 전극층 각각은 제 1 도전층 및 상기 제 1 도전층 위의 제 2 도전층을 포함하고,
상기 제 1 도전층의 산화물이 상기 제 1 도전층의 단부에 제공되는, 반도체 장치. - 기판 위의 게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 소스 전극층 및 드레인 전극층; 및
상기 소스 전극층 및 상기 드레인 전극층에 전기적으로 접속되는 산화물 반도체층을 포함하고,
상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
상기 소스 전극층 및 상기 드레인 전극층 각각은 제 1 도전층 및 상기 제 1 도전층 위의 제 2 도전층을 포함하고,
상기 제 1 도전층의 산화물이 상기 제 1 도전층의 단부에 제공되고,
상기 제 1 도전층은 테이퍼 형상의 측면을 가지는, 반도체 장치. - 기판 위의 게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 소스 전극층 및 드레인 전극층; 및
상기 소스 전극층 및 상기 드레인 전극층에 전기적으로 접속되는 산화물 반도체층을 포함하고,
상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
상기 소스 전극층 및 상기 드레인 전극층 각각은 제 1 도전층 및 상기 제 1 도전층 위의 제 2 도전층을 포함하고,
상기 제 1 도전층의 산화물이 상기 제 1 도전층의 단부에 제공되고,
상기 제 1 도전층의 상기 단부는 상기 제 2 도전층의 단부에서 내부로 후퇴되는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 도전층은 알루미늄을 포함하는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 도전층은 구리를 포함하는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 2 도전층은 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로 구성되는 그룹으로부터 선택된 적어도 하나를 포함하는, 반도체 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 반도체 장치는 전자 서적, 텔레비전 장치, 디지털 포토 프레임, 휴대형 유기기, 슬롯 머신, 및 전화로 구성되는 그룹으로부터 선택된 하나인, 반도체 장치.
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