JP2013122580A - 液晶表示装置、ｅｌ表示装置、及びその作製方法 - Google Patents

液晶表示装置、ｅｌ表示装置、及びその作製方法 Download PDF

Info

Publication number
JP2013122580A
JP2013122580A JP2012238507A JP2012238507A JP2013122580A JP 2013122580 A JP2013122580 A JP 2013122580A JP 2012238507 A JP2012238507 A JP 2012238507A JP 2012238507 A JP2012238507 A JP 2012238507A JP 2013122580 A JP2013122580 A JP 2013122580A
Authority
JP
Japan
Prior art keywords
electrode
layer
wiring
semiconductor layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012238507A
Other languages
English (en)
Other versions
JP6076038B2 (ja
JP2013122580A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Jun Koyama
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012238507A priority Critical patent/JP6076038B2/ja
Publication of JP2013122580A publication Critical patent/JP2013122580A/ja
Publication of JP2013122580A5 publication Critical patent/JP2013122580A5/ja
Application granted granted Critical
Publication of JP6076038B2 publication Critical patent/JP6076038B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer

Abstract

【課題】トランジスタを有する表示装置の作製工程に用いるフォトマスクの枚数を増やさず、トランジスタの信頼性を向上させる。
【解決手段】島状の半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略して、フォトマスクの枚数を増やすことなく作製する。具体的に液晶表示装置でいえば、ゲート電極を形成する工程、エッチング工程等によるダメージを低減するための保護層を形成する工程、ソース電極及びドレイン電極を形成する工程、コンタクトホールを形成する工程、画素電極を形成する工程、の５つのフォトリソグラフィ工程で作製する。そして本発明の一態様の液晶表示装置は、コンタクトホールを形成する工程と同時に形成される、半導体層を分断するための溝部を有する。
【選択図】図１

Description

本発明は、半導体装置、液晶表示装置、ＥＬ表示装置、及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器などは全て半導体装置である。
トランジスタを用いた、アクティブマトリクス型の液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の表示装置が実用化されている。トランジスタは、表示装置に限らず、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を始めとした電子デバイスに広く応用されている。
近年、表示装置に対して、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、表示装置には、高い信頼性と、生産コストの低減とが求められる。
液晶表示装置やＥＬ表示装置では、トランジスタを、スイッチング素子または駆動トランジスタ等に用いている。そのため、表示装置が高い信頼性を確保するためには、トランジスタの信頼性を向上させることが重要である。また、生産コストを低減することを目的として、表示装置の作製工程を簡略化するためには、トランジスタの作製工程の簡略化を図ることが有効である。
トランジスタの信頼性の向上を図る手段として、半導体層の劣化を低減する技術が有効である。半導体層の劣化は、フォトリソグラフィ工程におけるエッチング工程によるダメージや、他の層から半導体層への不純物元素の拡散によって引き起こされる。そのため、半導体層の劣化を低減するには、フォトリソグラフィ工程等の作製工程によるダメージを低減する層を設けることや、他の層から半導体層への不純物元素の拡散を防ぐためのブロッキング層を設けるといった技術が有効である。
また、トランジスタの作製工程の簡略化には、フォトリソグラフィ工程を削減または簡略化することが有効である。例えばフォトリソグラフィ工程が１つ増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、作製工程におけるフォトリソグラフィ工程が１つ増加するだけで、工程数が大幅に増加する。
一例として、大型の液晶表示装置のスイッチング素子に用いられる、ボトムゲート型のトランジスタの作製行程では、少なくとも５枚のフォトマスクによるフォトリソグラフィ工程を経て、作製されることが一般的である。具体的に液晶表示装置の画素のトランジスタでいえば、ゲート電極（同一層で形成される配線を含む）を形成する工程、島状の半導体層を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線を含む）を形成する工程、開口部（コンタクトホール）を形成する（開口部以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程の５つのフォトリソグラフィ工程が必要となる。従ってトランジスタの作製工程では、１枚のフォトマスクを削減またはフォトリソグラフィ工程を簡略化することによる工程の短縮の効果は大きい。
また別の一例として、大型のＥＬ表示装置のスイッチング素子に用いられる、ボトムゲート型のトランジスタの作製行程では、少なくとも６枚のフォトマスクによるフォトリソグラフィ工程を経て、作製されることが一般的である。具体的にＥＬ表示装置の画素のトランジスタでいえば、ゲート電極（同一層で形成される配線を含む）を形成する工程、島状の半導体層を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線を含む）を形成する工程、開口部（コンタクトホール）を形成する（開口部以外の絶縁層等の除去を含む）工程、ＥＬ素子の一方の電極（同一層で形成される配線等を含む）を形成する工程、ＥＬ層を色毎に塗り分けるための隔壁層を形成する工程、の６つのフォトリソグラフィ工程が必要となる。従ってトランジスタの作製工程では、１枚のフォトマスクを削減またはフォトリソグラフィ工程を簡略化することによる工程の短縮の効果は大きい。
そのため、トランジスタの作製工程における、フォトリソグラフィ工程を削減または簡略化するために、数多くの技術開発がなされている。例えば、フォトリソグラフィ工程を簡略化させる技術としては、裏面露光、レジストリフロー又はリフトオフ法といった技術がある。また、トランジスタの作製工程における、フォトリソグラフィ工程を簡略化するために、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として、例えば特許文献１が挙げられる。
特開２００３−１７９０６９号公報
しかしながら、生産コストの低減を図るためにフォトリソグラフィ工程を削減または簡略化すると、半導体層の一部が、半導体層のエッチング工程時や、ソース電極（第１電極ともいう）及びドレイン電極（第２電極ともいう）のエッチング工程時にエッチングガスまたはエッチング液に曝されることになり、半導体層が劣化してしまうといった問題が生じる。
また、半導体層の劣化を低減するために、エッチング工程等によるダメージを低減するための保護層を設けることが考えられる。しかしながら半導体層上に保護層を設け、当該保護層に、第１電極及び第２電極と半導体層との接続を図るための開口部を設けるためのフォトマスク枚数が１枚増えてしまう。このフォトマスクマスク数の増加によって、液晶表示装置の画素のトランジスタでボトムゲート型のトランジスタを考えると、少なくともフォトマスク枚数が６枚となってしまう。またこのフォトマスクマスク数の増加によって、ＥＬ表示装置の画素のトランジスタでボトムゲート型のトランジスタを考えると、少なくともフォトマスク枚数が７枚となってしまう。そのため単に、半導体層の劣化を低減するために、エッチング工程等によるダメージを低減するための保護層を設ける構成では、フォトリソグラフィ工程及びエッチング工程が増加してしまうといった問題が生じる。
そこで本発明の一態様は、トランジスタの作製工程におけるフォトリソグラフィ工程を増加させず、且つ半導体層の劣化を低減することを課題の一とする。
また本発明の一態様は、トランジスタを有する表示装置の作製工程に用いるフォトマスクの枚数を増やさず、トランジスタの信頼性を向上させることを課題の一とする。
本発明の一態様は、島状の半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略して、フォトマスクの枚数を増やすことなく作製することのできる半導体装置である。具体的には、ゲート電極（同一層で形成される配線を含む）を形成する工程、エッチング工程等によるダメージを低減するための保護層を形成する工程、第１電極及び第２電極（同一層で形成される配線を含む）を形成する工程、開口部を形成する（開口部以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程、の５つのフォトリソグラフィ工程で、液晶表示装置に用いる半導体装置を作製する。そして本発明の一態様の半導体装置は、開口部を形成する工程と同時に形成される、半導体層を分断するための溝部を有する。また本発明の一態様の半導体装置は、半導体層上の保護層に開口部を設け、当該開口部において第１電極及び第２電極と半導体層との接続を図り、当該開口部以外の保護層に重畳した半導体層の劣化を低減する構成とするものである。
本発明の一態様は、ゲート電極と、半導体層と、保護層と、第１電極と、第２電極と、を有するトランジスタと、ゲート電極に電気的に接続する第１の配線と、第１電極に電気的に接続する第２の配線と、第２電極に電気的に接続する画素電極と、容量配線と、溝部と、を有し、半導体層上には保護層が接して設けられており、半導体層及び保護層は、第１の配線と、第２の配線と、画素電極と、容量配線と、に重畳して設けられており、第１電極及び第２電極は、保護層に形成された開口部で半導体層に電気的に接続しており、溝部は、第１の配線上に、第１の配線の線幅方向に横切って形成され、また溝部は、容量配線上に、容量配線の線幅方向に横切って形成され、また溝部は、第２の配線が延在する方向と平行な方向において、画素電極の端部を越えて形成されている液晶表示装置である。
本発明の一態様において、溝部の底面に半導体層がない液晶表示装置が好ましい。
本発明の一態様において、溝部の側面に半導体層を有する液晶表示装置が好ましい。
本発明の一態様において、溝部は、配向膜と重畳している液晶表示装置が好ましい。
本発明の一態様において、溝部の少なくとも一部が、画素電極と重畳している液晶表示装置が好ましい。
本発明の一態様において、半導体層は、酸化物半導体である液晶表示装置が好ましい。
本発明の一態様において、保護層は、絶縁性を有する酸化物である液晶表示装置が好ましい。
本発明の一態様において、絶縁性を有する酸化物は、インジウム、ガリウム及び亜鉛を含む酸化物おいて、ガリウムの一部をチタン、ジルコニウム、ハフニウム、またはゲルマニウムより選ばれる少なくとも一種の元素に置換した材料である液晶表示装置が好ましい。
本発明の一態様は、基板上に、第１のフォトリソグラフィ工程によりゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、第２のフォトリソグラフィ工程により、半導体層上に開口部を有する保護層を形成し、第３のフォトリソグラフィ工程により、保護層上に、半導体層に開口部で接する第１電極及び第２電極を形成し、第１電極及び第２電極上に絶縁層を形成し、第４のフォトリソグラフィ工程により、第２電極と重なる絶縁層の一部を選択的に除去して行う開口部の形成と、絶縁層、半導体層、ゲート絶縁層の一部を除去して行う溝部の形成を行い、第５のフォトリソグラフィ工程により、絶縁層上に画素電極を形成する液晶表示装置の作製方法である。
本発明の一態様において、基板と、ゲート電極の間に、下地層が形成される液晶表示装置の作製方法が好ましい。
本発明の一態様において、半導体層は、酸化物半導体を含む液晶表示装置の作製方法が好ましい。
本発明の一態様において、開口部の形成後に、保護層の開口部で露出する半導体層の表面を洗浄する工程を有する液晶表示装置の作製方法が好ましい。
また、本発明の一態様は、島状の半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略して、フォトマスクの枚数を増やすことなく作製することのできる半導体装置である。具体的には、ゲート電極（同一層で形成される配線を含む）を形成する工程、エッチング工程等によるダメージを低減するための保護層を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線を含む）を形成する工程、開口部を形成する（開口部以外の絶縁層等の除去を含む）工程、ＥＬ素子の一方の電極（同一層で形成される配線等を含む）を形成する工程、ＥＬ層を色毎に塗り分けるための隔壁層を形成する工程、の６つのフォトリソグラフィ工程で、ＥＬ表示装置に用いる半導体装置を作製する。そして本発明の一態様の半導体装置は、開口部を形成する工程と同時に形成される、半導体層を分断するための溝部を有する。また本発明の一態様の半導体装置は、半導体層上の保護層に開口部を設け、当該開口部においてソース電極及びドレイン電極と半導体層との接続を図り、当該開口部以外の保護層に重畳した半導体層の劣化を低減する構成とするものである。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１のトランジスタのゲート電極に電気的に接続する第１の配線と、第１のトランジスタのソースまたはドレインとなる電極の一方に電気的に接続する第２の配線と、第２のトランジスタのソースまたはドレインとなる電極の一方に電気的に接続する第３の配線と、第１のトランジスタのソースまたはドレインとなる電極の他方と第２のトランジスタのゲート電極とを電気的に接続する第４の配線と、第２のトランジスタのソースまたはドレインとなる電極の他方に電気的に接続するＥＬ素子と、第１のトランジスタのソースまたはドレインとなる電極の他方と第３の配線とが重畳する領域に形成される容量素子と、溝部と、を有し、第１のトランジスタ及び第２のトランジスタの半導体層上には、保護層が接して設けられており、半導体層及び保護層は、第１の配線と、第２の配線と、第３の配線と、第４の配線と、ＥＬ素子と、に重畳して設けられており、第１のトランジスタ及び第２のトランジスタのソースまたはドレインとなる電極は、保護層に形成された開口部で半導体層に電気的に接続しており、溝部は、第１の配線上に、第１の配線の線幅方向に横切って形成され、また溝部は、第２の配線及び第３の配線が延在する方向と平行な方向において、第２のトランジスタのゲート電極の線幅方向に横切って形成されているＥＬ表示装置である。
本発明の一態様において、溝部の底面に半導体層がないＥＬ表示装置が好ましい。
本発明の一態様において、溝部の側面に半導体層を有するＥＬ表示装置が好ましい。
本発明の一態様において、溝部は、隔壁層と重畳しているＥＬ表示装置が好ましい。
本発明の一態様において、ＥＬ素子の一方の電極と第４の配線とが同じ層に形成されているＥＬ表示装置が好ましい。
本発明の一態様において、半導体層は、酸化物半導体であるＥＬ表示装置が好ましい。
本発明の一態様において、保護層は、絶縁性を有する酸化物であるＥＬ表示装置が好ましい。
本発明の一態様において、絶縁性を有する酸化物は、インジウム、ガリウム及び亜鉛を含む酸化物において、ガリウムの一部をチタン、ジルコニウム、ハフニウム、またはゲルマニウムより選ばれる少なくとも一種の元素に置換した材料であるＥＬ表示装置が好ましい。
また本発明の一態様は、基板上に、第１のフォトリソグラフィ工程によりゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、第２のフォトリソグラフィ工程により、半導体層上に開口部を有する保護層を形成し、第３のフォトリソグラフィ工程により、保護層上に、半導体層に保護層の開口部で接するソース電極及びドレイン電極を形成し、ソース電及びドレイン電極上に絶縁層を形成し、第４のフォトリソグラフィ工程により、絶縁層の一部を選択的に除去して行う開口部の形成と、絶縁層、半導体層、ゲート絶縁層の一部を除去して行う溝部の形成を行い、第５のフォトリソグラフィ工程により、絶縁層の開口部及び絶縁層上に、ＥＬ素子の一方の電極を形成し、第６のフォトリソグラフィ工程により、ＥＬ素子の一方の電極上の一部、及び絶縁層上に、ＥＬ素子のＥＬ層を色毎に塗り分けるための隔壁層を形成するＥＬ表示装置の作製方法である。
本発明の一態様において、基板と、ゲート電極の間に、下地層が形成されるＥＬ表示装置の作製方法が好ましい。
本発明の一態様において、半導体層は、酸化物半導体を含むＥＬ表示装置の作製方法が好ましい。
本発明の一態様において、開口部の形成後に、保護層の開口部で露出する半導体層の表面を洗浄する工程を有するＥＬ表示装置の作製方法が好ましい。
本発明の一態様によれば、トランジスタの作製工程におけるフォトリソグラフィ工程を増加させず、且つ半導体層の劣化を低減することができる。
また本発明の一態様によれば、トランジスタを有する表示装置の作製工程に用いるフォトマスクの枚数を増やさず、トランジスタの信頼性を向上させることができる。
本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図及び断面図。 電子機器の例を説明する図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図及び断面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
（実施の形態１）
本実施の形態では、フォトマスク数及びフォトリソグラフィ工程数を削減した液晶表示装置の画素構成および作製方法の一例について、図１乃至図１０を用いて説明する。
図６（Ａ）に、液晶表示装置に用いる半導体装置１００の構成の一例を説明する。半導体装置１００は、基板１０１上に画素領域１０２と、ｍ個（ｍは１以上の整数）の端子１０５及び端子１０７を有する端子部１０３と、ｎ個（ｎは１以上の整数）の端子１０６を有する端子部１０４を有している。また、半導体装置１００は、端子部１０３に接続するｍ本の配線２１２と、端子部１０４に接続するｎ本の配線２１６と、配線２０３を有している。また、画素領域１０２は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置された複数の画素１１０を有している。ｉ行ｊ列の画素１１０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線２１２＿ｉ、配線２１６＿ｊにそれぞれ接続されている。また、各画素は、容量電極または容量配線として機能する配線２０３と接続され、配線２０３は端子１０７に接続されている。また、配線２１２＿ｉは端子１０５＿ｉに接続され、配線２１６＿ｊは端子１０６＿ｊに接続されている。
端子部１０３及び端子部１０４は外部入力端子であり、外部に設けられた制御回路とＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等を用いて接続される。外部に設けられた制御回路から供給される信号は、端子部１０３及び端子部１０４を介して半導体装置１００に入力される。図６（Ａ）では、端子部１０３を画素領域１０２の左右外側に形成し、２カ所から信号を入力する構成を示している。また、端子部１０４を画素領域１０２の上下外側に形成し、２カ所から信号を入力する構成を示している。２カ所から信号を入力することにより、信号の供給能力が高まるため、半導体装置１００の高速動作が容易となる。また、半導体装置１００の大型化や高精細化に伴う配線抵抗の増大による信号遅延の影響を軽減することができる。また、半導体装置１００に冗長性を持たせることが可能となるため、半導体装置１００の信頼性を向上させることができる。なお、図６（Ａ）では端子部１０３及び端子部１０４をそれぞれ２カ所設ける構成としているが、それぞれ１カ所設ける構成としても構わない。
図６（Ｂ）は、画素１１０の回路構成を示している。画素１１０は、トランジスタ１１１と、液晶素子１１２と、容量素子１１３を有している。トランジスタ１１１のゲート電極は配線２１２＿ｉに接続され、トランジスタ１１１のソースまたはドレインの一方の電極（以下、第１電極という）は配線２１６＿ｊに接続されている。また、トランジスタ１１１のソースまたはドレインの他方の電極（以下第２電極という）は、液晶素子１１２の一方の電極と、容量素子１１３の一方の電極に接続されている。液晶素子１１２の他方の電極は、電極１１４に接続されている。電極１１４の電位は、０Ｖや、ＧＮＤや、共通電位などの固定電位としておけばよい。容量素子１１３の他方の電極は、配線２０３に接続されている。
トランジスタ１１１は、液晶素子１１２に配線２１６＿ｊから供給される画像信号を入力させるか否かを選択する機能を有する。配線２１２＿ｉにトランジスタ１１１をオン状態とする信号が供給されると、トランジスタ１１１を介して配線２１６＿ｊの画像信号が液晶素子１１２に供給される。液晶素子１１２は、供給される画像信号（電位）に応じて、光の透過率が制御される。容量素子１１３は、液晶素子１１２に供給された電位を保持するための保持容量（Ｃｓ容量ともいう）としての機能を有する。容量素子１１３は、必ずしも設ける必要はないが、容量素子１１３を設けることにより、トランジスタ１１１がオフ状態の時に第１電極と第２電極間に流れる電流（オフ電流）に起因する、液晶素子１１２に与えられた電位の変動を抑制することができる。
トランジスタ１１１のチャネルが形成される半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。なお、本実施の形態で説明する表示装置は、画素領域内に半導体層が残る構成であるため、上記半導体を用いた表示装置を透過型の表示装置として用いる場合は、半導体層を極力薄くするなどして、可視光の透過率を高めることが好ましい。
また、トランジスタ１１１のチャネルが形成される半導体層には、酸化物半導体を用いることが好適である。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、容量素子１１３を設けなくても液晶素子１１２に印加された電位の保持が可能となる。また、消費電力の小さい液晶表示装置を実現することができる。
次に、図６で示した画素１１０の構成例について、図１及び図２を用いて説明する。図１は、画素１１０の平面構成を示す上面図であり、図２は、画素１１０の積層構成を示す断面図である。なお、図１におけるＡ１−Ａ２、Ｂ１−Ｂ２、Ｃ１−Ｃ２、Ｄ１−Ｄ２の鎖線は、図２（Ａ）乃至図２（Ｄ）における断面Ａ１−Ａ２、断面Ｂ１−Ｂ２、断面Ｃ１−Ｃ２、断面Ｄ１−Ｄ２に相当する。
本実施の形態に示すトランジスタ１１１は、等間隔に対向する第１電極２０６Ａ及び第２電極２０６Ｂの形状としている。なお第１電極２０６Ａ及び第２電極２０６Ｂの形は、他の形状とすることもでき、一例としては、第２電極２０６Ｂを、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）の第１電極２０６Ａで囲む形状とすることもできる。
配線２０３は、容量電極または容量配線として機能する。本実施の形態では、配線２０３と第２電極２０６Ｂを重畳させて容量素子１１３を形成している。
また、本実施の形態で説明する半導体装置は、工程簡略化のため島状の半導体層を形成するためのフォトリソグラフィ工程やエッチング工程を行わないため、画素領域１０２の全てに半導体層２０５が残る構成となる。その結果、配線２１２＿ｉがゲート電極として機能し、配線２１６＿ｊがソースまたはドレインの一方の電極として機能し、配線２１６＿ｊ＋１がソースまたはドレインの他方の電極として機能する第１の寄生トランジスタが生じる。
また、配線２０３がゲート電極として機能し、配線２１６＿ｊがソースまたはドレインの一方の電極として機能し、配線２１６＿ｊ＋１がソースまたはドレインの他方の電極として機能する第２の寄生トランジスタが生じる。
また、画素電極２１０がゲート電極として機能し、絶縁層２０７がゲート絶縁層として機能し、配線２１６＿ｊがソースまたはドレインの一方の電極として機能し、配線２１６＿ｊ＋１がソースまたはドレインの他方の電極として機能する第３の寄生トランジスタが生じる。
なお寄生トランジスタは、トランジスタが形成される領域以外の半導体層が残った場所でチャネルが形成されて、生成されるトランジスタである。
本実施の形態の構成では、島状の半導体層を形成するためのフォトリソグラフィ工程やエッチング工程を省略することで、半導体層へのダメージの低減でき、当該半導体層の劣化を低減することができる。
第１の寄生トランジスタは、配線２１２＿ｉにトランジスタ１１１をオン状態とする電位が供給されると、第１の寄生トランジスタもオン状態となり、配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されることとなる。第１の寄生トランジスタにより配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。
また、第２の寄生トランジスタがｎチャネル型のトランジスタとして機能する場合、配線２０３に供給された電位よりも、配線２１６＿ｊまたは配線２１６＿ｊ＋１の電位が低くなり、その電位差の絶対値が第２の寄生トランジスタのしきい値電圧よりも大きくなると、画素電極２１０の下に位置する半導体層２０５にチャネルが形成され、第２の寄生トランジスタがオン状態となる。
第２の寄生トランジスタがオン状態となると、配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されることとなる。第２の寄生トランジスタにより配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。
また、第３の寄生トランジスタがｎチャネル型のトランジスタとして機能する場合、画素電極２１０に供給された、または保持された電位よりも、配線２１６＿ｊまたは配線２１６＿ｊ＋１の電位が低くなり、その電位差の絶対値が第３の寄生トランジスタのしきい値電圧よりも大きくなると、画素電極２１０の下に位置する半導体層２０５にチャネルが形成され、第３の寄生トランジスタがオン状態となる。
第３の寄生トランジスタがオン状態となると、配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されることとなる。第３の寄生トランジスタにより配線２１６＿ｊと配線２１６＿ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。また、画素の開口率を大きくするなどの理由により、画素電極２１０を配線２１６＿ｊや配線２１６＿ｊ＋１に近づけると、第３の寄生トランジスタの影響がより強くなる。
そこで、本実施の形態では、画素１１０に半導体層２０５が除去された溝部２３０を設け、上述の寄生トランジスタが生じない構成とする。溝部２３０を、配線２１２＿ｉの線幅方向の両端部を越えて横切る様に設けることで、第１の寄生トランジスタの生成を防ぐことができる。また、溝部２３０を、配線２０３の線幅方向の両端部を越えて横切る様に設けることで、第２の寄生トランジスタの生成を防ぐことができる。なお、配線２１２＿ｉ上の溝部２３０もしくは、配線２０３上の溝部２３０は、それぞれ複数設けてもよい。
また、溝部２３０を配線２１６＿ｊと画素電極２１０との間、または配線２１６＿ｊ＋１と画素電極２１０との間の少なくともどちらか一方に、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延在する方向と平行な方向に沿って、画素電極２１０の端部２３１及び端部２３２を越えて形成する。これにより、第３の寄生トランジスタの生成を防ぐことができる。なお、溝部２３０は、配線２１６＿ｊまたは配線２１６＿ｊ＋１と平行に設けられている必要はなく、また、屈曲部または湾曲部を有していてもよい。
なお、図１では、配線２１２＿ｉと配線２０３に挟まれた領域で溝部２３０が途切れているが、配線２１２＿ｉの線幅方向の端部を越えて設けられた溝部２３０を延伸し、配線２０３の幅方向の端部を越えて設けられた溝部２３０と接続した構成としてもよい。
また、配線２０３上に溝部２３０を設けずに、配線２０３の電位を、配線２１６＿ｊまたは配線２１６＿ｊ＋１に供給される電位よりも低い電位としておくことで、第２の寄生トランジスタの生成を防ぐこともできる。ただし、この場合は、上記電位を配線２０３に供給するための電源を別途設ける必要がある。
また、半導体層２０５が除去された溝部２３０の大きさに特に制限はないが、寄生トランジスタの生成を確実に防ぐため、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延在する方向と直交する方向における、溝部２３０内の半導体層が除去された部分の距離は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。
また本実施の形態のトランジスタ１１１では、半導体層２０５上に保護層３５１を設け、当該半導体層２０５が劣化するのを低減する構成としている。特に本実施の形態では、半導体層２０５上の保護層３５１の一部に開口部３０１及び開口部３０２を設け、半導体層２０５と第１電極２０６Ａ及び第２電極２０６Ｂとの接続をする構成としている。そのため、半導体層２０５の一部が、半導体層２０５のエッチング工程時や、第１電極２０６Ａ及び第２電極２０６Ｂのエッチング工程時にエッチングガスまたはエッチング液に曝されることによる、半導体層２０５の劣化を低減することができる。
なお図１に示す画素１１０のレイアウトで、開口部３０１及び開口部３０２は、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）を用いたフォトマスクで加工することが好ましい。トランジスタ１１１の第１電極２０６Ａ及び第２電極２０６Ｂと半導体層２０５とを接続するための開口部３０１及び開口部３０２を、ＯＰＣを用いたフォトマスクで形成することで、光の回折に伴う開口部の形状の変形を抑制し、トランジスタのチャネル幅及びチャネル長のばらつきを低減することができる。
断面Ａ１−Ａ２は、トランジスタ１１１及び容量素子１１３の積層構造を示している。トランジスタ１１１は、ボトムゲート構造のトランジスタである。断面Ｂ１−Ｂ２は、画素電極２１０及び溝部２３０を含む、配線２１６＿ｊから配線２１６＿ｊ＋１までの積層構造を示している。また、断面Ｃ１−Ｃ２は、配線２１６＿ｊと、配線２１２＿ｉの交差部における積層構造を示している。また、断面Ｄ１−Ｄ２は、溝部２３０と、配線２１６＿ｊ＋１と配線２１２＿ｉの交差部における積層構造を示している。
図２（Ａ）に示す断面Ａ１−Ａ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート電極２０２及び配線２０３が形成されている。また、ゲート電極２０２及び配線２０３上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上には保護層３５１が形成されている。また、保護層３５１上には第１電極２０６Ａ及び第２電極２０６Ｂが形成されている。半導体層２０５は、保護層３５１に形成された開口部３０１及び開口部３０２で、第１電極２０６Ａ及び第２電極２０６Ｂに接続されている。また、保護層３５１の一部に接し、第１電極２０６Ａ及び第２電極２０６Ｂ上に絶縁層２０７が形成されている。また、絶縁層２０７上には画素電極２１０が形成されている。画素電極２１０は、絶縁層２０７に形成された開口部２０８で第２電極２０６Ｂに接続されている。
配線２０３と第２電極２０６Ｂが、ゲート絶縁層２０４と半導体層２０５を間に挟んで重なっている部分が容量素子１１３として機能する。ゲート絶縁層２０４と半導体層２０５は誘電体層として機能する。配線２０３と画素電極２１０の間に形成される誘電体層を多層構造とすることで、一つの誘電体層にピンホールが生じても、ピンホールは他の誘電体層で被覆されるため、容量素子１１３を正常に機能させることができる。また、酸化物半導体の比誘電率は１４乃至１６と大きいため、半導体層２０５に酸化物半導体を用いると、容量素子１１３の静電容量値を大きくすることが可能となる。
図２（Ｂ）に示す断面Ｂ１−Ｂ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート絶縁層２０４が形成され、ゲート絶縁層２０４上に半導体層２０５が形成されている。半導体層２０５上には保護層３５１が形成されている。保護層３５１上に配線２１６＿ｊ及び配線２１６＿ｊ＋１が形成され、保護層３５１と、配線２１６＿ｊ及び配線２１６＿ｊ＋１上に絶縁層２０７が形成されている。また、絶縁層２０７上に画素電極２１０が形成されている。
配線２１６＿ｊ＋１と画素電極２１０の間に、ゲート絶縁層２０４の一部、半導体層２０５の一部、保護層３５１の一部、及び絶縁層２０７の一部が除去された溝部２３０が形成されている。溝部２３０は、少なくともその底面において半導体層を有していない構成となっている。
図２（Ｃ）に示す断面Ｃ１−Ｃ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２＿ｉが形成されている。また、配線２１２＿ｉ上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上には保護層３５１が形成されている。また、保護層３５１上に配線２１６＿ｊが形成され、配線２１６＿ｊ上に絶縁層２０７が形成されている。
図２（Ｄ）に示す断面Ｄ１−Ｄ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２＿ｉが形成されている。また、配線２１２＿ｉ上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上には保護層３５１が形成されている。また、保護層３５１上に配線２１６＿ｊ＋１が形成され、配線２１６＿ｊ＋１上に絶縁層２０７が形成されている。また、ゲート絶縁層２０４の一部、半導体層２０５の一部、保護層３５１の一部、及び絶縁層２０７の一部が除去された溝部２３０が形成されている。
次に、図１で示した構成とは異なる画素構成例について、図３及び図４を用いて説明する。図３は、画素１２０の平面構成を示す上面図である。図４（Ａ）乃至図４（Ｃ）に示す断面Ａ１−Ａ２、断面Ｅ１−Ｅ２、断面Ｆ１−Ｆ２は、図３におけるＡ１−Ａ２、Ｅ１−Ｅ２、Ｆ１−Ｆ２の鎖線で示す部位の断面に相当する。図３に示す画素１２０は、図１に示した画素１１０と、溝部２３０の構成が異なる。なお、図３におけるＡ１−Ａ２の鎖線で示す部位の構成は、図１及び図２（Ａ）で説明した構成と同じである。
画素１２０は、溝部２３０を配線２１６＿ｊと画素電極２１０との間、及び配線２１６＿ｊ＋１と画素電極２１０との間に設けた構成としている。また、溝部２３０を、配線２１２＿ｉ及び配線２０３の幅方向の端部を越えて横切るように設けるだけでなく、配線２１２＿ｉと配線２０３の間の領域にも設ける構成としている。このように、溝部２３０を多く配置することで、寄生トランジスタの形成をより確実に防ぐことができる。
次に、図１乃至図４で示した構成とは異なる画素構成例について、図５を用いて説明する。図５（Ａ）は、画素１３０の平面構成を示す上面図である。図５（Ｂ）に示す断面Ｇ１−Ｇ２は、図５（Ａ）におけるＧ１−Ｇ２の鎖線で示す部位の断面に相当する。図５に示す画素１３０は、画素電極２１０に光反射率の高い導電層を用いることで、反射型の液晶表示装置に適用できる画素構成の一例を示している。
画素１３０は、半導体層２０５が除去された溝部２５１及び溝部２５２が、配線２１２＿ｉの線幅方向の両端部を越えて横切る様に設けられている。配線２１２＿ｉの線幅方向の両端部を越えて横切る溝部を複数設けることで、配線２１２＿ｉと重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。
なお、島状の半導体層を形成するためのフォトリソグラフィ工程やエッチング工程を行わないため、トランジスタが形成される領域以外に残存する半導体層において、当該半導体層に重畳する画素電極等に供給される電位によって形成されるチャネルを寄生チャネルという。
また、画素１３０は、半導体層２０５が除去された溝部２５３及び溝部２５４が、配線２０３の線幅方向の両端部を越えて横切る様に設けられている。配線２０３の線幅方向の両端部を越えて横切る溝部を複数設けることで、配線２０３と重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。
また、画素１３０は、半導体層２０５が除去された溝部２５５及び溝部２５６が、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延在する方向と平行な方向に沿って、画素電極２１０の端部２３１及び端部２３２を越えて設けられている。配線２１６＿ｊまたは配線２１６＿ｊ＋１が延在する方向と平行な方向に沿って、画素電極２１０の端部２３１及び端部２３２を越えて溝部を複数設けることで、画素電極２１０と重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。溝部２５５及び溝部２５６は、配線２１６＿ｊまたは配線２１６＿ｊ＋１に平行に設けられている必要はなく、屈曲部または湾曲部を有していてもよい。
画素１３０が有する溝部２５５及び溝部２５６は、湾曲部を有し、一部が画素電極２１０と重畳して形成されている。また、画素１３０は、画素電極２１０と重畳して形成される溝部２５７及び溝部２５８を有している。このように、画素電極２１０に重畳して溝部２５５乃至溝部２５８を設けることにより、画素電極２１０表面に凹凸を設けることができる。画素電極２１０表面に凹凸を設けると、入射した外光を乱反射させ、より良好な表示を行うことができる。よって、表示における視認性が向上する。
また、画素電極２１０と重畳して形成される溝部２５５乃至溝部２５８は、溝部の側面がテーパー形状であると、画素電極２１０の被覆性が向上するため好ましい。
次に、端子１０５及び端子１０６の構成例について、図７を用いて説明する。図７（Ａ１）、図７（Ａ２）は、端子１０５の上面図及び断面図をそれぞれ図示している。図７（Ａ１）におけるＪ１−Ｊ２の鎖線は、図７（Ａ２）における断面Ｊ１−Ｊ２に相当する。また、図７（Ｂ１）、図７（Ｂ２）は、端子１０６の上面図及び断面図をそれぞれ図示している。図７（Ｂ１）におけるＫ１−Ｋ２の鎖線は、図７（Ｂ２）における断面Ｋ１−Ｋ２に相当する。なお、断面Ｊ１−Ｊ２及び断面Ｋ１−Ｋ２において、Ｊ２及びＫ２は、基板端部に相当する。
断面Ｊ１−Ｊ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２が形成されている。また、配線２１２上に、ゲート絶縁層２０４、半導体層２０５、保護層３５１及び絶縁層２０７が形成されている。絶縁層２０７上に電極２２１が形成され、電極２２１は、ゲート絶縁層２０４、半導体層２０５、保護層３５１、及び絶縁層２０７に形成された開口部２１９を介して配線２１２に接続されている。
断面Ｋ１−Ｋ２において、基板２００上に、下地層２０１、ゲート絶縁層２０４、半導体層２０５及び保護層３５１が形成されている。保護層３５１上に配線２１６が形成され、配線２１６上に絶縁層２０７が形成されている。絶縁層２０７上に電極２２２が形成され、電極２２２は、絶縁層２０７に形成された開口部２２０を介して配線２１６に接続されている。
なお、端子１０７の構成も、端子１０５または端子１０６と同様の構成とすることができる。
また、画素領域１０２と端子部１０４はｎ本の配線２１６で接続されているが、画素領域１０２から端子部１０４が有する端子１０６に至るまでの配線２１６の引き回しにおいて、隣接する配線２１６同士が近い場合は、隣接する配線２１６の電位差によって、隣接する配線２１６間に存在する半導体層２０５中に寄生チャネルが形成され、隣接する配線２１６同士が電気的に接続されてしまう恐れがある。
このような現象は、絶縁層を介して、画素領域１０２から端子部１０４までの領域全体、もしくは、隣接する配線２１６の間に導電層を設け、該導電層の電位を半導体層２０５中に寄生チャネルが形成されない電位としておくことで防ぐことができる。
例えば、半導体層２０５に酸化物半導体を用いる場合、多くの酸化物半導体はｎチャネル型の半導体となりやすいため、導電層の電位を配線２１６に供給される電位よりも低い電位としておけばよい。
また、以下に説明する溝部形成工程において、隣接する配線２１６間の半導体層２０５を除去することでも、隣接する配線２１６同士の電気的な接続を防ぐことができる。
図８に、隣接する配線２１６の間に、溝部２４０を形成し、半導体層２０５を除去する構成を示す。図８（Ａ）は、端子１０６に接続する配線２１６の平面構成を示す上面図である。図８（Ｂ）に示す断面Ｌ１−Ｌ２は、図８（Ａ）におけるＬ１−Ｌ２の鎖線で示す部位の断面に相当する。図８（Ａ）において、配線２１６＿ｊは端子１０６＿ｊに接続され、配線２１６＿ｊ＋１は端子１０６＿ｊ＋１に接続され、配線２１６＿ｊ＋２は端子１０６＿ｊ＋２に接続されている。なお、溝部２４０は、溝部２３０と同様に形成することができる。
隣接する配線２１６＿ｊと配線２１６＿ｊ＋１の間に、半導体層２０５が除去された溝部２４０が形成されている。また、隣接する配線２１６＿ｊ＋１と配線２１６＿ｊ＋２の間に、半導体層２０５が除去された溝部２４０が形成されている。このように、隣接する配線２１６間に半導体層２０５が除去された溝部２４０を設けることで、隣接する配線２１６同士の電気的な接続を防ぐことができる。
また、半導体層２０５が除去された溝部２４０の大きさに特に制限はないが、寄生チャネルの生成を確実に防ぐため、配線２１６＿ｊまたは配線２１６＿ｊ＋１が延在する方向と直交する方向における、溝部２４０内の半導体層が除去された部分の距離は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。
続いて、図１を用いて説明した液晶表示装置の画素部の作製方法について、図９及び図１０を用いて説明する。なお、図９及び図１０における断面Ａ１−Ａ２、断面Ｊ１−Ｊ２、及び断面Ｋ１−Ｋ２は、図１及び図７におけるＡ１−Ａ２、Ｊ１−Ｊ２、及びＫ１−Ｋ２の鎖線で示した部位の断面図である。なお図９、図１０における作製方法の説明では特に、半導体層に酸化物半導体を用いる構成について説明を行う。酸化物半導体を半導体層に用いる利点については、上述した通りである。
まず、基板２００上に下地層２０１となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板２００は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。本実施の形態では、基板２００にアルミノホウケイ酸ガラスを用いる。
下地層２０１は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板２００からの不純物元素の拡散を防止する機能がある。なお、本明細書中において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。下地層２０１は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
本実施の形態では、下地層２０１として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板２００上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。
次に、下地層２０１上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ゲート電極２０２、配線２０３、配線２１２を形成する。
ゲート電極２０２、配線２０３、配線２１２を形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
本実施の形態では、導電層として下地層２０１上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第１のフォトリソグラフィ工程により導電層を選択的にエッチング除去し、ゲート電極２０２、配線２０３、配線２１２を形成する（図９（Ａ）参照）。また、形成されたゲート電極２０２、配線２０３、配線２１２の端部がテーパー形状であると、後に積層する絶縁層や導電層の被覆性が向上するため好ましい。
なお特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
次いで、ゲート電極２０２、配線２０３、配線２１２上にゲート絶縁層２０４を５０ｎｍ以上８００ｎｍ以下、好ましくは１００ｎｍ以上６００ｎｍ以下の厚さで形成する。ゲート絶縁層２０４には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層２０４は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、ゲート絶縁層Ａの上にゲート絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、ゲート絶縁層２０４としても良い。
ゲート絶縁層２０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
本実施の形態では、ゲート絶縁層２０４として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、ゲート電極２０２上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１００ｎｍの厚さで形成する。
また、ゲート絶縁層２０４には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用いてもよい。ゲート絶縁層２０４を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これをゲート絶縁層２０４に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。
具体的にゲート絶縁層２０４に用いることのできる、この後形成する酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、４価の陽イオンとなる元素より選ばれる少なくとも一種の元素に置き換えた材料であることが好適である。
４価の陽イオンとなる元素の一例としては、周期表の４族元素であるＴｉ、Ｚｒ、Ｈｆ、または１４族元素であるＧｅを用いることができる。上述の周期表の４族元素または１４族元素は、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体（以下、ＩＧＺＯと呼ぶ。）中の３価の陽イオンとなるＧａと置換することで、酸化物半導体を構成する酸素との結合力を大きくすることができ、ＩＧＺＯより絶縁性が高められたゲート絶縁層２０４を得ることができる。
また、４価の陽イオンとなる元素としては、ランタノイドであるセリウム（Ｃｅ）でもよく、ＧａをＣｅに置換して、ＩＧＺＯより絶縁性が高められたゲート絶縁層２０４を得ることができる。
またゲート絶縁層２０４に用いることのできる、酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、イットリウム（Ｙ）に置き換えた材料が好適である。イットリウムは、Ｇａよりも電気陰性度が小さいため酸素との電気陰性度の差を大きくすることができ、酸化物半導体中での酸素とのイオン結合による結合をより強くすることができ、ＩＧＺＯより絶縁性が高められたゲート絶縁層２０４を得ることができる。
また、ゲート絶縁層２０４を積層構造とする場合には、酸化物半導体と同種の成分を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。
また、半導体層に酸化物半導体層を用いる場合は、当該酸化物半導体層内に、水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基板２００を予備加熱し、基板２００やゲート絶縁層２０４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、ゲート絶縁層２０４の成膜前に、ゲート電極２０２、配線２０３、及び配線２１２まで形成した基板２００にも同様に行ってもよい。
半導体層２０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。酸化物半導体層を高純度化するため、この後行う脱水化または脱水素化は有効である。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
酸化物半導体は単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とする。
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて半導体層２０５を成膜する。
半導体層２０５は、好ましくはスパッタリング法により、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。半導体層２０５の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板温度が高いほど、得られる半導体層２０５の不純物濃度は低くなる。また、半導体層２０５中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、半導体層２０５は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
半導体層２０５としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて半導体層２０５を成膜することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。
酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。
基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層中の不純物濃度を低減することができる。
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
例えば、第１の加熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、８５℃では、１００ｚＡ（１×１０−１９Ａ）以下、望ましくは１０ｚＡ（１×１０−２０Ａ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１１１を得ることができる。
また、高純度化された酸化物半導体を有するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。
このように、高純度化し、また、酸素欠損を低減することによりｉ型（真性）化した酸化物半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する酸化物半導体を用いた信頼性の高い液晶表示装置を提供することができる。
次いで、半導体層２０５上に保護層３５１を形成する。保護層３５１としては、ゲート絶縁層２０４と同様の材料及び方法で形成することができる。
なお半導体層２０５と接する保護層３５１は、酸素を多く含む状態とすると、半導体層２０５へ酸素を供給する供給源として機能させることができる。
本実施の形態では、保護層３５１として、膜厚２００ｎｍの酸化シリコン層を用いる。そして、第２のフォトリソグラフィ工程により、保護層３５１上にレジストマスクを形成し、半導体層２０５上の保護層３５１の一部を選択的に除去し、開口部３０１及び開口部３０２を形成する（図９（Ｂ）参照）。開口部３０１及び開口部３０２を形成して残存する半導体層２０５上の保護層の形状は、断面形状が台形または三角形状であり、断面形状の下端部のテーパ角θが６０°以下、好ましくは４５°以下、さらに好ましくは３０°以下とする。一例としては、本実施の形態では、フォトリソグラフィ工程により酸化シリコン層上にレジストマスクを形成し、選択的にエッチングを行って保護層３５１の断面形状を台形とし、保護層３５１の下端部のテーパ角θを約３０°とする。
保護層３５１の形成後、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気下３００℃で１時間加熱処理を行う。
また、保護層３５１には、半導体層２０５と同種の成分を含む絶縁材料を用いてもよい。保護層３５１を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これを保護層３５１に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。
具体的に保護層３５１に用いることのできる、酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、４価の陽イオンとなる元素より選ばれる少なくとも一種の元素に置き換えた材料であることが好適である。
４価の陽イオンとなる元素の一例としては、周期表の４族元素であるＴｉ、Ｚｒ、Ｈｆ、または１４族元素であるＧｅを用いることができる。上述の周期表の４族元素または１４族元素は、ＩＧＺＯ中の３価の陽イオンとなるＧａと置換することで、酸化物半導体を構成する酸素との結合力を大きくすることができ、ＩＧＺＯより絶縁性が高められた保護層３５１を得ることができる。
また、４価の陽イオンとなる元素としては、ランタノイドであるセリウム（Ｃｅ）でもよく、ＧａをＣｅに置換することで、ＩＧＺＯより絶縁性が高められた保護層３５１を得ることができる。
また保護層３５１に用いることのできる、酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、イットリウム（Ｙ）に置き換えた材料が好適である。イットリウムは、Ｇａよりも電気陰性度が小さいため酸素との電気陰性度の差を大きくすることができ、酸化物半導体中での酸素とのイオン結合による結合をより強くすることができ、ＩＧＺＯより絶縁性が高められた保護層３５１を得ることができる。
また、保護層３５１を積層構造とする場合には、酸化物半導体と同種の成分を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。
なお、開口部３０１及び開口部３０２を形成するためのエッチングにより露出した半導体層２０５の表面には、不純物が付着しやすい。上記不純物には、エッチングに用いたエッチングガスまたはエッチング液を構成する元素、或いはエッチングを行った処理室内に存在する元素などが含まれる。上記不純物として、具体的には、ボロン、塩素、フッ素、炭素、アルミニウムなどが挙げられる。
次いで、半導体層２０５及び保護層３５１の表面の洗浄処理を行う。洗浄処理は、ＴＭＡＨ溶液などのアルカリ性の溶液、水、または希フッ酸などを用いて行うことができる。或いは、洗浄処理は、酸素、一酸化二窒素、もしくは希ガス（代表的にはアルゴン）を用いたプラズマ処理により行うことができる。洗浄処理により、半導体層２０５及び保護層３５１の表面に付着した上記不純物を、除去することができる。
なお希フッ酸は、５０重量％のフッ酸を、水で１００倍乃至１０００００倍に希釈したものを、洗浄処理に用いることが望ましい。洗浄処理に希フッ酸を用いると、半導体層２０５に付着した不純物を、半導体層２０５の一部とともに除去することができる。
次いで、開口部３０１及び開口部３０２の半導体層２０５上、並びに保護層３５１上に、第１電極２０６Ａ、第２電極２０６Ｂ、及び配線２１６となる導電層を形成する。第１電極２０６Ａ、第２電極２０６Ｂ、及び配線２１６に用いる導電層は、ゲート電極２０２と同様の材料及び方法で形成することができる。また、第１電極２０６Ａ、第２電極２０６Ｂ、及び配線２１６に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
本実施の形態では、開口部３０１及び開口部３０２の半導体層２０５上、並びに保護層３５１上に、導電層として厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第３のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、第１電極２０６Ａ、第２電極２０６Ｂ、及び配線２１６を形成する（図９（Ｃ）参照）。
次いで、第１電極２０６Ａ、第２電極２０６Ｂ、保護層３５１、及び配線２１６上に絶縁層２０７を形成する（図１０（Ａ）参照）。絶縁層２０７は、ゲート絶縁層２０４または下地層２０１と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法による形成が好適である。絶縁層２０７に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層が低抵抗化（ｎ型化）する恐れがある。従って、絶縁層２０７は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
絶縁層２０７としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、半導体層２０５に酸化物半導体を用いる場合、絶縁層２０７として、または、絶縁層２０７と積層して、酸化物半導体と同種の成分を含む金属酸化物層を形成してもよい。
本実施の形態では、絶縁層２０７として膜厚２００ｎｍの酸化シリコンを、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
絶縁層２０７の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層２０７は、絶縁層２０７中に含まれる不純物の濃度を低減することができる。また、絶縁層２０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁層２０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。ただし、第１のフォトリソグラフィ工程、または第３のフォトリソグラフィ工程により形成された配線層にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、上記配線層にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁層２０７と接した状態で昇温され、酸素を含む絶縁層２０７から酸素を半導体層２０５へ供給することができる。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
次いで、第４のフォトリソグラフィ工程により、レジストマスクを形成し、第２電極２０６Ｂ上の絶縁層２０７の一部を選択的に除去し、開口部２０８を形成する。また、断面Ｋ１−Ｋ２断面における配線２１６上の絶縁層２０７の一部を選択的に除去し、開口部２２０を形成する。また、断面Ｊ１−Ｊ２断面における配線２１２上では、絶縁層２０７、保護層３５１、半導体層２０５、及びゲート絶縁層２０４の一部を選択的に除去し、開口部２１９を形成する。（図１０（Ｂ）参照）。なお、図示していないが、本フォトリソグラフィ工程において、溝部２３０も開口部２１９と同様に形成する。このため、溝部２３０の側面は、絶縁層２０７、保護層３５１、半導体層２０５、及びゲート絶縁層２０４が露出している。
絶縁層２０７、保護層３５１、半導体層２０５、及びゲート絶縁層２０４のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）を用いることができる。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。また、下地層２０１は基板２００からの不純物元素の拡散を防止する機能を有するため、上記エッチングに際して、下地層２０１が極力エッチングされることのないように、エッチング条件を調整することが好ましい。
一般に、半導体層のエッチングと開口部の形成は、異なるフォトリソグラフィ工程及びエッチング工程により別々に実施されるが、本実施の形態に示す作製工程によれば、一回のフォトリソグラフィ工程とエッチング工程により、同時に実施することが可能となる。よって、フォトマスクの削減のみならず、フォトリソグラフィ工程そのものを削減することができ、その後のエッチング工程も削減することができる。すなわち、少ないフォトリソグラフィ工程により、低コストで、生産性よく液晶表示装置を作製することができる。
また、本実施の形態に示す作製工程によれば、酸化物半導体層にフォトレジストが直接形成されることがない。また、酸化物半導体層のチャネル形成領域が絶縁層２０７で保護されているため、その後のフォトレジストの剥離洗浄工程においても、酸化物半導体層のチャネル形成領域に水分が付着することがないため、トランジスタ１１１の特性バラツキが低減され、信頼性が向上する。
次いで、開口部２０８の第２電極２０６Ｂ上、及び絶縁層２０７上に画素電極２１０を形成する。画素電極２１０となる導電層は、スパッタリング法、真空蒸着法などを用いて、透光性を有する導電層（透明導電層ともいう）を３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成する。以上の工程によりトランジスタ１１１及び容量素子１１３を備えた半導体装置ができる（図１０（Ｃ）参照）。
透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシートよりなる材料を用いてもよい。
また、本実施の形態では透過型の液晶表示装置の画素部の作製方法について例示したが、透過型に限らず、反射型や半透過型の液晶表示装置の画素部にも適用することができる。反射型の液晶表示装置の画素部を得る場合は、画素電極として光反射率の高い導電層（反射導電層ともいう）、例えば、アルミニウム、チタン、銀、ロジウム、ニッケルなどの可視光の反射率が高い金属、或いは、これら金属の少なくとも１つを含む合金、またはそれらの積層を用いればよい。半透過型の液晶表示装置の画素部を得る場合は、一つの画素電極を、透明導電層と反射導電層とで形成し、透過部分と反射部分とを設ける。
本実施の形態では、透光性を有する導電層として厚さ８０ｎｍのＩＴＯ層を形成し、第５のフォトリソグラフィ工程により、レジストマスクを形成し、透光性を有する導電層を選択的にエッチングして、画素電極２１０、電極２２１、及び電極２２２を形成する。
画素電極２１０は、開口部２０８で第２電極２０６Ｂに接続される。また、電極２２１は開口部２１９で配線２１２に接続される。また、電極２２２は開口部２２０で配線２１６に接続される。
また、端子部１０３及び端子部１０４に形成される開口部２１９及び開口部２２０において、配線２１２及び配線２１６を露出した状態のままとせず、ＩＴＯなどの酸化物導電性材料で覆うことは重要である。配線２１２及び配線２１６は金属層であるため、配線２１２及び配線２１６を露出した状態のままとすると、露出表面が酸化され、ＦＰＣ等との接触抵抗が増大する。接触抵抗の増大は、外部から入力される信号の遅延や波形のなまりを生じ、外部からの信号が正確に伝達されず、半導体装置の信頼性が低下してしまう。配線２１２及び配線２１６の露出表面を、ＩＴＯなどの酸化物導電性材料で覆うことにより、接触抵抗の増大を防ぎ、半導体装置の信頼性を向上させることができる。
本実施の形態によれば、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することができ、且つ半導体層の劣化を低減することが可能となる。よって、低コストで、生産性が高く、信頼性に優れた液晶表示装置を作製することができる。
本実施の形態では、ボトムゲート構造のトランジスタを例として説明したが、トップゲート構造のトランジスタに適用することも可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態２）
本実施の形態では、フォトマスク数及びフォトリソグラフィ工程数を削減したＥＬ表示装置の画素構成および作製方法の一例について、図１３乃至図２２を用いて説明する。
図１８（Ａ）に、ＥＬ表示装置に用いる半導体装置４００の構成の一例を説明する。半導体装置４００は、基板４０１上に画素領域４０２と、ｍ個（ｍは１以上の整数）の端子４０５、及び端子４０７を有する端子部４０３と、ｎ個（ｎは１以上の整数）の端子４０６、及び端子４０８を有する端子部４０４を有している。また、半導体装置４００は、端子部４０３に接続するｍ本の配線５１２と、端子部４０４に接続するｎ本の配線５１６と、配線５０３と、配線５６３を有している。また、画素領域４０２は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置された複数の画素４１０を有している。ｉ行ｊ列の画素４１０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線５１２＿ｉ、配線５１６＿ｊにそれぞれ接続されている。また、各画素は、共通電極となる配線５０３と接続され、配線５０３は端子４０７に接続されている。また、各画素は、電流を流すための配線５６３と接続され、配線５６３は端子４０８に接続されている。また、配線５１２＿ｉは端子４０５＿ｉに接続され、配線５１６＿ｊは端子４０６＿ｊに接続されている。
端子部４０３及び端子部４０４は外部入力端子であり、外部に設けられた制御回路とＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等を用いて接続される。外部に設けられた制御回路から供給される信号は、端子部４０３及び端子部４０４を介して半導体装置４００に入力される。図１８（Ａ）では、端子部４０３を画素領域４０２の左右外側に形成し、２カ所から信号を入力する構成を示している。また、端子部４０４を画素領域４０２の上下外側に形成し、２カ所から信号を入力する構成を示している。２カ所から信号を入力することにより、信号の供給能力が高まるため、半導体装置４００の高速動作が容易となる。また、半導体装置４００の大型化や高精細化に伴う配線抵抗の増大による信号遅延の影響を軽減することができる。また、半導体装置４００に冗長性を持たせることが可能となるため、半導体装置４００の信頼性を向上させることができる。なお、図１８（Ａ）では端子部４０３及び端子部４０４をそれぞれ２カ所設ける構成としているが、それぞれ１カ所設ける構成としても構わない。
図１８（Ｂ）は、画素４１０の回路構成を示している。画素４１０は、第１のトランジスタ４１１と、第２のトランジスタ４１２と、容量素子４１３と、ＥＬ素子４１４を有している。第１のトランジスタ４１１のゲート電極は配線５１２＿ｉに接続され、第１のトランジスタ４１１のソースまたはドレインの一方の電極（以下、第１電極という）は配線５１６＿ｊに接続されている。また第２のトランジスタ４１２の第１電極は配線５６３に接続され、第２のトランジスタ４１２のソースまたはドレインの他方の電極（以下、第２電極という）はＥＬ素子４１４の一方の電極に接続されている。また、第１のトランジスタ４１１の第２電極は、配線５１３を介して、第２のトランジスタ４１２のゲート電極及び容量素子４１３の一方の電極に接続されている。容量素子４１３の他方の電極は、配線５６３に接続されている。ＥＬ素子４１４の他方の電極は、配線５０３に接続されている。配線５０３の電位は、０Ｖや、ＧＮＤや、共通電位などの固定電位としておけばよい。配線５６３の電位は、ＥＬ素子に流す電流量によって適宜電位を設定すればよい。
第１のトランジスタ４１１は、第２のトランジスタ４１２のゲート電極に、配線５１６＿ｊから供給される画像信号を入力させるか否かを選択する機能を有する。配線５１２＿ｉに第１のトランジスタ４１１をオン状態とする信号が供給されると、第１のトランジスタ４１１を介して配線５１６＿ｊの画像信号が第２のトランジスタ４１２のゲート電極及び容量素子４１３の一方の電極に供給される。
第２のトランジスタ４１２は、第２のトランジスタ４１２のゲート電極に保持される画像信号に応じた電流をＥＬ素子４１４に流す機能を有する。第２のトランジスタ４１２のゲート電極に保持される画像信号が、容量素子４１３の電極間に保持される。第２のトランジスタ４１２は、画像信号に応じた電流をＥＬ素子４１４に流すための電流源として機能する。
第１のトランジスタ４１１及び第２のトランジスタ４１２のチャネルが形成される半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。なお、本実施の形態で説明する表示装置は、画素領域内に半導体層が残る構成であるため、上記半導体を用いた表示装置を透過型の表示装置として用いる場合は、半導体層を極力薄くするなどして、可視光の透過率を高めることが好ましい。
また、第１のトランジスタ４１１及び第２のトランジスタ４１２のチャネルが形成される半導体層には、酸化物半導体を用いることが好適である。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、容量素子４１３を設けなくても第２のトランジスタ４１２のゲート電極に印加された電位の保持が可能となる。
また、第１のトランジスタ４１１及び第２のトランジスタ４１２は、共にｎチャネル型のトランジスタとして説明を行うが、ｐチャネル型のトランジスタであってもよい。
容量素子４１３は、第２のトランジスタ４１２のゲート電極に供給された画像信号を保持するための機能を有する。容量素子４１３は、必ずしも設ける必要はないが、容量素子４１３を設けることにより、第１のトランジスタ４１１がオフ状態の時に第１電極と第２電極間に流れる電流（オフ電流）に起因する、第２のトランジスタ４１２のゲート電極に与えられた電位の変動を抑制することができる。
ＥＬ素子４１４は、第２のトランジスタ４１２の第１電極と第２電極間を流れる電流量に応じて、輝度が制御される。なおＥＬ素子４１４は、陽極となる一方の電極と陰極となる他方の電極との間にＥＬ層を挟持した構造である。
次に、図１８で示した画素４１０の構成例について、図１３及び図１４を用いて説明する。図１３は、画素４１０の平面構成を示す上面図であり、図１４は、画素４１０の積層構成を示す断面図である。なお、図１３におけるＡ１−Ａ２、Ｂ１−Ｂ２、Ｃ１−Ｃ２、Ｄ１−Ｄ２の鎖線は、図１４（Ａ）乃至図１４（Ｄ）における断面Ａ１−Ａ２、断面Ｂ１−Ｂ２、断面Ｃ１−Ｃ２、断面Ｄ１−Ｄ２に相当する。
本実施の形態に示す第１のトランジスタ４１１及び第２のトランジスタ４１２は、等間隔に対向する第１電極５０６Ａ及び第２電極５０６Ｂ、並びに第１電極５４６Ａ及び第２電極５４６Ｂの形状としている。なお第１電極５０６Ａ及び第２電極５０６Ｂ、並びに第１電極５４６Ａ及び第２電極５４６Ｂの形状は、他の形状とすることもでき、一例としては、第２電極５４６Ｂを、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）の第１電極５４６Ａで囲む形状とすることもできる。
また、本実施の形態で説明する半導体装置は、工程簡略化のため島状の半導体層を形成するためのフォトリソグラフィ工程やエッチング工程を行わないため、画素領域４０２の全てに半導体層５０５が残る構成となる（図１３で図示せず）。その結果、配線５１２＿ｉがゲート電極として機能し、配線５１６＿ｊがソース電極またはドレイン電極の一方として機能し、配線５６３がソース電極またはドレイン電極の他方として機能する第１の寄生トランジスタが生じる。
また、第２のトランジスタ４１２のゲート電極５４２がゲート電極として機能し、第２電極５０６Ｂがソース電極またはドレイン電極の一方として機能し、配線５６３がソース電極またはドレイン電極の他方として機能する第２の寄生トランジスタが生じる。
また、ゲート電極５４２がゲート電極として機能し、配線５６３がソース電極またはドレイン電極の一方として機能し、第２電極５４６Ｂがソース電極またはドレイン電極の他方として機能する第３の寄生トランジスタが生じる。
なお寄生トランジスタは、第１のトランジスタ４１１及び第２のトランジスタ４１２が形成される領域以外の半導体層が残った場所でチャネルが形成されて、生成されるトランジスタである。
また、第２のトランジスタ４１２のゲート電極５４２は、配線５６３と重畳することで容量素子４１３を形成している。
本実施の形態の構成では、島状の半導体層を形成するためのフォトリソグラフィ工程やエッチング工程を省略することで、半導体層へのダメージの低減でき、当該半導体層の劣化を低減することができる。
第１の寄生トランジスタは、配線５１２＿ｉに第１のトランジスタ４１１をオン状態とする電位が供給されると、第１の寄生トランジスタもオン状態となる。
第１の寄生トランジスタがオン状態になると、配線５１６＿ｊと配線５６３が電気的に接続されることとなる。第１の寄生トランジスタにより配線５１６＿ｊと配線５６３が電気的に接続されると、配線５６３から配線５１６＿ｊに流れる電流により画像信号が正確でなくなり、ゲート電極５４２に供給される電位が所望の値でなくなってしまう。
また、第２の寄生トランジスタは、ゲート電極５４２に供給される画像信号に基づく電位により、ゲート電極５４２に重畳する半導体層５０５にチャネルが形成され、第２の寄生トランジスタがオン状態となる。
第２の寄生トランジスタがオン状態となると、第２電極５０６Ｂと配線５６３が電気的に接続されることとなる。第２の寄生トランジスタにより第２電極５０６Ｂと配線５６３が電気的に接続されると、第２電極５０６Ｂによりゲート電極５４２に保持された画像信号が正確でなくなり、ゲート電極５４２に保持される電位が所望の値でなくなってしまう。
また、第３の寄生トランジスタは、ゲート電極５４２に供給される画像信号に基づく電位により、ゲート電極５４２に重畳する半導体層５０５にチャネルが形成され、第３の寄生トランジスタがオン状態となる。
第３の寄生トランジスタがオン状態となると、配線５６３と第２電極５４６Ｂが電気的に接続されることとなる。第３の寄生トランジスタにより配線５６３と第２電極５４６Ｂが電気的に接続されると、第２のトランジスタ４１２を流れる電流量は画像信号に応じた電流量でなくなり、ＥＬ素子４１４が所望の輝度で発光できなくなってしまう。
そこで、本実施の形態では、画素４１０に半導体層５０５が除去された溝部５３０を設け、上述の寄生トランジスタが生じない構成とする。溝部５３０を、配線５１２＿ｉの線幅方向の両端部を越えて横切る様に設けることで、第１の寄生トランジスタの生成を防ぐことができる。
また、溝部５３０を、配線５１６＿ｊまたは配線５６３が延在する方向と平行な方向に沿って、ゲート電極５４２の線幅方向の両端部を越えて横切る様に設けることで、第２の寄生トランジスタ及び第３の寄生トランジスタの生成を防ぐことができる。なお、配線５１２＿ｉ上の溝部５３０もしくは、ゲート電極５４２上の溝部５３０は、それぞれ複数設けてもよい。
また、半導体層５０５が除去された溝部５３０の大きさに特に制限はないが、寄生トランジスタの生成を確実に防ぐため、配線５１６＿ｊまたは配線５６３が延在する方向と直交する方向における、溝部５３０内の半導体層が除去された部分の距離は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。
また本実施の形態の第１のトランジスタ４１１及び第２のトランジスタ４１２では、半導体層５０５上に保護層６５１を設け、当該半導体層５０５が劣化するのを低減する構成としている。特に本実施の形態では、半導体層５０５上の保護層６５１の一部に開口部６０１及び開口部６０２を設け、半導体層５０５と第１電極５０６Ａ及び第２電極５０６Ｂとの接続をする構成としている。また、半導体層５０５上の保護層６５１の一部に開口部６０６及び開口部６０７を設け、半導体層５０５と第１電極５４６Ａ及び第２電極５４６Ｂとの接続をする構成としている。そのため、半導体層５０５の一部が、半導体層５０５のエッチング工程時や、第１電極５０６Ａ、第２電極５０６Ｂ、第１電極５４６Ａ、及び第２電極５４６Ｂのエッチング工程時にエッチングガスまたはエッチング液に曝されることによる、半導体層５０５の劣化を低減することができる。
なお図１３に示す画素４１０のレイアウトで、開口部６０１、開口部６０２、開口部６０６、及び開口部６０７は、ＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）を用いたフォトマスクで加工することが好ましい。第１のトランジスタ４１１の第１電極５０６Ａ及び第２電極５０６Ｂと半導体層５０５とを接続するための開口部６０１及び開口部６０２、第２のトランジスタ４１２の第１電極５４６Ａ及び第２電極５４６Ｂと半導体層５０５とを接続するための開口部６０６及び開口部６０７を、ＯＰＣを用いたフォトマスクで形成することで、光の回折に伴う開口部の形状の変形を抑制し、各トランジスタのチャネル幅及びチャネル長のばらつきを低減することができる。
断面Ａ１−Ａ２は、第１のトランジスタ４１１及び第２のトランジスタ４１２の積層構造を示している。第１のトランジスタ４１１及び第２のトランジスタ４１２は、ボトムゲート構造のトランジスタである。断面Ｂ１−Ｂ２は、ＥＬ素子４１４及び溝部５３０を含む、配線５１６＿ｊから配線５６３までの積層構造を示している。また、断面Ｃ１−Ｃ２は、溝部５３０と、配線５６３と配線５１２＿ｉの交差部における積層構造を示している。また、断面Ｄ１−Ｄ２は、配線５６３と、第２のトランジスタ４１２のゲート電極５４２の交差部の積層構造を示している。
図１４（Ａ）に示す断面Ａ１−Ａ２において、基板５００上に下地層５０１が形成され、下地層５０１上にゲート電極５０２及びゲート電極５４２が形成されている。また、ゲート電極５０２及びゲート電極５４２上に、ゲート絶縁層５０４と半導体層５０５が形成されている。また、半導体層５０５上には保護層６５１が形成されている。また、保護層６５１上には第１電極５０６Ａ、第２電極５０６Ｂ、第１電極５４６Ａ、及び第２電極５４６Ｂが形成されている。半導体層５０５は、保護層６５１に形成された開口部６０１及び開口部６０２で、第１電極５０６Ａ及び第２電極５０６Ｂに接続されている。また半導体層５０５は、保護層６５１に形成された開口部６０６及び開口部６０７で、第１電極５４６Ａ及び第２電極５４６Ｂに接続されている。また、保護層６５１の一部に接し、第１電極５０６Ａ上、第２電極５０６Ｂ上、第１電極５４６Ａ上、及び第２電極５４６Ｂ上に、絶縁層５０７が形成されている。また、絶縁層５０７上にはＥＬ素子４１４の一方の電極５１０、及び配線５１３が形成されている。電極５１０は、絶縁層５０７に形成された開口部５０８で第２電極５４６Ｂに接続されている。配線５１３は、絶縁層５０７に形成された開口部６０３及びゲート絶縁層５０４の一部、半導体層５０５の一部、保護層６５１の一部、及び絶縁層５０７の一部が除去された開口部６０４で、第２電極５０６Ｂ及びゲート電極５４２に接続されている。また、電極５１０の一部、配線５１３、絶縁層５０７上に、ＥＬ層を色毎に塗り分けるための隔壁層５１４が形成されている。また、電極５１０上には隔壁層５１４に設けられた開口部にＥＬ層５６２が形成されている。ＥＬ層５６２上及び隔壁層５１４上には、配線５０３の一部であるＥＬ素子４１４の他方の電極５４４が設けられている。なお電極５１０、ＥＬ層５６２、及び電極５４４が積層する領域が、ＥＬ素子４１４となる。
図１４（Ｂ）に示す断面Ｂ１−Ｂ２において、基板５００上に下地層５０１が形成され、下地層５０１上にゲート絶縁層５０４が形成され、ゲート絶縁層５０４上に半導体層５０５が形成されている。半導体層５０５上には保護層６５１が形成されている。保護層６５１上に配線５１６＿ｊ及び配線５６３が形成され、保護層６５１と、配線５１６＿ｊ及び配線５６３上に絶縁層５０７が形成されている。また、絶縁層５０７上に電極５１０が形成されている。また、電極５１０の一部、絶縁層５０７上に、ＥＬ層を色毎に塗り分けるための隔壁層５１４が形成されている。また、電極５１０上には隔壁層５１４に設けられた開口部にＥＬ層５６２が形成されている。ＥＬ層５６２上及び隔壁層５１４上には、電極５４４が設けられ、電極５１０、ＥＬ層５６２、及び電極５４４が積層することによりＥＬ素子４１４が形成される。
配線５６３と電極５１０の間に、ゲート絶縁層５０４の一部、半導体層５０５の一部、保護層６５１の一部、及び絶縁層５０７の一部が除去された溝部５３０が形成されている。溝部５３０は、少なくともその底面において半導体層を有していない構成となっている。
図１４（Ｃ）に示す断面Ｃ１−Ｃ２において、基板５００上に下地層５０１が形成され、下地層５０１上に配線５１２＿ｉが形成されている。また、配線５１２＿ｉ上に、ゲート絶縁層５０４と半導体層５０５が形成されている。また、半導体層５０５上には保護層６５１が形成されている。また、保護層６５１上に配線５６３が形成され、配線５６３上に絶縁層５０７が形成されている。また、絶縁層５０７上に、隔壁層５１４が形成され、該隔壁層５１４上には電極５４４が設けられている。また、ゲート絶縁層５０４の一部、半導体層５０５の一部、保護層６５１の一部、及び絶縁層５０７の一部が除去された溝部５３０が形成されている。
図１４（Ｄ）に示す断面Ｄ１−Ｄ２において、基板５００上に下地層５０１が形成され、下地層５０１上にゲート電極５４２が形成されている。また、ゲート電極５４２上に、ゲート絶縁層５０４と半導体層５０５が形成されている。また、半導体層５０５上には保護層６５１が形成されている。また保護層６５１には開口部６０５が形成され、該開口部６０５の半導体層５０５上に配線５６３が形成され、配線５６３上に絶縁層５０７が形成されている。また、絶縁層５０７上に、隔壁層５１４が形成され、該隔壁層５１４上には電極５４４が設けられている。
ゲート電極５４２と配線５６３が、ゲート絶縁層５０４と半導体層５０５を間に挟んで重なっている部分が容量素子４１３として機能する。ゲート絶縁層５０４と半導体層５０５は誘電体層として機能する。ゲート電極５４２と配線５６３の間に形成される誘電体層を多層構造とすることで、一つの誘電体層にピンホールが生じても、ピンホールは他の誘電体層で被覆されるため、容量素子４１３を正常に機能させることができる。また、酸化物半導体の比誘電率は１４乃至１６と大きいため、半導体層５０５に酸化物半導体を用いると、容量素子４１３の静電容量値を大きくすることが可能となる。
次に、図１３で示した構成とは異なる画素構成例について、図１５及び図１６を用いて説明する。図１５は、画素４２０の平面構成を示す上面図である。図１６（Ａ）乃至図１６（Ｃ）に示す断面Ｅ１−Ｅ２、断面Ｆ１−Ｆ２、断面Ｇ１−Ｇ２は、図１５におけるＥ１−Ｅ２、Ｆ１−Ｆ２、Ｇ１−Ｇ２の鎖線で示す部位の断面に相当する。図１５に示す画素４２０は、図１３に示した画素４１０と、溝部５３０の構成が異なる。
画素４２０は、溝部５３０を配線５１６＿ｊと電極５１０との間、及び配線５１６＿ｊと第１のトランジスタ４１１のゲート電極５０２との間に設けた構成としている。また、溝部５３０を、第１のトランジスタ４１１のゲート電極５０２と電極５１０の間の領域にも設ける構成としている。このように、溝部５３０を多く配置することで、寄生トランジスタの形成をより確実に防ぐことができる。
次に、図１３乃至図１６で示した構成とは異なる画素構成例について、図１７を用いて説明する。図１７は、画素４３０の平面構成を示す上面図である。
図１７に示す画素４３０は、配線５１２＿ｉの線幅方向の両端部を越えて横切る溝部を複数設けることで、配線５１２＿ｉと重畳して形成される寄生チャネルの影響を、より確実に抑える画素構成の一例を示している。
画素４３０は、半導体層５０５が除去された溝部５５１及び溝部５５２が、配線５１２＿ｉの線幅方向の両端部を越えて横切る様に設けられている。配線５１２＿ｉの線幅方向の両端部を越えて横切る溝部を複数設けることで、配線５１２＿ｉと重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。
また、画素４３０は、半導体層５０５が除去された溝部５５３、溝部５５４及び溝部５５５が、ゲート電極５４２の線幅方向の両端部を越えて横切る様に設けられている。ゲート電極５４２の線幅方向の両端部を越えて横切る溝部を複数設けることで、ゲート電極５４２と重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。
次に、端子４０５及び端子４０６の構成例について、図１９を用いて説明する。図１９（Ａ１）、図１９（Ａ２）は、端子４０５の上面図及び断面図をそれぞれ図示している。図１９（Ａ１）におけるＪ１−Ｊ２の鎖線は、図１９（Ａ２）における断面Ｊ１−Ｊ２に相当する。また、図１９（Ｂ１）、図１９（Ｂ２）は、端子４０６の上面図及び断面図をそれぞれ図示している。図１９（Ｂ１）におけるＫ１−Ｋ２の鎖線は、図１９（Ｂ２）における断面Ｋ１−Ｋ２に相当する。なお、断面Ｊ１−Ｊ２及び断面Ｋ１−Ｋ２において、Ｊ２及びＫ２は、基板端部に相当する。
断面Ｊ１−Ｊ２において、基板５００上に下地層５０１が形成され、下地層５０１上に配線５１２が形成されている。また、配線５１２上に、ゲート絶縁層５０４、半導体層５０５、保護層６５１及び絶縁層５０７が形成されている。絶縁層５０７上に電極５２１が形成され、電極５２１は、ゲート絶縁層５０４、半導体層５０５、保護層６５１、及び絶縁層５０７に形成された開口部５１９を介して配線５１２に接続されている。
断面Ｋ１−Ｋ２において、基板５００上に、下地層５０１、ゲート絶縁層５０４、半導体層５０５及び保護層６５１が形成されている。保護層６５１上に配線５１６が形成され、配線５１６上に絶縁層５０７が形成されている。絶縁層５０７上に電極５２２が形成され、電極５２２は、絶縁層５０７に形成された開口部５２０を介して配線５１６に接続されている。
なお、端子４０７の構成も、端子４０５または端子４０６と同様の構成とすることができる。
また、画素領域４０２と端子部４０４はｎ本の配線５１６で接続されているが、画素領域４０２から端子部４０４が有する端子４０６に至るまでの配線５１６の引き回しにおいて、隣接する配線５１６同士が近い場合は、隣接する配線５１６の電位差によって、隣接する配線５１６間に存在する半導体層５０５中に寄生チャネルが形成され、隣接する配線５１６同士が電気的に接続されてしまう恐れがある。
このような現象は、絶縁層を介して、画素領域４０２から端子部４０４までの領域全体、もしくは、隣接する配線５１６の間に導電層を設け、該導電層の電位を半導体層５０５中に寄生チャネルが形成されない電位としておくことで防ぐことができる。
例えば、半導体層５０５に酸化物半導体を用いる場合、多くの酸化物半導体はｎチャネル型の半導体となりやすいため、導電層の電位を配線５１６に供給される電位よりも低い電位としておけばよい。
また、以下に説明する溝部形成工程において、隣接する配線５１６間の半導体層５０５を除去することでも、隣接する配線５１６同士の電気的な接続を防ぐことができる。
図２０に、隣接する配線５１６の間に、溝部５４０を形成し、半導体層５０５を除去する構成を示す。図２０（Ａ）は、端子４０６に接続する配線５１６の平面構成を示す上面図である。図２０（Ｂ）に示す断面Ｌ１−Ｌ２は、図２０（Ａ）におけるＬ１−Ｌ２の鎖線で示す部位の断面に相当する。図２０（Ａ）において、配線５１６＿ｊは端子４０６＿ｊに接続され、配線５１６＿ｊ＋１は端子４０６＿ｊ＋１に接続され、配線５１６＿ｊ＋２は端子４０６＿ｊ＋２に接続されている。なお、溝部５４０は、溝部５３０と同様に形成することができる。
隣接する配線５１６＿ｊと配線５１６＿ｊ＋１の間に、半導体層５０５が除去された溝部５４０が形成されている。また、隣接する配線５１６＿ｊ＋１と配線５１６＿ｊ＋２の間に、半導体層５０５が除去された溝部５４０が形成されている。このように、隣接する配線５１６間に半導体層５０５が除去された溝部５４０を設けることで、隣接する配線５１６同士の電気的な接続を防ぐことができる。
また、半導体層５０５が除去された溝部５４０の大きさに特に制限はないが、寄生チャネルの生成を確実に防ぐため、配線５１６＿ｊまたは配線５１６＿ｊ＋１が延在する方向と直交する方向における、溝部５４０内の半導体層が除去された部分の距離は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。
続いて、図１３を用いて説明したＥＬ表示装置の画素部の作製方法について、図２１及び図２２を用いて説明する。なお、図２１及び図２２における断面Ａ１−Ａ２、断面Ｊ１−Ｊ２、及び断面Ｋ１−Ｋ２は、図１３及び図１９におけるＡ１−Ａ２、Ｊ１−Ｊ２、及びＫ１−Ｋ２の鎖線で示した部位の断面図である。なお図２１、図２２における作製方法の説明では特に、半導体層に酸化物半導体を用いる構成について説明を行う。酸化物半導体を半導体層に用いる利点については、上述した通りである。
まず、基板５００上に下地層５０１となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板５００は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。本実施の形態では、基板５００にアルミノホウケイ酸ガラスを用いる。
下地層５０１は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板５００からの不純物元素の拡散を防止する機能がある。なお、本明細書中において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。下地層５０１は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
本実施の形態では、下地層５０１として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板５００上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。
次に、下地層５０１上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ゲート電極５０２、ゲート電極５４２、配線５１２を形成する。
ゲート電極５０２、ゲート電極５４２、配線５１２を形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
本実施の形態では、導電層として下地層５０１上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第１のフォトリソグラフィ工程により導電層を選択的にエッチング除去し、ゲート電極５０２、ゲート電極５４２、配線５１２を形成する（図２１（Ａ）参照）。また、形成されたゲート電極５０２、ゲート電極５４２、配線５１２の端部がテーパー形状であると、後に積層する絶縁層や導電層の被覆性が向上するため好ましい。
なお特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
次いで、ゲート電極５０２、ゲート電極５４２、配線５１２上にゲート絶縁層５０４を５０ｎｍ以上８００ｎｍ以下、好ましくは１００ｎｍ以上６００ｎｍ以下の厚さで形成する。ゲート絶縁層５０４には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層５０４は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、ゲート絶縁層Ａの上にゲート絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、ゲート絶縁層５０４としても良い。
ゲート絶縁層５０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
本実施の形態では、ゲート絶縁層５０４として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、ゲート電極５０２及びゲート電極５４２上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１００ｎｍの厚さで形成する。
また、ゲート絶縁層５０４には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用いてもよい。ゲート絶縁層５０４を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これをゲート絶縁層５０４に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。
具体的にゲート絶縁層５０４に用いることのできる、この後形成する酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、４価の陽イオンとなる元素より選ばれる少なくとも一種の元素にに置き換えた材料であることが好適である。
４価の陽イオンとなる元素の一例としては、周期表の４族元素であるＴｉ、Ｚｒ、Ｈｆ、または１４族元素であるＧｅを用いることができる。上述の周期表の４族元素または１４族元素は、ＩＧＺＯ中の３価の陽イオンとなるＧａと置換することで、酸化物半導体を構成する酸素との結合力を大きくすることができ、ＩＧＺＯより絶縁性が高められたゲート絶縁層５０４を得ることができる。
また、４価の陽イオンとなる元素としては、ランタノイドであるセリウム（Ｃｅ）でもよく、ＧａをＣｅに置換して、ＩＧＺＯより絶縁性が高められたゲート絶縁層５０４を得ることができる。
またゲート絶縁層５０４に用いることのできる、酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、イットリウム（Ｙ）に置き換えた材料が好適である。イットリウムは、Ｇａよりも電気陰性度が小さいため酸素との電気陰性度の差を大きくすることができ、酸化物半導体中での酸素とのイオン結合による結合をより強くすることができ、ＩＧＺＯより絶縁性が高められたゲート絶縁層５０４を得ることができる。
また、ゲート絶縁層５０４を積層構造とする場合には、酸化物半導体と同種の成分を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。
また、半導体層に酸化物半導体層を用いる場合は、当該酸化物半導体層内に、水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基板５００を予備加熱し、基板５００やゲート絶縁層５０４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、ゲート絶縁層５０４の成膜前に、ゲート電極５０２、ゲート電極５４２、及び配線５１２まで形成した基板５００にも同様に行ってもよい。
半導体層５０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。酸化物半導体層を高純度化するため、この後行う脱水化または脱水素化は有効である。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
酸化物半導体は単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とする。
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて半導体層５０５を成膜する。
半導体層５０５は、好ましくはスパッタリング法により、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。半導体層５０５の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板温度が高いほど、得られる半導体層５０５の不純物濃度は低くなる。また、半導体層５０５中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、半導体層５０５は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
半導体層５０５としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて半導体層５０５を成膜することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。
酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。
基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層中の不純物濃度を低減することができる。
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
例えば、第１の加熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、８５℃では、１００ｚＡ（１×１０−１９Ａ）以下、望ましくは１０ｚＡ（１×１０−２０Ａ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の第１のトランジスタ４１１及び第２のトランジスタ４１２を得ることができる。
また、高純度化された酸化物半導体を有するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。
このように、高純度化し、また、酸素欠損を低減することによりｉ型（真性）化した酸化物半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する酸化物半導体を用いた信頼性の高いＥＬ表示装置を提供することができる。
次いで、半導体層５０５上に保護層６５１を形成する。保護層６５１としては、ゲート絶縁層５０４と同様の材料及び方法で形成することができる。
なお半導体層５０５と接する保護層６５１は、酸素を多く含む状態とすると、半導体層５０５へ酸素を供給する供給源として機能させることができる。
本実施の形態では、保護層６５１として、膜厚２００ｎｍの酸化シリコン層を用いる。そして、第２のフォトリソグラフィ工程により、保護層６５１上にレジストマスクを形成し、半導体層５０５上の保護層６５１の一部を選択的に除去し、開口部６０１、開口部６０２、開口部６０６及び開口部６０７を形成する（図２１（Ｂ）参照）。開口部６０１、開口部６０２、開口部６０６及び開口部６０７を形成して残存する半導体層５０５上の保護層の形状は、断面形状が台形または三角形状であり、断面形状の下端部のテーパー角θが６０°以下、好ましくは４５°以下、さらに好ましくは３０°以下とする。一例としては、本実施の形態では、フォトリソグラフィ工程により酸化シリコン層上にレジストマスクを形成し、選択的にエッチングを行って保護層６５１の断面形状を台形とし、保護層６５１の下端部のテーパー角θを約３０°とする。なお、図示していないが、本フォトリソグラフィ工程において、開口部６０５も開口部６０１、開口部６０２、開口部６０６及び開口部６０７と同様に形成する。
保護層６５１の形成後、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気下３００℃で１時間加熱処理を行う。
また、保護層６５１には、半導体層５０５と同種の成分を含む絶縁材料を用いてもよい。保護層６５１を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これを保護層６５１に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。
具体的に保護層６５１に用いることのできる、酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、４価の陽イオンとなる元素より選ばれる少なくとも一種の元素に置き換えた材料であることが好適である。
４価の陽イオンとなる元素の一例としては、周期表の４族元素であるＴｉ、Ｚｒ、Ｈｆ、または１４族元素であるＧｅを用いることができる。上述の周期表の４族元素または１４族元素は、ＩＧＺＯ中の３価の陽イオンとなるＧａと置換することで、酸化物半導体を構成する酸素との結合力を大きくすることができ、ＩＧＺＯより絶縁性が高められた保護層６５１を得ることができる。
また、４価の陽イオンとなる元素としては、ランタノイドであるセリウム（Ｃｅ）でもよく、ＧａをＣｅに置換することで、ＩＧＺＯより絶縁性が高められた保護層６５１を得ることができる。
また保護層６５１に用いることのできる、酸化物半導体と同種の成分を含む絶縁材料としては、酸化物半導体層としてＩｎ、Ｇａ及びＺｎを含む酸化物材料を用いる場合、酸化物半導体が含む元素であるＩｎ、Ｇａ及びＺｎにおけるＧａを、イットリウム（Ｙ）に置き換えた材料が好適である。イットリウムは、Ｇａよりも電気陰性度が小さいため酸素との電気陰性度の差を大きくすることができ、酸化物半導体中での酸素とのイオン結合による結合をより強くすることができ、ＩＧＺＯより絶縁性が高められた保護層６５１を得ることができる。
また、保護層６５１を積層構造とする場合には、酸化物半導体と同種の成分を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。
なお、開口部６０１、開口部６０２、開口部６０６及び開口部６０７を形成するためのエッチングにより露出した半導体層５０５の表面には、不純物が付着しやすい。上記不純物には、エッチングに用いたエッチングガスまたはエッチング液を構成する元素、或いはエッチングを行った処理室内に存在する元素などが含まれる。上記不純物として、具体的には、ボロン、塩素、フッ素、炭素、アルミニウムなどが挙げられる。
次いで、半導体層５０５及び保護層６５１の表面の洗浄処理を行う。洗浄処理は、ＴＭＡＨ溶液などのアルカリ性の溶液、水、または希フッ酸などを用いて行うことができる。或いは、洗浄処理は、酸素、一酸化二窒素、もしくは希ガス（代表的にはアルゴン）を用いたプラズマ処理により行うことができる。洗浄処理により、半導体層５０５及び保護層６５１の表面に付着した上記不純物を、除去することができる。
なお希フッ酸は、５０重量％のフッ酸を、水で１００倍乃至１０００００倍に希釈したものを、洗浄処理に用いることが望ましい。洗浄処理に希フッ酸を用いると、半導体層５０５に付着した不純物を、半導体層５０５の一部とともに除去することができる。
次いで、開口部６０１、開口部６０２、開口部６０６及び開口部６０７の半導体層５０５上、並びに保護層６５１上に、第１電極５０６Ａ、第２電極５０６Ｂ、第１電極５４６Ａ、第２電極５４６Ｂ、及び配線５１６となる導電層を形成する。第１電極５０６Ａ、第２電極５０６Ｂ、第１電極５４６Ａ、第２電極５４６Ｂ、及び配線５１６に用いる導電層は、ゲート電極５０２と同様の材料及び方法で形成することができる。また、第１電極５０６Ａ、第２電極５０６Ｂ、第１電極５４６Ａ、第２電極５４６Ｂ、及び配線５１６に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
本実施の形態では、開口部６０１、開口部６０２、開口部６０６及び開口部６０７の半導体層５０５上、並びに保護層６５１上に、導電層として厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第３のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、第１電極５０６Ａ、第２電極５０６Ｂ、第１電極５４６Ａ、第２電極５４６Ｂ、及び配線５１６を形成する（図２１（Ｃ）参照）。
次いで、第１電極５０６Ａ、第２電極５０６Ｂ、第１電極５４６Ａ、第２電極５４６Ｂ、保護層６５１、及び配線５１６上に絶縁層５０７を形成する。絶縁層５０７は、ゲート絶縁層５０４または下地層５０１と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法による形成が好適である。絶縁層５０７に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層が低抵抗化（ｎ型化）する恐れがある。従って、絶縁層５０７は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
絶縁層５０７としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、半導体層５０５に酸化物半導体を用いる場合、絶縁層５０７として、または、絶縁層５０７と積層して、酸化物半導体と同種の成分を含む金属酸化物層を形成してもよい。
本実施の形態では、絶縁層５０７として膜厚２００ｎｍの酸化シリコンを、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
絶縁層５０７の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層５０７は、絶縁層５０７中に含まれる不純物の濃度を低減することができる。また、絶縁層５０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁層５０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。ただし、第１のフォトリソグラフィ工程、または第３のフォトリソグラフィ工程により形成された配線層にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、上記配線層にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁層５０７と接した状態で昇温され、酸素を含む絶縁層５０７から酸素を半導体層５０５へ供給することができる。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
次いで、第４のフォトリソグラフィ工程により、レジストマスクを形成し、第２電極５０６Ｂ上の絶縁層５０７の一部を選択的に除去し、開口部６０３を形成する。また、第２電極５４６Ｂ上の絶縁層５０７の一部を選択的に除去し、開口部５０８を形成する。また、ゲート電極５４２上の絶縁層５０７、保護層６５１、半導体層５０５、及びゲート絶縁層５０４の一部を選択的に除去し、開口部６０４を形成する。また、断面Ｋ１−Ｋ２断面における配線５１６上の絶縁層５０７の一部を選択的に除去し、開口部５２０を形成する。また、断面Ｊ１−Ｊ２断面における配線５１２上では、絶縁層５０７、保護層６５１、半導体層５０５、及びゲート絶縁層５０４の一部を選択的に除去し、開口部５１９を形成する。（図２２（Ａ）参照）。なお、図示していないが、本フォトリソグラフィ工程において、溝部５３０も開口部５１９と同様に形成する。このため、溝部５３０の側面は、絶縁層５０７、保護層６５１、半導体層５０５、及びゲート絶縁層５０４が露出している。
絶縁層５０７、保護層６５１、半導体層５０５、及びゲート絶縁層５０４のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）を用いることができる。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。また、下地層５０１は基板５００からの不純物元素の拡散を防止する機能を有するため、上記エッチングに際して、下地層５０１が極力エッチングされることのないように、エッチング条件を調整することが好ましい。
一般に、半導体層のエッチングと開口部の形成は、異なるフォトリソグラフィ工程及びエッチング工程により別々に実施されるが、本実施の形態に示す作製工程によれば、一回のフォトリソグラフィ工程とエッチング工程により、同時に実施することが可能となる。よって、フォトマスクの削減のみならず、フォトリソグラフィ工程そのものを削減することができ、その後のエッチング工程も削減することができる。すなわち、少ないフォトリソグラフィ工程により、低コストで、生産性よくＥＬ表示装置を作製することができる。
また、本実施の形態に示す作製工程によれば、酸化物半導体層にフォトレジストが直接形成されることがない。また、酸化物半導体層のチャネル形成領域が絶縁層５０７で保護されているため、その後のフォトレジストの剥離洗浄工程においても、酸化物半導体層のチャネル形成領域に水分が付着することがないため、第１のトランジスタ４１１及び第２のトランジスタ４１２の特性バラツキが低減され、信頼性が向上する。
次いで、開口部６０３の第２電極５０６Ｂ上、開口部６０４のゲート電極５４２上、開口部５０８の第２電極５４６Ｂ上、及び絶縁層５０７上に配線５１３、電極５１０、電極５２１、及び電極５２２となる導電層を形成する。配線５１３、電極５１０、電極５２１、及び電極５２２となる導電層は、スパッタリング法、真空蒸着法などを用いて、透光性を有する導電層（透明導電層ともいう）を３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成する（図２２（Ｂ）参照）。
本実施の形態では、透光性を有する導電層として厚さ８０ｎｍのＩＴＯ層を形成し、第５のフォトリソグラフィ工程により、レジストマスクを形成し、透光性を有する導電層を選択的にエッチングして、配線５１３、電極５１０、電極５２１、及び電極５２２を形成する。
配線５１３は、開口部６０３で第２電極５０６Ｂ、開口部６０４でゲート電極５４２に接続される。また、電極５１０は、開口部５０８で第２電極５４６Ｂに接続される。また、電極５２１は開口部５１９で配線５１２に接続される。また、電極５２２は開口部５２０で配線５１６に接続される。
また、端子部４０３及び端子部４０４に形成される開口部５１９及び開口部５２０において、配線５１２及び配線５１６を露出した状態のままとせず、ＩＴＯなどの酸化物導電性材料で覆うことは重要である。配線５１２及び配線５１６は金属層であるため、配線５１２及び配線５１６を露出した状態のままとすると、露出表面が酸化され、ＦＰＣ等との接触抵抗が増大する。接触抵抗の増大は、外部から入力される信号の遅延や波形のなまりを生じ、外部からの信号が正確に伝達されず、半導体装置の信頼性が低下してしまう。配線５１２及び配線５１６の露出表面を、ＩＴＯなどの酸化物導電性材料で覆うことにより、接触抵抗の増大を防ぎ、半導体装置の信頼性を向上させることができる。
なおＥＬ素子４１４を構成する電極５１０の材料は、ＥＬ層５６２及び電極５４４の材料と併せて適宜選択して構成することで、ＥＬ素子４１４から取り出す光の方向などを設定することができる。本実施の形態においては、基板５００側より光を取り出す構成について説明する。
透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
次いで画素部の断面に相当するＡ１−Ａ２には、隔壁層となる材料を設ける。隔壁層となる材料は、有機絶縁材料、無機絶縁材料を用いて形成する。隔壁層５１４には、第６のフォトリソグラフィ工程により開口部５６５が形成される。開口部５６５は、電極５１０上の隔壁層となる材料に形成される。なお隔壁層となる材料を感光性の樹脂材料とすることで、開口部５６５は、該開口部５６５の側壁の断面形状を、連続した曲率を有する形状とすることができる。次いで開口部５６５の電極５１０と接する領域にＥＬ層５６２を形成する。次いで、ＥＬ層５６２上及び隔壁層５１４上に、ＥＬ素子４１４の他方の電極となる電極５４４を形成する（図２２（Ｃ）参照）。
なお、ＥＬ層５６２は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を積層して用いればよい。またＥＬ素子４１４の他方の電極である電極５４４としては、電極５１０を陽極として仕事関数の大きい材料を用いる場合、仕事関数の小さい金属材料を用いればよい。具体的に電極５４４としては、アルミニウムとリチウムとの合金を用いることができる。
本実施の形態によれば、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することができ、且つ半導体層の劣化を低減することが可能となる。よって、低コストで、生産性が高く、信頼性に優れたＥＬ表示装置を作製することができる。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態３）
実施の形態１で例示したトランジスタを用いた表示装置の一形態を図１１に示す。
図１１（Ａ）は、トランジスタ４０１０、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止したパネルの平面図であり、図１１（Ｂ）は、図１１（Ａ）のＭ−Ｎにおける断面図に相当する。また、第１の基板４００１上に、溝部４０４０が設けられている。
第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、画素部４００２上に第２の基板４００６が設けられている。よって画素部４００２は、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。
また、第１の基板４００１上のシール材４００５によって囲まれている領域より外側の領域に、入力端子４０２０を有し、ＦＰＣ４０１８ａ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）、ＦＰＣ４０１８ｂが接続されている。ＦＰＣ４０１８ａは、別途異なる基板に作製された信号線駆動回路４００３と電気的に接続され、ＦＰＣ４０１８ｂは、別途異なる基板に作製された走査線駆動回路４００４と電気的に接続されている。画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８ａ及びＦＰＣ４０１８ｂを介して、信号線駆動回路４００３及び走査線駆動回路４００４から供給される。
なお、別途異なる基板に作製された駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。
また、図示していないが、信号線駆動回路４００３または走査線駆動回路４００４は、本明細書で開示するトランジスタを用いて、基板４００１上に形成してもよい。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）を用いることができる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図１１に示す表示装置は、電極４０１５及び配線４０１６を有しており、電極４０１５及び配線４０１６はＦＰＣ４０１８ａが有する端子と異方性導電層４０１９を介して、電気的に接続されている。
電極４０１５は、第１の電極４０３０と同じ導電層から形成され、配線４０１６は、トランジスタ４０１０のソース及びドレインとなる電極と同じ導電層で形成されている。
本実施の形態では、トランジスタ４０１０として、実施の形態１で示したトランジスタを適用することができる。画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことがでれば特に限定されず、様々な表示素子を用いることができる。
図１１は、表示素子として液晶素子を用いた表示装置の例を示している。図１１において、表示素子である液晶素子４０１３は、第１の電極４０３０、第２の電極４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。なお、配向膜として機能する絶縁層４０３２は、溝部４０４０上にも設けられている。第２の電極４０３１は第２の基板４００６側に設けられ、第１の電極４０３０と第２の電極４０３１とは液晶層４００８を介して積層する構成となっている。
また、スペーサー４０３５は、第２の基板４００６上に絶縁層で形成された柱状のスペーサーであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサーを用いても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。チャネル領域が形成される半導体層に、高純度化された酸化物半導体を用いたトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。また、高純度化された酸化物半導体層を用いたトランジスタは、保持容量を設けなくても、液晶素子に印加された電位の保持が可能となる。
また、本実施の形態で用いるトランジスタの半導体層に酸化物半導体層を用いることで、アモルファスシリコンを用いたトランジスタと比較して、高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することもできるため、液晶表示装置の部品点数を削減することができる。
以上のように実施の形態１で例示したトランジスタを適用することで、トランジスタを有する表示装置の作製工程に用いるフォトマスクの枚数を増やさず、トランジスタの信頼性を向上させた液晶表示装置を作製することができる。よって、低コストで、生産性が高く、信頼性に優れた液晶表示装置を提供することができる。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
実施の形態２で例示したトランジスタを用いた表示装置の一形態を図２３に示す。
図２３（Ａ）は、トランジスタ５０１０、及びＥＬ素子５０１３を、第１の基板５００１と第２の基板５００６との間にシール材５００５によって封止したパネルの平面図であり、図２３（Ｂ）は、図２３（Ａ）のＭ−Ｎにおける断面図に相当する。また、第１の基板５００１上に、溝部５０４０が設けられている。
第１の基板５００１上に設けられた画素部５００２を囲むようにして、シール材５００５が設けられ、画素部５００２上に第２の基板５００６が設けられている。よって画素部５００２は、第１の基板５００１とシール材５００５と第２の基板５００６とによって封止されている。
また、第１の基板５００１上のシール材５００５によって囲まれている領域より外側の領域に、入力端子５０２０を有し、ＦＰＣ５０１８ａ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）、ＦＰＣ５０１８ｂが接続されている。ＦＰＣ５０１８ａは、別途異なる基板に作製された信号線駆動回路５００３と電気的に接続され、ＦＰＣ５０１８ｂは、別途異なる基板に作製された走査線駆動回路５００４と電気的に接続されている。画素部５００２に与えられる各種信号及び電位は、ＦＰＣ５０１８ａ及びＦＰＣ５０１８ｂを介して、信号線駆動回路５００３及び走査線駆動回路５００４から供給される。
なお、別途異なる基板に作製された駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。
また、図示していないが、信号線駆動回路５００３または走査線駆動回路５００４は、本明細書で開示するトランジスタを用いて、基板５００１上に形成してもよい。
図２３に示す表示装置は、電極５０１５及び配線５０１６を有しており、電極５０１５及び配線５０１６はＦＰＣ５０１８ａが有する端子と異方性導電層５０１９を介して、電気的に接続されている。
電極５０１５は、トランジスタ５０１０の第１電極及び第２電極と同じ導電層から形成され、配線５０１６は、ＥＬ素子５０１３の一方の電極となる第１の電極５０３０と同じ導電層で形成されている。
本実施の形態では、トランジスタ５０１０として、実施の形態２で示した第２のトランジスタを適用することができる。画素部５００２に設けられたトランジスタ５０１０は表示素子と電気的に接続し、表示パネルを構成する。
また図２３に示す表示装置は、表示素子としてＥＬ素子を用いた例を示している。図２３において、ＥＬ素子５０１３は、第１の電極５０３０、第２の電極５０３１、及びＥＬ層５００８を含む。ＥＬ素子５０１３が設けられる隔壁層５００９は、溝部５０４０上にも設けられている。
溝部５０４０を隔壁層５００９で埋めることで、溝部５０４０を形成した際露出した半導体層及び絶縁層の端部を覆うことができる。当該構成とすることにより、前述の露出した部分を保護することができるため、半導体装置の信頼性を向上させることができる。
また、本実施の形態で用いるトランジスタの半導体層に酸化物半導体層を用いることで、アモルファスシリコンを用いたトランジスタと比較して、高い電界効果移動度が得られるため、高速駆動が可能である。よって、ＥＬ表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することもできるため、ＥＬ表示装置の部品点数を削減することができる。
以上のように実施の形態２で例示したトランジスタを適用することで、トランジスタを有する表示装置の作製工程に用いるフォトマスクの枚数を増やさず、トランジスタの信頼性を向上させたＥＬ表示装置を作製することができる。よって、低コストで、生産性が高く、信頼性に優れたＥＬ表示装置を提供することができる。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態５）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態で示した液晶表示装置またはＥＬ表示装置を適用することにより、低コストで、生産性が高く、信頼性の高いノート型のパーソナルコンピュータとすることができる。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態で示した液晶表示装置またはＥＬ表示装置を適用することにより、低コストで、生産性が高く、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図１２（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０２および筐体２７０４の２つの筐体で構成されている。筐体２７０２および筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０２には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１２（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１２（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態で示した液晶表示装置またはＥＬ表示装置を適用することにより、低コストで、生産性が高く、信頼性の高い電子書籍とすることができる。
また、図１２（Ｃ）では、筐体２７０２に操作部などを備えた例を示している。例えば、筐体２７０２において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１２（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
また、表示パネル２８０２はタッチパネルを備えており、図１２（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１２（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した液晶表示装置またはＥＬ表示装置を適用することにより、低コストで、生産性が高く、信頼性の高い携帯電話とすることができる。
図１２（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態で示した液晶表示装置またはＥＬ表示装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図１２（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態で示した液晶表示装置またはＥＬ表示装置を適用することにより、信頼性の高いテレビジョン装置とすることができる。
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００ 半導体装置
１０１ 基板
１０２ 画素領域
１０３ 端子部
１０４ 端子部
１０５ 端子
１０５＿ｉ 端子
１０６ 端子
１０６＿ｊ 端子
１０７ 端子
１１０ 画素
１１１ トランジスタ
１１２ 液晶素子
１１３ 容量素子
１１４ 電極
１２０ 画素
１３０ 画素
２００ 基板
２０１ 下地層
２０２ ゲート電極
２０３ 配線
２０４ ゲート絶縁層
２０５ 半導体層
２０６Ａ 電極
２０６Ｂ 電極
２０７ 絶縁層
２０８ 開口部
２１０ 画素電極
２１２ 配線
２１２＿ｉ 配線
２１６ 配線
２１６＿ｊ 配線
２１９ 開口部
２２０ 開口部
２２１ 電極
２２２ 電極
２３０ 溝部
２３１ 端部
２３２ 端部
２４０ 溝部
２５１ 溝部
２５２ 溝部
２５３ 溝部
２５４ 溝部
２５５ 溝部
２５６ 溝部
２５７ 溝部
２５８ 溝部
３０１ 開口部
３０２ 開口部
３５１ 保護層
４００ 半導体装置
４０１ 基板
４０２ 画素領域
４０３ 端子部
４０４ 端子部
４０５ 端子
４０５＿ｉ 端子
４０６ 端子
４０６＿ｊ 端子
４０７ 端子
４０８ 端子
４１０ 画素
４１１ トランジスタ
４１２ トランジスタ
４１３ 容量素子
４１４ ＥＬ素子
４２０ 画素
４３０ 画素
５００ 基板
５０１ 下地層
５０２ ゲート電極
５０３ 配線
５０４ ゲート絶縁層
５０５ 半導体層
５０６Ａ 電極
５０６Ｂ 電極
５０７ 絶縁層
５０８ 開口部
５１０ 電極
５１２ 配線
５１２＿ｉ 配線
５１３ 配線
５１４ 隔壁層
５１６ 配線
５１６＿ｊ 配線
５１９ 開口部
５２０ 開口部
５２１ 電極
５２２ 電極
５３０ 溝部
５４０ 溝部
５４２ ゲート電極
５４４ 電極
５４６Ａ 電極
５４６Ｂ 電極
５５１ 溝部
５５２ 溝部
５５３ 溝部
５５４ 溝部
５５５ 溝部
５６２ ＥＬ層
５６３ 配線
５６５ 開口部
６０１ 開口部
６０２ 開口部
６０３ 開口部
６０４ 開口部
６０５ 開口部
６０６ 開口部
６０７ 開口部
６５１ 保護層
２７０２ 筐体
２７０４ 筐体
２７０５ 表示部
２７０７ 表示部
２７１２ 軸部
２７２１ 電源端子
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１３ 液晶素子
４０１５ 電極
４０１６ 配線
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電層
４０２０ 入力端子
４０３０ 電極
４０３１ 電極
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサー
４０４０ 溝部
５００１ 基板
５００２ 画素部
５００３ 信号線駆動回路
５００４ 走査線駆動回路
５００５ シール材
５００６ 基板
５００８ ＥＬ層
５００９ 隔壁層
５０１０ トランジスタ
５０１３ ＥＬ素子
５０１５ 電極
５０１６ 配線
５０１８ａ ＦＰＣ
５０１８ｂ ＦＰＣ
５０１９ 異方性導電層
５０２０ 入力端子
５０３０ 電極
５０３１ 電極
５０４０ 溝部
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (24)

  1. ゲート電極と、半導体層と、保護層と、第１電極と、第２電極と、を有するトランジスタと、
    前記ゲート電極に電気的に接続する第１の配線と、前記第１電極に電気的に接続する第２の配線と、前記第２電極に電気的に接続する画素電極と、容量配線と、溝部と、を有し、
    前記半導体層上には前記保護層が接して設けられており、前記半導体層及び前記保護層は、前記第１の配線と、前記第２の配線と、前記画素電極と、前記容量配線と、に重畳して設けられており、
    前記第１電極及び前記第２電極は、前記保護層に形成された開口部で前記半導体層に電気的に接続しており、
    前記溝部は、前記第１の配線上に、前記第１の配線の線幅方向に横切って形成され、
    また前記溝部は、前記容量配線上に、前記容量配線の線幅方向に横切って形成され、
    また前記溝部は、前記第２の配線が延在する方向と平行な方向において、前記画素電極の端部を越えて形成されていることを特徴とする液晶表示装置。
  2. 請求項１において、
    前記溝部の底面に半導体層がないことを特徴とする液晶表示装置。
  3. 請求項１または請求項２において、
    前記溝部の側面に半導体層を有することを特徴とする液晶表示装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記溝部は、配向膜と重畳していることを特徴とする液晶表示装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記溝部の少なくとも一部が、前記画素電極と重畳していることを特徴とする液晶表示装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記半導体層は、酸化物半導体であることを特徴とする液晶表示装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記保護層は、絶縁性を有する酸化物であることを特徴とする液晶表示装置。
  8. 請求項７において、前記絶縁性を有する酸化物は、インジウム、ガリウム及び亜鉛を含む酸化物半導体において、前記ガリウムの一部をチタン、ジルコニウム、ハフニウム、またはゲルマニウムより選ばれる少なくとも一種の元素に置換した材料であることを特徴とする液晶表示装置。
  9. 基板上に、第１のフォトリソグラフィ工程によりゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に半導体層を形成し、
    第２のフォトリソグラフィ工程により、前記半導体層上に開口部を有する保護層を形成し、
    第３のフォトリソグラフィ工程により、前記保護層上に、前記半導体層に前記開口部で接する第１電極及び第２電極を形成し、
    前記第１電極及び前記第２電極上に絶縁層を形成し、第４のフォトリソグラフィ工程により、前記第２電極と重なる前記絶縁層の一部を選択的に除去して行う開口部の形成と、前記絶縁層、前記半導体層、前記ゲート絶縁層の一部を除去して行う溝部の形成を行い、
    第５のフォトリソグラフィ工程により、前記絶縁層上に画素電極を形成することを特徴とする液晶表示装置の作製方法。
  10. 請求項９において、
    前記基板と、前記ゲート電極の間に、下地層が形成されることを特徴とする液晶表示装置の作製方法。
  11. 請求項９または請求項１０において、
    前記半導体層は、酸化物半導体を含むことを特徴とする液晶表示装置の作製方法。
  12. 請求項９乃至請求項１１のいずれか一項において、
    前記開口部の形成後に、前記保護層の開口部で露出する前記半導体層の表面を洗浄する工程を有することを特徴とする液晶表示装置の作製方法。
  13. 第１のトランジスタと、
    第２のトランジスタと、
    前記第１のトランジスタのゲート電極に電気的に接続する第１の配線と、前記第１のトランジスタのソースまたはドレインとなる電極の一方に電気的に接続する第２の配線と、前記第２のトランジスタのソースまたはドレインとなる電極の一方に電気的に接続する第３の配線と、前記第１のトランジスタのソースまたはドレインとなる電極の他方と前記第２のトランジスタのゲート電極とを電気的に接続する第４の配線と、前記第２のトランジスタのソースまたはドレインとなる電極の他方に電気的に接続するＥＬ素子と、前記第１のトランジスタのソースまたはドレインとなる電極の他方と前記第３の配線とが重畳する領域に形成される容量素子と、溝部と、を有し、
    前記第１のトランジスタ及び前記第２のトランジスタの半導体層上には、保護層が接して設けられており、前記半導体層及び前記保護層は、前記第１の配線と、前記第２の配線と、前記第３の配線と、前記第４の配線と、前記ＥＬ素子と、に重畳して設けられており、
    前記第１のトランジスタ及び前記第２のトランジスタのソースまたはドレインとなる電極は、前記保護層に形成された開口部で前記半導体層に電気的に接続しており、
    前記溝部は、前記第１の配線上に、前記第１の配線の線幅方向に横切って形成され、
    また前記溝部は、前記第２の配線及び前記第３の配線が延在する方向と平行な方向において、前記第２のトランジスタのゲート電極の線幅方向に横切って形成されていることを特徴とするＥＬ表示装置。
  14. 請求項１３において、
    前記溝部の底面に半導体層がないことを特徴とするＥＬ表示装置。
  15. 請求項１３または請求項１４において、
    前記溝部の側面に半導体層を有することを特徴とするＥＬ表示装置。
  16. 請求項１３乃至請求項１５のいずれか一項において、
    前記溝部は、隔壁層と重畳していることを特徴とするＥＬ表示装置。
  17. 請求項１３乃至請求項１６のいずれか一項において、
    前記ＥＬ素子の一方の電極と前記第４の配線とが同じ層に形成されていることを特徴とするＥＬ表示装置。
  18. 請求項１３乃至請求項１７のいずれか一項において、
    前記半導体層は、酸化物半導体であることを特徴とするＥＬ表示装置。
  19. 請求項１３乃至請求項１８のいずれか一項において、
    前記保護層は、絶縁性を有する酸化物であることを特徴とするＥＬ表示装置。
  20. 請求項１９において、前記絶縁性を有する酸化物は、インジウム、ガリウム及び亜鉛を含む酸化物半導体において、前記ガリウムの一部をチタン、ジルコニウム、ハフニウム、またはゲルマニウムより選ばれる少なくとも一種の元素に置換した材料であることを特徴とするＥＬ表示装置。
  21. 基板上に、第１のフォトリソグラフィ工程によりゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に半導体層を形成し、
    第２のフォトリソグラフィ工程により、前記半導体層上に開口部を有する保護層を形成し、
    第３のフォトリソグラフィ工程により、前記保護層上に、前記半導体層に前記保護層の開口部で接するソース電極及びドレイン電極を形成し、
    前記ソース電極及び前記ドレイン電極上に絶縁層を形成し、第４のフォトリソグラフィ工程により、前記絶縁層の一部を選択的に除去して行う開口部の形成と、前記絶縁層、前記半導体層、前記ゲート絶縁層の一部を除去して行う溝部の形成を行い、
    第５のフォトリソグラフィ工程により、前記絶縁層の開口部及び前記絶縁層上に、ＥＬ素子の一方の電極を形成し、
    第６のフォトリソグラフィ工程により、前記ＥＬ素子の一方の電極上の一部、及び前記絶縁層上に、前記ＥＬ素子のＥＬ層を色毎に塗り分けるための隔壁層を形成することを特徴とするＥＬ表示装置の作製方法。
  22. 請求項２１において、
    前記基板と、前記ゲート電極の間に、下地層が形成されることを特徴とするＥＬ表示装置の作製方法。
  23. 請求項２１または請求項２２において、
    前記半導体層は、酸化物半導体を含むことを特徴とするＥＬ表示装置の作製方法。
  24. 請求項２１乃至請求項２３のいずれか一項において、
    前記開口部の形成後に、前記保護層の開口部で露出する前記半導体層の表面を洗浄する工程を有することを特徴とするＥＬ表示装置の作製方法。
JP2012238507A 2011-11-11 2012-10-30 表示装置の作製方法 Expired - Fee Related JP6076038B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012238507A JP6076038B2 (ja) 2011-11-11 2012-10-30 表示装置の作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011247360 2011-11-11
JP2011247360 2011-11-11
JP2011247367 2011-11-11
JP2011247367 2011-11-11
JP2012238507A JP6076038B2 (ja) 2011-11-11 2012-10-30 表示装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017001958A Division JP2017108145A (ja) 2011-11-11 2017-01-10 半導体装置

Publications (3)

Publication Number Publication Date
JP2013122580A true JP2013122580A (ja) 2013-06-20
JP2013122580A5 JP2013122580A5 (ja) 2015-09-17
JP6076038B2 JP6076038B2 (ja) 2017-02-08

Family

ID=48280328

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2012238507A Expired - Fee Related JP6076038B2 (ja) 2011-11-11 2012-10-30 表示装置の作製方法
JP2017001958A Withdrawn JP2017108145A (ja) 2011-11-11 2017-01-10 半導体装置
JP2018144710A Active JP6689326B2 (ja) 2011-11-11 2018-08-01 半導体装置
JP2020069020A Withdrawn JP2020129664A (ja) 2011-11-11 2020-04-07 半導体装置
JP2021195903A Active JP7326409B2 (ja) 2011-11-11 2021-12-02 半導体装置
JP2023126008A Pending JP2023159142A (ja) 2011-11-11 2023-08-02 表示装置

Family Applications After (5)

Application Number Title Priority Date Filing Date
JP2017001958A Withdrawn JP2017108145A (ja) 2011-11-11 2017-01-10 半導体装置
JP2018144710A Active JP6689326B2 (ja) 2011-11-11 2018-08-01 半導体装置
JP2020069020A Withdrawn JP2020129664A (ja) 2011-11-11 2020-04-07 半導体装置
JP2021195903A Active JP7326409B2 (ja) 2011-11-11 2021-12-02 半導体装置
JP2023126008A Pending JP2023159142A (ja) 2011-11-11 2023-08-02 表示装置

Country Status (4)

Country Link
US (3) US9576982B2 (ja)
JP (6) JP6076038B2 (ja)
CN (2) CN106972031B (ja)
TW (6) TWI828102B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017051791A1 (ja) * 2015-09-24 2017-03-30 シャープ株式会社 半導体装置およびその製造方法
WO2018074361A1 (ja) * 2016-10-19 2018-04-26 シャープ株式会社 Ｔｆｔ基板
KR20180060752A (ko) * 2016-11-29 2018-06-07 엘지전자 주식회사 카메라 렌즈

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
US8829528B2 (en) 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6394171B2 (ja) 2013-10-30 2018-09-26 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
US9601634B2 (en) 2013-12-02 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI675004B (zh) * 2014-02-21 2019-10-21 日商半導體能源研究所股份有限公司 半導體膜、電晶體、半導體裝置、顯示裝置以及電子裝置
TWI687143B (zh) 2014-04-25 2020-03-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
DE112015004166T5 (de) * 2014-09-12 2017-05-24 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
TW202316486A (zh) 2015-03-30 2023-04-16 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US10411013B2 (en) 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
CN107689383B (zh) * 2016-08-05 2021-06-22 群创光电股份有限公司 显示装置及其制造方法
US10069041B2 (en) * 2016-08-05 2018-09-04 Innolux Corporation Display apparatus and manufacturing method thereof
KR20180033375A (ko) * 2016-09-23 2018-04-03 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP7027571B2 (ja) * 2018-12-12 2022-03-01 シャープ株式会社 走査アンテナおよび走査アンテナの製造方法
CN110867137B (zh) * 2019-10-30 2021-07-06 深圳市华星光电半导体显示技术有限公司 显示面板的制备方法及显示面板
US20220399380A1 (en) * 2019-11-29 2022-12-15 Kyocera Corporation Display device
US11937465B2 (en) 2021-03-11 2024-03-19 Boe Technology Group Co., Ltd Array substrate, display panel and display device thereof

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP2004157151A (ja) * 2002-11-01 2004-06-03 Sharp Corp 表示装置用マトリクス基板およびその製造方法
JP2005316356A (ja) * 2004-04-29 2005-11-10 Au Optronics Corp 薄膜トランジスタアレイとその製造方法
JP2005340771A (ja) * 2004-05-22 2005-12-08 Samsung Sdi Co Ltd 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを具備した平板表示装置、及び該平板表示装置の製造方法
JP2006140433A (ja) * 2004-11-10 2006-06-01 Samsung Sdi Co Ltd 有機薄膜トランジスタ及びその製造方法、並びにこの有機薄膜トランジスタを備える平板表示装置
JP2006261408A (ja) * 2005-03-17 2006-09-28 Ricoh Co Ltd 半導体装置及びそれを用いた画像表示装置
JP2009157354A (ja) * 2007-12-05 2009-07-16 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
JP2010016348A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2011009719A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2011132376A1 (ja) * 2010-04-21 2011-10-27 シャープ株式会社 薄膜トランジスタ基板
JP2011222767A (ja) * 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器

Family Cites Families (203)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3172840B2 (ja) 1992-01-28 2001-06-04 株式会社日立製作所 アクティブマトリクス基板の製造方法および液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US6624477B1 (en) * 1992-10-09 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4131297B2 (ja) * 1997-10-24 2008-08-13 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3391343B2 (ja) * 1999-10-26 2003-03-31 日本電気株式会社 アクティブマトリクス基板及びその製造方法
JP2001281698A (ja) * 2000-03-30 2001-10-10 Advanced Display Inc 電気光学素子の製法
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002162646A (ja) 2000-09-14 2002-06-07 Sony Corp 反射型液晶表示装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
KR100796795B1 (ko) * 2001-10-22 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3989763B2 (ja) * 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7642038B2 (en) 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100654569B1 (ko) 2004-12-30 2006-12-05 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR100647693B1 (ko) 2005-05-24 2006-11-23 삼성에스디아이 주식회사 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
WO2007066677A1 (en) * 2005-12-05 2007-06-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
KR101192750B1 (ko) * 2005-12-30 2012-10-18 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
CN100380634C (zh) * 2006-02-07 2008-04-09 友达光电股份有限公司 像素结构的制作方法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TWI427682B (zh) * 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101282404B1 (ko) * 2006-09-05 2013-07-04 삼성디스플레이 주식회사 액정 표시 장치의 제조 방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5415001B2 (ja) * 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5512930B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8193045B2 (en) 2007-05-31 2012-06-05 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
WO2010004944A1 (en) * 2008-07-10 2010-01-14 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electronic device using the same
JP4909323B2 (ja) 2008-07-25 2012-04-04 住友化学株式会社 アクティブマトリクス基板、ディスプレイパネル、表示装置およびアクティブマトリクス基板の製造方法
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI450399B (zh) * 2008-07-31 2014-08-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI500160B (zh) 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101665734B1 (ko) * 2008-09-12 2016-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101874327B1 (ko) * 2008-09-19 2018-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
KR102413263B1 (ko) 2008-09-19 2022-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20180137606A (ko) * 2008-10-24 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI475616B (zh) 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5607349B2 (ja) 2008-12-26 2014-10-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20100224880A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101681884B1 (ko) * 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
JP2010245118A (ja) * 2009-04-01 2010-10-28 Sharp Corp 薄膜トランジスタ基板およびその製造方法
WO2011007675A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5685805B2 (ja) * 2009-07-23 2015-03-18 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、および電子機器
KR102386147B1 (ko) 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102473735B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR102108943B1 (ko) * 2009-10-08 2020-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101835748B1 (ko) 2009-10-09 2018-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
KR20120083341A (ko) * 2009-10-09 2012-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함하는 전자 기기
WO2011046003A1 (en) * 2009-10-14 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101602251B1 (ko) * 2009-10-16 2016-03-11 삼성전자주식회사 배선 구조물 및 이의 형성 방법
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101073272B1 (ko) 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
KR101824123B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101117642B1 (ko) * 2009-11-16 2012-03-05 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN103400857B (zh) 2009-11-27 2016-12-28 株式会社半导体能源研究所 半导体装置和及其制造方法
KR101084183B1 (ko) 2010-01-06 2011-11-17 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조방법
WO2011089767A1 (ja) * 2010-01-21 2011-07-28 シャープ株式会社 回路基板、表示装置及び回路基板の製造方法
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011162104A1 (en) 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP2010232682A (ja) * 2010-06-29 2010-10-14 Mitsubishi Electric Corp 薄膜トランジスタの製造方法
US8796733B2 (en) * 2010-08-09 2014-08-05 University Of Notre Dame Du Lac Low voltage tunnel field-effect transistor (TFET) and method of making same
JP5806043B2 (ja) 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
US8797487B2 (en) 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US9142568B2 (en) 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8546161B2 (en) 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
KR20180124158A (ko) 2010-09-15 2018-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 제작 방법
US9494829B2 (en) * 2011-01-28 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and liquid crystal display device containing the same
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
US8829528B2 (en) 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
JP6033071B2 (ja) * 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP2004157151A (ja) * 2002-11-01 2004-06-03 Sharp Corp 表示装置用マトリクス基板およびその製造方法
JP2005316356A (ja) * 2004-04-29 2005-11-10 Au Optronics Corp 薄膜トランジスタアレイとその製造方法
JP2005340771A (ja) * 2004-05-22 2005-12-08 Samsung Sdi Co Ltd 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを具備した平板表示装置、及び該平板表示装置の製造方法
JP2006140433A (ja) * 2004-11-10 2006-06-01 Samsung Sdi Co Ltd 有機薄膜トランジスタ及びその製造方法、並びにこの有機薄膜トランジスタを備える平板表示装置
JP2006261408A (ja) * 2005-03-17 2006-09-28 Ricoh Co Ltd 半導体装置及びそれを用いた画像表示装置
JP2009157354A (ja) * 2007-12-05 2009-07-16 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
JP2010016348A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2011009719A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011222767A (ja) * 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
WO2011132376A1 (ja) * 2010-04-21 2011-10-27 シャープ株式会社 薄膜トランジスタ基板

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017051791A1 (ja) * 2015-09-24 2017-03-30 シャープ株式会社 半導体装置およびその製造方法
JPWO2017051791A1 (ja) * 2015-09-24 2018-07-05 シャープ株式会社 半導体装置およびその製造方法
WO2018074361A1 (ja) * 2016-10-19 2018-04-26 シャープ株式会社 Ｔｆｔ基板
CN109844912A (zh) * 2016-10-19 2019-06-04 夏普株式会社 Tft基板
CN109844912B (zh) * 2016-10-19 2021-11-02 夏普株式会社 Tft基板
KR20180060752A (ko) * 2016-11-29 2018-06-07 엘지전자 주식회사 카메라 렌즈
KR102634860B1 (ko) 2016-11-29 2024-02-07 엘지전자 주식회사 카메라 렌즈

Also Published As

Publication number Publication date
TW201734614A (zh) 2017-10-01
TW201329593A (zh) 2013-07-16
TWI664481B (zh) 2019-07-01
JP6689326B2 (ja) 2020-04-28
JP7326409B2 (ja) 2023-08-15
JP2022027822A (ja) 2022-02-14
JP6076038B2 (ja) 2017-02-08
TW202247296A (zh) 2022-12-01
US20170162608A1 (en) 2017-06-08
US20130120702A1 (en) 2013-05-16
TWI762096B (zh) 2022-04-21
CN106972031B (zh) 2021-08-24
CN103107174A (zh) 2013-05-15
JP2018186296A (ja) 2018-11-22
JP2023159142A (ja) 2023-10-31
CN106972031A (zh) 2017-07-21
TWI828102B (zh) 2024-01-01
TW202131395A (zh) 2021-08-16
TWI587054B (zh) 2017-06-11
CN103107174B (zh) 2018-05-25
TWI728537B (zh) 2021-05-21
TW201907488A (zh) 2019-02-16
TWI677925B (zh) 2019-11-21
JP2017108145A (ja) 2017-06-15
JP2020129664A (ja) 2020-08-27
US20210202542A1 (en) 2021-07-01
US9576982B2 (en) 2017-02-21
TW202027172A (zh) 2020-07-16

Similar Documents

Publication Publication Date Title
JP7326409B2 (ja) 半導体装置
JP6145493B2 (ja) 半導体装置の作製方法
JP6317421B2 (ja) 半導体装置
JP5933878B2 (ja) 半導体装置
JP5925449B2 (ja) 液晶表示装置の作製方法
JP5968616B2 (ja) 表示装置の作製方法
JP6033071B2 (ja) 半導体装置
JP6059968B2 (ja) 半導体装置、及び液晶表示装置
TW202107572A (zh) 半導體裝置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150803

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170110

R150 Certificate of patent or registration of utility model

Ref document number: 6076038

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees