JP5933878B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、液晶表示装置、及びその作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器などは全て半導体装置である。

近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ乃至数百ｎｍ程度の半導体薄膜により構成されるトランジスタが注目されている。トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。トランジスタは、特に液晶表示装置等に代表される、画像表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置をいう。

上記のようなアクティブマトリクス型液晶表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型液晶表示装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。

アクティブマトリクス型液晶表示装置では、スイッチング素子として主にトランジスタが用いられている。トランジスタの作製において、フォトリソグラフィ工程を削減または簡略化することは、工程全体の簡略化のために重要である。例えばフォトリソグラフィ工程が１つ増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、作製工程におけるフォトリソグラフィ工程が１つ増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトリソグラフィ工程を削減または簡略化するために、数多くの技術開発がなされている。

トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。これらのトランジスタは、少なくとも５枚のフォトマスクにより作製されることが一般的である。

フォトリソグラフィ工程を簡略化させる従来の技術としては、裏面露光、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下の一因となっている。また、トランジスタの電気的特性を低下させてしまうことも多い。

また、トランジスタの作製工程における、フォトリソグラフィ工程を簡略化するための代表的な手段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として、例えば特許文献１が挙げられる。

特開２００３−１７９０６９号公報

本発明の一態様は、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくすることを課題の一とする。

本発明の一態様は、トランジスタを有する表示装置の作製に用いるフォトマスクの枚数を従来よりも少なくすることを課題の一とする。

本発明の一態様は、低コストで生産性の良い液晶表示装置を提供することを課題の一とする。

本発明の一態様は、消費電力が低減された液晶表示装置を提供することを課題の一とする。

本発明の一態様は、信頼性の高い液晶表示装置を提供することを課題の一とする。

島状半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略し、ゲート電極（同一層で形成される配線を含む）を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線を含む）を形成する工程、コンタクトホールを形成する（コンタクトホール以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程の４つのフォトリソグラフィ工程で液晶表示装置に用いる半導体装置を作製する。

この場合、島状の半導体層を形成するためのフォトリソグラフィ工程やエッチング工程を行わないため、トランジスタが形成される領域以外にも半導体層が残る。このため、例えば、画素電極に供給される電位によっては、画素電極と重畳する半導体層にチャネルが形成されてしまう。なお、このようにして本来必要のない場所に形成されるチャネルを寄生チャネルという。

例えば、複数ある画素のうち、第１の画素が有する画素電極と重畳する半導体層に寄生チャネルが形成されると、第１の画素が有する配線と、第１の画素に隣接する第２の画素が有する配線が、寄生チャネルにより電気的に接続されてしまう恐れがある。すなわち、第１の画素が有する画素電極がゲート電極として機能し、第１の画素が有する配線がソース電極またはドレイン電極の一方として機能し、第２の画素が有する配線がソース電極またはドレイン電極の他方として機能するトランジスタが形成されてしまう。このようにして本来必要のない場所にチャネルが形成されるトランジスタを寄生トランジスタという。

また、隣接する配線の距離が短い場合は、ゲート電極として機能する層が無くても、隣接する配線間に寄生チャネルが形成され、隣接する配線同士が電気的に接続されてしまう恐れがある。

寄生チャネルまたは寄生トランジスタが形成されると、配線間の信号が干渉し、正確な信号の伝達が困難となる。

寄生チャネルまたは寄生トランジスタの形成による影響を避けるため、ソース電極に電気的に接続する第２の配線に沿って溝部を設ける。溝部は、ゲート電極と電気的に接続する第１の配線の線幅方向の両端部を越えて、第１の配線の少なくとも一部を横切るように形成される。また、溝部は、容量配線の線幅方向の両端部を越えて、容量配線の少なくとも一部を横切るように形成される。また、溝部は、第２の配線が延在する方向と平行な方向において、画素電極の端部を越えて形成される。なお、溝部と画素電極は、重畳していても、重畳していなくても良い。

溝部の形成は、コンタクトホールを形成する工程で、コンタクトホールの形成と同時に行われ、溝部では半導体層が除去される。すなわち、少なくとも溝部の底面には半導体層がない状態となる。

本発明の一態様は、ゲート電極と、ソース電極と、ドレイン電極と、半導体層と、を有するトランジスタと、ゲート電極に電気的に接続する第１の配線と、ソース電極に電気的に接続する第２の配線と、ドレイン電極に電気的に接続する画素電極と、容量配線と、溝部を有し、半導体層は、第１の配線と、第２の配線と、画素電極と、容量配線に重畳し、溝部は、第１の配線上の少なくとも一部と、容量配線上の少なくとも一部に形成され、また溝部は、第２の配線に沿って形成され、第２の配線が延在する方向と平行な方向において、画素電極の端部を越えて形成されることを特徴とする。

半導体層が除去された溝部を形成することにより、寄生トランジスタの生成を防ぐことができる。

第１の配線上に形成される溝部（第１の溝部ともいう）と、容量配線上に形成される溝部（第２の溝部ともいう）と、画素電極の端部を越えて形成される溝部（第３の溝部ともいう）は、それぞれの溝部を個別に形成してもよいし、一つの溝部で、第１の溝部乃至第３の溝部のうち、複数の溝部の機能を兼ねる構成としてもよい。

また、溝部の大きさに特に制限はないが、寄生トランジスタの生成を確実に防ぐため、第２の配線が延在する方向と直交する方向における、溝部内の半導体層が除去された部分の距離は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。

また、本発明の一態様は、基板上に、第１のフォトリソグラフィ工程によりゲート電極と、ゲート電極に電気的に接続する第１の配線と、容量配線を形成し、ゲート電極と、第１の配線と、容量配線上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層上に、第２のフォトリソグラフィ工程によりソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に絶縁層を形成し、第３のフォトリソグラフィ工程において、ドレイン電極と重なる絶縁層の一部を選択的に除去して行うコンタクトホールの形成と、第１の配線上の半導体層の少なくとも一部の除去と、容量配線上の半導体層の少なくとも一部の除去を行い、絶縁層上に、第４のフォトリソグラフィ工程により画素電極を形成することを特徴とする。

また、基板とゲート電極の間に、基板からの不純物元素の拡散を防止する機能を有する絶縁層を設けても良い。

本発明の一態様は、基板上に第１の絶縁層を形成し、第１の絶縁層上に第１の電極を形成し、第１の電極上に第２の絶縁層を形成し、第２の絶縁層上に半導体層を形成し、半導体層上に第３の電極と第４の電極を形成し、第３の電極と第４の電極を覆って第３の絶縁層を形成し、第３の電極または第４の電極と重なる第３の絶縁層の一部を除去して行うコンタクトホールの形成と、第３の絶縁層の一部と、半導体層の一部と、及び第２の絶縁層の一部を除去する工程を、同一の工程で行うことを特徴とする。

第２の絶縁層はゲート絶縁層として機能し、第３の絶縁層は保護絶縁層として機能する。また、第１の電極はゲート電極として機能し、第３の電極はソース電極またはドレイン電極の一方として機能し、第４の電極はソース電極またはドレイン電極の他方として機能する。

コンタクトホールの形成と、第３の絶縁層、半導体層、及び第２の絶縁層の一部の除去は、ドライエッチングまたはウェットエッチング、もしくはドライエッチングとウェットエッチングを組み合わせて行うことができる。

ゲート電極、ソース電極、ドレイン電極、もしくはこれらの電極に接続する配線を、銅またはアルミニウムを含む材料で形成することにより、配線抵抗を低減し、信号の遅延を防ぐことができる。

また、半導体層に酸化物半導体を用いることで、消費電力が少なく、信頼性の高い液晶表示装置を実現できる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性）の酸化物半導体又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。ｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下、さらに好ましくは１×１０^１６／ｃｍ^３以下とする。

また、ホール効果測定により測定できるｉ型または実質的にｉ型化された酸化物半導体のキャリア密度は、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。ｉ型または実質的にｉ型化された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。

ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。

本発明の一態様によれば、液晶表示装置の作製工程を削減できるため、低コストで生産性の良い液晶表示装置を提供することができる。

本発明の一態様によれば、消費電力が少なく、信頼性の高い液晶表示装置を提供することができる。

本発明の一態様は、上記課題の少なくとも一を解決する。

本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する上面図及び断面図。 本発明の一態様を説明する図。 電子機器の使用形態の例を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 半導体装置の溝部の積層構成を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。

また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

（実施の形態１）
本実施の形態では、フォトマスク数及びフォトリソグラフィ工程数を削減した液晶表示装置の画素構成および作製方法の一例について、図１乃至図１０を用いて説明する。

図６（Ａ）に、液晶表示装置に用いる半導体装置１００の構成の一例を説明する。半導体装置１００は、基板１０１上に画素領域１０２と、ｍ個（ｍは１以上の整数）の端子１０５及び端子１０７を有する端子部１０３と、ｎ個（ｎは１以上の整数）の端子１０６を有する端子部１０４を有している。また、半導体装置１００は、端子部１０３に電気的に接続するｍ本の配線２１２と、端子部１０４に電気的に接続するｎ本の配線２１６と、配線２０３を有している。また、画素領域１０２は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置された複数の画素１１０を有している。ｉ行ｊ列の画素１１０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線２１２−ｉ、配線２１６−ｊにそれぞれ電気的に接続されている。また、各画素は、容量電極または容量配線として機能する配線２０３と接続され、配線２０３は端子１０７と電気的に接続されている。また、配線２１２−ｉは端子１０５−ｉと電気的に接続され、配線２１６−ｊは端子１０６−ｊと電気的に接続されている。

端子部１０３及び端子部１０４は外部入力端子であり、外部に設けられた制御回路とＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等を用いて接続される。外部に設けられた制御回路から供給される信号は、端子部１０３及び端子部１０４を介して半導体装置１００に入力される。図６（Ａ）では、端子部１０３を画素領域１０２の左右外側に形成し、２カ所から信号を入力する構成を示している。また、端子部１０４を画素領域１０２の上下外側に形成し、２カ所から信号を入力する構成を示している。２カ所から信号を入力することにより、信号の供給能力が高まるため、半導体装置１００の高速動作が容易となる。また、半導体装置１００の大型化や高精細化に伴う配線抵抗の増大による信号遅延の影響を軽減することができる。また、半導体装置１００に冗長性を持たせることが可能となるため、半導体装置１００の信頼性を向上させることができる。なお、図６（Ａ）では端子部１０３及び端子部１０４をそれぞれ２カ所設ける構成としているが、それぞれ１カ所設ける構成としても構わない。

図６（Ｂ）は、画素１１０の回路構成を示している。画素１１０は、トランジスタ１１１と、液晶素子１１２と、容量素子１１３を有している。トランジスタ１１１のゲート電極は配線２１２−ｉに電気的に接続され、トランジスタ１１１のソース電極またはドレイン電極の一方は配線２１６−ｊに電気的に接続されている。また、トランジスタ１１１のソース電極またはドレイン電極の他方は、液晶素子１１２の一方の電極と、容量素子１１３の一方の電極に電気的に接続されている。液晶素子１１２の他方の電極は、電極１１４に電気的に接続されている。電極１１４の電位は、０Ｖや、ＧＮＤや、共通電位などの固定電位としておけばよい。容量素子１１３の他方の電極は、配線２０３に電気的に接続されている。

トランジスタ１１１は、液晶素子１１２に配線２１６−ｊから供給される画像信号を入力させるか否かを選択する機能を有する。配線２１２−ｉにトランジスタ１１１をオン状態とする信号が供給されると、トランジスタ１１１を介して配線２１６−ｊの画像信号が液晶素子１１２に供給される。液晶素子１１２は、供給される画像信号（電位）に応じて、光の透過率が制御される。容量素子１１３は、液晶素子１１２に供給された電位を保持するための保持容量（Ｃｓ容量ともいう）としての機能を有する。容量素子１１３は、必ずしも設ける必要はないが、容量素子１１３を設けることにより、トランジスタ１１１がオフ状態の時にソース電極とドレイン電極間に流れる電流（オフ電流）に起因する、液晶素子１１２に与えられた電位の変動を抑制することができる。

トランジスタ１１１のチャネルが形成される半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。なお、本実施の形態で説明する表示装置は、画素領域内に半導体層が残る構成であるため、上記半導体を用いた表示装置を透過型の表示装置として用いる場合は、半導体層を極力薄くするなどして、可視光の透過率を高めることが好ましい。

また、トランジスタ１１１のチャネルが形成される半導体層に酸化物半導体を用いることもできる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０^−１９Ａ）以下、もしくは１０ｚＡ（１×１０^−２０Ａ）以下、さらには１ｚＡ（１×１０^−２１Ａ）以下とすることができる。このため、容量素子１１３を設けなくても液晶素子１１２に印加された電位の保持が可能となる。また、消費電力の小さい液晶表示装置を実現することができるため、トランジスタ１１１のチャネルが形成される半導体に酸化物半導体層を用いることが好ましい。

次に、図６で示した画素１１０の構成例について、図１及び図２を用いて説明する。図１は、画素１１０の平面構成を示す上面図であり、図２は、画素１１０の積層構成を示す断面図である。なお、図１におけるＡ１−Ａ２、Ｂ１−Ｂ２、Ｃ１−Ｃ２、Ｄ１−Ｄ２の鎖線は、図２（Ａ）乃至図２（Ｄ）における断面Ａ１−Ａ２、断面Ｂ１−Ｂ２、断面Ｃ１−Ｃ２、断面Ｄ１−Ｄ２に相当する。

本実施の形態に示すトランジスタ１１１は、ドレイン電極２０６ｂを、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）のソース電極２０６ａで囲む形状としている。このような形状とすることで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能となる。

また、画素電極２１０と電気的に接続するドレイン電極２０６ｂと、ゲート電極２０２の間に生じる寄生容量が大きいと、フィードスルーの影響を受けやすくなるため、液晶素子１１２に供給された電位が正確に保持できず、表示品位が低下する要因となる。本実施の形態に示すように、ソース電極２０６ａをＵ字型としてドレイン電極２０６ｂを囲む形状とすることで、十分なチャネル幅を確保しつつ、ドレイン電極２０６ｂとゲート電極２０２間に生じる寄生容量を小さくすることができるため、液晶表示装置の表示品位を向上させることができる。

配線２０３は、容量電極または容量配線として機能する。本実施の形態では、配線２０３とドレイン電極２０６ｂを重畳させて容量素子１１３を形成している。

また、本実施の形態で説明する半導体装置は、工程簡略化のため島状半導体層を形成するためのフォトリソグラフィ工程やエッチング工程を行わないため、画素領域の全てに半導体層２０５が残る構成となる。その結果、配線２１２−ｉがゲート電極として機能し、配線２１６−ｊがソース電極またはドレイン電極の一方として機能し、配線２１６−ｊ＋１がソース電極またはドレイン電極の他方として機能する第１の寄生トランジスタが生じる。

また、配線２０３がゲート電極として機能し、配線２１６−ｊがソース電極またはドレイン電極の一方として機能し、配線２１６−ｊ＋１がソース電極またはドレイン電極の他方として機能する第２の寄生トランジスタが生じる。

また、画素電極２１０がゲート電極として機能し、絶縁層２０７がゲート絶縁層として機能し、配線２１６−ｊがソース電極またはドレイン電極の一方として機能し、配線２１６−ｊ＋１がソース電極またはドレイン電極の他方として機能する第３の寄生トランジスタが生じる。

第１の寄生トランジスタは、配線２１２−ｉにトランジスタ１１１をオン状態とする電位が供給されると、第１の寄生トランジスタもオン状態となり、配線２１６−ｊと配線２１６−ｊ＋１が電気的に接続されることとなる。第１の寄生トランジスタにより配線２１６−ｊと配線２１６−ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。

また、第２の寄生トランジスタがｎ型のトランジスタとして機能する場合、配線２０３に供給された電位よりも、配線２１６−ｊまたは配線２１６−ｊ＋１の電位が低くなり、その電位差の絶対値が第２の寄生トランジスタのしきい値よりも大きくなると、画素電極２１０の下に位置する半導体層２０５にチャネルが形成され、第２の寄生トランジスタがオン状態となる。

第２の寄生トランジスタがオン状態となると、配線２１６−ｊと配線２１６−ｊ＋１が電気的に接続されることとなる。第２の寄生トランジスタにより配線２１６−ｊと配線２１６−ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。

また、第３の寄生トランジスタがｎ型のトランジスタとして機能する場合、画素電極２１０に供給された、または保持された電位よりも、配線２１６−ｊまたは配線２１６−ｊ＋１の電位が低くなり、その電位差の絶対値が第３の寄生トランジスタのしきい値よりも大きくなると、画素電極２１０の下に位置する半導体層２０５にチャネルが形成され、第３の寄生トランジスタがオン状態となる。

第３の寄生トランジスタがオン状態となると、配線２１６−ｊと配線２１６−ｊ＋１が電気的に接続されることとなる。第３の寄生トランジスタにより配線２１６−ｊと配線２１６−ｊ＋１が電気的に接続されると、双方の画像信号が干渉し、正確な画像信号を液晶素子１１２に供給することが困難となる。また、画素の開口率を大きくするなどの理由により、画素電極２１０を配線２１６−ｊや配線２１６−ｊ＋１に近づけると、第３の寄生トランジスタの影響がより強くなる。

そこで、本実施の形態では、画素１１０に半導体層２０５が除去された溝部２３０を設け、上述の寄生トランジスタが生じない構成とする。溝部２３０を、配線２１２−ｉの線幅方向の両端部を越えて横切る様に設けることで、第１の寄生トランジスタの生成を防ぐことができる。また、溝部２３０を、配線２０３の線幅方向の両端部を越えて横切る様に設けることで、第２の寄生トランジスタの生成を防ぐことができる。なお、配線２１２−ｉ上の溝部２３０もしくは、配線２０３上の溝部２３０は、それぞれ複数設けてもよい。

また、溝部２３０を配線２１６−ｊと画素電極２１０との間、または配線２１６−ｊ＋１と画素電極２１０との間の少なくともどちらか一方に、配線２１６−ｊまたは配線２１６−ｊ＋１が延在する方向と平行な方向に沿って、画素電極２１０の端部２３１及び端部２３２を越えて形成する。これにより、第３の寄生トランジスタの生成を防ぐことができる。なお、溝部２３０は、配線２１６−ｊまたは配線２１６−ｊ＋１と平行に設けられている必要はなく、また、屈曲部または湾曲部を有していてもよい。

なお、図１では、配線２１２−ｉと配線２０３に挟まれた領域で溝部２３０が途切れているが、配線２１２−ｉの線幅方向の端部を越えて設けられた溝部２３０を延伸し、配線２０３の幅方向の端部を越えて設けられた溝部２３０と接続した構成としてもよい。

また、配線２０３上に溝部２３０を設けずに、配線２０３の電位を、配線２１６−ｊまたは配線２１６−ｊ＋１に供給される電位よりも低い電位としておくことで、第２の寄生トランジスタの生成を防ぐこともできる。ただし、この場合は、上記電位を配線２０３に供給するための電源を別途設ける必要がある。

また、半導体層２０５が除去された溝部２３０の大きさに特に制限はないが、寄生トランジスタの生成を確実に防ぐため、配線２１６−ｊまたは配線２１６−ｊ＋１が延在する方向と直交する方向における、溝部２３０内の半導体層が除去された部分の距離は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。

断面Ａ１−Ａ２は、トランジスタ１１１及び容量素子１１３の積層構造を示している。トランジスタ１１１は、ボトムゲート構造のトランジスタである。断面Ｂ１−Ｂ２は、画素電極２１０及び溝部２３０を含む、配線２１６−ｊから配線２１６−ｊ＋１までの積層構造を示している。また、断面Ｃ１−Ｃ２は、配線２１６−ｊと、配線２１２−ｉの交差部における積層構造を示している。また、断面Ｄ１−Ｄ２は、配線２１６−ｊ＋１と、配線２１２−ｉの交差部と、溝部２３０の積層構造を示している。

図２（Ａ）に示す断面Ａ１−Ａ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート電極２０２及び配線２０３が形成されている。また、ゲート電極２０２及び配線２０３上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上にソース電極２０６ａ及びドレイン電極２０６ｂが形成されている。また、半導体層２０５の一部に接し、ソース電極２０６ａ及びドレイン電極２０６ｂ上に絶縁層２０７が形成されている。絶縁層２０７上には画素電極２１０が形成され、絶縁層２０７に形成されたコンタクトホール２０８を介してドレイン電極２０６ｂに電気的に接続されている。

配線２０３とドレイン電極２０６ｂが、ゲート絶縁層２０４と半導体層２０５を間に挟んで重なっている部分が容量素子１１３として機能する。ゲート絶縁層２０４と半導体層２０５は誘電体層として機能する。配線２０３と画素電極２１０の間に形成される誘電体層を多層構造とすることで、一つの誘電体層にピンホールが生じても、ピンホールは他の誘電体層で被覆されるため、容量素子１１３を正常に機能させることができる。また、酸化物半導体の比誘電率は１４乃至１６と大きいため、半導体層２０５に酸化物半導体を用いると、容量素子１１３の容量値を大きくすることが可能となる。

図２（Ｂ）に示す断面Ｂ１−Ｂ２において、基板２００上に下地層２０１が形成され、下地層２０１上にゲート絶縁層２０４が形成され、ゲート絶縁層２０４上に半導体層２０５が形成されている。半導体層２０５上に配線２１６−ｊ及び配線２１６−ｊ＋１が形成され、半導体層２０５と、配線２１６−ｊ及び配線２１６−ｊ＋１上に絶縁層２０７が形成されている。また、絶縁層２０７上に画素電極２１０が形成されている。

配線２１６−ｊ＋１と画素電極２１０の間に、ゲート絶縁層２０４の一部、半導体層２０５の一部、及び絶縁層２０７の一部が除去された溝部２３０が形成されている。溝部２３０は、少なくともその底面において半導体層を有していない構成となっている。

図２（Ｃ）に示す断面Ｃ１−Ｃ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２−ｉが形成されている。また、配線２１２−ｉ上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上に配線２１６−ｊが形成され、配線２１６−ｊ上に絶縁層２０７が形成されている。

図２（Ｄ）に示す断面Ｄ１−Ｄ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２−ｉが形成されている。また、配線２１２−ｉ上に、ゲート絶縁層２０４と半導体層２０５が形成されている。また、半導体層２０５上に配線２１６−ｊ＋１が形成され、配線２１６−ｊ＋１上に絶縁層２０７が形成されている。また、ゲート絶縁層２０４の一部、半導体層２０５の一部、及び絶縁層２０７の一部が除去された溝部２３０が形成されている。

次に、図１で示した構成とは異なる画素構成例について、図３及び図４を用いて説明する。図３は、画素１２０の平面構成を示す上面図である。図４（Ａ）乃至図４（Ｃ）に示す断面Ａ１−Ａ２、断面Ｅ１−Ｅ２、断面Ｆ１−Ｆ２は、図３におけるＡ１−Ａ２、Ｅ１−Ｅ２、Ｆ１−Ｆ２の鎖線で示す部位の断面に相当する。図３に示す画素１２０は、図１に示した画素１１０と、溝部２３０の構成が異なる。なお、図３におけるＡ１−Ａ２の鎖線で示す部位の構成は、図１及び図２（Ａ）で説明した構成と同じである。

画素１２０は、溝部２３０を配線２１６−ｊと画素電極２１０との間、及び配線２１６−ｊ＋１と画素電極２１０との間に設けた構成としている。また、溝部２３０を、配線２１２−ｉ及び配線２０３の幅方向の端部を越えて横切るように設けるだけでなく、配線２１２−ｉと配線２０３の間の領域にも設ける構成としている。このように、溝部２３０を多く配置することで、寄生トランジスタの形成をより確実に防ぐことができる。

次に、図１乃至図４で示した構成とは異なる画素構成例について、図５を用いて説明する。図５（Ａ）は、画素１３０の平面構成を示す上面図である。図５（Ｂ）に示す断面Ｇ１−Ｇ２は、図５（Ａ）におけるＧ１−Ｇ２の鎖線で示す部位の断面に相当する。図５に示す画素１３０は、画素電極２１１に光反射率の高い導電層を用いることで、反射型の液晶表示装置に適用できる画素構成の一例を示している。

画素１３０は、半導体層２０５が除去された溝部２５１及び溝部２５２が、配線２１２−ｉの線幅方向の両端部を越えて横切る様に設けられている。配線２１２−ｉの線幅方向の両端部を越えて横切る溝部を複数設けることで、配線２１２−ｉと重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。

また、画素１３０は、半導体層２０５が除去された溝部２５３及び溝部２５４が、配線２０３の線幅方向の両端部を越えて横切る様に設けられている。配線２０３の線幅方向の両端部を越えて横切る溝部を複数設けることで、配線２０３と重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。

また、画素１３０は、半導体層２０５が除去された溝部２５５及び溝部２５６が、配線２１６−ｊまたは配線２１６−ｊ＋１が延在する方向と平行な方向に沿って、画素電極２１１の端部２３３及び端部２３４を越えて設けられている。配線２１６−ｊまたは配線２１６−ｊ＋１が延在する方向と平行な方向に沿って、画素電極２１１の端部２３３及び端部２３４を越えて溝部を複数設けることで、画素電極２１１と重畳して形成される寄生チャネルの影響を、より確実に抑えることができる。溝部２５５及び溝部２５６は、配線２１６−ｊまたは配線２１６−ｊ＋１に平行に設けられている必要はなく、屈曲部または湾曲部を有していてもよい。

画素１３０が有する溝部２５５及び溝部２５６は、湾曲部を有し、一部が画素電極２１１と重畳して形成されている。また、画素１３０は、画素電極２１１と重畳して形成される溝部２５７及び溝部２５８を有している。このように、画素電極２１１に重畳して溝部２５５乃至溝部２５８を設けることにより、画素電極２１１表面に凹凸を設けることができる。画素電極２１１表面に凹凸を設けると、入射した外光を乱反射させ、より良好な表示を行うことができる。よって、表示における視認性が向上する。

また、画素電極２１１と重畳して形成される溝部２５５乃至溝部２５８は、溝部の側面がテーパー形状であると、画素電極２１１の被覆性が向上するため好ましい。

次に、端子１０５及び端子１０６の構成例について、図７を用いて説明する。図７（Ａ１）、図７（Ａ２）は、端子１０５の上面図及び断面図をそれぞれ図示している。図７（Ａ１）におけるＪ１−Ｊ２の鎖線は、図７（Ａ２）における断面Ｊ１−Ｊ２に相当する。また、図７（Ｂ１）、図７（Ｂ２）は、端子１０６の上面図及び断面図をそれぞれ図示している。図７（Ｂ１）におけるＫ１−Ｋ２の鎖線は、図７（Ｂ２）における断面Ｋ１−Ｋ２に相当する。なお、断面Ｊ１−Ｊ２及び断面Ｋ１−Ｋ２において、Ｊ２及びＫ２は、基板端部に相当する。

断面Ｊ１−Ｊ２において、基板２００上に下地層２０１が形成され、下地層２０１上に配線２１２が形成されている。また、配線２１２上に、ゲート絶縁層２０４、半導体層２０５、及び絶縁層２０７が形成されている。絶縁層２０７上に電極２２１が形成され、電極２２１は、ゲート絶縁層２０４、半導体層２０５、及び絶縁層２０７に形成されたコンタクトホール２１９を介して配線２１２に電気的に接続されている。

断面Ｋ１−Ｋ２において、基板２００上に、下地層２０１、ゲート絶縁層２０４、及び半導体層２０５が形成されている。半導体層２０５上に配線２１６が形成され、配線２１６上に絶縁層２０７が形成されている。絶縁層２０７上に電極２２２が形成され、電極２２２は、絶縁層２０７に形成されたコンタクトホール２２０を介して配線２１６に電気的に接続されている。

なお、端子１０７の構成も、端子１０５または端子１０６と同様の構成とすることができる。

また、画素領域１０２と端子部１０４はｎ本の配線２１６で接続されているが、画素領域１０２から端子部１０４が有する端子１０６に至るまでの配線２１６の引き回しにおいて、隣接する配線２１６同士が近い場合は、隣接する配線２１６の電位差によって、隣接する配線２１６間に存在する半導体層２０５中に寄生チャネルが形成され、隣接する配線２１６同士が電気的に接続されてしまう恐れがある。

このような現象は、絶縁層を介して、画素領域１０２から端子部１０４までの領域全体、もしくは、隣接する配線２１６の間に導電層を設け、該導電層の電位を半導体層２０５中に寄生チャネルが形成されない電位としておくことで防ぐことができる。

例えば、半導体層２０５に酸化物半導体を用いる場合、多くの酸化物半導体はｎ型の半導体となりやすいため、導電層の電位を配線２１６に供給される電位よりも低い電位としておけばよい。

また、後述するコンタクトホール形成工程において、隣接する配線２１６間の半導体層２０５を除去することでも、隣接する配線２１６同士の電気的な接続を防ぐことができる。

図８に、隣接する配線２１６の間に、溝部２４０を形成し、半導体層２０５を除去する構成を示す。図８（Ａ）は、端子１０６に接続する配線２１６の平面構成を示す上面図である。図８（Ｂ）に示す断面Ｌ１−Ｌ２は、図８（Ａ）におけるＬ１−Ｌ２の鎖線で示す部位の断面に相当する。図８（Ａ）において、配線２１６−ｊは端子１０６−ｊに接続され、配線２１６−ｊ＋１は端子１０６−ｊ＋１に接続され、配線２１６−ｊ＋２は端子１０６−ｊ＋２に接続されている。なお、溝部２４０は、溝部２３０と同様に形成することができる。

隣接する配線２１６−ｊと配線２１６−ｊ＋１の間に、半導体層２０５が除去された溝部２４０が形成されている。また、隣接する配線２１６−ｊ＋１と配線２１６−ｊ＋２の間に、半導体層２０５が除去された溝部２４０が形成されている。このように、隣接する配線２１６間に半導体層２０５が除去された溝部２４０を設けることで、隣接する配線２１６同士の電気的な接続を防ぐことができる。

また、半導体層２０５が除去された溝部２４０の大きさに特に制限はないが、寄生チャネルの生成を確実に防ぐため、配線２１６−ｊまたは配線２１６−ｊ＋１が延在する方向と直交する方向における、溝部２４０内の半導体層が除去された部分の距離は１μｍ以上とすることが好ましく、２μｍ以上とするとさらに好ましい。

続いて、図１を用いて説明した液晶表示装置の画素部の作製方法について、図９及び図１０を用いて説明する。なお、図９及び図１０における断面Ａ１−Ａ２、断面Ｊ１−Ｊ２、及び断面Ｋ１−Ｋ２は、図１及び図７におけるＡ１−Ａ２、Ｊ１−Ｊ２、及びＫ１−Ｋ２の鎖線で示した部位の断面図である。

まず、基板２００上に下地層２０１となる絶縁層を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板２００は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、基板２００として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。本実施の形態では、基板２００にアルミノホウケイ酸ガラスを用いる。

下地層２０１は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板２００からの不純物元素の拡散を防止する機能がある。なお、本明細書中において、窒化酸化珪素とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。下地層２０１は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。

本実施の形態では、下地層２０１として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板２００上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。なお、下地層２０１中にリン（Ｐ）や硼素（Ｂ）がドープされていても良い。

また、下地層２０１に、塩素、フッ素などのハロゲン元素を含ませることで、基板２００からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層２０１に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０^１５／ｃｍ^３以上１×１０^２０／ｃｍ^３以下とすればよい。

また、下地層２０１として酸化ガリウムを用いてもよい。また、下地層２０１を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。

次に、下地層２０１上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ゲート電極２０２、配線２０３、配線２１２を形成する。

ゲート電極２０２、配線２０３、配線２１２を形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。

導電層は配線となるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも融点の高い金属材料を積層することが好ましい。また、導電層にＡｌを含む材料を用いる場合には、以後の工程におけるプロセス最高温度を３８０℃以下とすることが好ましく、３５０℃以下とするとよい。

また、導電層にＣｕを用いる場合も、マイグレーションによる不良やＣｕ元素の拡散を防ぐため、Ｍｏ、Ｔｉ、Ｗなどの、Ｃｕよりも融点の高い金属材料を積層することが好ましい。また、導電層にＣｕを含む材料を用いる場合には、以後の工程におけるプロセス最高温度を４５０℃以下とすることが好ましい。

本実施の形態では、導電層として下地層２０１上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第１のフォトリソグラフィ工程により導電層を選択的にエッチング除去し、ゲート電極２０２、配線２０３、配線２１２を形成する（図９（Ａ）参照）。また、形成されたゲート電極２０２、配線２０３、配線２１２の端部がテーパー形状であると、後に積層する絶縁層や導電層の被覆性が向上するため好ましい。

なお、フォトリソグラフィ工程に用いるレジストマスクはインクジェット法で形成してもよい。インクジェット法では、フォトマスクを使用しないため、更に製造コストを低減することができる。また、レジストマスクはエッチング工程の後に剥離するものとし、各フォトリソグラフィ工程における説明は省くこととする。また、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。

次いで、ゲート電極２０２、配線２０３、配線２１２上にゲート絶縁層２０４を５０ｎｍ以上８００ｎｍ以下、好ましくは１００ｎｍ以上６００ｎｍ以下の厚さで形成する。ゲート絶縁層２０４には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、ゲート絶縁層２０４は単層に限らず異なる層の積層でも良い。例えば、ゲート絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮ_ｙ（ｙ＞０））を形成し、ゲート絶縁層Ａの上にゲート絶縁層Ｂとして酸化シリコン層（ＳｉＯ_ｘ（ｘ＞０））を積層して、ゲート絶縁層２０４としても良い。

ゲート絶縁層２０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。

本実施の形態では、ゲート絶縁層２０４として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、ゲート電極２０２上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１００ｎｍの厚さで形成する。

また、ゲート絶縁層２０４は保護層としても機能する。Ｃｕを含むゲート電極２０２を、窒化シリコンを含む絶縁層で覆う構成とすることで、ゲート電極２０２からのＣｕ拡散を防ぐことができる。

また、ゲート絶縁層２０４には、この後形成する半導体層に酸化物半導体を用いる場合には、酸化物半導体と同種の成分を含む絶縁材料を用いてもよい。ゲート絶縁層２０４を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これをゲート絶縁層２０４に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムなどがある。

また、ゲート絶縁層２０４を積層構造とする場合には、酸化物半導体と同種の成分を含む絶縁材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。

また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基板２００を予備加熱し、基板２００やゲート絶縁層２０４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、ゲート絶縁層２０４の成膜前に、ゲート電極２０２、配線２０３、及び配線２１２まで形成した基板２００にも同様に行ってもよい。

半導体層２０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

酸化物半導体層は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。酸化物半導体層を高純度化するため、この後行う脱水化または脱水素化は有効である。

ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。なお、Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

結晶性を有する酸化物半導体としては、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いてもよい。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。

図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。

図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。

図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。

図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。

図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。

例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。

図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ_３（ＺｎＯ）_ｎ（ｎは自然数。）とする組成式で表すことができる。

ｎ＝１（ＩｎＧａＺｎＯ_４）の場合は、例えば、図１８（Ａ）に示す結晶構造を取りうる。なお、図１８（Ａ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

また、ｎ＝２（ＩｎＧａＺｎ_２Ｏ_５）の場合は、例えば、図１８（Ｂ）に示す結晶構造を取りうる。なお、図１８（Ｂ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体層２０５を成膜する。

酸化物半導体層２０５は、好ましくはスパッタリング法により、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体層２０５の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板温度が高いほど、得られる酸化物半導体層２０５の不純物濃度は低くなる。また、酸化物半導体層２０５中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体層２０５は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。（図９（Ｂ）参照）。

酸化物半導体層２０５としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体層２０５を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。なお、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体は、ＩＧＺＯと呼ぶことができる。

また、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物半導体は、ＩＴＺＯと呼ぶことができる。また、酸化物半導体層２０５としてＩｎ−Ｓｎ−Ｚｎ系酸化物材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体層２０５を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。

本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる（図９（Ｂ）参照）。

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物ターゲットを用いてもよい。

また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。

酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ_２Ｏ量０．１ｐｐｂ以下、含有Ｈ_２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ_２Ｏ量１ｐｐｂ以下、含有Ｈ_２量１ｐｐｂ以下が好ましい。

酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。なお、第１のフォトリソグラフィ工程により形成された配線層にＡｌが用いられている場合は、基板温度を３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程により形成された配線層にＣｕが用いられている場合は、基板温度を４５０℃以下とする。

基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。

成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。

また、酸化物半導体層中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）などのアルカリ金属の濃度は、Ｎａは５×１０^１６ｃｍ^−３以下、好ましくは１×１０^１６ｃｍ^−３以下、さらに好ましくは１×１０^１５ｃｍ^−３以下、Ｌｉは５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、Ｋは５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下とすることが好ましい。

酸化物半導体は不純物に対して鈍感であり、酸化物半導体中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁層が酸化物である場合、当該絶縁層中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素の濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体中の水素の濃度が５×１０^１９ｃｍ^−３以下、特に５×１０^１８ｃｍ^−３以下である場合には、酸化物半導体中のアルカリ金属の濃度を上記の値にすることが強く求められる。

次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層中の不純物濃度を低減することができる。

第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。ただし、第１のフォトリソグラフィ工程により形成された配線層にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程により形成された配線層にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下で４５０℃、１時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。

例えば、第１の加熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。

加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。

このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、８５℃では、１００ｚＡ（１×１０^−１９Ａ）以下、望ましくは１０ｚＡ（１×１０^−２０Ａ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１１１を得ることができる。

また、高純度化された酸化物半導体を有するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。

このように、高純度化し、また、酸素欠損を低減することにより電気的にｉ型（真性）化した酸化物半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する酸化物半導体を用いた信頼性の高い液晶表示装置を提供することができる。

次いで、半導体層２０５上に、ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２１６となる導電層を形成する。ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２１６に用いる導電層は、ゲート電極２０２と同様の材料及び方法で形成することができる。また、ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２１６に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

本実施の形態では、導電層として半導体層２０５上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第２のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２１６を形成する（図９（Ｃ）参照）。

次いで、ソース電極２０６ａ、ドレイン電極２０６ｂ、及び配線２１６上に絶縁層２０７を形成する（図１０（Ａ）参照）。絶縁層２０７は、ゲート絶縁層２０４または下地層２０１と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法による形成が好適である。絶縁層２０７に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層が低抵抗化（ｎ型化）する恐れがある。従って、絶縁層２０７は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。

絶縁層２０７としては、代表的には酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウムなどの無機絶縁材料を用いることができる。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。なお、半導体層２０５に酸化物半導体を用いる場合、絶縁層２０７として、または、絶縁層２０７と積層して、酸化物半導体と同種の成分を含む金属酸化物層を形成してもよい。

本実施の形態では、絶縁層２０７として膜厚２００ｎｍの酸化シリコンを、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。

絶縁層２０７の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層２０７は、絶縁層２０７中に含まれる不純物の濃度を低減することができる。また、絶縁層２０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。

絶縁層２０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。ただし、第１のフォトリソグラフィ工程、または第２のフォトリソグラフィ工程により形成された配線層にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、上記配線層にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁層２０７と接した状態で昇温され、酸素を含む絶縁層２０７から酸素を半導体層２０５へ供給することができる。なお、上記雰囲気に水、水素などが含まれないことが好ましい。

次いで、第３のフォトリソグラフィ工程により、レジストマスクを形成し、ドレイン電極２０６ｂ上の絶縁層２０７の一部を選択的に除去し、コンタクトホール２０８を形成する。また、断面Ｋ１−Ｋ２断面における配線２１６上の絶縁層２０７の一部を選択的に除去し、コンタクトホール２２０を形成する。また、断面Ｊ１−Ｊ２断面における配線２１２上では、絶縁層２０７、半導体層２０５、及びゲート絶縁層２０４の一部を選択的に除去し、コンタクトホール２１９を形成する。（図１０（Ｂ）参照）。なお、図示していないが、本フォトリソグラフィ工程において、溝部２３０もコンタクトホール２１９と同様に形成する。このため、溝部２３０の側面は、絶縁層２０７、半導体層２０５、及びゲート絶縁層２０４が露出している。

絶縁層２０７、半導体層２０５、及びゲート絶縁層２０４のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）を用いることができる。

ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。また、下地層２０１は基板２００からの不純物元素の拡散を防止する機能を有するため、上記エッチングに際して、下地層２０１が極力エッチングされることのないように、エッチング条件を調整することが好ましい。

一般に、半導体層のエッチングとコンタクトホールの形成は、異なるフォトリソグラフィ工程及びエッチング工程により別々に実施されるが、本実施の形態に示す作製工程によれば、一回のフォトリソグラフィ工程とエッチング工程により、同時に実施することが可能となる。よって、フォトマスクの削減のみならず、フォトリソグラフィ工程そのものを削減することができ、その後のエッチング工程も削減することができる。すなわち、少ないフォトリソグラフィ工程により、低コストで、生産性よく液晶表示装置を作製することができる。

また、本実施の形態に示す作製工程によれば、酸化物半導体層にフォトレジストが直接形成されることがない。また、酸化物半導体層のチャネル形成領域が絶縁層２０７で保護されているため、その後のフォトレジストの剥離洗浄工程においても、酸化物半導体層のチャネル形成領域に水分が付着することがないため、トランジスタ１１１の特性バラツキが低減され、信頼性が向上する。

次いで、絶縁層２０７上に、スパッタリング法、真空蒸着法などを用いて、画素電極２１０、電極２２１、及び電極２２２となる透光性を有する導電層（透明導電層ともいう）を３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成する（図１０（Ｃ）参照）。

透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシートよりなる材料を用いてもよい。

また、本実施の形態では透過型の液晶表示装置の画素部の作製方法について例示したが、透過型に限らず、反射型や半透過型の液晶表示装置の画素部にも適用することができる。反射型の液晶表示装置の画素部を得る場合は、画素電極として光反射率の高い導電層（反射導電層ともいう）、例えば、アルミニウム、チタン、銀、ロジウム、ニッケルなどの可視光の反射率が高い金属、或いは、これら金属の少なくとも１つを含む合金、またはそれらの積層を用いればよい。半透過型の液晶表示装置の画素部を得る場合は、一つの画素電極を、透明導電層と反射導電層とで形成し、透過部分と反射部分とを設ける。

本実施の形態では、透光性を有する導電層として厚さ８０ｎｍのＩＴＯ層を形成し、第４のフォトリソグラフィ工程により、レジストマスクを形成し、透光性を有する導電層を選択的にエッチングして、画素電極２１０、電極２２１、及び電極２２２を形成する。

画素電極２１０は、コンタクトホール２０８を介してドレイン電極２０６ｂに電気的に接続される。また、電極２２１はコンタクトホール２１９を介して配線２１２に電気的に接続される。また、電極２２２はコンタクトホール２２０を介して配線２１６に電気的に接続される。

また、端子部１０３及び端子部１０４に形成されるコンタクトホール２１９及びコンタクトホール２２０において、配線２１２及び配線２１６を露出した状態のままとせず、ＩＴＯなどの酸化物導電性材料で覆うことは重要である。配線２１２及び配線２１６は金属層であるため、配線２１２及び配線２１６を露出した状態のままとすると、露出表面が酸化され、ＦＰＣ等との接触抵抗が増大する。接触抵抗の増大は、外部から入力される信号の遅延や波形のなまりを生じ、外部からの信号が正確に伝達されず、半導体装置の信頼性が低下してしまう。配線２１２及び配線２１６の露出表面を、ＩＴＯなどの酸化物導電性材料で覆うことにより、接触抵抗の増大を防ぎ、半導体装置の信頼性を向上させることができる。

本実施の形態によれば、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することが可能となる。よって、低コストで、生産性の良い液晶表示装置を作製することができる。

本実施の形態では、ボトムゲート構造のトランジスタを例として説明したが、トップゲート構造のトランジスタに適用することも可能である。

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１と一部異なる工程例を図１１を用いて説明する。なお、実施の形態１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。

まず、実施の形態１と同様に、絶縁表面を有する基板２００上に導電層を形成した後、第１のフォトリソグラフィ工程、及びエッチング工程によりゲート電極２０２を形成する。

基板２００とゲート電極２０２との間には、下地層となる絶縁層を設けてもよく、本実施の形態では下地層２０１を設ける。下地層２０１は、基板２００からの不純物元素（Ｎａなど）の拡散を防止する機能があり、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム、酸化ガリウムアルミニウムから選ばれた膜で形成することができる。また、該下地層は単層に限らず、上記の複数の膜の積層であっても良い。

本実施の形態では、後に成膜する半導体層の成膜温度が２００℃以上４５０℃以下、半導体層の成膜後の加熱処理の温度が２００℃以上４５０℃以下であるため、ゲート電極２０２の材料として、銅を下層とし、モリブデンを上層とする積層、または銅を下層とし、タングステンを上層とする積層を用いる。

次いで、実施の形態１と同様に、ゲート電極２０２上にゲート絶縁層２０４をＣＶＤ法やスパッタ法等を用いて形成する。ここまでの工程を経た断面図を図１１（Ａ）に示す。

次いで、ゲート絶縁層２０４上に、１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。

次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、２００℃以上４５０℃以下とする。また、第１の加熱処理の加熱時間は１時間以上２４時間以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１４８ａを形成する（図１１（Ｂ）参照）。

次いで、第１の結晶性酸化物半導体層１４８ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素のみ、アルゴンのみ、又はアルゴン及び酸素の混合ガスを用いて、雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。

次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、２００℃以上４５０℃以下とする。また、第２の加熱処理の加熱時間は１時間以上２４時間以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１４８ｂを形成する（図１１（Ｃ）参照）。

以降の工程は、実施の形態１に従って、ソース電極２０６ａや、ドレイン電極２０６ｂや、絶縁層２０７などを形成し、絶縁層２０７、第１の結晶性酸化物半導体層１４８ａ、及び第２の結晶性酸化物半導体層１４８ｂを同一のレジストマスクを用いてエッチングすることによって、フォトリソグラフィ工程を削減する。

こうして、実施の形態１に従ってトランジスタ１１１を得ることができる。ただし、本実施の形態を用いた場合、これらのトランジスタのチャネル形成領域を含む半導体層は、第１の結晶性酸化物半導体層１４８ａ、及び第２の結晶性酸化物半導体層１４８ｂの積層となる。第１の結晶性酸化物半導体層１４８ａ、及び第２の結晶性酸化物半導体層１４８ｂは、Ｃ軸配向を有している。第１の結晶性酸化物半導体層１４８ａ及び第２の結晶性酸化物半導体層１４８ｂは、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶性酸化物半導体（ＣＡＡＣ）である。なお、第１の結晶性酸化物半導体層１４８ａ及び第２の結晶性酸化物半導体層１４８ｂは、一部に結晶粒界を有している。

ＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃以上５００℃以下、好適には２００℃以上４００℃以下、さらに好適には２５０℃以上３００℃以下にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。

第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層を有するトランジスタは、トランジスタに光照射が行われ、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有する。

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

（実施の形態３）
実施の形態１及び実施の形態２で例示したトランジスタを用いた表示装置の一形態を図１２に示す。

図１２（Ａ）は、トランジスタ４０１０、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止したパネルの平面図であり、図１２（Ｂ）は、図１２（Ａ）のＭ−Ｎにおける断面図に相当する。また、第１の基板４００１上に、溝部４０４０が設けられている。

第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、画素部４００２上に第２の基板４００６が設けられている。よって画素部４００２は、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。

また、第１の基板４００１上のシール材４００５によって囲まれている領域より外側の領域に、入力端子４０２０を有し、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂが接続されている。ＦＰＣ４０１８ａは、別途異なる基板に作製された信号線駆動回路４００３と電気的に接続され、ＦＰＣ４０１８ｂは、別途異なる基板に作製された走査線駆動回路４００４と電気的に接続されている。画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８ａ及びＦＰＣ４０１８ｂを介して、信号線駆動回路４００３及び走査線駆動回路４００４から供給される。

なお、別途異なる基板に作製された駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。

また、図示していないが、信号線駆動回路４００３または走査線駆動回路４００４は、本明細書で開示するトランジスタを用いて、基板４００１上に形成してもよい。

表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）を用いることができる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。

図１２に示す表示装置は、電極４０１５及び配線４０１６を有しており、電極４０１５及び配線４０１６はＦＰＣ４０１８ａが有する端子と異方性導電層４０１９を介して、電気的に接続されている。

電極４０１５は、第１の電極４０３０と同じ導電層から形成され、配線４０１６は、トランジスタ４０１０のソース電極及びドレイン電極と同じ導電層で形成されている。

本実施の形態では、トランジスタ４０１０として、実施の形態１及び実施の形態２で示したトランジスタを適用することができる。画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことがでれば特に限定されず、様々な表示素子を用いることができる。

図１２は、表示素子として液晶素子を用いた表示装置の例を示している。図１２において、表示素子である液晶素子４０１３は、第１の電極４０３０、第２の電極４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。なお、配向膜として機能する絶縁層４０３２は、溝部４０４０上にも設けられている。第２の電極４０３１は第２の基板４００６側に設けられ、第１の電極４０３０と第２の電極４０３１とは液晶層４００８を介して積層する構成となっている。

また、スペーサー４０３５は、第２の基板４００６上に絶縁層で形成された柱状のスペーサーであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサーを用いても良い。

表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。

また、液晶材料の固有抵抗率は、１×１０^９Ω・ｃｍ以上であり、好ましくは１×１０^１１Ω・ｃｍ以上であり、さらに好ましくは１×１０^１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗率の値は、２０℃で測定した値とする。

液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。チャネル領域が形成される半導体層に、高純度化された酸化物半導体を用いたトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。

本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。また、高純度化された酸化物半導体層を用いたトランジスタは、保持容量を設けなくても、液晶素子に印加された電位の保持が可能となる。

また、本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することもできるため、液晶表示装置の部品点数を削減することができる。

液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。

また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ−Ｖｉｅｗ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。

また、液晶表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。

また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うことができる。

また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の液晶表示装置に限定されるものではなく、モノクロ表示の液晶表示装置に適用することもできる。

なお、図１２において、第１の基板４００１、第２の基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。

液晶表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁層、導電層などの薄膜はすべて可視光の波長領域の光に対して透光性とする。

表示素子に電圧を印加する第１の電極及び第２の電極（画素電極、共通電極、対向電極などともいう）においては、取り出す光の方向、電極が設けられる場所、及び電極のパターン構造によって透光性、反射性を選択すればよい。

第１の電極４０３０、第２の電極４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシートよりなる材料を用いてもよい。

また、第１の電極４０３０、第２の電極４０３１のいずれか一方はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる。

また、第１の電極４０３０、第２の電極４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体などがあげられる。

また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

以上のように実施の形態１及び実施の形態２で例示したトランジスタを適用することで、信頼性の高い液晶表示装置を提供することができる。なお、実施の形態１及び実施の形態２で例示したトランジスタは上述の表示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ等の半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置など様々な機能を有する半導体装置に適用することが可能である。

本実施の形態は、他の実施の形態と自由に組み合わせることができる。

（実施の形態４）
本実施の形態では、左目用の映像と右目用の映像を高速で切り換える表示装置を用いて、表示装置の映像と同期する専用の眼鏡を用いて動画または静止画である３Ｄ映像を視認する例を、図１３を用いて示す。

図１３（Ａ）は表示装置２７１１と、専用の眼鏡本体２７０１がケーブル２７０３で接続されている外観図を示す。表示装置２７１１には、本明細書で開示する液晶表示装置を用いることができる。専用の眼鏡本体２７０１は、左目用パネル２７０２ａと右目用パネル２７０２ｂに設けられているシャッターが交互に開閉することによって使用者が表示装置２７１１の画像を３Ｄとして認識することができる。

また、表示装置２７１１と専用の眼鏡本体２７０１の主要な構成についてのブロック図を図１３（Ｂ）に示す。

図１３（Ｂ）に示す表示装置２７１１は、表示制御回路２７１６、表示部２７１７、タイミング発生器２７１３、ソース線側駆動回路２７１８、外部操作手段２７２２及びゲート線側駆動回路２７１９を有する。なお、キーボード等の外部操作手段２７２２による操作に応じて、出力する信号を可変する。

タイミング発生器２７１３では、スタートパルス信号などを形成するとともに、左目用映像と左目用パネル２７０２ａのシャッターとを同期させるための信号、右目用映像と右目用パネル２７０２ｂのシャッターとを同期させるための信号などを形成する。

左目用映像の同期信号２７３１ａを表示制御回路２７１６に入力して表示部２７１７に表示すると同時に、左目用パネル２７０２ａのシャッターを開ける同期信号２７３０ａを左目用パネル２７０２ａに入力する。また、右目用映像の同期信号２７３１ｂを表示制御回路２７１６に入力して表示部２７１７に表示すると同時に、右目用パネル２７０２ｂのシャッターを開ける同期信号２７３０ｂを右目用パネル２７０２ｂに入力する。

また、左目用の映像と右目の映像を高速で切り換えるため、表示装置２７１１は、発光ダイオード（ＬＥＤ）を用いて、時分割によりカラー表示する継時加法混色法（フィールドシーケンシャル法）とすることが好ましい。

また、フィールドシーケンシャル法を用いるため、タイミング発生器２７１３は、発光ダイオードのバックライト部にも同期信号２７３０ａ、２７３０ｂと同期する信号を入力することが好ましい。なお、バックライト部はＲ、Ｇ、及びＢのＬＥＤを有するものとする。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。

図１４（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。

図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。

図１４（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０６および筐体２７０４の２つの筐体で構成されている。筐体２７０６および筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０６には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１４（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い電子書籍とすることができる。

また、図１４（Ｃ）では、筐体２７０６に操作部などを備えた例を示している。例えば、筐体２７０６において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

図１４（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。

また、表示パネル２８０２はタッチパネルを備えており、図１４（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。

表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。

外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。

また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い携帯電話とすることができる。

図１４（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。

図１４（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いテレビジョン装置とすることができる。

テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。

なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

上記実施の形態で開示した方法を用いて、４つのフォトリソグラフィ工程で液晶表示装置を作製した。本実施例では、４つのフォトリソグラフィ工程で作製した液晶表示装置の溝部の積層構成について、図１９を用いて説明する。図１９（Ａ）は、溝部の積層構成を説明するための断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像であり、図１におけるＨ１−Ｈ２の鎖線で示す部位の断面に相当する。また、図１９（Ｂ）は、図１９（Ａ）のＴＥＭ像をわかりやすくするための、図１９（Ａ）の模式図である。なお、図１９（Ａ）及び図１９（Ｂ）の図中左下に、１目盛りが０．３μｍに相当するスケールバーを付記している。

図１９に示す断面Ｈ１−Ｈ２において、ガラス基板９００上に、下地層９０１ａとして窒化シリコン層を形成し、下地層９０１ｂとして酸化窒化シリコン層を形成した。また、下地層９０１ｂ上に、ゲート絶縁層９０４として酸化窒化シリコン層を形成し、ゲート絶縁層９０４上に半導体層９０５としてＩｎ−Ｇａ−Ｚｎ系酸化物半導体を形成した。また、半導体層９０５上に、配線９１６として下層側からＷ層、Ｔｉ層、Ａｌ層、Ｔｉ層の四層を積層して形成した。また、半導体層９０５及び配線９１６上に、絶縁層９０７として酸化シリコン層を形成し、絶縁層９０７上に絶縁層９０８として酸化窒化シリコン層を形成した。

溝部９３０の形成は、フォトリソグラフィ工程によりレジストマスクを形成し、ＩＣＰエッチング法により絶縁層９０８、絶縁層９０７、半導体層９０５、ゲート絶縁層９０４、下地層９０１ｂ、及び下地層９０１ａを選択的に除去し、その後レジストマスクを除去する工程で行った。なお、本実施例では、溝部９３０形成時に、ガラス基板９００の一部も除去されている。

その後、図１９に示されていない画素電極を形成し、画素電極上に配向膜９１１を形成した。図１９から、溝部９３０中にも配向膜９１１が残存し、配向膜９１１が溝部９３０の側面を覆っていることがわかる。

なお、保護層９２１及び保護層９２２は、断面ＴＥＭ像を取得するための前処理として試料上に形成した層である。

このように、溝部９３０において半導体層９０５を除去することにより、寄生トランジスタの形成を防ぎ、また、少ないフォトリソグラフィ工程で液晶表示装置を作製することができた。

１００ 半導体装置
１０１ 基板
１０２ 画素領域
１０３ 端子部
１０４ 端子部
１０５ 端子
１０６ 端子
１０７ 端子
１１０ 画素
１１１ トランジスタ
１１２ 液晶素子
１１３ 容量素子
１１４ 電極
１２０ 画素
１３０ 画素
２００ 基板
２０１ 下地層
２０２ ゲート電極
２０３ 配線
２０４ ゲート絶縁層
２０５ 半導体層
２０７ 絶縁層
２０８ コンタクトホール
２１０ 画素電極
２１１ 画素電極
２１２ 配線
２１６ 配線
２１９ コンタクトホール
２２０ コンタクトホール
２２１ 電極
２２２ 電極
２３０ 溝部
２３１ 端部
２３２ 端部
２３３ 端部
２３４ 端部
２４０ 溝部
２５１ 溝部
２５２ 溝部
２５３ 溝部
２５４ 溝部
２５５ 溝部
２５６ 溝部
２５７ 溝部
２５８ 溝部
９００ ガラス基板
９０４ ゲート絶縁層
９０５ 半導体層
９０７ 絶縁層
９０８ 絶縁層
９１１ 配向膜
９１６ 配線
９２１ 保護層
９２２ 保護層
９３０ 溝部
２７０１ 眼鏡本体
２７０６ 筐体
２７０３ ケーブル
２７０４ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 表示装置
２７１２ 軸部
２７１３ タイミング発生器
２７１６ 表示制御回路
２７１７ 表示部
２７１８ ソース線側駆動回路
２７１９ ゲート線側駆動回路
２７２１ 電源端子
２７２２ 外部操作手段
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１３ 液晶素子
４０１５ 電極
４０１６ 配線
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 入力端子
４０３０ 電極
４０３１ 電極
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサー
４０４０ 溝部
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
１４８ａ 結晶性酸化物半導体層
１４８ｂ 結晶性酸化物半導体層
２０６ａ ソース電極
２０６ｂ ドレイン電極
９０１ａ 下地層
９０１ｂ 下地層
２７０２ａ 左目用パネル
２７０２ｂ 右目用パネル
２７３０ａ 同期信号
２７３０ｂ 同期信号
２７３１ａ 同期信号
２７３１ｂ 同期信号
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ

Claims (4)

1. ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、半導体層と、絶縁層と、を有するトランジスタと、
   前記ゲート電極と電気的に接続された第１の走査線と、
   前記ソース電極と電気的に接続された第１の信号線と、
   前記ドレイン電極と電気的に接続された画素電極と、
   容量配線と、
   前記第１の走査線と隣り合う第２の走査線と、
   前記第１の信号線と隣り合う第２の信号線と、を有し、
   前記ゲート絶縁層は、前記ゲート電極上、前記第１の走査線上、前記第２の走査線上、及び前記容量配線上に位置し、
   前記半導体層は、前記ゲート絶縁層上に位置し、
   前記ソース電極、前記ドレイン電極、前記第１の信号線、及び前記第２の信号線は、前記半導体層上に接して位置し、
   前記絶縁層は、前記ソース電極上、前記ドレイン電極上、前記第１の信号線上、及び前記第２の信号線上に位置し、
   前記画素電極は、前記絶縁層上に位置し、
   前記第１の走査線と、前記第２の走査線と、前記容量配線とは、第１の方向に延び、
   前記第１の信号線と、前記第２の信号線とは、第２の方向に延び、
   前記第１の方向と、前記第２の方向とは交差し、
   前記容量配線は、前記第１の走査線と前記第２の走査線との間に配置され、
   前記画素電極は、前記第２の走査線と、前記第１の信号線と、前記容量配線と、前記第２の信号線とで囲まれた領域と重なる領域を有し、
   前記トランジスタは、前記第１の走査線と、前記第１の信号線と、前記容量配線と、前記第２の信号線とで囲まれた領域に配置され、
   前記半導体層は、前記第１の走査線と重畳する第１の領域と、前記第１の信号線と重畳する第２の領域と、前記画素電極と重畳する第３の領域と、前記容量配線と重畳する第４の領域と、前記第２の信号線と重畳する第５の領域と、を有し、
   前記ゲート絶縁層と、前記半導体層と、前記絶縁層との積層は、前記第１の信号線と前記第２の信号線との間において、前記第２の方向に延びる複数の溝部を有し、
   前記溝部は、前記画素電極とは重ならず、
   前記溝部は、前記第１の走査線と交差する第６の領域と、前記容量配線と交差する第７の領域と、前記画素電極と前記第２の信号線との間において、前記画素電極の前記第２の方向における辺に沿って延在する第８の領域と、を有し、
   前記第１の走査線と前記容量配線との間において、部分的に前記溝部がない領域を有することを特徴とする半導体装置。
2. 請求項１において、
   前記溝部の側面において、前記半導体層が露出していることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記溝部は、配向膜と重畳することを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記半導体層は、酸化物半導体を含むことを特徴とする半導体装置。