CN103107174A - 液晶显示装置、el显示装置以及其制造方法 - Google Patents

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Abstract

本发明涉及液晶显示装置、EL显示装置以及其制造方法。本发明的课题是不增加在具有晶体管的显示装置的制造工序中使用的光掩模个数而提高晶体管的可靠性。在该晶体管中，省略用来形成岛状半导体层的光刻工序及蚀刻工序，不增加光掩模个数而制造岛状半导体层。具体地说，通过形成栅电极的工序、形成用来减少蚀刻工序等所造成的损伤的保护层的工序、形成源电极及漏电极的工序、形成接触孔的工序、形成像素电极的工序的五个光刻工序制造液晶显示装置。并且本发明的一个方式的液晶显示装置具有在形成接触孔的工序同时形成且用来断开半导体层的沟槽部分。

Description

液晶显示装置、EL显示装置以及其制造方法
技术领域
本发明涉及半导体装置、液晶显示装置、EL显示装置以及其制造方法。
注意，在本说明书中，半导体装置指的是能够通过利用半导体特性工作的所有装置，因此，晶体管、半导体电路、存储装置、摄像装置、显示装置、电光装置及电子设备等都是半导体装置。
背景技术
使用晶体管的主动矩阵型液晶显示装置及EL（Electroluminescence：电致发光）显示装置等的显示装置被实用化。晶体管不局限于显示装置，而广泛地应用于IC（Integrated Circuit：集成电路）等电子器件。
近年来，对显示装置的屏幕尺寸的大面积化、高精细化及高开口率化的要求提高。此外，对显示装置的高可靠性及生产成本的降低被要求。
在液晶显示装置及EL显示装置中，将晶体管用于开关元件或驱动晶体管等。因此，为了显示装置确保高可靠性，提高晶体管的可靠性是重要的。此外，为了以降低生产成本为目的使显示装置的制造工序简化，使晶体管的制造工序简化是有效的。
作为提高晶体管的可靠性的方法，降低半导体层的劣化的技术是有效的。由于光刻工序中的蚀刻工序所造成的损伤及从其他层到半导体层的杂质扩散导致半导体层的劣化。因此，为了降低半导体层的劣化，设置用来减少光刻工序等的制造工序所造成的损伤的层或设置用来防止从其他层杂质扩散到半导体层的阻挡膜的技术是有效的。
此外，对晶体管的制造工序的简化，缩减或简化光刻工序是有效的。例如，若是增加一个光刻工序，则需要如下工序：抗蚀剂涂敷、预烘干、曝光、显影、后烘干等的工序以及在其前后的工序中的膜的形成、蚀刻工序、抗蚀剂的剥离、清洗及干燥工序等。因此，若是在制造工序中增加一个光刻工序，则大幅度地增加工序数。
作为一个例子，一般来说，在用于大型液晶显示装置的开关元件的底栅型晶体管的制造工序中，通过至少使用五个光掩模的光刻工序制造该晶体管。具体而言，至于液晶显示装置的像素的晶体管，需要如下五个光刻工序：形成栅电极（包括在同一层中形成的布线）的工序；形成岛状半导体层的工序；形成源电极及漏电极（包括在同一层中形成的布线）的工序；形成开口部（接触孔）（去除包括开口部以外的绝缘层等）的工序；以及形成像素电极（包括在同一层中形成的布线等）的工序。因此在晶体管的制造工序中，由于缩减一个光掩模或使光刻工序简化缩短工序的效果很大。
作为另一个例子，一般来说，在用于大型EL显示装置的开关元件的底栅型晶体管的制造工序中，通过至少使用六个光掩模的光刻工序制造该晶体管。具体而言，至于EL显示装置的像素的晶体管，需要如下六个光刻工序：形成栅电极（包括在同一层中形成的布线）的工序；形成岛状半导体层的工序；形成源电极及漏电极（包括在同一层中形成的布线）的工序；形成开口部（接触孔）（去除包括开口部以外的绝缘层等）的工序；形成EL元件的一方电极（包括在同一层中形成的布线等）的工序；以及形成用来按每颜色分别涂布EL层的隔壁层的工序。因此在晶体管的制造工序中，由于缩减一个光掩模或使光刻工序简化缩短工序的效果很大。
由此，为了缩减或简化晶体管的制造工序中的光刻工序，展开了大量的技术开发。作为用来使光刻工序简化的技术，有背面曝光、抗蚀剂回流（resist reflow）或剥离法（lift_off method）等技术。此外，作为晶体管的制造工序中的用来简化光刻工序的典型技术，使用多级灰度掩模（被称为半色调掩模或灰色调掩模的掩模）的技术被广泛地周知。作为使用多级灰度掩模减少制造步骤的技术，例如可以举出专利文献1。
[专利文献1]日本专利申请公开2003-179069号公报
但是，当缩减或简化光刻工序以实现生产成本的降低时，当半导体层的蚀刻工序时或源电极（也称为第一电极）及漏电极（也称为第二电极）的蚀刻工序时，半导体层的一部分被暴露于蚀刻气体或蚀刻液中，而产生半导体层的劣化的问题。
此外，为了降低半导体层的劣化，可以考虑到设置用来减少蚀刻工序等所造成的损伤的保护层。但是为了设置半导体层上的保护层和保护层中的用来连接第一电极及第二电极与半导体层的开口部，需要一个掩模。由于该光掩模个数的增加，当考虑作为液晶显示装置的像素的晶体管的底栅型晶体管时，至少需要六个光掩模。此外，由于该光掩模个数的增加，当考虑作为EL显示装置的像素的晶体管的底栅型晶体管时，光掩模个数至少增加到七个。因此，当为了降低半导体层的劣化只采用设置用来减少蚀刻工序等所造成的损伤的保护层的结构时，产生光刻工序及蚀刻工序增加的问题。
发明内容
因此，本发明的一个方式的课题之一是不增加晶体管的制造工序中的光刻工序而降低半导体层的劣化。
此外，本发明的一个方式的课题之一是不增加在具有晶体管的显示装置的制造工序中使用的光掩模个数而提高晶体管的可靠性。
本发明的一个方式是一种半导体装置，该半导体装置可以通过省略用来形成岛状半导体层的光刻工序及蚀刻工序，不增加光掩模个数而制造。具体地说，通过形成栅电极（包括在同一层中形成的布线）的工序、形成用来减少蚀刻工序等所造成的损伤的保护层的工序、形成第一电极及第二电极（包括在同一层中形成的布线）的工序、形成开口部（去除包括开口部以外的绝缘层等）的工序、形成像素电极（包括在同一层中形成的布线等）的工序的五个光刻工序，形成用于液晶显示装置的半导体装置。并且，本发明的一个方式的半导体装置具有在形成开口部的工序同时形成的用来断开半导体层的沟槽部分。此外，在本发明的一个方式的半导体装置中，在半导体层上的保护层中设置开口部，因此通过该开口部第一电极及第二电极与半导体层连接，而降低重叠于该开口部以外的保护层的半导体层的劣化。
本发明的一个方式是一种液晶显示装置，包括：包括栅电极、半导体层、保护层、第一电极以及第二电极的晶体管；与栅电极电连接的第一布线；与第一电极电连接的第二布线；与第二电极电连接的像素电极；电容布线；以及沟槽部分，其中在半导体层上连接地设置有保护层，以与第一布线、第二布线、像素电极、电容布线重叠的方式设置有半导体层及保护层，第一电极及第二电极通过形成于保护层中的开口部电连接到半导体层，沟槽部分在第一布线上在第一布线的线宽度方向横穿过而形成，此外沟槽部分在与第二布线延伸的方向平行的方向超越像素电极的端部而形成。
本发明的一个方式优选为液晶显示装置，其中在沟槽部分的底面没有半导体层。
本发明的一个方式优选为液晶显示装置，其中在沟槽部分的侧面具有半导体层。
本发明的一个方式优选为液晶显示装置，其中沟槽部分与取向膜重叠。
本发明的一个方式优选为液晶显示装置，其中沟槽部分的至少一部分与像素电极重叠。
本发明的一个方式优选为液晶显示装置，其中半导体层为氧化物半导体。
本发明的一个方式优选为液晶显示装置，其中保护层为具有绝缘性的氧化物。
本发明的一个方式优选为液晶显示装置，其中具有绝缘性的氧化物是在包含铟、镓及锌的氧化物中，将镓的一部分置换为选自钛、锆、铪和锗中的至少一种元素的材料。
本发明的一个方式是一种液晶显示装置的制造方法，包括如下步骤：通过第一光刻工序在衬底上形成栅电极；在栅电极层上形成栅极绝缘层；在栅极绝缘层上形成半导体层；通过第二光刻工序在半导体层上形成具有开口部的保护层；通过第三光刻工序在保护层上形成通过开口部接触于半导体层的第一电极及第二电极；在第一电极及第二电极上形成绝缘层；通过第四光刻工序选择性地去除与第二电极重叠的绝缘层的一部分来形成开口部，并且去除绝缘层的一部分、半导体层的一部分、栅极绝缘层的一部分来形成沟槽部分；以及通过第五光刻工序在绝缘层上形成像素电极。
本发明的一个方式优选为液晶显示装置的制造方法，其中在衬底和栅电极之间形成基底层。
本发明的一个方式优选为液晶显示装置的制造方法，其中半导体层包含氧化物半导体。
本发明的一个方式优选为液晶显示装置的制造方法，包括在形成开口部之后，清洗在保护层的开口部中露出的半导体层的表面的工序。
此外，本发明的一个方式是一种半导体装置，该半导体装置可以通过省略用来形成岛状半导体层的光刻工序及蚀刻工序，不增加光掩模个数而制造。具体地说，通过形成栅电极（包括在同一层中形成的布线）的工序、形成用来减少蚀刻工序等所造成的损伤的保护层的工序、形成源电极及漏电极（包括在同一层中形成的布线）的工序、形成开口部（去除包括开口部以外的绝缘层等）的工序、形成EL元件的一方电极（包括在同一层中形成的布线等）的工序、形成用来按每颜色分别涂布EL层的隔壁层的工序的六个光刻工序，形成用于EL显示装置的半导体装置。并且，本发明的一个方式的半导体装置具有在形成开口部的工序同时形成的用来断开半导体层的沟槽部分。此外，在本发明的一个方式的半导体装置中，在半导体层上的保护层中设置开口部，因此通过该开口部中源电极及漏电极与半导体层连接，而降低重叠于该开口部以外的保护层的半导体层的劣化。
本发明的一个方式是一种EL显示装置，包括：第一晶体管；第二晶体管；与第一晶体管的栅电极电连接的第一布线；与用作第一晶体管的源极或漏极的电极的一方电连接的第二布线；与用作第二晶体管的源极或漏极的电极的一方电连接的第三布线；使用作第一晶体管的源极或漏极的电极的另一方与第二晶体管的栅电极电连接的第四布线；与用作第二晶体管的源极或漏极的电极的另一方电连接的EL元件；形成在用作第一晶体管的源极或漏极的电极的另一方与第三布线重叠的区域的电容元件；以及沟槽部，其中在第一晶体管及第二晶体管的半导体层上连接地设置有保护层，以与第一布线、第二布线、第三布线、第四布线、EL元件重叠的方式设置有半导体层及保护层，用作第一晶体管及第二晶体管的源极或漏极的电极通过形成于保护层的开口部电连接到半导体层，沟槽部分在第一布线上在第一布线的线宽度方向横穿过而形成，并在与第二布线及第三布线延伸的方向平行的方向于第二晶体管的栅电极的线宽度方向横穿过而形成。
本发明的一个方式优选为EL显示装置，其中在沟槽部分的底面没有半导体层。
本发明的一个方式优选为EL显示装置，其中在沟槽部分的侧面具有半导体层。
本发明的一个方式优选为EL显示装置，其中沟槽部分与隔壁层重叠。
本发明的一个方式优选为EL显示装置，其中EL元件的一方电极和第四布线形成在同一的层中。
本发明的一个方式优选为EL显示装置，其中半导体层为氧化物半导体。
本发明的一个方式优选为EL显示装置，其中保护层为具有绝缘性的氧化物。
本发明的一个方式优选为EL显示装置，其中具有绝缘性的氧化物是在包含铟、镓及锌的氧化物中，将镓的一部分置换为选自钛、锆、铪和锗中的至少一种元素的材料。
此外，本发明的一个方式是一种EL显示装置的制造方法，包括如下步骤：通过第一光刻工序在衬底上形成栅电极；在栅电极层上形成栅极绝缘层；在栅极绝缘层上形成半导体层；通过第二光刻工序在半导体层上形成具有开口部的保护层；通过第三光刻工序在保护层上形成通过保护层的开口部接触于半导体层的源电极及漏电极；在源电极及漏电极上形成绝缘层；通过第四光刻工序选择性地去除绝缘层的一部分来形成开口部，并且去除绝缘层的一部分、半导体层的一部分、栅极绝缘层的一部分来形成沟槽部分；通过第五光刻工序在绝缘层的开口部及绝缘层上形成EL元件的一方电极；以及通过第六光刻工序在EL元件的一方电极的一部分及绝缘层上形成用来按每颜色分别涂布EL元件的EL层的隔壁层。
本发明的一个方式优选为EL显示装置的制造方法，其中在衬底和栅电极之间形成基底层。
本发明的一个方式优选为EL显示装置的制造方法，其中半导体层包含氧化物半导体。
本发明的一个方式优选为EL显示装置的制造方法，包括在形成开口部之后，清洗在保护层的开口部中露出的半导体层的表面的工序。
根据本发明的一个方式，可以不增加晶体管的制造工序中的光刻工序而降低半导体层的劣化。
此外，根据本发明的一个方式，可以不增加在具有晶体管的显示装置的制造工序中使用的光掩模个数而提高晶体管的可靠性。
附图说明
图1是说明本发明的一个方式的俯视图；
图2A至图2D是说明本发明的一个方式的截面图；
图3是说明本发明的一个方式的俯视图；
图4A至图4C是说明本发明的一个方式的截面图；
图5A和图5B是说明本发明的一个方式的俯视图及截面图；
图6A和图6B是说明本发明的一个方式的电路图；
图7(A1)至图7(B2)是说明本发明的一个方式的俯视图及截面图；
图8A和图8B是说明本发明的一个方式的俯视图及截面图；
图9A至图9C是说明本发明的一个方式的截面图；
图10A至图10C是说明本发明的一个方式的截面图；
图11A和图11B是说明本发明的一个方式的俯视图及截面图；
图12A至图12F是说明电子设备的例子的图；
图13是说明本发明的一个方式的俯视图；
图14A至图14D是说明本发明的一个方式的截面图；
图15是说明本发明的一个方式的俯视图；
图16A至图16C是说明本发明的一个方式的截面图；
图17是说明本发明的一个的俯视图；
图18A和图18B是说明本发明的一个方式的电路图；
图19(A1)至图19(B2)是说明本发明的一个方式的俯视图及截面图；
图20A和图20B是说明本发明的一个方式的俯视图及截面图；
图21A至图21C是说明本发明的一个方式的截面图；
图22A至图22C是说明本发明的一个方式的截面图；
图23A和图23B是说明本发明的一个方式的俯视图及截面图；
本发明的选择图为图11A和图11B。
具体实施方式
参照附图对实施方式进行详细的说明。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容可以不脱离本发明的宗旨及其范围地变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下实施方式所记载的内容中。注意，在以下说明的发明的结构中，在不同的附图之间共同使用同一的附图标记来表示同一部分或具有同一功能的部分，而省略其重复说明。
另外，本说明书等中的“第一”、“第二”、“第三”等的序数词是为了避免构成要素的混淆而附记的，而不是用于在数目方面上进行限制。
另外，为了便于理解，有时附图等中示出的各构成的位置、大小及范围等不表示其实际的位置、大小及范围等。为此，所公开的发明并不局限于在附图等中公开的位置、大小及范围等。
另外，晶体管的“源极”和“漏极”的功能在使用极性不同的晶体管的情况或电路工作的电流方向变化的情况等下，有时互相调换。因此，在本说明书中，“源极”及“漏极”可以被互相调换。
另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
实施方式1
在本实施方式中，参照图1至图10C说明缩减光掩模数及光刻工序数的液晶显示装置的像素结构及制造方法的一个例子。
图6A说明用于液晶显示装置的半导体装置100的结构的一个例子。半导体装置100在衬底101上包括像素区域102、具有m个（m是1以上的整数）端子105及端子107的端子部103、以及具有n个（n是1以上的整数）端子106的端子部104。此外，半导体装置100包括连接到端子部103的m个布线212、连接到端子部104的n个布线216以及布线203。另外，像素区域102包括配置为纵m个（行）×横n个（列）的矩阵状的多个像素110。i行j列的像素110（i，j）（i是1以上且m以下的整数，j是1以上且n以下的整数）连接到布线212_i、布线216_j。另外，各像素与用作电容电极或电容布线的布线203连接，且布线203与端子107连接。此外，布线212_i与端子105_i连接，布线216_j与端子106_j连接。
端子部103及端子部104是外部输入端子，其使用FPC（FlexiblePrinted Circuit：柔性印刷电路）等与设置在外部的控制电路连接。从设置在外部的控制电路供应的信号通过端子部103及端子部104输入到半导体装置100中。图6A示出在像素区域102的左右的外侧形成端子部103且从两个部分输入信号的结构。图6A还示出在像素区域102的上下的外侧形成端子部104且从两个部分输入信号的结构。因为通过从两个部分输入信号，供应信号的能力提高，所以半导体装置100容易进行高速工作。另外，可以减少因半导体装置100的大型化及高精细化所导致的布线电阻的增大而信号延迟的影响。此外，因为可以使半导体装置100具有冗余性，所以可以提高半导体装置100的可靠性。注意，虽然图6A示出将端子部103和端子部104分别设置在两个部分上，但是也可以设置在一个部分上。
图6B示出像素110的电路结构。像素110包括晶体管111、液晶元件112及电容元件113。晶体管111的栅电极连接到布线212_i，并且晶体管111的源极和漏极中的一方电极（以下，称为第一电极）连接到布线216_j。此外，晶体管111的源极和漏极中的另一方电极（以下，称为第二电极）连接到液晶元件112的一方电极及电容元件113的一方电极。液晶元件112的另一方电极连接到电极114。只要将电极114的电位设定为0V、GND或共同电位等的固定电位，即可。电容元件113的另一方电极连接到布线203。
晶体管111具有选择是否对液晶元件112输入从布线216_j供应的图像信号的功能。当对布线212_i供应使晶体管111处于导通状态的信号时，对液晶元件112通过晶体管111供应布线216_j的图像信号。根据被供应的图像信号（电位），液晶元件112的光透过率被控制。电容元件113用作用来保持供应到液晶元件112的电位的保持电容（也称为Cs电容）。电容元件113是不必需要设置的，但是通过设置电容元件113，可以抑制起因于在晶体管111处于截止状态时流在第一电极和第二电极之间的电流（截止电流）的施加到液晶元件112的电位的变动。
作为形成晶体管111的沟道的半导体层，可以使用单晶半导体、多晶半导体、微晶半导体或非晶半导体等。作为半导体材料，例如可以举出硅、锗、硅锗、碳化硅或砷化镓等。另外，因为本实施方式所说明的显示装置具有半导体层残留在像素区域中的结构，所以在将使用上述半导体的显示装置用作透过型显示装置的情况下，优选通过使半导体层尽量减薄等，提高可见光的透过率。
此外，优选将氧化物半导体用于形成有晶体管111的沟道的半导体层。氧化物半导体具有很大的能隙，即3.0eV以上，且其对可见光的透过率也很大。此外，在以适当的条件对氧化物半导体进行加工而得到的晶体管中，在使用时的温度条件下（例如，25℃），可以将截止电流设定为100zA（1×10-19A）以下、10zA（1×10-20A）以下或1zA（1×10-21A）以下。为此，即使不设置电容元件113，也可以保持施加到液晶元件112的电位。此外，可以实现耗电量低的液晶显示装置。
接着，参照图1以及图2A至图2D说明图6A和图6B所示的像素110的结构例子。图1是示出像素110的平面结构的俯视图。图2A至图2D是示出像素110的叠层结构的截面图。另外，图1中的点划线A1-A2、B1-B2、C1-C2、D1-D2相当于图2A至图2D中的截面A1-A2、截面B1-B2、截面C1-C2、截面D1-D2。
在本实施方式所示的晶体管111中，以相同间隔第一电极206A和第二电极206B互相面对。此外，可以将第一电极206A和第二电极206B形成为其他形状，作为一个例子，可以形成为由U字形（C字形、日本片假名“コ”字形或者马蹄形）的第一电极206A围绕第二电极206B的形状。
布线203用作电容电极或电容布线。在本实施方式中，使布线203和第二电极206B重叠来形成电容元件113。
此外，由于为了简化工序，对本实施方式所说明的半导体装置不进行用来形成岛状半导体层的光刻工序及蚀刻工序，因此半导体层205残留在像素区域102的整个部分中。其结果是，生成第一寄生晶体管，其中布线212_i用作栅电极，布线216_j用作源极和漏极中的一方电极，并且布线216_j+1用作源极和漏极中的另一方电极。
另外，还生成第二寄生晶体管，其中布线203用作栅电极，布线216_j用作源极和漏极中的一方电极，并且布线216_j+1用作源极和漏极中的另一方电极。
此外，还生成第三寄生晶体管，其中像素电极210用作栅电极，绝缘层207用作栅极绝缘层，布线216_j用作源极和漏极中的一方电极，并且布线216_j+1用作源极和漏极中的另一方电极。
此外，寄生晶体管是在被形成晶体管的区域以外的残留有半导体层的部分中形成沟道而生成的晶体管。
在本实施方式的结构中，通过省略用来形成岛状半导体层的光刻工序及蚀刻工序，可以减少对半导体层的损伤而降低该半导体层的劣化。
当对布线212_i供应使晶体管111处于导通状态的电位时，第一寄生晶体管也处于导通状态，且布线216_j和布线216_j+1电连接。当因第一寄生晶体管而布线216_j和布线216_j+1电连接时，双方的图像信号产生干扰，因此对液晶元件112供应正确的图像信号变困难。
此外，在第二寄生晶体管用作n沟道型晶体管的情况下，当供应到布线216_j或布线216_j+1的电位低于供应到布线203的电位，且其电位差的绝对值大于第二寄生晶体管的阈值电压时，在位于像素电极210之下的半导体层205中形成沟道，因此第二寄生晶体管成为导通状态。
当第二寄生晶体管成为导通状态时，布线216_j和布线216_j+1电连接。当因第二寄生晶体管而布线216_j和布线216_j+1电连接时，双方的图像信号产生干扰，因此对液晶元件112供应正确的图像信号变困难。
此外，在第三寄生晶体管用作n沟道型晶体管的情况下，当布线216_j或布线216_j+1的电位低于供应到像素电极210的电位或保持在像素电极210的电位，且其电位差的绝对值大于第三寄生晶体管的阈值电压时，在位于像素电极210之下的半导体层205中形成沟道，因此第三寄生晶体管成为导通状态。
当第三寄生晶体管成为导通状态时，布线216_j和布线216_j+1电连接。当因第三寄生晶体管而布线216_j和布线216_j+1电连接时，双方的图像信号产生干扰，因此对液晶元件112供应正确的图像信号变困难。此外，当为提高像素的开口率等而使像素电极210靠近于布线216_j及布线216_j+1时，第三寄生晶体管的影响变更大。
于是，在本实施方式中，在像素110中设置去除半导体层205的沟槽部分230，来防止生成上述寄生晶体管。通过以超过布线212_i的线宽度方向上的双端部而横穿过的方式设置沟槽部分230，可以防止生成第一寄生晶体管。此外，以超过布线203的线宽度方向的双端部而横穿过的方式设置沟槽部分230，可以防止生成第二寄生晶体管。另外，也可以在布线212_i上或布线203上分别设置多个沟槽部分230。
此外，在布线216_j和像素电极210之间和在布线216_j+1和像素电极210之间中的至少一方，以沿着与布线216_j或布线216_j+1延伸的方向平行的方向，超过像素电极210的端部231及端部232的方式形成沟槽部分230。由此，可以防止生成第三寄生晶体管。另外，不需要与布线216_j或布线216_j+1平行地设置沟槽部分230，也可以具有折弯部或弯曲部。
另外，虽然在图1中，沟槽部分230在布线212_i和布线203之间的区域中断开，但是也可以以超过布线212_i的线宽度方向上的端部的方式设置的沟槽部分230延伸，并使其与以超过布线203的宽度方向上的端部的方式设置的沟槽部分230连接。
此外，通过在布线203上不设置沟槽部分230，并使布线203的电位低于供应到布线216_j或布线216_j+1的电位，来也可以防止生成第二寄生晶体管。但是，在此情况下，需要另行设置用来将上述电位供应到布线203的电源。
此外，对去除半导体层205的沟槽部分230的大小没有特别的限制，而为了确实地防止生成寄生晶体管，优选将与布线216_j或布线216_j+1延伸的方向正交的方向上的沟槽部分230中的去除半导体层的部分的宽度设定为1μm以上，更优选设定为2μm以上。
此外，在本实施方式的晶体管111中，在半导体层205上设置保护层351而降低该半导体层205的劣化。尤其是在本实施方式中，在半导体层205上的保护层351的一部分中设置开口部301及开口部302，而使半导体层205与第一电极206A及第二电极206B连接。因此，可以降低半导体层205的劣化，该劣化是由于在半导体层205的蚀刻工序时或第一电极206A及第二电极206B的蚀刻工序时半导体层205的一部分被暴露于蚀刻气体或蚀刻液导致的。
此外，图1所示的像素110的布局中，优选通过使用OPC（OpticalProximity Correction：光学邻近效应修正）的光掩模对开口部301及开口部302进行加工。由使用OPC的光掩模形成用来使晶体管111的第一电极206A及第二电极206B与半导体层205连接的开口部301及开口部302，因此可以抑制光的衍射所导致的开口部的形状的变形，而可以降低晶体管的沟道宽度及沟道长度的不均匀。
截面A1-A2示出晶体管111及电容元件113的叠层结构。晶体管111是底栅结构的晶体管。截面B1-B2示出包括像素电极210及沟槽部分230的从布线216_j到布线216_j+1的叠层结构。截面C1-C2示出布线216_j与布线212_i的交叉部的叠层结构。截面D1-D2示出沟槽部分230、布线216_j+1与布线212_i的交叉部中的叠层结构的叠层结构。
在图2A所示的截面A1-A2中，在衬底200上形成有基底层201。在基底层201上形成有栅电极202及布线203。在栅电极202及布线203上形成有栅极绝缘层204和半导体层205。此外，在半导体层205上形成有保护层351。在保护层351上形成有第一电极206A及第二电极206B。半导体层205通过形成于保护层351中的开口部301及开口部302连接到第一电极206A及第二电极206B。另外，在第一电极206A及第二电极206B上形成有与保护层351的一部分接触的绝缘层207。此外，在绝缘层207上形成有像素电极210。像素电极210通过形成于绝缘层207中的开口部208连接到第二电极206B。
布线203和第二电极206B在两者之间夹着栅极绝缘层204及半导体层205地重叠的部分用作电容元件113。栅极绝缘层204及半导体层205用作介质层。通过在布线203和像素电极210之间形成多层结构的介质层，即使在一个介质层中产生针孔，也针孔被其他介质层覆盖，所以可以使电容元件113进行正常工作。此外，由于氧化物半导体的介电常数大，即14至16，因此通过将氧化物半导体用于半导体层205，可以提高电容元件113的静电电容值。
在图2B所示的截面B1-B2中，在衬底200上形成有基底层201，在基底层201上形成有栅极绝缘层204。在栅极绝缘层204上形成有半导体层205。在半导体层205上形成有保护层351。在保护层351上形成有布线216_j及布线216_j+1。在保护层351与布线216_j及布线216_j+1上形成有绝缘层207。在绝缘层207上形成有像素电极210。
在布线216_j+1和像素电极210之间形成有去除栅极绝缘层204的一部分、半导体层205的一部分、保护层351的一部分及绝缘层207的一部分的沟槽部分230。沟槽部分230至少在其底面没有半导体层。
在图2C所示的截面C1-C2中，在衬底200上形成有基底层201。在基底层201上形成有布线212_i。在布线212_i上形成有栅极绝缘层204及半导体层205。此外，在半导体层205上形成有保护层351。在保护层351上形成有布线216_j。在布线216_j上形成有绝缘层207。
在图2D所示的截面D1-D2中，在衬底200上形成有基底层201。在基底层201上形成有布线212_i。在布线212_i上形成有栅极绝缘层204及半导体层205。此外，在半导体层205上形成有保护层351。在保护层351上形成有布线216_j+1。在布线216_j+1上形成有绝缘层207。此外，还形成有去除栅极绝缘层204的一部分、半导体层205的一部分、保护层351的一部分及绝缘层207的一部分的沟槽部分230。
接着，参照图3至图4C说明与图1所示的结构不同的像素结构例子。图3是示出像素120的平面结构的俯视图。图4A至图4C所示的截面A1-A2、截面E1-E2、截面F1-F2相当于图3中的点划线A1-A2、E1-E2、F1-F2所示的部分的截面。图3所示的像素120中的沟槽部分230的结构与图1所示的像素110中的沟槽部分230的结构不同。另外，图3中的点划线A1-A2所示的部分的结构与图1及图2A所说明的结构相同。
在像素120中，在布线216_j和像素电极210之间以及在布线216_j+1和像素电极210之间设置沟槽部分230。此外，不仅以超过布线212_i及布线203的宽度方向上的端部而横穿过的方式设置沟槽部分230，而且在布线212_i和布线203之间设置沟槽部分230。像这样，通过配置多个沟槽部分230，可以更确实地防止生成寄生晶体管。
接着，参照图5A和图5B说明与图1至图4C所示的结构不同的像素结构例子。图5A是示出像素130的平面结构的俯视图。图5B所示的截面G1-G2相当于图5A中的点划线G1-G2所示的部分的截面。图5A和图5B示出像素结构的一个例子，其中像素130通过将具有高光反射率的导电层用于像素电极210，可以应用于反射型液晶显示装置。
在像素130中，以超过布线212_i的线宽度方向的双端部而横穿过的方式设置有去除半导体层205的沟槽部分251及沟槽部分252。通过以超过布线212_i的线宽度方向的双端部而横穿过的方式设置多个沟槽部分，可以更确实地抑制与布线212_i重叠地形成的寄生沟道的影响。
此外，因为不进行用来形成岛状半导体层的光刻工序及蚀刻工序，所以将在残留于被形成晶体管的区域以外的半导体层中由供应到重叠于该半导体层的像素电极等的电位形成的沟道称为寄生沟道。
此外，在像素130中，以超过布线203的线宽度方向的双端部而横穿过的方式设置有去除半导体层205的沟槽部分253及沟槽部分254。通过设置超过布线203的线宽度方向的双端部而横穿过的多个沟槽部分，可以更确实地抑制与布线203重叠地形成的寄生沟道的影响。
另外，在像素130中，以沿着与布线216_j或布线216_j+1延伸的方向平行的方向，超过像素电极210的端部231及端部232的方式设置有去除半导体层205的沟槽部分255及沟槽部分256。通过以沿着与布线216_j或布线216_j+1延伸的方向平行的方向，超过像素电极210的端部231及端部232的方式设置多个沟槽部分，可以更确实地抑制与像素电极210重叠地形成的寄生沟道的影响。不需要与布线216_j或布线216_j+1平行地设置沟槽部分255及沟槽部分256，而也可以具有折弯部或弯曲部。
像素130所具有的沟槽部分255及沟槽部分256具有弯曲部，并且其一部分与像素电极210重叠地形成。此外，像素130具有与像素电极210重叠地形成的沟槽部分257及沟槽部分258。像这样，通过与像素电极210重叠地设置沟槽部分255至沟槽部分258，可以在像素电极210表面上设置凹凸。通过在像素电极210表面上设置凹凸，使入射的外光漫反射，因此可以进行更优良的显示。由此，提高显示时的可见度。
此外，如果与像素电极210重叠地形成的沟槽部分255至沟槽部分258的侧面是锥形，则像素电极210的覆盖性提高，所以是优选的。
接着，使用图7(A1)、图7(A2)、图7(B1)及图7(B2)说明端子105及端子106的结构例子。图7(A1)、图7(A2)分别示出端子105的俯视图及截面图。图7(A1)中的点划线J1-J2相当于图7(A2)中的截面J1-J2。此外，图7(B1)、图7(B2)分别示出端子106的俯视图及截面图。图7(B1)中的点划线K1-K2相当于图7(B2)中的截面K1-K2。另外，在截面J1-J2及截面K1-K2中，J2及K2相当于衬底端部。
在截面J1-J2中，在衬底200上形成有基底层201。在基底层201上形成有布线212。在布线212上形成有栅极绝缘层204、半导体层205、保护层351及绝缘层207。在绝缘层207上形成有电极221。电极221通过形成在栅极绝缘层204、半导体层205、保护层351及绝缘层207中的开口部219连接到布线212。
在截面K1-K2中，在衬底200上形成有基底层201、栅极绝缘层204、半导体层205及保护层351。在保护层351上形成有布线216。在布线216上形成有绝缘层207。在绝缘层207上形成有电极222，该电极222通过形成在绝缘层207中的开口部220连接到布线216。
另外，端子107的结构也可以采用与端子105或端子106相同的结构。
此外，像素区域102和端子部104通过n个布线216连接，但是当在从像素区域102到端子部104所具有的端子106的布线216所引导的部分中，相邻的布线216彼此靠近时，有如下忧虑：因相邻的布线216之间的电位差而在存在于布线216之间的半导体层205中形成寄生沟道，因此相邻的布线216彼此电连接。
通过如下方法可以防止上述现象：在从像素区域102到端子部104的区域整体或在相邻的布线216之间设置导电层，并且将该导电层的电位设定为不在半导体层205中形成寄生沟道的电位。
例如，因为当将氧化物半导体用于半导体层205时，大部分的氧化物半导体容易成为n沟道型半导体，所以只要使导电层的电位低于供应到布线216的电位，即可。
此外，在以下说明的沟槽部分的形成工序中，通过去除相邻的布线216之间的半导体层205，也可以防止相邻的布线216彼此电连接。
图8A和图8B示出在相邻的布线216之间形成沟槽部分240，并且去除半导体层205的结构。图8A是示出连接到端子106的布线216的平面结构的俯视图。图8B所示的截面L1-L2相当于图8A中的点划线L1-L2所示的部分的截面。在图8A中，布线216_j连接到端子106_j，布线216_j+1连接到端子106_j+1，布线216_j+2连接到端子106_j+2。另外，可以与沟槽部分230同样地形成沟槽部分240。
在相邻的布线216_j和布线216_j+1之间形成有去除半导体层205的沟槽部分240。此外，相邻的布线216_j+1和布线216_j+2之间形成有去除半导体层205的沟槽部分240。像这样，通过在相邻的布线216之间设置去除半导体层205的沟槽部分240，可以防止相邻的布线216彼此电连接。
此外，对去除半导体层205的沟槽部分240的大小没有特别的限制，而为了确实地防止生成寄生沟道，优选将与布线216_j或布线216_j+1延伸的方向正交的方向上的沟槽部分240中的去除半导体层的部分的宽度设定为1μm以上，更优选设定为2μm以上。
接着，参照图9A至图10C说明图1所说明的液晶显示装置的像素部的制造方法。注意，图9A至图10C中的截面A1-A2、截面J1-J2、截面K1-K2是沿着图1、图7(A1)、图7(A2)、图7(B1)及图7(B2)中的点划线A1-A2、J1-J2、K1-K2所示的部分的截面图。此外，在图9A至图9C、图10A至图10C中的制造方法的说明中，尤其说明将氧化物半导体用于半导体层的结构。将氧化物半导体用于半导体层的优点是如上所述那样的。
首先，在衬底200上以50nm以上且300nm以下的厚度，优选以100nm以上且200nm以下的厚度形成用作基底层201的绝缘层。作为衬底200，除了可以使用玻璃衬底、陶瓷衬底以外，还可以使用具有能够耐受本制造工序的处理温度的程度的耐热性的塑料衬底等。作为玻璃衬底，例如可以使用如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等的无碱玻璃衬底。在本实施方式中，作为衬底200使用铝硼硅酸盐玻璃。
基底层201可以由选自氮化铝、氧氮化铝、氮化硅、氧化硅、氮氧化硅或氧氮化硅中的一种或多种绝缘层的叠层形成，且具有防止来自衬底200的杂质元素扩散的功能。注意，在本说明书中，氮氧化硅是指在其组成上含氮量多于含氧量的物质，并优选在通过卢瑟福背散射光谱学法（RBS:Rutherford Backscattering Spectrometry)及氢前方散射分析法（HFS：Hydrogen Forward Scattering Spectrometry）进行测量时，作为组成范围包含5原子％以上且30原子％以下的氧；20原子％以上且55原子％以下的氮；25原子％以上且35原子％以下的硅；以及10原子％以上且30原子％以下的氢。可以适当地利用溅射法、CVD法、涂敷法、印刷法等来形成基底层201。
在本实施方式中，作为基底层201，使用氮化硅和氧化硅的叠层。具体而言，在衬底200上形成50nm厚的氮化硅，并且在该氮化硅上形成150nm厚的氧化硅。
接着，在基底层201上通过溅射法、真空蒸镀法或镀法，以100nm以上且500nm以下的厚度，优选以200nm以上且300nm以下的厚度形成导电层，通过第一光刻工序形成抗蚀剂掩模，对导电层选择性地进行蚀刻去除，从而形成栅电极202、布线203及布线212。
用来形成栅电极202、布线203及布线212的导电层可以使用钼（Mo）、钛（Ti）、钨（W）、钽（Ta）、铝（Al）、铜（Cu）、铬（Cr）、钕（Nd）、钪（Sc）等的金属材料或以上述材料为主要成分的合金材料的单层或叠层而形成。
在本实施方式中，在基底层201上作为导电层形成5nm厚的Ti层，在Ti层上作为导电层形成250nm厚的Cu层。然后，通过第一光刻工序选择性地蚀刻去除导电层，来形成栅电极202、布线203、布线212（参照图9A）。此外，优选将所形成的栅电极202、布线203、布线212的端部形成为锥形，这是因为后面层叠的绝缘层或导电层的覆盖性提高。
注意，在没有特别的说明的情况下，在本说明书中提到的光刻工序包括抗蚀剂掩模形成工序、导电层或绝缘层的蚀刻工序及抗蚀剂掩模的剥离工序。
接着，在栅电极202、布线203、布线212上以50nm以上且800nm以下的厚度，优选以100nm以上且600nm以下的厚度形成栅极绝缘层204。作为栅极绝缘层204，可以使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氮化铝、氧氮化铝、氮氧化铝、氧化钽、氧化镓、氧化钇、氧化镧、氧化铪、硅酸铪（HfSixOy（x>0、y>0））、导入有氮的硅酸铪、导入有氮的铝酸铪等，并可以通过等离子体CVD法或溅射法等形成。此外，栅极绝缘层204不局限于单层而可以采用不同的层的叠层。例如，也可以作为栅极绝缘层A通过等离子体CVD法形成氮化硅层（SiNy（y>0）），并在栅极绝缘层A上层叠用作栅极绝缘层B的氧化硅层（SiOx（x>0）），来形成栅极绝缘层204。
对于栅极绝缘层204的形成，除了溅射法或等离子体CVD法等之外，还可以应用使用μ波（例如，频率为2.45GHz）的高密度等离子体CVD法等的成膜方法。
在本实施方式中，作为栅极绝缘层204，使用氮化硅和氧化硅的叠层。具体而言，在栅电极202上形成50nm厚的氮化硅层，然后在该氮化硅上形成100nm厚的氧化硅层。
此外，作为栅极绝缘层204也可以使用包含与后面形成的氧化物半导体相同种类的成分的绝缘材料。在以不同层的叠层形成栅极绝缘层204的情况下，只要使用包含与氧化物半导体相同种类的成分的绝缘材料形成与氧化物半导体接触的层，即可。这是因为：这种材料与氧化物半导体的匹配性好，由此通过将这种材料用作栅极绝缘层204，可以保持与氧化物半导体之间的界面的良好状态。这里，“与氧化物半导体相同种类的成分”是指选自氧化物半导体的构成元素中的一种或多种元素。
具体而言，作为可以用于栅极绝缘层204的包含与后面形成的氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为选自成为四价阳离子的至少一种元素的元素的材料。
作为成为四价阳离子的元素的材料的一个例子，可以使用周期表中的第4族元素的Ti、Zr、Hf以及第14族元素的Ge。通过将上述周期表的第4族元素或第14族元素置换为In-Ga-Zn类氧化物半导体（以下，称为IGZO）中的成为三价阳离子的Ga，可以提高与构成氧化物半导体的氧的结合力，而可以获得比IGZO提高绝缘性的栅极绝缘层204。
此外，作为成为四价阳离子的元素，也可以使用镧系元素的铈（Ce），通过将Ga置换为Ce可以获得比IGZO提高绝缘性的栅极绝缘层204。
此外，作为可以用于栅极绝缘层204的包含与氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为钇（Y）的材料。关于钇，其电负性小于Ga，因此可以扩大与氧的电负性的差并增强氧化物半导体中的因与氧的离子结合而产生的结合，而可以获得比IGZO提高绝缘性的栅极绝缘层204。
此外，当栅极绝缘层204具有叠层结构时，也可以层叠由包含与氧化物半导体相同种类的成分的绝缘材料构成的膜和包含与该膜的成分材料不同的材料的膜。
另外，当将氧化物半导体层用于半导体层时，为了尽可能地不使该氧化物半导体层包含氢、羟基以及水分，而作为形成氧化物半导体层之前的预处理，优选在溅射装置的预热室中对衬底200进行预热，使吸附到衬底200及栅极绝缘层204的氢、水分等的杂质脱离并进行排气。另外，设置在预热室中的排气单元优选使用低温泵。此外，还可以省略该预热处理。另外，也可以在形成栅极绝缘层204之前，与此同样地对形成到栅电极202、布线203及布线212的衬底200进行该预热。
用于半导体层205的氧化物半导体优选至少包含铟（In）或锌（Zn）。尤其是优选包含In及Zn。此外，作为用来降低使用该半导体层而成的晶体管的电特性的不均匀性的稳定剂，除了上述元素以外优选还包含镓（Ga）。此外，作为稳定剂优选包含锡（Sn）。另外，作为稳定剂优选包含铪（Hf）。此外，作为稳定剂优选包含铝（Al）。
此外，作为其他稳定剂，也可以包含镧系元素的镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）中的一种或多种。
例如，作为氧化物半导体，可以使用如下材料：氧化铟、氧化锡、氧化锌；二元类金属氧化物诸如In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；三元类金属氧化物诸如In-Ga-Zn类氧化物（也表示为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；或者四元类金属氧化物诸如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物等。
氧化物半导体层优选是包含In的氧化物半导体，更优选是含有In及Ga的氧化物半导体。为了使氧化物半导体层高纯度化，后面进行的脱水化或脱氢化是有效的。
在此，例如，In-Ga-Zn类氧化物是指具有铟（In）、镓（Ga）、锌（Zn）的氧化物，对In、Ga、Zn的比率没有限制。此外，也可以包含In、Ga、Zn以外的金属元素。
氧化物半导体处于单晶、多晶（也称为polycrystal）或非晶等状态。氧化物半导体优选是CAAC-OS（C Axis Aligned Crystalline OxideSemiconductor：C轴取向结晶氧化物半导体）。
CAAC-OS不是完全的单晶，也不是完全的非晶。CAAC-OS是在非晶相中具有结晶部的结晶-非晶混合相结构的氧化物半导体。另外，在很多情况下，该结晶部的尺寸为能够容纳在一边短于100nm的立方体内的尺寸。另外，在使用透射电子显微镜（TEM：Transmission ElectronMicroscope）观察时的图像中，包括在CAAC-OS膜中的非晶部与结晶部的边界不明确。此外，利用TEM在CAAC-OS中观察不到晶界（也称为grain boundary）。因此，在CAAC-OS中，起因于晶界的电子迁移率的降低得到抑制。
包括在CAAC-OS中的结晶部的c轴在平行于CAAC-OS的被形成面的法线向量或表面的法线向量的方向上一致，在从垂直于ab面的方向看时具有三角形或六角形的原子排列，且在从垂直于c轴的方向看时，金属原子排列为层状或者金属原子和氧原子排列为层状。另外，不同结晶部的a轴及b轴的方向也可以彼此不同。在本说明书中，在只记载“垂直”时，包括85°以上且95°以下的范围。另外，在只记载“平行”时，包括-5°以上且5°以下的范围。
另外，在CAAC-OS中，结晶部的分布也可以不均匀。例如，在CAAC-OS的形成过程中，在从氧化物半导体层的表面一侧进行结晶生长时，与被形成面附近相比，有时在表面附近结晶部所占的比例高。另外，通过对CAAC-OS添加杂质，有时在该杂质添加区中使结晶部非晶化。
因为包括在CAAC-OS中的结晶部的c轴在平行于CAAC-OS的被形成面的法线向量或表面的法线向量的方向上一致，所以有时根据CAAC-OS的形状（被形成面的截面形状或表面的截面形状）朝向彼此不同的方向。另外，结晶部的c轴方向是平行于形成CAAC-OS时的被形成面的法线向量或表面的法线向量的方向。通过进行成膜或在成膜之后进行加热处理等的晶化处理来形成结晶部。
使用CAAC-OS的晶体管的因照射可见光或紫外光而产生的电特性变动小。
接着，通过溅射法、蒸镀法、PCVD法、PLD法、ALD法或MBE法等形成半导体层205。
在如下条件下形成半导体层205：优选利用溅射法；将衬底温度设定为100℃以上且600℃以下，优选设定为150℃以上且550℃以下，更优选设定为200℃以上且500℃以下；采用氧气体气氛。以1nm以上且40nm以下的厚度，优选以3nm以上且20nm以下的厚度形成半导体层205。成膜时的衬底温度越高，所得到的半导体层205的杂质浓度越低。此外，使半导体层205中的原子排列有序化，实现高密度化，因此容易形成多晶或CAAC-OS。再者，通过在氧气体气氛下进行成膜，也容易形成多晶或CAAC-OS，因为在氧气体气氛中不包含稀有气体等的不需要的原子。但是，也可以采用氧气体和稀有气体的混合气氛。在此情况下，将氧气体的比例设定为30vol.％以上，优选设定为50vol.％以上，更优选设定为80vol.％以上。注意，半导体层205的厚度越薄，晶体管的短沟道效应越少。但是，若厚度过薄，则有时界面散射的影响变大而使场效应迁移率降低。
在作为半导体层205，通过溅射法形成In-Ga-Zn类氧化物材料时，优选使用原子数比为In:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4的In-Ga-Zn类氧化物靶材。通过使用具有上述原子数比的In-Ga-Zn类氧化物靶材形成半导体层205，容易形成多晶或CAAC-OS。
在本实施方式中，通过使用In-Ga-Zn类氧化物靶材的溅射法形成30nm厚的氧化物半导体层。另外，氧化物半导体层可以在稀有气体（典型的是氩）气氛下、氧气气氛下或稀有气体和氧的混合气氛下利用溅射法形成。
作为在利用溅射法制造氧化物半导体层时使用的靶材，例如使用其组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔数比]的金属氧化物靶材，形成In-Ga-Zn-O层。
作为形成氧化物半导体层时的溅射气体优选使用去除了氢、水、羟基或氢化物等的杂质的高纯度气体。例如，当作为溅射气体使用氩时，优选的是，纯度为9N，露点为-121℃，含有H2O量为0.1ppb以下，并且含有H2量为0.5ppb以下。当作为溅射气体使用氧时，优选的是，纯度为8N，露点为-112℃，含有H2O量为1ppb以下，并且含有H2量为1ppb以下。
在被保持为减压状态的成膜室内保持衬底，且将衬底温度设定为100℃以上且600℃以下，优选设定为300℃以上且500℃以下来形成氧化物半导体层。
通过边加热衬底边进行成膜，可以降低包含于在所形成的氧化物半导体层内部的氢、水分、氢化物或氢氧化物等的杂质浓度。另外，可以减轻由于溅射带来的损伤。接着，边去除残留在成膜室内的水分边导入去除了氢及水分的溅射气体并使用上述靶材形成氧化物半导体层。
优选使用吸附型真空泵，例如，低温泵、离子泵、钛升华泵以去除残留在成膜室内的水分。另外，作为排气单元，也可以使用配备有冷阱的涡轮分子泵。在使用低温泵进行了排气的成膜室中，例如，对氢原子、水（H2O）等包含氢原子的化合物（更优选的是，还包括包含碳原子的化合物）等进行排气，因此可以降低在该成膜室中形成的氧化物半导体层所包含的杂质的浓度。
作为成膜条件的一个例子，可以采用如下条件：衬底与靶材之间的距离为100mm；压力为0.6Pa；直流（DC）电源电流为0.5kW；作为溅射气体采用氧（氧流量比率为100％）。另外，当使用脉冲直流电源时，可以减少成膜时产生的粉状物质（也称为微粒、尘屑），并且厚度分布也变均匀，所以是优选的。
接着，进行第一加热处理。通过进行该第一加热处理，可以去除氧化物半导体层中的过剩的氢（包含水和羟基）（脱水化或脱氢化），而可以降低氧化物半导体层中的杂质浓度。
在如下条件下进行第一加热处理：在减压气氛下、在氮或稀有气体等的惰性气体气氛下、在氧气体气氛下或在超干燥空气（使用CRDS（光腔衰荡光谱法）方式的露点计进行测定时的水分量是20ppm（露点换算为-55℃）以下，优选的是1ppm以下，更优选的是10ppb以下的空气）气氛下；以250℃以上且750℃以下或400℃以上且低于衬底的应变点的温度。
注意，加热处理装置不局限于电炉而可以是具备利用来自电阻发热体等的发热体的热传导或热辐射对被处理物进行加热的装置。例如，可以使用GRTA（Gas Rapid Thermal Anneal：气体快速热退火）装置、LRTA（Lamp Rapid Thermal Anneal：灯快速热退火）装置等的RTA（RapidThermal Anneal：快速热退火）装置。LRTA装置是利用从灯如卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等发射的光（电磁波）的辐射加热被处理物的装置。GRTA装置是使用高温的气体进行加热处理的装置。作为高温的气体，使用如氩等的稀有气体或如氮那样的即使进行加热处理也不与被处理物产生反应的惰性气体。
例如，作为第一加热处理可以进行GRTA，其中将衬底移动到加热到高温的惰性气体中，进行几分钟的加热，然后将衬底从加热到高温的惰性气体中取出。
当在氮或稀有气体等的惰性气体气氛下、在氧气气氛下或在超干燥空气气氛下进行加热处理时，优选的是，不使这种气氛包含水、氢等。另外，优选将导入到加热处理装置中的氮、氧或稀有气体的纯度设定为6N（99.9999％）以上，优选设定为7N（99.99999％）以上（即，将杂质浓度设定为1ppm以下，优选设定为0.1ppm以下）。
优选的是，在减压气氛下或惰性气氛下进行加热处理之后，在保持温度的情况下切换为氧化气氛，而进一步进行第一加热处理。这是因为如下缘故：当在减压气氛下或惰性气氛下进行加热处理时，可以减少氧化物半导体层中的杂质浓度，但是同时产生氧缺陷。通过在氧化气氛下进行加热处理，可以减少此时产生的氧缺陷。
像这样，在氢浓度被充分地降低而实现高纯度化并通过被供给充分的氧来降低起因于氧缺陷的能隙中的缺陷能级的氧化物半导体中，载流子浓度低于1×1012/cm3，优选低于1×1011/cm3，更优选低于1.45×1010/cm3。例如，室温（25℃）下的截止电流（在此，每单位沟道宽度（1μm）的值）为100zA（1zA（仄普托安培）为1×10-21A）以下，优选为10zA以下。在85℃下，截止电流为100zA(1×10-19A)以下，优选为10zA(1×10-20A)以下。如此，通过使用i型化（本征化）或实质上i型化的氧化物半导体，可以得到截止电流特性极为优良的晶体管111。
此外，具有高纯度化的氧化物半导体的晶体管的电特性诸如阈值电压、导通电流等几乎不呈现温度依赖性。此外，由于光劣化引起的晶体管特性的变动也少。
如此，具有高纯度化，且通过减少氧缺陷来实现了i型（本征）化的氧化物半导体的晶体管的电特性变动被抑制，所以该晶体管在电性上稳定。因此，可以提供具有稳定的电特性的使用氧化物半导体的可靠性高的液晶显示装置。
接着，在半导体层205上形成保护层351。作为保护层351，可以使用与栅极绝缘层204同样的材料及方法而形成。
此外，当使与半导体层205接触的保护层351处于包含多量氧的状态时，可以使保护层351具有向半导体层205供应氧的供应源的功能。
在本实施方式中，作为保护层351使用200nm厚的氧化硅层。并且，通过第二光刻工序在保护层351上形成抗蚀剂掩模，选择性地去除半导体层205上的保护层351的一部分来形成开口部301及开口部302（参照图9B）。形成开口部301及开口部302之后残留的半导体层205上的保护层的截面形状为梯形或三角形，并且截面形状的下端部的锥形角θ为60°以下，优选为45°以下，更优选为30°以下。作为一个例子，在本实施方式中，通过光刻工序在氧化硅层上形成抗蚀剂掩模，选择性地进行蚀刻来将保护层351的截面形成为梯形形状，将保护层351的下端部的锥形角θ设定为30°。
在形成保护层351之后，也可以进行加热处理。在本实施方式中，在氮气气氛下以300℃进行一小时的加热处理。
此外，作为保护层351也可以使用包含与半导体层205相同种类的成分的绝缘材料。在以不同层的叠层形成保护层351的情况下，只要使用包含与氧化物半导体相同种类的成分的绝缘材料形成与氧化物半导体接触的层，即可。这是因为：这种材料与氧化物半导体的匹配性好，由此通过将这种材料用作保护层351，可以保持与氧化物半导体之间的界面的良好状态。这里，“与氧化物半导体相同种类的成分”是指选自氧化物半导体的构成元素中的一种或多种元素。
具体而言，作为可以用于保护层351的包含与氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为选自成为四价阳离子的至少一种元素的元素的材料。
作为成为四价阳离子的元素的材料的一个例子，可以使用周期表中的第4族元素的Ti、Zr、Hf以及第14族元素的Ge。通过将上述周期表的第4族元素或第14族元素置换为IGZO中的成为三价阳离子的Ga，可以提高与构成氧化物半导体的氧的结合力，而可以获得比IGZO提高绝缘性的保护层351。
此外，作为成为四价阳离子的元素，也可以使用镧系元素的铈（Ce），通过Ga置换为Ce，可以获得比IGZO提高绝缘性的保护层351。
此外，作为可以用于保护层351的包含与氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为钇（Y）的材料。关于钇，其电负性小于Ga，因此可以扩大与氧的电负性的差并增强氧化物半导体中的因与氧的离子结合而产生的结合，而可以获得比IGZO提高绝缘性的保护层351。
此外，当保护层351具有叠层结构时，也可以层叠由包含与氧化物半导体相同种类的成分的绝缘材料构成的膜与包含与该膜的成分材料不同的材料的膜。
此外，在用来形成开口部301及开口部302的由于蚀刻被露出的半导体层205的表面上杂质容易附着。上述杂质包含构成用于蚀刻的蚀刻气体或蚀刻液的元素或者存在于进行蚀刻的处理室内的元素等。作为上述杂质，具体地说，可以举出硼、氯、氟、碳、铝等。
接着，进行半导体层205及保护层351的表面的洗清处理。可以通过使用TMAH（Tetramethylammonium Hydroxide：四甲基氢氧化铵）溶液等碱性溶液、水或稀氢氟酸等进行洗清处理。或者，可以通过使用氧、一氧化二氮或稀有气体（典型的是氩）的等离子体处理进行洗清处理。通过洗清处理，可以去除附着在半导体层205及保护层351的表面的上述杂质。
此外，作为用于洗清处理的稀氢氟酸，优选使用将50wt.％的氢氟酸用水稀释为100倍至100000倍的稀氢氟酸。当将稀氢氟酸用于洗清处理时，可以与半导体层205的一部分一起去除附着在半导体层205的杂质。
接着，在开口部301及开口部302中的半导体层205上以及在保护层351上形成用作第一电极206A、第二电极206B及布线216的导电层。可以通过与栅电极202相同的材料及方法形成用于第一电极206A、第二电极206B及布线216的导电层。此外，也可以使用导电金属氧化物形成用于第一电极206A、第二电极206B及布线216的导电层。作为导电金属氧化物可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟氧化锡（In2O3-SnO2，简称为ITO）、氧化铟氧化锌（In2O3-ZnO）或使上述金属氧化物材料包含氧化硅的材料。
在本实施方式中，在开口部301及开口部302中的半导体层205上以及在保护层351上作为导电层形成5nm厚的Ti层，并且在Ti层上形成250nm厚的Cu层。然后，通过第三光刻工序，形成抗蚀剂掩模，对导电层选择性地进行蚀刻去除，来形成第一电极206A、第二电极206B及布线216（参照图9C）。
接着，在第一电极206A、第二电极206B、保护层351及布线216上形成绝缘层207（参照图10A）。可以使用与栅极绝缘层204或基底层201相同的材料及方法形成绝缘层207。另外，从氢、水等不容易混入的角度来看，优选通过溅射法形成。当绝缘层207包含氢时有如下忧虑：由于该氢侵入到氧化物半导体层中或该氢从氧化物半导体层中抽出氧，因此导致氧化物半导体层的低电阻化（n型化）。由此，重要的是，使用不使绝缘层207包含氢及含有氢的杂质的方法形成绝缘层207。
作为绝缘层207，典型地可以使用氧化硅、氧氮化硅、氧化铪、氧化铝、氧化镓等的无机绝缘材料。因为氧化镓是不容易带电的材料，所以可以抑制绝缘层的充电所引起的阈值电压的变动。另外，当将氧化物半导体用作半导体层205时，作为绝缘层207也可以形成包含与氧化物半导体相同种类的成分的金属氧化物层，或者与绝缘层207层叠地形成该金属氧化物层。
在本实施方式中，作为绝缘层207，通过溅射法形成200nm厚的氧化硅层。将成膜时的衬底温度设定为室温以上且300℃以下，即可。在本实施方式中采用100℃。可以在稀有气体（典型的是氩）气氛下、氧气气氛下或稀有气体和氧的混合气氛下，通过溅射法形成氧化硅层。此外，作为靶材可以使用氧化硅或硅。例如，通过在包含氧的气氛下将硅用作靶材进行溅射，可以形成氧化硅层。
为了去除形成绝缘层207时的成膜室中的残留水分，优选使用吸附型的真空泵（低温泵等）。当在使用低温泵排气的成膜室中形成绝缘层207时，可以降低绝缘层207所包含的杂质的浓度。此外，作为用来去除绝缘层207的成膜室中的残留水分的排气单元，也可以使用配备有冷阱的涡轮分子泵。
作为当形成绝缘层207时使用的溅射气体，优选使用去除了氢、水、羟基或氢化物等的杂质的高纯度气体。
接着，也可以在减压气氛下、惰性气体气氛下、氧气体气氛下或超干燥空气气氛下进行第二加热处理（优选为200℃以上且600℃以下，例如250℃以上且550℃以下）。但是，在作为通过第一光刻工序或第三光刻工序形成的布线层使用Al的情况下，将加热处理的温度设定为380℃以下，优选设定为350℃以下。此外，在作为上述布线层使用Cu的情况下，将加热处理的温度设定为450℃以下。例如，也可以在氮气气氛下以450℃进行一小时的第二加热处理。通过进行第二加热处理，在氧化物半导体层的一部分（沟道形成区域）与绝缘层207接触的状态下升温，可以从包含氧的绝缘层207向半导体层205供给氧。另外，优选不在上述气氛中包含水、氢等。
接着，通过第四光刻工序形成抗蚀剂掩模，并且选择性地去除第二电极206B上的绝缘层207的一部分来形成开口部208。在截面K1-K2的布线216上的绝缘层207的一部分选择性地被去除，而形成开口部220。此外，在截面J1-J2的布线212上绝缘层207、保护层351、半导体层205及栅极绝缘层204的一部分选择性地被去除，而形成开口部219（参照图10B）。另外，虽然未图示，但是在本光刻工序中，与开口部219同样地形成沟槽部分230。因此，在沟槽部分230的侧面，绝缘层207、保护层351、半导体层205及栅极绝缘层204露出。
作为绝缘层207、保护层351、半导体层205及栅极绝缘层204的蚀刻，可以采用干蚀刻和湿蚀刻中的一方或双方。作为能够用于干蚀刻的蚀刻气体，可以使用含有氯的气体（氯类气体，例如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）、四氯化碳（CCl4）等）。
作为干蚀刻，可以使用平行平板型RIE（Reactive Ion Etching：反应离子蚀刻）法或ICP（Inductively Coupled Plasma：感应耦合等离子体）蚀刻法。此外，因为基底层201用来防止来自衬底200的杂质元素的扩散，所以在进行上述蚀刻时，优选调节蚀刻条件以尽量不使基底层201蚀刻。
一般而言，通过不同的光刻工序及蚀刻工序，分别进行半导体层的蚀刻和开口部的形成。但是，根据本实施方式所示的制造工序，通过一次的光刻工序及蚀刻工序，可以同时进行半导体层的蚀刻和开口部的形成。因此，不仅缩减光掩模，而且可以缩减光刻工序本身，且还可以缩减后面的蚀刻工序。也就是说，通过进行较少的光刻工序，可以以低成本高生产率地制造液晶显示装置。
此外，根据本实施方式所示的制造工序，不在氧化物半导体层上直接形成光致抗蚀剂。另外，因为被绝缘层207保护氧化物半导体层的沟道形成区域，所以在后面的光致抗蚀剂的剥离清洗工序中，水分也不会附着到氧化物半导体层的沟道形成区域。从而，晶体管111的特性不均匀减少，而可靠性提高。
接着，在开口部208的第二电极206B上及绝缘层207上形成像素电极210。通过溅射法、真空蒸镀法等，作为用作像素电极210，以30nm以上且200nm以下，优选以50nm以上且100nm以下的厚度形成具有透光性的导电层（也称为透明导电层）。通过上述步骤，可以制造具备晶体管111及电容元件113的半导体装置（参照图10C）。
作为具有透光性的导电层，可以使用具有透光性的导电材料诸如包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物（下面表示为ITO）、铟锌氧化物、添加有氧化硅的铟锡氧化物等。此外，也可以使用由1个至10个石墨烯薄片（graphene sheet）构成的材料。
此外，在本实施方式中例示了透过液晶显示装置的像素部的制造方法，但是不局限于透过型液晶显示装置，而也可以应用于反射型液晶显示装置或半透过型液晶显示装置中的像素部。当得到反射型液晶显示装置的像素部时，作为像素电极使用光反射率高的导电层（也称为反射导电层），例如铝、钛、银、铑、镍等的可见光的反射率高的金属或者包含这些金属中的至少一种的合金或上述材料的叠层，即可。当得到半透过型液晶显示装置的像素部时，使用透明导电层及反射导电层形成一个像素电极，且在该像素电极中设置透过部分及反射部分。
在本实施方式中，作为具有透光性的导电层形成80nm厚的ITO层，并且通过第五光刻工序形成抗蚀剂掩模，并对具有透光性的导电层选择性地进行蚀刻，从而形成像素电极210、电极221及电极222。
像素电极210通过开口部208连接到第二电极206B。此外，电极221通过开口部219连接到布线212。此外，电极222通过开口部220连接到布线216。
另外，重要的是：在形成在端子部103及端子部104的开口部219及开口部220中，不保持使布线212及布线216露出状态，而由ITO等的氧化物导电材料覆盖布线212及布线216。因为布线212及布线216是金属层，所以如果保持使布线212及布线216露出状态，则露出表面被氧化，且与FPC等的接触电阻增大。接触电阻的增大导致从外部输入的信号的延迟或波形畸变，并且不能正确地传达来自外部的信号，因此使半导体装置的可靠性降低。通过由ITO等的氧化物导电材料覆盖布线212及布线216的露出表面，可以防止接触电阻的增大，并提高半导体装置的可靠性。
根据本实施方式，可以通过比现有的技术少的光刻工序制造半导体装置，并且可以降低半导体层的劣化。因此，可以制造成本低、生产率高且可靠性良好的液晶显示装置。
虽然在本实施方式中，以底栅结构的晶体管为例子而进行说明，但是也可以将本实施方式应用于顶栅结构的晶体管。
本实施方式可以与其他实施方式自由地组合。
实施方式2
在本实施方式中，参照图13至图22C说明缩减光掩模数及光刻工序数的EL显示装置的像素结构及制造方法的一个例子。
图18A说明用于EL显示装置的半导体装置400的结构的一个例子。半导体装置400在衬底401上包括：像素区域402、具有m个（m是1以上的整数）端子405及端子407的端子部403、以及具有n个（n是1以上的整数）端子406及端子408的端子部404。此外，半导体装置400包括：连接到端子部403的m个布线512、连接到端子部404的n个布线516、布线503以及布线563。另外，像素区域402包括配置为纵m个（行）×横n个（列）的矩阵状的多个像素410。i行j列的像素410（i，j）（i是1以上且m以下的整数，j是1以上且n以下的整数）连接到布线512_i、布线516_j。另外，各像素与用作共同电极的布线503连接，且布线503与端子407连接。另外，各像素与用作使电流流过的布线563连接，且布线563与端子408连接。此外，布线512_i与端子405_i连接，布线516_j与端子406_j连接。
端子部403及端子部404是外部输入端子，其使用FPC（FlexiblePrinted Circuit：柔性印刷电路）等与设置在外部的控制电路连接。从设置在外部的控制电路供应的信号通过端子部403及端子部404输入到半导体装置400中。图18A示出在像素区域402的左右的外侧形成端子部403且从两个部分输入信号的结构。图18A还示出在像素区域402的上下的外侧形成端子部404且从两个部分输入信号的结构。因为通过从两个部分输入信号，供应信号的能力提高，所以半导体装置400容易进行高速工作。另外，可以减少因半导体装置400的大型化及高精细化所导致的布线电阻的增大而信号延迟的影响。此外，因为可以使半导体装置400具有冗余性，所以可以提高半导体装置400的可靠性。注意，虽然图18A示出将端子部403和端子部404分别设置在两个部分上，但是也可以设置在一个部分上。
图18B示出像素410的电路结构。像素410包括第一晶体管411、第二晶体管412、电容元件413、EL元件414。第一晶体管411的栅电极连接到布线512_i，且第一晶体管411的源极和漏极中的一方电极（以下，称为第一电极）连接到布线516_j。此外，第二晶体管412的第一电极连接到布线563，第二晶体管412的源极和漏极中的另一方电极（以下，称为第二电极）连接到EL元件414的一方电极。此外，第一晶体管411的第二电极通过布线513连接到第二晶体管412的栅电极及电容元件413的一方电极。电容元件413的另一方电极连接到布线563。EL元件414的另一方电极连接到布线503。只要将布线503的电位设定为0V、GND或共同电位等的固定电位，即可。布线563的电位根据流过EL元件的电流量而适当地设定即可。
第一晶体管411具有选择是否对第二晶体管412的栅电极输入从布线516_j供应的图像信号的功能。当对布线512_i供应使第一晶体管411处于导通状态的信号时，对第二晶体管412的栅电极及电容元件413的一方电极通过第一晶体管411供应布线516_j的图像信号。
第二晶体管412具有使对应保持在第二晶体管412的栅电极的图像信号的电流流过在EL元件414的功能。保持在第二晶体管412的栅电极的图像信号保持在电容元件413的电极之间。第二晶体管412用作使对应图像信号的电流流过在EL元件414的电流源。
作为形成第一晶体管411及第二晶体管412的沟道的半导体层，可以使用单晶半导体、多晶半导体、微晶半导体或非晶半导体等。作为半导体材料，例如可以举出硅、锗、硅锗、碳化硅或砷化镓等。另外，因为本实施方式所说明的显示装置具有半导体层残留在像素区域中的结构，所以在将使用上述半导体的显示装置用作透过型显示装置的情况下，优选通过使半导体层尽量减薄等，提高可见光的透过率。
此外，优选将氧化物半导体用于形成有第一晶体管411及第二晶体管412的沟道的半导体层。氧化物半导体具有很大的能隙，即3.0eV以上，且其对可见光的透过率也很大。此外，在以适当的条件对氧化物半导体进行加工而得到的晶体管中，在使用时的温度条件下（例如，25℃），可以将截止电流设定为100zA（1×10-19A）以下、10zA（1×10-20A）以下或1zA（1×10-21A）以下。为此，即使不设置电容元件413，也可以保持施加到第二晶体管412的栅电极的电位。
此外，在此以第一晶体管411及第二晶体管412都认为n沟道型晶体管而进行说明，但是它们也可以是p沟道型晶体管。
电容元件413具有保持供应到第二晶体管412的栅电极的图像信号的功能。电容元件413不是必须设置的，但是通过设置电容元件413，可以抑制起因于第一晶体管411处于截止状态时流过在第一电极和第二电极之间的电流（截止电流）的对第二晶体管412的栅电极供应的电位的变动。
EL元件414的亮度根据流过在第二晶体管412的第一电极和第二电极之间的电流量而被控制。此外，EL元件414具有在用作阳极的一方电极与用作阴极的另一方电极之间夹着EL层的结构。
接着，参照图13以及图14A至图14D说明图18A和图18B所示的像素410的结构例子。图13是示出像素410的平面结构的俯视图。图14A至图14D是示出像素410的叠层结构的截面图。另外，图13中的点划线A1-A2、B1-B2、C1-C2、D1-D2相当于图14A至图14D中的截面A1-A2、截面B1-B2、截面C1-C2、截面D1-D2。
在本实施方式所示的第一晶体管411及第二晶体管412中，以相同间隔第一电极506A和第二电极506B互相面对，并且以相同间隔第一电极546A和第二电极546B互相面对。此外，可以将第一电极506A和第二电极506B以及第一电极546A和第二电极546B形成为其他形状，作为一个例子，可以形成为由U字形（C字形、日本片假名“コ”字形或者马蹄形）的第一电极546A围绕第二电极546B的形状。
此外，由于为了简化工序，对本实施方式所说明的半导体装置不进行用来形成岛状半导体层的光刻工序及蚀刻工序，因此半导体层505残留在像素区域402的整个部分中（未示出在图13中）。其结果是，生成第一寄生晶体管，其中布线512_i用作栅电极，布线516_j用作源电极和漏电极中的一方，并且布线563用作源电极和漏电极中的另一方。
另外，还生成第二寄生晶体管，其中第二晶体管412的栅电极542用作栅电极，第二电极506B用作源电极和漏电极中的一方，并且布线563用作源电极和漏电极中的另一方。
此外，还生成第三寄生晶体管，其中栅电极542用作栅电极，布线563用作源电极和漏电极中的一方，第二电极546B用作源电极和漏电极中的另一方。
此外，寄生晶体管是在被形成第一晶体管411及第二晶体管412的区域以外的残留有半导体层的部分形成沟道而生成的晶体管。
此外，第二晶体管412的栅电极542和布线563彼此重叠而形成电容元件413。
在本实施方式的结构中，通过省略用来形成岛状半导体层的光刻工序及蚀刻工序，可以减少对半导体层的损伤而降低该半导体层的劣化。
当对布线512_i供应使第一晶体管411处于导通状态的电位时，第一寄生晶体管也成为导通状态。
当第一寄生晶体管成为导通状态时，布线516_j和布线563电连接。当通过第一寄生晶体管而布线516_j和布线563电连接时，由于从布线563流到布线516_j的电流而图像信号变不正确，因此供应到栅电极542的电位不处于所希望的值。
此外，由于根据供应到栅电极542的图像信号的电位，在重叠于栅电极542的半导体层505中形成沟道，而第二寄生晶体管成为导通状态。
当第二寄生晶体管成为导通状态时，第二电极506B和布线563电连接。当通过第二晶体管而第二电极506B和布线563电连接时，由于第二电极506B而保持在栅电极542的图像信号变不正确，因此保持在栅电极542的电位不处于所希望的值。
此外，由于根据供应到栅电极542的图像信号的电位，在重叠于栅电极542的半导体层505中形成沟道，而第三寄生晶体管成为导通状态。
当第三寄生晶体管成为导通状态时，布线563和第二电极546B电连接。当通过第三寄生晶体管而布线563和第二电极546B电连接时，流过在第二晶体管412的电流量不对应图像信号的电流量，EL元件414以所希望的亮度不能发光。
于是，在本实施方式中，在像素410中设置去除半导体层505的沟槽部分530，来防止生成上述寄生晶体管。通过以超过布线512_i的线宽度方向上的双端部而横穿过的方式设置沟槽部分530，可以防止生成第一寄生晶体管。
此外，沿着与布线516_j或布线563延伸的方向平行的方向以超过栅电极542的线宽度方向的双端部而横穿过的方式设置沟槽部分530，来可以防止生成第二寄生晶体管及第三寄生晶体管。另外，也可以在布线512_i上或栅电极542上分别设置多个沟槽部分530。
此外，对去除半导体层505的沟槽部分530的大小没有特别的限制，而为了确实地防止生成寄生晶体管，优选将与布线516_j或布线563延伸的方向正交的方向上的沟槽部分530中的去除半导体层的部分的宽度设定为1μm以上，更优选设定为2μm以上。
此外，在本实施方式的第一晶体管411及第二晶体管412中，在半导体层505上设置保护层651而降低该半导体层505的劣化。尤其是在本实施方式中，在半导体层505上的保护层651的一部分中设置开口部601及开口部602，而使半导体层505与第一电极506A及第二电极506B连接。此外，在半导体层505上的保护层651的一部分中设置开口部606及开口部607，而在该开口部中使半导体层505与第一电极546A及第二电极546B连接。因此，可以降低半导体层505的劣化，该劣化是由于在半导体层505的蚀刻工序时或第一电极506A、第二电极506B、第一电极546A及第二电极546B的蚀刻工序时半导体层505的一部分被暴露于蚀刻气体或蚀刻液导致的。
此外，图13所示的像素410的布局中，优选通过使用OPC（OpticalProximity Correction：光学邻近效应修正）的光掩模对开口部601、开口部602、开口部606及开口部607进行加工。由使用OPC的光掩模形成用来使第一晶体管411的第一电极506A及第二电极506B与半导体层505连接的开口部601及开口部602、用来使第二晶体管412的第一电极546A及第二电极546B与半导体层505连接的开口部606及开口部607，因此可以抑制光的衍射所导致的开口部的形状的变形，而可以降低各晶体管的沟道宽度及沟道长度的不均匀。
截面A1-A2示出第一晶体管411及第二晶体管412的叠层结构。第一晶体管411及第二晶体管412是底栅结构的晶体管。截面B1-B2示出包括EL元件414及沟槽部分530的从布线516_j到布线563的叠层结构。截面C1-C2示出沟槽部分530、布线563与布线512_i的交叉部的叠层结构。另外，截面D1-D2示出布线563与第二晶体管412的栅电极542的交叉部的叠层结构。
在图14A所示的截面A1-A2中，在衬底500上形成有基底层501。在基底层501上形成有栅电极502及栅电极542。在栅电极502及栅电极542上形成有栅极绝缘层504和半导体层505。此外，在半导体层505上形成有保护层651。在保护层651上形成有第一电极506A、第二电极506B、第一电极546A及第二电极546B。半导体层505通过形成于保护层651中的开口部601及开口部602连接到第一电极506A及第二电极506B。此外，半导体层505通过形成于保护层651中的开口部606及开口部607连接到第一电极546A及第二电极546B。此外，在第一电极506A上、第二电极506B上、第一电极546A上及第二电极546B上形成有与保护层651的一部分接触的绝缘层507。此外，在绝缘层507上形成有EL元件414的一方电极510及布线513。电极510通过形成于绝缘层507中的开口部508连接到第二电极546B。在形成于绝缘层507的开口部603以及栅极绝缘层504的一部分、半导体层505的一部分、保护层651的一部分以及绝缘层507的一部分被去除而形成的开口部604中，布线513与第二电极506B及栅电极542连接。此外，在电极510的一部分、布线513、绝缘层507上形成有用来按每颜色分别涂布EL层的隔壁层514。此外，在电极510上形成有设置在隔壁层514中的开口部中的EL层562。在EL层562上及隔壁层514上设置有布线503的一部分的EL元件414的另一方电极544。此外，层叠有电极510、EL层562及电极544的区域用作EL元件414。
在图14B所示的截面B1-B2中，在衬底500上形成有基底层501，在基底层501上形成有栅极绝缘层504。在栅极绝缘层504上形成有半导体层505。在半导体层505上形成有保护层651。在保护层651上形成有布线516_j及布线563。在保护层651与布线516_j及布线563上形成有绝缘层507。在绝缘层507上形成有电极510。此外，在电极510的一部分、绝缘层507上形成有用来按每颜色分别涂布EL层的隔壁层514。此外，在电极510上形成有设置在隔壁层514中的开口部中的EL层562。在EL层562上及隔壁层514上设置有电极544，并且通过层叠电极510、EL层562及电极544形成EL元件414。
在布线563和电极510之间形成有去除栅极绝缘层504的一部分、半导体层505的一部分、保护层651的一部分及绝缘层507的一部分的沟槽部分530。沟槽部分530至少在其底面没有半导体层。
在图14C所示的截面C1-C2中，在衬底500上形成有基底层501。在基底层501上形成有布线512_i。在布线512_i上形成有栅极绝缘层504及半导体层505。此外，在半导体层505上形成有保护层651。此外，在保护层651上形成有布线563，并且在布线563上形成有绝缘层507。此外，在绝缘层507上形成有隔壁层514，并且该隔壁层514上设置有电极544。此外，形成有去除栅电极层504的一部分、半导体层505的一部分、保护层651的一部分及绝缘层507的一部分的沟槽部分530。
在图14D所示的截面D1-D2中，在衬底500上形成有基底层501、在基底层501上形成有栅电极542。此外，在栅电极542上形成有栅极绝缘层504及半导体层505。此外，在半导体层505上形成有保护层651。此外，在保护层651中形成有开口部605，在该开口部605的半导体层505上形成有布线563，在布线563上形成有绝缘层507。此外，在绝缘层507上形成有隔壁层514，在该隔壁层514上设置有电极544。
栅电极542和布线563在两者之间夹着栅极绝缘层504及半导体层505地重叠的部分用作电容元件413。栅极绝缘层504及半导体层505用作介质层。通过在栅电极542和布线563之间形成多层结构的介质层，在一个介质层中产生针孔的情况下，也针孔被其他介质层覆盖，所以可以使电容元件413进行正常工作。此外，由于氧化物半导体的介电常数大，即14至16，因此通过将氧化物半导体用于半导体层505，可以提高电容元件413的静电电容值。
接着，参照图15至图16C说明与图13所示的结构不同的像素结构例子。图15是示出像素420的平面结构的俯视图。图16A至图16C所示的截面E1-E2、截面F1-F2、截面G1-G2相当于图15中的点划线E1-E2、F1-F2、G1-G2所示的部分的截面。图15所示的像素420中的沟槽部分530的结构与图13所示的像素410中的沟槽部分530的结构不同。
在像素420中，在布线516_j和电极510之间以及在布线516_j和第一晶体管411的栅电极502之间设置沟槽部分530。此外，在第一晶体管411的栅电极502和电极510之间的区域也设置沟槽部分530。像这样，通过配置多个沟槽部分530，可以更确实地防止生成寄生晶体管。
接着，参照图17说明与图13至图16C所示的结构不同的像素结构例子。图17是示出像素430的平面结构的俯视图。
在图17所示的像素430中，示出像素结构的一个例子，其中通过设置多个超过布线512_i的线宽度方向的双端部而横穿过的沟槽部分，更确实地抑制与布线512_i重叠地形成的寄生沟道的影响。
在像素430中，以超过布线512_i的线宽度方向的双端部而横穿过的方式设置有去除半导体层505的沟槽部分551及沟槽部分552。通过以超过布线512_i的线宽度方向的双端部而横穿过的方式设置多个沟槽部分，可以更确实地抑制与布线512_i重叠地形成的寄生沟道的影响。
此外，在像素430中，以超过栅电极542的线宽度方向的双端部而横穿过的方式设置有去除半导体层505的沟槽部分553、沟槽部分554及沟槽部分555。通过以超过栅电极542的线宽度方向的双端部而横穿过的方式设置多个沟槽部分，可以更确实地抑制与栅电极542重叠地形成的寄生沟道的影响。
接着，使用图19(A1)、图19(A2)、图19(B1)及图19(B2)说明端子405及端子406的结构例子。图19(A1)、图19(A2)分别示出端子405的俯视图及截面图。图19(A1)中的点划线J1-J2相当于图19(A2)中的截面J1-J2。此外，图19(B1)、图19(B2)分别示出端子406的俯视图及截面图。图19(B1)中的点划线K1-K2相当于图19(B2)中的截面K1-K2。另外，在截面J1-J2及截面K1-K2中，J2及K2相当于衬底端部。
在截面J1-J2中，在衬底500上形成有基底层501。在基底层501上形成有布线512。此外，在布线512上形成有栅极绝缘层504、半导体层505、保护层651及绝缘层507。在绝缘层507上形成有电极521。电极521通过形成在栅极绝缘层504、半导体层505、保护层651及绝缘层507中的开口部519连接到布线512。
在截面K1-K2中，在衬底500上形成有基底层501、栅极绝缘层504、半导体层505及保护层651。在保护层651上形成有布线516。在布线516上形成有绝缘层507。在绝缘层507上形成有电极522，该电极522通过形成在绝缘层507中的开口部520连接到布线516。
另外，端子407的结构也可以采用与端子405或端子406相同的结构。
此外，像素区域402和端子部404通过n个布线516连接，但是当在从像素区域402到端子部404所具有的端子406的布线516所引导的部分中，相邻的布线516彼此靠近时，有如下忧虑：因相邻的布线516之间的电位差而在存在于布线516之间的半导体层505中形成寄生沟道，因此相邻的布线516彼此电连接。
通过如下方法可以防止上述现象：在从像素区域402到端子部404的区域整体或在相邻的布线516之间设置导电层，并且将该导电层的电位设定为不在半导体层505中形成寄生沟道的电位。
例如，因为当将氧化物半导体用于半导体层505时，大部分的氧化物半导体容易成为n沟道型半导体，所以只要使导电层的电位低于供应到布线516的电位，即可。
此外，在以下说明的沟槽部分的形成工序中，通过去除相邻的布线516之间的半导体层505，也可以防止相邻的布线516彼此电连接。
图20A和图20B示出在相邻的布线516之间形成沟槽部分540，并去除半导体层505的结构。图20A是示出连接到端子406的布线516的平面结构的俯视图。图20B所示的截面L1-L2相当于图20A中的点划线L1-L2所示的部分的截面。在图20A中，布线516_j连接到端子406_j，布线516_j+1连接到端子406_j+1，布线516_j+2连接到端子406_j+2。另外，可以与沟槽部分530同样地形成沟槽部分540。
在相邻的布线516_j和布线516_j+1之间形成有去除半导体层505的沟槽部分540。此外，相邻的布线516_j+1和布线516_j+2之间形成有去除半导体层505的沟槽部分540。像这样，通过在相邻的布线516之间设置去除半导体层505的沟槽部分540，可以防止相邻的布线516彼此电连接。
此外，对去除半导体层505的沟槽部分540的大小没有特别的限制，而为了确实地防止形成寄生沟道，优选将与布线516_j或布线516_j+1延伸的方向正交的方向上的沟槽部分540中的去除半导体层的部分的宽度设定为1μm以上，更优选设定为2μm以上。
接着，参照图21A至图22C说明图13所说明的EL显示装置的像素部的制造方法。注意，图21A至图22C中的截面A1-A2、截面J1-J2、截面K1-K2是沿着图13、图19(A1)、图19(A2)、图19(B1)及图19(B2)中的点划线A1-A2、J1-J2、K1-K2所示的部分的截面图。此外，在图21A至图21C、图22A至图22C中的制造方法的说明中，尤其说明将氧化物半导体用于半导体层的结构。将氧化物半导体用于半导体层的优点是如上所述那样的。
首先，在衬底500上以50nm以上且300nm以下的厚度，优选以100nm以上且200nm以下的厚度形成用作基底层501的绝缘层。作为衬底500，除了可以使用玻璃衬底、陶瓷衬底以外，还可以使用具有能够耐受本制造工序的处理温度的程度的耐热性的塑料衬底等。作为玻璃衬底，例如可以使用如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等的无碱玻璃衬底。在本实施方式中，作为衬底500使用铝硼硅酸盐玻璃。
基底层501可以由选自氮化铝、氧氮化铝、氮化硅、氧化硅、氮氧化硅或氧氮化硅中的一种或多种绝缘层的叠层形成，且具有防止来自衬底500的杂质元素扩散的功能。注意，在本说明书中，氮氧化硅是指在其组成上含氮量多于含氧量的物质，并优选在通过RBS及HFS进行测量时，作为组成范围包含5原子％以上且30原子％以下的氧；20原子％以上且55原子％以下的氮；25原子％以上且35原子％以下的硅；以及10原子％以上且30原子％以下的氢。可以适当地利用溅射法、CVD法、涂敷法、印刷法等来形成基底层501。
在本实施方式中，作为基底层501，使用氮化硅和氧化硅的叠层。具体而言，在衬底500上形成50nm厚的氮化硅，并且在该氮化硅上形成150nm厚的氧化硅。
接着，在基底层501上通过溅射法、真空蒸镀法或镀法，以100nm以上且500nm以下的厚度，优选以200nm以上且300nm以下的厚度形成导电层，通过第一光刻工序形成抗蚀剂掩模，对导电层选择性地进行蚀刻去除，从而形成栅电极502、栅电极542及布线512。
用来形成栅电极502、栅电极542及布线512的导电层可以使用钼（Mo）、钛（Ti）、钨（W）、钽（Ta）、铝（Al）、铜（Cu）、铬（Cr）、钕（Nd）、钪（Sc）等的金属材料或以上述材料为主要成分的合金材料的单层或叠层而形成。
在本实施方式中，在基底层501上作为导电层形成5nm厚的Ti层，在Ti层上作为导电层形成250nm厚的Cu层。然后，通过第一光刻工序选择性地蚀刻去除导电层，来形成栅电极502、栅电极542、布线512（参照图21A）。此外，优选将所形成的栅电极502、栅电极542、布线512的端部形成为锥形，这是因为后面层叠的绝缘层或导电层的覆盖性提高。
注意，在没有特别的说明的情况下，在本说明书中提到的光刻工序包括抗蚀剂掩模形成工序、导电层或绝缘层的蚀刻工序及抗蚀剂掩模的剥离工序。
接着，在栅电极502、栅电极542、布线512上以50nm以上且800nm以下的厚度，优选以100nm以上且600nm以下的厚度形成栅极绝缘层504。作为栅极绝缘层504，可以使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氮化铝、氧氮化铝、氮氧化铝、氧化钽、氧化镓、氧化钇、氧化镧、氧化铪、硅酸铪（HfSixOy（x>0、y>0））、导入有氮的硅酸铪、导入有氮的铝酸铪等，并可以通过等离子体CVD法或溅射法等形成。此外，栅极绝缘层504不局限于单层而可以采用不同的层的叠层。例如，也可以作为栅极绝缘层A通过等离子体CVD法形成氮化硅层（SiNy（y>0）），并在栅极绝缘层A上层叠用作栅极绝缘层B的氧化硅层（SiOx（x>0）），来形成栅极绝缘层504。
对于栅极绝缘层504的形成，除了溅射法或等离子体CVD法等之外，还可以应用使用μ波（例如，频率为2.45GHz）的高密度等离子体CVD法等的成膜方法。
在本实施方式中，作为栅极绝缘层504，使用氮化硅和氧化硅的叠层。具体而言，在栅电极502及栅电极542上形成50nm厚的氮化硅层，然后在该氮化硅上形成100nm厚的氧化硅层。
此外，作为栅极绝缘层504也可以使用包含与后面形成的氧化物半导体相同种类的成分的绝缘材料。在以不同层的叠层形成栅极绝缘层504的情况下，只要使用包含与氧化物半导体相同种类的成分的绝缘材料形成与氧化物半导体接触的层，即可。这是因为：这种材料与氧化物半导体的匹配性好，由此通过将这种材料用作栅极绝缘层504，可以保持与氧化物半导体之间的界面的良好状态。这里，“与氧化物半导体相同种类的成分”是指选自氧化物半导体的构成元素中的一种或多种元素。
具体而言，作为可以用于栅极绝缘层504的包含与后面形成的氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为选自成为四价阳离子的至少一种元素的元素的材料。
作为成为四价阳离子的元素的材料的一个例子，可以使用周期表中的第4族元素的Ti、Zr、Hf以及第14族元素的Ge。通过将上述周期表的第4族元素或第14族元素置换为IGZO中的成为三价阳离子的Ga，可以提高与构成氧化物半导体的氧的结合力，而可以获得比IGZO提高绝缘性的栅极绝缘层504。
此外，作为成为四价阳离子的元素，也可以使用镧系元素的铈（Ce），通过将Ga置换为Ce，而可以获得比IGZO提高绝缘性的栅极绝缘层504。
此外，作为可以用于栅极绝缘层504的包含与氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为钇（Y）的材料。关于钇，其小于Ga，因此可以扩大与氧的电负性的差并增强氧化物半导体中的因与氧的离子结合而产生的结合，而可以获得比IGZO提高绝缘性的栅极绝缘层504。
此外，当栅极绝缘层504具有叠层结构时，也可以层叠由包含与氧化物半导体相同种类的成分的绝缘材料构成的膜和包含与该膜的成分材料不同的材料的膜。
另外，当将氧化物半导体层用于半导体层时，为了尽可能地不使该氧化物半导体层包含氢、羟基以及水分，而作为形成氧化物半导体层之前的预处理，优选在溅射装置的预热室中对衬底500进行预热，使吸附到衬底500及栅极绝缘层504的氢、水分等的杂质脱离并进行排气。另外，设置在预热室中的排气单元优选使用低温泵。此外，还可以省略该预热处理。另外，也可以在形成栅极绝缘层504之前，与此同样地对形成到栅电极502、栅电极542及布线512的衬底500进行该预热。
用于半导体层505的氧化物半导体优选至少包含铟（In）或锌（Zn）。尤其是优选包含In及Zn。此外，作为用来降低使用该半导体层而成的晶体管的电特性的不均匀性的稳定剂，除了上述元素以外优选还包含镓（Ga）。此外，作为稳定剂优选包含锡（Sn）。另外，作为稳定剂优选包含铪（Hf）。此外，作为稳定剂优选包含铝（Al）。
此外，作为其他稳定剂，也可以包含镧系元素的镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）中的一种或多种。
例如，作为氧化物半导体，可以使用如下材料：氧化铟、氧化锡、氧化锌；二元类金属氧化物诸如In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；三元类金属氧化物诸如In-Ga-Zn类氧化物（也表示为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；或者四元类金属氧化物诸如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物等。
氧化物半导体层优选是包含In的氧化物半导体，更优选是含有In及Ga的氧化物半导体。为了使氧化物半导体层高纯度化，后面进行的脱水化或脱氢化是有效的。
在此，例如，In-Ga-Zn类氧化物是指具有铟（In）、镓（Ga）、锌（Zn）的氧化物，对In、Ga、Zn的比率没有限制。此外，也可以包含In、Ga、Zn以外的金属元素。
氧化物半导体处于单晶、多晶或非晶等状态。氧化物半导体优选是CAAC-OS。
CAAC-OS不是完全的单晶，也不是完全的非晶。CAAC-OS是在非晶相中具有结晶部的结晶-非晶混合相结构的氧化物半导体。另外，在很多情况下，该结晶部的尺寸为能够容纳在一边短于100nm的立方体内的尺寸。另外，在使用透射电子显微镜（TEM：Transmission ElectronMicroscope）观察时的图像中，包括在CAAC-OS膜中的非晶部与结晶部的边界不明确。此外，利用TEM在CAAC-OS中观察不到晶界。因此，在CAAC-OS中，起因于晶界的电子迁移率的降低得到抑制。
包括在CAAC-OS中的结晶部的c轴在平行于CAAC-OS的被形成面的法线向量或表面的法线向量的方向上一致，在从垂直于ab面的方向看时具有三角形或六角形的原子排列，且在从垂直于c轴的方向看时，金属原子排列为层状或者金属原子和氧原子排列为层状。另外，不同结晶部的a轴及b轴的方向也可以彼此不同。在本说明书中，在只记载“垂直”时，包括85°以上且95°以下的范围。另外，在只记载“平行”时，包括-5°以上且5°以下的范围。
另外，在CAAC-OS中，结晶部的分布也可以不均匀。例如，在CAAC-OS的形成过程中，在从氧化物半导体层的表面一侧进行结晶生长时，与被形成面附近相比，有时在表面附近结晶部所占的比例高。另外，通过对CAAC-OS添加杂质，有时在该杂质添加区中使结晶部非晶化。
因为包括在CAAC-OS中的结晶部的c轴在平行于CAAC-OS的被形成面的法线向量或表面的法线向量的方向上一致，所以有时根据CAAC-OS的形状（被形成面的截面形状或表面的截面形状）朝向彼此不同的方向。另外，结晶部的c轴方向是平行于形成CAAC-OS时的被形成面的法线向量或表面的法线向量的方向。通过进行成膜或在成膜之后进行加热处理等的晶化处理来形成结晶部。
使用CAAC-OS的晶体管的因照射可见光或紫外光而产生的电特性变动小。
接着，通过溅射法、蒸镀法、PCVD法、PLD法、ALD法或MBE法等形成半导体层505。
在如下条件下形成半导体层505：优选利用溅射法；将衬底温度设定为100℃以上且600℃以下，优选设定为150℃以上且550℃以下，更优选设定为200℃以上且500℃以下；采用氧气体气氛。以1nm以上且40nm以下的厚度，优选以3nm以上且20nm以下的厚度形成半导体层505。成膜时的衬底温度越高，所得到的半导体层505的杂质浓度越低。此外，使半导体层505中的原子排列有序化，实现高密度化，因此容易形成多晶或CAAC-OS。再者，通过在氧气体气氛下进行成膜，也容易形成多晶或CAAC-OS，因为在氧气体气氛中不包含稀有气体等的不需要的原子。但是，也可以采用氧气体和稀有气体的混合气氛。在此情况下，将氧气体的比例设定为30vol.％以上，优选设定为50vol.％以上，更优选设定为80vol.％以上。注意，半导体层505的厚度越薄，晶体管的短沟道效应越少。但是，若厚度过薄，则有时界面散射的影响变大而使场效应迁移率降低。
在作为半导体层505，通过溅射法形成In-Ga-Zn类氧化物材料时，优选使用原子数比为In:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4的In-Ga-Zn类氧化物靶材。通过使用具有上述原子数比的In-Ga-Zn类氧化物靶材形成半导体层505，容易形成多晶或CAAC-OS。
在本实施方式中，通过使用In-Ga-Zn类氧化物靶材的溅射法形成30nm厚的氧化物半导体层。另外，氧化物半导体层可以在稀有气体（典型的是氩）气氛下、氧气气氛下或稀有气体和氧的混合气氛下利用溅射法形成。
作为在利用溅射法制造氧化物半导体层时使用的靶材，例如使用其组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔数比]的金属氧化物靶材，形成In-Ga-Zn-O层。
作为形成氧化物半导体层时的溅射气体，优选使用去除了氢、水、羟基或氢化物等的杂质的高纯度气体。例如，当作为溅射气体使用氩时，优选的是，纯度为9N，露点为-121℃，含有H2O量为0.1ppb以下，并且含有H2量为0.5ppb以下。当作为溅射气体使用氧时，优选的是，纯度为8N，露点为-112℃，含有H2O量为1ppb以下，并且含有H2量为1ppb以下。
在被保持为减压状态的成膜室内保持衬底，且将衬底温度设定为100℃以上且600℃以下，优选设定为300℃以上且500℃以下来形成氧化物半导体层。
通过边加热衬底边进行成膜，可以降低包含在于所形成的氧化物半导体层内部的氢、水分、氢化物或氢氧化物等的杂质浓度。另外，可以减轻由于溅射带来的损伤。接着，边去除残留在成膜室内的水分边导入去除了氢及水分的溅射气体并使用上述靶材形成氧化物半导体层。
优选使用吸附型真空泵，例如，低温泵、离子泵、钛升华泵以去除残留在成膜室内的水分。另外，作为排气单元，也可以使用配备有冷阱的涡轮分子泵。在使用低温泵进行了排气的成膜室中，例如，对氢原子、水（H2O）等包含氢原子的化合物（更优选的是，还包括包含碳原子的化合物）等进行排气，因此可以降低在该成膜室中形成的氧化物半导体层所包含的杂质的浓度。
作为成膜条件的一个例子，可以采用如下条件：衬底与靶材之间的距离为100mm；压力为0.6Pa；直流（DC）电源电流为0.5kW；作为溅射气体采用氧（氧流量比率为100％）。另外，当使用脉冲直流电源时，可以减少成膜时产生的粉状物质（也称为微粒、尘屑），并且厚度分布也变均匀，所以是优选的。
接着，进行第一加热处理。通过进行该第一加热处理，可以去除氧化物半导体层中的过剩的氢（包含水和羟基）（脱水化或脱氢化），而可以降低氧化物半导体层中的杂质浓度。
在如下条件下进行第一加热处理：在减压气氛下、在氮或稀有气体等的惰性气体气氛下、在氧气体气氛下或在超干燥空气（使用CRDS（光腔衰荡光谱法）方式的露点计进行测定时的水分量是20ppm（露点换算为-55℃）以下，优选的是1ppm以下，更优选的是10ppb以下的空气）气氛下；以250℃以上且750℃以下或400℃以上且低于衬底的应变点的温度。
注意，加热处理装置不局限于电炉而可以是具备利用来自电阻发热体等的发热体的热传导或热辐射对被处理物进行加热的装置。例如，可以使用GRTA（Gas Rapid Thermal Anneal：气体快速热退火）装置、LRTA（Lamp Rapid Thermal Anneal：灯快速热退火）装置等的RTA（RapidThermal Anneal：快速热退火）装置。LRTA装置是利用从灯如卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等发射的光（电磁波）的辐射加热被处理物的装置。GRTA装置是使用高温的气体进行加热处理的装置。作为高温的气体，使用如氩等的稀有气体或如氮那样的即使进行加热处理也不与被处理物产生反应的惰性气体。
例如，作为第一加热处理可以进行GRTA，其中将衬底移动到加热到高温的惰性气体中，进行几分钟的加热，然后将衬底从加热到高温的惰性气体中取出。
当在氮或稀有气体等的惰性气体气氛下、在氧气气氛下或在超干燥空气气氛下进行加热处理时，优选的是，不使这种气氛包含水、氢等。另外，优选将导入到加热处理装置中的氮、氧或稀有气体的纯度设定为6N（99.9999％）以上，优选设定为7N（99.99999％）以上（即，将杂质浓度设定为1ppm以下，优选设定为0.1ppm以下）。
优选的是，在减压气氛下或惰性气氛下进行加热处理之后，在保持温度的情况下切换为氧化气氛，而进一步进行第一加热处理。这是因为如下缘故：当在减压气氛下或惰性气氛下进行加热处理时，可以减少氧化物半导体层中的杂质浓度，但是同时产生氧缺陷。通过在氧化气氛下进行加热处理，可以减少此时产生的氧缺陷。
像这样，在氢浓度被充分地降低而实现高纯度化并通过被供给充分的氧来降低起因于氧缺陷的能隙中的缺陷能级的氧化物半导体中，载流子浓度低于1×1012/cm3，优选低于1×1011/cm3，更优选低于1.45×1010/cm3。例如，室温（25℃）下的截止电流（在此，每单位沟道宽度（1μm）的值）为100zA（1zA（仄普托安培）为1×10-21A）以下，优选为10zA以下。在85℃下，截止电流为100zA(1×10-19A)以下，优选为10zA(1×10-20A)以下。如此，通过使用i型化（本征化）或实质上i型化的氧化物半导体，可以得到截止电流特性极为优良的第一晶体管411及第二晶体管412。
此外，具有高纯度化的氧化物半导体的晶体管的电特性诸如阈值电压、导通电流等几乎不呈现温度依赖性。此外，由于光劣化引起的晶体管特性的变动也少。
如此，具有高纯度化，且通过减少氧缺陷来实现了i型（本征）化的氧化物半导体的晶体管的电特性变动被抑制，所以该晶体管在电性上稳定。因此，可以提供具有稳定的电特性的使用氧化物半导体的可靠性高的EL显示装置。
接着，在半导体层505上形成保护层651。作为保护层651，可以使用与栅极绝缘层504同样的材料及方法而形成。
此外，当使与半导体层505接触的保护层651处于包含多量氧的状态时，可以使保护层651具有向半导体层505供应氧的供应源的功能。
在本实施方式中，作为保护层651使用200nm厚的氧化硅层。并且，通过第二光刻工序在保护层651上形成抗蚀剂掩模，选择性地去除半导体层505上的保护层651的一部分来形成开口部601、开口部602、开口部606及开口部607（参照图21B）。形成开口部601、开口部602、开口部606及开口部607之后残留的半导体层505上的保护层的截面形状为梯形或三角形，并且截面形状的下端部的锥形角θ为60°以下，优选为45°以下，更优选为30°以下。作为一个例子，在本实施方式中，通过光刻工序在氧化硅层上形成抗蚀剂掩模，选择性地进行蚀刻来将保护层651的截面形成为梯形形状，将保护层651的下端部的锥形角θ设定为30°。此外，虽然未图示，但是在本蚀刻工序中与开口部601、开口部602、开口部606及开口部607同样地形成开口部605。
在形成保护层651之后，也可以进行加热处理。在本实施方式中，在氮气气氛下以300℃进行一小时的加热处理。
此外，作为保护层651也可以使用包含与半导体层505相同种类的成分的绝缘材料。在以不同层的叠层形成保护层651的情况下，只要使用包含与氧化物半导体相同种类的成分的绝缘材料形成与氧化物半导体接触的层，即可。这是因为：这种材料与氧化物半导体的匹配性好，由此通过将这种材料用于保护层651，可以保持与氧化物半导体之间的界面的良好状态。这里，“与氧化物半导体相同种类的成分”是指选自氧化物半导体的构成元素中的一种或多种元素。
具体而言，作为可以用于保护层651的包含与氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为选自成为四价阳离子的至少一种元素的元素的材料。
作为成为四价阳离子的元素的材料的一个例子，可以使用周期表中的第4族元素的Ti、Zr、Hf以及第14族元素的Ge。通过将上述周期表的第4族元素或第14族元素置换为IGZO中的成为三价阳离子的Ga，可以提高与构成氧化物半导体的氧的结合力，而可以获得比IGZO提高绝缘性的保护层651。
此外，作为成为四价阳离子的元素，也可以使用镧系元素的铈（Ce），通过将Ga置换为Ce可以获得比IGZO提高绝缘性的保护层651。
此外，作为可以用于保护层651的包含与氧化物半导体相同种类的成分的绝缘材料，优选使用如下材料，即当作为氧化物半导体层使用包含In、Ga及Zn的氧化物材料时，将氧化物半导体所包含的元素的In、Ga及Zn中的Ga置换为钇（Y）的材料。关于钇，其电负性小于Ga，因此可以扩大与氧的电负性的差并增强氧化物半导体中的因与氧的离子结合而产生的结合，而可以获得比IGZO提高绝缘性的保护层651。
此外，当保护层651具有叠层结构时，也可以层叠由包含与氧化物半导体相同种类的成分的绝缘材料构成的膜与包含与该膜的成分材料不同的材料的膜。
此外，在用来形成开口部601、开口部602、开口部606及开口部607的由于蚀刻被露出的半导体层505的表面上杂质容易附着。上述杂质包含构成用于蚀刻的蚀刻气体或蚀刻液的元素或者存在于进行蚀刻的处理室内的元素等。作为上述杂质，具体地说，可以举出硼、氯、氟、碳、铝等。
接着，进行半导体层505及保护层651的表面的洗清处理。可以通过使用TMAH溶液等碱性溶液、水或稀氢氟酸等进行洗清处理。或者，可以通过使用氧、一氧化二氮或稀有气体（典型的是氩）的等离子体处理进行洗清处理。通过洗清处理，可以去除附着在半导体层505及保护层651的表面的上述杂质。
此外，作为用于洗清处理的稀氢氟酸，优选使用将50wt.％的氢氟酸用水稀释为100倍至100000倍的稀氢氟酸。当将稀氢氟酸用于洗清处理时，可以与半导体层505的一部分一起去除附着在半导体层505的杂质。
接着，在开口部601、开口部602、开口部606及开口部607中的半导体层505上以及在保护层651上形成用作第一电极506A、第二电极506B、第一电极546A、第二电极546B及布线516的导电层。可以通过与栅电极502相同的材料及方法形成用于第一电极506A、第二电极506B、第一电极546A、第二电极546B及布线516的导电层。此外，也可以使用导电金属氧化物形成用于第一电极506A、第二电极506B、第一电极546A、第二电极546B及布线516的导电层。作为导电金属氧化物可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟氧化锡（In2O3-SnO2，简称为ITO）、氧化铟氧化锌（In2O3-ZnO）或使上述金属氧化物材料包含氧化硅的材料。
在本实施方式中，在开口部601、开口部602、开口部606及开口部607中的半导体层505上以及在保护层651上作为导电层形成5nm厚的Ti层，并且在Ti层上形成250nm厚的Cu层。然后，通过第三光刻工序，形成抗蚀剂掩模，对导电层选择性地进行蚀刻去除，来形成第一电极506A、第二电极506B、第一电极546A、第二电极546B及布线516（参照图21C）。
接着，在第一电极506A、第二电极506B、第一电极546A、第二电极546B、保护层651及布线516上形成绝缘层507。可以使用与栅极绝缘层504或基底层501相同的材料及方法形成绝缘层507。另外，从氢、水等不容易混入的角度来看，优选通过溅射法形成。当绝缘层507包含氢时有如下忧虑：由于该氢侵入到氧化物半导体层中或该氢从氧化物半导体层中抽出氧，因此导致氧化物半导体层的低电阻化（n型化）。由此，重要的是，使用不使绝缘层507包含氢及含有氢的杂质的方法形成绝缘层507。
作为绝缘层507，典型地可以使用氧化硅、氧氮化硅、氧化铪、氧化铝、氧化镓等的无机绝缘材料。因为氧化镓是不容易带电的材料，所以可以抑制绝缘层的充电所引起的阈值电压的变动。另外，当将氧化物半导体用作半导体层505时，作为绝缘层507，也可以形成包含与氧化物半导体相同种类的成分的金属氧化物层，或者与绝缘层507层叠地形成该金属氧化物层。
在本实施方式中，作为绝缘层507，通过溅射法形成厚度为200nm的氧化硅层。将成膜时的衬底温度设定为室温以上且300℃以下，即可。在本实施方式中采用100℃。可以在稀有气体（典型的是氩）气氛下、氧气气氛下或稀有气体和氧的混合气氛下，通过溅射法形成氧化硅层。此外，作为靶材可以使用氧化硅或硅。例如，通过在包含氧的气氛下将硅用作靶材进行溅射，可以形成氧化硅层。
为了去除形成绝缘层507时的成膜室中的残留水分，优选使用吸附型的真空泵（低温泵等）。当在使用低温泵排气的成膜室中形成绝缘层507时，可以降低绝缘层507所包含的杂质的浓度。此外，作为用来去除绝缘层507的成膜室中的残留水分的排气单元，也可以使用配备有冷阱的涡轮分子泵。
作为当形成绝缘层507时使用的溅射气体，优选使用去除了氢、水、羟基或氢化物等的杂质的高纯度气体。
接着，也可以在减压气氛下、惰性气体气氛下、氧气体气氛下或超干燥空气气氛下进行第二加热处理（优选为200℃以上且600℃以下，例如250℃以上且550℃以下）。但是，在作为通过第一光刻工序或第三光刻工序形成的布线层使用Al的情况下，将加热处理的温度设定为380℃以下，优选设定为350℃以下。此外，在作为上述布线层使用Cu的情况下，将加热处理的温度设定为450℃以下。例如，也可以在氮气气氛下以450℃进行一小时的第二加热处理。通过进行第二加热处理，在氧化物半导体层的一部分（沟道形成区域）与绝缘层507接触的状态下升温，可以从包含氧的绝缘层507向半导体层505供给氧。另外，优选不在上述气氛中包含水、氢等。
接着，通过第四光刻工序形成抗蚀剂掩模，并且选择性地去除第二电极506B上的绝缘层507的一部分来形成开口部603。此外，选择性地去除第二电极546B上的绝缘层507的一部分，而形成开口部508。此外，选择性地去除栅电极542上的绝缘层507、保护层651、半导体层505及栅极绝缘层504的一部分来形成604。在截面K1-K2的布线516上的绝缘层507的一部分选择性地被去除，而形成开口部520。此外，在截面J1-J2的布线512上绝缘层507、保护层651、半导体层505及栅极绝缘层504的一部分选择性地被去除，而形成开口部519（参照图22A）。另外，虽然未图示，但是在本光刻工序中，与开口部519同样地形成沟槽部分530。因此，在沟槽部分530的侧面，绝缘层507、保护层651、半导体层505及栅极绝缘层504露出。
作为绝缘层507、保护层651、半导体层505及栅极绝缘层504的蚀刻，可以采用干蚀刻和湿蚀刻中的一方或双方。作为能够用于干蚀刻的蚀刻气体，可以使用含有氯的气体（氯类气体，例如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）、四氯化碳（CCl4）等）。
作为干蚀刻，可以使用平行平板型RIE法或ICP蚀刻法。此外，因为基底层501用来防止来自衬底500的杂质元素的扩散，所以在进行上述蚀刻时，优选调节蚀刻条件以尽量不使基底层501蚀刻。
一般而言，通过不同的光刻工序及蚀刻工序，分别进行半导体层的蚀刻和开口部的形成。但是，根据本实施方式所示的制造工序，通过一次的光刻工序及蚀刻工序，可以同时进行半导体层的蚀刻和开口部的形成。因此，不仅缩减光掩模，而且可以缩减光刻工序本身，且还可以缩减后面的蚀刻工序。也就是说，通过进行较少的光刻工序，可以以低成本高生产率地制造EL显示装置。
此外，根据本实施方式所示的制造工序，不在氧化物半导体层上直接形成光致抗蚀剂。另外，因为被绝缘层507保护氧化物半导体层的沟道形成区域，所以也在后面的光致抗蚀剂的剥离清洗工序中，水分不会附着到氧化物半导体层的沟道形成区域。从而，第一晶体管411及第二晶体管412的特性不均匀减少，而可靠性提高。
接着，在开口部603中的第二电极506B上、开口部604中的栅电极542上、开口部508中的第二电极546B上及绝缘层507上形成用作布线513、电极510、电极521及电极522的导电层。通过溅射法、真空蒸镀法等，作为用作布线513、电极510、电极521及电极522的导电层，以30nm以上且200nm以下，优选以50nm以上且100nm以下的厚度形成具有透光性的导电层（也称为透明导电层）（参照图22B）。
在本实施方式中，作为具有透光性的导电层形成80nm厚的ITO层，通过第五光刻工序形成抗蚀剂掩模，并且对具有透光性的导电层选择性地进行蚀刻来形成布线513、电极510、电极521及电极522。
布线513通过开口部603连接到第二电极506B，并通过开口部604连接到栅电极542。此外，电极510通过开口部508连接到第二电极546B。此外，电极521通过开口部519连接到布线512。另外，电极522通过开口部520连接到布线516。
另外，重要的是：在形成在端子部403及端子部404的开口部519及开口部520中，不保持使布线512及布线516露出状态，而由ITO等的氧化物导电材料覆盖布线512及布线516。因为布线512及布线516是金属层，所以如果保持使布线512及布线516露出状态，则露出表面被氧化，且与FPC等的接触电阻增大。接触电阻的增大导致从外部输入的信号的延迟或波形畸变，并且不能正确地传达来自外部的信号，因此使半导体装置的可靠性降低。通过由ITO等的氧化物导电材料覆盖布线512及布线516的露出表面，可以防止接触电阻的增大，并提高半导体装置的可靠性。
此外，通过与EL层562及电极544的材料一起适当地选择构成EL元件414的电极510的材料，可以设定从EL元件414取出的光的方向等。在本实施方式的中，说明从衬底500一侧取出光的结构。
作为具有透光性的导电层，可以使用具有透光性的导电材料诸如包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物（下面表示为ITO）、铟锌氧化物、添加有氧化硅的铟锡氧化物等。
接着，在相当于像素部的截面的A1-A2中设置用作隔壁层的材料。使用有机绝缘材料、无机绝缘材料形成用作隔壁层的材料。在隔壁层514中，通过第六光刻工序形成开口部565。开口部565形成在电极510上的用作隔壁层的材料中。此外，通过作为用作隔壁层的材料使用感光性树脂材料，可以将开口部565的侧壁的截面形状形成为有连续曲率的形状。接着，在开口部565的与电极510接触的区域中形成EL层562。接着，在EL层562上及隔壁层514上形成用作EL元件414的另一方电极的电极544（参照图22C）。
此外，通过层叠空穴注入层、空穴传输层、发光层、电子传输层及电子注入层等形成EL层562，即可。此外，当将电极510用作阳极而使用功函数大的材料时，作为EL元件414的另一方电极的电极544，使用功函数小的金属材料，即可。具体而言，作为电极544，可以使用铝和锂的合金。
根据本实施方式，可以通过比现有的技术少的光刻工序制造半导体装置，并且可以降低半导体层的劣化。因此，可以制造成本低、生产率高且可靠性良好的EL显示装置。
本实施方式可以与其他实施方式自由地组合。
实施方式3
图11A和图11B示出使用实施方式1所例示的晶体管的显示装置的一个方式。
图11A是一种面板的平面图，在该面板中利用密封剂4005将晶体管4010及液晶元件4013密封在第一衬底4001和第二衬底4006之间。图11B相当于沿着图11A的M-N的截面图。此外，在第一衬底4001上设置有沟槽部分4040。
以围绕设置在第一衬底4001上的像素部4002的方式设置有密封剂4005，并且在像素部4002上设置有第二衬底4006。因此，像素部4002与液晶层4008一起由第一衬底4001、密封剂4005以及第二衬底4006密封。
此外，第一衬底4001上的由密封剂4005围绕的区域的外侧区域中包括输入端子4020，并连接有FPC（Flexible printed circuit：柔性印刷电路）4018a、FPC4018b。FPC4018a与另外设置在不同的衬底上的信号线驱动电路4003电连接，而FPC4018b与另外设置在不同的衬底上的扫描线驱动电路4004电连接。提供到像素部4002的各种信号及电位从信号线驱动电路4003及扫描线驱动电路4004通过FPC4018a及FPC4018b被供给。
注意，对于另外制造在不同衬底上的驱动电路的连接方法没有特别的限制，而可以采用COG（Chip On Glass：玻璃上芯片）法、引线键合法、TCP（Tape Carrier Package：载带封装）法或者TAB（TapeAutomated Bonding：卷带式自动接合）法等。
此外，虽然未图示，也可以在衬底4001上使用本说明书所公开的晶体管形成信号线驱动电路4003或扫描线驱动电路4004。
作为设置在显示装置中的显示元件，可以使用液晶元件（也称为液晶显示元件）。也可以应用电子墨水等的其对比度因电作用而变化的显示媒体。
图11A和图11B所示的显示装置包括电极4015及布线4016，并且，电极4015及布线4016通过各向异性导电层4019电连接到FPC4018a所包括的端子。
电极4015由与第一电极4030相同的导电层形成，并且，布线4016由与晶体管4010的用作源极及漏极的电极相同的导电层形成。
在本实施方式中，作为晶体管4010，也可以应用实施方式1所示的晶体管。设置在像素部4002中的晶体管4010电连接到显示元件来构成显示面板。只要可以进行显示就对显示元件没有特别的限制，而可以使用各种各样的显示元件。
图11A和图11B示出作为显示元件使用液晶元件的显示装置的例子。在图11A和图11B中，作为显示元件的液晶元件4013包括第一电极4030、第二电极4031以及液晶层4008。注意，以夹持液晶层4008的方式设置有用作取向膜的绝缘层4032、绝缘层4033。另外，用作取向膜的绝缘层4032还设置在沟槽部分4040上。第二电极4031设置在第二衬底4006一侧，并且第一电极4030和第二电极4031在两者之间夹着液晶层4008而层叠。
此外，间隔物4035是在第二衬底4006上由绝缘层形成的柱状间隔物，其是为了控制液晶层4008的厚度（单元间隙）而设置的。另外，还可以使用球状间隔物。
当作为显示元件使用液晶元件时，可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手向列相、各向同性相等。
考虑到配置在像素部中的晶体管的泄漏电流等而以能够在指定期间中保持电荷的方式设定设置在液晶显示装置中的存储电容器的大小。通过将使用高纯度化的氧化物半导体的晶体管用于形成沟道区域的半导体层，设置具有各像素中的液晶电容的1/3以下，优选为1/5以下的电容的大小的存储电容器，就足够了。
在本实施方式中使用的使用高纯度化的氧化物半导体层的晶体管可以降低截止状态下的电流值（截止电流值）。因此，可以延长图像信号等的电信号的保持时间，并且，还可以延长电源导通状态下的写入间隔。因此，可以降低刷新工作的频度，所以发挥抑制耗电量的效果。此外，使用高纯度化的氧化物半导体层的晶体管即使不设置保持电容器，也可以保持施加到液晶元件的电位。
此外，通过将氧化物半导体层用于在本实施方式中使用的晶体管的半导体层，与使用非晶硅的晶体管相比，可以得到较高的场效应迁移率，所以可以进行高速驱动。因此，通过将上述晶体管用于液晶显示装置的像素部，可以提供高图像质量的图像。此外，因为也可以在同一衬底上将上述晶体管分别形成在驱动电路部及像素部，所以可以削减液晶显示装置的零部件数。
如上所述，通过应用实施方式1所例示的晶体管，可以不增加在具有晶体管的显示装置的制造工序中使用的光掩模个数而制造提高晶体管的可靠性的液晶显示装置。因此，可以制造成本低、生产率高且可靠性良好的液晶显示装置。
本实施方式可以与其他实施方式自由地组合。
实施方式4
图23A和图23B示出使用实施方式2所例示的晶体管的显示装置的一个方式。
图23A是一种面板的平面图，在该面板中利用密封剂5005将晶体管5010及EL元件5013密封在第一衬底5001和第二衬底5006之间。图23B相当于沿着图23A的M-N的截面图。此外，在第一衬底5001上设置有沟槽部分5040。
以围绕设置在第一衬底5001上的像素部5002的方式设置有密封剂5005，并且在像素部5002上设置有第二衬底5006。因此，像素部5002由第一衬底5001、密封剂5005以及第二衬底5006密封。
此外，第一衬底5001上的由密封剂5005围绕的区域的外侧区域中包括输入端子5020，并连接有FPC（Flexible printed circuit：柔性印刷电路）5018a、FPC5018b。FPC5018a与另外设置在不同的衬底上的信号线驱动电路5003电连接，而FPC5018b与另外设置在不同的衬底上的扫描线驱动电路5004电连接。提供到像素部5002的各种信号及电位从信号线驱动电路5003及扫描线驱动电路5004通过FPC5018a及FPC5018b被供给。
注意，对于另外制造在不同衬底上的驱动电路的连接方法没有特别的限制，而可以采用COG（Chip On Glass：玻璃上芯片）法、引线键合法、TCP（Tape Carrier Package：载带封装）法或者TAB（TapeAutomated Bonding：卷带式自动接合）法等。
此外，虽然未图示，也可以在衬底5001上使用本说明书所公开的晶体管形成信号线驱动电路5003或扫描线驱动电路5004。
图23A和图23B所示的显示装置包括电极5015及布线5016，并且，电极5015及布线5016通过各向异性导电层5019电连接到FPC5018a所包括的端子。
电极5015由与晶体管5010的第一电极及第二电极相同的导电层形成，并且，布线5016由与用作EL元件5013的一方电极的第一电极5030相同的导电层形成。
在本实施方式中，作为晶体管5010，也可以应用实施方式2所示的第二晶体管。设置在像素部5002中的晶体管5010电连接到显示元件来构成显示面板。
此外，图23A和图23B所示的显示装置是作为显示元件使用EL元件的例子。在图23A和图23B中，EL元件5013包括第一电极5030、第二电极5031及EL层5008。EL元件5013被设置的隔壁层5009也设置在沟槽部分5040上。
通过使用隔壁层5009填充沟槽部分5040，可以覆盖形成沟槽部分5040时被露出的半导体层及绝缘层的端部。通过采用该结构，可以保护所述的被露出的部分，因此可以提高半导体装置的可靠性。
此外，通过将氧化物半导体层用于在本实施方式中使用的晶体管的半导体层，与使用非晶硅的晶体管相比，可以得到较高的场效应迁移率，所以可以进行高速驱动。因此，通过将上述晶体管用于EL显示装置的像素部，可以提供高图像质量的图像。此外，因为也可以在同一衬底上将上述晶体管分别形成在驱动电路部及像素部，所以可以削减EL显示装置的零部件数。
如上所述，通过应用实施方式2所示的晶体管，可以不增加在具有晶体管的EL显示装置的制造工序中使用的光掩模个数而制造提高晶体管的可靠性的EL显示装置。因此，可以制造成本低、生产率高且可靠性良好的液晶显示装置。
本实施方式可以与其他实施方式自由地组合。
实施方式5
在本实施方式中，说明具备上述实施方式所示的显示装置的电子设备的例子。
图12A示出笔记本型个人计算机，该笔记本型个人计算机包括主体3001、框体3002、显示部3003以及键盘3004等。通过应用上述实施方式所示的液晶显示装置或EL显示装置，可以提供一种成本低、生产率高且可靠性高的笔记本型个人计算机。
图12B示出便携式信息终端（PDA），在主体3021中设置有显示部3023、外部接口3025以及操作按钮3024等。另外，作为操作用附属部件，具备触屏笔3022。通过应用上述实施方式所示的液晶显示装置或EL显示装置，可以提供一种成本低、生产率高且可靠性高的便携式信息终端（PDA）。
图12C示出电子书阅读器的一例。例如，电子书阅读器由两个框体，即框体2702及框体2704构成。框体2702及框体2704由轴部2712形成为一体，且可以以该轴部2712为轴进行开闭工作。通过这种结构，可以进行如纸的书籍那样的工作。
框体2702组装有显示部2705，而框体2704组装有显示部2707。显示部2705及显示部2707的结构既可以是显示连续的画面的结构，又可以是显示不同的画面的结构。通过采用显示不同的画面的结构，例如在右边的显示部（图12C中的显示部2705）中可以显示文章，而在左边的显示部（图12C中的显示部2707）中可以显示图像。通过应用上述实施方式所示的液晶显示装置或EL显示装置，可以提供一种成本低、生产率高且可靠性高的电子书阅读器。
此外，在图12C中示出框体2702具备操作部等的例子。例如，在框体2702中，具备电源端子2721、操作键2723、扬声器2725等。利用操作键2723可以翻页。另外，还可以采用在与框体的显示部同一面上设置键盘、定位装置等的结构。另外，也可以采用在框体的背面或侧面具备外部连接端子（耳机端子、USB端子等）、记录媒体插入部等的结构。再者，电子书阅读器也可以具有电子词典的功能。
此外，电子书阅读器也可以采用能够以无线的方式收发信息的结构。还可以采用以无线的方式从电子书籍的服务器购买所希望的书籍数据等，然后下载的结构。
图12D示出移动电话，由框体2800及框体2801的两个框体构成。框体2801具备显示面板2802、扬声器2803、麦克风2804、指示装置2806、拍摄装置用透镜2807、外部连接端子2808等。此外，框体2800具备对移动电话进行充电的太阳能电池单元2810、外部储存槽2811等。另外，在框体2801内组装有天线。
另外，显示面板2802具备触摸屏，在图12D中，使用虚线示出作为图像而被显示出来的多个操作键2805。另外，还安装有用来将由太阳能电池单元2810输出的电压升压到各电路所需要的电压的升压电路。
显示面板2802根据使用方式适当地改变显示的方向。另外，由于在与显示面板2802同一面上设置拍摄装置用透镜2807，所以可以实现可视电话。扬声器2803及麦克风2804不局限于音频通话，还可以进行可视通话、录音、播放等。再者，滑动框体2800和框体2801而可以处于如图12D那样的展开状态和重叠状态，所以可以实现适合于携带的小型化。
外部连接端子2808可以与AC适配器及各种电缆如USB电缆等连接，并可以进行充电及与个人计算机等的数据通信。另外，通过将记录媒体插入外部储存槽2811中，可以对应于更大量数据的保存及移动。
另外，除了上述功能之外，还可以具有红外线通信功能、电视接收功能等。通过应用上述实施方式所示的液晶显示装置或EL显示装置，可以提供一种成本低、生产率高且可靠性高的移动电话。
图12E示出数码摄像机，其由主体3051、显示部A3057、取景器3053、操作开关3054、显示部B3055以及电池3056等构成。通过应用上述实施方式所示的液晶显示装置或EL显示装置，可以提供一种可靠性高的数码摄像机。
图12F示出电视装置的一个例子。在电视装置中，框体9601安装有显示部9603。利用显示部9603可以显示图像。此外，在此示出利用支架9605支撑框体9601的结构。通过应用上述实施方式所示的液晶显示装置或EL显示装置，可以提供一种可靠性高的电视装置。
可以通过利用框体9601所具备的操作开关或另行提供的遥控操作机进行电视装置的操作。此外，也可以采用在遥控操作机中设置显示从该遥控操作机输出的信息的显示部的结构。
另外，电视装置采用具备接收机、调制解调器等的结构。可以通过利用接收机接收一般的电视广播。再者，通过调制解调器连接到有线或无线方式的通信网络，从而可以进行单向（从发送者到接收者）或双向（在发送者和接收者之间或在接收者之间等）的信息通信。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。

Claims (31)

1.一种显示装置，包括：
第一布线；
隔着第一绝缘层所述第一布线上的半导体层；
所述半导体层上并接触于所述半导体层的第二绝缘层；
所述绝缘层上的第二布线，该第二布线通过形成于所述第二绝缘层中的开口部电连接到所述半导体层；以及
电连接到所述半导体层的像素电极；
其中，所述第二绝缘层和所述半导体层重叠于所述第一布线、所述第二布线以及所述像素电极，
并且，沟槽部分横穿过所述第一布线而至少形成在所述第二绝缘层和所述半导体层中。
2.根据权利要求1所述的显示装置，其中所述半导体层包括氧化物半导体。
3.根据权利要求1所述的显示装置，还包括：
包括所述第一布线、所述半导体层、所述第一绝缘层、所述第二绝缘层、所述第二布线以及所述像素电极的像素部外侧的端部，
其中在所述端部中依次层叠所述半导体层、所述第二绝缘层和所述第二布线，
并且所述端部包括所述第二布线上并电连接到所述第二布线的电极。
4.根据权利要求1所述的显示装置，还包括：
通过形成于所述第二绝缘层中的第二开口部电连接到所述半导体层的第三布线；以及
通过形成于所述第二绝缘层中的第三开口部电连接到所述半导体层的第二像素电极，
其中所述沟槽部分形成在所述第一布线和所述第三布线之间，
并且所述像素电极和所述第二电极在两者之间夹着所述第三布线且彼此相邻。
5.一种显示装置，包括：
包括栅电极、半导体层、保护层、第一电极及第二电极的晶体管；
电连接到所述栅电极的第一布线；
电连接到所述第一电极的第二布线；
电连接到所述第二电极的像素电极；
电容布线；以及
沟槽部分，
其中，所述保护层设置在所述半导体层上并接触于所述半导体层，所述半导体层和所述保护层重叠于所述第一布线、所述第二布线、所述像素电极以及所述电容布线，
所述第一电极及所述第二电极通过形成于所述保护层中的第一开口部和第二开口部分别电连接到所述半导体层，
所述沟槽部分在所述第一布线的线宽度方向横穿过所述第一布线且在所述电容布线的线宽度方向横穿过所述电容布线而形成，
并且，在与所述第二布线延伸的方向平行的方向所述沟槽部分比所述像素电极长。
6.根据权利要求5所述的显示装置，其中所述半导体层没有设置在所述沟槽部分的底面。
7.根据权利要求5所述的显示装置，其中所述半导体层设置在所述沟槽部分的侧面。
8.根据权利要求5所述的显示装置，其中所述沟槽部分与取向膜重叠。
9.根据权利要求5所述的显示装置，其中第二沟槽部分与所述像素电极重叠。
10.根据权利要求5所述的显示装置，其中所述半导体层包括氧化物半导体。
11.根据权利要求5所述的显示装置，其中所述保护层包括氧化物绝缘材料。
12.根据权利要求11所述的显示装置，其中所述氧化物绝缘材料是在包含铟、镓及锌的氧化物中，将所述镓的一部分置换为选自钛、锆、铪和锗中的至少一种元素的材料。
13.根据权利要求5所述的显示装置，其中所述显示装置是液晶显示装置。
14.一种显示装置的制造方法，包括：
通过第一光刻工序在衬底上形成栅电极；
在所述栅电极上形成栅极绝缘层；
在所述栅极绝缘层上形成半导体层；
通过第二光刻工序在所述半导体层上形成至少包括第一开口部和第二开口部的保护层；
通过第三光刻工序在所述保护层上并通过所述第一开口部和第二开口部接触于所述半导体层的第一电极及第二电极；
在所述第一电极及所述第二电极上形成绝缘层；
通过第四光刻工序选择性地去除重叠于所述第二电极的所述绝缘层的一部分而形成开口部并且去除所述绝缘层的一部分、所述半导体层的一部分、所述栅极绝缘层的一部分而形成沟槽部分；以及
通过第五光刻工序在所述绝缘层上形成像素电极。
15.根据权利要求14所述的显示装置的制造方法，其中在所述衬底和所述栅电极之间形成基底层。
16.根据权利要求14所述的显示装置的制造方法，其中所述半导体层包括氧化物半导体。
17.根据权利要求14所述的显示装置的制造方法，还包括：
在形成所述保护层之后洗清在所述开口部中露出的所述半导体层的表面。
18.根据权利要求14所述的显示装置的制造方法，其中所述显示装置是液晶显示装置。
19.一种显示装置，包括：
第一晶体管；
第二晶体管；
电连接到所述第一晶体管的栅电极的第一布线；
电连接到所述第一晶体管的源电极和漏电极中的一方的第二布线；
电连接到所述第二晶体管的源电极和漏电极中的一方的第三布线；
使所述第一晶体管的所述源电极和所述漏电极中的另一方与所述第二晶体管的栅电极电连接的第四布线；
电连接到所述第二晶体管的所述源电极和所述漏电极中的另一方的显示元件；
形成在所述第一晶体管的所述源电极和所述漏电极中的另一方与所述第三布线重叠的区域的电容元件；以及
沟槽部分，
其中，保护层设置在所述第一晶体管及所述第二晶体管的半导体层上并接触于所述第一晶体管及所述第二晶体管的半导体层，
所述半导体层及所述保护层重叠于所述第一布线、所述第二布线、所述第三布线、所述第四布线以及所述显示元件，
所述第一晶体管及所述第二晶体管的源电极和漏电极在形成于所述保护层中的第一开口部、第二开口部、第三开口部和第四开口部中电连接到所述半导体层，
所述沟槽部分在所述第一布线的线宽度方向横穿过所述第一布线而形成，
并且，在与所述第二布线及所述第三布线延伸的方向平行的方向，所述沟槽部分在所述第二晶体管的所述栅电极的线宽度方向横穿过所述第二晶体管的所述栅电极而形成。
20.根据权利要求19所述的显示装置，其中所述半导体层没有设置在所述沟槽部分的底面。
21.根据权利要求19所述的显示装置，其中在所述半导体层设置在所述沟槽部分的侧面。
22.根据权利要求19所述的显示装置，其中所述沟槽部分与隔壁层重叠。
23.根据权利要求19所述的显示装置，其中所述显示元件的一方电极和所述第四布线使用同一层形成。
24.根据权利要求19所述的显示装置，其中所述半导体层包括氧化物半导体。
25.根据权利要求19所述的显示装置，其中所述保护层包括氧化物绝缘材料。
26.根据权利要求25所述的显示装置，其中所述氧化物绝缘材料是在包含铟、镓及锌的氧化物中，将所述镓的一部分置换为选自钛、锆、铪和锗中的至少一种元素的材料。
27.根据权利要求19所述的显示装置，其中所述显示装置是EL显示装置，并且所述显示元件是EL元件。
28.一种显示装置的制造方法，包括：
通过第一光刻工序在衬底上形成栅电极；
在所述栅电极上形成栅极绝缘层；
在所述栅极绝缘层上形成半导体层；
通过第二光刻工序在所述半导体层上形成至少包括第一开口部和第二开口部的保护层；
通过第三光刻工序在所述保护层上并通过所述第一开口部和第二开口部接触于所述半导体层的源电极及漏电极；
在所述源电极及所述漏电极上形成绝缘层；
通过第四光刻工序选择性地去除所述绝缘层的一部分而形成开口部并且去除所述绝缘层的一部分、所述半导体层的一部分、所述栅极绝缘层的一部分而形成沟槽部分；
通过第五光刻工序形成所述绝缘层上的EL元件的电极以及所述绝缘层中的所述开口部，以及
通过第六光刻工序在所述绝缘层上及所述EL元件的所述电极的一部分上形成用来按每颜色分别涂布所述EL元件的EL层的隔壁层。
29.根据权利要求28所述的显示装置的制造方法，其中在所述衬底和所述栅电极之间形成基底层。
30.根据权利要求28所述的显示装置的制造方法，其中所述半导体层包括氧化物半导体。
31.根据权利要求28所述的显示装置的制造方法，还包括：
在形成所述保护层之后洗清在所述开口部中露出的所述半导体层的表面。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867981A (zh) * 2014-02-21 2015-08-26 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
CN106688028A (zh) * 2014-09-12 2017-05-17 株式会社半导体能源研究所 显示装置
CN107689383A (zh) * 2016-08-05 2018-02-13 群创光电股份有限公司 显示装置及其制造方法
CN107871761A (zh) * 2016-09-23 2018-04-03 三星显示有限公司 显示装置及其制造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6394171B2 (ja) 2013-10-30 2018-09-26 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP6496132B2 (ja) 2013-12-02 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
TWI832717B (zh) * 2014-04-25 2024-02-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
TWI695415B (zh) 2015-03-30 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
CN108028202B (zh) * 2015-09-24 2021-05-25 夏普株式会社 半导体装置及其制造方法
US10411013B2 (en) 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US10069041B2 (en) * 2016-08-05 2018-09-04 Innolux Corporation Display apparatus and manufacturing method thereof
CN109844912B (zh) * 2016-10-19 2021-11-02 夏普株式会社 Tft基板
KR102634860B1 (ko) * 2016-11-29 2024-02-07 엘지전자 주식회사 카메라 렌즈
CN113228415B (zh) * 2018-12-12 2024-03-08 夏普株式会社 扫描天线和扫描天线的制造方法
CN110867137B (zh) * 2019-10-30 2021-07-06 深圳市华星光电半导体显示技术有限公司 显示面板的制备方法及显示面板
JP7326470B2 (ja) * 2019-11-29 2023-08-15 京セラ株式会社 表示装置
CN116097924A (zh) 2021-03-11 2023-05-09 京东方科技集团股份有限公司 阵列基板及其显示面板和显示装置

Family Cites Families (214)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3172840B2 (ja) 1992-01-28 2001-06-04 株式会社日立製作所 アクティブマトリクス基板の製造方法および液晶表示装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US6624477B1 (en) * 1992-10-09 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4131297B2 (ja) * 1997-10-24 2008-08-13 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3391343B2 (ja) * 1999-10-26 2003-03-31 日本電気株式会社 アクティブマトリクス基板及びその製造方法
JP2001281698A (ja) * 2000-03-30 2001-10-10 Advanced Display Inc 電気光学素子の製法
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002162646A (ja) 2000-09-14 2002-06-07 Sony Corp 反射型液晶表示装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
KR100796795B1 (ko) * 2001-10-22 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3989763B2 (ja) * 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004157151A (ja) * 2002-11-01 2004-06-03 Sharp Corp 表示装置用マトリクス基板およびその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7642038B2 (en) 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
TWI282969B (en) * 2004-04-29 2007-06-21 Au Optronics Corp Thin film transistor array and fabricating method thereof
KR100544144B1 (ko) 2004-05-22 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
KR100603393B1 (ko) * 2004-11-10 2006-07-20 삼성에스디아이 주식회사 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치
KR100654569B1 (ko) 2004-12-30 2006-12-05 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006261408A (ja) * 2005-03-17 2006-09-28 Ricoh Co Ltd 半導体装置及びそれを用いた画像表示装置
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR100647693B1 (ko) 2005-05-24 2006-11-23 삼성에스디아이 주식회사 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
EP2479604B1 (en) * 2005-12-05 2015-07-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
KR101192750B1 (ko) * 2005-12-30 2012-10-18 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
CN100380634C (zh) * 2006-02-07 2008-04-09 友达光电股份有限公司 像素结构的制作方法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TWI427682B (zh) * 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
KR101282404B1 (ko) * 2006-09-05 2013-07-04 삼성디스플레이 주식회사 액정 표시 장치의 제조 방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5415001B2 (ja) * 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5512930B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101092483B1 (ko) 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5292066B2 (ja) * 2007-12-05 2013-09-18 株式会社半導体エネルギー研究所 表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
WO2010004944A1 (en) * 2008-07-10 2010-01-14 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electronic device using the same
JP4909323B2 (ja) * 2008-07-25 2012-04-04 住友化学株式会社 アクティブマトリクス基板、ディスプレイパネル、表示装置およびアクティブマトリクス基板の製造方法
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101545460B1 (ko) * 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101670695B1 (ko) 2008-09-19 2016-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101874327B1 (ko) * 2008-09-19 2018-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101310473B1 (ko) * 2008-10-24 2013-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5607349B2 (ja) * 2008-12-26 2014-10-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI475616B (zh) 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101681884B1 (ko) * 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
JP2010245118A (ja) * 2009-04-01 2010-10-28 Sharp Corp 薄膜トランジスタ基板およびその製造方法
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101739154B1 (ko) * 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5685805B2 (ja) * 2009-07-23 2015-03-18 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、および電子機器
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102386147B1 (ko) 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101716918B1 (ko) 2009-07-31 2017-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR20230154098A (ko) * 2009-10-08 2023-11-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN103984176B (zh) * 2009-10-09 2016-01-20 株式会社半导体能源研究所 液晶显示装置及包括该液晶显示装置的电子设备
KR101778513B1 (ko) 2009-10-09 2017-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
KR101832698B1 (ko) * 2009-10-14 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101602251B1 (ko) * 2009-10-16 2016-03-11 삼성전자주식회사 배선 구조물 및 이의 형성 방법
KR101803554B1 (ko) 2009-10-21 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101073272B1 (ko) * 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
CN104485341A (zh) * 2009-11-06 2015-04-01 株式会社半导体能源研究所 半导体装置
KR101117642B1 (ko) * 2009-11-16 2012-03-05 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
WO2011065208A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101084183B1 (ko) 2010-01-06 2011-11-17 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조방법
US8778730B2 (en) * 2010-01-21 2014-07-15 Sharp Kabushiki Kaisha Process for production of circuit board
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
US8791463B2 (en) 2010-04-21 2014-07-29 Sharp Kabushiki Kaisha Thin-film transistor substrate
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011162104A1 (en) 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP2010232682A (ja) * 2010-06-29 2010-10-14 Mitsubishi Electric Corp 薄膜トランジスタの製造方法
US8796733B2 (en) * 2010-08-09 2014-08-05 University Of Notre Dame Du Lac Low voltage tunnel field-effect transistor (TFET) and method of making same
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
JP5806043B2 (ja) 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9142568B2 (en) 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8797487B2 (en) 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8546161B2 (en) 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
KR20180124158A (ko) * 2010-09-15 2018-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 제작 방법
US9494829B2 (en) * 2011-01-28 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and liquid crystal display device containing the same
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6059968B2 (ja) 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP6033071B2 (ja) * 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867981A (zh) * 2014-02-21 2015-08-26 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
CN111524967A (zh) * 2014-02-21 2020-08-11 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
CN106688028A (zh) * 2014-09-12 2017-05-17 株式会社半导体能源研究所 显示装置
CN106688028B (zh) * 2014-09-12 2019-10-11 株式会社半导体能源研究所 显示装置
CN107689383A (zh) * 2016-08-05 2018-02-13 群创光电股份有限公司 显示装置及其制造方法
CN107689383B (zh) * 2016-08-05 2021-06-22 群创光电股份有限公司 显示装置及其制造方法
CN107871761A (zh) * 2016-09-23 2018-04-03 三星显示有限公司 显示装置及其制造方法
CN107871761B (zh) * 2016-09-23 2023-09-01 三星显示有限公司 显示装置及其制造方法

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