JP2003523081A - 半導体構造体の製造方法 - Google Patents
半導体構造体の製造方法Info
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- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
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- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
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-
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Abstract
(57)【要約】
最初にシリコンウェハ(22)上で調整緩衝層(24)を成長させることによって、化合物半導体材料の高品質エピタキシャル層を、大きいシリコンウェハを覆うように成長させることができる。調整緩衝層は、酸化ケイ素の非晶質境界層(28)によってシリコンウェハから空間的に分離された単結晶酸化物の層である。非晶質境界層は応力を消散させ、それによって高品質単結晶酸化物調整緩衝層が成長することができる。調整緩衝層は、下層のシリコンウェハおよび上層の単結晶化合物半導体層(26)の両方に格子整合している。調整緩衝層と下層のシリコン基板との間の格子不整合は、非晶質境界層で対応している。
Description
【0001】
(技術分野)
本発明は、半導体構造の作製方法に関するものであり、より詳細には化合物半
導体構造の作製、及び単結晶化合物半導体材料を有する半導体構造体の使用に関
する。
導体構造の作製、及び単結晶化合物半導体材料を有する半導体構造体の使用に関
する。
【0002】
(背景技術)
大多数の半導体個別デバイスおよび集積回路が、少なくとも一部には安価な高
品質単結晶シリコン基板が入手可能であるため、シリコンから作製されている。
いわゆる化合物半導体材などの他の半導体材料は、シリコンより広いバンドギャ
ップおよび/または高い移動度、あるいはその材料がある種の半導体デバイスに
おいては有利なものとなる直接バンドギャップなどの物理的特性を有する。残念
ながら、化合物半導体材料はシリコンよりかなり高価であり、シリコンのような
大型のウェハは入手不可能である。最も容易に入手可能な化合物半導体材料であ
るガリウムヒ素(GaAs)は、直径約150ミリメートル(mm)以下の場合
に限って利用可能である。それとは対照的に、シリコンウェハは約300mmま
で利用可能であり、200mmウェハは広く入手可能である。150mmGaA
sウェハは、それのシリコン相当品と比較して何倍も高価なものである。他の化
合物半導体材料のウェハはさらに入手困難で、GaAsより高価である。
品質単結晶シリコン基板が入手可能であるため、シリコンから作製されている。
いわゆる化合物半導体材などの他の半導体材料は、シリコンより広いバンドギャ
ップおよび/または高い移動度、あるいはその材料がある種の半導体デバイスに
おいては有利なものとなる直接バンドギャップなどの物理的特性を有する。残念
ながら、化合物半導体材料はシリコンよりかなり高価であり、シリコンのような
大型のウェハは入手不可能である。最も容易に入手可能な化合物半導体材料であ
るガリウムヒ素(GaAs)は、直径約150ミリメートル(mm)以下の場合
に限って利用可能である。それとは対照的に、シリコンウェハは約300mmま
で利用可能であり、200mmウェハは広く入手可能である。150mmGaA
sウェハは、それのシリコン相当品と比較して何倍も高価なものである。他の化
合物半導体材料のウェハはさらに入手困難で、GaAsより高価である。
【0003】
化合物半導体材料は所望の特性を有し、しかも現在のところ高コストでバルク
で入手できる可能性が低いため、長年にわたり、異種材料上に化合物半導体材料
の薄膜を形成する試みが行われてきた。しかしながら、化合物半導体材料の最適
特性を得るには、高結晶品質の単結晶薄膜が望ましい。例えば、ゲルマニウム、
シリコンおよび各種絶縁体上に単結晶化合物半導体材料の層を成長させる試みが
行われてきた。これらの試みは、母体結晶と成長させた結晶との間の格子不整合
により、得られた化合物半導体材料薄膜が結晶品質の低いものとなったことから
奏功していない。
で入手できる可能性が低いため、長年にわたり、異種材料上に化合物半導体材料
の薄膜を形成する試みが行われてきた。しかしながら、化合物半導体材料の最適
特性を得るには、高結晶品質の単結晶薄膜が望ましい。例えば、ゲルマニウム、
シリコンおよび各種絶縁体上に単結晶化合物半導体材料の層を成長させる試みが
行われてきた。これらの試みは、母体結晶と成長させた結晶との間の格子不整合
により、得られた化合物半導体材料薄膜が結晶品質の低いものとなったことから
奏功していない。
【0004】
大面積の高品質単結晶化合物半導体材料薄膜が低コストで入手可能となると、
各種半導体デバイスがその薄膜において、化合物半導体材料のバルクウェハ上ま
たは化合物半導体材料のバルクウェハ上のそのような材料のエピタキシャル薄膜
にそのようなデバイスを作製するコストと比較して低コストで有利に製造できる
と考えられる。さらに、高品質単結晶化合物半導体材料の薄膜がシリコンウェハ
などのバルクウェハ上で実現できれば、シリコンと化合物半導体材料の両方の最
も優れた特性を利用した集積デバイス構造を得ることができると考えられる。
各種半導体デバイスがその薄膜において、化合物半導体材料のバルクウェハ上ま
たは化合物半導体材料のバルクウェハ上のそのような材料のエピタキシャル薄膜
にそのようなデバイスを作製するコストと比較して低コストで有利に製造できる
と考えられる。さらに、高品質単結晶化合物半導体材料の薄膜がシリコンウェハ
などのバルクウェハ上で実現できれば、シリコンと化合物半導体材料の両方の最
も優れた特性を利用した集積デバイス構造を得ることができると考えられる。
【0005】
従って、別の単結晶材料上に高品質単結晶化合物半導体薄膜を設けた半導体構
造体の製造方法が必要とされている。 以下、本発明を実施例および添付の図面によって説明するが、本発明はその図
面に限定されるものではなく、図面において同じ参照符号は同様の構成要素を指
す。
造体の製造方法が必要とされている。 以下、本発明を実施例および添付の図面によって説明するが、本発明はその図
面に限定されるものではなく、図面において同じ参照符号は同様の構成要素を指
す。
【0006】
当業者であれば、図中の要素は単純および明瞭とするためのものであって、必
ずしも寸法通りに描かれているわけではない。例えば、図中の要素の一部の寸法
を他の要素に対して誇張することで、本発明の実施形態の理解を深める上で役立
てることができる。
ずしも寸法通りに描かれているわけではない。例えば、図中の要素の一部の寸法
を他の要素に対して誇張することで、本発明の実施形態の理解を深める上で役立
てることができる。
【0007】
図面の詳細な説明
図1は、本発明の実施形態による半導体構造20の一部を断面図で模式的に示
している。半導体構造20には、単結晶基板22、単結晶材料を含む調整緩衝層
24および単結晶化合物半導体材料の層26がある。この文脈において、「単結
晶」という用語は、半導体業界内で一般に使用される意味を有するものとする。
その用語は、単結晶または実質的に単結晶である材料を指すものであり、シリコ
ンもしくはゲルマニウムまたはシリコンとゲルマニウムの混合物の基板および半
導体業界で一般にあるそのような材料のエピタキシャル層で通常認められるよう
な転位などの比較的少数の欠陥を有する材料を含むものである。
している。半導体構造20には、単結晶基板22、単結晶材料を含む調整緩衝層
24および単結晶化合物半導体材料の層26がある。この文脈において、「単結
晶」という用語は、半導体業界内で一般に使用される意味を有するものとする。
その用語は、単結晶または実質的に単結晶である材料を指すものであり、シリコ
ンもしくはゲルマニウムまたはシリコンとゲルマニウムの混合物の基板および半
導体業界で一般にあるそのような材料のエピタキシャル層で通常認められるよう
な転位などの比較的少数の欠陥を有する材料を含むものである。
【0008】
本発明の1実施形態によれば構造20は、基板22と調整緩衝層24との間に
位置する非晶質中間層28も有する。構造20には、調整緩衝層と化合物半導体
層26との間にテンプレート層30があってもよい。以下に詳細に説明するよう
に、テンプレート層は調整緩衝層上での化合物半導体層の成長を開始する上で役
立つ。非晶質中間層は、調整緩衝層における応力を緩和するのに役立ち、それに
よって高結晶品質の調整緩衝層が成長するのを助ける。
位置する非晶質中間層28も有する。構造20には、調整緩衝層と化合物半導体
層26との間にテンプレート層30があってもよい。以下に詳細に説明するよう
に、テンプレート層は調整緩衝層上での化合物半導体層の成長を開始する上で役
立つ。非晶質中間層は、調整緩衝層における応力を緩和するのに役立ち、それに
よって高結晶品質の調整緩衝層が成長するのを助ける。
【0009】
本発明の1実施形態によれば、基板22は単結晶半導体ウェハであり、好まし
くは直径の大きいものである。ウェハは、周期律表のIV族のものであることが
でき、好ましくはIVA族からの材料である。IV族半導体材料の例には、シリ
コン、ゲルマニウム、シリコンとゲルマニウムの混合物、シリコンと炭素の混合
物、シリコンおよびゲルマニウムおよび炭素の混合物などがある。好ましくは基
板22は、シリコンまたはゲルマニウムからなるウェハであり、最も好ましくは
半導体業界で用いられるような高品質単結晶シリコンウェハである。調整緩衝層
24は好ましくは、下層の基板上にエピタキシャル成長させた単結晶の酸化物ま
たは窒化物材料である。本発明の1実施形態によれば、非晶質中間層28は、層
24の成長時に基板22を酸化することで、基板22と成長する調整緩衝層との
間の界面で基板22上に成長させる。非晶質中間層は、他の形態では基板と緩衝
層の格子定数差のために単結晶調整緩衝層で生じると考えられる応力を緩和する
上で役立つ。本明細書で使用する場合に格子定数とは、表面の面内で測定される
セルの原子間距離を指す。そのような応力が非晶質中間層によって緩和されない
と、応力のために調整緩衝層の結晶構造に欠陥を生じる場合がある。次に、調整
緩衝層の結晶構造における欠陥によって、単結晶化合物半導体層26で高品質結
晶構造を得ることは困難になると考えられる。
くは直径の大きいものである。ウェハは、周期律表のIV族のものであることが
でき、好ましくはIVA族からの材料である。IV族半導体材料の例には、シリ
コン、ゲルマニウム、シリコンとゲルマニウムの混合物、シリコンと炭素の混合
物、シリコンおよびゲルマニウムおよび炭素の混合物などがある。好ましくは基
板22は、シリコンまたはゲルマニウムからなるウェハであり、最も好ましくは
半導体業界で用いられるような高品質単結晶シリコンウェハである。調整緩衝層
24は好ましくは、下層の基板上にエピタキシャル成長させた単結晶の酸化物ま
たは窒化物材料である。本発明の1実施形態によれば、非晶質中間層28は、層
24の成長時に基板22を酸化することで、基板22と成長する調整緩衝層との
間の界面で基板22上に成長させる。非晶質中間層は、他の形態では基板と緩衝
層の格子定数差のために単結晶調整緩衝層で生じると考えられる応力を緩和する
上で役立つ。本明細書で使用する場合に格子定数とは、表面の面内で測定される
セルの原子間距離を指す。そのような応力が非晶質中間層によって緩和されない
と、応力のために調整緩衝層の結晶構造に欠陥を生じる場合がある。次に、調整
緩衝層の結晶構造における欠陥によって、単結晶化合物半導体層26で高品質結
晶構造を得ることは困難になると考えられる。
【0010】
調整緩衝層24は好ましくは、下層の基板および上層の化合物半導体材料との
結晶適合性に関して選択される単結晶の酸化物または窒化物材料である。例えば
その材料は、基板およびその後に施される半導体材料に適合した格子構造を有す
る酸化物または窒化物であることができると考えられる。調整緩衝層に好適な材
料には、チタン酸アルカリ土類金属塩類、ジルコン酸アルカリ土類金属塩類、ハ
フニウム酸アルカリ土類金属塩類、タンタル酸アルカリ土類金属塩類、ルテニウ
ム酸アルカリ土類金属塩類、ニオブ酸アルカリ土類金属塩類、バナジウム酸アル
カリ土類金属塩類、アルカリ土類金属スズ系ペロブスカイト類、アルミン酸ラン
タン、ランタン酸化スカンジウムおよび酸化ガドリニウムなどの金属酸化物など
がある。さらに、窒化ガリウム、窒化アルミニウムおよび窒化ホウ素などの各種
窒化物も、調整緩衝層に使用可能である。これら材料のほとんどが絶縁体である
。ただし、例えばルテニウム酸ストロンチウムは導電体である。概してこれらの
材料は金属酸化物または金属窒化物であり、詳細にはその金属酸化物または窒化
物は少なくとも2種類の異なる金属元素を含むのが普通である。一部の具体的な
用途では、その金属酸化物または窒化物は3種類以上の異なる金属元素を含むこ
とができる。
結晶適合性に関して選択される単結晶の酸化物または窒化物材料である。例えば
その材料は、基板およびその後に施される半導体材料に適合した格子構造を有す
る酸化物または窒化物であることができると考えられる。調整緩衝層に好適な材
料には、チタン酸アルカリ土類金属塩類、ジルコン酸アルカリ土類金属塩類、ハ
フニウム酸アルカリ土類金属塩類、タンタル酸アルカリ土類金属塩類、ルテニウ
ム酸アルカリ土類金属塩類、ニオブ酸アルカリ土類金属塩類、バナジウム酸アル
カリ土類金属塩類、アルカリ土類金属スズ系ペロブスカイト類、アルミン酸ラン
タン、ランタン酸化スカンジウムおよび酸化ガドリニウムなどの金属酸化物など
がある。さらに、窒化ガリウム、窒化アルミニウムおよび窒化ホウ素などの各種
窒化物も、調整緩衝層に使用可能である。これら材料のほとんどが絶縁体である
。ただし、例えばルテニウム酸ストロンチウムは導電体である。概してこれらの
材料は金属酸化物または金属窒化物であり、詳細にはその金属酸化物または窒化
物は少なくとも2種類の異なる金属元素を含むのが普通である。一部の具体的な
用途では、その金属酸化物または窒化物は3種類以上の異なる金属元素を含むこ
とができる。
【0011】
非晶質界面層28は好ましくは、基板22の表面の酸化によって形成される酸
化物であり、より好ましくは酸化ケイ素で形成されている。層28の厚さは、基
板22と調整緩衝層24の間の不整合のために生じる応力を緩和する上で十分な
ものである。代表的には層28は、約0.5〜5nmの範囲の厚さを有する。
化物であり、より好ましくは酸化ケイ素で形成されている。層28の厚さは、基
板22と調整緩衝層24の間の不整合のために生じる応力を緩和する上で十分な
ものである。代表的には層28は、約0.5〜5nmの範囲の厚さを有する。
【0012】
層26の化合物半導体材料は、特定の半導体構造についての必要に応じて、I
IIA族およびVA族元素(III−V半導体化合物)、混合III−V化合物
、II族(AまたはB)およびVIA族元素(II−VI半導体化合物)ならび
に混合II−VI化合物のいずれかから選択することができる。例としては、ガ
リウムヒ素(GaAs)、ガリウムインジウムヒ素(GaInAs)、ガリウム
アルミニウムヒ素(GaAlAs)、リン化インジウム(InP)、硫化カドミ
ウム(CdS)、テルル化カドミウム水銀(CdHgTe)、セレン化亜鉛(Z
nSe)、セレン化硫化亜鉛(ZnSSe)などがある。好適なテンプレート材
料は、特定の部位で調整緩衝層24の表面に化学的に結合し、その後の化合物半
導体層26のエピタキシャル成長の核形成のための部位を提供する。テンプレー
ト30に適した材料について、以下に考察する。
IIA族およびVA族元素(III−V半導体化合物)、混合III−V化合物
、II族(AまたはB)およびVIA族元素(II−VI半導体化合物)ならび
に混合II−VI化合物のいずれかから選択することができる。例としては、ガ
リウムヒ素(GaAs)、ガリウムインジウムヒ素(GaInAs)、ガリウム
アルミニウムヒ素(GaAlAs)、リン化インジウム(InP)、硫化カドミ
ウム(CdS)、テルル化カドミウム水銀(CdHgTe)、セレン化亜鉛(Z
nSe)、セレン化硫化亜鉛(ZnSSe)などがある。好適なテンプレート材
料は、特定の部位で調整緩衝層24の表面に化学的に結合し、その後の化合物半
導体層26のエピタキシャル成長の核形成のための部位を提供する。テンプレー
ト30に適した材料について、以下に考察する。
【0013】
図2には、本発明の別の実施形態による半導体構造40の一部を断面図で示し
てある。構造40は、別の緩衝層32が調整緩衝層24と単結晶化合物半導体材
料の層26との間に配置されている以外、前述の半導体構造20と同様である。
具体的にはその別の緩衝層は、テンプレート層30と化合物半導体材料の上層と
の間に配置されている。その別の緩衝層は半導体または化合物半導体材料で形成
され、調整緩衝層の格子定数が、上層の単結晶化合物半導体材料層に十分一整合
できない場合に格子補償を提供する上で役立つ。
てある。構造40は、別の緩衝層32が調整緩衝層24と単結晶化合物半導体材
料の層26との間に配置されている以外、前述の半導体構造20と同様である。
具体的にはその別の緩衝層は、テンプレート層30と化合物半導体材料の上層と
の間に配置されている。その別の緩衝層は半導体または化合物半導体材料で形成
され、調整緩衝層の格子定数が、上層の単結晶化合物半導体材料層に十分一整合
できない場合に格子補償を提供する上で役立つ。
【0014】
以下の非限定的な説明のための実施例は、本発明の各種別途実施形態による構
造20および構造40で有用な材料の各種組み合わせを説明するものである。こ
れらの実施例は単に説明のためのものであり、本発明がこれらの説明のための実
施例に限定されるものではない。
造20および構造40で有用な材料の各種組み合わせを説明するものである。こ
れらの実施例は単に説明のためのものであり、本発明がこれらの説明のための実
施例に限定されるものではない。
【0015】
実施例1
本発明の1実施形態によれば、単結晶基板22は、(100)方向に配向した
シリコン基板である。シリコン基板は例えば、直径約200〜300mmを有す
る相補形金属酸化膜半導体(CMOS)集積回路の製造に通常使用されるような
シリコン基板であることができる。本発明のこの実施形態によれば、調整緩衝層
24はSrzBa1−zTiO3の単結晶層であり(zは0〜1の範囲である)
、非晶質中間層はシリコン基板と調整緩衝層の間の界面に形成された酸化ケイ素
(SiOx)の層である。zの値を選択して、その後に形成される層26の相当
する格子定数の1以上と相当に一致する格子定数を得るようにする。調整緩衝層
は約2〜約100ナノメートル(nm)の厚さを有することができ、好ましくは
約10nmの厚さを有する。概して、化合物半導体層を基板から分離して所望の
電気特性および光学特性を得るだけの厚さの調整緩衝層を有することが望ましい
。100nmより厚い層は、不必要にコスト上昇するが、ほとんど追加的効果は
ない。しかしながら、必要に応じてそれより厚い層を作製することができる。酸
化ケイ素の非晶質中間層は、約0.5〜5nmの厚さ、好ましくは約1.5〜2
.5nmの厚さを有することができる。
シリコン基板である。シリコン基板は例えば、直径約200〜300mmを有す
る相補形金属酸化膜半導体(CMOS)集積回路の製造に通常使用されるような
シリコン基板であることができる。本発明のこの実施形態によれば、調整緩衝層
24はSrzBa1−zTiO3の単結晶層であり(zは0〜1の範囲である)
、非晶質中間層はシリコン基板と調整緩衝層の間の界面に形成された酸化ケイ素
(SiOx)の層である。zの値を選択して、その後に形成される層26の相当
する格子定数の1以上と相当に一致する格子定数を得るようにする。調整緩衝層
は約2〜約100ナノメートル(nm)の厚さを有することができ、好ましくは
約10nmの厚さを有する。概して、化合物半導体層を基板から分離して所望の
電気特性および光学特性を得るだけの厚さの調整緩衝層を有することが望ましい
。100nmより厚い層は、不必要にコスト上昇するが、ほとんど追加的効果は
ない。しかしながら、必要に応じてそれより厚い層を作製することができる。酸
化ケイ素の非晶質中間層は、約0.5〜5nmの厚さ、好ましくは約1.5〜2
.5nmの厚さを有することができる。
【0016】
本発明のこの実施形態によれば、化合物半導体材料層26は、厚さ約1nm〜
約100ミクロメートル(μm)、好ましくは厚さ約0.5μm〜10μmのガ
リウムヒ素(GaAs)またはアルミニウムガリウムヒ素(AlGaAs)層で
ある。その厚さは、層を製造する用途によって決まる。単結晶酸化物上でのガリ
ウムヒ素またはアルミニウムガリウムヒ素のエピタキシャル成長を促進するため
、酸化層をキャッピングすることでテンプレート層を形成する。テンプレート層
は好ましくは、Ti−As、Sr−O−As、Sr−Ga−OまたはSr−Al
−Oの1〜10個の単層である。好ましい例を挙げると、Ti−AsまたはSr
−Ga−Oの1〜2個の単層が、GaAs層を良好に成長させることが明らかに
なっている。
約100ミクロメートル(μm)、好ましくは厚さ約0.5μm〜10μmのガ
リウムヒ素(GaAs)またはアルミニウムガリウムヒ素(AlGaAs)層で
ある。その厚さは、層を製造する用途によって決まる。単結晶酸化物上でのガリ
ウムヒ素またはアルミニウムガリウムヒ素のエピタキシャル成長を促進するため
、酸化層をキャッピングすることでテンプレート層を形成する。テンプレート層
は好ましくは、Ti−As、Sr−O−As、Sr−Ga−OまたはSr−Al
−Oの1〜10個の単層である。好ましい例を挙げると、Ti−AsまたはSr
−Ga−Oの1〜2個の単層が、GaAs層を良好に成長させることが明らかに
なっている。
【0017】
実施例2
本発明のさらに別の実施形態によれば、単結晶基板22は上記のシリコン基板
である。調整緩衝層は、立方相または斜方相のジルコン酸もしくはハフニウム酸
ストロンチウムもしくはバリウムの単結晶酸化物であり、酸化ケイ素の非晶質中
間層がシリコン基板と調整緩衝層との間の界面に形成されている。調整緩衝層は
、約2〜100nmの厚さを有することができ、好ましくは少なくとも5nmの
厚さを有することで十分な結晶品質および表面品質を確保するようにし、単結晶
SrZrO3、BaZrO3、SrHfO3、BaSnO3またはBaHfO3 から形成される。例えばBaZrO3の単結晶酸化物層は、約700℃の温度で
成長することができる。得られる結晶酸化物の格子構造は、基板シリコン格子構
造に関して45°回転を示す。
である。調整緩衝層は、立方相または斜方相のジルコン酸もしくはハフニウム酸
ストロンチウムもしくはバリウムの単結晶酸化物であり、酸化ケイ素の非晶質中
間層がシリコン基板と調整緩衝層との間の界面に形成されている。調整緩衝層は
、約2〜100nmの厚さを有することができ、好ましくは少なくとも5nmの
厚さを有することで十分な結晶品質および表面品質を確保するようにし、単結晶
SrZrO3、BaZrO3、SrHfO3、BaSnO3またはBaHfO3 から形成される。例えばBaZrO3の単結晶酸化物層は、約700℃の温度で
成長することができる。得られる結晶酸化物の格子構造は、基板シリコン格子構
造に関して45°回転を示す。
【0018】
これらのジルコン酸塩またはハフニウム酸塩材料から形成された調整緩衝層は
、リン化インジウム(InP)系での化合物半導体材料成長に好適である。化合
物半導体材料は例えば、厚さ約1.0nm〜10μmのリン化インジウム(In
P)またはインジウムガリウムヒ素(InGaAs)であることができる。この
構造に好適なテンプレートは、ジルコニウム−ヒ素(Zr−As)、ジルコニウ
ム−リン(Zr−P)、ハフニウム−ヒ素(Hf−As)、ハフニウム−リン(
Hf−P)、ストロンチウム−酸素−ヒ素(Sr−O−As)、ストロンチウム
−酸素−リン(Sr−O−P)、バリウム−酸素−ヒ素(Ba−O−As)、イ
ンジウム−ストロンチウム−酸素(In−Sr−O)またはバリウム−酸素−リ
ン(Ba−O−P)の1〜10個の単層であり、好ましくはこれらいずれかの材
料の1〜2個の単層である。例を挙げると、ジルコニウム酸バリウム調整緩衝層
では、表面をジルコニウムの単層1〜2層で最終層とし、次にヒ素の単層1〜2
層を成膜して、Zr−Asテンプレートを形成する。リン化インジウム系からの
化合物半導体材料の単結晶層を、テンプレート層上で成長させる。化合物半導体
材料の得られる格子構造は、調整緩衝層格子構造に関する45°回転および2.
5%未満、好ましくは約1.0%未満の(100)InPに対する格子不整合を
示す。
、リン化インジウム(InP)系での化合物半導体材料成長に好適である。化合
物半導体材料は例えば、厚さ約1.0nm〜10μmのリン化インジウム(In
P)またはインジウムガリウムヒ素(InGaAs)であることができる。この
構造に好適なテンプレートは、ジルコニウム−ヒ素(Zr−As)、ジルコニウ
ム−リン(Zr−P)、ハフニウム−ヒ素(Hf−As)、ハフニウム−リン(
Hf−P)、ストロンチウム−酸素−ヒ素(Sr−O−As)、ストロンチウム
−酸素−リン(Sr−O−P)、バリウム−酸素−ヒ素(Ba−O−As)、イ
ンジウム−ストロンチウム−酸素(In−Sr−O)またはバリウム−酸素−リ
ン(Ba−O−P)の1〜10個の単層であり、好ましくはこれらいずれかの材
料の1〜2個の単層である。例を挙げると、ジルコニウム酸バリウム調整緩衝層
では、表面をジルコニウムの単層1〜2層で最終層とし、次にヒ素の単層1〜2
層を成膜して、Zr−Asテンプレートを形成する。リン化インジウム系からの
化合物半導体材料の単結晶層を、テンプレート層上で成長させる。化合物半導体
材料の得られる格子構造は、調整緩衝層格子構造に関する45°回転および2.
5%未満、好ましくは約1.0%未満の(100)InPに対する格子不整合を
示す。
【0019】
実施例3
本発明のさらに別の実施形態によれば、シリコン基板を覆うII−VI材料の
エピタキシャル薄膜の成長に好適な構造が提供される。基板は好ましくは、上記
のシリコンウェハである。好適な調整緩衝層材料は、厚さ約2〜100nm、好
ましくは厚さ約5〜15nmのSrxBa1−xTiO3(xは0〜1である)
である。II−VI化合物半導体材料は例えば、セレン化亜鉛(ZnSe)また
はセレン化硫化亜鉛(ZnSSe)であることができる。この材料系に好適なテ
ンプレートには、亜鉛−酸素(Zn−O)の単層1〜10層、それに続く過剰の
亜鉛の単層1〜2層があり、それに続いて表面で亜鉛がセレン化されている。別
の形態として、テンプレートは例えば、ストロンチウム−硫黄(Sr−S)とそ
れに続くZnSeSであることができる。
エピタキシャル薄膜の成長に好適な構造が提供される。基板は好ましくは、上記
のシリコンウェハである。好適な調整緩衝層材料は、厚さ約2〜100nm、好
ましくは厚さ約5〜15nmのSrxBa1−xTiO3(xは0〜1である)
である。II−VI化合物半導体材料は例えば、セレン化亜鉛(ZnSe)また
はセレン化硫化亜鉛(ZnSSe)であることができる。この材料系に好適なテ
ンプレートには、亜鉛−酸素(Zn−O)の単層1〜10層、それに続く過剰の
亜鉛の単層1〜2層があり、それに続いて表面で亜鉛がセレン化されている。別
の形態として、テンプレートは例えば、ストロンチウム−硫黄(Sr−S)とそ
れに続くZnSeSであることができる。
【0020】
実施例4
本発明のこの実施形態は、図2に示した構造40の例である。基板22、単結
晶酸化物層24および単結晶化合物半導体材料層26は、実施例1に記載のもの
と同様であることができる。さらに、別の緩衝層32が、調整緩衝層の結晶格子
と単結晶半導体材料の格子の不整合によって生じると考えられる応力を軽減する
上で役立つ。緩衝層32は、リン化ガリウムヒ素(GaAsxP1−x)または
リン化インジウムガリウム(InyGa1−yP)応力補償超格子であることが
できる。リン化ガリウムヒ素超格子では、xの値は0〜1であり、リン化インジ
ウムガリウム超格子では、yの値は0〜1である。場合により、xまたはyの値
をそのように変動させることで、超格子全体にわたって下から上まで変動させて
、下層の酸化物と上層の化合物半導体材料との間の格子定数間で整合を得るよう
にする。超格子は、約50〜500nmの厚さを有することができ、好ましくは
約200〜100nmの厚さを有する。この構造に対するテンプレートは、実施
例1に記載のものと同一であることができる。別の形態として緩衝層は、厚さ1
〜50nm、好ましくは約2〜20nmの単結晶ゲルマニウム層であることがで
きる。ゲルマニウム緩衝層を用いる場合、約1単層分の厚さを有するゲルマニウ
ム−ストロンチウム(Ge−Sr)またはゲルマニウム−チタン(Ge−Ti)
のテンプレート層を用いることができる。酸化物層の形成を、ストロンチウムの
単層またはチタンの単層のいずれかによってキャッピングして、その後の単結晶
ゲルマニウム成膜用の核形成部位として働かせる。ストロンチウムまたはチタン
の単層は、ゲルマニウムの第1の単層が結合できる核形成部位を提供する。
晶酸化物層24および単結晶化合物半導体材料層26は、実施例1に記載のもの
と同様であることができる。さらに、別の緩衝層32が、調整緩衝層の結晶格子
と単結晶半導体材料の格子の不整合によって生じると考えられる応力を軽減する
上で役立つ。緩衝層32は、リン化ガリウムヒ素(GaAsxP1−x)または
リン化インジウムガリウム(InyGa1−yP)応力補償超格子であることが
できる。リン化ガリウムヒ素超格子では、xの値は0〜1であり、リン化インジ
ウムガリウム超格子では、yの値は0〜1である。場合により、xまたはyの値
をそのように変動させることで、超格子全体にわたって下から上まで変動させて
、下層の酸化物と上層の化合物半導体材料との間の格子定数間で整合を得るよう
にする。超格子は、約50〜500nmの厚さを有することができ、好ましくは
約200〜100nmの厚さを有する。この構造に対するテンプレートは、実施
例1に記載のものと同一であることができる。別の形態として緩衝層は、厚さ1
〜50nm、好ましくは約2〜20nmの単結晶ゲルマニウム層であることがで
きる。ゲルマニウム緩衝層を用いる場合、約1単層分の厚さを有するゲルマニウ
ム−ストロンチウム(Ge−Sr)またはゲルマニウム−チタン(Ge−Ti)
のテンプレート層を用いることができる。酸化物層の形成を、ストロンチウムの
単層またはチタンの単層のいずれかによってキャッピングして、その後の単結晶
ゲルマニウム成膜用の核形成部位として働かせる。ストロンチウムまたはチタン
の単層は、ゲルマニウムの第1の単層が結合できる核形成部位を提供する。
【0021】
実施例5
本実施例も、図2に示した構造40で有用な材料について説明するものである
。基板材料22、調整緩衝層24、単結晶化合物半導体材料層26およびテンプ
レート層30は、実施例2で前述のものと同一とすることができる。さらに緩衝
層32を、調整緩衝層と上層の単結晶化合物半導体材料層との間に挿入する。さ
らに別の単結晶半導体材料である緩衝層は例えば、インジウム組成が0〜約47
%で変動するインジウムガリウムヒ素(InGaAs)の傾斜層であることがで
きる。緩衝層は好ましくは、約10〜30nmの厚さを有する。緩衝層組成のG
aAsからInGaAsへの変動は、下層の単結晶酸化物材料と上層の単結晶化
合物半導体材料との間の格子整合を提供する上で役立つ。そのような緩衝層は、
調整緩衝層24と単結晶化合物半導体材料層26の間に格子不整合がある場合に
特に有利である。
。基板材料22、調整緩衝層24、単結晶化合物半導体材料層26およびテンプ
レート層30は、実施例2で前述のものと同一とすることができる。さらに緩衝
層32を、調整緩衝層と上層の単結晶化合物半導体材料層との間に挿入する。さ
らに別の単結晶半導体材料である緩衝層は例えば、インジウム組成が0〜約47
%で変動するインジウムガリウムヒ素(InGaAs)の傾斜層であることがで
きる。緩衝層は好ましくは、約10〜30nmの厚さを有する。緩衝層組成のG
aAsからInGaAsへの変動は、下層の単結晶酸化物材料と上層の単結晶化
合物半導体材料との間の格子整合を提供する上で役立つ。そのような緩衝層は、
調整緩衝層24と単結晶化合物半導体材料層26の間に格子不整合がある場合に
特に有利である。
【0022】
図1および図2について再度説明すると、基板22は単結晶シリコン基板など
の単結晶基板である。単結晶基板の結晶構造は、格子定数および格子配向を特徴
とする。同様に、調整緩衝層24も単結晶材料であり、その単結晶材料の格子は
格子定数および結晶配向を特徴とする。調整緩衝層および単結晶基板の格子定数
はかなり整合しているか、あるいは一方の結晶配向の他方の結晶配向に関する回
転で、格子定数に実質的整合が得られるようにしなければならない。この文脈に
おいて、「実質的に等しい」および「実質的に整合」という用語は、格子定数間
に十分な相似性があって、下層上に高品質の結晶層が成長可能であることを意味
する。
の単結晶基板である。単結晶基板の結晶構造は、格子定数および格子配向を特徴
とする。同様に、調整緩衝層24も単結晶材料であり、その単結晶材料の格子は
格子定数および結晶配向を特徴とする。調整緩衝層および単結晶基板の格子定数
はかなり整合しているか、あるいは一方の結晶配向の他方の結晶配向に関する回
転で、格子定数に実質的整合が得られるようにしなければならない。この文脈に
おいて、「実質的に等しい」および「実質的に整合」という用語は、格子定数間
に十分な相似性があって、下層上に高品質の結晶層が成長可能であることを意味
する。
【0023】
図3には、母体結晶と成長結晶の格子定数間の不整合の関数としての高結晶品
質の成長結晶層の達成可能な厚さの関係をグラフで表している。曲線42は、高
結晶品質材料の境界を示している。曲線42の右側領域は、多結晶である傾向を
有する層を表す。格子不整合がない場合、母体結晶上に無限に厚い高品質エピタ
キシャル層を成長させることが理論的には可能である。格子定数における不整合
が大きくなるに連れて、達成可能な高品質結晶層の厚さは急速に小さくなる。基
準点として例えば、母体結晶と成長層との間の格子定数に約2%より大きい不整
合があると、約20nmを超える単結晶エピタキシャル層を得ることはできない
。
質の成長結晶層の達成可能な厚さの関係をグラフで表している。曲線42は、高
結晶品質材料の境界を示している。曲線42の右側領域は、多結晶である傾向を
有する層を表す。格子不整合がない場合、母体結晶上に無限に厚い高品質エピタ
キシャル層を成長させることが理論的には可能である。格子定数における不整合
が大きくなるに連れて、達成可能な高品質結晶層の厚さは急速に小さくなる。基
準点として例えば、母体結晶と成長層との間の格子定数に約2%より大きい不整
合があると、約20nmを超える単結晶エピタキシャル層を得ることはできない
。
【0024】
本発明の1実施形態によれば、基板22は(100)または(111)配向単
結晶シリコンウェハであり、調整緩衝層24はチタン酸ストロンチウムバリウム
層である。これら2種類の材料間の格子定数の実質的一致は、チタン酸材料の結
晶方位をシリコン基板ウェハに関して45°だけ回転させることで得られる。非
晶質界面層24の構造における挿入層(the inclusion )、本例では酸化ケイ素
層は、母体シリコンウェハと成長チタン酸塩層との格子定数における不整合によ
って生じると考えられるチタン酸塩単結晶層での応力を低減する上で役立つ。そ
の結果、本発明の1実施形態によれば、高品質で厚い単結晶チタン酸塩層を得る
ことができる。
結晶シリコンウェハであり、調整緩衝層24はチタン酸ストロンチウムバリウム
層である。これら2種類の材料間の格子定数の実質的一致は、チタン酸材料の結
晶方位をシリコン基板ウェハに関して45°だけ回転させることで得られる。非
晶質界面層24の構造における挿入層(the inclusion )、本例では酸化ケイ素
層は、母体シリコンウェハと成長チタン酸塩層との格子定数における不整合によ
って生じると考えられるチタン酸塩単結晶層での応力を低減する上で役立つ。そ
の結果、本発明の1実施形態によれば、高品質で厚い単結晶チタン酸塩層を得る
ことができる。
【0025】
さらに図1および図2について説明すると、層26はエピタキシャル成長した
単結晶化合物半導体材料の層であり、その結晶材料も結晶格子定数および結晶配
向を特徴とする。このエピタキシャル成長層で高い結晶品質を得るには、調整緩
衝層は高い結晶品質のものでなければならない。さらに、層26において高い結
晶品質を得るには、この場合には母体結晶、単結晶調整緩衝層および成長結晶間
の結晶格子定数における実質的整合が望ましい。適切に選択された材料を用いる
と、この格子定数の実質的整合は、母体結晶の方位に関しての成長結晶の結晶方
位の回転の結果として得られる。成長結晶がガリウムヒ素、アルミニウムガリウ
ムヒ素、セレン化亜鉛またはセレン化亜鉛硫黄であり、調整緩衝層が単結晶Sr x Ba1−xTiO3である場合、その2材料の結晶格子定数の実質的一致が得
られ、成長層の結晶方位は母体単結晶酸化物の方位に関して45°だけ回転して
いる。同様に、母体材料がジルコン酸ストロンチウムもしくはバリウムまたはハ
フニウム酸ストロンチウムもしくはバリウムまたは酸化バリウムスズであり、化
合物半導体層がリン化インジウムまたはガリウムインジウムヒ素またはアルミニ
ウムインジウムヒ素である場合、成長結晶層の方位を母体酸化物結晶に関して4
5°だけ回転させることで、結晶格子定数の実質的一致を得ることができる。場
合によっては、母体酸化物と成長化合物半導体層の間の結晶半導体緩衝層を用い
て、格子定数における小さい差によって生じると考えられる成長単結晶化合物半
導体層での応力を低減することができる。それによって、成長単結晶化合物半導
体層においてより良好な結晶品質を得ることができる。
単結晶化合物半導体材料の層であり、その結晶材料も結晶格子定数および結晶配
向を特徴とする。このエピタキシャル成長層で高い結晶品質を得るには、調整緩
衝層は高い結晶品質のものでなければならない。さらに、層26において高い結
晶品質を得るには、この場合には母体結晶、単結晶調整緩衝層および成長結晶間
の結晶格子定数における実質的整合が望ましい。適切に選択された材料を用いる
と、この格子定数の実質的整合は、母体結晶の方位に関しての成長結晶の結晶方
位の回転の結果として得られる。成長結晶がガリウムヒ素、アルミニウムガリウ
ムヒ素、セレン化亜鉛またはセレン化亜鉛硫黄であり、調整緩衝層が単結晶Sr x Ba1−xTiO3である場合、その2材料の結晶格子定数の実質的一致が得
られ、成長層の結晶方位は母体単結晶酸化物の方位に関して45°だけ回転して
いる。同様に、母体材料がジルコン酸ストロンチウムもしくはバリウムまたはハ
フニウム酸ストロンチウムもしくはバリウムまたは酸化バリウムスズであり、化
合物半導体層がリン化インジウムまたはガリウムインジウムヒ素またはアルミニ
ウムインジウムヒ素である場合、成長結晶層の方位を母体酸化物結晶に関して4
5°だけ回転させることで、結晶格子定数の実質的一致を得ることができる。場
合によっては、母体酸化物と成長化合物半導体層の間の結晶半導体緩衝層を用い
て、格子定数における小さい差によって生じると考えられる成長単結晶化合物半
導体層での応力を低減することができる。それによって、成長単結晶化合物半導
体層においてより良好な結晶品質を得ることができる。
【0026】
以下の実施例は、本発明の1実施形態により、図1および図2に描いた構造な
どの半導体構造を製造する方法を示すものである。この方法は、シリコンまたは
ゲルマニウムを含む単結晶半導体基板を提供することで開始する。本発明の好ま
しい実施形態によれば、半導体基板は(100)方位を有するシリコンウェハで
ある。基板は好ましくは、軸と一致した方向または多くとも約0.50°軸から
離れた方向となっている。半導体基板の少なくとも一部は露出面を有する。ただ
し、以下に説明するように、基板の他の部分は他の構造を有することができる。
この文脈において「露出」という用語は、基板のその部分における表面が清浄化
されていて、酸化物、汚染物その他の異物を除去してあることを意味する。公知
のように、露出シリコンは非常に反応性が高く、容易に自然酸化物を形成する。
「露出」という用語は、そのような自然酸化物を包含するものである。薄い酸化
ケイ素を半導体基板上に意図的に成長させることもできる。ただし、そのような
成長酸化物は、本発明による方法には必須ではない。単結晶基板を覆う単結晶酸
化物層をエピタキシャル成長させるには、最初に自然酸化物層を除去して、下層
の基板の結晶構造を露出させなければならない。以下の方法は好ましくは、分子
ビームエピタキシー(MBE)によって行う。自然酸化物の除去は、最初にMB
E装置にてストロンチウム薄層を熱的に成膜することで行うことができる。次に
、基板を約750℃の温度まで加熱して、ストロンチウムを自然酸化ケイ素層と
反応するようにさせる。ストロンチウムは、酸化ケイ素を還元して酸化ケイ素の
ない表面が残るようにする上で役立つ。そうして得られる規則的2×1構造を示
す表面は、ストロンチウム、酸素およびケイ素を含む。規則的2×1構造は、上
側の単結晶酸化物層の規則的成長のためのテンプレートを形成する。そのテンプ
レートは、上側層の結晶成長の核を形成する上で必要な化学的および物理的特性
を提供する。
どの半導体構造を製造する方法を示すものである。この方法は、シリコンまたは
ゲルマニウムを含む単結晶半導体基板を提供することで開始する。本発明の好ま
しい実施形態によれば、半導体基板は(100)方位を有するシリコンウェハで
ある。基板は好ましくは、軸と一致した方向または多くとも約0.50°軸から
離れた方向となっている。半導体基板の少なくとも一部は露出面を有する。ただ
し、以下に説明するように、基板の他の部分は他の構造を有することができる。
この文脈において「露出」という用語は、基板のその部分における表面が清浄化
されていて、酸化物、汚染物その他の異物を除去してあることを意味する。公知
のように、露出シリコンは非常に反応性が高く、容易に自然酸化物を形成する。
「露出」という用語は、そのような自然酸化物を包含するものである。薄い酸化
ケイ素を半導体基板上に意図的に成長させることもできる。ただし、そのような
成長酸化物は、本発明による方法には必須ではない。単結晶基板を覆う単結晶酸
化物層をエピタキシャル成長させるには、最初に自然酸化物層を除去して、下層
の基板の結晶構造を露出させなければならない。以下の方法は好ましくは、分子
ビームエピタキシー(MBE)によって行う。自然酸化物の除去は、最初にMB
E装置にてストロンチウム薄層を熱的に成膜することで行うことができる。次に
、基板を約750℃の温度まで加熱して、ストロンチウムを自然酸化ケイ素層と
反応するようにさせる。ストロンチウムは、酸化ケイ素を還元して酸化ケイ素の
ない表面が残るようにする上で役立つ。そうして得られる規則的2×1構造を示
す表面は、ストロンチウム、酸素およびケイ素を含む。規則的2×1構造は、上
側の単結晶酸化物層の規則的成長のためのテンプレートを形成する。そのテンプ
レートは、上側層の結晶成長の核を形成する上で必要な化学的および物理的特性
を提供する。
【0027】
本発明の別の実施形態によれば、自然酸化ケイ素を変換することができ、低温
でMBEによって基板表面上に酸化ストロンチウムを成膜し、次にその構造を約
750℃の温度まで加熱することで、単結晶酸化物層成長のために基板表面を準
備することができる。この温度では、酸化ストロンチウムと自然酸化ケイ素との
間に固体反応が起こって、自然酸化ケイ素の還元が生じ、基板表面上に残ってい
るストロンチウム、酸素およびケイ素を有する規則的2×1構造が残る。やはり
それによって、規則的単結晶酸化物層のその後の成長のためのテンプレートが形
成される。
でMBEによって基板表面上に酸化ストロンチウムを成膜し、次にその構造を約
750℃の温度まで加熱することで、単結晶酸化物層成長のために基板表面を準
備することができる。この温度では、酸化ストロンチウムと自然酸化ケイ素との
間に固体反応が起こって、自然酸化ケイ素の還元が生じ、基板表面上に残ってい
るストロンチウム、酸素およびケイ素を有する規則的2×1構造が残る。やはり
それによって、規則的単結晶酸化物層のその後の成長のためのテンプレートが形
成される。
【0028】
本発明の1実施形態によれば、基板表面から酸化ケイ素を除去した後、基板を
400〜600℃の範囲の温度まで冷却し、チタン酸ストロンチウムの層を分子
ビームエピタキシーによってテンプレート層上に成長させる。MBE装置におけ
るシャッターを開けて、ストロンチウム、チタンおよび酸素源を露出させること
で、MBEプロセスを開始する。ストロンチウムとチタンの比は約1:1である
。酸素分圧を最初は非常に小さい値に設定して、約0.3〜0.5nm/分の速
度で化学量論的チタン酸ストロンチウムを成長させる。チタン酸ストロンチウム
の成長を開始した後、酸素の分圧を初期の小さい値より高くする。酸素の過剰圧
によって、下層の基板と成長するチタン酸ストロンチウム層との間の界面におい
て、非晶質酸化ケイ素層の成長が引き起こされる。酸化ケイ素層の成長は、成長
するチタン酸チタン酸ストロンチウム層から界面に酸素が拡散し、そこで下層基
板の表面でケイ素と酸素が反応することで生じる。チタン酸ストロンチウムは、
規則的単結晶として成長し、結晶配向は規則的2×1結晶構造に関して45°回
転している。シリコン基板と成長する結晶との間の格子定数における小さい不整
合のため、他の形態ではチタン酸ストロンチウム層に存在すると考えられる応力
は、非晶質酸化ケイ素中間層で緩和される。
400〜600℃の範囲の温度まで冷却し、チタン酸ストロンチウムの層を分子
ビームエピタキシーによってテンプレート層上に成長させる。MBE装置におけ
るシャッターを開けて、ストロンチウム、チタンおよび酸素源を露出させること
で、MBEプロセスを開始する。ストロンチウムとチタンの比は約1:1である
。酸素分圧を最初は非常に小さい値に設定して、約0.3〜0.5nm/分の速
度で化学量論的チタン酸ストロンチウムを成長させる。チタン酸ストロンチウム
の成長を開始した後、酸素の分圧を初期の小さい値より高くする。酸素の過剰圧
によって、下層の基板と成長するチタン酸ストロンチウム層との間の界面におい
て、非晶質酸化ケイ素層の成長が引き起こされる。酸化ケイ素層の成長は、成長
するチタン酸チタン酸ストロンチウム層から界面に酸素が拡散し、そこで下層基
板の表面でケイ素と酸素が反応することで生じる。チタン酸ストロンチウムは、
規則的単結晶として成長し、結晶配向は規則的2×1結晶構造に関して45°回
転している。シリコン基板と成長する結晶との間の格子定数における小さい不整
合のため、他の形態ではチタン酸ストロンチウム層に存在すると考えられる応力
は、非晶質酸化ケイ素中間層で緩和される。
【0029】
チタン酸ストロンチウム層が所望の厚さまで成長した後、単結晶チタン酸スト
ロンチウムを、所望の化合物半導体材料のエピタキシャル層のその後の成長に導
くテンプレート層でキャッピングする。次にガリウムヒ素層を成長させた後、チ
タン酸ストロンチウム単結晶層のMBE成長を、チタンの単層1〜2層、チタン
−酸素の単層1〜2層またはストロンチウム−酸素の単層1〜2層で成長を停止
させることでキャッピングすることができる。そのキャッピング層を形成した後
、ヒ素を成膜して、Ti−As結合、Ti−O−As結合またはSr−O−As
結合を形成する。これらのいずれも、ガリウムヒ素単結晶層の成膜および形成用
の適切なテンプレートを形成する。テンプレートを形成した後、ガリウムを導入
してそのヒ素と反応させ、ガリウムヒ素を形成する。別法として、ガリウムをキ
ャッピング層上に成膜してSr−O−Ga結合を形成することができ、ヒ素をガ
リウムとともに導入してGaAsを形成する。
ロンチウムを、所望の化合物半導体材料のエピタキシャル層のその後の成長に導
くテンプレート層でキャッピングする。次にガリウムヒ素層を成長させた後、チ
タン酸ストロンチウム単結晶層のMBE成長を、チタンの単層1〜2層、チタン
−酸素の単層1〜2層またはストロンチウム−酸素の単層1〜2層で成長を停止
させることでキャッピングすることができる。そのキャッピング層を形成した後
、ヒ素を成膜して、Ti−As結合、Ti−O−As結合またはSr−O−As
結合を形成する。これらのいずれも、ガリウムヒ素単結晶層の成膜および形成用
の適切なテンプレートを形成する。テンプレートを形成した後、ガリウムを導入
してそのヒ素と反応させ、ガリウムヒ素を形成する。別法として、ガリウムをキ
ャッピング層上に成膜してSr−O−Ga結合を形成することができ、ヒ素をガ
リウムとともに導入してGaAsを形成する。
【0030】
図2に示した構造は、別の緩衝層成膜段階を加えて、上記の方法によって形成
することができる。単結晶化合物半導体層の成膜前に、緩衝層をテンプレート層
を覆うように形成する。緩衝層が化合物半導体超格子である場合、そのような超
格子は、例えばMBEによって、上記のテンプレート上に成膜することができる
。それとは異なり緩衝層がゲルマニウム層の場合、上記方法の変法を行って、ス
トロンチウムまたはチタンの最終層でチタン酸ストロンチウム単結晶層をキャッ
ピングし、次にゲルマニウムを成膜して、ストロンチウムまたはチタンと反応さ
せる。次に、ゲルマニウム緩衝層をそのテンプレート上に直接成膜することがで
きる。
することができる。単結晶化合物半導体層の成膜前に、緩衝層をテンプレート層
を覆うように形成する。緩衝層が化合物半導体超格子である場合、そのような超
格子は、例えばMBEによって、上記のテンプレート上に成膜することができる
。それとは異なり緩衝層がゲルマニウム層の場合、上記方法の変法を行って、ス
トロンチウムまたはチタンの最終層でチタン酸ストロンチウム単結晶層をキャッ
ピングし、次にゲルマニウムを成膜して、ストロンチウムまたはチタンと反応さ
せる。次に、ゲルマニウム緩衝層をそのテンプレート上に直接成膜することがで
きる。
【0031】
上記の方法は、分子ビームエピタキシー法によって、シリコン基板、単結晶チ
タン酸ストロンチウム調整緩衝層および単結晶ガリウムヒ素化合物半導体層を有
する半導体構造を形成する方法を示すものである。その方法はまた、化学蒸着(
CVD)、金属有機化学蒸着(MOCVD)、移動促進エピタキシー(MEE)
、原子層エピタキシー(ALE)などの方法によっても行うことができる。さら
に、同様の方法によって、チタン酸、ジルコン酸、ハフニウム酸、タンタル酸、
バナジウム酸、ルテニウム酸およびニオブ酸のアルカリ土類金属塩、アルカリ土
類金属スズ系ペロブスカイト類、アルミン酸ランタン、ランタン酸化スカンジウ
ムならびに酸化ガドリニウムなどの他の単結晶調整緩衝層も成長させることがで
きる。さらに、MBEなどの同様の方法によって、他のIII−VおよびII−
VI単結晶化合物半導体層を、単結晶酸化物調整緩衝層を覆うように成膜するこ
とができる。
タン酸ストロンチウム調整緩衝層および単結晶ガリウムヒ素化合物半導体層を有
する半導体構造を形成する方法を示すものである。その方法はまた、化学蒸着(
CVD)、金属有機化学蒸着(MOCVD)、移動促進エピタキシー(MEE)
、原子層エピタキシー(ALE)などの方法によっても行うことができる。さら
に、同様の方法によって、チタン酸、ジルコン酸、ハフニウム酸、タンタル酸、
バナジウム酸、ルテニウム酸およびニオブ酸のアルカリ土類金属塩、アルカリ土
類金属スズ系ペロブスカイト類、アルミン酸ランタン、ランタン酸化スカンジウ
ムならびに酸化ガドリニウムなどの他の単結晶調整緩衝層も成長させることがで
きる。さらに、MBEなどの同様の方法によって、他のIII−VおよびII−
VI単結晶化合物半導体層を、単結晶酸化物調整緩衝層を覆うように成膜するこ
とができる。
【0032】
化合物半導体材料および単結晶酸化物調整緩衝層の各形態は、化合物半導体層
成長を開始するのに適切なテンプレートを用いる。例えば、調整緩衝層がジルコ
ン酸アルカリ土類金属である場合、酸化物をジルコニウム薄層によってキャッピ
ングすることができる。ジルコニウムの成膜後、ヒ素またはリンを成膜してジル
コニウムと反応させて、それぞれインジウムガリウムヒ素、インジウムアルミニ
ウムヒ素またはリン化インジウムを成膜する上での前駆体とすることができる。
同様に、単結晶酸化物調整緩衝層がハフニウム酸アルカリ土類金属塩である場合
、酸化物層をハフニウムの薄層によってキャッピングすることができる。ハフニ
ウムの成膜後、ヒ素またはリンを成膜してハフニウムと反応させて、それぞれイ
ンジウムガリウムヒ素、インジウムアルミニウムヒ素またはリン化インジウム層
の成長のための前駆体とすることができる。同様にして、チタン酸ストロンチウ
ムをストロンチウムまたはストロンチウムおよび酸素の層でキャッピングするこ
とができ、チタン酸バリウムはバリウムまたはバリウムおよび酸素の層でキャッ
ピングすることができる。これらの各成膜後、ヒ素またはリンを成膜してキャッ
ピング材料と反応させて、インジウムガリウムヒ素、インジウムアルミニウムヒ
素またはリン化インジウムからなる化合物半導体材料層の成膜用のテンプレート
を形成することができる。
成長を開始するのに適切なテンプレートを用いる。例えば、調整緩衝層がジルコ
ン酸アルカリ土類金属である場合、酸化物をジルコニウム薄層によってキャッピ
ングすることができる。ジルコニウムの成膜後、ヒ素またはリンを成膜してジル
コニウムと反応させて、それぞれインジウムガリウムヒ素、インジウムアルミニ
ウムヒ素またはリン化インジウムを成膜する上での前駆体とすることができる。
同様に、単結晶酸化物調整緩衝層がハフニウム酸アルカリ土類金属塩である場合
、酸化物層をハフニウムの薄層によってキャッピングすることができる。ハフニ
ウムの成膜後、ヒ素またはリンを成膜してハフニウムと反応させて、それぞれイ
ンジウムガリウムヒ素、インジウムアルミニウムヒ素またはリン化インジウム層
の成長のための前駆体とすることができる。同様にして、チタン酸ストロンチウ
ムをストロンチウムまたはストロンチウムおよび酸素の層でキャッピングするこ
とができ、チタン酸バリウムはバリウムまたはバリウムおよび酸素の層でキャッ
ピングすることができる。これらの各成膜後、ヒ素またはリンを成膜してキャッ
ピング材料と反応させて、インジウムガリウムヒ素、インジウムアルミニウムヒ
素またはリン化インジウムからなる化合物半導体材料層の成膜用のテンプレート
を形成することができる。
【0033】
図4には、本発明のさらに別の実施形態によるデバイス構造50を断面図で模
式的に示してある。デバイス構造50は、単結晶半導体基板52、好ましくは単
結晶シリコンウェハからなる。単結晶半導体基板52には、2つの領域53およ
び54がある。点線56によって示される電気半導体素子は領域53に形成され
る。電気素子56は、抵抗器、コンデンサ、ダイオードもしくはトランジスタな
どの能動半導体素子またはCMOS集積回路などの集積回路であることができる
。例えば、電気半導体素子56は、デジタル信号処理または別の機能を行うよう
構成されたCMOS集積回路であることができ、それにはシリコン集積回路が非
常に適している。領域53における電気半導体素子は、半導体業界で公知であっ
て広く実施されている従来の半導体処理によって形成することができる。二酸化
ケイ素層などの絶縁材料層58は電気半導体素子56を覆うように形成すること
ができる。
式的に示してある。デバイス構造50は、単結晶半導体基板52、好ましくは単
結晶シリコンウェハからなる。単結晶半導体基板52には、2つの領域53およ
び54がある。点線56によって示される電気半導体素子は領域53に形成され
る。電気素子56は、抵抗器、コンデンサ、ダイオードもしくはトランジスタな
どの能動半導体素子またはCMOS集積回路などの集積回路であることができる
。例えば、電気半導体素子56は、デジタル信号処理または別の機能を行うよう
構成されたCMOS集積回路であることができ、それにはシリコン集積回路が非
常に適している。領域53における電気半導体素子は、半導体業界で公知であっ
て広く実施されている従来の半導体処理によって形成することができる。二酸化
ケイ素層などの絶縁材料層58は電気半導体素子56を覆うように形成すること
ができる。
【0034】
領域53での半導体素子56の処理の際に形成または成膜されている場合があ
る絶縁材料58および他の層を領域54の表面から除去して、その領域に露出シ
リコン表面を得る。公知のように、露出シリコン表面は非常に反応性が高く、露
出表面上に自然酸化ケイ素層を直ちに形成することができる。バリウムまたはバ
リウムおよび酸素の層を領域54の表面上の自然酸化物層上に成膜し、酸化表面
と反応させて第1のテンプレート層(不図示)を形成する。本発明の1実施形態
によれば、分子ビームエピタキシー法によって、テンプレート層を覆うように単
結晶酸化物層60を形成する。バリウム、チタンおよび酸素などを含む反応物を
テンプレート層上に成膜して、単結晶酸化物層を形成する。成膜時において最初
に、酸素分圧を、バリウムおよびチタンが完全に反応して単結晶チタン酸バリウ
ム層60を形成する上で必要な最小値付近に維持する。次に酸素分圧を上昇させ
て、酸素過剰圧を提供し、酸素が成長する単結晶酸化物層を通って拡散できるよ
うにする。チタン酸バリウムを通って拡散する酸素は、領域54の表面でシリコ
ンと反応して、第2の領域上およびシリコン基板と単結晶酸化物の間の界面で酸
化ケイ素の非晶質層62を形成する。
る絶縁材料58および他の層を領域54の表面から除去して、その領域に露出シ
リコン表面を得る。公知のように、露出シリコン表面は非常に反応性が高く、露
出表面上に自然酸化ケイ素層を直ちに形成することができる。バリウムまたはバ
リウムおよび酸素の層を領域54の表面上の自然酸化物層上に成膜し、酸化表面
と反応させて第1のテンプレート層(不図示)を形成する。本発明の1実施形態
によれば、分子ビームエピタキシー法によって、テンプレート層を覆うように単
結晶酸化物層60を形成する。バリウム、チタンおよび酸素などを含む反応物を
テンプレート層上に成膜して、単結晶酸化物層を形成する。成膜時において最初
に、酸素分圧を、バリウムおよびチタンが完全に反応して単結晶チタン酸バリウ
ム層60を形成する上で必要な最小値付近に維持する。次に酸素分圧を上昇させ
て、酸素過剰圧を提供し、酸素が成長する単結晶酸化物層を通って拡散できるよ
うにする。チタン酸バリウムを通って拡散する酸素は、領域54の表面でシリコ
ンと反応して、第2の領域上およびシリコン基板と単結晶酸化物の間の界面で酸
化ケイ素の非晶質層62を形成する。
【0035】
本発明の1実施形態によれば、単結晶酸化物層60成膜の段階は、チタン、バ
リウム、バリウムおよび酸素、あるいはチタンおよび酸素の単層1〜10層であ
ることができる第2のテンプレート層64成膜によって終了する。次に、単結晶
化合物半導体材料層66を、分子ビームエピタキシー法によって、第2のテンプ
レート層を覆うように成膜する。層66の成膜は、テンプレート上にヒ素の層を
成膜することで開始する。この開始段階後、ガリウムおよびヒ素を成膜して単結
晶ガリウムヒ素を形成する。別法として、上記実施例でバリウムに代えてストロ
ンチウムを用いることができる。
リウム、バリウムおよび酸素、あるいはチタンおよび酸素の単層1〜10層であ
ることができる第2のテンプレート層64成膜によって終了する。次に、単結晶
化合物半導体材料層66を、分子ビームエピタキシー法によって、第2のテンプ
レート層を覆うように成膜する。層66の成膜は、テンプレート上にヒ素の層を
成膜することで開始する。この開始段階後、ガリウムおよびヒ素を成膜して単結
晶ガリウムヒ素を形成する。別法として、上記実施例でバリウムに代えてストロ
ンチウムを用いることができる。
【0036】
本発明のさらに別の実施形態によれば、点線68で示される半導体素子が化合
物半導体層66に形成されている。半導体素子68は、ガリウムヒ素その他のI
II−V化合物半導体材料デバイス作製で従来使用される処理段階によって形成
することができる。半導体素子68は、能動素子または受動素子であることがで
き、好ましくは半導体レーザ、発光ダイオード、光検知器、ヘテロ接合バイポー
ラトランジスタ(HBT)、高周波MESFETその他の化合物半導体材料の物
性を使用および利用する素子である。線70によって模式的に示される金属導線
を形成して、デバイス68とデバイス56とを電気的に結合させて、シリコン基
板に形成された少なくとも1個の素子と単結晶化合物半導体材料層に形成された
1個のデバイスを有する集積デバイスを得ることができる。例示の構造50につ
いてはシリコン基板52上に形成され、チタン酸バリウム(またはストロンチウ
ム)層60およびガリウムヒ素層66を有する構造として説明したが、本開示の
他の箇所で記載の他の基板、単結晶酸化物層および他の化合物半導体層を用いて
同様のデバイスを作製することができる。
物半導体層66に形成されている。半導体素子68は、ガリウムヒ素その他のI
II−V化合物半導体材料デバイス作製で従来使用される処理段階によって形成
することができる。半導体素子68は、能動素子または受動素子であることがで
き、好ましくは半導体レーザ、発光ダイオード、光検知器、ヘテロ接合バイポー
ラトランジスタ(HBT)、高周波MESFETその他の化合物半導体材料の物
性を使用および利用する素子である。線70によって模式的に示される金属導線
を形成して、デバイス68とデバイス56とを電気的に結合させて、シリコン基
板に形成された少なくとも1個の素子と単結晶化合物半導体材料層に形成された
1個のデバイスを有する集積デバイスを得ることができる。例示の構造50につ
いてはシリコン基板52上に形成され、チタン酸バリウム(またはストロンチウ
ム)層60およびガリウムヒ素層66を有する構造として説明したが、本開示の
他の箇所で記載の他の基板、単結晶酸化物層および他の化合物半導体層を用いて
同様のデバイスを作製することができる。
【0037】
図5には、本発明にさらに別の実施形態による半導体構造72を示してある。
構造72には、領域75および領域76を有する単結晶シリコンウェハなどの単
結晶半導体基板74などがある。点線78で模式的に示した電気素子を、半導体
業界で一般に使用される従来のシリコンデバイス処理法を用いて領域75に形成
する。上記のものと同様の方法を用いて、単結晶酸化物層80および中間非晶質
酸化シリコン層82を、基板74の領域76を覆うように形成する。テンプレー
ト層84およびその後に単結晶半導体層86を、単結晶酸化物層80を覆うよう
に形成する。本発明のさらに別の実施形態によれば、別の単結晶酸化物層88を
、層80の形成に用いた段階と同様の工程段階によって層86を覆うように形成
し、別の単結晶半導体層90を、層86の形成に用いたものと同様の工程段階に
よって単結晶酸化物層88を覆うように形成する。本発明の1実施形態によれば
、層86および90のうちの少なくとも1層を化合物半導体材料から形成する。
構造72には、領域75および領域76を有する単結晶シリコンウェハなどの単
結晶半導体基板74などがある。点線78で模式的に示した電気素子を、半導体
業界で一般に使用される従来のシリコンデバイス処理法を用いて領域75に形成
する。上記のものと同様の方法を用いて、単結晶酸化物層80および中間非晶質
酸化シリコン層82を、基板74の領域76を覆うように形成する。テンプレー
ト層84およびその後に単結晶半導体層86を、単結晶酸化物層80を覆うよう
に形成する。本発明のさらに別の実施形態によれば、別の単結晶酸化物層88を
、層80の形成に用いた段階と同様の工程段階によって層86を覆うように形成
し、別の単結晶半導体層90を、層86の形成に用いたものと同様の工程段階に
よって単結晶酸化物層88を覆うように形成する。本発明の1実施形態によれば
、層86および90のうちの少なくとも1層を化合物半導体材料から形成する。
【0038】
点線92によって示された半導体素子を、単結晶半導体層86で少なくとも部
分的に形成する。本発明の1実施形態によれば、半導体素子92は、部分的に単
結晶酸化物層88によって形成されたゲート誘電体を有する電界効果型トランジ
スタを有することができる。さらに、単結晶半導体層92を用いて、電界効果型
トランジスタのゲート電極を得ることができる。本発明の1実施形態によれば、
単結晶半導体層86をIII−V族化合物から形成し、半導体素子92は、II
I−V族素子材料に特徴的な高移動度を利用する無線周波増幅器である。本発明
のさらに別の実施形態によれば線94で模式的に示した電気配線が、素子78と
素子92を電気的に接続する。そうして構造72は、2種類の単結晶半導体材料
の特有の特性を利用する素子を集積したものである。
分的に形成する。本発明の1実施形態によれば、半導体素子92は、部分的に単
結晶酸化物層88によって形成されたゲート誘電体を有する電界効果型トランジ
スタを有することができる。さらに、単結晶半導体層92を用いて、電界効果型
トランジスタのゲート電極を得ることができる。本発明の1実施形態によれば、
単結晶半導体層86をIII−V族化合物から形成し、半導体素子92は、II
I−V族素子材料に特徴的な高移動度を利用する無線周波増幅器である。本発明
のさらに別の実施形態によれば線94で模式的に示した電気配線が、素子78と
素子92を電気的に接続する。そうして構造72は、2種類の単結晶半導体材料
の特有の特性を利用する素子を集積したものである。
【0039】
より具体的な例として、他の集積回路およびシステムを図6〜18に示してあ
る。図6には、信号送受信手段101、集積回路102、出力ユニット103お
よび入力ユニット104を有する通信デバイス100の一部を示す単純化したブ
ロック図がある。信号送受信手段の例には、アンテナ、モデムあるいは情報また
はデータを外部ユニットと送受信することが可能な他の手段などがある。本明細
書で使用する場合に送受信という表現は、信号送受信手段が通信デバイスからの
信号の受信のみ、それへの送信のみまたはそれとの送受信を行うことができるこ
とを示すのに用いられる。出力ユニット103には、表示装置、モニター、スピ
ーカーなどがあり得る。入力装置には、マイクロホン、キーボードなどがあり得
る。留意すべき点として、別の実施形態において、出力ユニット103および入
力ユニット104をメモリなどの単一のユニットに代えることが可能であると考
えられる。メモリには、ランダムアクセスメモリーまたはハードディスク、フラ
ッシュメモリーカードまたはモジュールなどの不揮発性メモリなどがあり得る。
る。図6には、信号送受信手段101、集積回路102、出力ユニット103お
よび入力ユニット104を有する通信デバイス100の一部を示す単純化したブ
ロック図がある。信号送受信手段の例には、アンテナ、モデムあるいは情報また
はデータを外部ユニットと送受信することが可能な他の手段などがある。本明細
書で使用する場合に送受信という表現は、信号送受信手段が通信デバイスからの
信号の受信のみ、それへの送信のみまたはそれとの送受信を行うことができるこ
とを示すのに用いられる。出力ユニット103には、表示装置、モニター、スピ
ーカーなどがあり得る。入力装置には、マイクロホン、キーボードなどがあり得
る。留意すべき点として、別の実施形態において、出力ユニット103および入
力ユニット104をメモリなどの単一のユニットに代えることが可能であると考
えられる。メモリには、ランダムアクセスメモリーまたはハードディスク、フラ
ッシュメモリーカードまたはモジュールなどの不揮発性メモリなどがあり得る。
【0040】
集積回路は通常、連続基板上またはその基板内に分離できない形で合体してい
る少なくとも2種類の回路要素(例:トランジスタ、ダイオード、抵抗器、コン
デンサなど)の組み合わせである。集積回路102には、化合物半導体部102
2、バイポーラ部1024およびMOS部1026などがある。化合物半導体部
1022には、少なくとも一部が化合物半導体材料内に形成された電気素子など
がある。化合物半導体部1022内のトランジスタおよび他の電気素子は、少な
くとも約0.8GHzの無線周波数で信号を処理することができる。他の実施形
態では、信号はそれより低いまたは高い周波数である場合があると考えられる。
例えば、インジウムガリウムヒ素などの一部の材料は、約27GHzの無線周波
数信号で信号を処理することができる。
る少なくとも2種類の回路要素(例:トランジスタ、ダイオード、抵抗器、コン
デンサなど)の組み合わせである。集積回路102には、化合物半導体部102
2、バイポーラ部1024およびMOS部1026などがある。化合物半導体部
1022には、少なくとも一部が化合物半導体材料内に形成された電気素子など
がある。化合物半導体部1022内のトランジスタおよび他の電気素子は、少な
くとも約0.8GHzの無線周波数で信号を処理することができる。他の実施形
態では、信号はそれより低いまたは高い周波数である場合があると考えられる。
例えば、インジウムガリウムヒ素などの一部の材料は、約27GHzの無線周波
数信号で信号を処理することができる。
【0041】
化合物半導体部1022はさらに、送受切換器10222、無線周波−ベース
バンド変換器10224(復調手段または復調回路)、ベースバンド−無線周波
変換器10226(復調手段または復調回路)、パワー増幅器10228および
アイソレータ10229を有する。バイポーラ部1024およびMOS部102
6は代表的には、IV族半導体材料で形成されている。バイポーラ部1024に
は、受信増幅器10242、アナログ−デジタル変換器10244、デジタル−
アナログ変換器10246および送信増幅器10248がある。MOS部102
6には、デジタル信号処理手段10262がある。そのような手段の例には、モ
トローラ(Motorola)DSP566xx(Motorola, Incorporated, Schaumburg
, Illinois)およびテキサス・インスツルーメンツ(Texas Instruments )TM
S320C54x(Texas Instruments, Dallas, Texas)類のデジタル信号処理
装置などの市場で入手可能な一般のDSPコアなどがある。このデジタル信号処
理手段10262には代表的には、相補型MOS(CMOS)トランジスタなら
びにアナログ−デジタル変換器およびデジタル−アナログ変換器などがある。明
らかに、集積回路102には他の電気素子がある。
バンド変換器10224(復調手段または復調回路)、ベースバンド−無線周波
変換器10226(復調手段または復調回路)、パワー増幅器10228および
アイソレータ10229を有する。バイポーラ部1024およびMOS部102
6は代表的には、IV族半導体材料で形成されている。バイポーラ部1024に
は、受信増幅器10242、アナログ−デジタル変換器10244、デジタル−
アナログ変換器10246および送信増幅器10248がある。MOS部102
6には、デジタル信号処理手段10262がある。そのような手段の例には、モ
トローラ(Motorola)DSP566xx(Motorola, Incorporated, Schaumburg
, Illinois)およびテキサス・インスツルーメンツ(Texas Instruments )TM
S320C54x(Texas Instruments, Dallas, Texas)類のデジタル信号処理
装置などの市場で入手可能な一般のDSPコアなどがある。このデジタル信号処
理手段10262には代表的には、相補型MOS(CMOS)トランジスタなら
びにアナログ−デジタル変換器およびデジタル−アナログ変換器などがある。明
らかに、集積回路102には他の電気素子がある。
【0042】
ある動作モードにおいて、通信デバイス100は、信号送受信手段101の一
部であるアンテナからの信号を受信する。信号は送受切換器10227を通って
、無線周波−ベースバンド変換器10224へ送られる。アナログデータその他
の情報が受信増幅器10224によって増幅され、デジタル信号処理手段102
62に送られる。デジタル信号処理手段10262がその情報その他のデータを
処理した後、処理済み情報その他のデータは出力ユニット103に送られる。通
信デバイスがページャの場合、出力ユニットは表示装置であることができる。通
信デバイスがセルラ電話の場合、出力ユニット103はスピーカー、表示装置ま
たはその両方を有することができる。
部であるアンテナからの信号を受信する。信号は送受切換器10227を通って
、無線周波−ベースバンド変換器10224へ送られる。アナログデータその他
の情報が受信増幅器10224によって増幅され、デジタル信号処理手段102
62に送られる。デジタル信号処理手段10262がその情報その他のデータを
処理した後、処理済み情報その他のデータは出力ユニット103に送られる。通
信デバイスがページャの場合、出力ユニットは表示装置であることができる。通
信デバイスがセルラ電話の場合、出力ユニット103はスピーカー、表示装置ま
たはその両方を有することができる。
【0043】
データその他の情報は、反対方向で通信デバイス100から送信することがで
きる。データその他の情報は、入力ユニット104を通って入る。セルラ電話で
は、それにはマイクロホンまたはキーボードなどがあると考えられる。情報その
他のデータは次に、デジタル信号処理手段10262を用いて処理される.処理
後、信号をデジタル−アナログ変換器10246を用いて変換する。変換した信
号を送信増幅器10248によって増幅する。増幅信号をベースバンド−無線周
波変換器10226によって復調し、パワー増幅器10228によってさらに増
幅する。増幅RF信号はアイソレータ10229および送受切換器10222を
通ってアンテナへ送られる。
きる。データその他の情報は、入力ユニット104を通って入る。セルラ電話で
は、それにはマイクロホンまたはキーボードなどがあると考えられる。情報その
他のデータは次に、デジタル信号処理手段10262を用いて処理される.処理
後、信号をデジタル−アナログ変換器10246を用いて変換する。変換した信
号を送信増幅器10248によって増幅する。増幅信号をベースバンド−無線周
波変換器10226によって復調し、パワー増幅器10228によってさらに増
幅する。増幅RF信号はアイソレータ10229および送受切換器10222を
通ってアンテナへ送られる。
【0044】
通信デバイス100の先行技術の実施形態は、少なくとも2個の別個の集積回
路を有するものと考えられ、一つは化合物半導体部1022用であり、一つはM
OS部1026用である。バイポーラ部1024は、MOS部1026と同じ集
積回路上にあることができるか、あるいはさらに別の集積回路上にあってもよい
と考えられる。本発明の1実施形態では、これら3つの部分全てを、単一の集積
回路内に形成することができる。全てのトランジスタが単一の集積回路上にある
ことができることから、通信デバイスは大幅に小型化することができ、通信デバ
イスの携帯性を大幅に高めることができる。
路を有するものと考えられ、一つは化合物半導体部1022用であり、一つはM
OS部1026用である。バイポーラ部1024は、MOS部1026と同じ集
積回路上にあることができるか、あるいはさらに別の集積回路上にあってもよい
と考えられる。本発明の1実施形態では、これら3つの部分全てを、単一の集積
回路内に形成することができる。全てのトランジスタが単一の集積回路上にある
ことができることから、通信デバイスは大幅に小型化することができ、通信デバ
イスの携帯性を大幅に高めることができる。
【0045】
次に、図7〜11に示した、集積回路102の一部の例を形成する方法に注目
する。図7では、化合物半導体部1022、バイポーラ部1024およびMOS
部1026を有するp型ドープ単結晶シリコン基板110が提供される。バイポ
ーラ部内では、単結晶シリコン基板がドープされて、N+埋込領域1102を形
成している。次に、埋込領域1102および基板110上に、少量p型ドープエ
ピタキシャル単結晶シリコン層1104を形成する。次にドーピング段階を行っ
て、N+埋込領域1102上に少量n型ドープドリフト領域1117を形成する
。このドーピング段階によって、バイポーラ領域1024の断面内の少量p型エ
ピタキシャル層の不純物型が少量n型単結晶シリコン領域に変換される。次に、
電界絶縁領域1106をバイポーラ部1024とMOS部1026の間に形成す
る。ゲート誘電体層1110を、MOS部1026内のエピタキシャル層110
4の一部の上に形成し、次にゲート電極1112をゲート誘電体層1110上に
形成する。側壁スペーサー1115を、ゲート電極1112およびゲート誘電体
層1110の垂直側面方向に形成する。
する。図7では、化合物半導体部1022、バイポーラ部1024およびMOS
部1026を有するp型ドープ単結晶シリコン基板110が提供される。バイポ
ーラ部内では、単結晶シリコン基板がドープされて、N+埋込領域1102を形
成している。次に、埋込領域1102および基板110上に、少量p型ドープエ
ピタキシャル単結晶シリコン層1104を形成する。次にドーピング段階を行っ
て、N+埋込領域1102上に少量n型ドープドリフト領域1117を形成する
。このドーピング段階によって、バイポーラ領域1024の断面内の少量p型エ
ピタキシャル層の不純物型が少量n型単結晶シリコン領域に変換される。次に、
電界絶縁領域1106をバイポーラ部1024とMOS部1026の間に形成す
る。ゲート誘電体層1110を、MOS部1026内のエピタキシャル層110
4の一部の上に形成し、次にゲート電極1112をゲート誘電体層1110上に
形成する。側壁スペーサー1115を、ゲート電極1112およびゲート誘電体
層1110の垂直側面方向に形成する。
【0046】
p型不純物をドリフト領域1117に導入して、能動型または内因性ベース領
域1114を形成する。次に、バイポーラ部1024内にn型深部コレクター領
域1108を形成して、埋込領域1102への電気的接続ができるようにする。
選択的n型ドーピングを行って、N+ドープ領域1116およびエミッター領域
1120を形成する。N+ドープ領域1116は、ゲート電極1112の隣接す
る側面に沿って層1104内に形成し、MOSトランジスタ用のソース、ドレー
ンまたはソース/ドレーン領域になる。N+ドープ領域1116およびエミッタ
ー領域1120は、少なくとも原子1×1019個/cm3のドーピング濃度を
有することで、オーム接触を形成できるようにする。p型ドープ領域を形成して
、P+型ドープ領域である不活性または外因性ベース領域1118を形成する(
少なくとも原子1×1019個/cm3のドーピング濃度)。
域1114を形成する。次に、バイポーラ部1024内にn型深部コレクター領
域1108を形成して、埋込領域1102への電気的接続ができるようにする。
選択的n型ドーピングを行って、N+ドープ領域1116およびエミッター領域
1120を形成する。N+ドープ領域1116は、ゲート電極1112の隣接す
る側面に沿って層1104内に形成し、MOSトランジスタ用のソース、ドレー
ンまたはソース/ドレーン領域になる。N+ドープ領域1116およびエミッタ
ー領域1120は、少なくとも原子1×1019個/cm3のドーピング濃度を
有することで、オーム接触を形成できるようにする。p型ドープ領域を形成して
、P+型ドープ領域である不活性または外因性ベース領域1118を形成する(
少なくとも原子1×1019個/cm3のドーピング濃度)。
【0047】
上記の実施形態では、井戸領域、閾値調節注入、チャンネルパンチスルー防止
注入、電界パンチスルー防止注入ならびに各種遮蔽層の形成などのいくつかの処
理段階を行っているが、それについては説明はなく、それ以上の説明もない。工
程のこの段階までのデバイスの形成は、従来の段階を用いて行う。説明したよう
に、標準的なN−チャンネルMOSトランジスタがMOS領域1026内に形成
されており、垂直NPNバイポーラトランジスタがバイポーラ部1024内に形
成されている。この時点で、化合物半導体部1022内には回路機構は形成され
ていない。
注入、電界パンチスルー防止注入ならびに各種遮蔽層の形成などのいくつかの処
理段階を行っているが、それについては説明はなく、それ以上の説明もない。工
程のこの段階までのデバイスの形成は、従来の段階を用いて行う。説明したよう
に、標準的なN−チャンネルMOSトランジスタがMOS領域1026内に形成
されており、垂直NPNバイポーラトランジスタがバイポーラ部1024内に形
成されている。この時点で、化合物半導体部1022内には回路機構は形成され
ていない。
【0048】
集積回路のバイポーラ部およびMOS部の処理時に形成された層を全て、化合
物半導体部1022の表面から除去する。そうして、例えば上記のような方法で
その部分についての後の処理に備えて、露出シリコン表面を得る。
物半導体部1022の表面から除去する。そうして、例えば上記のような方法で
その部分についての後の処理に備えて、露出シリコン表面を得る。
【0049】
次に図8に示したように、調整緩衝層124を基板110上に形成する。調整
緩衝層は、部分1022も適切に製造された(すなわち適切なテンプレート層を
有する)露出シリコン表面上の単結晶層として形成される。しかしながら部分1
024および1026上に形成される層124の部分は、単結晶ではない材料上
に形成されることから多結晶または非晶質である場合があり、従って単結晶成長
の核を形成しない。調整緩衝層124は代表的には単結晶金属酸化物または窒化
物層であり、代表的に約2〜100nmの範囲の厚さを有する。ある特定の実施
形態では、調整緩衝層は厚さ約5〜15nmである。調整緩衝層形成の際、非晶
質中間層122が、集積回路102の最上のシリコン表面に沿って形成される。
この非晶質中間層122には代表的にはケイ素の酸化物があり、厚さは約1〜5
nmの範囲である。ある特定の実施形態では、厚さは約2nmである。調整緩衝
層124および非晶質中間層122の形成後、テンプレート層126を形成し、
それは材料の単層約1〜10層の範囲の厚さを有する。ある特定の実施形態にお
いてその材料には、チタン−ヒ素、ストロンチウム−酸素−ヒ素または図1〜5
に関して前述したものと同様の他の材料などがある。
緩衝層は、部分1022も適切に製造された(すなわち適切なテンプレート層を
有する)露出シリコン表面上の単結晶層として形成される。しかしながら部分1
024および1026上に形成される層124の部分は、単結晶ではない材料上
に形成されることから多結晶または非晶質である場合があり、従って単結晶成長
の核を形成しない。調整緩衝層124は代表的には単結晶金属酸化物または窒化
物層であり、代表的に約2〜100nmの範囲の厚さを有する。ある特定の実施
形態では、調整緩衝層は厚さ約5〜15nmである。調整緩衝層形成の際、非晶
質中間層122が、集積回路102の最上のシリコン表面に沿って形成される。
この非晶質中間層122には代表的にはケイ素の酸化物があり、厚さは約1〜5
nmの範囲である。ある特定の実施形態では、厚さは約2nmである。調整緩衝
層124および非晶質中間層122の形成後、テンプレート層126を形成し、
それは材料の単層約1〜10層の範囲の厚さを有する。ある特定の実施形態にお
いてその材料には、チタン−ヒ素、ストロンチウム−酸素−ヒ素または図1〜5
に関して前述したものと同様の他の材料などがある。
【0050】
次に、単結晶化合物半導体層132を、図9に示したように調整緩衝層124
の単結晶部分を覆うようにエピタキシャル成長させる。単結晶ではない層124
の部分上で成長する層132の部分は、多結晶または非晶質であってもよい。単
結晶化合物半導体層は多くの方法によって形成可能であり、代表的にはガリウム
ヒ素、アルミニウムガリウムヒ素、リン化インジウムなどの材料または前述の他
の化合物半導体材料などがある。その層の厚さは、約1〜5000nmの範囲で
あり、より好ましくは100〜500nmである。この特定の実施形態では、テ
ンプレート層内の各要素が、調整緩衝層124、単結晶化合物半導体材料132
またはその両方にも存在する。従って、テンプレート層126とそれの2つの直
接隣接する層との間の線引きは処理中は消える。従って、透過型電子顕微鏡(T
EM)写真を撮ると、調整緩衝層124と単結晶化合物半導体層132との間の
界面が認められる。
の単結晶部分を覆うようにエピタキシャル成長させる。単結晶ではない層124
の部分上で成長する層132の部分は、多結晶または非晶質であってもよい。単
結晶化合物半導体層は多くの方法によって形成可能であり、代表的にはガリウム
ヒ素、アルミニウムガリウムヒ素、リン化インジウムなどの材料または前述の他
の化合物半導体材料などがある。その層の厚さは、約1〜5000nmの範囲で
あり、より好ましくは100〜500nmである。この特定の実施形態では、テ
ンプレート層内の各要素が、調整緩衝層124、単結晶化合物半導体材料132
またはその両方にも存在する。従って、テンプレート層126とそれの2つの直
接隣接する層との間の線引きは処理中は消える。従って、透過型電子顕微鏡(T
EM)写真を撮ると、調整緩衝層124と単結晶化合物半導体層132との間の
界面が認められる。
【0051】
この時点で、図10に示したように、化合物半導体層132および調整緩衝層
124の部分が、バイポーラ部1024およびMOS部1026を覆う部分から
除去される。その部分を除去した後、絶縁層142を基板110上に形成する。
絶縁層142は、酸化物、窒化物、酸窒化物、低誘電率誘電体などの多くの材料
からなる。本明細書で使用される低誘電率とは、約3.5以下の誘電率を有する
材料である。絶縁層142を成膜した後、それを研磨して、単結晶化合物半導体
層132を覆う絶縁層142の一部を除去する。
124の部分が、バイポーラ部1024およびMOS部1026を覆う部分から
除去される。その部分を除去した後、絶縁層142を基板110上に形成する。
絶縁層142は、酸化物、窒化物、酸窒化物、低誘電率誘電体などの多くの材料
からなる。本明細書で使用される低誘電率とは、約3.5以下の誘電率を有する
材料である。絶縁層142を成膜した後、それを研磨して、単結晶化合物半導体
層132を覆う絶縁層142の一部を除去する。
【0052】
次に、トランジスタ144を単結晶化合物半導体部1022内に形成する。次
に、ゲート電極148を単結晶化合物半導体層132上に形成する。次に、ドー
プ領域146を単結晶化合物半導体層132内に形成する。この実施形態では、
トランジスタ144は金属−半導体電界効果型トランジスタ(MESFET)で
ある。MESFETがn型MESFETである場合、ドープ領域146および単
結晶化合物半導体層132もn型にドープされる。p型MESFETを形成した
ければ、ドープ領域146および単結晶化合物半導体層132は丁度反対のドー
ピング型を持つことになると考えられる。相対的に多くドープされた(N+)領
域146により、単結晶化合物半導体層132に対してオーム接触を形成するこ
とができる。この時点で、集積回路内に能動デバイスが形成された。この特定の
実施形態には、n型MESFET、垂直NPNバイポーラトランジスタおよび平
面n−チャンネルMOSトランジスタなどがある。P−チャンネルMOSトラン
ジスタ、p型垂直バイポーラトランジスタ、p型MESFETならびに垂直およ
び平面トランジスタの組み合わせなどの多くの他の種類のトランジスタを用いる
ことができる。さらに、抵抗器、コンデンサ、ダイオードなどの他の電気素子を
、部分1022、1024および1026の1以上で形成することができる。
に、ゲート電極148を単結晶化合物半導体層132上に形成する。次に、ドー
プ領域146を単結晶化合物半導体層132内に形成する。この実施形態では、
トランジスタ144は金属−半導体電界効果型トランジスタ(MESFET)で
ある。MESFETがn型MESFETである場合、ドープ領域146および単
結晶化合物半導体層132もn型にドープされる。p型MESFETを形成した
ければ、ドープ領域146および単結晶化合物半導体層132は丁度反対のドー
ピング型を持つことになると考えられる。相対的に多くドープされた(N+)領
域146により、単結晶化合物半導体層132に対してオーム接触を形成するこ
とができる。この時点で、集積回路内に能動デバイスが形成された。この特定の
実施形態には、n型MESFET、垂直NPNバイポーラトランジスタおよび平
面n−チャンネルMOSトランジスタなどがある。P−チャンネルMOSトラン
ジスタ、p型垂直バイポーラトランジスタ、p型MESFETならびに垂直およ
び平面トランジスタの組み合わせなどの多くの他の種類のトランジスタを用いる
ことができる。さらに、抵抗器、コンデンサ、ダイオードなどの他の電気素子を
、部分1022、1024および1026の1以上で形成することができる。
【0053】
処理を続けて、図11に示した実質的に完成した集積回路102を形成する。
絶縁層152を基板110上に形成する。絶縁層152には、図11には示して
いないエッチング停止領域または研磨停止領域があっても良い。次に、第2の絶
縁層154を第1の絶縁層152上に形成する。層154、152、142、1
24および122の一部を除去して、デバイスを接続するためのコンタクト開口
を区画する。配線溝を絶縁層154内に形成して、コンタクト間に横面接続を設
ける。図11に示したように、配線1562が、部分1022内のn型MESF
ETのソース領域もしくはドレーン領域をバイポーラ部1024内のNPNトラ
ンジスタの深部コレクター領域1108に接続している。NPNトランジスタの
エミッター領域1120は、MOS部1026内のn−チャンネルMOSトラン
ジスタのドープ領域1116の一方に接続されている。他のドープ領域1116
は、不図示の集積回路の他の部分に電気的に接続されている。
絶縁層152を基板110上に形成する。絶縁層152には、図11には示して
いないエッチング停止領域または研磨停止領域があっても良い。次に、第2の絶
縁層154を第1の絶縁層152上に形成する。層154、152、142、1
24および122の一部を除去して、デバイスを接続するためのコンタクト開口
を区画する。配線溝を絶縁層154内に形成して、コンタクト間に横面接続を設
ける。図11に示したように、配線1562が、部分1022内のn型MESF
ETのソース領域もしくはドレーン領域をバイポーラ部1024内のNPNトラ
ンジスタの深部コレクター領域1108に接続している。NPNトランジスタの
エミッター領域1120は、MOS部1026内のn−チャンネルMOSトラン
ジスタのドープ領域1116の一方に接続されている。他のドープ領域1116
は、不図示の集積回路の他の部分に電気的に接続されている。
【0054】
パッシベーション層156を、配線1562、1564および1566ならび
に絶縁層154上に形成する。他の電気的接続を、図示のトランジスタならびに
集積回路102内の他の電気素子または電子素子に対して取るが、それらは図示
していない。さらに、必要に応じて別の絶縁層および配線を形成して、集積回路
102内の各種素子間の適切な配線を形成することができる。
に絶縁層154上に形成する。他の電気的接続を、図示のトランジスタならびに
集積回路102内の他の電気素子または電子素子に対して取るが、それらは図示
していない。さらに、必要に応じて別の絶縁層および配線を形成して、集積回路
102内の各種素子間の適切な配線を形成することができる。
【0055】
前述の実施形態からわかるように、化合物半導体およびIV族半導体材料の両
方に対する能動デバイスを、単一の集積回路に集積させることができる。バイポ
ーラトランジスタとMOSトランジスタの両方を同じ集積回路内に組み込むのは
若干困難であることから、バイポーラ部内の素子の一部を化合物半導体部102
2またはMOS部1024内に移動させることが可能であると考えられる。より
具体的には、図6に関して記載の実施形態に戻ると、増幅器10248および1
0242を化合物半導体部1022の上に移動させることができ、変換器102
44および10246をMOS部1026内に移動させることができる。従って
、専らバイポーラトランジスタの製造に使用される特殊な作製段階をなくすこと
ができる。従って、集積回路に対して化合物半導体部およびMOS部のみが存在
することになると考えられる。
方に対する能動デバイスを、単一の集積回路に集積させることができる。バイポ
ーラトランジスタとMOSトランジスタの両方を同じ集積回路内に組み込むのは
若干困難であることから、バイポーラ部内の素子の一部を化合物半導体部102
2またはMOS部1024内に移動させることが可能であると考えられる。より
具体的には、図6に関して記載の実施形態に戻ると、増幅器10248および1
0242を化合物半導体部1022の上に移動させることができ、変換器102
44および10246をMOS部1026内に移動させることができる。従って
、専らバイポーラトランジスタの製造に使用される特殊な作製段階をなくすこと
ができる。従って、集積回路に対して化合物半導体部およびMOS部のみが存在
することになると考えられる。
【0056】
さらに別の実施形態では、集積回路が、同一集積回路のIV族半導体領域内に
化合物半導体部の光レーザーおよびMOSトランジスタに対する光学配線(導波
路)を有するように、その集積回路を形成する。図12〜18は、1実施形態を
説明するものである。
化合物半導体部の光レーザーおよびMOSトランジスタに対する光学配線(導波
路)を有するように、その集積回路を形成する。図12〜18は、1実施形態を
説明するものである。
【0057】
図12には、単結晶シリコンウェハ161を含む集積回路160の一部の断面
図を示してある。前述のものと同様の非晶質中間層162および調整緩衝層16
4が、ウェハ161上に形成されている。この具体的な実施形態では、光学レー
ザを形成するのに必要な層を最初に形成し、次にMOSトランジスタに必要な層
を形成する。図12において、下側ミラー層166は交互に形成された化合物半
導体材料層を有する。例えば、光学レーザ内の第1、第3および第5の薄膜はガ
リウムヒ素を含むことができ、下側ミラー層166内の第2、第4および第6の
薄膜はアルミニウムガリウムヒ素を含むことができ、その逆も可能である。層1
68には、光子発生に用いられる活性領域がある。上側ミラー層17を下側ミラ
ー層166と同様にして形成し、それには交互の化合物半導体材料薄膜がある。
ある特定の実施形態では、上側ミラー層170はp型ドープ化合物半導体材料で
あることができ、下側ミラー層166はn型ドープ化合物半導体材料であること
ができる。
図を示してある。前述のものと同様の非晶質中間層162および調整緩衝層16
4が、ウェハ161上に形成されている。この具体的な実施形態では、光学レー
ザを形成するのに必要な層を最初に形成し、次にMOSトランジスタに必要な層
を形成する。図12において、下側ミラー層166は交互に形成された化合物半
導体材料層を有する。例えば、光学レーザ内の第1、第3および第5の薄膜はガ
リウムヒ素を含むことができ、下側ミラー層166内の第2、第4および第6の
薄膜はアルミニウムガリウムヒ素を含むことができ、その逆も可能である。層1
68には、光子発生に用いられる活性領域がある。上側ミラー層17を下側ミラ
ー層166と同様にして形成し、それには交互の化合物半導体材料薄膜がある。
ある特定の実施形態では、上側ミラー層170はp型ドープ化合物半導体材料で
あることができ、下側ミラー層166はn型ドープ化合物半導体材料であること
ができる。
【0058】
上側ミラー層170上に、調整緩衝層164と同様の別の調整緩衝層172を
形成する。別の実施形態では、調整緩衝層164および172は異なる材料から
なることができる。しかしながらそれらの機能は、それぞれが化合物半導体層と
単結晶IV族半導体層の間で転移を行うのに使用されるという点で実質的に同じ
である。単結晶IV族半導体層174を調整緩衝層172上に形成する。ある特
定の実施形態では、単結晶IV族半導体層174は、ゲルマニウム、シリコンゲ
ルマニウム、炭化シリコンゲルマニウムなどを含む。
形成する。別の実施形態では、調整緩衝層164および172は異なる材料から
なることができる。しかしながらそれらの機能は、それぞれが化合物半導体層と
単結晶IV族半導体層の間で転移を行うのに使用されるという点で実質的に同じ
である。単結晶IV族半導体層174を調整緩衝層172上に形成する。ある特
定の実施形態では、単結晶IV族半導体層174は、ゲルマニウム、シリコンゲ
ルマニウム、炭化シリコンゲルマニウムなどを含む。
【0059】
図13では、MOS部を処理して、この上側単結晶IV族半導体層174内に
電気素子を形成する。図13に示したように、電界分離領域171を層174の
一部から形成する。ゲート誘電体層173を層174上に形成し、ゲート電極1
75をゲート誘電体層173上に形成する。ドープ領域177は、図示したよう
に、トランジスタ181用のソース、ドレーンまたはソース/ドレーン領域であ
る。側壁スペーサー179を、ゲート電極175の垂直面に隣接して形成する。
他の素子を、層174の少なくとも一部内に設けることができる。これらの他の
素子には、他のトランジスタ(n−チャンネルまたはp−チャンネル)、コンデ
ンサ、トランジスタ、ダイオードなどがある。
電気素子を形成する。図13に示したように、電界分離領域171を層174の
一部から形成する。ゲート誘電体層173を層174上に形成し、ゲート電極1
75をゲート誘電体層173上に形成する。ドープ領域177は、図示したよう
に、トランジスタ181用のソース、ドレーンまたはソース/ドレーン領域であ
る。側壁スペーサー179を、ゲート電極175の垂直面に隣接して形成する。
他の素子を、層174の少なくとも一部内に設けることができる。これらの他の
素子には、他のトランジスタ(n−チャンネルまたはp−チャンネル)、コンデ
ンサ、トランジスタ、ダイオードなどがある。
【0060】
単結晶IV族半導体層を、ドープ領域177の一つの上にエピタキシャル成長
させる。図13に示したように、上側部分184はP+ドープし、下側部分18
2は実質的に内在性のままとする(未ドープ)。その層は、選択的エピタキシャ
ル法を用いて形成することができる。1実施形態では、絶縁層(不図示)をトラ
ンジスタ181上および電界分離領域171上に形成する。絶縁層をパターニン
グして、ドープ領域177の一つを露出させる開口を形成する。少なくとも最初
は、ドーパントを用いずに選択的エピタキシャル層を形成する。完全な選択的エ
ピタキシャル層は内在性であることができるか、あるいはp型ドーパントを選択
的エピタキシャル層形成終了近くで加えることができる。形成されたように選択
的エピタキシャル層が内在性である場合、打ち込みまたは炉内ドーピングによっ
てドーピング段階を構成することができる。P+上側部分184をどのように形
成するかとは無関係に、絶縁層を除去して、図13に示した構造を形成する。
させる。図13に示したように、上側部分184はP+ドープし、下側部分18
2は実質的に内在性のままとする(未ドープ)。その層は、選択的エピタキシャ
ル法を用いて形成することができる。1実施形態では、絶縁層(不図示)をトラ
ンジスタ181上および電界分離領域171上に形成する。絶縁層をパターニン
グして、ドープ領域177の一つを露出させる開口を形成する。少なくとも最初
は、ドーパントを用いずに選択的エピタキシャル層を形成する。完全な選択的エ
ピタキシャル層は内在性であることができるか、あるいはp型ドーパントを選択
的エピタキシャル層形成終了近くで加えることができる。形成されたように選択
的エピタキシャル層が内在性である場合、打ち込みまたは炉内ドーピングによっ
てドーピング段階を構成することができる。P+上側部分184をどのように形
成するかとは無関係に、絶縁層を除去して、図13に示した構造を形成する。
【0061】
次の一連の段階を行って、図14に示した光学レーザ180を形成する。電界
分離領域171および調整緩衝層172を、集積回路の化合物半導体部上で除去
する。別の段階を行って、上側ミラー層170および光学レーザ180の能動層
168を形成する。上側ミラー層170および能動層168の側面は、実質的に
境界を共有している。
分離領域171および調整緩衝層172を、集積回路の化合物半導体部上で除去
する。別の段階を行って、上側ミラー層170および光学レーザ180の能動層
168を形成する。上側ミラー層170および能動層168の側面は、実質的に
境界を共有している。
【0062】
図14に示したように、コンタクト186および188を形成して、それぞれ
上側ミラー層170と下側ミラー層166に対する電気的接触を得るようにする
。コンタクト186は環状形状を有することで、光(光子)が上側ミラー層17
0の一つから後に形成される光導波路に入ることができるにようにする。
上側ミラー層170と下側ミラー層166に対する電気的接触を得るようにする
。コンタクト186は環状形状を有することで、光(光子)が上側ミラー層17
0の一つから後に形成される光導波路に入ることができるにようにする。
【0063】
次に図15に示したように、絶縁層190を形成し、パターニングして、コン
タクト層186およびドープ領域177の一つに伸びる光開口を形成する。絶縁
材料は、酸化物、窒化物、酸素窒化物、低誘電率誘電体またはそれらの組み合わ
せなどのあらゆる数の異なる材料であることができる。開口192を形成した後
、図16に示したように、相対的に屈折率の高い材料202を開口内に形成して
、その開口を充填し、絶縁層190上にその層を成膜する。その相対的に屈折率
の高い材料202に関して、「相対的に高い」とは、絶縁層190の材料との関
係でのことである(すなわち、材料202が絶縁層190と比較して高い屈折率
を有する)。場合により、比較的薄い相対的に低屈折率の薄膜(不図示)を形成
してから、相対的に高い屈折率の材料202を形成することができると考えられ
る。硬遮蔽層204を、相対的に屈折率の高い層202上に形成する。硬遮蔽層
204および高屈折率層202の一部を、開口上の部分から、図16の側面に近
い方の領域まで除去する。
タクト層186およびドープ領域177の一つに伸びる光開口を形成する。絶縁
材料は、酸化物、窒化物、酸素窒化物、低誘電率誘電体またはそれらの組み合わ
せなどのあらゆる数の異なる材料であることができる。開口192を形成した後
、図16に示したように、相対的に屈折率の高い材料202を開口内に形成して
、その開口を充填し、絶縁層190上にその層を成膜する。その相対的に屈折率
の高い材料202に関して、「相対的に高い」とは、絶縁層190の材料との関
係でのことである(すなわち、材料202が絶縁層190と比較して高い屈折率
を有する)。場合により、比較的薄い相対的に低屈折率の薄膜(不図示)を形成
してから、相対的に高い屈折率の材料202を形成することができると考えられ
る。硬遮蔽層204を、相対的に屈折率の高い層202上に形成する。硬遮蔽層
204および高屈折率層202の一部を、開口上の部分から、図16の側面に近
い方の領域まで除去する。
【0064】
光学配線である光導波路の形成の残りを図17に示したように完了する。成膜
手順(恐らくは成膜−エッチング工程)を行って、側壁部分212を効果的に形
成する。この実施形態では、側壁部分212は材料202と同じ材料製である。
次に、硬遮蔽層204を除去し、低屈折率層214(材料202および層212
に対して低い)を、相対的に高屈折率の材料212および202ならびに絶縁層
190の露出部分の上に形成する。図17の点線は、高屈折率材料202および
212の間の境界を示す。この名称を用いて、両方が同じ材料製であるが、異な
る時点で形成されることを確認する。
手順(恐らくは成膜−エッチング工程)を行って、側壁部分212を効果的に形
成する。この実施形態では、側壁部分212は材料202と同じ材料製である。
次に、硬遮蔽層204を除去し、低屈折率層214(材料202および層212
に対して低い)を、相対的に高屈折率の材料212および202ならびに絶縁層
190の露出部分の上に形成する。図17の点線は、高屈折率材料202および
212の間の境界を示す。この名称を用いて、両方が同じ材料製であるが、異な
る時点で形成されることを確認する。
【0065】
処理を継続して、図18に示した実質的に完成した集積回路を形成する。次に
、パッシベーション層220を光学レーザ180およびMOSFETトランジス
ター181上に形成する。図示はしていないが、集積回路内の素子に対して他の
電気的または光学的接続を取るが、図18には示していない。これらの配線は、
他の光導波路を含むことができるか、あるいは金属配線を含むことができる。
、パッシベーション層220を光学レーザ180およびMOSFETトランジス
ター181上に形成する。図示はしていないが、集積回路内の素子に対して他の
電気的または光学的接続を取るが、図18には示していない。これらの配線は、
他の光導波路を含むことができるか、あるいは金属配線を含むことができる。
【0066】
他の実施形態では、他の種類のレーザを形成することができる。例えば、別の
種類のレーザが、垂直ではなく水平に光(光子)を放出することができる。光が
水平に放出される場合、MOSFETトランジスタを基板161内に形成するこ
とができると考えられ、光導波路を再構成して、レーザをトランジスタに適切に
結合(光学的に接続)するようになると考えられる。ある具体的実施形態では、
光導波路は調整緩衝層の少なくとも一部を含むことができる。他の構成も可能で
ある。
種類のレーザが、垂直ではなく水平に光(光子)を放出することができる。光が
水平に放出される場合、MOSFETトランジスタを基板161内に形成するこ
とができると考えられ、光導波路を再構成して、レーザをトランジスタに適切に
結合(光学的に接続)するようになると考えられる。ある具体的実施形態では、
光導波路は調整緩衝層の少なくとも一部を含むことができる。他の構成も可能で
ある。
【0067】
明らかに、化合物半導体部およびIV族半導体部を有する集積回路のこれら実
施形態は、本発明の実施形態を説明するものであり、本発明を限定するものでは
ない。本発明の他の組み合わせおよび他の実施形態が多く存在する。例えば、化
合物半導体部には、発光ダイオード、光検知器、ダイオードなどがあっても良く
、IV族半導体にはデジタル論理回路、メモリアレイおよび従来のMOS集積回
路で形成することができるほとんどの構造などがあっても良い。本発明の実施形
態を用いることで、化合物半導体材料でより良好に動作するデバイスを、IV族
半導体材料でより良好に動作する他の素子と統合するのが簡単になる。それによ
って、デバイスを小型化し、製造コストを削減し、歩留まりおよび信頼性を高め
ることが可能となる。
施形態は、本発明の実施形態を説明するものであり、本発明を限定するものでは
ない。本発明の他の組み合わせおよび他の実施形態が多く存在する。例えば、化
合物半導体部には、発光ダイオード、光検知器、ダイオードなどがあっても良く
、IV族半導体にはデジタル論理回路、メモリアレイおよび従来のMOS集積回
路で形成することができるほとんどの構造などがあっても良い。本発明の実施形
態を用いることで、化合物半導体材料でより良好に動作するデバイスを、IV族
半導体材料でより良好に動作する他の素子と統合するのが簡単になる。それによ
って、デバイスを小型化し、製造コストを削減し、歩留まりおよび信頼性を高め
ることが可能となる。
【0068】
説明はしていないが、単結晶IV族ウェハを、ウェハ上での化合物半導体電気
素子のみの形成に用いることができる。そうするとウェハは実質的に、ウェハを
覆う単結晶化合物半導体層内で化合物半導体電気素子を作製する際に使用される
「ハンドル」ウェハとなる。従って、直径が少なくとも約200mm、恐らくは
少なくとも約300mmのウェハ上で、III−VまたはII−VI半導体材料
内に電気素子を形成することができる。
素子のみの形成に用いることができる。そうするとウェハは実質的に、ウェハを
覆う単結晶化合物半導体層内で化合物半導体電気素子を作製する際に使用される
「ハンドル」ウェハとなる。従って、直径が少なくとも約200mm、恐らくは
少なくとも約300mmのウェハ上で、III−VまたはII−VI半導体材料
内に電気素子を形成することができる。
【0069】
この種の基板を用いることで、比較的安価な「ハンドル」ウェハが、それを比
較的耐久性の高い作製が容易な基材上に設けることにより、化合物半導体ウェハ
の脆さを克服するものとなる。従って、基板自体がIV族半導体材料を含む場合
であったとしても、全ての電気素子、特に全ての能動電子デバイスを、化合物半
導体材料内に形成できるように、集積回路を形成することができる。相対的に大
きい基板を、相対的に小さく脆い従来の化合物半導体ウェハと比較して、より経
済的かつ容易に処理できることから、化合物半導体デバイスの作製コストは削減
されるはずである。
較的耐久性の高い作製が容易な基材上に設けることにより、化合物半導体ウェハ
の脆さを克服するものとなる。従って、基板自体がIV族半導体材料を含む場合
であったとしても、全ての電気素子、特に全ての能動電子デバイスを、化合物半
導体材料内に形成できるように、集積回路を形成することができる。相対的に大
きい基板を、相対的に小さく脆い従来の化合物半導体ウェハと比較して、より経
済的かつ容易に処理できることから、化合物半導体デバイスの作製コストは削減
されるはずである。
【0070】
以上の明細書では、本発明を具体的な実施形態を参照しながら説明した。しか
しながら当業者には、添付の特許請求の範囲に記載の本発明の範囲を逸脱しない
限りにおいて、各種の修正および変更が可能であることは明らかである。従って
、本明細書および図面は限定的な意味ではなく説明的意味のものであると理解す
べきであり、そのような修正はいずれも本発明の範囲に含まれるものである。
しながら当業者には、添付の特許請求の範囲に記載の本発明の範囲を逸脱しない
限りにおいて、各種の修正および変更が可能であることは明らかである。従って
、本明細書および図面は限定的な意味ではなく説明的意味のものであると理解す
べきであり、そのような修正はいずれも本発明の範囲に含まれるものである。
【0071】
以上、効果、他の利点および問題解決について、具体的な実施形態を参照しな
がら説明した。しかしながら、その効果、利点、問題解決ならびに何らかの効果
、利点または解決を生じさせた、より顕著なものとし得る要素が、いずれの特許
請求の範囲においても、必須、必要または本質的な特徴または要素であると解釈
すべきではない。本明細書で使用する場合に、「含む」、「包含する」という用
語またはそれの他の変形表現は、列記された要素を含む工程、方法、製造品また
は装置が、それらの要素のみを含むのではなく、明瞭に挙げられていないか、そ
のような工程、方法、製造品または装置に固有のものである他の要素を含み得る
という形で、非排他的包含を表すものである。
がら説明した。しかしながら、その効果、利点、問題解決ならびに何らかの効果
、利点または解決を生じさせた、より顕著なものとし得る要素が、いずれの特許
請求の範囲においても、必須、必要または本質的な特徴または要素であると解釈
すべきではない。本明細書で使用する場合に、「含む」、「包含する」という用
語またはそれの他の変形表現は、列記された要素を含む工程、方法、製造品また
は装置が、それらの要素のみを含むのではなく、明瞭に挙げられていないか、そ
のような工程、方法、製造品または装置に固有のものである他の要素を含み得る
という形で、非排他的包含を表すものである。
【図1】本発明の1実施形態によるデバイス構造を、断面図で模式的に示し
た図。
た図。
【図2】本発明の別の実施形態によるデバイス構造を、断面図で模式的に示
した図。
した図。
【図3】最大達成可能膜厚と母体結晶および成長結晶被覆層の間の格子不整
合との間の関係を示すグラフ。
合との間の関係を示すグラフ。
【図4】 本発明の別の実施形態によるデバイス構造を、断面図で模式的に
示した図。
示した図。
【図5】 本発明の別の実施形態によるデバイス構造を、断面図で模式的に
示した図。
示した図。
【図6】通信デバイスの一部のブロック図。
【図7】化合物半導体部、バイポーラ部およびMOS部を有する集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図8】化合物半導体部、バイポーラ部およびMOS部を有する集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図9】化合物半導体部、バイポーラ部およびMOS部を有する集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図10】化合物半導体部、バイポーラ部およびMOS部を有する集積回路
の一部の模式的断面図。
の一部の模式的断面図。
【図11】化合物半導体部、バイポーラ部およびMOS部を有する集積回路
の一部の模式的断面図。
の一部の模式的断面図。
【図12】半導体レーザおよびMOSトランジスタを有する別の集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図13】半導体レーザおよびMOSトランジスタを有する別の集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図14】半導体レーザおよびMOSトランジスタを有する別の集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図15】半導体レーザおよびMOSトランジスタを有する別の集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図16】半導体レーザおよびMOSトランジスタを有する別の集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図17】半導体レーザおよびMOSトランジスタを有する別の集積回路の
一部の模式的断面図。
一部の模式的断面図。
【図18】半導体レーザおよびMOSトランジスタを有する別の集積回路の
一部の模式的断面図。
一部の模式的断面図。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 21/8234 H01L 27/06 102A 5F082
21/8249 321A 5F102
27/06 101U
27/095 F
27/14 29/80 E
27/15 27/14 Z
29/26
H01S 5/026 618
(81)指定国 EP(AT,BE,CH,CY,
DE,DK,ES,FI,FR,GB,GR,IE,I
T,LU,MC,NL,PT,SE,TR),OA(BF
,BJ,CF,CG,CI,CM,GA,GN,GW,
ML,MR,NE,SN,TD,TG),AP(GH,G
M,KE,LS,MW,MZ,SD,SL,SZ,TZ
,UG,ZW),EA(AM,AZ,BY,KG,KZ,
MD,RU,TJ,TM),AE,AG,AL,AM,
AT,AU,AZ,BA,BB,BG,BR,BY,B
Z,CA,CH,CN,CR,CU,CZ,DE,DK
,DM,DZ,EE,ES,FI,GB,GD,GE,
GH,GM,HR,HU,ID,IL,IN,IS,J
P,KE,KG,KP,KR,KZ,LC,LK,LR
,LS,LT,LU,LV,MA,MD,MG,MK,
MN,MW,MX,MZ,NO,NZ,PL,PT,R
O,RU,SD,SE,SG,SI,SK,SL,TJ
,TM,TR,TT,TZ,UA,UG,UZ,VN,
YU,ZA,ZW
(72)発明者 ドルーパッド、ラビンドラナス
アメリカ合衆国 85226 アリゾナ州 チ
ャンドラー ウエスト タイソン ストリ
ート 4515
(72)発明者 ヒルト、リンディ エル.
アメリカ合衆国 85226 アリゾナ州 チ
ャンドラー ウエスト レイ ロード
3600 ナンバー2078
(72)発明者 アイゼンバイザー、カート ウィリアム
アメリカ合衆国 85284 アリゾナ州 テ
ンペ サウス ベック アベニュー 9442
Fターム(参考) 4M118 AA10 AB10 BA01 BA02 CB02
FC03 FC04 FC06 FC09
5F045 AB17 AF03 BB08 BB12 CA02
CA06 DA53
5F048 AA01 AA04 AC03 AC05 BA05
BA09 BA14 BB05 BG01
5F052 JA01 JA04 JA05 JA06 JA07
JA08 JA10 JB05 KA01 KA02
KA05
5F073 AB12 AB17 BA09 CA05 CB02
CB04
5F082 AA08 BA08 BA47 BC01 BC08
BC09 BC13 BC15 CA01 CA02
CA03 EA22 EA31
5F102 GA05 GA12 GA16 GA17 GB01
GC01 GD01 GJ02 GJ04 GJ10
GK05 GK08 GK10 GL05 HC01
HC21
Claims (4)
- 【請求項1】 シリコンからなる単結晶半導体基板を提供する工程と、 この単結晶基板を覆って単結晶酸化物層をエピタキシャル成長させる工程と、 前記単結晶半導体基板と単結晶酸化物層との間に酸化シリコン層を形成すべく
、前記エピタキシャル成長の工程の間に前記単結晶半導体基板を酸化させる工程
と、 前記単結晶酸化物層を覆って単結晶化合物半導体層をエピタキシャル成長させ
る工程とからなる半導体構造体の製造方法。 - 【請求項2】 単結晶半導体基板を提供する工程と、 この単結晶基板を覆って単結晶酸化物層をエピタキシャル成長させる工程と、 前記単結晶半導体基板と単結晶酸化物層との間に酸化シリコン層を形成すべく
、前記エピタキシャル成長の工程の間に前記単結晶半導体基板を酸化させる工程
と、 前記単結晶酸化物層を覆って単結晶化合物半導体層をエピタキシャル成長させ
る工程とからなる半導体構造体の製造方法。 - 【請求項3】 単結晶半導体基板を提供する工程と、 この単結晶半導体基板を覆って調整緩衝層を形成する工程と、 前記単結晶半導体基板と調整緩衝層との間に非晶質中間層を形成する工程と、 前記調整緩衝層を覆って単結晶化合物半導体層をエピタキシャル成長させる工
程とからなる半導体構造体の製造方法。 - 【請求項4】 第1領域及び、酸化表面を有した第2領域からなる単結晶半
導体基板を提供する工程と、 前記第1領域にCMOS回路を形成する工程と、 酸化表面を有した前記第2領域上にストロンチウムからなる材料を成膜し、第
1テンプレート層を形成すべく同材料を前記酸化表面と反応させる工程と、 前記テンプレート層にストロンチウムと、チタンと、酸素の分圧とを導入する
ことによってストロンチウム、チタン及び酸素からなる単結晶酸化物層を前記第
1テンプレート層を覆って成膜させる工程と、 前記第2領域上に酸化シリコン非晶質層を成長させるべく前記酸素分圧を増加
させる工程と、 チタンからなる単層から形成された第2テンプレート層を成膜することによっ
て前記単結晶酸化物層の成膜工程を終了する工程と、 同第2テンプレート層を覆ってガリウム及びヒ素からなる単結晶化合物半導体
材料層を成膜する工程と、 単結晶化合物半導体材料の層に半導体素子を形成する工程と、 前記CMOS回路と半導体素子とを電気接続すべく形成される金属導体を成膜
する工程とからなる半導体構造体の製造方法。
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