JP2003271570A - データ処理方法 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 広帯域ネットワークを介する高速処理用コン
ピュータ・アーキテクチャとプログラミング・モデルが
提供される。 【解決手段】 上記アーキテクチャは、均一なモジュラ
ー構造と、共通のコンピューティング・モジュールと、
均一なソフトウェア・セルとを用いる。共通のコンピュ
ーティング・モジュールの中には、制御装置と、複数の
処理ユニットと、処理ユニットがプログラムを処理する
元となる複数のローカルメモリと、ダイレクト・メモリ
・アクセスと、コントローラと、共用メイン・メモリと
が含まれる。共用メイン・メモリからのデータの調整さ
れた読み出しと書き込みを処理ユニットによって行うた
めの同期システムと方法とが提供される。
ピュータ・アーキテクチャとプログラミング・モデルが
提供される。 【解決手段】 上記アーキテクチャは、均一なモジュラ
ー構造と、共通のコンピューティング・モジュールと、
均一なソフトウェア・セルとを用いる。共通のコンピュ
ーティング・モジュールの中には、制御装置と、複数の
処理ユニットと、処理ユニットがプログラムを処理する
元となる複数のローカルメモリと、ダイレクト・メモリ
・アクセスと、コントローラと、共用メイン・メモリと
が含まれる。共用メイン・メモリからのデータの調整さ
れた読み出しと書き込みを処理ユニットによって行うた
めの同期システムと方法とが提供される。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータ・プロ
セッサ用アーキテクチャとコンピュータ・ネットワーク
とに関し、広帯域環境におけるコンピュータ・プロセッ
サおよびコンピュータ・ネットワーク用アーキテクチャ
に関する。さらに、本発明は、このようなアーキテクチ
ャのためのプログラミング・モデルに関する。
セッサ用アーキテクチャとコンピュータ・ネットワーク
とに関し、広帯域環境におけるコンピュータ・プロセッ
サおよびコンピュータ・ネットワーク用アーキテクチャ
に関する。さらに、本発明は、このようなアーキテクチ
ャのためのプログラミング・モデルに関する。
【０００２】
【従来の技術】コンピュータおよび現今のコンピュータ
・ネットワーク(オフィスのネットワークで使用される
ローカル・エリア・ネットワーク(ＬＡＮ)やインターネ
ットのようなグローバルネットワークなど)の計算用装
置は、スタンド・アローン型の計算用として主として設
計されてきた。コンピュータ・ネットワークを介するデ
ータとアプリケーション・プログラム(“アプリケーシ
ョン”)の共用は、これらのコンピュータおよびコンピ
ューティング・デバイスの主要な設計目標ではなかっ
た。これらのコンピュータとコンピューティング・デバ
イスは、また、様々な異なるメーカー(モトローラ、イ
ンテル、テキサス・インスツルメント、ソニーなど)に
よって製造された広範囲の異なるタイプのプロセッサを
用いて一般に設計されたものである。これらのプロセッ
サの各々は、それ自身の特定の命令セットと命令セット
・アーキテクチャ(ＩＳＡ)とを持っている。すなわち、
それ自身の特定のセットのアセンブリ言語命令と、これ
らの命令を実行する主演算装置と記憶装置のための構造
とを有する。プログラマは、各プロセッサの命令セット
とＩＳＡとを理解してこれらのプロセッサ用のアプリケ
ーションを書くことを要求される。今日のコンピュータ
・ネットワーク上でのコンピュータとコンピューティン
グ・デバイスには異なった種類が混在していることか
ら、データとアプリケーションの共用及びその処理は複
雑になっている。さらに、この複数種が混在する環境に
対する調整を行うために、多くの場合、同じアプリケー
ションであっても複数のバージョンを用意することが必
要となっている。
・ネットワーク(オフィスのネットワークで使用される
ローカル・エリア・ネットワーク(ＬＡＮ)やインターネ
ットのようなグローバルネットワークなど)の計算用装
置は、スタンド・アローン型の計算用として主として設
計されてきた。コンピュータ・ネットワークを介するデ
ータとアプリケーション・プログラム(“アプリケーシ
ョン”)の共用は、これらのコンピュータおよびコンピ
ューティング・デバイスの主要な設計目標ではなかっ
た。これらのコンピュータとコンピューティング・デバ
イスは、また、様々な異なるメーカー(モトローラ、イ
ンテル、テキサス・インスツルメント、ソニーなど)に
よって製造された広範囲の異なるタイプのプロセッサを
用いて一般に設計されたものである。これらのプロセッ
サの各々は、それ自身の特定の命令セットと命令セット
・アーキテクチャ(ＩＳＡ)とを持っている。すなわち、
それ自身の特定のセットのアセンブリ言語命令と、これ
らの命令を実行する主演算装置と記憶装置のための構造
とを有する。プログラマは、各プロセッサの命令セット
とＩＳＡとを理解してこれらのプロセッサ用のアプリケ
ーションを書くことを要求される。今日のコンピュータ
・ネットワーク上でのコンピュータとコンピューティン
グ・デバイスには異なった種類が混在していることか
ら、データとアプリケーションの共用及びその処理は複
雑になっている。さらに、この複数種が混在する環境に
対する調整を行うために、多くの場合、同じアプリケー
ションであっても複数のバージョンを用意することが必
要となっている。
【０００３】グローバルネットワーク、特にインターネ
ットと接続されたタイプのコンピュータやコンピューテ
ィング・デバイスは広範囲に及ぶ。パーソナル・コンピ
ュータ(ＰＣ)とサーバーに加えて、これらのコンピュー
ティング・デバイスの中にはセルラー電話、移動用コン
ピュータ、個人用情報機器(ＰＤＡ)、セット・トップ・
ボックス、デジタルテレビ並びにその他の装置が含まれ
る。コンピュータやコンピューティング・デバイスにお
いて異種製品が混在する中でのデータやアプリケーショ
ンを共用することに起因して、大きな問題が生じてい
る。
ットと接続されたタイプのコンピュータやコンピューテ
ィング・デバイスは広範囲に及ぶ。パーソナル・コンピ
ュータ(ＰＣ)とサーバーに加えて、これらのコンピュー
ティング・デバイスの中にはセルラー電話、移動用コン
ピュータ、個人用情報機器(ＰＤＡ)、セット・トップ・
ボックス、デジタルテレビ並びにその他の装置が含まれ
る。コンピュータやコンピューティング・デバイスにお
いて異種製品が混在する中でのデータやアプリケーショ
ンを共用することに起因して、大きな問題が生じてい
る。
【０００４】これらの問題を解決するためのいくつかの
手法が試みられてきた。これらの手法の中には、特に、
優れたインターフェースと複雑なプログラミング手法が
含まれる。これらの解決方法では、処理パワーの実質的
増加の実現がしばしば要求される。また、これらの解決
方法では、アプリケーションの処理に必要な時間と、ネ
ットワークを介するデータ伝送に必要な時間とが実質的
に増加してしまうという結果がしばしば生じる。
手法が試みられてきた。これらの手法の中には、特に、
優れたインターフェースと複雑なプログラミング手法が
含まれる。これらの解決方法では、処理パワーの実質的
増加の実現がしばしば要求される。また、これらの解決
方法では、アプリケーションの処理に必要な時間と、ネ
ットワークを介するデータ伝送に必要な時間とが実質的
に増加してしまうという結果がしばしば生じる。
【０００５】一般に、データは、対応するアプリケーシ
ョンとは別個に、インターネットを介して伝送される。
このアプローチでは、アプリケーションに対応した各セ
ットの伝送データにアプリケーション自体をも送る必要
はなくなっている。従って、このアプローチによって、
必要とされる帯域幅の量は最少化されるものの、ユーザ
ーには不満の原因となることも多々ある。つまり、クラ
イアント側のコンピュータでは、この伝送データを利用
するための適正なアプリケーション、あるいは最新のア
プリケーションを入手できない事態も生じ得る。また、
このアプローチでは、ネットワーク上のプロセッサによ
って用いられている複数の異種ＩＳＡと命令セットに対
応して、各アプリケーション毎にバージョンの異なる複
数のアプリケーションを用意することが要求される。
ョンとは別個に、インターネットを介して伝送される。
このアプローチでは、アプリケーションに対応した各セ
ットの伝送データにアプリケーション自体をも送る必要
はなくなっている。従って、このアプローチによって、
必要とされる帯域幅の量は最少化されるものの、ユーザ
ーには不満の原因となることも多々ある。つまり、クラ
イアント側のコンピュータでは、この伝送データを利用
するための適正なアプリケーション、あるいは最新のア
プリケーションを入手できない事態も生じ得る。また、
このアプローチでは、ネットワーク上のプロセッサによ
って用いられている複数の異種ＩＳＡと命令セットに対
応して、各アプリケーション毎にバージョンの異なる複
数のアプリケーションを用意することが要求される。
【０００６】Ｊａｖａ（登録商標）モデルでは、この問
題の解決が試みられている。このモデルでは、厳しいセ
キュリティ・プロトコルに準拠する小さなアプリケーシ
ョン(“アプレット(applet)”)が用いられている。アプ
レットは、ネットワークを介してサーバー側コンピュー
タから送信されてクライアント側コンピュータ(“クラ
イアント”)によって実行される。異なるＩＳＡを使用
しているクライアント毎に、同じアプレットであっても
異なるバージョンを送信するという事態を避ける必要が
あるため、すべてのＪａｖａアプレットは、クライアン
ト側のＪａｖａ仮想マシーン上で実行される。Ｊａｖａ
仮想マシーンとは、ＪａｖａＩＳＡと命令セットとを備
えたコンピュータをエミュレートするソフトウェアであ
る。しかし、このソフトウェアは、クライアント側のＩ
ＳＡとクライアント側の命令セットにより実行される。
クライアント側ではＩＳＡと命令セットが各々異なる
が、与えられるＪａｖａの仮想マシーンのバージョンは
一つである。したがって、複数の各アプレットごとに異
なるバージョンを用意する必要はない。各クライアント
では、当該クライアントにおけるＩＳＡと命令セットに
対応した適正なＪａｖａ仮想マシーンだけをダウンロー
ドすれば、ｊａｖａアプレットを実行できる。
題の解決が試みられている。このモデルでは、厳しいセ
キュリティ・プロトコルに準拠する小さなアプリケーシ
ョン(“アプレット(applet)”)が用いられている。アプ
レットは、ネットワークを介してサーバー側コンピュー
タから送信されてクライアント側コンピュータ(“クラ
イアント”)によって実行される。異なるＩＳＡを使用
しているクライアント毎に、同じアプレットであっても
異なるバージョンを送信するという事態を避ける必要が
あるため、すべてのＪａｖａアプレットは、クライアン
ト側のＪａｖａ仮想マシーン上で実行される。Ｊａｖａ
仮想マシーンとは、ＪａｖａＩＳＡと命令セットとを備
えたコンピュータをエミュレートするソフトウェアであ
る。しかし、このソフトウェアは、クライアント側のＩ
ＳＡとクライアント側の命令セットにより実行される。
クライアント側ではＩＳＡと命令セットが各々異なる
が、与えられるＪａｖａの仮想マシーンのバージョンは
一つである。したがって、複数の各アプレットごとに異
なるバージョンを用意する必要はない。各クライアント
では、当該クライアントにおけるＩＳＡと命令セットに
対応した適正なＪａｖａ仮想マシーンだけをダウンロー
ドすれば、ｊａｖａアプレットを実行できる。
【０００７】
【発明が解決しようとする課題】各々の異なるＩＳＡと
命令セットに対して異なるバージョンのアプリケーショ
ンを書かなければならないという課題は解決されている
ものの、Ｊａｖａの処理モデルでは、クライアント側の
コンピュータに対してソフトウェアの追加層が要求され
る。ソフトウェアのこの追加層のためにプロセッサの処
理速度は著しく低下する。この速度の低下は、リアルタ
イムのマルチメディア・アプリケーションについて特に
著しい。また、ダウンロードされたＪａｖａアプレット
の中にはウィルス、処理上の誤動作などが含まれている
可能性がある。これらのウィルスと誤動作はクライアン
トのデータベースの破損やその他の損害の原因となる可
能性がある。Ｊａｖａモデルで用いられているセキュリ
ティ用プロトコルでは、“サンドボックス(sandbox)”
(Ｊａｖａアプレットがそれ以上はデータを書き込むこ
とができない、クライアント側のメモリ内のスペース)
というソフトウェアを設けることにより、この問題の解
決が試みられているとはいえ、このソフトウェア駆動型
セキュリティ・モデルはその実行時に頻繁に不安定にな
り、より多くの処理が必要となる。
命令セットに対して異なるバージョンのアプリケーショ
ンを書かなければならないという課題は解決されている
ものの、Ｊａｖａの処理モデルでは、クライアント側の
コンピュータに対してソフトウェアの追加層が要求され
る。ソフトウェアのこの追加層のためにプロセッサの処
理速度は著しく低下する。この速度の低下は、リアルタ
イムのマルチメディア・アプリケーションについて特に
著しい。また、ダウンロードされたＪａｖａアプレット
の中にはウィルス、処理上の誤動作などが含まれている
可能性がある。これらのウィルスと誤動作はクライアン
トのデータベースの破損やその他の損害の原因となる可
能性がある。Ｊａｖａモデルで用いられているセキュリ
ティ用プロトコルでは、“サンドボックス(sandbox)”
(Ｊａｖａアプレットがそれ以上はデータを書き込むこ
とができない、クライアント側のメモリ内のスペース)
というソフトウェアを設けることにより、この問題の解
決が試みられているとはいえ、このソフトウェア駆動型
セキュリティ・モデルはその実行時に頻繁に不安定にな
り、より多くの処理が必要となる。
【０００８】リアルタイムの、マルチメディア・ネット
ワーク用アプリケーションがますます重要なものになり
つつある。これらのネットワーク用アプリケーションで
は非常に高速な処理が要求される。将来、そのようなア
プリケーション用として毎秒何千メガビットものデータ
が必要となるかもしれない。ネットワークの現今のアー
キテクチャ、および、特にインターネットのアーキテク
チャ、並びに、Ｊａｖａモデルなどで現在実施されてい
るプログラミング・モデルでこのような処理速度に到達
することは非常に難しい。
ワーク用アプリケーションがますます重要なものになり
つつある。これらのネットワーク用アプリケーションで
は非常に高速な処理が要求される。将来、そのようなア
プリケーション用として毎秒何千メガビットものデータ
が必要となるかもしれない。ネットワークの現今のアー
キテクチャ、および、特にインターネットのアーキテク
チャ、並びに、Ｊａｖａモデルなどで現在実施されてい
るプログラミング・モデルでこのような処理速度に到達
することは非常に難しい。
【０００９】したがって、新しいコンピュータ・アーキ
テクチャと、コンピュータ・ネットワーク用の新しいア
ーキテクチャと、新しいプログラミング・モデルとが求
められている。この新しいアーキテクチャとプログラミ
ング・モデルとによって、計算上の負担が付加されるこ
となく、ネットワークの様々なメンバー間でのデータと
アプリケーションの共用という問題が解決されることが
望ましい。また、この新しいコンピュータ・アーキテク
チャと、プログラミング・モデルとによって、ネットワ
ークのメンバー間でのアプリケーションとデータの共用
時に生じる、固有のセキュリティ上の問題も解決される
ことが望ましい。
テクチャと、コンピュータ・ネットワーク用の新しいア
ーキテクチャと、新しいプログラミング・モデルとが求
められている。この新しいアーキテクチャとプログラミ
ング・モデルとによって、計算上の負担が付加されるこ
となく、ネットワークの様々なメンバー間でのデータと
アプリケーションの共用という問題が解決されることが
望ましい。また、この新しいコンピュータ・アーキテク
チャと、プログラミング・モデルとによって、ネットワ
ークのメンバー間でのアプリケーションとデータの共用
時に生じる、固有のセキュリティ上の問題も解決される
ことが望ましい。
【００１０】
【課題を解決するための手段】本発明の一実施形態にお
いては、コンピュータと、コンピューティング・デバイ
スと、コンピュータ・ネットワーク（あるいはコンピュ
ータ・ネットワークに代えて、コンピュータ・ネットワ
ーク・システムや複数のコンピュータを備えたコンピュ
ータ・システムというカテゴリーや形態とすることもで
きる）とのための新しいアーキテクチャが提供される。
他の実施形態では、本発明は、これらのコンピュータ、
コンピューティング・デバイスおよびコンピュータ・ネ
ットワークのための新しいプログラミング・モデルを提
供するものである。
いては、コンピュータと、コンピューティング・デバイ
スと、コンピュータ・ネットワーク（あるいはコンピュ
ータ・ネットワークに代えて、コンピュータ・ネットワ
ーク・システムや複数のコンピュータを備えたコンピュ
ータ・システムというカテゴリーや形態とすることもで
きる）とのための新しいアーキテクチャが提供される。
他の実施形態では、本発明は、これらのコンピュータ、
コンピューティング・デバイスおよびコンピュータ・ネ
ットワークのための新しいプログラミング・モデルを提
供するものである。
【００１１】本発明によれば、コンピュータ・ネットワ
ークのすべてのメンバー(ネットワーク上のすべてのコ
ンピュータとコンピューティング・デバイス)は共通の
コンピューティング・モジュールから構成される。この
共通のコンピューティング・モジュールは均一な構造を
有し、好適には同じＩＳＡが使用される。ネットワーク
のメンバーとして、クライアント、サーバー、ＰＣ、移
動用コンピュータ、ゲーム用マシーン、ＰＤＡ、セット
・トップ・ボックス、電気機器、デジタルテレビ、およ
び、コンピュータ・プロセッサを用いるその他の装置が
挙げられる。均一なモジュラー構造によって、ネットワ
ークのメンバーによるアプリケーションとデータの効率
的高速処理と、ネットワークを介するアプリケーション
とデータの高速伝送とが可能となる。またこの構造によ
って、様々なサイズと処理パワーを持つネットワークの
メンバーの構成が単純化され、これらのメンバーによる
処理用アプリケーションの作成が単純化される。
ークのすべてのメンバー(ネットワーク上のすべてのコ
ンピュータとコンピューティング・デバイス)は共通の
コンピューティング・モジュールから構成される。この
共通のコンピューティング・モジュールは均一な構造を
有し、好適には同じＩＳＡが使用される。ネットワーク
のメンバーとして、クライアント、サーバー、ＰＣ、移
動用コンピュータ、ゲーム用マシーン、ＰＤＡ、セット
・トップ・ボックス、電気機器、デジタルテレビ、およ
び、コンピュータ・プロセッサを用いるその他の装置が
挙げられる。均一なモジュラー構造によって、ネットワ
ークのメンバーによるアプリケーションとデータの効率
的高速処理と、ネットワークを介するアプリケーション
とデータの高速伝送とが可能となる。またこの構造によ
って、様々なサイズと処理パワーを持つネットワークの
メンバーの構成が単純化され、これらのメンバーによる
処理用アプリケーションの作成が単純化される。
【００１２】また、本発明によれば、コンピュータ・ネ
ットワークにおいて、前記ネットワークと接続された複
数のプロセッサを有し、前記プロセッサの各々が、同じ
命令セット・アーキテクチャを有する複数の第１の処理
ユニットと、前記第１の処理ユニットを制御するための
第２の処理ユニットとを有し、前記第１の処理ユニット
が、前記ネットワークを介して伝送されるソフトウェア
・セルを処理するために作動可能であり、前記ソフトウ
ェア・セルの各々が、前記命令セット・アーキテクチャ
と互換性のあるプログラムと、前記プログラムと関連付
けられたデータと、前記ネットワークを介して伝送され
る前記ソフトウェア・セルのすべての間で前記ソフトウ
ェア・セルを一意的に識別するための識別子（例えばセ
ルの識別番号）と、を有することを特徴とするコンピュ
ータ・ネットワークも提供される。
ットワークにおいて、前記ネットワークと接続された複
数のプロセッサを有し、前記プロセッサの各々が、同じ
命令セット・アーキテクチャを有する複数の第１の処理
ユニットと、前記第１の処理ユニットを制御するための
第２の処理ユニットとを有し、前記第１の処理ユニット
が、前記ネットワークを介して伝送されるソフトウェア
・セルを処理するために作動可能であり、前記ソフトウ
ェア・セルの各々が、前記命令セット・アーキテクチャ
と互換性のあるプログラムと、前記プログラムと関連付
けられたデータと、前記ネットワークを介して伝送され
る前記ソフトウェア・セルのすべての間で前記ソフトウ
ェア・セルを一意的に識別するための識別子（例えばセ
ルの識別番号）と、を有することを特徴とするコンピュ
ータ・ネットワークも提供される。
【００１３】なお、本発明によれば、コンピュータ・ネ
ットワークと接続される複数のプロセッサを有するコン
ピュータ・システムであって、前記プロセッサの各々
が、同じ命令セット・アーキテクチャを有する複数の第
１の処理ユニットと、前記第１の処理ユニットを制御す
るための第２の処理ユニットとを有し、前記第１の処理
ユニットが、前記ネットワークを介して伝送されるソフ
トウェア・セルを処理するために作動可能であり、前記
ソフトウェア・セルの各々が、前記命令セット・アーキ
テクチャと互換性のあるプログラムと、前記プログラム
と関連付けられたデータと、前記ネットワークを介して
伝送される前記ソフトウェア・セルのすべての間で前記
ソフトウェア・セルを一意的に識別するための識別子
（例えばセルの識別番号）と、を有することを特徴とす
るコンピュータ・システムも提供される。
ットワークと接続される複数のプロセッサを有するコン
ピュータ・システムであって、前記プロセッサの各々
が、同じ命令セット・アーキテクチャを有する複数の第
１の処理ユニットと、前記第１の処理ユニットを制御す
るための第２の処理ユニットとを有し、前記第１の処理
ユニットが、前記ネットワークを介して伝送されるソフ
トウェア・セルを処理するために作動可能であり、前記
ソフトウェア・セルの各々が、前記命令セット・アーキ
テクチャと互換性のあるプログラムと、前記プログラム
と関連付けられたデータと、前記ネットワークを介して
伝送される前記ソフトウェア・セルのすべての間で前記
ソフトウェア・セルを一意的に識別するための識別子
（例えばセルの識別番号）と、を有することを特徴とす
るコンピュータ・システムも提供される。
【００１４】加えて、本発明によれば、コンピュータ・
ネットワークを介する伝送用ソフトウェア・セルのデー
タ・ストリームにおいて、前記コンピュータ・ネットワ
ークが、複数のプロセッサを有し、前記ソフトウェア・
セルの各々が、前記プロセッサの中の１以上によって処
理するためのプログラムと、前記プログラムと関連付け
られたデータと、前記ネットワークを介して伝送される
すべてのソフトウェア・セルの中で前記ソフトウェア・
セルを一意的に識別するグローバルな識別子と、を有す
ることを特徴とするデータ・ストリームも提供される。
なお、上記構成において、「データ・ストリーム」とい
う形態に代えて、「データ構造」という形態、あるいは
「上述のような構造を有するデータ」という形態で本発
明を提供することも可能である。
ネットワークを介する伝送用ソフトウェア・セルのデー
タ・ストリームにおいて、前記コンピュータ・ネットワ
ークが、複数のプロセッサを有し、前記ソフトウェア・
セルの各々が、前記プロセッサの中の１以上によって処
理するためのプログラムと、前記プログラムと関連付け
られたデータと、前記ネットワークを介して伝送される
すべてのソフトウェア・セルの中で前記ソフトウェア・
セルを一意的に識別するグローバルな識別子と、を有す
ることを特徴とするデータ・ストリームも提供される。
なお、上記構成において、「データ・ストリーム」とい
う形態に代えて、「データ構造」という形態、あるいは
「上述のような構造を有するデータ」という形態で本発
明を提供することも可能である。
【００１５】他の実施形態では、本発明は、ネットワー
クを介してデータとアプリケーションを伝送するため
の、また、ネットワークのメンバー間でデータとアプリ
ケーションを処理するための新しいプログラミング・モ
デルを提供する。このプログラミング・モデルでは、ネ
ットワークのいずれのメンバーでも処理できる、ネット
ワークを介して伝送されるソフトウェア・セルが使用さ
れる。各ソフトウェア・セルは同じ構造を有し、アプリ
ケーションとデータの双方を含むことが可能である。モ
ジュラー型コンピュータ・アーキテクチャによって提供
される高速処理と伝送速度の結果、これらのセルの高速
処理が可能となる。アプリケーション用コードは同じ共
通の命令セットとＩＳＡに好適に基づくものである。各
ソフトウェア・セルは、グローバルな識別子(グローバ
ルＩＤ)と、セルの処理に必要な計算用リソースの量に
ついて説明する情報とを好適に含むことが望ましい。す
べての計算用リソースは同じ基本構造を有し、同じＩＳ
Ａが用いられているので、このセルの処理を実行する特
定のリソースは、ネットワーク上のどこにでも配置が可
能となり、動的に割り当てることができる。
クを介してデータとアプリケーションを伝送するため
の、また、ネットワークのメンバー間でデータとアプリ
ケーションを処理するための新しいプログラミング・モ
デルを提供する。このプログラミング・モデルでは、ネ
ットワークのいずれのメンバーでも処理できる、ネット
ワークを介して伝送されるソフトウェア・セルが使用さ
れる。各ソフトウェア・セルは同じ構造を有し、アプリ
ケーションとデータの双方を含むことが可能である。モ
ジュラー型コンピュータ・アーキテクチャによって提供
される高速処理と伝送速度の結果、これらのセルの高速
処理が可能となる。アプリケーション用コードは同じ共
通の命令セットとＩＳＡに好適に基づくものである。各
ソフトウェア・セルは、グローバルな識別子(グローバ
ルＩＤ)と、セルの処理に必要な計算用リソースの量に
ついて説明する情報とを好適に含むことが望ましい。す
べての計算用リソースは同じ基本構造を有し、同じＩＳ
Ａが用いられているので、このセルの処理を実行する特
定のリソースは、ネットワーク上のどこにでも配置が可
能となり、動的に割り当てることができる。
【００１６】基本となる処理用モジュールはプロセッサ
・エレメント(ＰＥ)である。ＰＥは、好適には、処理ユ
ニット(ＰＵ)、ダイレクト・メモリ・アクセス・コント
ローラ(ＤＭＡＣ)および複数の付加処理ユニット(ＡＰ
Ｕ)を具備することが望ましい。好ましい実施形態で
は、１つのＰＥは８つのＡＰＵを具備する。ＰＵとＡＰ
Ｕとは、クロスバ・アーキテクチャを好適に備えている
共用ダイナミック・ランダム・アクセス・メモリ(ＤＲ
ＡＭ)を用いてリアルタイムで通信を行う。ＰＵは、Ａ
ＰＵによって、データとアプリケーションの処理のスケ
ジュール管理と全般的管理とを行う。ＡＰＵは並列的か
つ独立にこの処理を実行する。ＤＭＡＣは、共用ＤＲＡ
Ｍに格納されているデータとアプリケーションへのアク
セス制御をＰＵとＡＰＵとによって行う。
・エレメント(ＰＥ)である。ＰＥは、好適には、処理ユ
ニット(ＰＵ)、ダイレクト・メモリ・アクセス・コント
ローラ(ＤＭＡＣ)および複数の付加処理ユニット(ＡＰ
Ｕ)を具備することが望ましい。好ましい実施形態で
は、１つのＰＥは８つのＡＰＵを具備する。ＰＵとＡＰ
Ｕとは、クロスバ・アーキテクチャを好適に備えている
共用ダイナミック・ランダム・アクセス・メモリ(ＤＲ
ＡＭ)を用いてリアルタイムで通信を行う。ＰＵは、Ａ
ＰＵによって、データとアプリケーションの処理のスケ
ジュール管理と全般的管理とを行う。ＡＰＵは並列的か
つ独立にこの処理を実行する。ＤＭＡＣは、共用ＤＲＡ
Ｍに格納されているデータとアプリケーションへのアク
セス制御をＰＵとＡＰＵとによって行う。
【００１７】このモジュラー構造によれば、ネットワー
クのメンバーによって用いられるＰＥの数は、そのメン
バーが必要とする処理パワーに基づく。例えば、１台の
サーバーは４つのＰＥを用いることができ、１台のワー
クステーションは２つのＰＥを用いることができ、１つ
のＰＤＡは１つのＰＥを用いることができる。特定のソ
フトウェア・セルの処理に割り当てられるＰＥのＡＰＵ
の数は、そのセル内のプログラムとデータの複雑さと大
きさとによって決まる。
クのメンバーによって用いられるＰＥの数は、そのメン
バーが必要とする処理パワーに基づく。例えば、１台の
サーバーは４つのＰＥを用いることができ、１台のワー
クステーションは２つのＰＥを用いることができ、１つ
のＰＤＡは１つのＰＥを用いることができる。特定のソ
フトウェア・セルの処理に割り当てられるＰＥのＡＰＵ
の数は、そのセル内のプログラムとデータの複雑さと大
きさとによって決まる。
【００１８】好ましい実施形態では、複数のＰＥが１つ
の共用ＤＲＡＭと関連付けられる。好適には、ＤＲＡＭ
は複数のセクションに分割され、これらのセクションの
各々は複数のメモリ・バンクに分割される。特に好まし
い実施形態では、ＤＲＡＭは６４個のメモリ・バンクを
有し、各バンクは１メガバイトの記憶容量を有する。Ｄ
ＲＡＭの各セクションは、好適には、バンク・コントロ
ーラによって制御されることが望ましく、ＰＥの各ＤＭ
ＡＣは、好適には、各バンク・コントローラにアクセス
することが望ましい。したがって、この実施形態の各Ｐ
ＥのＤＭＡＣは、共用ＤＲＡＭの任意の部分へのアクセ
スが可能となる。
の共用ＤＲＡＭと関連付けられる。好適には、ＤＲＡＭ
は複数のセクションに分割され、これらのセクションの
各々は複数のメモリ・バンクに分割される。特に好まし
い実施形態では、ＤＲＡＭは６４個のメモリ・バンクを
有し、各バンクは１メガバイトの記憶容量を有する。Ｄ
ＲＡＭの各セクションは、好適には、バンク・コントロ
ーラによって制御されることが望ましく、ＰＥの各ＤＭ
ＡＣは、好適には、各バンク・コントローラにアクセス
することが望ましい。したがって、この実施形態の各Ｐ
ＥのＤＭＡＣは、共用ＤＲＡＭの任意の部分へのアクセ
スが可能となる。
【００１９】別の態様では、本発明は、共用ＤＲＡＭか
らのＡＰＵのデータの読み出しと、共用ＤＲＡＭへのデ
ータの書き込みのための同期システムと方法とを提供す
る。このシステムによって、ＤＲＡＭを共用している複
数のＡＰＵと複数のＰＥとの間のコンフリクトが防止さ
れる。このシステムと方法とによれば、ＤＲＡＭ領域が
指定され、複数のフル−エンプティ・ビットが格納され
る。これらのフル−エンプティ・ビットの各々は、ＤＲ
ＡＭの指定領域に対応する。この同期システムはＤＲＡ
Ｍのハードウェアの中に統合化されるので、ソフトウェ
アの中で実行されるデータ同期方式の計算上のオーバー
ヘッドはこのシステムによって防止される。
らのＡＰＵのデータの読み出しと、共用ＤＲＡＭへのデ
ータの書き込みのための同期システムと方法とを提供す
る。このシステムによって、ＤＲＡＭを共用している複
数のＡＰＵと複数のＰＥとの間のコンフリクトが防止さ
れる。このシステムと方法とによれば、ＤＲＡＭ領域が
指定され、複数のフル−エンプティ・ビットが格納され
る。これらのフル−エンプティ・ビットの各々は、ＤＲ
ＡＭの指定領域に対応する。この同期システムはＤＲＡ
Ｍのハードウェアの中に統合化されるので、ソフトウェ
アの中で実行されるデータ同期方式の計算上のオーバー
ヘッドはこのシステムによって防止される。
【００２０】また本発明によって、ＤＲＡＭ内にサンド
ボックスが設けられ、１つのＡＰＵのプログラム処理用
データから生じる、別のＡＰＵのプログラム処理用デー
タの破損に対するセキュリティが与えられる。各サンド
ボックスによって、データの読み出しや書き込みが不可
能となる共用ＤＲＡＭ領域が画定される。
ボックスが設けられ、１つのＡＰＵのプログラム処理用
データから生じる、別のＡＰＵのプログラム処理用デー
タの破損に対するセキュリティが与えられる。各サンド
ボックスによって、データの読み出しや書き込みが不可
能となる共用ＤＲＡＭ領域が画定される。
【００２１】別の態様では、本発明は、ＰＵがＡＰＵへ
コマンドを出して、アプリケーションとデータのＡＰＵ
による処理を開始するためのシステムと方法とを提供す
るものである。これらのコマンドは、ＡＰＵ遠隔処理命
令(ＡＲＰＣ)と呼ばれ、このコマンドによって、ＡＰＵ
がコプロセッサの役割を演じることなく、アプリケーシ
ョンとデータのＡＰＵによる並列処理のＰＵによる全般
的管理と調整が可能となる。
コマンドを出して、アプリケーションとデータのＡＰＵ
による処理を開始するためのシステムと方法とを提供す
るものである。これらのコマンドは、ＡＰＵ遠隔処理命
令(ＡＲＰＣ)と呼ばれ、このコマンドによって、ＡＰＵ
がコプロセッサの役割を演じることなく、アプリケーシ
ョンとデータのＡＰＵによる並列処理のＰＵによる全般
的管理と調整が可能となる。
【００２２】他の実施形態では、本発明によって、スト
リーミング・データ処理用の専用パイプライン構造を設
定するシステムと方法とが提供される。このシステムと
方法によれば、ＰＵによってこれらのストリーミング・
データの処理を行うために、ＡＰＵの調整グループと、
これらのＡＰＵと関連するメモリサンドボックスの調整
グループとが設定される。パイプ・ラインの専用ＡＰＵ
とメモリサンドボックスとは、データ処理が行われない
時間中もパイプ・ライン専用のままである。言い換えれ
ば、専用ＡＰＵ及びこれらの専用ＡＰＵと関連するサン
ドボックスとは、この期間中は予約状態となる。
リーミング・データ処理用の専用パイプライン構造を設
定するシステムと方法とが提供される。このシステムと
方法によれば、ＰＵによってこれらのストリーミング・
データの処理を行うために、ＡＰＵの調整グループと、
これらのＡＰＵと関連するメモリサンドボックスの調整
グループとが設定される。パイプ・ラインの専用ＡＰＵ
とメモリサンドボックスとは、データ処理が行われない
時間中もパイプ・ライン専用のままである。言い換えれ
ば、専用ＡＰＵ及びこれらの専用ＡＰＵと関連するサン
ドボックスとは、この期間中は予約状態となる。
【００２３】他の実施形態では、本発明はタスク処理用
の絶対タイマーを提供する。この絶対タイマーは、アプ
リケーションとデータの処理用としてＡＰＵが使用する
クロック周波数に依存しない。アプリケーションは、絶
対タイマーによって定義される、タスク用の時間に基づ
いて書かれる。ＡＰＵが使用しているクロック周波数
が、ＡＰＵの機能の改善などに起因して増加しても、絶
対タイマーによって定義される所定のタスク用の時間は
そのまま同じである。この方式によれば、古いＡＰＵに
おける遅い処理時間を前提として書かれた古いアプリケ
ーションの処理を、これらの新しいＡＰＵでは行わせな
いこととする必要がなく、かつ、新しいバージョンのＡ
ＰＵによる処理時間の向上を実現することが可能にな
る。
の絶対タイマーを提供する。この絶対タイマーは、アプ
リケーションとデータの処理用としてＡＰＵが使用する
クロック周波数に依存しない。アプリケーションは、絶
対タイマーによって定義される、タスク用の時間に基づ
いて書かれる。ＡＰＵが使用しているクロック周波数
が、ＡＰＵの機能の改善などに起因して増加しても、絶
対タイマーによって定義される所定のタスク用の時間は
そのまま同じである。この方式によれば、古いＡＰＵに
おける遅い処理時間を前提として書かれた古いアプリケ
ーションの処理を、これらの新しいＡＰＵでは行わせな
いこととする必要がなく、かつ、新しいバージョンのＡ
ＰＵによる処理時間の向上を実現することが可能にな
る。
【００２４】また本発明は、より処理速度が高速な新し
いＡＰＵを、古いＡＰＵにおける遅い処理速度を前提と
して書かれた古いアプリケーションの処理に用いること
を可能にする、他の方式をも提供するものである。この
方式では、速度の改善によって生じるＡＰＵの並列処理
の調整における問題の処理の間に、これらの古いアプリ
ケーションの処理時にＡＰＵが使用している命令(マイ
クロコード)が分析される。ＡＰＵによる処理の順番が
プログラムが予期する順番どおりに維持されるよう、
“オペレーションなし”(“ＮＯＯＰ”)命令が、これら
のＡＰＵのいくつかによって実行される命令の中へ挿入
される。これらの命令の中へこれらの“ＮＯＯＰ”を挿
入することにより、ＡＰＵによるすべての命令を実行す
るための正しいタイミングが維持される。
いＡＰＵを、古いＡＰＵにおける遅い処理速度を前提と
して書かれた古いアプリケーションの処理に用いること
を可能にする、他の方式をも提供するものである。この
方式では、速度の改善によって生じるＡＰＵの並列処理
の調整における問題の処理の間に、これらの古いアプリ
ケーションの処理時にＡＰＵが使用している命令(マイ
クロコード)が分析される。ＡＰＵによる処理の順番が
プログラムが予期する順番どおりに維持されるよう、
“オペレーションなし”(“ＮＯＯＰ”)命令が、これら
のＡＰＵのいくつかによって実行される命令の中へ挿入
される。これらの命令の中へこれらの“ＮＯＯＰ”を挿
入することにより、ＡＰＵによるすべての命令を実行す
るための正しいタイミングが維持される。
【００２５】他の実施形態では、本発明は、光導波路が
統合化される集積回路を含むチップ・パッケージを提供
するものである。なお、本発明によれば、コンピュータ
・ネットワークにおいて、前記ネットワークと接続され
た複数のプロセッサを有し、前記プロセッサの各々が、
同じ命令セット・アーキテクチャを有する複数の第１の
処理ユニットと、前記第１の処理ユニットを制御するた
めの第２の処理ユニットとを有し、前記第１の処理ユニ
ットが、前記ネットワークを介して伝送されるソフトウ
ェア・セルを処理するために作動可能であり、前記ソフ
トウェア・セルの各々が、前記命令セット・アーキテク
チャと互換性のあるプログラムと、前記プログラムと関
連付けられたデータと、前記ネットワークを介して伝送
される前記ソフトウェア・セルのすべての間で前記ソフ
トウェア・セルを一意的に識別するための識別子と、を
有することを特徴とするコンピュータ・ネットワークも
提供できる。この場合、前記第２の処理ユニットが、前
記第１の処理ユニットによって処理される前記ソフトウ
ェア・セルのプログラムを決定することにより、前記第
１の処理ユニットを制御することを特徴とするネットワ
ークも提供できる。また、前記各々の第１の処理ユニッ
トが、前記第１の処理ユニットと排他的に関連付けられ
たローカル・メモリを含み、前記ローカル・メモリから
前記プログラムを処理することを特徴とするネットワー
クも提供できる。上記ネットワークにおいて、前記各々
のプロセッサが、メイン・メモリをさらに含み、前記メ
イン・メモリが複数のバンクを含み、前記各々のバンク
が複数のブロックを含み、前記各々のブロックが、前記
メイン・メモリの最小のアドレス可能な単位であり、か
つ、前記ブロック内に格納されたデータの状態に関する
情報を格納するための、前記メイン・メモリ内の関連す
るメモリ空間と、第１の処理ユニット用の識別子と、前
記第１の処理ユニットと関連付けられたローカル・メモ
リのアドレスとを有することを特徴とするネットワーク
も提供できる。この場合、前記第１の処理ユニットが、
前記関連するメモリ空間を用いて、前記ブロックからの
前記第１の処理ユニットのデータの読み出しと、前記ブ
ロックへのデータの書き込みとを同期させる手段を有す
ることを特徴とするネットワークも提供できる。また、
上記ネットワークにおいて、前記プロセッサの各々が、
ダイレクト・メモリ・アクセス・コントローラをさらに
有することを特徴とするネットワークも提供できる。ま
た、前記各々の第１の処理ユニットが、前記メイン・メ
モリから、前記第１の処理ユニットと関連付けられたロ
ーカル・メモリへデータを読み出す同期読取りコマンド
を出し、さらに、前記ローカル・メモリから前記メイン
・メモリへデータを書き込む同期書き込みコマンドを出
すように作動可能であることを特徴とするネットワーク
も提供できる。一方、複数のプロセッサを有したコンピ
ュータ・ネットワークを介して伝送されるソフトウェア
・セルを格納するためのコンピュータ可読媒体におい
て、前記ソフトウェア・セルが、前記プロセッサの中の
１以上のプロセッサによって処理するためのプログラム
と、前記プログラムと関連付けられたデータと、前記ネ
ットワークを介して伝送されるすべてのソフトウェア・
セルの中で、前記ソフトウェア・セルを一意的に識別す
るグローバルな識別子と、を有することを特徴とするコ
ンピュータ可読媒体も提供できる。このコンピュータ可
読媒体において、前記ソフトウェア・セルが、前記ネッ
トワークを介して前記ソフトウェア・セルのルート選定
を行うための情報をさらに有することを特徴とするコン
ピュータ可読媒体も提供できる。このコンピュータ可読
媒体において、前記情報が、前記複数のプロセッサの中
の１つのための識別子を含み、前記１つのプロセッサ
が、前記ソフトウェア・セルが伝送されるべき伝送先プ
ロセッサであることを特徴とするコンピュータ可読媒体
も提供できる。また、前記識別子がインターネット・プ
ロトコル・アドレスを含むことを特徴とするコンピュー
タ可読媒体も提供できる。更に、前記情報が前記複数の
プロセッサの中の１つの識別子を含み、前記１つのプロ
セッサが前記ソフトウェア・セルの発生元プロセッサで
あることを特徴とするコンピュータ可読媒体も提供でき
る。この場合、前記情報が、前記複数のプロセッサの中
の１つの識別子を含み、前記１つのプロセッサが、前記
ソフトウェア・セルの処理に関する情報の伝送されるべ
きプロセッサであることを特徴とするコンピュータ可読
媒体も提供できる。上記コンピュータ可読媒体におい
て、前記ソフトウェア・セルが、前記プロセッサの中の
１つに対して複数のダイレクト・メモリ・アクセス・コ
マンドを与える情報をさらに有することを特徴とするコ
ンピュータ可読媒体も提供できる。この場合、前記ダイ
レクト・メモリ・アクセス・コマンドを実行するため
に、前記情報が、前記１つのプロセッサ用のバーチャル
識別子と、前記１つのプロセッサと関連付けられたメモ
リのアドレスと、を有することを特徴とするコンピュー
タ可読媒体も提供できる。また、前記グローバルな識別
子が、前記プロセッサの中の前記ソフトウェア・セルを
作成する１つのプロセッサの識別子及びその作成の時刻
と日付に基づくことを特徴とするコンピュータ可読媒体
も提供できる。また、コンピュータ可読媒体において、
前記グローバルな識別子が、前記プロセッサの中の前記
ソフトウェア・セルを伝送する１つのプロセッサの識別
子及びその伝送の時刻と日付とに基づくことを特徴とす
るコンピュータ可読媒体も提供できる。一方、複数のプ
ロセッサを有したコンピュータ・ネットワークを伝送す
るソフトウェア・セルのデータ・ストリームにおいて、
前記ソフトウェア・セルの各々が、前記プロセッサの中
の１以上によって処理するためのプログラムと、前記プ
ログラムと関連付けられたデータと、前記ネットワーク
を介して伝送されるすべてのソフトウェア・セルの中で
前記ソフトウェア・セルを一意的に識別するグローバル
な識別子と、を有することを特徴とするデータ・ストリ
ームも提供できる。このデータ・ストリームにおいて、
前記各々のソフトウェア・セルが、前記ネットワークを
介して前記ソフトウェア・セルのルート選定を行うため
の情報をさらに有することを特徴とするデータ・ストリ
ームも提供できる。このデータ・ストリームにおいて、
前記情報が、前記複数のプロセッサの中の１つのプロセ
ッサのための識別子を含み、前記１つのプロセッサが、
処理のために前記ソフトウェア・セルが伝送されるべき
伝送先プロセッサであることを特徴とするデータ・スト
リームも提供できる。上記データ・ストリームにおい
て、前記識別子がインターネット・プロトコル・アドレ
スを含むことを特徴とするデータ・ストリームも提供で
きる。上記データ・ストリームにおいて、前記情報が前
記複数のプロセッサの中の１つの識別子を含み、前記１
つのプロセッサが前記ソフトウェア・セルの発生元プロ
セッサであることを特徴とするデータ・ストリームも提
供できる。上記データ・ストリームにおいて、前記情報
が、前記複数のプロセッサの中の１つの識別子を含み、
前記１つのプロセッサが、前記ソフトウェア・セルの処
理に関する情報の伝送されるべき伝送先プロセッサであ
ることを特徴とするデータ・ストリームも提供できる。
また、上記データ・ストリームにおいて、前記各々のソ
フトウェア・セルが前記プロセッサの中の１つに対して
複数のダイレクト・メモリ・アクセス・コマンドを与え
る情報をさらに有することを特徴とするデータ・ストリ
ームも提供できる。この場合、前記ダイレクト・メモリ
・アクセス・コマンドを実行するために、前記情報が、
前記１つのプロセッサ用のバーチャル識別子と、前記１
つのプロセッサと関連付けられたメモリのアドレスと、
を有することを特徴とするデータ・ストリームも提供で
きる。また、上記データ・ストリームにおいて、前記グ
ローバルな識別子が、前記プロセッサの中の、前記ソフ
トウェア・セルを作成する１つのプロセッサのための識
別子及びその作成の時刻と日付に基づくことを特徴とす
るデータ・ストリーム。更に、上記データ・ストリーム
において、前記グローバルな識別子が、前記プロセッサ
の中の前記ソフトウェア・セルを伝送する１つのプロセ
ッサの識別子及びその伝送の時刻と日付に基づくことを
特徴とするデータ・ストリームも提供できる。
統合化される集積回路を含むチップ・パッケージを提供
するものである。なお、本発明によれば、コンピュータ
・ネットワークにおいて、前記ネットワークと接続され
た複数のプロセッサを有し、前記プロセッサの各々が、
同じ命令セット・アーキテクチャを有する複数の第１の
処理ユニットと、前記第１の処理ユニットを制御するた
めの第２の処理ユニットとを有し、前記第１の処理ユニ
ットが、前記ネットワークを介して伝送されるソフトウ
ェア・セルを処理するために作動可能であり、前記ソフ
トウェア・セルの各々が、前記命令セット・アーキテク
チャと互換性のあるプログラムと、前記プログラムと関
連付けられたデータと、前記ネットワークを介して伝送
される前記ソフトウェア・セルのすべての間で前記ソフ
トウェア・セルを一意的に識別するための識別子と、を
有することを特徴とするコンピュータ・ネットワークも
提供できる。この場合、前記第２の処理ユニットが、前
記第１の処理ユニットによって処理される前記ソフトウ
ェア・セルのプログラムを決定することにより、前記第
１の処理ユニットを制御することを特徴とするネットワ
ークも提供できる。また、前記各々の第１の処理ユニッ
トが、前記第１の処理ユニットと排他的に関連付けられ
たローカル・メモリを含み、前記ローカル・メモリから
前記プログラムを処理することを特徴とするネットワー
クも提供できる。上記ネットワークにおいて、前記各々
のプロセッサが、メイン・メモリをさらに含み、前記メ
イン・メモリが複数のバンクを含み、前記各々のバンク
が複数のブロックを含み、前記各々のブロックが、前記
メイン・メモリの最小のアドレス可能な単位であり、か
つ、前記ブロック内に格納されたデータの状態に関する
情報を格納するための、前記メイン・メモリ内の関連す
るメモリ空間と、第１の処理ユニット用の識別子と、前
記第１の処理ユニットと関連付けられたローカル・メモ
リのアドレスとを有することを特徴とするネットワーク
も提供できる。この場合、前記第１の処理ユニットが、
前記関連するメモリ空間を用いて、前記ブロックからの
前記第１の処理ユニットのデータの読み出しと、前記ブ
ロックへのデータの書き込みとを同期させる手段を有す
ることを特徴とするネットワークも提供できる。また、
上記ネットワークにおいて、前記プロセッサの各々が、
ダイレクト・メモリ・アクセス・コントローラをさらに
有することを特徴とするネットワークも提供できる。ま
た、前記各々の第１の処理ユニットが、前記メイン・メ
モリから、前記第１の処理ユニットと関連付けられたロ
ーカル・メモリへデータを読み出す同期読取りコマンド
を出し、さらに、前記ローカル・メモリから前記メイン
・メモリへデータを書き込む同期書き込みコマンドを出
すように作動可能であることを特徴とするネットワーク
も提供できる。一方、複数のプロセッサを有したコンピ
ュータ・ネットワークを介して伝送されるソフトウェア
・セルを格納するためのコンピュータ可読媒体におい
て、前記ソフトウェア・セルが、前記プロセッサの中の
１以上のプロセッサによって処理するためのプログラム
と、前記プログラムと関連付けられたデータと、前記ネ
ットワークを介して伝送されるすべてのソフトウェア・
セルの中で、前記ソフトウェア・セルを一意的に識別す
るグローバルな識別子と、を有することを特徴とするコ
ンピュータ可読媒体も提供できる。このコンピュータ可
読媒体において、前記ソフトウェア・セルが、前記ネッ
トワークを介して前記ソフトウェア・セルのルート選定
を行うための情報をさらに有することを特徴とするコン
ピュータ可読媒体も提供できる。このコンピュータ可読
媒体において、前記情報が、前記複数のプロセッサの中
の１つのための識別子を含み、前記１つのプロセッサ
が、前記ソフトウェア・セルが伝送されるべき伝送先プ
ロセッサであることを特徴とするコンピュータ可読媒体
も提供できる。また、前記識別子がインターネット・プ
ロトコル・アドレスを含むことを特徴とするコンピュー
タ可読媒体も提供できる。更に、前記情報が前記複数の
プロセッサの中の１つの識別子を含み、前記１つのプロ
セッサが前記ソフトウェア・セルの発生元プロセッサで
あることを特徴とするコンピュータ可読媒体も提供でき
る。この場合、前記情報が、前記複数のプロセッサの中
の１つの識別子を含み、前記１つのプロセッサが、前記
ソフトウェア・セルの処理に関する情報の伝送されるべ
きプロセッサであることを特徴とするコンピュータ可読
媒体も提供できる。上記コンピュータ可読媒体におい
て、前記ソフトウェア・セルが、前記プロセッサの中の
１つに対して複数のダイレクト・メモリ・アクセス・コ
マンドを与える情報をさらに有することを特徴とするコ
ンピュータ可読媒体も提供できる。この場合、前記ダイ
レクト・メモリ・アクセス・コマンドを実行するため
に、前記情報が、前記１つのプロセッサ用のバーチャル
識別子と、前記１つのプロセッサと関連付けられたメモ
リのアドレスと、を有することを特徴とするコンピュー
タ可読媒体も提供できる。また、前記グローバルな識別
子が、前記プロセッサの中の前記ソフトウェア・セルを
作成する１つのプロセッサの識別子及びその作成の時刻
と日付に基づくことを特徴とするコンピュータ可読媒体
も提供できる。また、コンピュータ可読媒体において、
前記グローバルな識別子が、前記プロセッサの中の前記
ソフトウェア・セルを伝送する１つのプロセッサの識別
子及びその伝送の時刻と日付とに基づくことを特徴とす
るコンピュータ可読媒体も提供できる。一方、複数のプ
ロセッサを有したコンピュータ・ネットワークを伝送す
るソフトウェア・セルのデータ・ストリームにおいて、
前記ソフトウェア・セルの各々が、前記プロセッサの中
の１以上によって処理するためのプログラムと、前記プ
ログラムと関連付けられたデータと、前記ネットワーク
を介して伝送されるすべてのソフトウェア・セルの中で
前記ソフトウェア・セルを一意的に識別するグローバル
な識別子と、を有することを特徴とするデータ・ストリ
ームも提供できる。このデータ・ストリームにおいて、
前記各々のソフトウェア・セルが、前記ネットワークを
介して前記ソフトウェア・セルのルート選定を行うため
の情報をさらに有することを特徴とするデータ・ストリ
ームも提供できる。このデータ・ストリームにおいて、
前記情報が、前記複数のプロセッサの中の１つのプロセ
ッサのための識別子を含み、前記１つのプロセッサが、
処理のために前記ソフトウェア・セルが伝送されるべき
伝送先プロセッサであることを特徴とするデータ・スト
リームも提供できる。上記データ・ストリームにおい
て、前記識別子がインターネット・プロトコル・アドレ
スを含むことを特徴とするデータ・ストリームも提供で
きる。上記データ・ストリームにおいて、前記情報が前
記複数のプロセッサの中の１つの識別子を含み、前記１
つのプロセッサが前記ソフトウェア・セルの発生元プロ
セッサであることを特徴とするデータ・ストリームも提
供できる。上記データ・ストリームにおいて、前記情報
が、前記複数のプロセッサの中の１つの識別子を含み、
前記１つのプロセッサが、前記ソフトウェア・セルの処
理に関する情報の伝送されるべき伝送先プロセッサであ
ることを特徴とするデータ・ストリームも提供できる。
また、上記データ・ストリームにおいて、前記各々のソ
フトウェア・セルが前記プロセッサの中の１つに対して
複数のダイレクト・メモリ・アクセス・コマンドを与え
る情報をさらに有することを特徴とするデータ・ストリ
ームも提供できる。この場合、前記ダイレクト・メモリ
・アクセス・コマンドを実行するために、前記情報が、
前記１つのプロセッサ用のバーチャル識別子と、前記１
つのプロセッサと関連付けられたメモリのアドレスと、
を有することを特徴とするデータ・ストリームも提供で
きる。また、上記データ・ストリームにおいて、前記グ
ローバルな識別子が、前記プロセッサの中の、前記ソフ
トウェア・セルを作成する１つのプロセッサのための識
別子及びその作成の時刻と日付に基づくことを特徴とす
るデータ・ストリーム。更に、上記データ・ストリーム
において、前記グローバルな識別子が、前記プロセッサ
の中の前記ソフトウェア・セルを伝送する１つのプロセ
ッサの識別子及びその伝送の時刻と日付に基づくことを
特徴とするデータ・ストリームも提供できる。
【００２６】
【発明の実施の形態】図１に、本発明によるコンピュー
タ・システム１０１のアーキテクチャ全体を示す。
タ・システム１０１のアーキテクチャ全体を示す。
【００２７】この図に例示されているように、システム
１０１にはネットワーク１０４が含まれ、複数のコンピ
ュータとコンピューティング・デバイスがこのネットワ
ークと接続されている。ネットワーク１０４の例とし
て、ＬＡＮ、インターネットのようなグローバルネット
ワーク、あるいは他のコンピュータ・ネットワークが挙
げられる。
１０１にはネットワーク１０４が含まれ、複数のコンピ
ュータとコンピューティング・デバイスがこのネットワ
ークと接続されている。ネットワーク１０４の例とし
て、ＬＡＮ、インターネットのようなグローバルネット
ワーク、あるいは他のコンピュータ・ネットワークが挙
げられる。
【００２８】ネットワーク１０４と接続されたコンピュ
ータとコンピューティング・デバイス(ネットワークの
“メンバー”)の中には、クライアント側コンピュータ
１０６、サーバーコンピュータ１０８、個人用情報機器
(ＰＤＡ)１１０、デジタルテレビ(ＤＴＶ)１１２および
その他の有線または無線コンピュータとコンピューティ
ング・デバイスなどが含まれる。ネットワーク１０４の
メンバーによって用いられるプロセッサは、同じ共通の
コンピューティング・モジュールから構成される。また
これらのプロセッサは、好適には、ＩＳＡがすべて同じ
で、好適には同じ命令セットに従って処理を実行する。
個々のプロセッサ内に含まれるモジュールの数は、その
プロセッサが必要とする処理パワーによって決められ
る。
ータとコンピューティング・デバイス(ネットワークの
“メンバー”)の中には、クライアント側コンピュータ
１０６、サーバーコンピュータ１０８、個人用情報機器
(ＰＤＡ)１１０、デジタルテレビ(ＤＴＶ)１１２および
その他の有線または無線コンピュータとコンピューティ
ング・デバイスなどが含まれる。ネットワーク１０４の
メンバーによって用いられるプロセッサは、同じ共通の
コンピューティング・モジュールから構成される。また
これらのプロセッサは、好適には、ＩＳＡがすべて同じ
で、好適には同じ命令セットに従って処理を実行する。
個々のプロセッサ内に含まれるモジュールの数は、その
プロセッサが必要とする処理パワーによって決められ
る。
【００２９】例えば、システム１０１のサーバー１０８
は、クライアント１０６より多いデータ処理およびアプ
リケーション処理を実行するので、クライアント１０６
より多いコンピューティング・モジュールを含むことに
なる。一方、ＰＤＡ１１０では最低量の処理しか実行さ
れない。したがって、ＰＤＡ１１０には最少の数のコン
ピューティング・モジュールしか含まれない。ＤＴＶ１
１２はクライアント１０６とサーバー１０８の間の処理
レベルを実行する。したがって、ＤＴＶ１１２にはクラ
イアント１０６とサーバー１０８の間のいくつかのコン
ピューティング・モジュールが含まれる。以下に説明す
るように、各コンピューティング・モジュールの中に
は、処理用コントローラと、ネットワーク１０４を介し
て伝送されるデータおよびアプリケーションの並列処理
を実行する複数の同一処理ユニットとが含まれる。
は、クライアント１０６より多いデータ処理およびアプ
リケーション処理を実行するので、クライアント１０６
より多いコンピューティング・モジュールを含むことに
なる。一方、ＰＤＡ１１０では最低量の処理しか実行さ
れない。したがって、ＰＤＡ１１０には最少の数のコン
ピューティング・モジュールしか含まれない。ＤＴＶ１
１２はクライアント１０６とサーバー１０８の間の処理
レベルを実行する。したがって、ＤＴＶ１１２にはクラ
イアント１０６とサーバー１０８の間のいくつかのコン
ピューティング・モジュールが含まれる。以下に説明す
るように、各コンピューティング・モジュールの中に
は、処理用コントローラと、ネットワーク１０４を介し
て伝送されるデータおよびアプリケーションの並列処理
を実行する複数の同一処理ユニットとが含まれる。
【００３０】システム１０１がこのように均質な構成を
有することから、アダプタビリティ、処理速度および処
理効率が改善される。システム１０１の各メンバーが、
同じコンピューティング・モジュールのうち１つまたは
それ以上(またはコンピューティング・モジュールの一
部) を用いて処理を実行するので、データとアプリケー
ションの実際の処理をどのコンピュータまたはコンピュ
ーティング・デバイスで実行するかは重要ではなくな
る。さらに、個々のアプリケーションとデータの処理
は、ネットワークのメンバーの間で分担することができ
る。システム全体を通じて、システム１０１が処理した
データとアプリケーションを含むセルを一意的に識別す
ることにより、この処理がどこで行われたかにかかわら
ず、処理を要求したコンピュータまたはコンピューティ
ング・デバイスへその処理結果を伝送することが可能と
なる。この処理を実行するモジュールが共通の構造と共
通のＩＳＡとを有するので、プロセッサ間の互換性を達
成するためのソフトウェアの追加層の計算上の負担が回
避される。このアーキテクチャとプログラミング・モデ
ルによって、リアルタイムのマルチメディア・アプリケ
ーションなどの実行に必要な処理速度が改善される。
有することから、アダプタビリティ、処理速度および処
理効率が改善される。システム１０１の各メンバーが、
同じコンピューティング・モジュールのうち１つまたは
それ以上(またはコンピューティング・モジュールの一
部) を用いて処理を実行するので、データとアプリケー
ションの実際の処理をどのコンピュータまたはコンピュ
ーティング・デバイスで実行するかは重要ではなくな
る。さらに、個々のアプリケーションとデータの処理
は、ネットワークのメンバーの間で分担することができ
る。システム全体を通じて、システム１０１が処理した
データとアプリケーションを含むセルを一意的に識別す
ることにより、この処理がどこで行われたかにかかわら
ず、処理を要求したコンピュータまたはコンピューティ
ング・デバイスへその処理結果を伝送することが可能と
なる。この処理を実行するモジュールが共通の構造と共
通のＩＳＡとを有するので、プロセッサ間の互換性を達
成するためのソフトウェアの追加層の計算上の負担が回
避される。このアーキテクチャとプログラミング・モデ
ルによって、リアルタイムのマルチメディア・アプリケ
ーションなどの実行に必要な処理速度が改善される。
【００３１】システム１０１によって改善される処理速
度と効率というさらなる利点を利用するために、このシ
ステムによって処理されるデータとアプリケーションと
は、一意的に識別される、それぞれフォーマットが同じ
であるソフトウェア・セル１０２へとパッケージ化され
る。各ソフトウェア・セル１０２は、アプリケーション
とデータの双方を含むあるいは含み得る。また各ソフト
ウェア・セルには、ネットワーク１０４とシステム１０
１全体の中でセルを識別するためのセル識別子が含ま
れ、その一例としては、ソフトウェア・セルをグローバ
ルに識別するＩＤが含まれる。ソフトウェア・セルのこ
の構造的均一性と、ネットワークの中でのソフトウェア
・セルの一意的識別とによって、ネットワークの任意の
コンピュータまたはコンピューティング・デバイスでの
アプリケーションとデータの処理が改善される。例え
ば、クライアント１０６は、ソフトウェア・セル１０２
の作成を行うこともできるが、クライアント１０６側の
処理能力は限られていることから、このソフトウェア・
セルをサーバー１０８へ伝送して処理してもらうことも
できる。したがって、ソフトウェア・セルは、ネットワ
ーク１０４全体を移動してネットワーク上での処理用リ
ソースの可用性に基づく処理を行うことが可能となる。
度と効率というさらなる利点を利用するために、このシ
ステムによって処理されるデータとアプリケーションと
は、一意的に識別される、それぞれフォーマットが同じ
であるソフトウェア・セル１０２へとパッケージ化され
る。各ソフトウェア・セル１０２は、アプリケーション
とデータの双方を含むあるいは含み得る。また各ソフト
ウェア・セルには、ネットワーク１０４とシステム１０
１全体の中でセルを識別するためのセル識別子が含ま
れ、その一例としては、ソフトウェア・セルをグローバ
ルに識別するＩＤが含まれる。ソフトウェア・セルのこ
の構造的均一性と、ネットワークの中でのソフトウェア
・セルの一意的識別とによって、ネットワークの任意の
コンピュータまたはコンピューティング・デバイスでの
アプリケーションとデータの処理が改善される。例え
ば、クライアント１０６は、ソフトウェア・セル１０２
の作成を行うこともできるが、クライアント１０６側の
処理能力は限られていることから、このソフトウェア・
セルをサーバー１０８へ伝送して処理してもらうことも
できる。したがって、ソフトウェア・セルは、ネットワ
ーク１０４全体を移動してネットワーク上での処理用リ
ソースの可用性に基づく処理を行うことが可能となる。
【００３２】また、システム１０１のプロセッサとソフ
トウェア・セルが均質な構造を有することで、今日の異
質なネットワークの混在という問題の多くを防ぐことが
できる。例えば任意の命令セットを用いる任意のどのＩ
ＳＡ上でもアプリケーションの処理を許容しようとする
非効率的なプログラミング・モデル(Ｊａｖａのバーチ
ャル・マシーンのような仮想マシーンなど)が回避され
る。したがって、システム１０１は、今日のネットワー
クよりもはるかに効率的、かつ、はるかに効果的に広帯
域処理の実現が可能となる。
トウェア・セルが均質な構造を有することで、今日の異
質なネットワークの混在という問題の多くを防ぐことが
できる。例えば任意の命令セットを用いる任意のどのＩ
ＳＡ上でもアプリケーションの処理を許容しようとする
非効率的なプログラミング・モデル(Ｊａｖａのバーチ
ャル・マシーンのような仮想マシーンなど)が回避され
る。したがって、システム１０１は、今日のネットワー
クよりもはるかに効率的、かつ、はるかに効果的に広帯
域処理の実現が可能となる。
【００３３】ネットワーク１０４のすべてのメンバーの
ための基本となる処理用モジュールはプロセッサ・エレ
メント(ＰＥ)である。図２にＰＥの構造が例示されてい
る。この図に示すように、ＰＥ２０１は、処理ユニット
(ＰＵ)２０３、ＤＭＡＣ２０５、複数の付加処理ユニッ
ト(ＡＰＵ)、すなわち、ＡＰＵ２０７、ＡＰＵ２０９、
ＡＰＵ２１１、ＡＰＵ２１３、ＡＰＵ２１５、ＡＰＵ２
１７、ＡＰＵ２１９、ＡＰＵ２２１を具備する。ローカ
ルＰＥバス２２３は、ＡＰＵと、ＤＭＡＣ２０５と、Ｐ
Ｕ２０３との間でデータとアプリケーションとを伝送す
る。ローカルＰＥバス２２３は、従来型のアーキテクチ
ャなどを備えていてもよいし、あるいは、パケット交換
式ネットワークとして実現されてもよい。パケット交換
式ネットワークとして実現される場合、より多くのハー
ドウェアが必要となり、その一方で、利用可能な帯域幅
が増加する。
ための基本となる処理用モジュールはプロセッサ・エレ
メント(ＰＥ)である。図２にＰＥの構造が例示されてい
る。この図に示すように、ＰＥ２０１は、処理ユニット
(ＰＵ)２０３、ＤＭＡＣ２０５、複数の付加処理ユニッ
ト(ＡＰＵ)、すなわち、ＡＰＵ２０７、ＡＰＵ２０９、
ＡＰＵ２１１、ＡＰＵ２１３、ＡＰＵ２１５、ＡＰＵ２
１７、ＡＰＵ２１９、ＡＰＵ２２１を具備する。ローカ
ルＰＥバス２２３は、ＡＰＵと、ＤＭＡＣ２０５と、Ｐ
Ｕ２０３との間でデータとアプリケーションとを伝送す
る。ローカルＰＥバス２２３は、従来型のアーキテクチ
ャなどを備えていてもよいし、あるいは、パケット交換
式ネットワークとして実現されてもよい。パケット交換
式ネットワークとして実現される場合、より多くのハー
ドウェアが必要となり、その一方で、利用可能な帯域幅
が増加する。
【００３４】ＰＥ２０１は、デジタル論理回路を実現す
る様々な方法を用いて構成可能である。しかし、ＰＥ２
０１は、好適には、シリコン基板上の単一の集積回路と
して構成されることが望ましい。基板用代替材料の中に
は、ガリウム砒素、ガリウム・アルミニウム砒素、砒素
および多種多様のドーパントを用いるその他のいわゆる
III−Ｂ化合物が含まれる。またＰＥ２０１は、超伝導
材料(高速単一磁束量子(ＲＳＦＱ)論理処理など)を用い
て実現することもできる。
る様々な方法を用いて構成可能である。しかし、ＰＥ２
０１は、好適には、シリコン基板上の単一の集積回路と
して構成されることが望ましい。基板用代替材料の中に
は、ガリウム砒素、ガリウム・アルミニウム砒素、砒素
および多種多様のドーパントを用いるその他のいわゆる
III−Ｂ化合物が含まれる。またＰＥ２０１は、超伝導
材料(高速単一磁束量子(ＲＳＦＱ)論理処理など)を用い
て実現することもできる。
【００３５】ＰＥ２０１は、高帯域メモリ接続部２２７
を介してダイナミック・ランダム・アクセス・メモリ
(ＤＲＡＭ)２２５と密接に関連する。ＤＲＡＭ２２５は
ＰＥ２０１用メイン・メモリとして機能する。ＤＲＡＭ
２２５は好適には、ダイナミック・ランダム・アクセス
・メモリであることが望ましいとはいえ、他の手段、例
えばスタティック・ランダム・アクセス・メモリ(ＳＲ
ＡＭ)として、磁気ランダム・アクセス・メモリ(ＭＲＡ
Ｍ)、光メモリまたはホログラフィ・メモリなどを用い
てＤＲＡＭ２２５を実現することもできる。ＤＭＡＣ２
０５によって、ＤＲＡＭ２２５と、ＰＥ２０１のＡＰＵ
とＰＵとの間のデータ転送が改善される。以下さらに説
明するように、ＤＭＡＣ２０５によって、各ＡＰＵに対
するＤＲＡＭ２２５内の排他的領域が指定されるが、こ
の排他的領域の中へはＡＰＵだけしかデータの書き込み
ができず、また、ＡＰＵだけしかこの排他的領域からの
データ読み出しを行うことができない。この排他的領域
は“サンドボックス”と呼ばれる。
を介してダイナミック・ランダム・アクセス・メモリ
(ＤＲＡＭ)２２５と密接に関連する。ＤＲＡＭ２２５は
ＰＥ２０１用メイン・メモリとして機能する。ＤＲＡＭ
２２５は好適には、ダイナミック・ランダム・アクセス
・メモリであることが望ましいとはいえ、他の手段、例
えばスタティック・ランダム・アクセス・メモリ(ＳＲ
ＡＭ)として、磁気ランダム・アクセス・メモリ(ＭＲＡ
Ｍ)、光メモリまたはホログラフィ・メモリなどを用い
てＤＲＡＭ２２５を実現することもできる。ＤＭＡＣ２
０５によって、ＤＲＡＭ２２５と、ＰＥ２０１のＡＰＵ
とＰＵとの間のデータ転送が改善される。以下さらに説
明するように、ＤＭＡＣ２０５によって、各ＡＰＵに対
するＤＲＡＭ２２５内の排他的領域が指定されるが、こ
の排他的領域の中へはＡＰＵだけしかデータの書き込み
ができず、また、ＡＰＵだけしかこの排他的領域からの
データ読み出しを行うことができない。この排他的領域
は“サンドボックス”と呼ばれる。
【００３６】ＰＵ２０３は、データとアプリケーション
のスタンド・アローン型処理が可能な標準的プロセッサ
などであってもよい。作動時に、ＰＵは、ＡＰＵによっ
て、データとアプリケーションの処理のスケジュール管
理と全般的管理とを行う。ＡＰＵは好適には、単一命
令、複数データ(ＳＩＭＤ)プロセッサであることが望ま
しい。ＰＵ２０３の制御によって、ＡＰＵは、並列的か
つ独立にこれらのデータとアプリケーションの処理を実
行する。ＤＭＡＣ２０５は、共用ＤＲＡＭ２２５に格納
されているデータとアプリケーションへのＰＵ２０３と
ＡＰＵによるアクセス制御を行う。ＰＥ２０１は、好適
には８個のＡＰＵを含むことが望ましいとはいえ、必要
とする処理パワーに応じて、ＰＥ内でこの数より多少上
下する個数のＡＰＵを用いてもよい。また、ＰＥ２０１
のようないくつかのＰＥを結合(まとめてパッケージ化)
して処理パワーの改善を図ることもできる。
のスタンド・アローン型処理が可能な標準的プロセッサ
などであってもよい。作動時に、ＰＵは、ＡＰＵによっ
て、データとアプリケーションの処理のスケジュール管
理と全般的管理とを行う。ＡＰＵは好適には、単一命
令、複数データ(ＳＩＭＤ)プロセッサであることが望ま
しい。ＰＵ２０３の制御によって、ＡＰＵは、並列的か
つ独立にこれらのデータとアプリケーションの処理を実
行する。ＤＭＡＣ２０５は、共用ＤＲＡＭ２２５に格納
されているデータとアプリケーションへのＰＵ２０３と
ＡＰＵによるアクセス制御を行う。ＰＥ２０１は、好適
には８個のＡＰＵを含むことが望ましいとはいえ、必要
とする処理パワーに応じて、ＰＥ内でこの数より多少上
下する個数のＡＰＵを用いてもよい。また、ＰＥ２０１
のようないくつかのＰＥを結合(まとめてパッケージ化)
して処理パワーの改善を図ることもできる。
【００３７】例えば、図３に示すように、１以上のチッ
プ・パッケージなどの中に４つのＰＥをパッケージ化
(まとめて結合)してネットワーク１０４のメンバー用の
単一プロセッサを形成してもよい。この構成は広帯域エ
ンジン(ＢＥ)と呼ばれる。図３に示すように、ＢＥ３０
１には４つのＰＥ(ＰＥ３０３、ＰＥ３０５、ＰＥ３０
７、ＰＥ３０９)が含まれる。これらのＰＥ間の通信は
ＢＥバス３１１を介して行われる。広帯域メモリ接続部
３１３によって共用ＤＲＡＭ３１５とこれらのＰＥ間の
通信が行われる。ＢＥバス３１１の代わりに、ＢＥ３０
１のＰＥ間の通信は、ＤＲＡＭ３１５とこのメモリ接続
部とを介して行うことができる。
プ・パッケージなどの中に４つのＰＥをパッケージ化
(まとめて結合)してネットワーク１０４のメンバー用の
単一プロセッサを形成してもよい。この構成は広帯域エ
ンジン(ＢＥ)と呼ばれる。図３に示すように、ＢＥ３０
１には４つのＰＥ(ＰＥ３０３、ＰＥ３０５、ＰＥ３０
７、ＰＥ３０９)が含まれる。これらのＰＥ間の通信は
ＢＥバス３１１を介して行われる。広帯域メモリ接続部
３１３によって共用ＤＲＡＭ３１５とこれらのＰＥ間の
通信が行われる。ＢＥバス３１１の代わりに、ＢＥ３０
１のＰＥ間の通信は、ＤＲＡＭ３１５とこのメモリ接続
部とを介して行うことができる。
【００３８】入力／出力(Ｉ／Ｏ)インターフェース３１
７と外部バス３１９とは、広帯域エンジン３０１とネッ
トワーク１０４のその他のメンバー間で通信を行う。Ｂ
Ｅ３０１の各ＰＥは、ＰＥのＡＰＵによって行われるア
プリケーションとデータの並列的かつ独立した処理と同
様の並列的かつ独立した方法で、データとアプリケーシ
ョンの処理を実行する。
７と外部バス３１９とは、広帯域エンジン３０１とネッ
トワーク１０４のその他のメンバー間で通信を行う。Ｂ
Ｅ３０１の各ＰＥは、ＰＥのＡＰＵによって行われるア
プリケーションとデータの並列的かつ独立した処理と同
様の並列的かつ独立した方法で、データとアプリケーシ
ョンの処理を実行する。
【００３９】図４はＡＰＵの構造を例示する図である。
ＡＰＵ４０２には、ローカル・メモリ４０６、レジスタ
４１０、４つの浮動小数点演算ユニット４１２および４
つの整数演算ユニット４１４が含まれる。しかし、ここ
でもまた、必要とする処理パワーに応じて、４個より多
少上下する個数の浮動小数点演算ユニット４１２と整数
演算ユニット４１４を用いてもよい。１つの好ましい実
施形態では、ローカル・メモリ４０６には１２８キロバ
イトの記憶容量が含まれ、レジスタ４１０の容量は１２
８×１２８ビットである。浮動小数点演算ユニット４１
２は、毎秒３２０億浮動小数点演算(３２ＧＬＯＰＳ)の
速度で好適に作動し、整数演算ユニット４１４は、毎秒
３２０億回の演算速度(３２ＧＯＰ)で好適に作動する。
ＡＰＵ４０２には、ローカル・メモリ４０６、レジスタ
４１０、４つの浮動小数点演算ユニット４１２および４
つの整数演算ユニット４１４が含まれる。しかし、ここ
でもまた、必要とする処理パワーに応じて、４個より多
少上下する個数の浮動小数点演算ユニット４１２と整数
演算ユニット４１４を用いてもよい。１つの好ましい実
施形態では、ローカル・メモリ４０６には１２８キロバ
イトの記憶容量が含まれ、レジスタ４１０の容量は１２
８×１２８ビットである。浮動小数点演算ユニット４１
２は、毎秒３２０億浮動小数点演算(３２ＧＬＯＰＳ)の
速度で好適に作動し、整数演算ユニット４１４は、毎秒
３２０億回の演算速度(３２ＧＯＰ)で好適に作動する。
【００４０】ローカル・メモリ４０６はキャッシュ・メ
モリではない。ローカル・メモリ４０６は、好適にはＳ
ＲＡＭとして構成されることが望ましい。ＡＰＵに対す
るキャッシュ・コヒーレンシー、つまりキャッシュの整
合性のサポートは不要である。ＰＵでは、当該ＰＵで開
始されるダイレクト・メモリー・アクセス(ＤＭＡ)をサ
ポートするためにキャッシュの整合性が要求される場合
もある。しかし、ＡＰＵによって開始されるＤＭＡに対
する、あるいは、外部装置からのおよび外部装置へのア
クセスに対するキャッシュの整合性のサポートは不要で
ある。
モリではない。ローカル・メモリ４０６は、好適にはＳ
ＲＡＭとして構成されることが望ましい。ＡＰＵに対す
るキャッシュ・コヒーレンシー、つまりキャッシュの整
合性のサポートは不要である。ＰＵでは、当該ＰＵで開
始されるダイレクト・メモリー・アクセス(ＤＭＡ)をサ
ポートするためにキャッシュの整合性が要求される場合
もある。しかし、ＡＰＵによって開始されるＤＭＡに対
する、あるいは、外部装置からのおよび外部装置へのア
クセスに対するキャッシュの整合性のサポートは不要で
ある。
【００４１】ＡＰＵ４０２にはさらに、ＡＰＵへおよび
ＡＰＵからアプリケーションとデータとを伝送するため
のバス４０４が含まれる。１つの好ましい実施形態では
このバスは１０２４ビットの幅を持つ。ＡＰＵ４０２に
はさらに内部バス４０８、４２０、４１８が含まれる。
１つの好ましい実施形態では、バス４０８は２５６ビッ
トの幅を持ち、ローカル・メモリ４０６とレジスタ４１
０間で通信を行う。バス４２０と４１８とは、それぞ
れ、レジスタ４１０と浮動小数点演算ユニット４１２と
の間、および、レジスタ４１０と整数演算ユニット４１
４間で通信を行う。ある好ましい実施形態では、レジス
タ４１０から浮動小数点演算ユニット４１２または整数
演算ユニット４１４へのバス４１８と４２０の幅は、３
８４ビットであり、浮動小数点演算ユニット４１２また
は整数演算ユニット４１４からレジスタ４１０へのバス
４１８と４２０の幅は１２８ビットである。浮動小数点
演算ユニット４１２または整数演算ユニット４１４から
レジスタ４１０への幅より広い、レジスタ４１０から浮
動小数点演算ユニットまたは整数演算ユニットへの上記
バスの広い幅によって、レジスタ４１０からのより広い
データ・フローが処理中に許容される。最大３ワードが
各計算には必要となる。しかし、各計算の結果は、一般
に、ただ１ワードだけである。
ＡＰＵからアプリケーションとデータとを伝送するため
のバス４０４が含まれる。１つの好ましい実施形態では
このバスは１０２４ビットの幅を持つ。ＡＰＵ４０２に
はさらに内部バス４０８、４２０、４１８が含まれる。
１つの好ましい実施形態では、バス４０８は２５６ビッ
トの幅を持ち、ローカル・メモリ４０６とレジスタ４１
０間で通信を行う。バス４２０と４１８とは、それぞ
れ、レジスタ４１０と浮動小数点演算ユニット４１２と
の間、および、レジスタ４１０と整数演算ユニット４１
４間で通信を行う。ある好ましい実施形態では、レジス
タ４１０から浮動小数点演算ユニット４１２または整数
演算ユニット４１４へのバス４１８と４２０の幅は、３
８４ビットであり、浮動小数点演算ユニット４１２また
は整数演算ユニット４１４からレジスタ４１０へのバス
４１８と４２０の幅は１２８ビットである。浮動小数点
演算ユニット４１２または整数演算ユニット４１４から
レジスタ４１０への幅より広い、レジスタ４１０から浮
動小数点演算ユニットまたは整数演算ユニットへの上記
バスの広い幅によって、レジスタ４１０からのより広い
データ・フローが処理中に許容される。最大３ワードが
各計算には必要となる。しかし、各計算の結果は、一般
に、ただ１ワードだけである。
【００４２】図５〜１０は、ネットワーク１０４のメン
バーのプロセッサのモジュラー構造をさらに例示する図
である。例えば、図５に示すように、１つのプロセッサ
には単一のＰＥ５０２を含むことができる。上述のよう
に、このＰＥには、一般に、ＰＵ、ＤＭＡＣおよび８個
のＡＰＵが含まれる。各ＡＰＵにはローカル・ストレー
ジ(ＬＳ)が含まれる。一方、プロセッサは、ビジュアラ
イザ(ＶＳ)５０５の構造を有する場合もある。図５に示
すように、ＶＳ５０５はＰＵ５１２、ＤＭＡＣ５１４お
よび４つのＡＰＵ(ＡＰＵ５１６、ＡＰＵ５１８、ＡＰ
Ｕ５２０、ＡＰＵ５２２)を有する。ＰＥのその他の４
つのＡＰＵによって通常占有されるチップ・パッケージ
内のスペースは、この場合、ピクセル・エンジン５０
８、画像用キャッシュ５１０およびブラウン管コントロ
ーラ(ＣＲＴＣ)５０４によって占有される。ＰＥ５０２
またはＶＳ５０５に求められる通信速度に応じて、チッ
プ・パッケージの中に光インターフェース５０６が含ま
れる場合もある。
バーのプロセッサのモジュラー構造をさらに例示する図
である。例えば、図５に示すように、１つのプロセッサ
には単一のＰＥ５０２を含むことができる。上述のよう
に、このＰＥには、一般に、ＰＵ、ＤＭＡＣおよび８個
のＡＰＵが含まれる。各ＡＰＵにはローカル・ストレー
ジ(ＬＳ)が含まれる。一方、プロセッサは、ビジュアラ
イザ(ＶＳ)５０５の構造を有する場合もある。図５に示
すように、ＶＳ５０５はＰＵ５１２、ＤＭＡＣ５１４お
よび４つのＡＰＵ(ＡＰＵ５１６、ＡＰＵ５１８、ＡＰ
Ｕ５２０、ＡＰＵ５２２)を有する。ＰＥのその他の４
つのＡＰＵによって通常占有されるチップ・パッケージ
内のスペースは、この場合、ピクセル・エンジン５０
８、画像用キャッシュ５１０およびブラウン管コントロ
ーラ(ＣＲＴＣ)５０４によって占有される。ＰＥ５０２
またはＶＳ５０５に求められる通信速度に応じて、チッ
プ・パッケージの中に光インターフェース５０６が含ま
れる場合もある。
【００４３】この標準化されたモジュラー構造を用い
て、多数の他のプロセッサの変更例を容易にかつ効率的
に構成することが可能となる。例えば、図６に示すプロ
セッサは、２つのチップ・パッケージ(ＢＥを備えるチ
ップ・パッケージ６０２と、４つのＶＳを含むチップ・
パッケージ６０４)を有する。入出力部(Ｉ／Ｏ)６０６
によって、チップ・パッケージ６０２のＢＥとネットワ
ーク１０４との間にインターフェースが設けられる。バ
ス６０８はチップ・パッケージ６０２とチップ・パッケ
ージ６０４との間の通信を行う。入出用プロセッサ(Ｉ
ＯＰ)６１０によってデータ・フローが制御され、Ｉ／
Ｏ６０６へのまたはＩ／Ｏ６０６からの入出力が行われ
る。Ｉ／Ｏ６０６はＡＳＩＣ（Application Specific I
ntegrated Circit)として製造が可能である。ＶＳから
の出力はビデオ信号６１２である。
て、多数の他のプロセッサの変更例を容易にかつ効率的
に構成することが可能となる。例えば、図６に示すプロ
セッサは、２つのチップ・パッケージ(ＢＥを備えるチ
ップ・パッケージ６０２と、４つのＶＳを含むチップ・
パッケージ６０４)を有する。入出力部(Ｉ／Ｏ)６０６
によって、チップ・パッケージ６０２のＢＥとネットワ
ーク１０４との間にインターフェースが設けられる。バ
ス６０８はチップ・パッケージ６０２とチップ・パッケ
ージ６０４との間の通信を行う。入出用プロセッサ(Ｉ
ＯＰ)６１０によってデータ・フローが制御され、Ｉ／
Ｏ６０６へのまたはＩ／Ｏ６０６からの入出力が行われ
る。Ｉ／Ｏ６０６はＡＳＩＣ（Application Specific I
ntegrated Circit)として製造が可能である。ＶＳから
の出力はビデオ信号６１２である。
【００４４】図７は、ネットワーク１０４のその他のメ
ンバーへ超高速通信を行う２つの光インターフェース７
０４と７０６とを備えたＢＥ７０２用のチップ・パッケ
ージ(またはローカルに接続された他のチップ・パッケ
ージ)を例示する。ＢＥ７０２は、ネットワーク１０４
上でサーバーなどとして機能することができる。
ンバーへ超高速通信を行う２つの光インターフェース７
０４と７０６とを備えたＢＥ７０２用のチップ・パッケ
ージ(またはローカルに接続された他のチップ・パッケ
ージ)を例示する。ＢＥ７０２は、ネットワーク１０４
上でサーバーなどとして機能することができる。
【００４５】図８のチップ・パッケージは、２つのＰＥ
８０２及び８０４および２つのＶＳ８０６及び８０８を
有する。Ｉ／Ｏ８１０は、チップ・パッケージとネット
ワーク１０４との間にインターフェースを与える。チッ
プ・パッケージからの出力はビデオ信号である。この構
成は画像処理用ワークステーションなどとして機能する
ことができる。
８０２及び８０４および２つのＶＳ８０６及び８０８を
有する。Ｉ／Ｏ８１０は、チップ・パッケージとネット
ワーク１０４との間にインターフェースを与える。チッ
プ・パッケージからの出力はビデオ信号である。この構
成は画像処理用ワークステーションなどとして機能する
ことができる。
【００４６】図９はさらに別の構成を例示する。この構
成は、図８に例示されている構成の処理パワーの１／２
を含む。２つのＰＥの代わりに１つのＰＥ９０２が設け
られ、２つのＶＳの代わりに１つのＶＳ９０４が設けら
れる。Ｉ／Ｏ９０６は、図８に例示されているＩ／Ｏの
帯域幅の１／２の帯域幅を有する。またこのようなプロ
セッサは、画像処理用ワークステーションとして機能す
ることができる。
成は、図８に例示されている構成の処理パワーの１／２
を含む。２つのＰＥの代わりに１つのＰＥ９０２が設け
られ、２つのＶＳの代わりに１つのＶＳ９０４が設けら
れる。Ｉ／Ｏ９０６は、図８に例示されているＩ／Ｏの
帯域幅の１／２の帯域幅を有する。またこのようなプロ
セッサは、画像処理用ワークステーションとして機能す
ることができる。
【００４７】最後の構成が図１０に図示されている。こ
のプロセッサは、単一のＶＳ１００２とＩ／Ｏ１００４
だけから構成される。この構成はＰＤＡなどとして機能
することができる。
のプロセッサは、単一のＶＳ１００２とＩ／Ｏ１００４
だけから構成される。この構成はＰＤＡなどとして機能
することができる。
【００４８】図１１は、ネットワーク１０４のプロセッ
サのチップ・パッケージの中への光インターフェースの
統合を例示する図である。これらの光インターフェース
によって、光信号は電気信号に変換され、電気信号は光
信号に変換される。また、これらの光インターフェース
は、ガリウム砒素、アルミニウム・ガリウム砒素、ゲル
マニウムその他の元素や化合物などを含む様々な材料か
ら構成することができる。この図に示すように、光イン
ターフェース１１０４と１１０６とはＢＥ１１０２のチ
ップ・パッケージの上に組み立てられる。ＢＥバス１１
０８はＢＥ１１０２のＰＥ、すなわち、ＰＥ１１１０、
ＰＥ１１１２、ＰＥ１１１４、ＰＥ１１１６およびこれ
らの光インターフェースとの間での通信を行う。光イン
ターフェース１１０４には２つのポート(ポート１１１
８とポート１１２０)が含まれ、また光インターフェー
ス１１０６には２つのポート(ポート１１２２とポート
１１２４)が含まれる。ポート１１１８、１１２０、１
１２２、１１２４は、光導波路１１２６、１１２８、１
１３０、１１３２とそれぞれ接続される。光信号は、光
インターフェース１１０４と１１０６のポートを介し
て、これらの光導波路の中を通り、ＢＥ１１０２へおよ
びＢＥ１１０２から伝送される。
サのチップ・パッケージの中への光インターフェースの
統合を例示する図である。これらの光インターフェース
によって、光信号は電気信号に変換され、電気信号は光
信号に変換される。また、これらの光インターフェース
は、ガリウム砒素、アルミニウム・ガリウム砒素、ゲル
マニウムその他の元素や化合物などを含む様々な材料か
ら構成することができる。この図に示すように、光イン
ターフェース１１０４と１１０６とはＢＥ１１０２のチ
ップ・パッケージの上に組み立てられる。ＢＥバス１１
０８はＢＥ１１０２のＰＥ、すなわち、ＰＥ１１１０、
ＰＥ１１１２、ＰＥ１１１４、ＰＥ１１１６およびこれ
らの光インターフェースとの間での通信を行う。光イン
ターフェース１１０４には２つのポート(ポート１１１
８とポート１１２０)が含まれ、また光インターフェー
ス１１０６には２つのポート(ポート１１２２とポート
１１２４)が含まれる。ポート１１１８、１１２０、１
１２２、１１２４は、光導波路１１２６、１１２８、１
１３０、１１３２とそれぞれ接続される。光信号は、光
インターフェース１１０４と１１０６のポートを介し
て、これらの光導波路の中を通り、ＢＥ１１０２へおよ
びＢＥ１１０２から伝送される。
【００４９】このような光導波路と各ＢＥの４つの光ポ
ートとを用いて様々な構成において複数のＢＥをまとめ
て接続してもよい。例えば、図１２に示すように、この
ような光ポートを介して２つまたはそれ以上のＢＥ(Ｂ
Ｅ１１５２、ＢＥ１１５４、ＢＥ１１５６など)を直列
に接続することができる。この例では、ＢＥ１１５２の
光インターフェース１１６６は、その光ポートを介しＢ
Ｅ１１５４の光インターフェース１１６０の光ポートと
接続される。同様に、ＢＥ１１５４の光インターフェー
ス１１６２の光ポートは、ＢＥ１１５６の光インターフ
ェース１１６４の光ポートと接続される。
ートとを用いて様々な構成において複数のＢＥをまとめ
て接続してもよい。例えば、図１２に示すように、この
ような光ポートを介して２つまたはそれ以上のＢＥ(Ｂ
Ｅ１１５２、ＢＥ１１５４、ＢＥ１１５６など)を直列
に接続することができる。この例では、ＢＥ１１５２の
光インターフェース１１６６は、その光ポートを介しＢ
Ｅ１１５４の光インターフェース１１６０の光ポートと
接続される。同様に、ＢＥ１１５４の光インターフェー
ス１１６２の光ポートは、ＢＥ１１５６の光インターフ
ェース１１６４の光ポートと接続される。
【００５０】図１３にマトリクス構成が例示される。こ
の構成では、各ＢＥの光インターフェースは２つの他の
ＢＥと接続される。この図に示すように、ＢＥ１１７２
の光インターフェース１１８８の光ポートの中の１つ
が、ＢＥ１１７６の光インターフェース１１８２の光ポ
ートと接続される。光インターフェース１１８８のもう
一方の光ポートは、ＢＥ１１７８の光インターフェース
１１８４の光ポートと接続される。同様に、ＢＥ１１７
４の光インターフェース１１９０の１つの光ポートはＢ
Ｅ１１７８の光インターフェース１１８４のもう一方の
光ポートと接続される。光インターフェース１１９０の
もう一方の光ポートは、ＢＥ１１８０の光インターフェ
ース１１８６の光ポートと接続される。このマトリック
ス構成は他のＢＥに対しても同様に拡張することができ
る。
の構成では、各ＢＥの光インターフェースは２つの他の
ＢＥと接続される。この図に示すように、ＢＥ１１７２
の光インターフェース１１８８の光ポートの中の１つ
が、ＢＥ１１７６の光インターフェース１１８２の光ポ
ートと接続される。光インターフェース１１８８のもう
一方の光ポートは、ＢＥ１１７８の光インターフェース
１１８４の光ポートと接続される。同様に、ＢＥ１１７
４の光インターフェース１１９０の１つの光ポートはＢ
Ｅ１１７８の光インターフェース１１８４のもう一方の
光ポートと接続される。光インターフェース１１９０の
もう一方の光ポートは、ＢＥ１１８０の光インターフェ
ース１１８６の光ポートと接続される。このマトリック
ス構成は他のＢＥに対しても同様に拡張することができ
る。
【００５１】シリアル構成かマトリックス構成のいずれ
かを用いて、任意の所望のサイズとパワーから成るネッ
トワーク１０４用プロセッサの構成が可能となる。言う
までもなく、ＢＥの光インターフェースに対して、また
は、ＢＥよりＰＥ数の少ないプロセッサに対して追加ポ
ートを加えて、他の構成を形成してもよい。
かを用いて、任意の所望のサイズとパワーから成るネッ
トワーク１０４用プロセッサの構成が可能となる。言う
までもなく、ＢＥの光インターフェースに対して、また
は、ＢＥよりＰＥ数の少ないプロセッサに対して追加ポ
ートを加えて、他の構成を形成してもよい。
【００５２】図１４はＢＥのＤＲＡＭに対する制御シス
テムと構造を例示する図である。同様の制御システムと
構造が、別のサイズを持ち、多少異なる数のＰＥを含む
プロセッサの中で用いられる。この図に示すように、ク
ロスバ交換機によって、ＢＥ１２０１を備える４つのＰ
Ｅからなる各ＤＭＡＣ１２１０が８つのバンク・コント
ロール１２０６と接続される。各バンク・コントロール
１２０６によって、ＤＲＡＭ１２０４の８つのバンク１
２０８(４つだけしか図示されていない)が制御される。
したがって、ＤＲＡＭ１２０４は、合計６４のバンクを
具備することになる。好ましい実施形態では、ＤＲＡＭ
１２０４は６４メガバイトの容量を持ち、各バンクは１
メガバイトの容量を持っている。各バンク内の最小のア
ドレス指定可能単位は、この好ましい実施形態では１０
２４ビットのブロックである。
テムと構造を例示する図である。同様の制御システムと
構造が、別のサイズを持ち、多少異なる数のＰＥを含む
プロセッサの中で用いられる。この図に示すように、ク
ロスバ交換機によって、ＢＥ１２０１を備える４つのＰ
Ｅからなる各ＤＭＡＣ１２１０が８つのバンク・コント
ロール１２０６と接続される。各バンク・コントロール
１２０６によって、ＤＲＡＭ１２０４の８つのバンク１
２０８(４つだけしか図示されていない)が制御される。
したがって、ＤＲＡＭ１２０４は、合計６４のバンクを
具備することになる。好ましい実施形態では、ＤＲＡＭ
１２０４は６４メガバイトの容量を持ち、各バンクは１
メガバイトの容量を持っている。各バンク内の最小のア
ドレス指定可能単位は、この好ましい実施形態では１０
２４ビットのブロックである。
【００５３】ＢＥ１２０１にはスイッチ・ユニット１２
１２も含まれる。スイッチ・ユニット１２１２によっ
て、ＢＥ１２０１と密接に接続されているＢＥの他のＡ
ＰＵのＤＲＡＭ１２０４へのアクセスが可能となる。し
たがって、第２のＢＥを第１のＢＥと密接に接続するこ
とが可能となり、さらに、各ＢＥの各ＡＰＵは、ＡＰＵ
が通常アクセス可能なメモリ・ロケーションの数の２倍
のアドレス指定を行うことが可能となる。スイッチ・ユ
ニット１２１２のようなスイッチ・ユニットを介して、
第１のＢＥのＤＲＡＭから第２のＢＥのＤＲＡＭへのデ
ータの直接読み出し、または、第２のＢＥのＤＲＡＭか
ら第１のＢＥのＤＲＡＭへのデータの直接書き込みを行
うことが可能となる。
１２も含まれる。スイッチ・ユニット１２１２によっ
て、ＢＥ１２０１と密接に接続されているＢＥの他のＡ
ＰＵのＤＲＡＭ１２０４へのアクセスが可能となる。し
たがって、第２のＢＥを第１のＢＥと密接に接続するこ
とが可能となり、さらに、各ＢＥの各ＡＰＵは、ＡＰＵ
が通常アクセス可能なメモリ・ロケーションの数の２倍
のアドレス指定を行うことが可能となる。スイッチ・ユ
ニット１２１２のようなスイッチ・ユニットを介して、
第１のＢＥのＤＲＡＭから第２のＢＥのＤＲＡＭへのデ
ータの直接読み出し、または、第２のＢＥのＤＲＡＭか
ら第１のＢＥのＤＲＡＭへのデータの直接書き込みを行
うことが可能となる。
【００５４】例えば、図１５に示すように、このような
書き込みを行うために、第１のＢＥのＡＰＵ(ＢＥ１２
２２のＡＰＵ１２２０など)によって、第２のＢＥのＤ
ＲＡＭ(通常の場合のようなＢＥ１２２２のＤＲＡＭ１
２２４ではなく、ＢＥ１２２６のＤＲＡＭ１２２８な
ど)のメモリ・ロケーションへの書き込みコマンドが出
される。ＢＥ１２２２のＤＭＡＣ１２３０は、クロスバ
交換機１２２１を介して、バンク・コントロール１２３
４へ書き込みコマンドを送り、バンク・コントロール１
２３４は、バンク・コントロール１２３４と接続された
外部ポート１２３２へコマンドを伝送する。ＢＥ１２２
６のＤＭＡＣ１２３８は書き込みコマンドを受け取り、
ＢＥ１２２６のスイッチ・ユニット１２４０へこのコマ
ンドを転送する。スイッチ・ユニット１２４０は書き込
みコマンドの中に含まれるＤＲＡＭアドレスを識別し、
ＢＥ１２２６のバンク・コントロール１２４２を介し
て、ＤＲＡＭ１２２８のバンク１２４４へ、ＤＲＡＭア
ドレス内に格納するデータを送る。したがって、スイッ
チ・ユニット１２４０によって、ＤＲＡＭ１２２４とＤ
ＲＡＭ１２２８の双方は、ＢＥ１２２２のＡＰＵ用の単
一メモリ空間として機能することが可能になる。
書き込みを行うために、第１のＢＥのＡＰＵ(ＢＥ１２
２２のＡＰＵ１２２０など)によって、第２のＢＥのＤ
ＲＡＭ(通常の場合のようなＢＥ１２２２のＤＲＡＭ１
２２４ではなく、ＢＥ１２２６のＤＲＡＭ１２２８な
ど)のメモリ・ロケーションへの書き込みコマンドが出
される。ＢＥ１２２２のＤＭＡＣ１２３０は、クロスバ
交換機１２２１を介して、バンク・コントロール１２３
４へ書き込みコマンドを送り、バンク・コントロール１
２３４は、バンク・コントロール１２３４と接続された
外部ポート１２３２へコマンドを伝送する。ＢＥ１２２
６のＤＭＡＣ１２３８は書き込みコマンドを受け取り、
ＢＥ１２２６のスイッチ・ユニット１２４０へこのコマ
ンドを転送する。スイッチ・ユニット１２４０は書き込
みコマンドの中に含まれるＤＲＡＭアドレスを識別し、
ＢＥ１２２６のバンク・コントロール１２４２を介し
て、ＤＲＡＭ１２２８のバンク１２４４へ、ＤＲＡＭア
ドレス内に格納するデータを送る。したがって、スイッ
チ・ユニット１２４０によって、ＤＲＡＭ１２２４とＤ
ＲＡＭ１２２８の双方は、ＢＥ１２２２のＡＰＵ用の単
一メモリ空間として機能することが可能になる。
【００５５】図１６はＤＲＡＭの６４個のバンク構成を
図示する。これらのバンクは、８つの行(１３０２、１
３０４、１３０６、１３０８、１３１０、１３１２、１
３１４、１３１６)と８つの列(１３２０、１３２２、１
３２４、１３２６、１３２８、１３３０、１３３２、１
３３４)とで構成されている。各行は１つのバンク・コ
ントローラによって制御される。したがって、各バンク
・コントローラは８メガバイトのメモリを制御する。
図示する。これらのバンクは、８つの行(１３０２、１
３０４、１３０６、１３０８、１３１０、１３１２、１
３１４、１３１６)と８つの列(１３２０、１３２２、１
３２４、１３２６、１３２８、１３３０、１３３２、１
３３４)とで構成されている。各行は１つのバンク・コ
ントローラによって制御される。したがって、各バンク
・コントローラは８メガバイトのメモリを制御する。
【００５６】図１７と１８は、最小のアドレス指定可能
な格納単位(１０２４ビットのブロックなど) でのＤＲ
ＡＭの格納とアクセスを行うための異なる構成を例示す
る。図１７で、ＤＭＡＣ１４０２は単一のバンク１４０
４の中に８つの１０２４ビット・ブロック１４０６を格
納する。図１８では、ＤＭＡＣ１４１２によって、１０
２４ビットを含むデータ・ブロックの読み出しと書き込
みが行われるものの、これらのブロックは、２つのバン
ク(バンク１４１４とバンク１４１６)の間で分配され
る。したがって、これらのバンクの各々には１６個のデ
ータ・ブロックが含まれ、データの各ブロックには５１
２ビットが含まれる。この分配によって、ＤＲＡＭのア
クセスをさらに高速なものに改善することが可能とな
り、ある種のアプリケーションの処理に役立つ。
な格納単位(１０２４ビットのブロックなど) でのＤＲ
ＡＭの格納とアクセスを行うための異なる構成を例示す
る。図１７で、ＤＭＡＣ１４０２は単一のバンク１４０
４の中に８つの１０２４ビット・ブロック１４０６を格
納する。図１８では、ＤＭＡＣ１４１２によって、１０
２４ビットを含むデータ・ブロックの読み出しと書き込
みが行われるものの、これらのブロックは、２つのバン
ク(バンク１４１４とバンク１４１６)の間で分配され
る。したがって、これらのバンクの各々には１６個のデ
ータ・ブロックが含まれ、データの各ブロックには５１
２ビットが含まれる。この分配によって、ＤＲＡＭのア
クセスをさらに高速なものに改善することが可能とな
り、ある種のアプリケーションの処理に役立つ。
【００５７】図１９はＰＥ内のＤＭＡＣ１５０６のアー
キテクチャを例示する。この図に例示されているよう
に、各ＡＰＵ１５０２がＤＭＡＣ１５０６の構造上のノ
ード１５０４へ直接アクセスを行うように、ＤＭＡＣ１
５０６を含む構造上のハードウェアは全てのＰＥを通じ
て配設される。各ノードは、ノードが直接アクセスを行
う対象のＡＰＵによるメモリ・アクセスに適した論理処
理を実行する。
キテクチャを例示する。この図に例示されているよう
に、各ＡＰＵ１５０２がＤＭＡＣ１５０６の構造上のノ
ード１５０４へ直接アクセスを行うように、ＤＭＡＣ１
５０６を含む構造上のハードウェアは全てのＰＥを通じ
て配設される。各ノードは、ノードが直接アクセスを行
う対象のＡＰＵによるメモリ・アクセスに適した論理処
理を実行する。
【００５８】図２０はＤＭＡＣの他の実施形態、すなわ
ち、非分配型アーキテクチャを図示する。この場合、Ｄ
ＭＡＣ１６０６の構造上のハードウェアは集中型であ
る。ＡＰＵ１６０２とＰＵ１６０４は、ローカルＰＥバ
ス１６０７を介してＤＭＡＣ１６０６を用いて通信を行
う。ＤＭＡＣ１６０６はクロスバー・スイッチを介して
バス１６０８と接続される。バス１６０８はＤＲＡＭ１
６１０と接続されている。
ち、非分配型アーキテクチャを図示する。この場合、Ｄ
ＭＡＣ１６０６の構造上のハードウェアは集中型であ
る。ＡＰＵ１６０２とＰＵ１６０４は、ローカルＰＥバ
ス１６０７を介してＤＭＡＣ１６０６を用いて通信を行
う。ＤＭＡＣ１６０６はクロスバー・スイッチを介して
バス１６０８と接続される。バス１６０８はＤＲＡＭ１
６１０と接続されている。
【００５９】上述のように１つのＰＥの複数のＡＰＵの
すべては、独立に、共用ＤＲＡＭ内のデータへのアクセ
スが可能である。その結果、第１のＡＰＵがあるデータ
をそのローカル・ストレージで処理しているときに、第
２のＡＰＵがこれらのデータを要求する場合もある。そ
の時点で共用ＤＲＡＭから第２のＡＰＵへ当該データが
出力された場合、データの値を変化させ得る第１のＡＰ
Ｕの進行中の処理に起因して、そのデータが無効になる
場合がある。したがって、その時点で第２のプロセッサ
が共用ＤＲＡＭからデータを受け取った場合、第２のプ
ロセッサでエラー結果が生じるおそれがある。例えば、
このようなデータとしては、グローバル変数用の具体的
な値が挙げられる。第１のプロセッサがその処理中その
値を変えた場合、第２のプロセッサはもう使用されてい
ない値を受け取ることになる。したがって、共用ＤＲＡ
Ｍの範囲内でメモリ・ロケーションからのおよびメモリ
・ロケーションへのＡＰＵによるデータの読み出しと書
き込みを同期させる何らかの方式が必要となる。この方
式では、別のＡＰＵがそのローカル・ストレージで現在
働きかけている対象データであって、したがって最新の
ものではないデータのメモリ・ロケーションからの読み
出しと、最新のデータを格納するメモリ・ロケーション
の中へのデータの書き込みと、を行わないようにする必
要がある。
すべては、独立に、共用ＤＲＡＭ内のデータへのアクセ
スが可能である。その結果、第１のＡＰＵがあるデータ
をそのローカル・ストレージで処理しているときに、第
２のＡＰＵがこれらのデータを要求する場合もある。そ
の時点で共用ＤＲＡＭから第２のＡＰＵへ当該データが
出力された場合、データの値を変化させ得る第１のＡＰ
Ｕの進行中の処理に起因して、そのデータが無効になる
場合がある。したがって、その時点で第２のプロセッサ
が共用ＤＲＡＭからデータを受け取った場合、第２のプ
ロセッサでエラー結果が生じるおそれがある。例えば、
このようなデータとしては、グローバル変数用の具体的
な値が挙げられる。第１のプロセッサがその処理中その
値を変えた場合、第２のプロセッサはもう使用されてい
ない値を受け取ることになる。したがって、共用ＤＲＡ
Ｍの範囲内でメモリ・ロケーションからのおよびメモリ
・ロケーションへのＡＰＵによるデータの読み出しと書
き込みを同期させる何らかの方式が必要となる。この方
式では、別のＡＰＵがそのローカル・ストレージで現在
働きかけている対象データであって、したがって最新の
ものではないデータのメモリ・ロケーションからの読み
出しと、最新のデータを格納するメモリ・ロケーション
の中へのデータの書き込みと、を行わないようにする必
要がある。
【００６０】これらの問題を解決するために、ＤＲＡＭ
の各アドレス指定が可能なメモリ・ロケーションに対し
て、そのメモリ・ロケーションの中に格納されているデ
ータに関連する状態情報を格納するために、ＤＲＡＭの
中でメモリの追加セグメントの割り振りが行われる。こ
の状態情報の中には、フル／エンプティ(Ｆ／Ｅ)ビット
と、メモリ・ロケーションからデータを要求するＡＰＵ
の識別子(ＡＰＵ ＩＤ)と、要求されたデータを読み出
す読み出し先となるＡＰＵのローカル・ストレージのア
ドレス(ＬＳアドレス)とが含まれる。ＤＲＡＭのアドレ
ス指定が可能なメモリ・ロケーションは任意のサイズと
することができる。ある好ましい実施形態ではこのサイ
ズは１０２４ビットである。
の各アドレス指定が可能なメモリ・ロケーションに対し
て、そのメモリ・ロケーションの中に格納されているデ
ータに関連する状態情報を格納するために、ＤＲＡＭの
中でメモリの追加セグメントの割り振りが行われる。こ
の状態情報の中には、フル／エンプティ(Ｆ／Ｅ)ビット
と、メモリ・ロケーションからデータを要求するＡＰＵ
の識別子(ＡＰＵ ＩＤ)と、要求されたデータを読み出
す読み出し先となるＡＰＵのローカル・ストレージのア
ドレス(ＬＳアドレス)とが含まれる。ＤＲＡＭのアドレ
ス指定が可能なメモリ・ロケーションは任意のサイズと
することができる。ある好ましい実施形態ではこのサイ
ズは１０２４ビットである。
【００６１】Ｆ／Ｅビットの１への設定は、メモリ・ロ
ケーションに格納されているデータが最新のものである
ことを示す。一方、Ｆ／Ｅビットの０への設定は、関連
するメモリ・ロケーションに格納されたデータが最新の
ものではないことを示す。このビットが０に設定されて
いるとき、ＡＰＵがそのデータを要求しても、ＡＰＵに
よってそのデータの即時読み出しは妨げられる。この場
合、そのデータを要求しているＡＰＵを識別するＡＰＵ
ＩＤと、データが最新のものになっているとき、その
データを読み出す読み出し先となるこのＡＰＵのローカ
ル・ストレージ内のメモリ・ロケーションを識別するＬ
Ｓアドレスとが、追加メモリ・セグメントの中へ入力さ
れる。
ケーションに格納されているデータが最新のものである
ことを示す。一方、Ｆ／Ｅビットの０への設定は、関連
するメモリ・ロケーションに格納されたデータが最新の
ものではないことを示す。このビットが０に設定されて
いるとき、ＡＰＵがそのデータを要求しても、ＡＰＵに
よってそのデータの即時読み出しは妨げられる。この場
合、そのデータを要求しているＡＰＵを識別するＡＰＵ
ＩＤと、データが最新のものになっているとき、その
データを読み出す読み出し先となるこのＡＰＵのローカ
ル・ストレージ内のメモリ・ロケーションを識別するＬ
Ｓアドレスとが、追加メモリ・セグメントの中へ入力さ
れる。
【００６２】また追加メモリ・セグメントは、ＡＰＵの
ローカル・ストレージ内の各メモリ・ロケーションに対
して割り振られる。この追加メモリ・セグメントは、
“ビジー・ビット”と呼ばれる１ビットを格納する。こ
のビジー・ビットは、ＤＲＡＭから検索される固有デー
タの格納用として関連するＬＳメモリ・ロケーションの
予約を行うために使用される。ローカル・ストレージ内
の特定のメモリ・ロケーションに対してビジー・ビット
が１に設定されている場合、これらの固有データの書き
込み用としてのみＡＰＵはこのメモリ・ロケーションを
使用することができる。一方、ビジー・ビットが、ロー
カル・ストレージ内の特定のメモリ・ロケーションに対
して０に設定されている場合、ＡＰＵは、任意のデータ
の書き込み用としてこのメモリ・ロケーションを使用す
ることができる。
ローカル・ストレージ内の各メモリ・ロケーションに対
して割り振られる。この追加メモリ・セグメントは、
“ビジー・ビット”と呼ばれる１ビットを格納する。こ
のビジー・ビットは、ＤＲＡＭから検索される固有デー
タの格納用として関連するＬＳメモリ・ロケーションの
予約を行うために使用される。ローカル・ストレージ内
の特定のメモリ・ロケーションに対してビジー・ビット
が１に設定されている場合、これらの固有データの書き
込み用としてのみＡＰＵはこのメモリ・ロケーションを
使用することができる。一方、ビジー・ビットが、ロー
カル・ストレージ内の特定のメモリ・ロケーションに対
して０に設定されている場合、ＡＰＵは、任意のデータ
の書き込み用としてこのメモリ・ロケーションを使用す
ることができる。
【００６３】Ｆ／Ｅビット、ＡＰＵ ＩＤ、ＬＳアドレ
スおよびビジー・ビットが、ＰＥの共用ＤＲＡＭから
の、および、ＰＥの共用ＤＲＡＭへのデータの読み出し
と書き込みを同期させるために使用される方法を示す例
が図２１−３５に例示されている。
スおよびビジー・ビットが、ＰＥの共用ＤＲＡＭから
の、および、ＰＥの共用ＤＲＡＭへのデータの読み出し
と書き込みを同期させるために使用される方法を示す例
が図２１−３５に例示されている。
【００６４】図２１に示すように、１以上のＰＥ(ＰＥ
１７２０など)がＤＲＡＭ１７０２を使用する。ＰＥ１
７２０にはＡＰＵ１７２２とＡＰＵ１７４０とが含まれ
る。ＡＰＵ１７２２には制御論理回路１７２４が含ま
れ、ＡＰＵ１７４０には制御論理回路１７４２が含まれ
る。ＡＰＵ１７２２にはローカル・ストレージ１７２６
も含まれる。このローカル・ストレージには複数のアド
レス可能なメモリ・ロケーション１７２８が含まれる。
ＡＰＵ１７４０にはローカル・ストレージ１７４４が含
まれ、このローカル・ストレージにも複数のアドレス可
能なメモリ・ロケーション１７４６が含まれる。これら
のアドレス可能なメモリ・ロケーションのすべては好適
にはサイズが１０２４ビットであることが望ましい。
１７２０など)がＤＲＡＭ１７０２を使用する。ＰＥ１
７２０にはＡＰＵ１７２２とＡＰＵ１７４０とが含まれ
る。ＡＰＵ１７２２には制御論理回路１７２４が含ま
れ、ＡＰＵ１７４０には制御論理回路１７４２が含まれ
る。ＡＰＵ１７２２にはローカル・ストレージ１７２６
も含まれる。このローカル・ストレージには複数のアド
レス可能なメモリ・ロケーション１７２８が含まれる。
ＡＰＵ１７４０にはローカル・ストレージ１７４４が含
まれ、このローカル・ストレージにも複数のアドレス可
能なメモリ・ロケーション１７４６が含まれる。これら
のアドレス可能なメモリ・ロケーションのすべては好適
にはサイズが１０２４ビットであることが望ましい。
【００６５】メモリの追加セグメントは各ＬＳのアドレ
ス可能なメモリ・ロケーションと関連付けられる。例え
ば、メモリ・セグメント１７２９と１７３４とはそれぞ
れ、ローカルなメモリ・ロケーション１７３１と１７３
２とに関連付けられ、メモリ・セグメント１７５２はロ
ーカルなメモリ・ロケーション１７５０と関連付けられ
る。上述のような“ビジー・ビット” はこれらの追加
メモリ・セグメントの各々の中に格納される。ローカル
なメモリ・ロケーション１７３２は、このメモリ・ロケ
ーションがデータを含むことを示すいくつかの×印を用
いて示されている。
ス可能なメモリ・ロケーションと関連付けられる。例え
ば、メモリ・セグメント１７２９と１７３４とはそれぞ
れ、ローカルなメモリ・ロケーション１７３１と１７３
２とに関連付けられ、メモリ・セグメント１７５２はロ
ーカルなメモリ・ロケーション１７５０と関連付けられ
る。上述のような“ビジー・ビット” はこれらの追加
メモリ・セグメントの各々の中に格納される。ローカル
なメモリ・ロケーション１７３２は、このメモリ・ロケ
ーションがデータを含むことを示すいくつかの×印を用
いて示されている。
【００６６】ＤＲＡＭ１７０２には、メモリ・ロケーシ
ョン１７０６と１７０８とを含む複数のアドレス可能な
メモリ・ロケーション１７０４が含まれる。これらのメ
モリ・ロケーションは、好適にはサイズが１０２４ビッ
トであることが望ましい。メモリの追加セグメントはま
たこれらのメモリ・ロケーションの各々とも関連付けら
れる。例えば、追加メモリ・セグメント１７６０はメモ
リ・ロケーション１７０６と関連し、追加メモリ・セグ
メント１７６２はメモリ・ロケーション１７０８と関連
付けられる。各メモリ・ロケーションに格納されるデー
タに関連する状態情報は、メモリ・ロケーションと関連
付けられたメモリ・セグメントに格納される。この状態
情報の中には、上述のように、Ｆ／Ｅビット、ＡＰＵ
ＩＤおよびＬＳアドレスが含まれる。例えば、メモリ・
ロケーション１７０８については、この状態情報にはＦ
／Ｅビット１７１２、ＡＰＵ ＩＤ１７１４およびＬＳ
アドレス１７１６が含まれる。
ョン１７０６と１７０８とを含む複数のアドレス可能な
メモリ・ロケーション１７０４が含まれる。これらのメ
モリ・ロケーションは、好適にはサイズが１０２４ビッ
トであることが望ましい。メモリの追加セグメントはま
たこれらのメモリ・ロケーションの各々とも関連付けら
れる。例えば、追加メモリ・セグメント１７６０はメモ
リ・ロケーション１７０６と関連し、追加メモリ・セグ
メント１７６２はメモリ・ロケーション１７０８と関連
付けられる。各メモリ・ロケーションに格納されるデー
タに関連する状態情報は、メモリ・ロケーションと関連
付けられたメモリ・セグメントに格納される。この状態
情報の中には、上述のように、Ｆ／Ｅビット、ＡＰＵ
ＩＤおよびＬＳアドレスが含まれる。例えば、メモリ・
ロケーション１７０８については、この状態情報にはＦ
／Ｅビット１７１２、ＡＰＵ ＩＤ１７１４およびＬＳ
アドレス１７１６が含まれる。
【００６７】この状態情報とビジー・ビットとを用い
て、ＰＥのＡＰＵ、または１グループのＰＥ間での、共
用ＤＲＡＭからの、および、同期した共用ＤＲＡＭから
の読み出しと、同期した共用ＤＲＡＭへのデータの書き
込みを行うことができる。
て、ＰＥのＡＰＵ、または１グループのＰＥ間での、共
用ＤＲＡＭからの、および、同期した共用ＤＲＡＭから
の読み出しと、同期した共用ＤＲＡＭへのデータの書き
込みを行うことができる。
【００６８】図２２はＡＰＵ１７２２のＬＳメモリ・ロ
ケーション１７３２から、ＤＲＡＭ１７０２のメモリ・
ロケーション１７０８へのデータの同期書き込みの開始
を例示する図である。ＡＰＵ１７２２の制御論理回路１
７２４によってこれらのデータの同期書き込みが開始さ
れる。メモリ・ロケーション１７０８がエンプティであ
るため、Ｆ／Ｅビット１７１２は０に設定される。その
結果、メモリ・ロケーション１７０８の中へＬＳメモリ
・ロケーション１７３２内のデータを書き込むことが可
能となる。一方、このビットが１に設定されていて、メ
モリ・ロケーション１７０８がフル状態であり、最新の
有効データを含むことが示されている場合、制御回路１
７２２はエラー・メッセージを受け取ることになり、こ
のメモリ・ロケーションへのデータの書き込みは禁止さ
れる。
ケーション１７３２から、ＤＲＡＭ１７０２のメモリ・
ロケーション１７０８へのデータの同期書き込みの開始
を例示する図である。ＡＰＵ１７２２の制御論理回路１
７２４によってこれらのデータの同期書き込みが開始さ
れる。メモリ・ロケーション１７０８がエンプティであ
るため、Ｆ／Ｅビット１７１２は０に設定される。その
結果、メモリ・ロケーション１７０８の中へＬＳメモリ
・ロケーション１７３２内のデータを書き込むことが可
能となる。一方、このビットが１に設定されていて、メ
モリ・ロケーション１７０８がフル状態であり、最新の
有効データを含むことが示されている場合、制御回路１
７２２はエラー・メッセージを受け取ることになり、こ
のメモリ・ロケーションへのデータの書き込みは禁止さ
れる。
【００６９】メモリ・ロケーション１７０８への成功し
たデータの同期書き込みの結果が図２３に示されてい
る。この書き込まれたデータはメモリ・ロケーション１
７０８の中に格納され、Ｆ／Ｅビット１７１２は１に設
定される。この設定によって、メモリ・ロケーション１
７０８がフル状態であること、および、このメモリ・ロ
ケーションの中のデータが最新の有効データであること
が示される。
たデータの同期書き込みの結果が図２３に示されてい
る。この書き込まれたデータはメモリ・ロケーション１
７０８の中に格納され、Ｆ／Ｅビット１７１２は１に設
定される。この設定によって、メモリ・ロケーション１
７０８がフル状態であること、および、このメモリ・ロ
ケーションの中のデータが最新の有効データであること
が示される。
【００７０】図２４は、ＤＲＡＭ１７０２のメモリ・ロ
ケーション１７０８からローカル・ストレージ１７４４
のＬＳメモリ・ロケーション１７５０へのデータの同期
読み出しの開始を例示する図である。この読み出しを開
始するために、ＬＳメモリ・ロケーション１７５０のメ
モリ・セグメント１７５２の中のビジー・ビットが１に
設定されて、上記データ用としてこのメモリ・ロケーシ
ョンが予約される。このビジー・ビットを１に設定する
ことによって、ＡＰＵ１７４０がこのメモリ・ロケーシ
ョンに他のデータを格納することはなくなっている。
ケーション１７０８からローカル・ストレージ１７４４
のＬＳメモリ・ロケーション１７５０へのデータの同期
読み出しの開始を例示する図である。この読み出しを開
始するために、ＬＳメモリ・ロケーション１７５０のメ
モリ・セグメント１７５２の中のビジー・ビットが１に
設定されて、上記データ用としてこのメモリ・ロケーシ
ョンが予約される。このビジー・ビットを１に設定する
ことによって、ＡＰＵ１７４０がこのメモリ・ロケーシ
ョンに他のデータを格納することはなくなっている。
【００７１】図２５に示すように、制御論理回路１７４
２は次にＤＲＡＭ１７０２のメモリ・ロケーション１７
０８に対して同期読取りコマンドを出す。このメモリ・
ロケーションと関連付けられるＦ／Ｅビット１７１２は
１に設定されているので、メモリ・ロケーション１７０
８の中に格納されたデータは最新の、有効データである
と見なされる。その結果、メモリ・ロケーション１７０
８からＬＳメモリ・ロケーション１７５０へのデータ転
送の準備の際に、Ｆ／Ｅビット１７１２は０に設定され
る。この設定が図２６に示されている。このビットを０
に設定されているということは、これらのデータの読み
出しの後に、メモリ・ロケーション１７０８のデータは
無効になることを示す。
２は次にＤＲＡＭ１７０２のメモリ・ロケーション１７
０８に対して同期読取りコマンドを出す。このメモリ・
ロケーションと関連付けられるＦ／Ｅビット１７１２は
１に設定されているので、メモリ・ロケーション１７０
８の中に格納されたデータは最新の、有効データである
と見なされる。その結果、メモリ・ロケーション１７０
８からＬＳメモリ・ロケーション１７５０へのデータ転
送の準備の際に、Ｆ／Ｅビット１７１２は０に設定され
る。この設定が図２６に示されている。このビットを０
に設定されているということは、これらのデータの読み
出しの後に、メモリ・ロケーション１７０８のデータは
無効になることを示す。
【００７２】図２７に示すように、メモリ・ロケーショ
ン１７０８内のデータは、次に、メモリ・ロケーション
１７０８からＬＳメモリ・ロケーション１７５０へ読み
出される。図２８は最終状態を示す図である。メモリ・
ロケーション１７０８のデータのコピーはＬＳメモリ・
ロケーション１７５０に格納される。Ｆ／Ｅビット１７
１２は０に設定され、メモリ・ロケーション１７０８の
データが無効であることが示される。この無効は、ＡＰ
Ｕ１７４０によって行われた上記データの変更の結果で
ある。メモリ・セグメント１７５２内のビジー・ビット
もまた０に設定される。この設定によって、ＡＰＵ１７
４０がＬＳメモリ・ロケーション１７５０を任意の目的
に利用できること、すなわち、このＬＳメモリ・ロケー
ションがもはや固有データの受信を待機している予約状
態ではないことが示される。したがって、任意の目的の
ためにＡＰＵ１７４０によるＬＳメモリ・ロケーション
１７５０へのアクセスが可能となる。
ン１７０８内のデータは、次に、メモリ・ロケーション
１７０８からＬＳメモリ・ロケーション１７５０へ読み
出される。図２８は最終状態を示す図である。メモリ・
ロケーション１７０８のデータのコピーはＬＳメモリ・
ロケーション１７５０に格納される。Ｆ／Ｅビット１７
１２は０に設定され、メモリ・ロケーション１７０８の
データが無効であることが示される。この無効は、ＡＰ
Ｕ１７４０によって行われた上記データの変更の結果で
ある。メモリ・セグメント１７５２内のビジー・ビット
もまた０に設定される。この設定によって、ＡＰＵ１７
４０がＬＳメモリ・ロケーション１７５０を任意の目的
に利用できること、すなわち、このＬＳメモリ・ロケー
ションがもはや固有データの受信を待機している予約状
態ではないことが示される。したがって、任意の目的の
ためにＡＰＵ１７４０によるＬＳメモリ・ロケーション
１７５０へのアクセスが可能となる。
【００７３】図２９〜図３５には、ＤＲＡＭ１７０２の
メモリ・ロケーション用のＦ／Ｅビットが、０に設定さ
れていて、このメモリ・ロケーションのデータが最新の
ものでもなく有効なものでもないことが示されている場
合の、ＤＲＡＭ１７０２(メモリ・ロケーション１７０
８など)のメモリ・ロケーションから、ＡＰＵのローカ
ル・ストレージ(ローカル・ストレージ１７４４のＬＳ
メモリ・ロケーション１７５２など)のＬＳメモリ・ロ
ケーションへのデータの同期読み出しが例示されてい
る。図２９に示すように、この転送を開始するために、
ＬＳメモリ・ロケーション１７５０のメモリ・セグメン
ト１７５２内のビジー・ビットは１に設定され、このデ
ータ転送用としてこのＬＳメモリ・ロケーションが予約
される。図３０に示すように、制御論理回路１７４２
は、次に、ＤＲＡＭ１７０２のメモリ・ロケーション１
７０８に対して同期読取りコマンドを出す。このメモリ
・ロケーションと関連付けられたＦ／Ｅビット(Ｆ／Ｅ
ビット１７１２)は０に設定されているので、メモリ・
ロケーション１７０８に格納されているデータは無効で
ある。その結果、信号は制御論理回路１７４２へ伝送さ
れ、このメモリ・ロケーションからのデータの即時読み
出しが阻止される。
メモリ・ロケーション用のＦ／Ｅビットが、０に設定さ
れていて、このメモリ・ロケーションのデータが最新の
ものでもなく有効なものでもないことが示されている場
合の、ＤＲＡＭ１７０２(メモリ・ロケーション１７０
８など)のメモリ・ロケーションから、ＡＰＵのローカ
ル・ストレージ(ローカル・ストレージ１７４４のＬＳ
メモリ・ロケーション１７５２など)のＬＳメモリ・ロ
ケーションへのデータの同期読み出しが例示されてい
る。図２９に示すように、この転送を開始するために、
ＬＳメモリ・ロケーション１７５０のメモリ・セグメン
ト１７５２内のビジー・ビットは１に設定され、このデ
ータ転送用としてこのＬＳメモリ・ロケーションが予約
される。図３０に示すように、制御論理回路１７４２
は、次に、ＤＲＡＭ１７０２のメモリ・ロケーション１
７０８に対して同期読取りコマンドを出す。このメモリ
・ロケーションと関連付けられたＦ／Ｅビット(Ｆ／Ｅ
ビット１７１２)は０に設定されているので、メモリ・
ロケーション１７０８に格納されているデータは無効で
ある。その結果、信号は制御論理回路１７４２へ伝送さ
れ、このメモリ・ロケーションからのデータの即時読み
出しが阻止される。
【００７４】図３１に示すように、ＡＰＵ ＩＤ１７１
４とこの読取りコマンド用のＬＳアドレス１７１６とは
メモリ・セグメント１７６２の中へ書き込まれる。この
場合、ＡＰＵ１７４０用のＡＰＵ ＩＤと、ＬＳメモリ
・ロケーション１７５０用のＬＳメモリ・ロケーション
とはメモリ・セグメント１７６２の中へ書き込まれる。
したがって、メモリ・ロケーション１７０８の範囲内の
データが最新のものになっているとき、このＡＰＵ Ｉ
ＤとＬＳメモリ・ロケーションは、最新のデータを伝送
する伝送先のメモリ・ロケーションを決定するために使
用される。
４とこの読取りコマンド用のＬＳアドレス１７１６とは
メモリ・セグメント１７６２の中へ書き込まれる。この
場合、ＡＰＵ１７４０用のＡＰＵ ＩＤと、ＬＳメモリ
・ロケーション１７５０用のＬＳメモリ・ロケーション
とはメモリ・セグメント１７６２の中へ書き込まれる。
したがって、メモリ・ロケーション１７０８の範囲内の
データが最新のものになっているとき、このＡＰＵ Ｉ
ＤとＬＳメモリ・ロケーションは、最新のデータを伝送
する伝送先のメモリ・ロケーションを決定するために使
用される。
【００７５】メモリ・ロケーション１７０８内のデータ
は、ＡＰＵがこのメモリ・ロケーションの中へデータを
書き込むと、有効で最新のデータとなる。ＡＰＵ１７２
２のメモリ・ロケーション１７３２などからメモリ・ロ
ケーション１７０８の中へのデータの同期書き込みが図
２９に例示されている。このメモリ・ロケーション用の
Ｆ／Ｅビット１７１２が０に設定されているため、これ
らのデータのこの同期書き込みは許される。
は、ＡＰＵがこのメモリ・ロケーションの中へデータを
書き込むと、有効で最新のデータとなる。ＡＰＵ１７２
２のメモリ・ロケーション１７３２などからメモリ・ロ
ケーション１７０８の中へのデータの同期書き込みが図
２９に例示されている。このメモリ・ロケーション用の
Ｆ／Ｅビット１７１２が０に設定されているため、これ
らのデータのこの同期書き込みは許される。
【００７６】図３３に示すように、この書き込み後、メ
モリ・ロケーション１７０８の中のデータは最新の有効
データになる。したがって、メモリ・セグメント１７６
２から得られるＡＰＵＩＤ１７１４とＬＳアドレス１７
１６とは、メモリ・セグメント１７６２から即座に読み
出され、次いでこの情報はこのセグメントから削除され
る。メモリ・ロケーション１７０８の中のデータの即時
読み出しを予期して、Ｆ／Ｅビット１７１２もまた０に
設定される。図３４に示すように、ＡＰＵ ＩＤ１７１
４とＬＳアドレス１７１６とを読み出すと、ＡＰＵ１７
４０のＬＳメモリ・ロケーション１７５０へメモリ・ロ
ケーション１７０８内の有効データを読み出すためにこ
の情報は直ちに使用される。最終状態が図３５に図示さ
れている。この図は、メモリ・ロケーション１７０８か
らメモリ・ロケーション１７５０へコピーされた有効デ
ータと、０に設定されたメモリ・セグメント１７５２内
のビジー・ビットと、０に設定されたメモリ・セグメン
ト１７６２内のＦ／Ｅビット１７１２とを図示する。こ
のビジー・ビットの０への設定によって、任意の目的の
ためにＡＰＵ１７４０がＬＳメモリ・ロケーション１７
５０のアクセスを行うことが可能になる。このＦ／Ｅビ
ットの０への設定によって、メモリ・ロケーション１７
０８内のデータがもはや最新のものでもなく、有効なも
のでもないことが示される。
モリ・ロケーション１７０８の中のデータは最新の有効
データになる。したがって、メモリ・セグメント１７６
２から得られるＡＰＵＩＤ１７１４とＬＳアドレス１７
１６とは、メモリ・セグメント１７６２から即座に読み
出され、次いでこの情報はこのセグメントから削除され
る。メモリ・ロケーション１７０８の中のデータの即時
読み出しを予期して、Ｆ／Ｅビット１７１２もまた０に
設定される。図３４に示すように、ＡＰＵ ＩＤ１７１
４とＬＳアドレス１７１６とを読み出すと、ＡＰＵ１７
４０のＬＳメモリ・ロケーション１７５０へメモリ・ロ
ケーション１７０８内の有効データを読み出すためにこ
の情報は直ちに使用される。最終状態が図３５に図示さ
れている。この図は、メモリ・ロケーション１７０８か
らメモリ・ロケーション１７５０へコピーされた有効デ
ータと、０に設定されたメモリ・セグメント１７５２内
のビジー・ビットと、０に設定されたメモリ・セグメン
ト１７６２内のＦ／Ｅビット１７１２とを図示する。こ
のビジー・ビットの０への設定によって、任意の目的の
ためにＡＰＵ１７４０がＬＳメモリ・ロケーション１７
５０のアクセスを行うことが可能になる。このＦ／Ｅビ
ットの０への設定によって、メモリ・ロケーション１７
０８内のデータがもはや最新のものでもなく、有効なも
のでもないことが示される。
【００７７】図３６は、上述のオペレーションと、ＤＲ
ＡＭのメモリ・ロケーションの様々な状態とを要約する
図であり、この状態は、Ｆ／Ｅビットの状態と、ＡＰＵ
ＩＤと、メモリ・ロケーションに対応するメモリ・セ
グメントの中に格納されたＬＳアドレスとに基づく。こ
のメモリ・ロケーションは、３つの状態を持つことが可
能である。これらの３つの状態として、Ｆ／Ｅビットが
０に設定され、ＡＰＵＩＤまたはＬＳアドレスに対して
情報が提供されないエンプティ状態１８８０と、Ｆ／Ｅ
ビットが１に設定され、ＡＰＵ ＩＤまたはＬＳアドレ
スに対して情報が提供されないフル状態１８８２と、Ｆ
／Ｅビットが０に設定され、ＡＰＵＩＤとＬＳアドレス
に対して情報が提供されるブロッキング状態１８８４と
がある。
ＡＭのメモリ・ロケーションの様々な状態とを要約する
図であり、この状態は、Ｆ／Ｅビットの状態と、ＡＰＵ
ＩＤと、メモリ・ロケーションに対応するメモリ・セ
グメントの中に格納されたＬＳアドレスとに基づく。こ
のメモリ・ロケーションは、３つの状態を持つことが可
能である。これらの３つの状態として、Ｆ／Ｅビットが
０に設定され、ＡＰＵＩＤまたはＬＳアドレスに対して
情報が提供されないエンプティ状態１８８０と、Ｆ／Ｅ
ビットが１に設定され、ＡＰＵ ＩＤまたはＬＳアドレ
スに対して情報が提供されないフル状態１８８２と、Ｆ
／Ｅビットが０に設定され、ＡＰＵＩＤとＬＳアドレス
に対して情報が提供されるブロッキング状態１８８４と
がある。
【００７８】この図に示すように、エンプティ状態１８
８０では、同期書き込みオペレーションが許され、フル
状態１８８２への遷移という結果が得られる。しかし、
メモリ・ロケーションがエンプティ状態であるときはメ
モリ・ロケーション内のデータが最新のものではないの
で、同期読み出しオペレーションに対しては、ブロッキ
ング状態１８８４へ遷移するという結果となる。
８０では、同期書き込みオペレーションが許され、フル
状態１８８２への遷移という結果が得られる。しかし、
メモリ・ロケーションがエンプティ状態であるときはメ
モリ・ロケーション内のデータが最新のものではないの
で、同期読み出しオペレーションに対しては、ブロッキ
ング状態１８８４へ遷移するという結果となる。
【００７９】フル状態１８８２では、同期読み出しオペ
レーションが許され、エンプティ状態１８８０への遷移
という結果が得られる。一方、有効データの上書きを避
けるために、フル状態１８８２の同期書き込みオペレー
ションは禁止される。このような書き込みオペレーショ
ンがこの状態で試みられる場合、状態の変化は生じず、
エラー・メッセージがＡＰＵの対応する制御論理回路へ
伝送される。
レーションが許され、エンプティ状態１８８０への遷移
という結果が得られる。一方、有効データの上書きを避
けるために、フル状態１８８２の同期書き込みオペレー
ションは禁止される。このような書き込みオペレーショ
ンがこの状態で試みられる場合、状態の変化は生じず、
エラー・メッセージがＡＰＵの対応する制御論理回路へ
伝送される。
【００８０】ブロッキング状態１８８４では、メモリ・
ロケーションの中へのデータの同期書き込みが許され、
エンプティ状態１８８０への遷移という結果が得られ
る。一方、ブロッキング状態１８８４での同期読み出し
オペレーションは禁止される。このブロッキング状態を
生じさせることとなった前回同期読み出しオペレーショ
ンとのコンフリクトを阻止するためである。同期読み出
しオペレーションが、ブロッキング状態１８８４で試み
られた場合、状態変化は生じないでＡＰＵの対応する制
御論理回路へエラー・メッセージが伝送される。
ロケーションの中へのデータの同期書き込みが許され、
エンプティ状態１８８０への遷移という結果が得られ
る。一方、ブロッキング状態１８８４での同期読み出し
オペレーションは禁止される。このブロッキング状態を
生じさせることとなった前回同期読み出しオペレーショ
ンとのコンフリクトを阻止するためである。同期読み出
しオペレーションが、ブロッキング状態１８８４で試み
られた場合、状態変化は生じないでＡＰＵの対応する制
御論理回路へエラー・メッセージが伝送される。
【００８１】共用ＤＲＡＭからのデータの同期読み出し
と、共用ＤＲＡＭへのデータの同期書き込みを行う上述
の方式は、外部装置からのデータ読み出しと外部装置へ
のデータ書き込み用プロセッサとして通常専用の計算用
リソースを取り除くためにも利用が可能である。この入
出力(Ｉ／Ｏ)機能はＰＵによって行うこともできる。し
かし、この同期方式の変更を利用して、適切なプログラ
ムを実行するＡＰＵがこの機能を実行してもよい。例え
ば、この方式を利用して、外部装置によって開始され
た、Ｉ／Ｏインターフェースからのデータ伝送を求める
割込み要求を受け取るＰＵは、このＡＰＵにこの要求の
処理を委任してもよい。次いで、ＡＰＵはＩ／Ｏインタ
ーフェースに対して同期書き込みコマンドを出す。今度
はこのインターフェースによって、現在ＤＲＡＭの中へ
データを書き込むことができる旨の信号が外部装置へ送
られる。次にＡＰＵはＤＲＡＭに対して同期読取りコマ
ンドを出し、ＤＲＡＭの関連するメモリ空間をブロッキ
ング状態に設定する。ＡＰＵはまた、データを受け取る
必要があるＡＰＵのローカル・ストレージのメモリ・ロ
ケーションに対してビジー・ビットを１に設定する。ブ
ロッキング状態では、ＤＲＡＭの関連するメモリ空間と
関連付けられた追加メモリ・セグメントの中に、ＡＰＵ
のＩＤとＡＰＵのローカル・ストレージの関連するメモ
リ・ロケーションのアドレスが含まれる。次に外部装置
は同期書き込みコマンドを出し、ＤＲＡＭの関連するメ
モリ空間へデータが直接書き込まれる。このメモリ空間
はブロッキング状態にあるので、データは、このスペー
スの中から、追加メモリ・セグメントの中で識別された
ＡＰＵのローカル・ストレージのメモリ・ロケーション
の中へ直ちに読み出される。次いで、これらのメモリ・
ロケーション用のビジー・ビットは０に設定される。外
部装置がデータの書き込みを完了したとき、ＡＰＵは、
伝送が完了した旨を示す信号をＰＵへ出す。
と、共用ＤＲＡＭへのデータの同期書き込みを行う上述
の方式は、外部装置からのデータ読み出しと外部装置へ
のデータ書き込み用プロセッサとして通常専用の計算用
リソースを取り除くためにも利用が可能である。この入
出力(Ｉ／Ｏ)機能はＰＵによって行うこともできる。し
かし、この同期方式の変更を利用して、適切なプログラ
ムを実行するＡＰＵがこの機能を実行してもよい。例え
ば、この方式を利用して、外部装置によって開始され
た、Ｉ／Ｏインターフェースからのデータ伝送を求める
割込み要求を受け取るＰＵは、このＡＰＵにこの要求の
処理を委任してもよい。次いで、ＡＰＵはＩ／Ｏインタ
ーフェースに対して同期書き込みコマンドを出す。今度
はこのインターフェースによって、現在ＤＲＡＭの中へ
データを書き込むことができる旨の信号が外部装置へ送
られる。次にＡＰＵはＤＲＡＭに対して同期読取りコマ
ンドを出し、ＤＲＡＭの関連するメモリ空間をブロッキ
ング状態に設定する。ＡＰＵはまた、データを受け取る
必要があるＡＰＵのローカル・ストレージのメモリ・ロ
ケーションに対してビジー・ビットを１に設定する。ブ
ロッキング状態では、ＤＲＡＭの関連するメモリ空間と
関連付けられた追加メモリ・セグメントの中に、ＡＰＵ
のＩＤとＡＰＵのローカル・ストレージの関連するメモ
リ・ロケーションのアドレスが含まれる。次に外部装置
は同期書き込みコマンドを出し、ＤＲＡＭの関連するメ
モリ空間へデータが直接書き込まれる。このメモリ空間
はブロッキング状態にあるので、データは、このスペー
スの中から、追加メモリ・セグメントの中で識別された
ＡＰＵのローカル・ストレージのメモリ・ロケーション
の中へ直ちに読み出される。次いで、これらのメモリ・
ロケーション用のビジー・ビットは０に設定される。外
部装置がデータの書き込みを完了したとき、ＡＰＵは、
伝送が完了した旨を示す信号をＰＵへ出す。
【００８２】したがって、この方式を用いて、ＰＵに対
する最小の計算上の負荷で、外部装置からのデータ転送
処理を行うことができる。しかし、この機能を委任され
たＡＰＵはＰＵに対して割込み要求を出せることが望ま
しく、外部装置がＤＲＡＭに対して直接アクセスを行う
ことが望ましい。
する最小の計算上の負荷で、外部装置からのデータ転送
処理を行うことができる。しかし、この機能を委任され
たＡＰＵはＰＵに対して割込み要求を出せることが望ま
しく、外部装置がＤＲＡＭに対して直接アクセスを行う
ことが望ましい。
【００８３】各ＰＥのＤＲＡＭには複数の“サンドボッ
クス”が含まれる。サンドボックスによって共用ＤＲＡ
Ｍ領域が画定され、この領域を越えて、特定のＡＰＵま
たは１組のＡＰＵがデータの読み出しや書き込みを行う
ことはできない。これらのサンドボックスによって、１
つのＡＰＵが処理するデータに起因する、別のＡＰＵに
よって処理されるデータの破損に対するセキュリティが
与えられる。またこれらのサンドボックスによって、ソ
フトウェア・セルが全ＤＲＡＭの中でデータの破損を生
じる可能性なく、ネットワーク１０４から特定のサンド
ボックスの中へソフトウェア・セルのダウンロードを行
うことが許される。本発明では、サンドボックスは、Ｄ
ＲＡＭとＤＭＡＣとから成るハードウェアの中に設けら
れる。ソフトウェアの代わりに、このハードウェア内に
これらのサンドボックスを設けることにより、速度とセ
キュリティという利点が得られる。
クス”が含まれる。サンドボックスによって共用ＤＲＡ
Ｍ領域が画定され、この領域を越えて、特定のＡＰＵま
たは１組のＡＰＵがデータの読み出しや書き込みを行う
ことはできない。これらのサンドボックスによって、１
つのＡＰＵが処理するデータに起因する、別のＡＰＵに
よって処理されるデータの破損に対するセキュリティが
与えられる。またこれらのサンドボックスによって、ソ
フトウェア・セルが全ＤＲＡＭの中でデータの破損を生
じる可能性なく、ネットワーク１０４から特定のサンド
ボックスの中へソフトウェア・セルのダウンロードを行
うことが許される。本発明では、サンドボックスは、Ｄ
ＲＡＭとＤＭＡＣとから成るハードウェアの中に設けら
れる。ソフトウェアの代わりに、このハードウェア内に
これらのサンドボックスを設けることにより、速度とセ
キュリティという利点が得られる。
【００８４】ＰＥのＰＵはＡＰＵへ割り当てられるサン
ドボックスの制御を行う。ＰＵは、オペレーティング・
システムのような信頼のおけるプログラムだけしか通常
作動させないので、本方式によってセキュリティが危険
にさらされることはない。本方式に従って、ＰＵはキー
管理テーブルの構築と維持とを行う。図３７にこのキー
管理テーブルが例示されている。この図に示すように、
キー管理テーブル１９０２内の各エントリには、ＡＰＵ
用の識別子 (ＩＤ)１９０４と、そのＡＰＵ用のＡＰＵ
キー１９０６と、キー・マスク１９０８とが含まれる。
このキー・マスクの用途について以下説明する。キー管
理テーブル１９０２は、スタティック・ランダム・アク
セス・メモリ(ＳＲＡ)のような比較的高速のメモリに好
適に格納され，ＤＭＡＣと関連付けられる。キー管理テ
ーブル１９０２へのエントリはＰＵによって制御され
る。ＡＰＵが、ＤＲＡＭの特定の格納位置（ストレージ
ロケーション）へのデータの書き込みあるいはＤＲＡＭ
の特定の格納位置からのデータの読み出しを要求する
と、ＤＭＡＣは、その格納位置と関連付けられたメモリ
・アクセス・キーに対して、キー管理テーブル１９０２
内のそのＡＰＵへ割り当てられたＡＰＵキー１９０６の
評価を行う。
ドボックスの制御を行う。ＰＵは、オペレーティング・
システムのような信頼のおけるプログラムだけしか通常
作動させないので、本方式によってセキュリティが危険
にさらされることはない。本方式に従って、ＰＵはキー
管理テーブルの構築と維持とを行う。図３７にこのキー
管理テーブルが例示されている。この図に示すように、
キー管理テーブル１９０２内の各エントリには、ＡＰＵ
用の識別子 (ＩＤ)１９０４と、そのＡＰＵ用のＡＰＵ
キー１９０６と、キー・マスク１９０８とが含まれる。
このキー・マスクの用途について以下説明する。キー管
理テーブル１９０２は、スタティック・ランダム・アク
セス・メモリ(ＳＲＡ)のような比較的高速のメモリに好
適に格納され，ＤＭＡＣと関連付けられる。キー管理テ
ーブル１９０２へのエントリはＰＵによって制御され
る。ＡＰＵが、ＤＲＡＭの特定の格納位置（ストレージ
ロケーション）へのデータの書き込みあるいはＤＲＡＭ
の特定の格納位置からのデータの読み出しを要求する
と、ＤＭＡＣは、その格納位置と関連付けられたメモリ
・アクセス・キーに対して、キー管理テーブル１９０２
内のそのＡＰＵへ割り当てられたＡＰＵキー１９０６の
評価を行う。
【００８５】図３８に示すように、ＤＲＡＭ２００２の
各アドレス可能な格納位置２００６に対して専用メモリ
・セグメント２０１０が割り当てられる。この格納位置
用のメモリ・アクセス・キー２０１２はこの専用メモリ
・セグメントの中に格納される。上述のように、やはり
各アドレス可能な格納位置２００６と関連付けられたさ
らなる追加専用メモリ・セグメント２００８によって、
格納位置へのデータ書き込みと、格納位置からのデータ
の読み出しを行うための同期情報が格納される。
各アドレス可能な格納位置２００６に対して専用メモリ
・セグメント２０１０が割り当てられる。この格納位置
用のメモリ・アクセス・キー２０１２はこの専用メモリ
・セグメントの中に格納される。上述のように、やはり
各アドレス可能な格納位置２００６と関連付けられたさ
らなる追加専用メモリ・セグメント２００８によって、
格納位置へのデータ書き込みと、格納位置からのデータ
の読み出しを行うための同期情報が格納される。
【００８６】作動時に、ＡＰＵはＤＭＡＣへＤＭＡコマ
ンドを出す。このコマンドには、ＤＲＡＭ２００２の格
納位置２００６のアドレスが含まれる。このコマンドを
実行する前に、ＤＭＡＣは、キー管理テーブル１９０２
におけるＡＰＵのＩＤ１９０４を用いて要求を行ってい
るＡＰＵのキー１９０６を調べる。次いで、ＤＭＡＣ
は、ＡＰＵがアクセスを求める対象先であるＤＲＡＭの
格納位置と関連付けられた専用メモリ・セグメント２０
１０内に格納されているメモリ・アクセス・キー２０１
２と、要求を行っているＡＰＵのＡＰＵキー１９０６と
の比較を行う。２つのキーが一致しない場合、ＤＭＡコ
マンドは実行されない。一方、２つのキーが一致した場
合、ＤＭＡコマンドは進行し、要求されたメモリ・アク
セスが実行される。
ンドを出す。このコマンドには、ＤＲＡＭ２００２の格
納位置２００６のアドレスが含まれる。このコマンドを
実行する前に、ＤＭＡＣは、キー管理テーブル１９０２
におけるＡＰＵのＩＤ１９０４を用いて要求を行ってい
るＡＰＵのキー１９０６を調べる。次いで、ＤＭＡＣ
は、ＡＰＵがアクセスを求める対象先であるＤＲＡＭの
格納位置と関連付けられた専用メモリ・セグメント２０
１０内に格納されているメモリ・アクセス・キー２０１
２と、要求を行っているＡＰＵのＡＰＵキー１９０６と
の比較を行う。２つのキーが一致しない場合、ＤＭＡコ
マンドは実行されない。一方、２つのキーが一致した場
合、ＤＭＡコマンドは進行し、要求されたメモリ・アク
セスが実行される。
【００８７】図３９に他の実施形態の一例を示す。この
例では、ＰＵはメモリ・アクセス管理テーブル２１０２
の維持も行う。メモリ・アクセス管理テーブル２１０２
にはＤＲＡＭ内にある各サンドボックス用のエントリが
含まれる。図３９の特定の例では、ＤＲＡＭには６４個
のサンドボックスが含まれる。メモリ・アクセス管理テ
ーブル２１０２内の各エントリには、サンドボックス用
識別子(ＩＤ)２１０４と、ベース・メモリ・アドレス２
１０６と、サンドボックス・サイズ２１０８と、メモリ
・アクセス・キー２１１０と、アクセス・キーマスク２
１１０とが含まれる。ベース・メモリ・アドレス２１０
６によって、ＤＲＡＭ内にアドレスが設けられ、このア
ドレスによって特定のメモリ・サンドボックスの最初の
部分が示される。サンドボックス・サイズ２１０８によ
ってサンドボックスのサイズが与えられ、したがって、
このサイズによって特定のサンドボックスのエンドポイ
ントが与えられる。
例では、ＰＵはメモリ・アクセス管理テーブル２１０２
の維持も行う。メモリ・アクセス管理テーブル２１０２
にはＤＲＡＭ内にある各サンドボックス用のエントリが
含まれる。図３９の特定の例では、ＤＲＡＭには６４個
のサンドボックスが含まれる。メモリ・アクセス管理テ
ーブル２１０２内の各エントリには、サンドボックス用
識別子(ＩＤ)２１０４と、ベース・メモリ・アドレス２
１０６と、サンドボックス・サイズ２１０８と、メモリ
・アクセス・キー２１１０と、アクセス・キーマスク２
１１０とが含まれる。ベース・メモリ・アドレス２１０
６によって、ＤＲＡＭ内にアドレスが設けられ、このア
ドレスによって特定のメモリ・サンドボックスの最初の
部分が示される。サンドボックス・サイズ２１０８によ
ってサンドボックスのサイズが与えられ、したがって、
このサイズによって特定のサンドボックスのエンドポイ
ントが与えられる。
【００８８】図４０は、キー管理テーブル１９０２とメ
モリ・アクセス管理テーブル２１０２とを用いてＤＭＡ
コマンドを実行するためのステップを示すフロー・チャ
ートである。ステップ２２０２では、ＡＰＵによって、
サンドボックス内の特定の一つあるいは複数のメモリ・
ロケーションに対するアクセス用ＤＭＡコマンドがＤＭ
ＡＣへ出される。このコマンドには、アクセス要求を行
う対象先である特定のサンドボックスの識別を行うサン
ドボックスＩＤ２１０４が含まれる。ステップ２２０４
では、ＤＭＡＣは、ＡＰＵのＩＤ１９０４を利用して、
キー管理テーブル１９０２内の要求を行っているＡＰＵ
のキー１９０６を調べる。ステップ２２０６で、ＤＭＡ
Ｃは、メモリ・アクセス管理テーブル２１０２で、サン
ドボックスと関連付けられたメモリ・アクセス・キー２
１１０を調べるコマンドで、サンドボックスＩＤ２１０
４を利用する。ステップ２２０８で、ＤＭＡＣは、要求
を行っているＡＰＵへ割り当てられているＡＰＵキー１
９０６をサンドボックスと関連付けられたアクセス・キ
ー２１１０と比較する。ステップ２２１０で、この２つ
のキーが一致するかどうかの決定が行われる。この２つ
のキーが一致しない場合、処理はステップ２２１２へ移
行し、そこでＤＭＡコマンドは先へ進まず、要求を行っ
ているＡＰＵとＰＵのいずれかまたはその双方へエラー
・メッセージが送信される。一方、ステップ２２１０
で、２つのキーの一致が得られた場合、処理はステップ
２２１４へ進み、そこでＤＭＡＣはＤＭＡコマンドを実
行する。
モリ・アクセス管理テーブル２１０２とを用いてＤＭＡ
コマンドを実行するためのステップを示すフロー・チャ
ートである。ステップ２２０２では、ＡＰＵによって、
サンドボックス内の特定の一つあるいは複数のメモリ・
ロケーションに対するアクセス用ＤＭＡコマンドがＤＭ
ＡＣへ出される。このコマンドには、アクセス要求を行
う対象先である特定のサンドボックスの識別を行うサン
ドボックスＩＤ２１０４が含まれる。ステップ２２０４
では、ＤＭＡＣは、ＡＰＵのＩＤ１９０４を利用して、
キー管理テーブル１９０２内の要求を行っているＡＰＵ
のキー１９０６を調べる。ステップ２２０６で、ＤＭＡ
Ｃは、メモリ・アクセス管理テーブル２１０２で、サン
ドボックスと関連付けられたメモリ・アクセス・キー２
１１０を調べるコマンドで、サンドボックスＩＤ２１０
４を利用する。ステップ２２０８で、ＤＭＡＣは、要求
を行っているＡＰＵへ割り当てられているＡＰＵキー１
９０６をサンドボックスと関連付けられたアクセス・キ
ー２１１０と比較する。ステップ２２１０で、この２つ
のキーが一致するかどうかの決定が行われる。この２つ
のキーが一致しない場合、処理はステップ２２１２へ移
行し、そこでＤＭＡコマンドは先へ進まず、要求を行っ
ているＡＰＵとＰＵのいずれかまたはその双方へエラー
・メッセージが送信される。一方、ステップ２２１０
で、２つのキーの一致が得られた場合、処理はステップ
２２１４へ進み、そこでＤＭＡＣはＤＭＡコマンドを実
行する。
【００８９】ＡＰＵキー用およびメモリ・アクセス・キ
ー用のキー・マスクによってこのシステムに大きな柔軟
性が与えられる。キー用のキー・マスクによって、マス
クされたビットはワイルド・カードに変換される。例え
ば、ＡＰＵキー１９０６と関連付けられたキー・マスク
１９０８が、キー・マスク１９０８内のこれらのビット
を１に設定することなどにより、その最後の２ビットが
“マスク”に設定されている場合、ＡＰＵキーは１また
は０のいずれかになることができ、そのままメモリ・ア
クセス・キーに一致することになる。例えば、ＡＰＵキ
ーが１０１０であるとする。通常、このＡＰＵキーによ
って１０１０のアクセス・キーを持つサンドボックスへ
のアクセスだけが可能になる。しかし、このＡＰＵキー
用のＡＰＵキー・マスクが０００１に設定されている場
合、このＡＰＵキーを用いて１０１０または１０１１の
いずれかのアクセス・キーを持つサンドボックスへのア
クセスを行うことが可能となる。同様に、１０１０また
は１０１１のいずれかのＡＰＵキーを持つＡＰＵによっ
て、０００１に設定されたマスクを持つアクセス・キー
１０１０のアクセスを行うことが可能である。ＡＰＵキ
ー・マスクとメモリ・キー・マスクの双方を同時に使用
することができるので、多数のバリエーションのサンド
ボックスに対するＡＰＵによるアクセシビリティの設定
が可能となる。
ー用のキー・マスクによってこのシステムに大きな柔軟
性が与えられる。キー用のキー・マスクによって、マス
クされたビットはワイルド・カードに変換される。例え
ば、ＡＰＵキー１９０６と関連付けられたキー・マスク
１９０８が、キー・マスク１９０８内のこれらのビット
を１に設定することなどにより、その最後の２ビットが
“マスク”に設定されている場合、ＡＰＵキーは１また
は０のいずれかになることができ、そのままメモリ・ア
クセス・キーに一致することになる。例えば、ＡＰＵキ
ーが１０１０であるとする。通常、このＡＰＵキーによ
って１０１０のアクセス・キーを持つサンドボックスへ
のアクセスだけが可能になる。しかし、このＡＰＵキー
用のＡＰＵキー・マスクが０００１に設定されている場
合、このＡＰＵキーを用いて１０１０または１０１１の
いずれかのアクセス・キーを持つサンドボックスへのア
クセスを行うことが可能となる。同様に、１０１０また
は１０１１のいずれかのＡＰＵキーを持つＡＰＵによっ
て、０００１に設定されたマスクを持つアクセス・キー
１０１０のアクセスを行うことが可能である。ＡＰＵキ
ー・マスクとメモリ・キー・マスクの双方を同時に使用
することができるので、多数のバリエーションのサンド
ボックスに対するＡＰＵによるアクセシビリティの設定
が可能となる。
【００９０】また本発明はシステム１０１のプロセッサ
用の新しいプログラミング・モデルも提供するものであ
る。このプログラミング・モデルではソフトウェア・セ
ル１０２が用いられる。ネットワーク１０４上の任意の
プロセッサへ処理用としてこれらのセルの伝送を行うこ
とが可能である。またこの新しいプログラミング・モデ
ルでは、システム１０１のユニークなモジュラー形アー
キテクチャと、システム１０１のプロセッサとが利用さ
れる。
用の新しいプログラミング・モデルも提供するものであ
る。このプログラミング・モデルではソフトウェア・セ
ル１０２が用いられる。ネットワーク１０４上の任意の
プロセッサへ処理用としてこれらのセルの伝送を行うこ
とが可能である。またこの新しいプログラミング・モデ
ルでは、システム１０１のユニークなモジュラー形アー
キテクチャと、システム１０１のプロセッサとが利用さ
れる。
【００９１】ソフトウェア・セルはＡＰＵのローカル・
ストレージからＡＰＵによって直接処理される。ＡＰＵ
は、ＤＲＡＭ内のいずれのデータまたはプログラムに対
しても直接働きかけることは行わない。ＤＲＡＭ内のデ
ータとプログラムは、ＡＰＵがこれらのデータとプログ
ラムの処理を行う前に、ＡＰＵのローカル・ストレージ
の中に読み込まれる。したがって、ＡＰＵのローカル・
ストレージには、プログラム・カウンタと、スタック
と、これらのプログラムを実行するための他のソフトウ
ェア・エレメントとが含まれることになる。ＰＵは、Ｄ
ＭＡＣに対してＤＭＡコマンドを出すことによりＡＰＵ
の制御を行う。
ストレージからＡＰＵによって直接処理される。ＡＰＵ
は、ＤＲＡＭ内のいずれのデータまたはプログラムに対
しても直接働きかけることは行わない。ＤＲＡＭ内のデ
ータとプログラムは、ＡＰＵがこれらのデータとプログ
ラムの処理を行う前に、ＡＰＵのローカル・ストレージ
の中に読み込まれる。したがって、ＡＰＵのローカル・
ストレージには、プログラム・カウンタと、スタック
と、これらのプログラムを実行するための他のソフトウ
ェア・エレメントとが含まれることになる。ＰＵは、Ｄ
ＭＡＣに対してＤＭＡコマンドを出すことによりＡＰＵ
の制御を行う。
【００９２】ソフトウェア・セル１０２の構造が図４１
に例示されている。この図に示すように、ソフトウェア
・セル２３０２などのソフトウェア・セルの中には、ル
ート選定情報セクション２３０４と本体部分２３０６と
が含まれる。ルート選定情報セクション２３０４に含ま
れる情報は、ネットワーク１０４のプロトコルに依って
決められる。ルート選定情報セクション２３０４の中に
は、ヘッダ２３０８、宛先ＩＤ２３１０、ソースＩＤ２
３１２および応答ＩＤ２３１４が含まれる。宛先ＩＤに
はネットワーク・アドレスが含まれる。ＴＣＰ／ＩＰプ
ロトコルの下で、例えば、ネットワーク・アドレスはイ
ンターネット・プロトコル(ＩＰ)アドレスである。さら
に宛先ＩＤ２３１０には、処理のためにセルを伝送すべ
き伝送先のＰＥ及びＡＰＵの識別子が含まれる。ソース
ＩＤ２３１４にはネットワーク・アドレスが含まれ、こ
のソースＩＤによってＰＥとＡＰＵとが識別され、この
ＰＥとＡＰＵとからセルが起動し、必要な場合に、宛先
ＰＥとＡＰＵとがセルに関する追加情報を得ることが可
能となる。応答ＩＤ２３１４にはネットワーク・アドレ
スが含まれ、この応答ＩＤ２３１４によって、セルに関
するクエリとセルの処理の結果とを送る送り先のＰＥと
ＡＰＵとが識別される。
に例示されている。この図に示すように、ソフトウェア
・セル２３０２などのソフトウェア・セルの中には、ル
ート選定情報セクション２３０４と本体部分２３０６と
が含まれる。ルート選定情報セクション２３０４に含ま
れる情報は、ネットワーク１０４のプロトコルに依って
決められる。ルート選定情報セクション２３０４の中に
は、ヘッダ２３０８、宛先ＩＤ２３１０、ソースＩＤ２
３１２および応答ＩＤ２３１４が含まれる。宛先ＩＤに
はネットワーク・アドレスが含まれる。ＴＣＰ／ＩＰプ
ロトコルの下で、例えば、ネットワーク・アドレスはイ
ンターネット・プロトコル(ＩＰ)アドレスである。さら
に宛先ＩＤ２３１０には、処理のためにセルを伝送すべ
き伝送先のＰＥ及びＡＰＵの識別子が含まれる。ソース
ＩＤ２３１４にはネットワーク・アドレスが含まれ、こ
のソースＩＤによってＰＥとＡＰＵとが識別され、この
ＰＥとＡＰＵとからセルが起動し、必要な場合に、宛先
ＰＥとＡＰＵとがセルに関する追加情報を得ることが可
能となる。応答ＩＤ２３１４にはネットワーク・アドレ
スが含まれ、この応答ＩＤ２３１４によって、セルに関
するクエリとセルの処理の結果とを送る送り先のＰＥと
ＡＰＵとが識別される。
【００９３】セルの本体部分２３０６にはネットワーク
のプロトコルとは無関係の情報が含まれる。図４１の分
解部分はセルの本体部分２３０６の細部を図示する。セ
ルの本体部分２３０６のヘッダ２３２０によってセル本
体の開始部が識別される。セル・インターフェース２３
２２にはセルの利用に必要な情報が含まれる。この情報
の中には、グローバルな一意的ＩＤ２３２４と、要求さ
れるＡＰＵ２３２６と、サンドボックス・サイズ２３２
８と、前回のセルのＩＤ２３３０とが含まれる。
のプロトコルとは無関係の情報が含まれる。図４１の分
解部分はセルの本体部分２３０６の細部を図示する。セ
ルの本体部分２３０６のヘッダ２３２０によってセル本
体の開始部が識別される。セル・インターフェース２３
２２にはセルの利用に必要な情報が含まれる。この情報
の中には、グローバルな一意的ＩＤ２３２４と、要求さ
れるＡＰＵ２３２６と、サンドボックス・サイズ２３２
８と、前回のセルのＩＤ２３３０とが含まれる。
【００９４】グローバルな一意的ＩＤ２３２４によっ
て、ネットワーク１０４全体を通じてソフトウェア・セ
ル２３０２が一意的に識別される。グローバルな一意的
ＩＤ２３２４が、ソースＩＤ２３１２(ソースＩＤ２３
１２内のＰＥまたはＡＰＵの一意的識別子など)と、ソ
フトウェア・セル２３０２の作成または伝送の時刻と日
付とに基づいて作成される。必要なＡＰＵ２３２６によ
ってセルの実行に必要な最低数のＡＰＵが与えられる。
サンドボックス・サイズ２３２８によって、セルの実行
に必要なＤＲＡＭと関連する必要なＡＰＵ内に、保護さ
れたメモリ量が与えられる。前回のセルＩＤ２３３０に
よって、シーケンシャルな実行を要求する１グループの
セル(ストリーミング・データなど)内の前回のセルの識
別子が提供される。
て、ネットワーク１０４全体を通じてソフトウェア・セ
ル２３０２が一意的に識別される。グローバルな一意的
ＩＤ２３２４が、ソースＩＤ２３１２(ソースＩＤ２３
１２内のＰＥまたはＡＰＵの一意的識別子など)と、ソ
フトウェア・セル２３０２の作成または伝送の時刻と日
付とに基づいて作成される。必要なＡＰＵ２３２６によ
ってセルの実行に必要な最低数のＡＰＵが与えられる。
サンドボックス・サイズ２３２８によって、セルの実行
に必要なＤＲＡＭと関連する必要なＡＰＵ内に、保護さ
れたメモリ量が与えられる。前回のセルＩＤ２３３０に
よって、シーケンシャルな実行を要求する１グループの
セル(ストリーミング・データなど)内の前回のセルの識
別子が提供される。
【００９５】実行セクション２３３２の中にはセルのコ
ア情報が含まれる。この情報の中にはＤＭＡコマンド・
リスト２３３４と、プログラム２３３６と、データ２３
３８とが含まれる。プログラム２３３６には、ＡＰＵプ
ログラム２３６０と２３６２などのＡＰＵによって実行
されるプログラム(“アプレット” と呼ばれる)が含ま
れ、データ２３３８にはこれらのプログラムを用いて処
理されるデータが含まれる。ＤＭＡコマンド・リスト２
３３４には、プログラムの起動に必要な一連のＤＭＡコ
マンドが含まれる。これらのＤＭＡコマンドにはＤＭＡ
コマンド ２３４０、２３５０、２３５５、２３５８が
含まれる。ＰＵはＤＭＡＣへこれらのＤＭＡコマンドを
出す。
ア情報が含まれる。この情報の中にはＤＭＡコマンド・
リスト２３３４と、プログラム２３３６と、データ２３
３８とが含まれる。プログラム２３３６には、ＡＰＵプ
ログラム２３６０と２３６２などのＡＰＵによって実行
されるプログラム(“アプレット” と呼ばれる)が含ま
れ、データ２３３８にはこれらのプログラムを用いて処
理されるデータが含まれる。ＤＭＡコマンド・リスト２
３３４には、プログラムの起動に必要な一連のＤＭＡコ
マンドが含まれる。これらのＤＭＡコマンドにはＤＭＡ
コマンド ２３４０、２３５０、２３５５、２３５８が
含まれる。ＰＵはＤＭＡＣへこれらのＤＭＡコマンドを
出す。
【００９６】ＤＭＡコマンド２３４０にはＶＩＤ２３４
２が含まれる。ＶＩＤ２３４２は、ＤＭＡコマンドが出
されたとき物理ＩＤに対して対応づけられるＡＰＵのバ
ーチャルＩＤである。ＤＭＡコマンド２３４０にはロー
ド・コマンド２３４４とアドレス２３４６も含まれる。
ロード・コマンド２３４４は、ＡＰＵにＤＲＡＭから特
定の情報を読み出しローカル・ストレージの中へ入れる
ように命令する。アドレス２３４６によってこの特定情
報を含むＤＲＡＭ内のバーチャル・アドレスが与えられ
る。この特定情報は、プログラム・セクション２３３６
からのプログラムや、データ・セクション２３３８から
のデータや、あるいはその他のデータなどであってもよ
い。最終的に、ＤＭＡコマンド２３４０にはローカル・
ストレージのアドレス２３４８が含まれる。このアドレ
スによって、情報をロードできそうなローカル・ストレ
ージのアドレスが識別される。ＤＭＡコマンド２３５０
には類似の情報が含まれる。その他のＤＭＡコマンドも
使用可能である。
２が含まれる。ＶＩＤ２３４２は、ＤＭＡコマンドが出
されたとき物理ＩＤに対して対応づけられるＡＰＵのバ
ーチャルＩＤである。ＤＭＡコマンド２３４０にはロー
ド・コマンド２３４４とアドレス２３４６も含まれる。
ロード・コマンド２３４４は、ＡＰＵにＤＲＡＭから特
定の情報を読み出しローカル・ストレージの中へ入れる
ように命令する。アドレス２３４６によってこの特定情
報を含むＤＲＡＭ内のバーチャル・アドレスが与えられ
る。この特定情報は、プログラム・セクション２３３６
からのプログラムや、データ・セクション２３３８から
のデータや、あるいはその他のデータなどであってもよ
い。最終的に、ＤＭＡコマンド２３４０にはローカル・
ストレージのアドレス２３４８が含まれる。このアドレ
スによって、情報をロードできそうなローカル・ストレ
ージのアドレスが識別される。ＤＭＡコマンド２３５０
には類似の情報が含まれる。その他のＤＭＡコマンドも
使用可能である。
【００９７】ＤＭＡコマンド・リスト２３３４には一連
のキック・コマンド(キック・コマンド２３５５と２３
５８など)も含まれる。キック・コマンドとは、ＰＵに
よってＡＰＵへ出されるセルの処理を開始するコマンド
である。ＤＭＡキック・コマンド２３５５には、バーチ
ャルＡＰＵ ＩＤ２３５２と、キック・コマンド２３５
４と、プログラム・カウンタ２３５６とが含まれる。バ
ーチャルＡＰＵ ＩＤ２３５２はキックすべき対象ＡＰ
Ｕを識別し、キック・コマンド２３５４は関連するキッ
ク・コマンドを与え、プログラム・カウンタ２３５６
は、プログラムの実行用プログラム・カウンタのための
アドレスを与える。ＤＭＡキック・コマンド２３５８
は、同じＡＰＵまたは別のＡＰＵに対して同様の情報を
与える。
のキック・コマンド(キック・コマンド２３５５と２３
５８など)も含まれる。キック・コマンドとは、ＰＵに
よってＡＰＵへ出されるセルの処理を開始するコマンド
である。ＤＭＡキック・コマンド２３５５には、バーチ
ャルＡＰＵ ＩＤ２３５２と、キック・コマンド２３５
４と、プログラム・カウンタ２３５６とが含まれる。バ
ーチャルＡＰＵ ＩＤ２３５２はキックすべき対象ＡＰ
Ｕを識別し、キック・コマンド２３５４は関連するキッ
ク・コマンドを与え、プログラム・カウンタ２３５６
は、プログラムの実行用プログラム・カウンタのための
アドレスを与える。ＤＭＡキック・コマンド２３５８
は、同じＡＰＵまたは別のＡＰＵに対して同様の情報を
与える。
【００９８】上述したように、ＰＵは独立したプロセッ
サとしてＡＰＵを扱い、コプロセッサとして扱うもので
はない。したがって、ＡＰＵによる処理を制御するため
に、ＰＵは、遠隔手順呼出しに類似したコマンドを使用
する。これらのコマンドは“ＡＰＵ遠隔手順呼出し(Ａ
ＲＰＣ)”と呼ばれる。ＰＵは、一連のＤＭＡコマンド
をＤＭＡＣへ出すことによりＡＲＰＣを実行する。ＤＭ
ＡＣは、ＡＰＵプログラムとそれと関連するスタック・
フレームとをＡＰＵのローカル・ストレージの中へロー
ドする。次いで、ＰＵはＡＰＵへ最初のキックを出し、
ＡＰＵプログラムを実行する。
サとしてＡＰＵを扱い、コプロセッサとして扱うもので
はない。したがって、ＡＰＵによる処理を制御するため
に、ＰＵは、遠隔手順呼出しに類似したコマンドを使用
する。これらのコマンドは“ＡＰＵ遠隔手順呼出し(Ａ
ＲＰＣ)”と呼ばれる。ＰＵは、一連のＤＭＡコマンド
をＤＭＡＣへ出すことによりＡＲＰＣを実行する。ＤＭ
ＡＣは、ＡＰＵプログラムとそれと関連するスタック・
フレームとをＡＰＵのローカル・ストレージの中へロー
ドする。次いで、ＰＵはＡＰＵへ最初のキックを出し、
ＡＰＵプログラムを実行する。
【００９９】図４２は、アプレットを実行するためのＡ
ＲＰＣのステップを例示する。指定ＡＰＵによるアプレ
ットの処理の開始時にＰＵが実行するこれらのステップ
が、図４２の第１の部分２４０２に示され、指定ＡＰＵ
が実行するステップが、図４２の第２の部分２４０４に
示されている。
ＲＰＣのステップを例示する。指定ＡＰＵによるアプレ
ットの処理の開始時にＰＵが実行するこれらのステップ
が、図４２の第１の部分２４０２に示され、指定ＡＰＵ
が実行するステップが、図４２の第２の部分２４０４に
示されている。
【０１００】ステップ２４１０で、ＰＵはアプレットを
評価し、次いで、アプレットの処理用ＡＰＵを指定す
る。ステップ２４１２で、ＰＵは、必要な単複のサンド
ボックス用のメモリ・アクセス・キーの設定を行うＤＭ
ＡコマンドをＤＭＡＣへ出すことにより、アプレットの
実行用スペースをＤＲＡＭ内に割り振る。ステップ２４
１４で、ＰＵは、指定ＡＰＵへの割込み要求による、ア
プレットの完了信号の伝送を可能にする。ステップ２４
１８で、ＰＵは、ＤＲＡＭからＡＰＵのローカル・スト
レージへアプレットをロードするＤＭＡコマンドをＤＭ
ＡＣへ出す。ステップ２４２０で、ＤＭＡコマンドが実
行され、アプレットがＤＲＡＭからローカル・ストレー
ジへ読み出される。ステップ２４２２で、ＰＵは、アプ
レットと関連付けられたスタック・フレームをＤＲＡＭ
からＡＰＵのローカル・ストレージへロードするＤＭＡ
コマンドをＤＭＡＣへ出す。ステップ２４２３で、ＤＭ
Ａコマンドが実行され、スタック・フレームがＤＲＡＭ
からＡＰＵのローカル・ストレージへ読み出される。ス
テップ２４２４で、ＰＵは、ＤＭＡＣがＡＰＵへキーを
割り当てて、ステップ２４１２で指定された、一又は複
数のハードウェア・サンドボックスからのデータ読み出
しと、その一又は複数のハードウェア・サンドボックス
へのデータ書き込みを行うことをＡＰＵに許可するＤＭ
Ａコマンドを出す。ステップ２４２６で、ＤＭＡＣは、
ＡＰＵへ割り当てられたキーを用いてキー管理テーブル
(ＫＴＡＢ)の更新を行う。ステップ２４２８で、ＰＵ
は、プログラムの処理を開始するＤＭＡコマンド“キッ
ク”をＡＰＵへ出す。特定のアプレットに応じて、特定
のＡＲＰＣの実行時にＰＵによって他のＤＭＡコマンド
を出してもよい。
評価し、次いで、アプレットの処理用ＡＰＵを指定す
る。ステップ２４１２で、ＰＵは、必要な単複のサンド
ボックス用のメモリ・アクセス・キーの設定を行うＤＭ
ＡコマンドをＤＭＡＣへ出すことにより、アプレットの
実行用スペースをＤＲＡＭ内に割り振る。ステップ２４
１４で、ＰＵは、指定ＡＰＵへの割込み要求による、ア
プレットの完了信号の伝送を可能にする。ステップ２４
１８で、ＰＵは、ＤＲＡＭからＡＰＵのローカル・スト
レージへアプレットをロードするＤＭＡコマンドをＤＭ
ＡＣへ出す。ステップ２４２０で、ＤＭＡコマンドが実
行され、アプレットがＤＲＡＭからローカル・ストレー
ジへ読み出される。ステップ２４２２で、ＰＵは、アプ
レットと関連付けられたスタック・フレームをＤＲＡＭ
からＡＰＵのローカル・ストレージへロードするＤＭＡ
コマンドをＤＭＡＣへ出す。ステップ２４２３で、ＤＭ
Ａコマンドが実行され、スタック・フレームがＤＲＡＭ
からＡＰＵのローカル・ストレージへ読み出される。ス
テップ２４２４で、ＰＵは、ＤＭＡＣがＡＰＵへキーを
割り当てて、ステップ２４１２で指定された、一又は複
数のハードウェア・サンドボックスからのデータ読み出
しと、その一又は複数のハードウェア・サンドボックス
へのデータ書き込みを行うことをＡＰＵに許可するＤＭ
Ａコマンドを出す。ステップ２４２６で、ＤＭＡＣは、
ＡＰＵへ割り当てられたキーを用いてキー管理テーブル
(ＫＴＡＢ)の更新を行う。ステップ２４２８で、ＰＵ
は、プログラムの処理を開始するＤＭＡコマンド“キッ
ク”をＡＰＵへ出す。特定のアプレットに応じて、特定
のＡＲＰＣの実行時にＰＵによって他のＤＭＡコマンド
を出してもよい。
【０１０１】上記のように、図４２の第２の部分２４０
４は、アプレットの実行時にＡＰＵによって行われるス
テップを例示するものである。ステップ２４３０で、Ａ
ＰＵは、ステップ２４２８で出されるキック・コマンド
に応じてアプレットの実行を開始する。ステップ２４３
２で、アプレットの指示で、ＡＰＵは、アプレットの関
連スタック・フレームの評価を行う。ステップ２４３４
で、ＡＰＵは、ＤＭＡＣへ複数のＤＭＡコマンドを出
し、スタック・フレームが必要に応じてＤＲＡＭからＡ
ＰＵのローカル・ストレージへ指定するデータのロード
を行う。ステップ２４３６で、これらのＤＭＡコマンド
が実行され、データは、ＤＲＡＭからＡＰＵのローカル
・ストレージへ読み出される。ステップ２４３８でＡＰ
Ｕはアプレットを実行し、ある結果を出力する。ステッ
プ２４４０で、ＡＰＵはＤＭＡＣへＤＭＡコマンドを出
し、ＤＲＡＭにその結果を格納する。ステップ２４４２
で、ＤＭＡコマンドが実行され、アプレットの結果がＡ
ＰＵのローカル・ストレージからＤＲＡＭへ書き込まれ
る。ステップ２４４４で、ＡＰＵはＰＵへ割込み要求を
出し、ＡＲＰＣが完了したことを示す信号伝送を行う。
４は、アプレットの実行時にＡＰＵによって行われるス
テップを例示するものである。ステップ２４３０で、Ａ
ＰＵは、ステップ２４２８で出されるキック・コマンド
に応じてアプレットの実行を開始する。ステップ２４３
２で、アプレットの指示で、ＡＰＵは、アプレットの関
連スタック・フレームの評価を行う。ステップ２４３４
で、ＡＰＵは、ＤＭＡＣへ複数のＤＭＡコマンドを出
し、スタック・フレームが必要に応じてＤＲＡＭからＡ
ＰＵのローカル・ストレージへ指定するデータのロード
を行う。ステップ２４３６で、これらのＤＭＡコマンド
が実行され、データは、ＤＲＡＭからＡＰＵのローカル
・ストレージへ読み出される。ステップ２４３８でＡＰ
Ｕはアプレットを実行し、ある結果を出力する。ステッ
プ２４４０で、ＡＰＵはＤＭＡＣへＤＭＡコマンドを出
し、ＤＲＡＭにその結果を格納する。ステップ２４４２
で、ＤＭＡコマンドが実行され、アプレットの結果がＡ
ＰＵのローカル・ストレージからＤＲＡＭへ書き込まれ
る。ステップ２４４４で、ＡＰＵはＰＵへ割込み要求を
出し、ＡＲＰＣが完了したことを示す信号伝送を行う。
【０１０２】ＰＵの指示の下で独立にタスクを実行する
ＡＰＵの能力によって、１グループのＡＰＵと、１グル
ープのＡＰＵと関連付けられたメモリ・リソースとを拡
張タスクの実行専用にすることが可能になる。例えば、
１つのＰＵは、１以上のＡＰＵと、これらの１以上のＡ
ＰＵと関連付けられた１グループのメモリサンドボック
スとを、拡張された時間中ネットワーク１０４を介して
伝送されてくるデータの受信専用とし、また、１以上の
他のＡＰＵとそれらと関連付けられたメモリ・サンドボ
ックスへ、この時間中受信したデータのさらなる処理を
行うための送信専用とすることができる。この能力は、
ネットワーク１０４を介して伝送されるストリーミング
・データ(ストリーミングＭＰＥＧまたはストリーミン
グＡＴＲＡＣオーディオまたはビデオ・データなど)の
処理にとって特に好適である。ＰＵは、１以上のＡＰＵ
およびそれらと関連付けられたメモリ・サンドボックス
をこれらのデータの受信専用とし、１以上の他のＡＰＵ
およびそれらと関連付けられたメモリ・サンドボックス
をこれらのデータの解凍と処理専用とすることができ
る。言い換えれば、ＰＵは、ＡＰＵのグループとそれら
と関連付けられたメモリ・サンドボックスとの間でこの
ようなデータ処理を行うための専用パイプライン関係の
確立を行うことができる。
ＡＰＵの能力によって、１グループのＡＰＵと、１グル
ープのＡＰＵと関連付けられたメモリ・リソースとを拡
張タスクの実行専用にすることが可能になる。例えば、
１つのＰＵは、１以上のＡＰＵと、これらの１以上のＡ
ＰＵと関連付けられた１グループのメモリサンドボック
スとを、拡張された時間中ネットワーク１０４を介して
伝送されてくるデータの受信専用とし、また、１以上の
他のＡＰＵとそれらと関連付けられたメモリ・サンドボ
ックスへ、この時間中受信したデータのさらなる処理を
行うための送信専用とすることができる。この能力は、
ネットワーク１０４を介して伝送されるストリーミング
・データ(ストリーミングＭＰＥＧまたはストリーミン
グＡＴＲＡＣオーディオまたはビデオ・データなど)の
処理にとって特に好適である。ＰＵは、１以上のＡＰＵ
およびそれらと関連付けられたメモリ・サンドボックス
をこれらのデータの受信専用とし、１以上の他のＡＰＵ
およびそれらと関連付けられたメモリ・サンドボックス
をこれらのデータの解凍と処理専用とすることができ
る。言い換えれば、ＰＵは、ＡＰＵのグループとそれら
と関連付けられたメモリ・サンドボックスとの間でこの
ようなデータ処理を行うための専用パイプライン関係の
確立を行うことができる。
【０１０３】しかし、このような処理を効率的に実行す
るためには、パイプ・ラインの専用ＡＰＵとメモリサン
ドボックスとが、データ・ストリームを含むアプレット
の処理が行われない時間中もパイプ・ライン専用のまま
であることが望ましい。言い換えれば、専用ＡＰＵおよ
びそれらと関連するサンドボックスが、これらの時間中
予約状態のままに置かれることが望ましい。アプレット
の処理の完了時における、ＡＰＵとその関連付けられた
一又は複数のメモリ・サンドボックスを予約、即ちリザ
ーブ状態としておくことは、“常駐終了”と呼ばれる。
常駐終了はＰＵからの命令に応じて行われる。
るためには、パイプ・ラインの専用ＡＰＵとメモリサン
ドボックスとが、データ・ストリームを含むアプレット
の処理が行われない時間中もパイプ・ライン専用のまま
であることが望ましい。言い換えれば、専用ＡＰＵおよ
びそれらと関連するサンドボックスが、これらの時間中
予約状態のままに置かれることが望ましい。アプレット
の処理の完了時における、ＡＰＵとその関連付けられた
一又は複数のメモリ・サンドボックスを予約、即ちリザ
ーブ状態としておくことは、“常駐終了”と呼ばれる。
常駐終了はＰＵからの命令に応じて行われる。
【０１０４】図４３、４４、４５は、１グループのＡＰ
Ｕおよびそれらと関連するサンドボックスを含む、スト
リーミング・データ(ストリーミングＭＰＥＧデータな
ど)を処理するための専用パイプライン構造の設定を例
示する。図４３に示すように、このパイプライン構造の
構成要素にはＰＥ２５０２とＤＲＡＭ２５１８とが含ま
れる。ＰＥ２５０２の中には、ＰＵ２５０４、ＤＭＡＣ
２５０６およびＡＰＵ２５０８、ＡＰＵ２５１０、ＡＰ
Ｕ２５１２を含む複数のＡＰＵが含まれる。ＰＵ２５０
４、ＤＭＡＣ２５０６およびこれらのＡＰＵ間の通信は
ＰＥバス２５１４を介して行われる。広帯域幅のバス２
５１６によってＤＭＡＣ２５０６はＤＲＡＭ２５１８と
接続される。ＤＲＡＭ２５１８の中には、複数のサンド
ボックス(サンドボックス２５２０、サンドボックス２
５２２、サンドボックス２５２４、サンドボックス２５
２６など)が含まれる。
Ｕおよびそれらと関連するサンドボックスを含む、スト
リーミング・データ(ストリーミングＭＰＥＧデータな
ど)を処理するための専用パイプライン構造の設定を例
示する。図４３に示すように、このパイプライン構造の
構成要素にはＰＥ２５０２とＤＲＡＭ２５１８とが含ま
れる。ＰＥ２５０２の中には、ＰＵ２５０４、ＤＭＡＣ
２５０６およびＡＰＵ２５０８、ＡＰＵ２５１０、ＡＰ
Ｕ２５１２を含む複数のＡＰＵが含まれる。ＰＵ２５０
４、ＤＭＡＣ２５０６およびこれらのＡＰＵ間の通信は
ＰＥバス２５１４を介して行われる。広帯域幅のバス２
５１６によってＤＭＡＣ２５０６はＤＲＡＭ２５１８と
接続される。ＤＲＡＭ２５１８の中には、複数のサンド
ボックス(サンドボックス２５２０、サンドボックス２
５２２、サンドボックス２５２４、サンドボックス２５
２６など)が含まれる。
【０１０５】図４４に、専用パイプラインを設定するた
めのステップを例示する。ステップ２６１０で、ＰＵ２
５０４は、ネットワーク・アプレットを処理するように
ＡＰＵ２５０８を割り当てる。ネットワーク・アプレッ
トは、ネットワーク１０４のネットワーク・プロトコル
の処理用プログラムを有する。この場合、このプロトコ
ルは 伝送制御プロトコル／インターネット用プロトコ
ル(ＴＣＰ／ＩＰ)である。このプロトコルに従うＴＣＰ
／ＩＰデータ・パケットはネットワーク１０４を介して
伝送される。受信時に、ＡＰＵ２５０８はこれらのパケ
ットを処理し、パケット内のデータを組み立て、ソフト
ウェア・セル１０２の中へ入れる。ステップ２６１２
で、ＰＵ２５０４は、ネットワーク・アプレットの処理
の完了時に常駐終了を実行するようにＡＰＵ２５０８に
指示する。ステップ２６１４で、ＰＵ２５０４は、ＡＰ
Ｕ２５１０及び２５１２がＭＰＥＧアプレットの処理を
行うように割り当てる。ステップ２６１５で、ＰＵ２５
０４は、ＭＰＥＧアプレットの処理の完了時に常駐終了
を実行するようにＡＰＵ２５１０及び２５１２に指示す
る。ステップ２６１６で、ＰＵ２５０４は、ＡＰＵ２５
０８とＡＰＵ２５１０によるアクセス用ソース・サンド
ボックスとしてサンドボックス２５２０を指定する。ス
テップ２６１８で、ＰＵ２５０４は、ＡＰＵ２５１０に
よるアクセス用宛先サンドボックスとしてサンドボック
ス２５２２を指定する。ステップ２６２０で、ＰＵ２５
０４は、ＡＰＵ２５０８とＡＰＵ２５１２によるアクセ
ス用ソース・サンドボックスとしてサンドボックス２５
２４を指定する。ステップ２６２２で、ＰＵ２５０４
は、ＡＰＵ２５１２によるアクセス用宛先サンドボック
スとしてサンドボックス２５２６を指定する。ステップ
２６２４で、ＡＰＵ２５１０とＡＰＵ２５１２とは、そ
れぞれ、ソース・サンドボックス２５２０とソース・サ
ンドボックス２５２４の範囲内のメモリ・ブロックへ同
期読取りコマンドを送り、これらのメモリ・ブロックを
ブロッキング状態に設定する。最後に、処理はステップ
２６２８へ移り、そこで、専用パイプラインの設定が完
了し、パイプ・ライン専用のリソースが予約される。こ
のようにして、ＡＰＵ２５０８、２５１０、２５１２お
よびそれらと関連するサンドボックス２５２０、２５２
２、２５２４および２５２６は予約状態に入る。
めのステップを例示する。ステップ２６１０で、ＰＵ２
５０４は、ネットワーク・アプレットを処理するように
ＡＰＵ２５０８を割り当てる。ネットワーク・アプレッ
トは、ネットワーク１０４のネットワーク・プロトコル
の処理用プログラムを有する。この場合、このプロトコ
ルは 伝送制御プロトコル／インターネット用プロトコ
ル(ＴＣＰ／ＩＰ)である。このプロトコルに従うＴＣＰ
／ＩＰデータ・パケットはネットワーク１０４を介して
伝送される。受信時に、ＡＰＵ２５０８はこれらのパケ
ットを処理し、パケット内のデータを組み立て、ソフト
ウェア・セル１０２の中へ入れる。ステップ２６１２
で、ＰＵ２５０４は、ネットワーク・アプレットの処理
の完了時に常駐終了を実行するようにＡＰＵ２５０８に
指示する。ステップ２６１４で、ＰＵ２５０４は、ＡＰ
Ｕ２５１０及び２５１２がＭＰＥＧアプレットの処理を
行うように割り当てる。ステップ２６１５で、ＰＵ２５
０４は、ＭＰＥＧアプレットの処理の完了時に常駐終了
を実行するようにＡＰＵ２５１０及び２５１２に指示す
る。ステップ２６１６で、ＰＵ２５０４は、ＡＰＵ２５
０８とＡＰＵ２５１０によるアクセス用ソース・サンド
ボックスとしてサンドボックス２５２０を指定する。ス
テップ２６１８で、ＰＵ２５０４は、ＡＰＵ２５１０に
よるアクセス用宛先サンドボックスとしてサンドボック
ス２５２２を指定する。ステップ２６２０で、ＰＵ２５
０４は、ＡＰＵ２５０８とＡＰＵ２５１２によるアクセ
ス用ソース・サンドボックスとしてサンドボックス２５
２４を指定する。ステップ２６２２で、ＰＵ２５０４
は、ＡＰＵ２５１２によるアクセス用宛先サンドボック
スとしてサンドボックス２５２６を指定する。ステップ
２６２４で、ＡＰＵ２５１０とＡＰＵ２５１２とは、そ
れぞれ、ソース・サンドボックス２５２０とソース・サ
ンドボックス２５２４の範囲内のメモリ・ブロックへ同
期読取りコマンドを送り、これらのメモリ・ブロックを
ブロッキング状態に設定する。最後に、処理はステップ
２６２８へ移り、そこで、専用パイプラインの設定が完
了し、パイプ・ライン専用のリソースが予約される。こ
のようにして、ＡＰＵ２５０８、２５１０、２５１２お
よびそれらと関連するサンドボックス２５２０、２５２
２、２５２４および２５２６は予約状態に入る。
【０１０６】図４５に、この専用パイプラインによるス
トリーミングＭＰＥＧデータの処理ステップを例示す
る。ステップ２６３０で、ＡＰＵ２５０８は、ネットワ
ーク・アプレットを処理し、そのローカル・ストレージ
の中で、ＴＣＰ／ＩＰデータ・パケットをネットワーク
１０４から受信する。ステップ２６３２で、ＡＰＵ２５
０８は、これらのＴＣＰ／ＩＰデータ・パケットを処理
し、これらのパケット内のデータをアセンブルし、ソフ
トウェア・セル１０２の中へ入れる。ステップ２６３４
で、ＡＰＵ２５０８はソフトウェア・セルのヘッダ２３
２０(図２３)をチェックし、セルがＭＰＥＧデータを含
むかどうかの判定を行う。セルがＭＰＥＧデータを含ま
ない場合、ステップ２６３６で、ＡＰＵ２５０８は、専
用パイプライン内に含まれない他のＡＰＵによって他の
データを処理するために、ＤＲＡＭ２５１８内に指定さ
れる汎用サンドボックスへそのセルを伝送する。またＡ
ＰＵ２５０８はこの伝送についてＰＵ２５０４に通知す
る。
トリーミングＭＰＥＧデータの処理ステップを例示す
る。ステップ２６３０で、ＡＰＵ２５０８は、ネットワ
ーク・アプレットを処理し、そのローカル・ストレージ
の中で、ＴＣＰ／ＩＰデータ・パケットをネットワーク
１０４から受信する。ステップ２６３２で、ＡＰＵ２５
０８は、これらのＴＣＰ／ＩＰデータ・パケットを処理
し、これらのパケット内のデータをアセンブルし、ソフ
トウェア・セル１０２の中へ入れる。ステップ２６３４
で、ＡＰＵ２５０８はソフトウェア・セルのヘッダ２３
２０(図２３)をチェックし、セルがＭＰＥＧデータを含
むかどうかの判定を行う。セルがＭＰＥＧデータを含ま
ない場合、ステップ２６３６で、ＡＰＵ２５０８は、専
用パイプライン内に含まれない他のＡＰＵによって他の
データを処理するために、ＤＲＡＭ２５１８内に指定さ
れる汎用サンドボックスへそのセルを伝送する。またＡ
ＰＵ２５０８はこの伝送についてＰＵ２５０４に通知す
る。
【０１０７】一方、ソフトウェア・セルがＭＰＥＧデー
タを含む場合、ステップ２６３８で、ＡＰＵ２５０８は
そのセルの前のセルのＩＤ２３３０(図２３)をチェック
し、そのセルが属するＭＰＥＧデータ・ストリームを識
別する。ステップ２６４０で、ＡＰＵ２５０８はセルの
処理用の専用パイプラインのＡＰＵを選択する。この場
合、ＡＰＵ２５０８は、これらのデータを処理するＡＰ
Ｕ２５１０を選択する。この選択は前回のセルＩＤ２３
３０とロード・バランシング・ファクタ（負荷平衡係
数）とに基づく。例えば、そのソフトウェア・セルが属
するＭＰＥＧデータ・ストリームの前回のソフトウェア
・セルが処理用としてＡＰＵ２５１０へ送られたことが
前のセルＩＤ２３３０によって示されている場合、現在
のソフトウェア・セルも通常の処理用としてＡＰＵ２５
１０へ送られる。ステップ２６４２で、ＡＰＵ２５０８
は、サンドボックス２５２０へＭＰＥＧデータを書き込
む同期書き込みコマンドを出す。このサンドボックスは
予めブロッキング状態に設定されているので、ステップ
２６４４で、ＭＰＥＧデータは、サンドボックス２５２
０からＡＰＵ２５１０のローカル・ストレージへ自動的
に読み出される。ステップ２６４６で、ＡＰＵ２５１０
はそのローカル・ストレージでＭＰＥＧデータを処理し
てビデオ・データを生成する。ステップ２６４８で、Ａ
ＰＵ２５１０はサンドボックス２５２２へビデオ・デー
タを書き込む。ステップ２６５０で、ＡＰＵ２５１０は
サンドボックス２５２０へ同期読取りコマンドを出し、
このサンドボックスに追加ＭＰＥＧデータの受信を準備
させる。ステップ２６５２で、ＡＰＵ２５１０は常駐終
了処理を行う。この処理によってこのＡＰＵは予約状態
に入り、この予約状態の間ＡＰＵは、ＭＰＥＧデータ・
ストリームの中で追加ＭＰＥＧデータの処理を行うべく
待機する。
タを含む場合、ステップ２６３８で、ＡＰＵ２５０８は
そのセルの前のセルのＩＤ２３３０(図２３)をチェック
し、そのセルが属するＭＰＥＧデータ・ストリームを識
別する。ステップ２６４０で、ＡＰＵ２５０８はセルの
処理用の専用パイプラインのＡＰＵを選択する。この場
合、ＡＰＵ２５０８は、これらのデータを処理するＡＰ
Ｕ２５１０を選択する。この選択は前回のセルＩＤ２３
３０とロード・バランシング・ファクタ（負荷平衡係
数）とに基づく。例えば、そのソフトウェア・セルが属
するＭＰＥＧデータ・ストリームの前回のソフトウェア
・セルが処理用としてＡＰＵ２５１０へ送られたことが
前のセルＩＤ２３３０によって示されている場合、現在
のソフトウェア・セルも通常の処理用としてＡＰＵ２５
１０へ送られる。ステップ２６４２で、ＡＰＵ２５０８
は、サンドボックス２５２０へＭＰＥＧデータを書き込
む同期書き込みコマンドを出す。このサンドボックスは
予めブロッキング状態に設定されているので、ステップ
２６４４で、ＭＰＥＧデータは、サンドボックス２５２
０からＡＰＵ２５１０のローカル・ストレージへ自動的
に読み出される。ステップ２６４６で、ＡＰＵ２５１０
はそのローカル・ストレージでＭＰＥＧデータを処理し
てビデオ・データを生成する。ステップ２６４８で、Ａ
ＰＵ２５１０はサンドボックス２５２２へビデオ・デー
タを書き込む。ステップ２６５０で、ＡＰＵ２５１０は
サンドボックス２５２０へ同期読取りコマンドを出し、
このサンドボックスに追加ＭＰＥＧデータの受信を準備
させる。ステップ２６５２で、ＡＰＵ２５１０は常駐終
了処理を行う。この処理によってこのＡＰＵは予約状態
に入り、この予約状態の間ＡＰＵは、ＭＰＥＧデータ・
ストリームの中で追加ＭＰＥＧデータの処理を行うべく
待機する。
【０１０８】他のタイプのデータ処理用として１グルー
プのＡＰＵおよびそれらと関連するサンドボックス間で
その他の専用構造の設定が可能である。例えば、図４６
に示すように、ＡＰＵの専用グループ(ＡＰＵ２７０
２、２７０８、２７１４など)を設定し、３次元オブジ
ェクトに対して幾何学的変換を実行して２次元ディスプ
レイ・リストの生成を行うことが可能となる。これらの
２次元ディスプレイ・リストを他のＡＰＵによってさら
に処理(レンダー) し画素データの生成を行うようにす
ることが可能である。この処理を実行するために、３次
元オブジェクトと、これらのオブジェクト処理から結果
として生じるディスプレイ・リストの格納用として、サ
ンドボックスが、ＡＰＵ２７０２、２７０８、２４１４
の専用となる。例えば、ソース・サンドボックス２７０
４、２７１０、２７１６は、それぞれ、ＡＰＵ２７０
２、ＡＰＵ２７０８、ＡＰＵ２７１４によって処理され
た３次元オブジェクトの格納専用となる。同様に、宛先
サンドボックス２７０６、２７１２、２７１８は、それ
ぞれ、ＡＰＵ２７０２、ＡＰＵ２７０８、ＡＰＵ２７１
４によるこれらの３次元オブジェクトの処理から結果と
して生じるディスプレイ・リストの格納専用となる。
プのＡＰＵおよびそれらと関連するサンドボックス間で
その他の専用構造の設定が可能である。例えば、図４６
に示すように、ＡＰＵの専用グループ(ＡＰＵ２７０
２、２７０８、２７１４など)を設定し、３次元オブジ
ェクトに対して幾何学的変換を実行して２次元ディスプ
レイ・リストの生成を行うことが可能となる。これらの
２次元ディスプレイ・リストを他のＡＰＵによってさら
に処理(レンダー) し画素データの生成を行うようにす
ることが可能である。この処理を実行するために、３次
元オブジェクトと、これらのオブジェクト処理から結果
として生じるディスプレイ・リストの格納用として、サ
ンドボックスが、ＡＰＵ２７０２、２７０８、２４１４
の専用となる。例えば、ソース・サンドボックス２７０
４、２７１０、２７１６は、それぞれ、ＡＰＵ２７０
２、ＡＰＵ２７０８、ＡＰＵ２７１４によって処理され
た３次元オブジェクトの格納専用となる。同様に、宛先
サンドボックス２７０６、２７１２、２７１８は、それ
ぞれ、ＡＰＵ２７０２、ＡＰＵ２７０８、ＡＰＵ２７１
４によるこれらの３次元オブジェクトの処理から結果と
して生じるディスプレイ・リストの格納専用となる。
【０１０９】調整用ＡＰＵ２７２０は、そのローカル・
ストレージにおける、宛先サンドボックス２７０６、２
７１２、２７１８からのディスプレイ・リストの受信専
用である。ＡＰＵ２７２０は、これらのディスプレイ・
リスト間での調整を行い、画素データのレンダリングの
ためにこれらのディスプレイ・リストを他のＡＰＵへ送
る。
ストレージにおける、宛先サンドボックス２７０６、２
７１２、２７１８からのディスプレイ・リストの受信専
用である。ＡＰＵ２７２０は、これらのディスプレイ・
リスト間での調整を行い、画素データのレンダリングの
ためにこれらのディスプレイ・リストを他のＡＰＵへ送
る。
【０１１０】システム１０１のプロセッサは絶対タイマ
ーも使用する。この絶対タイマーはＡＰＵとＰＥの他の
エレメントへクロック信号を出力する。このクロック信
号はこれらのエレメントを駆動するクロック信号に依存
せず、かつ、このクロック信号より高速である。この絶
対タイマーの利用が図４７に例示されている。
ーも使用する。この絶対タイマーはＡＰＵとＰＥの他の
エレメントへクロック信号を出力する。このクロック信
号はこれらのエレメントを駆動するクロック信号に依存
せず、かつ、このクロック信号より高速である。この絶
対タイマーの利用が図４７に例示されている。
【０１１１】この図に示すように、この絶対タイマーに
よってＡＰＵによるタスク・パフォーマンスのためのタ
イム・バジェット（割り当て時間）が決定される。この
タイム・バジェットによって、これらのタスクの完了時
間が設定されるが、この時間はＡＰＵによるタスク処理
に必要な時間より長い時間になる。その結果、各タスク
について、タイム・バジェットの範囲内に、ビジーな時
間とスタンバイ時間とが存在することになる。すべての
アプレットは、ＡＰＵの実際の処理時間にかかわらず、
このタイム・バジェットに基づいて処理を行うように書
かれる。
よってＡＰＵによるタスク・パフォーマンスのためのタ
イム・バジェット（割り当て時間）が決定される。この
タイム・バジェットによって、これらのタスクの完了時
間が設定されるが、この時間はＡＰＵによるタスク処理
に必要な時間より長い時間になる。その結果、各タスク
について、タイム・バジェットの範囲内に、ビジーな時
間とスタンバイ時間とが存在することになる。すべての
アプレットは、ＡＰＵの実際の処理時間にかかわらず、
このタイム・バジェットに基づいて処理を行うように書
かれる。
【０１１２】例えば、ＰＥの特定のＡＰＵ用として、タ
イム・バジェット２８０４のビジー時間２８０２中に特
定のタスクを行うことができる。ビジー時間２８０２が
タイム・バジェット２８０４未満であるため、スタンバ
イ時間２８０６がタイム・バジェット中に生じる。この
スタンバイ時間中、ＡＰＵは、ＡＰＵが消費するパワー
が少なくなるスリープモードに入る。
イム・バジェット２８０４のビジー時間２８０２中に特
定のタスクを行うことができる。ビジー時間２８０２が
タイム・バジェット２８０４未満であるため、スタンバ
イ時間２８０６がタイム・バジェット中に生じる。この
スタンバイ時間中、ＡＰＵは、ＡＰＵが消費するパワー
が少なくなるスリープモードに入る。
【０１１３】タイム・バジェット２８０４が満了するま
でまで、他のＡＰＵまたはＰＥの他のエレメントがタス
ク処理の結果を予想することはない。したがって、ＡＰ
Ｕの実際の処理速度にかかわらず、絶対タイマーによっ
て決定されるタイム・バジェットを用いてＡＰＵの処理
結果が常時調整される。
でまで、他のＡＰＵまたはＰＥの他のエレメントがタス
ク処理の結果を予想することはない。したがって、ＡＰ
Ｕの実際の処理速度にかかわらず、絶対タイマーによっ
て決定されるタイム・バジェットを用いてＡＰＵの処理
結果が常時調整される。
【０１１４】将来、ＡＰＵによる処理速度はさらに高速
になる。しかし、絶対タイマーによって設定されるタイ
ム・バジェットは同じままである。例えば、図４７に示
すように、将来のＡＰＵは、さらに短時間でタスクを実
行することになり、したがって、スタンバイ時間はさら
に長くなるであろう。したがって、ビジー時間２８０８
はビジー時間２８０２より短くなり、スタンバイ時間２
８１０はスタンバイ時間２８０６より長くなる。しか
し、絶対タイマーによって設定された同じタイム・バジ
ェットに基づいて処理を行うようにプログラムが書かれ
ているので、ＡＰＵ間での処理結果の調整が維持され
る。その結果、さらに高速のＡＰＵが、その処理の結果
が予想される時点でコンフリクトを生じることなく、低
速のＡＰＵ用として書かれたプログラムの処理を行うこ
とが可能となる。
になる。しかし、絶対タイマーによって設定されるタイ
ム・バジェットは同じままである。例えば、図４７に示
すように、将来のＡＰＵは、さらに短時間でタスクを実
行することになり、したがって、スタンバイ時間はさら
に長くなるであろう。したがって、ビジー時間２８０８
はビジー時間２８０２より短くなり、スタンバイ時間２
８１０はスタンバイ時間２８０６より長くなる。しか
し、絶対タイマーによって設定された同じタイム・バジ
ェットに基づいて処理を行うようにプログラムが書かれ
ているので、ＡＰＵ間での処理結果の調整が維持され
る。その結果、さらに高速のＡＰＵが、その処理の結果
が予想される時点でコンフリクトを生じることなく、低
速のＡＰＵ用として書かれたプログラムの処理を行うこ
とが可能となる。
【０１１５】動作速度の向上や動作速度が異なることに
起因するＡＰＵの並列処理の調整問題に対しては、ＡＰ
Ｕ間での調整を決定する絶対タイマーに代えて、ＰＵま
たは１以上の指定ＡＰＵにおいて、ＡＰＵが実行してい
る特定の命令(マイクロコード)の分析をアプレットの処
理時に行うようにすることもできる。“オペレーション
なし”(“ＮＯＯＰ”)命令を命令の中へ挿入し、ＡＰＵ
のいくつかによってこの命令を実行して、アプレットに
よって予想されるＡＰＵによる処理を１ステップずつ適
切に行うことが可能となる。命令の中へこれらのＮＯＯ
Ｐを挿入することにより、すべての命令のＡＰＵによる
実行を行うための正しいタイミングの維持が可能とな
る。
起因するＡＰＵの並列処理の調整問題に対しては、ＡＰ
Ｕ間での調整を決定する絶対タイマーに代えて、ＰＵま
たは１以上の指定ＡＰＵにおいて、ＡＰＵが実行してい
る特定の命令(マイクロコード)の分析をアプレットの処
理時に行うようにすることもできる。“オペレーション
なし”(“ＮＯＯＰ”)命令を命令の中へ挿入し、ＡＰＵ
のいくつかによってこの命令を実行して、アプレットに
よって予想されるＡＰＵによる処理を１ステップずつ適
切に行うことが可能となる。命令の中へこれらのＮＯＯ
Ｐを挿入することにより、すべての命令のＡＰＵによる
実行を行うための正しいタイミングの維持が可能とな
る。
【０１１６】以上特定の実施形態に関して本明細書で本
発明について説明したが、これらの実施形態は本発明の
原理と適用を示す単に例示的なものであると理解すべき
である。したがって、添付の請求項によって画定されて
いるような本発明の精神と範囲から逸脱することなく、
以上の例示の実施形態に対して多数の改変を行うことが
可能であり、また、他の構成を考案することが可能であ
る。
発明について説明したが、これらの実施形態は本発明の
原理と適用を示す単に例示的なものであると理解すべき
である。したがって、添付の請求項によって画定されて
いるような本発明の精神と範囲から逸脱することなく、
以上の例示の実施形態に対して多数の改変を行うことが
可能であり、また、他の構成を考案することが可能であ
る。
【図１】 本発明によるコンピュータ・ネットワークの
アーキテクチャ全体を例示する。
アーキテクチャ全体を例示する。
【図２】 本発明によるプロセッサ・エレメント(ＰＥ)
の構造を例示する図である。
の構造を例示する図である。
【図３】 本発明による広帯域エンジン(ＢＥ)の構造を
例示する図である。
例示する図である。
【図４】 本発明による付加処理ユニット(ＡＰＵ)の構
造を例示する図である。
造を例示する図である。
【図５】 本発明によるプロセッサ・エレメントと、ビ
ジュアライザ(ＶＳ)と、光インターフェースとの構造を
例示する図である。
ジュアライザ(ＶＳ)と、光インターフェースとの構造を
例示する図である。
【図６】 本発明によるプロセッサ・エレメントの１つ
の組合せを例示する図である。
の組合せを例示する図である。
【図７】 本発明によるプロセッサ・エレメントの別の
組合せを例示する図である。
組合せを例示する図である。
【図８】 本発明によるプロセッサ・エレメントのさら
に別の組合せを例示する図である。
に別の組合せを例示する図である。
【図９】 本発明によるプロセッサ・エレメントのさら
に別の組合せを例示する図である。
に別の組合せを例示する図である。
【図１０】 本発明によるプロセッサ・エレメントのさ
らに別の組合せを例示する図である。
らに別の組合せを例示する図である。
【図１１】 本発明によるチップ・パッケージ内での光
インターフェースの統合化を例示する図である。
インターフェースの統合化を例示する図である。
【図１２】 図１１の光インターフェースを用いるプロ
セッサの１つの構成を示す図である。
セッサの１つの構成を示す図である。
【図１３】 図１１の光インターフェースを用いるプロ
セッサの別の構成を示す図である。
セッサの別の構成を示す図である。
【図１４】 本発明によるメモリ・システムの構造を例
示する図である。
示する図である。
【図１５】 本発明による第１の広帯域エンジンから第
２の広帯域エンジンへのデータの書き込みを例示する図
である。
２の広帯域エンジンへのデータの書き込みを例示する図
である。
【図１６】 本発明によるプロセッサ・エレメントため
の共用メモリの構造を示す図である。
の共用メモリの構造を示す図である。
【図１７】 図１６に示すメモリ・バンク用の１つの構
造を例示する図である。
造を例示する図である。
【図１８】 図１６に示すメモリ・バンク用の別の構造
を例示する図である。
を例示する図である。
【図１９】 本発明によるＤＭＡＣのための構造を例示
する図である。
する図である。
【図２０】 本発明によるＤＭＡＣのための代替の構造
を例示する図である。
を例示する図である。
【図２１】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２２】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２３】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２４】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２５】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２６】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２７】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２８】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図２９】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図３０】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図３１】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図３２】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図３３】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図３４】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図３５】 本発明によるデータ同期オペレーションを
例示する図である。
例示する図である。
【図３６】 本発明のデータ同期方式によるメモリ・ロ
ケーションの様々な状態を例示する３つの状態のメモリ
図である。
ケーションの様々な状態を例示する３つの状態のメモリ
図である。
【図３７】 本発明によるハードウェア・サンドボック
ス用のキー管理テーブルの構造を例示する図である。
ス用のキー管理テーブルの構造を例示する図である。
【図３８】 本発明によるハードウェア・サンドボック
ス用メモリ・アクセス・キーの格納方式を例示する図で
ある。
ス用メモリ・アクセス・キーの格納方式を例示する図で
ある。
【図３９】 本発明によるハードウェア・サンドボック
ス用メモリ・アクセス管理テーブルの構造を例示する図
である。
ス用メモリ・アクセス管理テーブルの構造を例示する図
である。
【図４０】 図３７のキー管理テーブルと図３９のメモ
リ・アクセス管理テーブルとを用いてメモリ・サンドボ
ックスにアクセスするステップを示すフロー・チャート
である。
リ・アクセス管理テーブルとを用いてメモリ・サンドボ
ックスにアクセスするステップを示すフロー・チャート
である。
【図４１】 本発明によるソフトウェア・セルの構造を
例示する図である。
例示する図である。
【図４２】 本発明による、ＡＰＵへ遠隔処理命令を出
すステップを示すフロー・チャートである。
すステップを示すフロー・チャートである。
【図４３】 本発明による、ストリーミング・データ処
理用専用パイプラインの構造を例示する図である。
理用専用パイプラインの構造を例示する図である。
【図４４】 本発明によるストリーミング・データの処
理時の図４３の専用パイプラインによって実行されるス
テップを示すフロー・チャートである。
理時の図４３の専用パイプラインによって実行されるス
テップを示すフロー・チャートである。
【図４５】 本発明によるストリーミング・データの処
理時の図４３の専用パイプラインによって実行されるス
テップを示すフロー・チャートである。
理時の図４３の専用パイプラインによって実行されるス
テップを示すフロー・チャートである。
【図４６】 本発明によるストリーミング・データ処理
用の専用パイプラインの他の構造を例示する図である。
用の専用パイプラインの他の構造を例示する図である。
【図４７】 本発明によるＡＰＵによるアプリケーショ
ンとデータの並列処理を調整するための絶対タイマー方
式を例示する図である。
ンとデータの並列処理を調整するための絶対タイマー方
式を例示する図である。
１０１ システム
１０１０ キー
１０２ セル
１０４ ネットワーク
１０６ クライアント
１０８ サーバーコンピュータ
１１０４ 光インターフェース
１１０８ バス
１１１８ ポート
１１２２ ポート
１１２６ 光導波路
１１６０ 光インターフェース
１１６２ 光インターフェース
１１６４ 光インターフェース
１１６６ 光インターフェース
１１８２ 光インターフェース
１１８４ 光インターフェース
１１８６ 光インターフェース
１１８８ 光インターフェース
１１８８ 光インターフェース
１１９０ 光インターフェース
１１９０ 光インターフェース
１２０６ コントロール
１２１２ ユニット
１２２１ クロスバ交換機
１２３２ 外部ポート
１２３４ コントロール
１２４０ ユニット
１２４２ コントロール
１２４４ バンク
１４０６ ブロック
１４１４ バンク
１４１６ バンク
１５０４ ノード
１６０７ バス
１６０８ バス
１７２２ 制御回路
１７２４ 制御論理回路
１７２６ ストレージ
１７２８ ロケーション
１７２９ セグメント
１７３１ ロケーション
１７３２ ロケーション
１７４２ 制御論理回路
１７４６ ロケーション
１７５０ ロケーション
１７５２ セグメント
１７６０ セグメント
１７６２ セグメント
１８８０ エンプティ状態
１８８２ フル状態
１８８４ ブロッキング状態
１９０２ キー管理テーブル
１９０６ キー
１９０８ マスク
２００６ 格納位置
２００８ セグメント
２０１０ セグメント
２０１２ キー
２１０２ アクセス管理テーブル
２１０６ アドレス
２１１０ キー
２１１０ キーマスク
２２３ バス
２２７ 高帯域メモリ接続部
２３０２ セル
２３０８ ヘッダ
２３２０ ヘッダ
２３２２ インターフェース
２３３２ 実行セクション
２３３４ リスト
２５２０ サンドボックス
２５２２ サンドボックス
２５２４ サンドボックス
２５２６ サンドボックス
２７０４ サンドボックス
２７０６ 宛先サンドボックス
３０１ 広帯域エンジン
３１１ バス
３１３ 広帯域メモリ接続部
３１７ インターフェース
３１９ 外部バス
４０６ メモリ
４０８ 内部バス
４１０ レジスタ
４１２ 浮動小数点演算ユニット
４１４ 整数演算ユニット
４２０ バス
５０６ パッケージの中に光インターフェース
５０８ エンジン
５１０ 画像用キャッシュ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山崎 剛
アメリカ合衆国、カリフォルニア州
94404−2175、フォスター シティー、セ
カンド フロア、イースト ヒルスデイル
ブルバード 919 ソニー コンピュー
タエンタテインメント アメリカ、イン
ク．内
Ｆターム(参考） 5B045 BB09 BB16 BB28 BB42 BB54
DD01 GG08 GG14
Claims (18)
- 【請求項１】 メイン・メモリと、メモリ制御装置と、
複数の第１の処理ユニットと、第２の処理ユニットとを
有し、前記各々の第１の処理ユニットが、前記第１の処
理ユニットと排他的に関連づけられたローカルメモリを
含むコンピュータプロセッサで、プログラムと、前記プ
ログラムと関連付けられたデータとを処理する方法にお
いて、 前記プログラムと、前記プログラムに関連付けられた前
記データとを前記メイン・メモリに格納するステップ
と、 前記第２の処理ユニットを用いて、前記第１の処理ユニ
ットの中の任意の処理ユニットに命じて前記プログラム
の中の１つを処理するようにするステップと、前記第２
の処理ユニットを用いて、前記メモリ制御装置に命じ
て、前記メイン・メモリから前記１つの第１の処理ユニ
ットと排他的に関連付けられたローカル・メモリへ、前
記１つのプログラムと、前記１つのプログラムと関連付
けられたデータとを転送するようにするステップと、 前記１つの第１の処理ユニットのローカル・メモリから
前記１つのプログラムの処理を開始するように、前記第
２の処理ユニットを用いて、前記１つの第１の処理ユニ
ットに指示するステップと、 前記指示に応じて、前記１つの第１の処理ユニットを用
いて、前記１つの第１の処理ユニットと排他的に関連付
けられた前記ローカル・メモリから、前記１つのプログ
ラムと、前記１つのプログラムと関連付けられた前記デ
ータとを処理するステップと、を有することを特徴とす
る方法。 - 【請求項２】 請求項１に記載の方法において、前記メ
イン・メモリがダイナミック・ランダム・アクセス・メ
モリであることを特徴とする方法。 - 【請求項３】 請求項１に記載の方法において、前記メ
イン・メモリが、複数のメモリ・ロケーションであっ
て、前記各々のメモリ・ロケーションが前記メモリ・ロ
ケーションと排他的に関連付けられたメモリ・セグメン
トを含むように成す複数のメモリ・ロケーションを含む
ことを特徴とする方法。 - 【請求項４】 請求項３に記載の方法において、前記メ
モリ・セグメントと関連するメモリ・ロケーションの中
に格納されたデータの状態を示す状態情報と、第１の処
理ユニットの識別子と、メモリ・アドレスとを前記各々
のメモリ・セグメントの中に格納するステップをさらに
有することを特徴とする方法。 - 【請求項５】 請求項４に記載の方法において、前記状
態情報が、前記メモリ・セグメントと関連するメモリ・
ロケーションに格納された前記データの妥当性を示し、
前記識別子が、前記第１の処理ユニットの中の特定の処
理ユニットの識別子を示し、前記メモリ・アドレスが、
前記特定の１つの第１の処理ユニットと排他的に関連付
けられたローカル・メモリ内の格納位置を示すことを特
徴とする方法。 - 【請求項６】 請求項１に記載の方法において、前記第
１の処理ユニットの各々が単一命令、複数データ・プロ
セッサであることを特徴とする方法。 - 【請求項７】 請求項１に記載の方法において、前記第
１の処理ユニットの各々が、１組のレジスタと、複数の
浮動小数点演算ユニットと、前記１組のレジスタを前記
複数の浮動小数点演算ユニットと接続する１以上のバス
とを含むことを特徴とする方法。 - 【請求項８】 請求項７に記載の方法において、前記第
１の処理ユニットの各々が、複数の整数演算ユニット
と、前記複数の整数演算ユニットを前記１組のレジスタ
と接続する１以上のバスとをさらに含むことを特徴とす
る方法。 - 【請求項９】 請求項１に記載の方法において、前記コ
ンピュータ・プロセッサが、光インターフェースと、前
記光インターフェースと接続された光導波路とを有する
ことを特徴とし、さらに、前記光導波路を介して前記コ
ンピュータ・プロセッサから伝送するために、前記プロ
セッサによって生成された電気信号を、光信号に変換
し、さらに、前記光導波路を介して前記プロセッサまで
伝送された光信号を電気信号に変換するステップをさら
に有することを特徴とする方法。 - 【請求項１０】 請求項１に記載の方法において、前記
各々のローカル・メモリがスタティック・ランダム・ア
クセス・メモリであることを特徴とする方法。 - 【請求項１１】 請求項１に記載の方法において、前記
コンピュータ・プロセッサが、レンダリング・エンジン
と、フレーム・バッファと、表示制御装置とをさらに有
することを特徴とし、さらに、前記レンダリング・エン
ジンを用いて画素データを生成するステップと、前記フ
レーム・バッファに前記画素データを一時的に格納する
ステップと、前記表示制御装置を用いて、前記画素デー
タをビデオ信号に変換するステップと、をさらに有する
ことを特徴とする方法。 - 【請求項１２】 請求項１に記載の方法において、前記
１つのプログラムと関連付けられた前記データがスタッ
ク・フレームを含むことを特徴とする方法。 - 【請求項１３】 請求項１に記載の方法において、前記
１つのプログラムと、前記１つのプログラムと関連付け
られた前記データとの前記処理中、前記メモリ制御装置
を用いて、前記１つの第１の処理ユニットから前記メモ
リ制御装置への命令に応じて、前記メイン・メモリか
ら、前記１つの第１の処理ユニットと排他的に関連付け
られたローカル・メモリへさらなるデータを転送し、次
いで、前記１つの第１の処理ユニットと排他的に関連付
けられた前記ローカル・メモリから、前記１つの第１の
処理ユニットを用いて前記さらなるデータを処理するス
テップと、をさらに有することを特徴とする方法。 - 【請求項１４】 請求項１に記載の方法において、前記
メイン・メモリが、複数のメモリ・バンク・コントロー
ラと、前記第１の処理ユニットの各々と前記メイン・メ
モリとの間で接続を行うためのクロスバ交換機とを有す
ることを特徴とする方法。 - 【請求項１５】 請求項１に記載の方法において、前記
各々の第１の処理ユニットは、前記第１の処理ユニット
が排他的に関連づけられてはいない前記ローカルメモリ
のいずれからのデータの読み出し、あるいは、書き込み
も行うことを前記メモリ制御装置を用いて禁止するステ
ップをさらに有することを特徴とする方法。 - 【請求項１６】 請求項１に記載の方法において、前記
１つのプログラムと、前記１つのプログラムと関連付け
られた前記データとの前記処理後に、前記１つの第１の
処理ユニットから前記メモリ制御装置への命令に応じ
て、前記メモリ制御装置を用いて、前記メイン・メモリ
へ、前記１つのプログラムと、前記１つのプログラムと
関連付けられた前記データの前記処理から結果として生
じた処理データとを転送するステップをさらに有するこ
とを特徴とする方法。 - 【請求項１７】 請求項１に記載の方法において、前記
メモリ制御装置がダイレクト・メモリ・アクセス・コン
トローラであることを特徴とする方法。 - 【請求項１８】 請求項１に記載の方法において、前記
コンピュータ・プロセッサがネットワークと接続され、
前記１つのプログラムがソフトウェア・セル内に含ま
れ、前記ソフトウェア・セルが、前記ネットワークを介
して伝送されるすべてのソフトウェア・セルの中で、前
記ソフトウェア・セルを一意的に識別するグローバルな
識別子を含むことを特徴とする方法。
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|---|---|---|---|
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|---|---|
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| WO (1) | WO2002077845A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004009A (ja) * | 2004-06-15 | 2006-01-05 | Sony Computer Entertainment Inc | 処理管理装置、コンピュータ・システム、分散処理方法及びコンピュータプログラム |
| JP2006004008A (ja) * | 2004-06-15 | 2006-01-05 | Sony Computer Entertainment Inc | 処理管理装置、コンピュータ・システム、分散処理方法及びコンピュータプログラム |
Families Citing this family (226)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826662B2 (en) * | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US6526491B2 (en) | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7233998B2 (en) * | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| CN1656465B (zh) | 2002-03-22 | 2010-05-26 | 迈克尔·F·迪林 | 用于由多个互连节点执行渲染计算来渲染图形的方法和系统 |
| US8015303B2 (en) * | 2002-08-02 | 2011-09-06 | Astute Networks Inc. | High data rate stateful protocol processing |
| US7596621B1 (en) * | 2002-10-17 | 2009-09-29 | Astute Networks, Inc. | System and method for managing shared state using multiple programmed processors |
| US8151278B1 (en) | 2002-10-17 | 2012-04-03 | Astute Networks, Inc. | System and method for timer management in a stateful protocol processing system |
| US7814218B1 (en) | 2002-10-17 | 2010-10-12 | Astute Networks, Inc. | Multi-protocol and multi-format stateful processing |
| US7225301B2 (en) * | 2002-11-22 | 2007-05-29 | Quicksilver Technologies | External memory controller node |
| US20050044301A1 (en) * | 2003-08-20 | 2005-02-24 | Vasilevsky Alexander David | Method and apparatus for providing virtual computing services |
| US8776050B2 (en) * | 2003-08-20 | 2014-07-08 | Oracle International Corporation | Distributed virtual machine monitor for managing multiple virtual resources across multiple physical nodes |
| US20050071828A1 (en) * | 2003-09-25 | 2005-03-31 | International Business Machines Corporation | System and method for compiling source code for multi-processor environments |
| US7523157B2 (en) * | 2003-09-25 | 2009-04-21 | International Business Machines Corporation | Managing a plurality of processors as devices |
| US20050071578A1 (en) * | 2003-09-25 | 2005-03-31 | International Business Machines Corporation | System and method for manipulating data with a plurality of processors |
| US7236998B2 (en) * | 2003-09-25 | 2007-06-26 | International Business Machines Corporation | System and method for solving a large system of dense linear equations |
| US7146529B2 (en) * | 2003-09-25 | 2006-12-05 | International Business Machines Corporation | System and method for processor thread acting as a system service processor |
| US7318218B2 (en) * | 2003-09-25 | 2008-01-08 | International Business Machines Corporation | System and method for processor thread for software debugging |
| US7478390B2 (en) * | 2003-09-25 | 2009-01-13 | International Business Machines Corporation | Task queue management of virtual devices using a plurality of processors |
| US7389508B2 (en) * | 2003-09-25 | 2008-06-17 | International Business Machines Corporation | System and method for grouping processors and assigning shared memory space to a group in heterogeneous computer environment |
| US7549145B2 (en) * | 2003-09-25 | 2009-06-16 | International Business Machines Corporation | Processor dedicated code handling in a multi-processor environment |
| US7475257B2 (en) * | 2003-09-25 | 2009-01-06 | International Business Machines Corporation | System and method for selecting and using a signal processor in a multiprocessor system to operate as a security for encryption/decryption of data |
| US7415703B2 (en) * | 2003-09-25 | 2008-08-19 | International Business Machines Corporation | Loading software on a plurality of processors |
| US7496917B2 (en) * | 2003-09-25 | 2009-02-24 | International Business Machines Corporation | Virtual devices using a pluarlity of processors |
| US7516456B2 (en) * | 2003-09-25 | 2009-04-07 | International Business Machines Corporation | Asymmetric heterogeneous multi-threaded operating system |
| US7444632B2 (en) * | 2003-09-25 | 2008-10-28 | International Business Machines Corporation | Balancing computational load across a plurality of processors |
| US7321958B2 (en) * | 2003-10-30 | 2008-01-22 | International Business Machines Corporation | System and method for sharing memory by heterogeneous processors |
| US7793276B2 (en) * | 2003-11-14 | 2010-09-07 | Intel Corporation | Apparatus and method for automatically parallelizing network applications through pipelining transformation |
| US7823161B2 (en) * | 2004-01-29 | 2010-10-26 | Klingman Edwin E | Intelligent memory device with variable size task architecture |
| US8108870B2 (en) | 2004-01-29 | 2012-01-31 | Klingman Edwin E | Intelligent memory device having ASCII-named task registers mapped to addresses of a task |
| US7856632B2 (en) * | 2004-01-29 | 2010-12-21 | Klingman Edwin E | iMEM ASCII architecture for executing system operators and processing data operators |
| US7882504B2 (en) * | 2004-01-29 | 2011-02-01 | Klingman Edwin E | Intelligent memory device with wakeup feature |
| US7984442B2 (en) * | 2004-01-29 | 2011-07-19 | Klingman Edwin E | Intelligent memory device multilevel ASCII interpreter |
| US7908603B2 (en) * | 2004-01-29 | 2011-03-15 | Klingman Edwin E | Intelligent memory with multitask controller and memory partitions storing task state information for processing tasks interfaced from host processor |
| TW200532466A (en) * | 2004-02-03 | 2005-10-01 | Sony Corp | Information processing device, information processing method, information processing system and information processing program of accessible media |
| US8028292B2 (en) | 2004-02-20 | 2011-09-27 | Sony Computer Entertainment Inc. | Processor task migration over a network in a multi-processor system |
| US20090006156A1 (en) * | 2007-01-26 | 2009-01-01 | Herbert Dennis Hunt | Associating a granting matrix with an analytic platform |
| JP2005235019A (ja) | 2004-02-20 | 2005-09-02 | Sony Corp | ネットワークシステム、分散処理方法、情報処理装置 |
| US7614053B2 (en) | 2004-02-20 | 2009-11-03 | Sony Computer Entertainment Inc. | Methods and apparatus for task management in a multi-processor system |
| US7565653B2 (en) | 2004-02-20 | 2009-07-21 | Sony Computer Entertainment Inc. | Methods and apparatus for processor task migration in a multi-processor system |
| JP2005242598A (ja) * | 2004-02-26 | 2005-09-08 | Sony Corp | 情報処理システム及び情報処理方法、並びにコンピュータ・プログラム |
| JP4586526B2 (ja) | 2004-02-27 | 2010-11-24 | ソニー株式会社 | 情報処理装置、情報処理方法、情報処理システムおよび情報処理用プログラム |
| JP4325438B2 (ja) | 2004-03-01 | 2009-09-02 | ソニー株式会社 | 情報処理システム及び情報処理方法、並びにコンピュータ・プログラム |
| CN100418074C (zh) * | 2004-03-05 | 2008-09-10 | 菲尼萨公司 | 光学收发机中的分级和字节可配置存储器 |
| US8224639B2 (en) | 2004-03-29 | 2012-07-17 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
| JP3805344B2 (ja) * | 2004-06-22 | 2006-08-02 | 株式会社ソニー・コンピュータエンタテインメント | プロセッサ、情報処理装置およびプロセッサの制御方法 |
| JP4465598B2 (ja) | 2004-07-05 | 2010-05-19 | ソニー株式会社 | 集積回路およびその処理制御方法、並びに、プログラム |
| JP4552540B2 (ja) * | 2004-07-09 | 2010-09-29 | ソニー株式会社 | コンテンツ記録装置、コンテンツ再生装置、コンテンツ記録方法、コンテンツ再生方法及びプログラム |
| JP2006031480A (ja) * | 2004-07-16 | 2006-02-02 | Sony Corp | 情報処理システム及び情報処理方法、並びにコンピュータプログラム |
| JP4599923B2 (ja) | 2004-07-16 | 2010-12-15 | ソニー株式会社 | 情報処理システム及び情報処理方法、並びにコンピュータプログラム |
| JP2006033646A (ja) | 2004-07-20 | 2006-02-02 | Sony Corp | 情報処理システム及び情報処理方法、並びにコンピュータプログラム |
| JP2006031525A (ja) | 2004-07-20 | 2006-02-02 | Sony Corp | 情報処理装置および情報処理方法、並びに、プログラム |
| US7363397B2 (en) * | 2004-08-26 | 2008-04-22 | International Business Machines Corporation | System and method for DMA controller with multi-dimensional line-walking functionality |
| US7240137B2 (en) * | 2004-08-26 | 2007-07-03 | International Business Machines Corporation | System and method for message delivery across a plurality of processors |
| WO2006025255A1 (ja) * | 2004-08-30 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | 多人数参加型アプリケーションを実行するクライアント端末装置、グループ形成方法及びグループ形成プログラム |
| WO2006025322A1 (ja) * | 2004-08-30 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | 記録装置 |
| JP2006079280A (ja) | 2004-09-08 | 2006-03-23 | Sony Corp | 情報処理システムおよび方法、情報処理装置および方法、並びにプログラム |
| US7240182B2 (en) * | 2004-09-16 | 2007-07-03 | International Business Machines Corporation | System and method for providing a persistent function server |
| US8001294B2 (en) * | 2004-09-28 | 2011-08-16 | Sony Computer Entertainment Inc. | Methods and apparatus for providing a compressed network in a multi-processing system |
| US7290112B2 (en) * | 2004-09-30 | 2007-10-30 | International Business Machines Corporation | System and method for virtualization of processor resources |
| US20060070069A1 (en) * | 2004-09-30 | 2006-03-30 | International Business Machines Corporation | System and method for sharing resources between real-time and virtualizing operating systems |
| JP2007334379A (ja) | 2004-10-05 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 処理装置 |
| US20060080661A1 (en) * | 2004-10-07 | 2006-04-13 | International Business Machines Corporation | System and method for hiding memory latency |
| US7506325B2 (en) | 2004-10-07 | 2009-03-17 | International Business Machines Corporation | Partitioning processor resources based on memory usage |
| TWI321414B (en) * | 2004-10-15 | 2010-03-01 | Sony Computer Entertainment Inc | Methods and apparatus for supporting multiple configurations in a multi-processor system |
| US7512699B2 (en) * | 2004-11-12 | 2009-03-31 | International Business Machines Corporation | Managing position independent code using a software framework |
| US8020141B2 (en) * | 2004-12-06 | 2011-09-13 | Microsoft Corporation | Operating-system process construction |
| US7512936B2 (en) * | 2004-12-17 | 2009-03-31 | Sap Aktiengesellschaft | Code diversification |
| US7689814B2 (en) | 2004-12-20 | 2010-03-30 | Sony Computer Entertainment Inc. | Methods and apparatus for disabling error countermeasures in a processing system |
| US7644255B2 (en) * | 2005-01-13 | 2010-01-05 | Sony Computer Entertainment Inc. | Method and apparatus for enable/disable control of SIMD processor slices |
| US7337291B2 (en) * | 2005-01-14 | 2008-02-26 | Microsoft Corporation | Software memory access control |
| WO2006077892A2 (en) * | 2005-01-19 | 2006-07-27 | Matsushita Electric Industrial Co., Ltd. | Electronic circuit in which part of the processing of operating units thereof may be taken over by a processor unit thereof |
| US20060184296A1 (en) * | 2005-02-17 | 2006-08-17 | Hunter Engineering Company | Machine vision vehicle wheel alignment systems |
| US20080162877A1 (en) * | 2005-02-24 | 2008-07-03 | Erik Richter Altman | Non-Homogeneous Multi-Processor System With Shared Memory |
| US8239238B2 (en) * | 2005-03-21 | 2012-08-07 | Microsoft Corporation | Methods and apparatus for encoding a work item type definition |
| US8849968B2 (en) * | 2005-06-20 | 2014-09-30 | Microsoft Corporation | Secure and stable hosting of third-party extensions to web services |
| US7522168B2 (en) * | 2005-09-27 | 2009-04-21 | Sony Computer Entertainment Inc. | Cell processor task and data management |
| US8037474B2 (en) * | 2005-09-27 | 2011-10-11 | Sony Computer Entertainment Inc. | Task manager with stored task definition having pointer to a memory address containing required code data related to the task for execution |
| JP4536618B2 (ja) * | 2005-08-02 | 2010-09-01 | 富士通セミコンダクター株式会社 | リコンフィグ可能な集積回路装置 |
| US7659899B2 (en) * | 2005-08-08 | 2010-02-09 | Via Technologies, Inc. | System and method to manage data processing stages of a logical graphics pipeline |
| US20070030277A1 (en) * | 2005-08-08 | 2007-02-08 | Via Technologies, Inc. | Method for processing vertex, triangle, and pixel graphics data packets |
| US20070030280A1 (en) * | 2005-08-08 | 2007-02-08 | Via Technologies, Inc. | Global spreader and method for a parallel graphics processor |
| US7659898B2 (en) * | 2005-08-08 | 2010-02-09 | Via Technologies, Inc. | Multi-execution resource graphics processor |
| US20070038984A1 (en) * | 2005-08-12 | 2007-02-15 | Gschwind Michael K | Methods for generating code for an architecture encoding an extended register specification |
| US7421566B2 (en) * | 2005-08-12 | 2008-09-02 | International Business Machines Corporation | Implementing instruction set architectures with non-contiguous register file specifiers |
| US7694107B2 (en) * | 2005-08-18 | 2010-04-06 | Hewlett-Packard Development Company, L.P. | Dynamic performance ratio proportionate distribution of threads with evenly divided workload by homogeneous algorithm to heterogeneous computing units |
| US7506123B1 (en) | 2005-09-27 | 2009-03-17 | Sony Computer Entertainment Inc. | Method and system for performing memory copy function on a cell processor |
| US7975269B2 (en) * | 2005-09-27 | 2011-07-05 | Sony Computer Entertainment Inc. | Parallel processor methods and apparatus |
| US8141076B2 (en) * | 2005-09-27 | 2012-03-20 | Sony Computer Entertainment Inc. | Cell processor methods and apparatus |
| US7734827B2 (en) * | 2005-09-27 | 2010-06-08 | Sony Computer Entertainment, Inc. | Operation of cell processors |
| US8316220B2 (en) * | 2005-09-27 | 2012-11-20 | Sony Computer Entertainment Inc. | Operating processors over a network |
| US20070094435A1 (en) * | 2005-10-25 | 2007-04-26 | Fry Walter G | Computer docking system and method |
| US20070094495A1 (en) * | 2005-10-26 | 2007-04-26 | Microsoft Corporation | Statically Verifiable Inter-Process-Communicative Isolated Processes |
| US8074231B2 (en) | 2005-10-26 | 2011-12-06 | Microsoft Corporation | Configuration of isolated extensions and device drivers |
| JP2007156987A (ja) * | 2005-12-07 | 2007-06-21 | Toshiba Corp | ソフトウェア部品およびソフトウェア部品管理システム |
| US8595747B2 (en) * | 2005-12-29 | 2013-11-26 | Sony Computer Entertainment Inc. | Efficient task scheduling by assigning fixed registers to scheduler |
| US7725682B2 (en) * | 2006-01-10 | 2010-05-25 | International Business Machines Corporation | Method and apparatus for sharing storage and execution resources between architectural units in a microprocessor using a polymorphic function unit |
| US8622837B2 (en) | 2006-03-20 | 2014-01-07 | Sony Computer Entertainment America Llc | Managing game metrics and authorizations |
| US8010953B2 (en) * | 2006-04-04 | 2011-08-30 | International Business Machines Corporation | Method for compiling scalar code for a single instruction multiple data (SIMD) execution engine |
| US8904151B2 (en) | 2006-05-02 | 2014-12-02 | International Business Machines Corporation | Method and apparatus for the dynamic identification and merging of instructions for execution on a wide datapath |
| JP4838884B2 (ja) * | 2006-06-22 | 2011-12-14 | ノルドナブ テクノロジーズ エー ビー | ソフトウェアベースのスペクトル拡散信号処理 |
| US8032898B2 (en) * | 2006-06-30 | 2011-10-04 | Microsoft Corporation | Kernel interface with categorized kernel objects |
| US8132169B2 (en) * | 2006-07-21 | 2012-03-06 | International Business Machines Corporation | System and method for dynamically partitioning an application across multiple processing elements in a heterogeneous processing environment |
| US7987464B2 (en) * | 2006-07-25 | 2011-07-26 | International Business Machines Corporation | Logical partitioning and virtualization in a heterogeneous architecture |
| US7529849B2 (en) * | 2006-07-27 | 2009-05-05 | International Business Machines Corporation | Reduction of message flow between bus-connected consumers and producers |
| US8028290B2 (en) * | 2006-08-30 | 2011-09-27 | International Business Machines Corporation | Multiple-core processor supporting multiple instruction set architectures |
| US20080126761A1 (en) * | 2006-09-26 | 2008-05-29 | Fontenot Nathan D | Method and apparatus for scheduling optimization |
| US7620797B2 (en) * | 2006-11-01 | 2009-11-17 | Apple Inc. | Instructions for efficiently accessing unaligned vectors |
| US7624251B2 (en) * | 2006-11-01 | 2009-11-24 | Apple Inc. | Instructions for efficiently accessing unaligned partial vectors |
| US7934179B2 (en) * | 2006-11-20 | 2011-04-26 | Et International, Inc. | Systems and methods for logic verification |
| US11244727B2 (en) * | 2006-11-29 | 2022-02-08 | Rambus Inc. | Dynamic memory rank configuration |
| US20090006788A1 (en) * | 2007-01-26 | 2009-01-01 | Herbert Dennis Hunt | Associating a flexible data hierarchy with an availability condition in a granting matrix |
| US8504598B2 (en) | 2007-01-26 | 2013-08-06 | Information Resources, Inc. | Data perturbation of non-unique values |
| EP2111593A2 (en) * | 2007-01-26 | 2009-10-28 | Information Resources, Inc. | Analytic platform |
| US20090006309A1 (en) | 2007-01-26 | 2009-01-01 | Herbert Dennis Hunt | Cluster processing of an aggregated dataset |
| US8160984B2 (en) | 2007-01-26 | 2012-04-17 | Symphonyiri Group, Inc. | Similarity matching of a competitor's products |
| US9390158B2 (en) * | 2007-01-26 | 2016-07-12 | Information Resources, Inc. | Dimensional compression using an analytic platform |
| US9262503B2 (en) | 2007-01-26 | 2016-02-16 | Information Resources, Inc. | Similarity matching of products based on multiple classification schemes |
| US7747634B2 (en) * | 2007-03-08 | 2010-06-29 | Microsoft Corporation | Rich data tunneling |
| US8789063B2 (en) | 2007-03-30 | 2014-07-22 | Microsoft Corporation | Master and subordinate operating system kernels for heterogeneous multiprocessor systems |
| US20080244507A1 (en) * | 2007-03-30 | 2008-10-02 | Microsoft Corporation | Homogeneous Programming For Heterogeneous Multiprocessor Systems |
| JP4913685B2 (ja) * | 2007-07-04 | 2012-04-11 | 株式会社リコー | Ｓｉｍｄ型マイクロプロセッサおよびｓｉｍｄ型マイクロプロセッサの制御方法 |
| CN101369233A (zh) * | 2007-08-14 | 2009-02-18 | 国际商业机器公司 | 程序编译方法和编译器 |
| US9015399B2 (en) | 2007-08-20 | 2015-04-21 | Convey Computer | Multiple data channel memory module architecture |
| US8095735B2 (en) | 2008-08-05 | 2012-01-10 | Convey Computer | Memory interleave for heterogeneous computing |
| US9710384B2 (en) | 2008-01-04 | 2017-07-18 | Micron Technology, Inc. | Microprocessor architecture having alternative memory access paths |
| US8561037B2 (en) | 2007-08-29 | 2013-10-15 | Convey Computer | Compiler for generating an executable comprising instructions for a plurality of different instruction sets |
| US8122229B2 (en) * | 2007-09-12 | 2012-02-21 | Convey Computer | Dispatch mechanism for dispatching instructions from a host processor to a co-processor |
| US8156307B2 (en) | 2007-08-20 | 2012-04-10 | Convey Computer | Multi-processor system having at least one processor that comprises a dynamically reconfigurable instruction set |
| CN101398803B (zh) | 2007-09-28 | 2011-04-06 | 国际商业机器公司 | 管理数据移动的方法和使用该方法的细胞宽带引擎处理器 |
| US8296743B2 (en) * | 2007-12-17 | 2012-10-23 | Intel Corporation | Compiler and runtime for heterogeneous multiprocessor systems |
| US8923510B2 (en) * | 2007-12-28 | 2014-12-30 | Intel Corporation | Method and apparatus for efficiently implementing the advanced encryption standard |
| US7916295B2 (en) * | 2008-09-03 | 2011-03-29 | Macronix International Co., Ltd. | Alignment mark and method of getting position reference for wafer |
| US8755515B1 (en) | 2008-09-29 | 2014-06-17 | Wai Wu | Parallel signal processing system and method |
| US8732716B2 (en) | 2008-09-30 | 2014-05-20 | International Business Machines Corporation | Virtualization across physical partitions of a multi-core processor (MCP) |
| US8438404B2 (en) | 2008-09-30 | 2013-05-07 | International Business Machines Corporation | Main processing element for delegating virtualized control threads controlling clock speed and power consumption to groups of sub-processing elements in a system such that a group of sub-processing elements can be designated as pseudo main processing element |
| US20100115233A1 (en) * | 2008-10-31 | 2010-05-06 | Convey Computer | Dynamically-selectable vector register partitioning |
| US8205066B2 (en) * | 2008-10-31 | 2012-06-19 | Convey Computer | Dynamically configured coprocessor for different extended instruction set personality specific to application program with shared memory storing instructions invisibly dispatched from host processor |
| US20100153934A1 (en) * | 2008-12-12 | 2010-06-17 | Peter Lachner | Prefetch for systems with heterogeneous architectures |
| JP5167410B2 (ja) * | 2009-01-09 | 2013-03-21 | 株式会社日立製作所 | 複数のマイクロプロセッサを有するストレージシステム、及び、そのストレージシステムにおける処理分担方法 |
| US8667476B1 (en) * | 2009-01-20 | 2014-03-04 | Adaptmicrosys LLC | Instruction grouping and ungrouping apparatus and method for an adaptive microprocessor system |
| US20110066830A1 (en) * | 2009-09-11 | 2011-03-17 | Andrew Wolfe | Cache prefill on thread migration |
| US9569270B2 (en) * | 2009-04-21 | 2017-02-14 | Empire Technology Development Llc | Mapping thread phases onto heterogeneous cores based on execution characteristics and cache line eviction counts |
| US9189282B2 (en) * | 2009-04-21 | 2015-11-17 | Empire Technology Development Llc | Thread-to-core mapping based on thread deadline, thread demand, and hardware characteristics data collected by a performance counter |
| US8881157B2 (en) * | 2009-09-11 | 2014-11-04 | Empire Technology Development Llc | Allocating threads to cores based on threads falling behind thread completion target deadline |
| KR101603202B1 (ko) * | 2009-09-21 | 2016-03-14 | 삼성전자주식회사 | 이기종 멀티프로세서 시스템 온 칩에서의 ｒｐｃ 데이터 배치 방법 및 장치 |
| US8423745B1 (en) | 2009-11-16 | 2013-04-16 | Convey Computer | Systems and methods for mapping a neighborhood of data to general registers of a processing element |
| EP2519876A1 (en) | 2009-12-28 | 2012-11-07 | Hyperion Core, Inc. | Optimisation of loops and data flow sections |
| US8862827B2 (en) * | 2009-12-29 | 2014-10-14 | International Business Machines Corporation | Efficient multi-level software cache using SIMD vector permute functionality |
| US20110202845A1 (en) * | 2010-02-17 | 2011-08-18 | Anthony Jon Mountjoy | System and method for generating and distributing three dimensional interactive content |
| US9645854B2 (en) * | 2010-12-15 | 2017-05-09 | Advanced Micro Devices, Inc. | Dynamic work partitioning on heterogeneous processing devices |
| US9235458B2 (en) | 2011-01-06 | 2016-01-12 | International Business Machines Corporation | Methods and systems for delegating work objects across a mixed computer environment |
| US9052968B2 (en) * | 2011-01-17 | 2015-06-09 | International Business Machines Corporation | Methods and systems for linking objects across a mixed computer environment |
| US9038088B2 (en) * | 2011-03-10 | 2015-05-19 | Nec Laboratories America, Inc. | Load balancing on hetrogenous processing cluster based on exceeded load imbalance factor threshold determined by total completion time of multiple processing phases |
| US8914515B2 (en) | 2011-10-28 | 2014-12-16 | International Business Machines Corporation | Cloud optimization using workload analysis |
| DE112012004926B4 (de) | 2011-12-16 | 2023-12-07 | International Business Machines Corporation | Gemeinsame Speichernutzung durch Prozessoren |
| US10430190B2 (en) | 2012-06-07 | 2019-10-01 | Micron Technology, Inc. | Systems and methods for selectively controlling multithreaded execution of executable code segments |
| US20140068581A1 (en) * | 2012-08-30 | 2014-03-06 | International Business Machines Corporation | Optimized division of work among processors in a heterogeneous processing system |
| US8938796B2 (en) | 2012-09-20 | 2015-01-20 | Paul Case, SR. | Case secure computer architecture |
| US20140189666A1 (en) * | 2012-12-27 | 2014-07-03 | Scott A. Krig | Automatic pipeline composition |
| US9448829B2 (en) | 2012-12-28 | 2016-09-20 | Intel Corporation | Hetergeneous processor apparatus and method |
| US9672046B2 (en) | 2012-12-28 | 2017-06-06 | Intel Corporation | Apparatus and method for intelligently powering heterogeneous processor components |
| US9639372B2 (en) * | 2012-12-28 | 2017-05-02 | Intel Corporation | Apparatus and method for heterogeneous processors mapping to virtual cores |
| US9329900B2 (en) | 2012-12-28 | 2016-05-03 | Intel Corporation | Hetergeneous processor apparatus and method |
| US8909219B2 (en) | 2013-01-17 | 2014-12-09 | Qualcomm Incorporated | Methods and apparatus for providing unified wireless communication through efficient memory management |
| US9578664B1 (en) | 2013-02-07 | 2017-02-21 | Sprint Communications Company L.P. | Trusted signaling in 3GPP interfaces in a network function virtualization wireless communication system |
| US9727345B2 (en) | 2013-03-15 | 2017-08-08 | Intel Corporation | Method for booting a heterogeneous system and presenting a symmetric core view |
| US9600346B2 (en) | 2013-07-10 | 2017-03-21 | International Business Machines Corporation | Thread scheduling across heterogeneous processing elements with resource mapping |
| KR101529877B1 (ko) * | 2013-07-26 | 2015-06-18 | 서울시립대학교 산학협력단 | 원격 데이터 연산 방법 및 시스템 |
| US9792354B2 (en) | 2013-09-30 | 2017-10-17 | Microsoft Technology Licensing, Llc | Context aware user interface parts |
| GB2516995B (en) * | 2013-12-18 | 2015-08-19 | Imagination Tech Ltd | Task execution in a SIMD processing unit |
| CN107408331B (zh) * | 2014-04-04 | 2021-06-18 | 通用电子有限公司 | 用于配置便携式设备的遥控功能的系统和方法 |
| DE102015006670A1 (de) * | 2014-06-26 | 2015-12-31 | Intel Corporation | Befehle und logik zum bereitstellen von kryptographischer allzweck-gf(256)-simd- arithmetikfunktionalität |
| US9910721B2 (en) | 2014-12-09 | 2018-03-06 | Intel Corporation | System and method for execution of application code compiled according to two instruction set architectures |
| CN107408035B (zh) * | 2015-03-27 | 2021-11-09 | 英特尔公司 | 用于缕程间通信的装置和方法 |
| CN107430521B (zh) | 2015-03-27 | 2022-02-18 | 英特尔公司 | 高效地址转换 |
| US9565168B1 (en) * | 2015-05-05 | 2017-02-07 | Sprint Communications Company L.P. | System and method of a trusted computing operation mode |
| US9686240B1 (en) | 2015-07-07 | 2017-06-20 | Sprint Communications Company L.P. | IPv6 to IPv4 data packet migration in a trusted security zone |
| US9749294B1 (en) | 2015-09-08 | 2017-08-29 | Sprint Communications Company L.P. | System and method of establishing trusted operability between networks in a network functions virtualization environment |
| US10542115B1 (en) | 2015-10-01 | 2020-01-21 | Sprint Communications Company L.P. | Securing communications in a network function virtualization (NFV) core network |
| US9811686B1 (en) | 2015-10-09 | 2017-11-07 | Sprint Communications Company L.P. | Support systems interactions with virtual network functions in a trusted security zone |
| US9781016B1 (en) | 2015-11-02 | 2017-10-03 | Sprint Communications Company L.P. | Dynamic addition of network function services |
| US9733911B2 (en) * | 2015-11-11 | 2017-08-15 | National Instruments Corporation | Value transfer between program variables using dynamic memory resource mapping |
| WO2017125161A1 (en) * | 2016-01-21 | 2017-07-27 | Hewlett Packard Enterprise Development Lp | Resource allocation |
| US11513805B2 (en) * | 2016-08-19 | 2022-11-29 | Wisconsin Alumni Research Foundation | Computer architecture with synergistic heterogeneous processors |
| US10250498B1 (en) | 2016-10-03 | 2019-04-02 | Sprint Communications Company L.P. | Session aggregator brokering of data stream communication |
| US10365824B2 (en) | 2017-04-24 | 2019-07-30 | Advanced Micro Devices, Inc. | Silent active page migration faults |
| US10310985B2 (en) | 2017-06-26 | 2019-06-04 | Ati Technologies Ulc | Systems and methods for accessing and managing a computing system memory |
| US10318344B2 (en) * | 2017-07-13 | 2019-06-11 | Advanced Micro Devices, Inc. | Predicting page migration granularity for heterogeneous memory systems |
| CN111149166B (zh) | 2017-07-30 | 2024-01-09 | 纽罗布拉德有限公司 | 基于存储器的分布式处理器架构 |
| US10348488B1 (en) | 2017-08-25 | 2019-07-09 | Sprint Communications Company L.P. | Tiered distributed ledger technology (DLT) in a network function virtualization (NFV) core network |
| US11526278B2 (en) | 2017-12-21 | 2022-12-13 | Advanced Micro Devices, Inc. | Adaptive page close prediction |
| US10691658B2 (en) | 2018-05-09 | 2020-06-23 | International Business Machines Corporation | Automatically optimizing resource usage on a target database management system to increase workload performance |
| WO2019222958A1 (en) | 2018-05-24 | 2019-11-28 | Alibaba Group Holding Limited | System and method for flash storage management using multiple open page stripes |
| WO2020000136A1 (en) | 2018-06-25 | 2020-01-02 | Alibaba Group Holding Limited | System and method for managing resources of a storage device and quantifying the cost of i/o requests |
| CN108900639B (zh) * | 2018-08-10 | 2021-04-06 | 乾元云硕科技(深圳)有限公司 | 集群式云计算系统 |
| US11327929B2 (en) | 2018-09-17 | 2022-05-10 | Alibaba Group Holding Limited | Method and system for reduced data movement compression using in-storage computing and a customized file system |
| US10915370B2 (en) * | 2018-11-29 | 2021-02-09 | International Business Machines Corporation | Inter-host communication without data copy in disaggregated systems |
| US11061735B2 (en) | 2019-01-02 | 2021-07-13 | Alibaba Group Holding Limited | System and method for offloading computation to storage nodes in distributed system |
| US10691464B1 (en) * | 2019-01-18 | 2020-06-23 | quadric.io | Systems and methods for virtually partitioning a machine perception and dense algorithm integrated circuit |
| US10860223B1 (en) | 2019-07-18 | 2020-12-08 | Alibaba Group Holding Limited | Method and system for enhancing a distributed storage system by decoupling computation and network tasks |
| US11617282B2 (en) | 2019-10-01 | 2023-03-28 | Alibaba Group Holding Limited | System and method for reshaping power budget of cabinet to facilitate improved deployment density of servers |
| US11449455B2 (en) | 2020-01-15 | 2022-09-20 | Alibaba Group Holding Limited | Method and system for facilitating a high-capacity object storage system with configuration agility and mixed deployment flexibility |
| US11379447B2 (en) | 2020-02-06 | 2022-07-05 | Alibaba Group Holding Limited | Method and system for enhancing IOPS of a hard disk drive system based on storing metadata in host volatile memory and data in non-volatile memory using a shared controller |
| US11449386B2 (en) | 2020-03-20 | 2022-09-20 | Alibaba Group Holding Limited | Method and system for optimizing persistent memory on data retention, endurance, and performance for host memory |
| US11301173B2 (en) | 2020-04-20 | 2022-04-12 | Alibaba Group Holding Limited | Method and system for facilitating evaluation of data access frequency and allocation of storage device resources |
| US11385833B2 (en) | 2020-04-20 | 2022-07-12 | Alibaba Group Holding Limited | Method and system for facilitating a light-weight garbage collection with a reduced utilization of resources |
| US11281575B2 (en) | 2020-05-11 | 2022-03-22 | Alibaba Group Holding Limited | Method and system for facilitating data placement and control of physical addresses with multi-queue I/O blocks |
| US11461262B2 (en) | 2020-05-13 | 2022-10-04 | Alibaba Group Holding Limited | Method and system for facilitating a converged computation and storage node in a distributed storage system |
| US11494115B2 (en) | 2020-05-13 | 2022-11-08 | Alibaba Group Holding Limited | System method for facilitating memory media as file storage device based on real-time hashing by performing integrity check with a cyclical redundancy check (CRC) |
| US11507499B2 (en) | 2020-05-19 | 2022-11-22 | Alibaba Group Holding Limited | System and method for facilitating mitigation of read/write amplification in data compression |
| US11556277B2 (en) | 2020-05-19 | 2023-01-17 | Alibaba Group Holding Limited | System and method for facilitating improved performance in ordering key-value storage with input/output stack simplification |
| US11263132B2 (en) | 2020-06-11 | 2022-03-01 | Alibaba Group Holding Limited | Method and system for facilitating log-structure data organization |
| US11354200B2 (en) | 2020-06-17 | 2022-06-07 | Alibaba Group Holding Limited | Method and system for facilitating data recovery and version rollback in a storage device |
| US11422931B2 (en) | 2020-06-17 | 2022-08-23 | Alibaba Group Holding Limited | Method and system for facilitating a physically isolated storage unit for multi-tenancy virtualization |
| US11354233B2 (en) | 2020-07-27 | 2022-06-07 | Alibaba Group Holding Limited | Method and system for facilitating fast crash recovery in a storage device |
| US11372774B2 (en) | 2020-08-24 | 2022-06-28 | Alibaba Group Holding Limited | Method and system for a solid state drive with on-chip memory integration |
| EP3979248A1 (en) * | 2020-09-30 | 2022-04-06 | Imec VZW | A memory macro |
| US11847205B1 (en) | 2020-10-26 | 2023-12-19 | T-Mobile Innovations Llc | Trusted 5G network function virtualization of virtual network function elements embedded on a system-on-chip |
| US11467995B2 (en) * | 2020-12-01 | 2022-10-11 | Micron Technology, Inc. | Pin mapping for memory devices |
| US11487465B2 (en) | 2020-12-11 | 2022-11-01 | Alibaba Group Holding Limited | Method and system for a local storage engine collaborating with a solid state drive controller |
| US11734115B2 (en) | 2020-12-28 | 2023-08-22 | Alibaba Group Holding Limited | Method and system for facilitating write latency reduction in a queue depth of one scenario |
| US11416365B2 (en) | 2020-12-30 | 2022-08-16 | Alibaba Group Holding Limited | Method and system for open NAND block detection and correction in an open-channel SSD |
| US11726699B2 (en) | 2021-03-30 | 2023-08-15 | Alibaba Singapore Holding Private Limited | Method and system for facilitating multi-stream sequential read performance improvement with reduced read amplification |
| US11461173B1 (en) | 2021-04-21 | 2022-10-04 | Alibaba Singapore Holding Private Limited | Method and system for facilitating efficient data compression based on error correction code and reorganization of data placement |
| US11476874B1 (en) | 2021-05-14 | 2022-10-18 | Alibaba Singapore Holding Private Limited | Method and system for facilitating a storage server with hybrid memory for journaling and data storage |
| US11902129B1 (en) | 2023-03-24 | 2024-02-13 | T-Mobile Usa, Inc. | Vendor-agnostic real-time monitoring of telecommunications networks |
Family Cites Families (272)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US517972A (en) * | 1894-04-10 | Billiard-ball | ||
| US3576544A (en) * | 1968-10-18 | 1971-04-27 | Ibm | Storage protection system |
| US4073005A (en) | 1974-01-21 | 1978-02-07 | Control Data Corporation | Multi-processor computer system |
| US4037214A (en) * | 1976-04-30 | 1977-07-19 | International Business Machines Corporation | Key register controlled accessing system |
| JPS5412643A (en) | 1977-06-30 | 1979-01-30 | Hitachi Ltd | Main memory protective device |
| JPS54146555A (en) | 1978-05-09 | 1979-11-15 | Nec Corp | Data transfer system between processors |
| US4332009A (en) * | 1980-01-21 | 1982-05-25 | Mostek Corporation | Memory protection system |
| JPS5812613B2 (ja) | 1980-02-08 | 1983-03-09 | 工業技術院長 | 並列デ−タ処理装置 |
| JPS5835295B2 (ja) | 1980-03-03 | 1983-08-02 | オムロン株式会社 | マスタ・スレ−ブ・システムにおけるデ−タ転送方式 |
| US4430705A (en) * | 1980-05-23 | 1984-02-07 | International Business Machines Corp. | Authorization mechanism for establishing addressability to information in another address space |
| JPS576952A (en) | 1980-06-16 | 1982-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Storage protecting system |
| JPS57176456A (en) | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
| DE3171379D1 (en) * | 1981-04-28 | 1985-08-22 | Ibm | Bus arrangement for interconnectiong circuit chips |
| US4394727A (en) | 1981-05-04 | 1983-07-19 | International Business Machines Corporation | Multi-processor task dispatching apparatus |
| JPS58134357A (ja) * | 1982-02-03 | 1983-08-10 | Hitachi Ltd | ベクトルプロセッサ |
| AU542447B2 (en) * | 1982-02-27 | 1985-02-21 | Fujitsu Limited | System for controlling key storage unit |
| JPS5958700A (ja) * | 1982-09-29 | 1984-04-04 | Fujitsu Ltd | 記憶保護判定方式 |
| US4545016A (en) * | 1983-01-07 | 1985-10-01 | Tandy Corporation | Memory management system |
| US4622631B1 (en) * | 1983-12-30 | 1996-04-09 | Recognition Int Inc | Data processing system having a data coherence solution |
| US5159700A (en) * | 1984-01-16 | 1992-10-27 | Texas Instruments Incorporated | Substrate with optical communication systems between chips mounted thereon and monolithic integration of optical I/O on silicon substrates |
| JPS61180352A (ja) | 1984-12-30 | 1986-08-13 | Fujitsu Ltd | プログラムダウンロ−ド方式 |
| IT1184553B (it) * | 1985-05-07 | 1987-10-28 | Honeywell Inf Systems | Architettura di sistema a piu' processori |
| US4972314A (en) | 1985-05-20 | 1990-11-20 | Hughes Aircraft Company | Data flow signal processor method and apparatus |
| US4945479A (en) | 1985-07-31 | 1990-07-31 | Unisys Corporation | Tightly coupled scientific processing system |
| US4732446A (en) * | 1985-10-02 | 1988-03-22 | Lamar Gipson | Electrical circuit and optical data buss |
| CA1280829C (en) * | 1985-11-13 | 1991-02-26 | Toshio Matsumoto | Main storage access control system for virtual computing function system |
| US4787057A (en) | 1986-06-04 | 1988-11-22 | General Electric Company | Finite element analysis method using multiprocessor for matrix manipulations with special handling of diagonal elements |
| JPS6319058A (ja) | 1986-07-11 | 1988-01-26 | Fujitsu Ltd | メモリ装置 |
| US4823286A (en) * | 1987-02-12 | 1989-04-18 | International Business Machines Corporation | Pixel data path for high performance raster displays with all-point-addressable frame buffers |
| JP2960415B2 (ja) * | 1987-05-22 | 1999-10-06 | 株式会社日立製作所 | 記憶保護方法および装置 |
| JPS6412364U (ja) | 1987-07-11 | 1989-01-23 | ||
| JPH0719704Y2 (ja) | 1987-07-31 | 1995-05-10 | シャープ株式会社 | 生産ラインの生産管理装置 |
| US4862407A (en) * | 1987-10-05 | 1989-08-29 | Motorola, Inc. | Digital signal processing apparatus |
| JP2594979B2 (ja) | 1987-10-23 | 1997-03-26 | 株式会社日立製作所 | マルチプロセツサシステム |
| US5261113A (en) * | 1988-01-25 | 1993-11-09 | Digital Equipment Corporation | Apparatus and method for single operand register array for vector and scalar data processing operations |
| JP2677589B2 (ja) | 1988-02-26 | 1997-11-17 | 株式会社東芝 | 携帯可能電子装置およびｉｃチップ |
| US5056000A (en) * | 1988-06-21 | 1991-10-08 | International Parallel Machines, Inc. | Synchronized parallel processing with shared memory |
| JPH0212361A (ja) | 1988-06-29 | 1990-01-17 | Fujitsu Ltd | 階層化バスによる並列計算機システム |
| US4939682A (en) * | 1988-07-15 | 1990-07-03 | The Boeing Company | Integrated electro-optic arithmetic/logic unit and method for making the same |
| US5179669A (en) * | 1988-08-22 | 1993-01-12 | At&T Bell Laboratories | Multiprocessor interconnection and access arbitration arrangement |
| JP2837413B2 (ja) | 1988-08-24 | 1998-12-16 | 株式会社日立メディコ | 複数端末ｃｐｕを有するｃｔ装置 |
| EP0369052A1 (en) * | 1988-11-17 | 1990-05-23 | International Business Machines Corporation | Data base access system |
| JPH02210542A (ja) | 1989-02-10 | 1990-08-21 | Fujitsu Ltd | 仮想計算機システムにおける実行制御方式 |
| CA2011807C (en) | 1989-03-20 | 1999-02-23 | Katsumi Hayashi | Data base processing system using multiprocessor system |
| EP0424618A3 (en) * | 1989-10-24 | 1992-11-19 | International Business Machines Corporation | Input/output system |
| JPH0640324B2 (ja) | 1989-10-26 | 1994-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプロセッサ・システムおよびそのプロセス同期方法 |
| US5037173A (en) * | 1989-11-22 | 1991-08-06 | Texas Instruments Incorporated | Optical interconnection network |
| US5179702A (en) | 1989-12-29 | 1993-01-12 | Supercomputer Systems Limited Partnership | System and method for controlling a highly parallel multiprocessor using an anarchy based scheduler for parallel execution thread scheduling |
| EP0509055A4 (en) * | 1990-01-05 | 1994-07-27 | Maspar Computer Corp | Parallel processor memory system |
| EP0461926B1 (en) | 1990-06-15 | 1998-09-02 | Compaq Computer Corporation | Multilevel inclusion in multilevel cache hierarchies |
| US5093879A (en) * | 1990-06-22 | 1992-03-03 | International Business Machines Corporation | Electro-optical connectors |
| US5144691A (en) * | 1990-07-20 | 1992-09-01 | Cray Research, Inc. | Computer signal interconnect apparatus |
| JPH06119299A (ja) | 1990-08-31 | 1994-04-28 | Texas Instr Inc <Ti> | マルチプロセッサシステム及びデータダウンロード方法 |
| EP0481735A3 (en) * | 1990-10-19 | 1993-01-13 | Array Technology Corporation | Address protection circuit |
| US5630162A (en) * | 1990-11-13 | 1997-05-13 | International Business Machines Corporation | Array processor dotted communication network based on H-DOTs |
| US5765011A (en) * | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams |
| KR940004404B1 (ko) * | 1990-11-30 | 1994-05-25 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 |
| US5131054A (en) * | 1991-01-09 | 1992-07-14 | Thinking Machines Corporation | Character recognition system using massively parallel computer that identifies a query character using degree of similarity with plurality of training characters of known identity |
| US5978831A (en) | 1991-03-07 | 1999-11-02 | Lucent Technologies Inc. | Synchronous multiprocessor using tasks directly proportional in size to the individual processors rates |
| JPH04284754A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | Ａｔｍ交換装置 |
| JPH04288643A (ja) | 1991-03-18 | 1992-10-13 | Nec Corp | マルチプロセッサシステムのメモリマッピング方式 |
| US5440752A (en) * | 1991-07-08 | 1995-08-08 | Seiko Epson Corporation | Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU |
| EP0523544B1 (en) | 1991-07-12 | 2002-02-27 | Matsushita Electric Industrial Co., Ltd. | Apparatus to solve a system of linear equations |
| US5519875A (en) * | 1991-08-08 | 1996-05-21 | Hitachi, Ltd. | Distributed processing system for modules, each having modularized objects |
| US5630128A (en) | 1991-08-09 | 1997-05-13 | International Business Machines Corporation | Controlled scheduling of program threads in a multitasking operating system |
| US5185861A (en) | 1991-08-19 | 1993-02-09 | Sequent Computer Systems, Inc. | Cache affinity scheduler |
| JPH0554009A (ja) | 1991-08-29 | 1993-03-05 | Nec Eng Ltd | プログラムロード方式 |
| US5361370A (en) | 1991-10-24 | 1994-11-01 | Intel Corporation | Single-instruction multiple-data processor having dual-ported local memory architecture for simultaneous data transmission on local memory ports and global port |
| JP3364937B2 (ja) | 1991-11-29 | 2003-01-08 | 株式会社日立製作所 | 並列演算装置 |
| US5359721A (en) | 1991-12-18 | 1994-10-25 | Sun Microsystems, Inc. | Non-supervisor mode cross address space dynamic linking |
| US5394547A (en) | 1991-12-24 | 1995-02-28 | International Business Machines Corporation | Data processing system and method having selectable scheduler |
| US5268973A (en) * | 1992-01-21 | 1993-12-07 | The University Of Texas System | Wafer-scale optical bus |
| JPH05242057A (ja) | 1992-02-27 | 1993-09-21 | Sanyo Electric Co Ltd | マルチプロセッサシステムの起動方式 |
| JPH05324589A (ja) * | 1992-03-25 | 1993-12-07 | Nippon Sheet Glass Co Ltd | 並列コンピュータ装置および光結合装置 |
| JPH0612333A (ja) | 1992-06-25 | 1994-01-21 | Hitachi Ltd | 情報処理装置の記憶保護方式 |
| JPH0644110A (ja) | 1992-07-23 | 1994-02-18 | Fuji Xerox Co Ltd | インストール方法 |
| US5423051A (en) * | 1992-09-24 | 1995-06-06 | International Business Machines Corporation | Execution unit with an integrated vector operation capability |
| US5437042A (en) * | 1992-10-02 | 1995-07-25 | Compaq Computer Corporation | Arrangement of DMA, interrupt and timer functions to implement symmetrical processing in a multiprocessor computer system |
| EP0680640A1 (en) | 1993-01-22 | 1995-11-08 | University Corporation For Atmospheric Research | Multipipeline multiprocessor system |
| JP2826028B2 (ja) * | 1993-01-28 | 1998-11-18 | 富士通株式会社 | 分散メモリ型プロセッサシステム |
| EP0610583A1 (en) * | 1993-02-08 | 1994-08-17 | International Business Machines Corporation | Multizone relocation facility computer memory system |
| US5619671A (en) * | 1993-04-19 | 1997-04-08 | International Business Machines Corporation | Method and apparatus for providing token controlled access to protected pages of memory |
| US5438513A (en) * | 1993-11-19 | 1995-08-01 | Chrysler Corporation | Automotive electronics test system |
| US5487146A (en) * | 1994-03-08 | 1996-01-23 | Texas Instruments Incorporated | Plural memory access address generation employing guide table entries forming linked list |
| US5560030A (en) | 1994-03-08 | 1996-09-24 | Texas Instruments Incorporated | Transfer processor with transparency |
| US5692193A (en) | 1994-03-31 | 1997-11-25 | Nec Research Institute, Inc. | Software architecture for control of highly parallel computer systems |
| JP3639323B2 (ja) | 1994-03-31 | 2005-04-20 | 富士通株式会社 | メモリ分散型並列計算機による連立１次方程式計算処理方法および計算機 |
| JPH07287064A (ja) | 1994-04-20 | 1995-10-31 | Mitsubishi Electric Corp | レーダ信号処理装置 |
| EP0681236B1 (en) * | 1994-05-05 | 2000-11-22 | Conexant Systems, Inc. | Space vector data path |
| US5513337A (en) * | 1994-05-25 | 1996-04-30 | Intel Corporation | System for protecting unauthorized memory accesses by comparing base memory address with mask bits and having attribute bits for identifying access operational mode and type |
| US5535419A (en) * | 1994-05-27 | 1996-07-09 | Advanced Micro Devices | Sytem and method for merging disk change data from a floppy disk controller with data relating to an IDE drive controller |
| DE19580738T1 (de) | 1994-05-31 | 1996-08-22 | Fujitsu Ltd | System und Verfahren zur Jobausführung zwischen verschiedenen Betriebssystemen |
| JPH0895757A (ja) | 1994-09-19 | 1996-04-12 | Internatl Business Mach Corp <Ibm> | マイクロカーネル・データ処理システム用のマスタ・サーバ・プログラム・ロード方法および装置 |
| US5754817A (en) | 1994-09-29 | 1998-05-19 | Intel Corporation | Execution in place of a file stored non-contiguously in a non-volatile memory |
| US5548798A (en) | 1994-11-10 | 1996-08-20 | Intel Corporation | Method and apparatus for solving dense systems of linear equations with an iterative method that employs partial multiplications using rank compressed SVD basis matrices of the partitioned submatrices of the coefficient matrix |
| JP3493772B2 (ja) | 1994-11-18 | 2004-02-03 | 富士ゼロックス株式会社 | 制御ソフトウェア仕様変更システム |
| JPH08161283A (ja) | 1994-12-07 | 1996-06-21 | Sony Corp | 複数プロセツサシステム |
| US5754436A (en) * | 1994-12-22 | 1998-05-19 | Texas Instruments Incorporated | Adaptive power management processes, circuits and systems |
| JPH08180018A (ja) | 1994-12-26 | 1996-07-12 | Toshiba Corp | 分散処理システム及び分散処理方法 |
| US5537606A (en) * | 1995-01-31 | 1996-07-16 | International Business Machines Corporation | Scalar pipeline replication for parallel vector element processing |
| JPH08212178A (ja) | 1995-02-08 | 1996-08-20 | Hitachi Ltd | 並列計算機 |
| JP2731742B2 (ja) | 1995-02-28 | 1998-03-25 | 甲府日本電気株式会社 | クラスタ構成の並列計算機 |
| EP0730237A1 (en) | 1995-02-28 | 1996-09-04 | Nec Corporation | Multi-processor system with virtually addressable communication registers and controlling method thereof |
| JPH08249261A (ja) | 1995-03-08 | 1996-09-27 | Mitsubishi Electric Corp | メッセージ管理システム |
| DE19508723A1 (de) * | 1995-03-10 | 1996-09-12 | Siemens Ag | Mehrbenutzerdatenverarbeitungsanlage mit Speicherschutz |
| JP3547139B2 (ja) * | 1995-03-17 | 2004-07-28 | 株式会社 日立製作所 | プロセッサ |
| US5850534A (en) * | 1995-06-05 | 1998-12-15 | Advanced Micro Devices, Inc. | Method and apparatus for reducing cache snooping overhead in a multilevel cache system |
| US5819065A (en) * | 1995-06-28 | 1998-10-06 | Quickturn Design Systems, Inc. | System and method for emulating memory |
| US5956509A (en) | 1995-08-18 | 1999-09-21 | Microsoft Corporation | System and method for performing remote requests with an on-line service network |
| US6331856B1 (en) | 1995-11-22 | 2001-12-18 | Nintendo Co., Ltd. | Video game system with coprocessor providing high speed efficient 3D graphics and digital audio signal processing |
| FR2742248B1 (fr) * | 1995-12-06 | 1998-01-23 | Thomson Multimedia Sa | Procede de traitement de donnees dans des reseaux matriciels dans un systeme d'estimation de mouvement |
| JP3786993B2 (ja) * | 1995-12-14 | 2006-06-21 | 株式会社日立製作所 | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 |
| US6886167B1 (en) * | 1995-12-27 | 2005-04-26 | International Business Machines Corporation | Method and system for migrating an object between a split status and a merged status |
| US6088783A (en) * | 1996-02-16 | 2000-07-11 | Morton; Steven G | DPS having a plurality of like processors controlled in parallel by an instruction word, and a control processor also controlled by the instruction word |
| JPH09198361A (ja) | 1996-01-23 | 1997-07-31 | Kofu Nippon Denki Kk | マルチプロセッサシステム |
| US5729712A (en) * | 1996-01-26 | 1998-03-17 | Unisys Corporation | Smart fill system for multiple cache network |
| US6446070B1 (en) | 1998-02-26 | 2002-09-03 | Sun Microsystems, Inc. | Method and apparatus for dynamic distributed computing over a network |
| JP3926866B2 (ja) | 1996-05-10 | 2007-06-06 | 株式会社ソニー・コンピュータエンタテインメント | 情報処理装置、情報処理方法、及び描画システム |
| US5940870A (en) * | 1996-05-21 | 1999-08-17 | Industrial Technology Research Institute | Address translation for shared-memory multiprocessor clustering |
| JPH09311839A (ja) | 1996-05-21 | 1997-12-02 | Hitachi Ltd | データ共用方式 |
| US5787309A (en) * | 1996-05-23 | 1998-07-28 | International Business Machines Corporation | Apparatus for protecting storage blocks from being accessed by unwanted I/O programs using I/O program keys and I/O storage keys having M number of bits |
| US5900019A (en) * | 1996-05-23 | 1999-05-04 | International Business Machines Corporation | Apparatus for protecting memory storage blocks from I/O accesses |
| US5724551A (en) * | 1996-05-23 | 1998-03-03 | International Business Machines Corporation | Method for managing I/O buffers in shared storage by structuring buffer table having entries include storage keys for controlling accesses to the buffers |
| AT1751U1 (de) * | 1996-09-30 | 1997-10-27 | Kuehn Eva | Koordinations-system |
| JPH10126771A (ja) | 1996-10-15 | 1998-05-15 | Toshiba Corp | 画像データ転送システムにおける画像データ送出レート制御方法および画像データ転送方法 |
| US6006315A (en) * | 1996-10-18 | 1999-12-21 | Samsung Electronics Co., Ltd. | Computer methods for writing a scalar value to a vector |
| US5745500A (en) * | 1996-10-22 | 1998-04-28 | The United States Of America As Represented By The Secretary Of The Army | Built-in self testing for the identification of faulty integrated circuit chips in a multichip module |
| US6513057B1 (en) * | 1996-10-28 | 2003-01-28 | Unisys Corporation | Heterogeneous symmetric multi-processing system |
| US5835775A (en) * | 1996-12-12 | 1998-11-10 | Ncr Corporation | Method and apparatus for executing a family generic processor specific application |
| US5961628A (en) * | 1997-01-28 | 1999-10-05 | Samsung Electronics Co., Ltd. | Load and store unit for a vector processor |
| JP3421526B2 (ja) * | 1997-02-14 | 2003-06-30 | モトローラ株式会社 | デ−タ処理装置 |
| US6192514B1 (en) * | 1997-02-19 | 2001-02-20 | Unisys Corporation | Multicomputer system |
| US6424988B2 (en) * | 1997-02-19 | 2002-07-23 | Unisys Corporation | Multicomputer system |
| US6289434B1 (en) * | 1997-02-28 | 2001-09-11 | Cognigine Corporation | Apparatus and method of implementing systems on silicon using dynamic-adaptive run-time reconfigurable circuits for processing multiple, independent data and control streams of varying rates |
| DE19710504C2 (de) * | 1997-03-13 | 2001-06-13 | Siemens Ag | Optisch-elektrisches Modul |
| JP3681026B2 (ja) | 1997-03-27 | 2005-08-10 | 株式会社ソニー・コンピュータエンタテインメント | 情報処理装置および方法 |
| JP3739888B2 (ja) * | 1997-03-27 | 2006-01-25 | 株式会社ソニー・コンピュータエンタテインメント | 情報処理装置および方法 |
| US6212605B1 (en) * | 1997-03-31 | 2001-04-03 | International Business Machines Corporation | Eviction override for larx-reserved addresses |
| GB9707861D0 (en) * | 1997-04-18 | 1997-06-04 | Certicom Corp | Arithmetic processor |
| JPH1139215A (ja) | 1997-05-22 | 1999-02-12 | Matsushita Electric Ind Co Ltd | キャッシュメモリおよびキャッシュメモリを制御する方法 |
| JPH10334055A (ja) | 1997-06-03 | 1998-12-18 | Sony Corp | マルチプロセッサ・システム |
| JP3490256B2 (ja) | 1997-06-12 | 2004-01-26 | 三菱電機株式会社 | エージェント方式 |
| US5892966A (en) * | 1997-06-27 | 1999-04-06 | Sun Microsystems, Inc. | Processor complex for executing multimedia functions |
| US6360303B1 (en) * | 1997-09-30 | 2002-03-19 | Compaq Computer Corporation | Partitioning memory shared by multiple processors of a distributed processing system |
| US7197625B1 (en) * | 1997-10-09 | 2007-03-27 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
| US6567839B1 (en) * | 1997-10-23 | 2003-05-20 | International Business Machines Corporation | Thread switch control in a multithreaded processor system |
| US6209065B1 (en) * | 1997-10-24 | 2001-03-27 | Compaq Computer Corporation | Mechanism for optimizing generation of commit-signals in a distributed shared-memory system |
| US6199179B1 (en) | 1998-06-10 | 2001-03-06 | Compaq Computer Corporation | Method and apparatus for failure recovery in a multi-processor computer system |
| US6542926B2 (en) * | 1998-06-10 | 2003-04-01 | Compaq Information Technologies Group, L.P. | Software partitioned multi-processor system with flexible resource sharing levels |
| US6965974B1 (en) * | 1997-11-14 | 2005-11-15 | Agere Systems Inc. | Dynamic partitioning of memory banks among multiple agents |
| US6173389B1 (en) * | 1997-12-04 | 2001-01-09 | Billions Of Operations Per Second, Inc. | Methods and apparatus for dynamic very long instruction word sub-instruction selection for execution time parallelism in an indirect very long instruction word processor |
| US6128724A (en) | 1997-12-11 | 2000-10-03 | Leland Stanford Junior University | Computation using codes for controlling configurable computational circuit |
| KR100257046B1 (ko) * | 1998-03-03 | 2000-05-15 | 윤종용 | 인터페이스 기능 전환을 위한 지능형 입/출력 제어기 |
| US6192467B1 (en) * | 1998-03-31 | 2001-02-20 | Intel Corporation | Executing partial-width packed data instructions |
| US6105111A (en) | 1998-03-31 | 2000-08-15 | Intel Corporation | Method and apparatus for providing a cache management technique |
| US6473897B1 (en) * | 1998-04-13 | 2002-10-29 | Intel Corporation | Method and apparatus for generating multiple processor-specific code segments in a single executable |
| US6049668A (en) * | 1998-04-13 | 2000-04-11 | Intel Corporation | Method and apparatus for supporting multiple processor-specific code segments in a single executable |
| US6167430A (en) * | 1998-05-12 | 2000-12-26 | Unisys Corporation | Multicomputer with distributed directory and operating system |
| US6088511A (en) * | 1998-05-13 | 2000-07-11 | Microsoft Corporation | Nested parallel 2D Delaunay triangulation method |
| US6292822B1 (en) | 1998-05-13 | 2001-09-18 | Microsoft Corporation | Dynamic load balancing among processors in a parallel computer |
| US6292935B1 (en) | 1998-05-29 | 2001-09-18 | Intel Corporation | Method for fast translation of java byte codes into efficient native processor code |
| US6336187B1 (en) * | 1998-06-12 | 2002-01-01 | International Business Machines Corp. | Storage system with data-dependent security |
| US6209066B1 (en) * | 1998-06-30 | 2001-03-27 | Sun Microsystems, Inc. | Method and apparatus for memory allocation in a multi-threaded virtual machine |
| JP3224782B2 (ja) | 1998-08-03 | 2001-11-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 処理分担動的変更方法及びコンピュータ |
| US6415353B1 (en) * | 1998-10-01 | 2002-07-02 | Monolithic System Technology, Inc. | Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same |
| US6643708B1 (en) * | 1998-10-29 | 2003-11-04 | International Business Machines Corporation | Systems, methods and computer program products for chaining Java servlets across networks |
| US6480818B1 (en) | 1998-11-13 | 2002-11-12 | Cray Inc. | Debugging techniques in a multithreaded environment |
| US6714217B2 (en) | 1998-12-18 | 2004-03-30 | Sprint Communication Company, L.P. | System and method for providing a graphical user interface to, for building, and/or for monitoring a telecommunication network |
| US6381693B2 (en) * | 1998-12-31 | 2002-04-30 | Intel Corp. | Arrangements having firmware support for different processor types |
| US6381659B2 (en) | 1999-01-19 | 2002-04-30 | Maxtor Corporation | Method and circuit for controlling a first-in-first-out (FIFO) buffer using a bank of FIFO address registers capturing and saving beginning and ending write-pointer addresses |
| JP3790060B2 (ja) | 1999-01-29 | 2006-06-28 | 株式会社山武 | 演算処理装置 |
| US6341338B1 (en) * | 1999-02-04 | 2002-01-22 | Sun Microsystems, Inc. | Protocol for coordinating the distribution of shared memory |
| US6308252B1 (en) * | 1999-02-04 | 2001-10-23 | Kabushiki Kaisha Toshiba | Processor method and apparatus for performing single operand operation and multiple parallel operand operation |
| JP4123621B2 (ja) * | 1999-02-16 | 2008-07-23 | 株式会社日立製作所 | 主記憶共有型マルチプロセッサシステム及びその共有領域設定方法 |
| US6480941B1 (en) * | 1999-02-23 | 2002-11-12 | International Business Machines Corporation | Secure partitioning of shared memory based multiprocessor system |
| US6647208B1 (en) * | 1999-03-18 | 2003-11-11 | Massachusetts Institute Of Technology | Hybrid electronic/optical switch system |
| US6728961B1 (en) | 1999-03-31 | 2004-04-27 | International Business Machines Corporation | Method and system for dynamically load balancing a process over a plurality of peer machines |
| US6845498B1 (en) | 1999-05-11 | 2005-01-18 | Microsoft Corporation | Method and apparatus for sharing data files among run time environment applets in an integrated circuit card |
| US6477170B1 (en) * | 1999-05-21 | 2002-11-05 | Advanced Micro Devices, Inc. | Method and apparatus for interfacing between systems operating under different clock regimes with interlocking to prevent overwriting of data |
| US6463521B1 (en) | 1999-06-23 | 2002-10-08 | Sun Microsystems, Inc. | Opcode numbering for meta-data encoding |
| DE60039554D1 (de) * | 1999-06-25 | 2008-09-04 | Canon Res Ct France S A | Verteilte Verwaltung von Datenobjekten in einem Kommunikations-Netzwerk |
| US6446218B1 (en) | 1999-06-30 | 2002-09-03 | B-Hub, Inc. | Techniques for maintaining fault tolerance for software programs in a clustered computer system |
| US6467012B1 (en) * | 1999-07-08 | 2002-10-15 | International Business Machines Corporation | Method and apparatus using a distributed system structure to support bus-based cache-coherence protocols for symmetric multiprocessors |
| US7124170B1 (en) | 1999-08-20 | 2006-10-17 | Intertrust Technologies Corp. | Secure processing unit systems and methods |
| US6668317B1 (en) * | 1999-08-31 | 2003-12-23 | Intel Corporation | Microengine for parallel processor architecture |
| US6578068B1 (en) | 1999-08-31 | 2003-06-10 | Accenture Llp | Load balancer in environment services patterns |
| US6401175B1 (en) | 1999-10-01 | 2002-06-04 | Sun Microsystems, Inc. | Shared write buffer for use by multiple processor units |
| US6530011B1 (en) * | 1999-10-20 | 2003-03-04 | Sandcraft, Inc. | Method and apparatus for vector register with scalar values |
| JP2001167066A (ja) * | 1999-12-08 | 2001-06-22 | Nec Corp | プロセッサ間通信方法及びマルチプロセッサシステム |
| US6577311B1 (en) | 1999-12-16 | 2003-06-10 | Picture Iq Corporation | Techniques for automatically providing a high-resolution rendering of a low resolution digital image in a distributed network |
| US6564328B1 (en) * | 1999-12-23 | 2003-05-13 | Intel Corporation | Microprocessor with digital power throttle |
| US6694380B1 (en) * | 1999-12-27 | 2004-02-17 | Intel Corporation | Mapping requests from a processing unit that uses memory-mapped input-output space |
| JP2001195230A (ja) | 2000-01-14 | 2001-07-19 | Mitsubishi Electric Corp | 描画処理システム、及び描画演算を行う半導体集積回路 |
| US6694336B1 (en) * | 2000-01-25 | 2004-02-17 | Fusionone, Inc. | Data transfer and synchronization system |
| US7137115B2 (en) | 2000-01-25 | 2006-11-14 | Fujitsu Limited | Method for controlling multithreading |
| JP3543942B2 (ja) | 2000-03-02 | 2004-07-21 | 株式会社ソニー・コンピュータエンタテインメント | 画像生成装置 |
| TW501045B (en) | 2000-03-03 | 2002-09-01 | Sony Computer Entertainment Inc | Entertainment device and computer system having exchangeability |
| JP2001319243A (ja) | 2000-03-03 | 2001-11-16 | Sony Computer Entertainment Inc | 画像生成装置、画像生成装置におけるジオメトリ処理形態の切換方法、記録媒体、コンピュータプログラム、半導体デバイス |
| EP1261921A2 (en) * | 2000-03-08 | 2002-12-04 | Sun Microsystems, Inc. | Vliw computer processing architecture with on-chip dynamic ram |
| US7080234B2 (en) * | 2000-03-08 | 2006-07-18 | Sun Microsystems, Inc. | VLIW computer processing architecture having the problem counter stored in a register file register |
| WO2001067234A2 (en) * | 2000-03-08 | 2001-09-13 | Sun Microsystems, Inc. | Vliw computer processing architecture having a scalable number of register files |
| US6738967B1 (en) * | 2000-03-14 | 2004-05-18 | Microsoft Corporation | Compiling for multiple virtual machines targeting different processor architectures |
| US6578155B1 (en) * | 2000-03-16 | 2003-06-10 | International Business Machines Corporation | Data processing system with adjustable clocks for partitioned synchronous interfaces |
| US6701424B1 (en) * | 2000-04-07 | 2004-03-02 | Nintendo Co., Ltd. | Method and apparatus for efficient loading and storing of vectors |
| US6857061B1 (en) * | 2000-04-07 | 2005-02-15 | Nintendo Co., Ltd. | Method and apparatus for obtaining a scalar value directly from a vector register |
| US6799207B1 (en) * | 2000-04-10 | 2004-09-28 | International Business Machines Corporation | Method and system for downloading software managed trees in a network processing system |
| US20030188045A1 (en) | 2000-04-13 | 2003-10-02 | Jacobson Michael B. | System and method for distributing storage controller tasks |
| US6684390B1 (en) | 2000-04-17 | 2004-01-27 | Koninklijke Philips Electronics N.V. | Multi-processor JAVA subsystem |
| US6950848B1 (en) | 2000-05-05 | 2005-09-27 | Yousefi Zadeh Homayoun | Database load balancing for multi-tier computer systems |
| US7103664B1 (en) | 2000-05-31 | 2006-09-05 | International Business Machines Corporation | Method, system and program products for ordering lists of service addresses to provide load balancing of a clustered environment |
| US6791555B1 (en) * | 2000-06-23 | 2004-09-14 | Micron Technology, Inc. | Apparatus and method for distributed memory control in a graphics processing system |
| JP4640880B2 (ja) | 2000-07-14 | 2011-03-02 | 国立大学法人東京工業大学 | マイクロプロセッサシステム |
| US6892298B2 (en) | 2000-07-26 | 2005-05-10 | Times N Systems, Inc. | Load/store micropacket handling system |
| US7681018B2 (en) * | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
| US6704926B1 (en) | 2000-09-28 | 2004-03-09 | International Business Machines Corporation | Bimodal Java just-in-time complier |
| JP2002207685A (ja) | 2000-10-12 | 2002-07-26 | Sony Computer Entertainment Inc | 仮想世界システム、サーバコンピュータおよび情報処理装置 |
| US6895479B2 (en) | 2000-11-15 | 2005-05-17 | Texas Instruments Incorporated | Multicore DSP device having shared program memory with conditional write protection |
| US6433043B1 (en) | 2000-11-28 | 2002-08-13 | Transitions Optical, Inc. | Removable imbibition composition of photochromic compound and kinetic enhancing additive |
| US6779049B2 (en) * | 2000-12-14 | 2004-08-17 | International Business Machines Corporation | Symmetric multi-processing system with attached processing units being able to access a shared memory without being structurally configured with an address translation mechanism |
| US6865631B2 (en) * | 2000-12-14 | 2005-03-08 | International Business Machines Corporation | Reduction of interrupts in remote procedure calls |
| US7020871B2 (en) * | 2000-12-21 | 2006-03-28 | Intel Corporation | Breakpoint method for parallel hardware threads in multithreaded processor |
| US6748501B2 (en) * | 2000-12-30 | 2004-06-08 | International Business Machines Corporation | Microprocessor reservation mechanism for a hashed address system |
| US6751753B2 (en) | 2001-02-27 | 2004-06-15 | Sun Microsystems, Inc. | Method, system, and program for monitoring system components |
| US7165108B2 (en) | 2001-03-19 | 2007-01-16 | Sun Microsystems, Inc. | Method and apparatus for providing application specific strategies to a JAVA platform including load balancing policies |
| JP3716753B2 (ja) | 2001-03-21 | 2005-11-16 | 日本電気株式会社 | マルチプロセッサ構成の計算機間におけるトランザクション負荷分散方法及び方式並びにプログラム |
| US6779045B2 (en) * | 2001-03-21 | 2004-08-17 | Intel Corporation | System and apparatus for increasing the number of operations per transmission for a media management system |
| US6990598B2 (en) * | 2001-03-21 | 2006-01-24 | Gallitzin Allegheny Llc | Low power reconfigurable systems and methods |
| US6966015B2 (en) | 2001-03-22 | 2005-11-15 | Micromuse, Ltd. | Method and system for reducing false alarms in network fault management systems |
| US6526491B2 (en) | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US6922726B2 (en) * | 2001-03-23 | 2005-07-26 | International Business Machines Corporation | Web accessibility service apparatus and method |
| US6578128B1 (en) * | 2001-03-29 | 2003-06-10 | Emc Corporation | Address management for a shared memory region on a multi-processor controller board |
| US6966057B2 (en) | 2001-03-30 | 2005-11-15 | Intel Corporation | Static compilation of instrumentation code for debugging support |
| US7210022B2 (en) | 2001-05-15 | 2007-04-24 | Cloudshield Technologies, Inc. | Apparatus and method for interconnecting a processor to co-processors using a shared memory as the communication interface |
| JP2003033576A (ja) | 2001-05-18 | 2003-02-04 | Sony Computer Entertainment Inc | エンタテインメントシステム、通信システム、通信プログラム、通信プログラムを格納したコンピュータ読み取り可能な記録媒体、及び通信方法 |
| US20030055927A1 (en) | 2001-06-06 | 2003-03-20 | Claudius Fischer | Framework for a device and a computer system needing synchronization |
| KR100441115B1 (ko) | 2001-06-27 | 2004-07-19 | 주식회사 인터와이즈 | 정보 단말기의 자바 프로그램 처리 속도 향상을 위한 자바컴파일 온 디멘드 서비스 시스템 및 그 방법 |
| US7178145B2 (en) | 2001-06-29 | 2007-02-13 | Emc Corporation | Queues for soft affinity code threads and hard affinity code threads for allocation of processors to execute the threads in a multi-processor system |
| US6862608B2 (en) | 2001-07-17 | 2005-03-01 | Storage Technology Corporation | System and method for a distributed shared memory |
| US6839828B2 (en) * | 2001-08-14 | 2005-01-04 | International Business Machines Corporation | SIMD datapath coupled to scalar/vector/address/conditional data register file with selective subpath scalar processing mode |
| US20030074650A1 (en) | 2001-10-17 | 2003-04-17 | Tankut Akgul | Debugger operating system for embedded systems |
| JP2003140912A (ja) | 2001-10-29 | 2003-05-16 | Sony Corp | データ処理システム及びデータ処理方法、並びに記憶媒体 |
| JP3673245B2 (ja) * | 2002-06-28 | 2005-07-20 | 株式会社東芝 | 情報処理装置および同装置における電源制御方法 |
| US7093258B1 (en) | 2002-07-30 | 2006-08-15 | Unisys Corporation | Method and system for managing distribution of computer-executable program threads between central processing units in a multi-central processing unit computer system |
| US7167916B2 (en) | 2002-08-30 | 2007-01-23 | Unisys Corporation | Computer OS dispatcher operation with virtual switching queue and IP queues |
| JP2004103347A (ja) * | 2002-09-09 | 2004-04-02 | Sumitomo Wiring Syst Ltd | コネクタ |
| US7127709B2 (en) | 2002-09-25 | 2006-10-24 | Microsoft Corporation | System and method for jointly managing dynamically generated code and data |
| WO2004046950A1 (en) | 2002-11-15 | 2004-06-03 | Infineon Technologies Ag | Mailbox interface between processors |
| US7043579B2 (en) | 2002-12-05 | 2006-05-09 | International Business Machines Corporation | Ring-topology based multiprocessor data access bus |
| US7080242B2 (en) * | 2002-12-19 | 2006-07-18 | Hewlett-Packard Development Company, L.P. | Instruction set reconciliation for heterogeneous symmetric-multiprocessor systems |
| US7146542B2 (en) | 2002-12-20 | 2006-12-05 | Hewlett-Packard Development Company, L.P. | Method and apparatus for diagnosis and repair of computer devices and device drivers |
| US8423976B2 (en) | 2003-03-13 | 2013-04-16 | Northrop Grumman Corporation | Extreme pipeline and optimized reordering technology |
| US20040193838A1 (en) * | 2003-03-31 | 2004-09-30 | Patrick Devaney | Vector instructions composed from scalar instructions |
| US7114042B2 (en) | 2003-05-22 | 2006-09-26 | International Business Machines Corporation | Method to provide atomic update primitives in an asymmetric heterogeneous multiprocessor environment |
| US6981072B2 (en) | 2003-06-05 | 2005-12-27 | International Business Machines Corporation | Memory management in multiprocessor system |
| US7133978B1 (en) | 2003-06-19 | 2006-11-07 | Xilinx, Inc. | Method and apparatus for processing data stored in a memory shared among a plurality of processors |
| US7472112B2 (en) | 2003-06-23 | 2008-12-30 | Microsoft Corporation | Distributed query engine pipeline method and system |
| US7134007B2 (en) * | 2003-06-30 | 2006-11-07 | Intel Corporation | Method for sharing firmware across heterogeneous processor architectures |
| US7200689B2 (en) | 2003-07-31 | 2007-04-03 | International Business Machines Corporation | Cacheable DMA |
| US20050028148A1 (en) | 2003-08-01 | 2005-02-03 | Sun Microsystems, Inc. | Method for dynamic recompilation of a program |
| US7478390B2 (en) | 2003-09-25 | 2009-01-13 | International Business Machines Corporation | Task queue management of virtual devices using a plurality of processors |
| US6981074B2 (en) | 2003-10-14 | 2005-12-27 | Broadcom Corporation | Descriptor-based load balancing |
| US7321958B2 (en) | 2003-10-30 | 2008-01-22 | International Business Machines Corporation | System and method for sharing memory by heterogeneous processors |
| GB2409067B (en) * | 2003-12-09 | 2006-12-13 | Advanced Risc Mach Ltd | Endianess compensation within a SIMD data processing system |
| TWI321414B (en) * | 2004-10-15 | 2010-03-01 | Sony Computer Entertainment Inc | Methods and apparatus for supporting multiple configurations in a multi-processor system |
| US20060179277A1 (en) * | 2005-02-04 | 2006-08-10 | Flachs Brian K | System and method for instruction line buffer holding a branch target buffer |
| US7840954B2 (en) * | 2005-11-29 | 2010-11-23 | International Business Machines Corporation | Compilation for a SIMD RISC processor |
| US20070174825A1 (en) * | 2006-01-25 | 2007-07-26 | Eichenberger Alexandre E | Apparatus and method for optimizing scalar code executed on a SIMD engine by alignment of SIMD slots |
| US7809925B2 (en) * | 2007-12-07 | 2010-10-05 | International Business Machines Corporation | Processing unit incorporating vectorizable execution unit |
-
2001
- 2001-03-22 US US09/816,004 patent/US7233998B2/en not_active Expired - Lifetime
-
2002
- 2002-03-19 WO PCT/JP2002/002604 patent/WO2002077845A1/en active Application Filing
- 2002-03-19 EP EP02705343A patent/EP1370968B1/en not_active Expired - Lifetime
- 2002-03-19 CN CNB028057783A patent/CN100412848C/zh not_active Expired - Lifetime
- 2002-03-19 EP EP10013323A patent/EP2296090B1/en not_active Expired - Lifetime
- 2002-03-19 KR KR1020037012340A patent/KR100891063B1/ko active IP Right Grant
- 2002-03-19 KR KR1020087026593A patent/KR100959748B1/ko active IP Right Grant
- 2002-03-20 JP JP2002079356A patent/JP2002366533A/ja active Pending
- 2002-03-22 TW TW091105599A patent/TWI266200B/zh not_active IP Right Cessation
-
2003
- 2003-02-17 JP JP2003039036A patent/JP4455822B2/ja not_active Expired - Lifetime
- 2003-09-25 US US10/670,824 patent/US7392511B2/en not_active Expired - Fee Related
-
2005
- 2005-02-03 US US11/050,038 patent/US20050138325A1/en not_active Abandoned
- 2005-02-24 US US11/065,537 patent/US7509457B2/en not_active Expired - Fee Related
- 2005-02-24 US US11/065,707 patent/US7496673B2/en not_active Expired - Fee Related
- 2005-06-30 US US11/171,757 patent/US20050268048A1/en not_active Abandoned
-
2006
- 2006-08-01 US US11/461,554 patent/US20070186077A1/en not_active Abandoned
-
2007
- 2007-03-12 US US11/716,845 patent/US7720982B2/en not_active Expired - Fee Related
- 2007-08-20 US US11/841,852 patent/US20070288701A1/en not_active Abandoned
-
2008
- 2008-03-15 US US12/049,323 patent/US20080256275A1/en not_active Abandoned
- 2008-05-07 US US12/116,628 patent/US8091078B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004009A (ja) * | 2004-06-15 | 2006-01-05 | Sony Computer Entertainment Inc | 処理管理装置、コンピュータ・システム、分散処理方法及びコンピュータプログラム |
| JP2006004008A (ja) * | 2004-06-15 | 2006-01-05 | Sony Computer Entertainment Inc | 処理管理装置、コンピュータ・システム、分散処理方法及びコンピュータプログラム |
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