JP2002270743A - 半導体素子の実装構造 - Google Patents

半導体素子の実装構造

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Abstract

(57)【要約】 【課題】 十分な冷却能力を得ながらヒートシンクの実
装体積を小さくでき、かつＬＳＩチップ間の信号配線長
を最短化することが可能な半導体素子の実装構造を提供
する。 【解決手段】 コア層８を備えるプリント配線基板６の
所定位置には、ＬＳＩチップ１、チップバンプ２、イン
ターポーザ３、ＢＧＡバンプ４を備える半導体パッケー
ジ１５が搭載される。ＬＳＩチップ１の放熱を行うため
のヒートシンク１０ａは、コア層８内に設置される。更
に、プリント配線基板６内には、ＬＳＩチップ１の発し
た熱をヒートシンク１０ａに伝達させるための放熱用ビ
ア９が、ＬＳＩチップ１のＢＧＡバンプ４とヒートシン
ク１０ａとを熱的に結合するように設けられている。Ｌ
ＳＩチップ１にとって、チップバンプ２→インターポー
ザ３→ＢＧＡバンプ４→放熱用ビア９→ヒートシンク１
０ａのルートが主たる放熱経路となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の実装
構造に関し、特に、半導体パッケージ間の配線を最短に
して電子機器の高速動作を可能にすると共に、電子機器
の小型・薄型化を可能にする半導体素子の実装構造に関
する。
【０００２】
【従来の技術】近年、インターネットなどに用いるパー
ソナルコンピュータから、地球規模の科学技術計算に用
いられる大型コンピュータに至るまで、デジタル機器に
おいては、膨大な情報量を高速に処理することが望まれ
ており、高速化の要求は年々高くなっている。高速化の
１つの手段として、搭載されるＬＳＩチップ間の信号配
線距離を最短にして高密度実装を図り、信号の伝達速度
を高速化する方法が知られている。また、デジタル機器
の中枢となるマイクロプロセッサ（micro processor:以
下、ＣＰＵという）は、その動作周波数が急速に上がっ
ており、例えば、ＣＰＵの周波数が１．５ＧＨｚに達す
るものが報告されている。このようにＣＰＵの動作周波
数が高くなり、且つ半導体素子の使用数も膨大になるこ
とから、その発熱は急激に大きくなっている。例えば、
動作周波数が１．５ＧＨｚのＣＰＵの場合、最大消費電
力は約７０Ｗ相当にも達し、この発熱が高速化を妨げる
原因になっている。このような発熱に対する従来の解決
策として、以下の様な半導体装置が提案されている。
【０００３】図１２は、従来の半導体素子の実装構造の
構成を示す。この様な半導体素子の実装構造は、現在、
コンピュータ、交換機など様々な電子機器で採用されて
いる。フリップチップ（flip chip ）型のＬＳＩチップ
（chip）１は、その片面に設けられたチップバンプ（ch
ip bump ）２がインターポーザ（interposer）３の上面
の電極面に接続される。インターポーザ３は下面にＢＧ
Ａ（Ball Grid Array）バンプ（bump）４を備えてお
り、このＢＧＡバンプ４がプリント配線基板６のパッド
に接続される。ＬＳＩチップ１とインターポーザ３の間
には、ＬＳＩチップ１とインターポーザ３の熱膨張率の
ミスマッチを防止するためのアンダーフィル樹脂（unde
r fill resin）５が充填されている。これらの部分は半
導体パッケージと呼ばれ、プリント配線基板６にＢＧＡ
バンプ４を介して接続されている。また、プリント配線
基板６内には信号配線７が多層に形成されており、更
に、上下の層の間の信号配線７を接続するためにスルー
ホール（throug hole ）５０が設けられている。
【０００４】ＬＳＩチップ１は動作時の発熱が著しいた
め、その放熱面には放熱器７０が取り付けられている。
この放熱器７０とＬＳＩチップ１の放熱面との密着性が
悪いと、放熱が不十分になる。放熱が不十分になると、
ＬＳＩチップ１は本来の能力を発揮できなくなり、その
高速動作性や信頼性に影響が表れる。そこで、ＬＳＩチ
ップ１の裏面（図ては上面）側に熱伝導性を有する接着
剤３１を塗布してＬＳＩチップ１の放熱面と放熱器７０
の間の熱伝導性を良くし、ＬＳＩチップ１が許容温度以
下に抑えられるようにしている。放熱器７０は、複数の
放熱フィン７１が所定間隔に立設された構造を有してお
り、この放熱フィン７１には図示しない冷却ファンによ
り生成した風を吹き付けて強制空冷を行っている。
【０００５】また、「ＮＥＣ技法」Ｖｏｌ．３９、Ｎ
ｏ．１（１９８６）のＰ３６〜４１には、スーパーコン
ピュータ用の冷却技術が開示されている。この技術は、
複数のＬＳＩをセラミック基板上に２次元的に配置し、
各ＬＳＩに円柱状の放熱スタッドを設け、これら放熱ス
タッドを熱伝導ブロックに介在させ、この熱伝導ブロッ
クの表面に冷却水路を設けて冷却を行っている。この冷
却技術によれば、１ＬＳＩ当たり発熱量４０Ｗ相当を許
容することができ、一応の効果を奏している。
【０００６】更に、特開２０００−１５０７１４号公
報、特開２０００−１５０７１５号公報、及び特開２０
００−２６０９０１号公報には、マイクロプロセッサ、
ＡＳＩＣ（Application Specific Integrated Circuit
）などの比較的消費電力が大きく、多端子の半導体プ
ラスチックパッケージを高密度に実装するための半導体
プラスチックパッケージが提案されている。これらは、
ＬＳＩチップの高機能化及び高密度化に伴う発熱量の増
大に対処するため、以下の手段を備えている。インター
ポーザの厚さ方向の中央にインターポーザとほぼ同じ大
きさの金属板を配置する手段、前記インターポーザの片
面に熱伝導性接着剤でＬＳＩチップを固定する手段、前
記金属板と表面の回路を熱硬化性樹脂組成物で絶縁する
手段、インターポーザに形成された回路導体とＬＳＩチ
ップとをワイヤボンディングで接続する手段、プリント
配線板上の信号伝播回路導体とプリント配線板の反対面
に形成された回路導体又は接続用導体パッドを金属板と
樹脂組成物で絶縁されたスルーホール導体で結線する手
段、半導体チップ、ワイヤ及びボンディングパッドを樹
脂封止する手段などを備えている。なお、放熱用の金属
板の材質は、特に限定されていないが、高弾性率及び高
熱伝導性を有し、厚さ３０〜５００μｍのものが好適と
され、具体的には、純銅、無酸素銅などが開示されてい
る。
【０００７】
【発明が解決しようとする課題】しかし、従来の半導体
素子の実装構造によると、図１２に示した半導体装置の
場合、放熱器７０の占める体積が大きくなるため、隣接
して搭載される他のＬＳＩチップとの間の距離が長くな
る。このため、信号配線が長くなることに起因して伝送
信号に減衰や遅延が発生し、将来の高速化に対応できな
い。また、放熱器７０の占有体積が大きいという事実
は、次世代の電子機器で要求されている小型化や薄型化
の要求に対応できないことを意味する。
【０００８】また、「ＮＥＣ技法」Ｖｏｌ．３９によれ
ば、水冷機構が大型になる為に実装体積を小さくするこ
とができず、やはり上記した様な問題を有している。更
に、特開２０００−１５０７１４号公報、特開２０００
−１５０７１５号公報、及び特開２０００−２６０９０
１号公報によると、近年、ＬＳＩチップの端子数は１０
００ピンを超えるものが多く出回っており、将来、高機
能化と共に更に多ピン化が進むと考えられる。このた
め、インターポーザ内の全面に金属板を埋め込む構造で
は、信号配線の収容性、パッケージの大型化の際に問題
が生じると思われる。
【０００９】したがって、本発明の目的は、十分な冷却
能力を得ながらヒートシンク（heatsink ）の実装体積
を小さくでき、かつＬＳＩチップ間の信号配線長を最短
化することが可能な半導体素子の実装構造を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、多層配線を有するプ
リント配線基板の所定位置に半導体チップが搭載される
半導体素子の実装構造において、前記プリント配線基板
は、前記半導体チップに対向する部位にヒートシンクが
配設され、該ヒートシンク及び前記半導体チップ側の金
属部分に接触して熱結合を行う複数の金属柱状体を内蔵
することを特徴とする半導体素子の実装構造を提供す
る。
【００１１】この構造によれば、ヒートシンクがプリン
ト配線基板内に実装されることにより、ヒートシンクが
半導体装置において占めるスペースが小さくなると共
に、隣接の半導体チップとの間隔を小さくすることがで
きる。そして、半導体チップからヒートシンクへの熱伝
達は、プリント配線基板内に設けた複数の金属柱状体に
よって行われる。金属柱状体は微小な物体であるため、
プリント配線基板内に形成されている配線の引回しや布
線数に殆ど影響を与えることがない。したがって、従来
は、大型のヒートシンクを装着していた為にプリント配
線基板上の半導体チップの相互間隔が長くなり、これに
より信号配線長が長くなっていたが、本発明によれば半
導体チップ間の信号配線長を短くできるようになり、信
号伝送における減衰や遅延時間を小さくすることが可能
になる。
【００１２】本発明は、上記の目的を達成するため、第
２の特徴として、多層配線を有するプリント配線基板の
所定位置に半導体チップが搭載される半導体素子の実装
構造において、前記プリント配線基板は、前記半導体チ
ップに対向する部位にヒートシンクが配設され、前記ヒ
ートシンクを露出させるための凹部を有し、前記半導体
チップがその放熱面を前記ヒートシンクに密着させた状
態で前記凹部に搭載されることを特徴とする半導体素子
の実装構造を提供する。
【００１３】この構造によれば、プリント配線基板内に
ヒートシンクが配設され、ヒートシンクが半導体装置に
おいて占めるスペースが小さくなると共に、隣接の半導
体チップとの間隔を小さくできるようにしている。更
に、ヒートシンクに面してプリント配線基板に凹部（開
口部）が設けられ、ヒートシンクに半導体チップを直接
的に装着することができる。したがって、従来は、大型
のヒートシンクを装着していたためにプリント配線基板
上の半導体チップの相互間隔が長くなり、これにより信
号配線長が長くなっていたのに対し、本発明では半導体
チップ間の信号配線長を短くできるようになり、信号伝
送における減衰や遅延時間を小さくすることが可能にな
る。
【００１４】本発明は、上記の目的を達成するため、第
３の特徴として、多層配線を有するプリント配線基板の
所定位置に半導体チップが搭載される半導体素子の実装
構造において、前記半導体チップは、その放熱面に、冷
却媒体が流通する少なくとも１つの流路を内部に備えた
ヒートシンクが装着されることを特徴とする半導体素子
の実装構造を提供する。
【００１５】この構造によれば、ヒートシンクは内部に
冷却媒体を流通可能にして熱交換効率を高め、これによ
り小型化を図っている。このヒートシンクを半導体チッ
プの表面に直接的に実装している。この結果、従来は、
大型のヒートシンクを装着していたためにプリント配線
基板上の半導体チップの相互間隔が長くなり、これによ
り信号配線長が長くなっていたのに対し、本発明では半
導体チップ間の信号配線長を短くできるようになり、信
号伝送における減衰や遅延時間を小さくすることが可能
になる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。 ［第１の実施の形態］図１は本発明の半導体素子の実装
構造の第１の実施の形態を示す。フリップチップ型のＬ
ＳＩチップ１は、その電極パッド（図示せず）にチップ
バンプ２が搭載されており、このチップバンプ２とイン
ターポーザ３の接続パッドとが接続されている。更に、
ＬＳＩチップ１とインターポーザ３の間にはアンダーフ
ィル樹脂５が充填され、半導体パッケージ１５が形成さ
れている。この半導体パッケージは、インターポーザ３
の下面に設けられたＢＧＡボール４を介してプリント配
線基板６に接続される。ＢＧＡボール４は、プリント配
線基板６に設けられたパッド６ａに半田により接続され
る。この接続を行った後、ＢＧＡボール４の周囲にはア
ンダーフィル樹脂５が充填される。
【００１７】プリント配線基板６のコア層８には、信号
配線７のほか、板状のヒートシンク１０ａが埋め込ま
れ、更にコア層８の両側には多層配線層１３（信号配線
などの銅箔パターンからなる）が設けられている。信号
配線７は、ヒートシンク１０ａが埋め込まれた部分には
布線されないが、ヒートシンク１０ａの周囲及び上下に
は布線される。ヒートシンク１０ａは、高熱伝導性を有
する金属材料、例えば、銅やアルミなどが用いられてい
る。このヒートシンク１０ａには、グランド（ＧＮＤ）
電位（又は電源Ｖcc電位）のＢＧＡバンプ４に選択的に
接続されるように放熱用ビア（via ）９（金属柱状体）
が設けられている。この放熱用ビア９は、熱伝導部材と
して機能するものであるため、半田でもよいが、好まし
くは、銅、アルミ等の熱伝導性に優れる金属を用いるの
がよい。
【００１８】上記の構造により、ＬＳＩチップ１から発
生した熱は、ＬＳＩチップ１→チップバンプ２→インタ
ーポーザ３→ＢＧＡバンプ４→プリント配線基板６の経
路で伝導される。更に、プリント配線基板６に達した熱
は、プリント配線基板６内に選択的に形成された放熱用
ビア９を介してヒートシンク１０ａに伝導し、ついで、
プリント配線基板６内の銅箔パターン（配線）などに熱
拡散した後、空気中に放熱される。このように、本発明
の第１の実施の形態によれば、図１２のようにヒートシ
ンクを外部に設けずに内部に設け、その熱伝導を良好に
する構造にしたため、優れた冷却能力が得られることに
より、ＬＳＩチップ１の低消費電力が図れ、しかも小型
化、薄型化が可能になるため、高密度実装の要求される
携帯端末などの電子機器への利用に適した構造となって
いる。また、プリント配線基板６のコア層８内にヒート
シンク１０ａと共に信号配線も同時に形成するので、配
線収容性を落とすことはなく、高密度化が可能である。
【００１９】図１において、ヒートシンク１０ａは、プ
リント配線基板６に埋め込まれ、外部に露出する部分が
無いものとしたが、プリント配線基板６の外に突出する
ように埋め込んでもよい。ヒートシンク１０ａが大気中
に露出することにより、放熱効果が高められる。更に
は、外に突出した部分にモータファンや図１２に示した
ような放熱器を装着してもよい。
【００２０】〔第２の実施の形態〕図２及び図３は、本
発明の第２の実施の形態を示す。図２は正面方向から見
た断面図、図３は横方向から見た断面図を示している。
なお、図２及び図３においては、図１に用いたと同一部
材又は同一機能を有するものには同一引用数字を用いて
いる。
【００２１】本実施の形態においては、図１の板状のヒ
ートシンク１０ａに代えて、フィン１２により区画され
た流路１１を内蔵する中空構造のヒートシンク１０ｂを
用いている。その他の構成は図１と同一である。ヒート
シンク１０ｂは、高熱伝導性の金属材料、例えば、銅や
アルミなどの材料が用いられている。流路１１は０．２
〜０．６ｍｍの幅に設けられており、内部には、図３に
示すように不図示の冷却用ポンプにより冷媒１４（冷却
媒体）が送水される。放熱用ビア９は、一端がヒートシ
ンク１０ｂの上部（表面）に接続され、他端がプリント
配線基板６上の半導体パッケージ１５との接続パッドに
至り、ＧＮＤ電位もしくはＶcc電位のうちいずれかを選
択して放熱用ビア９が設けられている。なお、本実施の
形態においては、プリント配線基板６上に１個の半導体
パッケージ１５しか設けていないが、複数の半導体パッ
ケージ１５が搭載されたマルチチップモジュールの構成
においても、本発明は適用可能である。
【００２２】図２及び図３において、高密度実装された
ＬＳＩチップ１は、大電力を消費するために多大な熱を
発生する。このＬＳＩチップ１で発生した熱のほとんど
は、ヒートシンク１０ｂ内の流路を流れる冷媒の熱伝達
率が他の伝熱形態よりも遥かに大きいため、ＬＳＩチッ
プ１→チップバンプ２→インターポーザ３→ＢＧＡバン
プ４→プリント配線基板６の経路で伝導する。ついで、
放熱用ビア９を介してヒートシンク１０ｂに伝導し、更
に、ヒートシンク１０ｂ内に形成された流路１１内の冷
媒１４に達し、熱交換が行われる。冷媒１４として、水
などの液体を用いれば、気体などの冷媒に比べて放熱性
能を飛躍的に向上させることができる。また、流路１１
をＬＳＩチップ１のサイズ以上の長さを有するようにす
れば、流路１１内を流れる冷媒との接触面積が大きくな
り、熱交換が効率的に行われるようになる。
【００２３】ここで、ヒートシンク１０ｂの冷却性能に
ついて説明する。ヒートシンク１０ｂ内に形成された複
数の流路１１は、その数が多くなるほど冷媒１４とフィ
ン１２との接触面積を大きくできるので、熱抵抗を小さ
くすることができる。しかし、流路１１の数が多くなれ
ば、流路１１内の圧力損失が増大する。このため、流路
１１の数は、使用する冷却用ポンプの能力に応じて決め
る必要がある。そこで、冷却ポンプの性能を考慮し、Ｌ
ＳＩチップ１の熱抵抗と流路１１内の圧力損失の関係に
ついて、以下の理論式で求めた。
【００２４】最初に、本発明の半導体装置の周辺の境界
条件として、環境温度は常温、風速は自然対流、冷媒１
４は水であるとする。この境界条件では、流路１１内を
流れる冷媒１４（ここでは水）の熱伝達率が他の伝熱形
態に比べて遥かに大きいことが、本発明者らは実験によ
り確認している。ＬＳＩチップ１で発生した熱量の殆ど
が冷媒１４に伝熱するので、ＬＳＩチップ１の表面、プ
リント配線基板６の表面及び側部からの放熱は無視でき
るものとして、ＬＳＩチップ１の熱抵抗を算出した。
【００２５】まず、ＬＳＩチップ１の熱抵抗（Ｒtot ）
の算出方法について説明する。ＬＳＩチップ１の熱抵抗
（Ｒtot ）は、ＬＳＩチップ１単独の熱抵抗
（Ｒchip）、チップバンプ２の熱抵抗（Ｒcbmp）、イン
ターポーザ３の熱抵抗（Ｒip）、ＢＧＡバンプ４の熱抵
抗（Ｒbga ）、放熱用ビア９の熱抵抗（Ｒtvia）、及び
ヒートシンク１０ｂの熱抵抗（Ｒfin ）の和（次式）で
表すことができる。 Ｒtot ＝Ｒchip＋Ｒcbmp＋Ｒip＋Ｒbga ＋Ｒtvia＋Ｒ
fin
【００２６】次に、熱伝導による熱抵抗分の算出につい
て説明する。ＬＳＩチップ１単独の熱抵抗（Ｒchip）、
チップバンプ２の熱抵抗（Ｒcbmp）、インターポーザ３
の熱抵抗（Ｒip）、ＢＧＡバンプ４の熱抵抗（Ｒ
bga ）、放熱用ビア９の熱抵抗（Ｒ tvia）の熱伝導によ
る熱抵抗の基本式は、（１）式で表すことができる。 Ｒ*** ＝ ｔ／λＡ ・・・（１） （但し、ｔ：部材の厚み、λ：部材の熱伝導率、Ａ：熱
源の面積）
【００２７】ＬＳＩチップ１単独の熱抵抗（Ｒchip）の
算出は、部材の熱伝導率として例えばシリコン（Ｓｉ）
の熱伝導率λ、熱源の面積としてチップサイズＡを用い
ることができるので、これらとチップ厚みｔを（１）式
に代入すれば熱抵抗が求められる。
【００２８】次に、チップバンプ２における熱抵抗（Ｒ
cbmp）の導出は、チップバンプ２の厚み（高さｔ）と熱
源の面積ＡにはＬＳＩチップ１と同様の数値を用いる
が、部材の熱伝導率λについては、チップバンプ２とア
ンダーフィル樹脂５の面積比から、平均熱伝導率（λ
cbmp.av ）として以下の（２）式により求められる。そ
して、求めた平均熱伝導率（λcbmp.av ）を（１）式に
代入することにより、チップバンプ２の熱抵抗
（Ｒcbmp）を求めることができる。 λcbmp.av ＝αcbmp・λcbmp＋αfile・λfile ・・・（２） （但し、αcbmp：チップバンプの占有比、λcbmp：チッ
プバンプの熱伝導率、α file：アンダーフィル樹脂５の
占有比、λfile：アンダーフィル樹脂５の熱伝導率）
【００２９】次に、インターポーザ３の熱抵抗（Ｒip）
の導出は、インターポーザの厚みｔや熱源の面積Ａにつ
いては、ＬＳＩチップ１及びチップバンプ２と同様の数
値を用いる。しかし、インターポーザ３は、実際には、
絶縁層（例えばＦＲ４など）と接続パッドや信号の引き
出し配線などの導体層（銅箔など）が積層された構成が
一般的である。したがって、前記の各層が一体化された
インターポーザ３の熱抵抗（Ｒip）を求める場合、まず
最初に、絶縁層や導体層の占有比を層毎に求めた後、
（３）式により各層毎の平均熱伝導率（λlayerN.av ）
を求める。 λlayerN.av ＝ αCu・λCu＋αFR4 ・λFR4 ・・・（３） （但し、αCu：導体の占有比、λCu：導体の熱伝導率、
αFR4 ：絶縁体の占有比、λFR4 ：絶縁体の熱伝導率）
【００３０】そして、（３）式で求めた平均熱伝導率
（λlayerN.av ）は導体と絶縁体の並列抵抗と見なせる
ことから、インターポーザ３の熱伝導率λipは、次の
（４）式で求められる。 λip＝（１／Ｔ）・ΣＮt ・λlayerN.av ・・・（４） （但し、Ｔ：インターポーザの厚さ、ΣＮt ・λ
layerN.av ：各層の厚さｔ×層平均熱伝導率λ
layer .av の合計値） こうして求められたインターポーザの熱伝導率（λip）
を（１）式に代入すれば、熱抵抗（Ｒip）が求められ
る。
【００３１】次に、ＢＧＡバンプ４の熱抵抗Ｒbga の導
出は、前述のチップバンプと同様、バンプ厚み（高さ）
ｔ、熱源の面積Ａについては、同様の数値を用い、部材
熱伝導率λbga については、ＢＧＡバンプ４とアンダー
フィル樹脂５の面積比より、平均熱伝導率
（λbga .av ）として、次の（５）式で求められる。そ
して、求められた平均熱伝導率（λbga .av ）を上記
（１）式に代入することにより、ＢＧＡバンプ４部の熱
抵抗（Ｒbga ）を次の（５）式で求めることができる。 λbga .av ＝αbga ・λbga ＋αfile・λfile ・・・（５） （但し、αbga ：ＢＧＡバンプの占有比、λbga ：ＢＧ
Ａバンプの熱伝導率、α file：アンダーフィル樹脂５の
占有比、λfile：アンダーフィル樹脂５の熱伝導率）
【００３２】次に、放熱用ビア９の熱抵抗（Ｒtvia）を
算出する。インターポーザ３と同様に、プリント配線基
板６内には絶縁体と導体が交互に積層されている。した
がって、放熱用ビアの厚み（高さ）ｔや熱源の面積Ａに
ついては、前記インターポーザ３と同様の数値を用いる
が、部材の熱伝導率については、絶縁層（例えば、ＦＲ
４など）と放熱用ビア９や多層配線層（銅箔など）の占
有比を層毎に求めた後、層毎の平均熱伝導率（λ
layerN.av ）を次の（６）式により求める。 λlayerN.av ＝αCu・λCu＋αFR4 ・λFR4 ・・・（６） （但し、αCu：導体の占有比、λCu：導体の熱伝導率、
αFR4 ：絶縁体の占有比、λFR4 ：絶縁体の熱伝導率） そして、求めた各層毎の平均熱伝導率λlayerN.av は、
導体と絶縁体の並列抵抗と見なせることから、放熱用ビ
ア９の熱伝導率λtviaは（７）式により算出される。 λip＝１／Ｔ・ΣＮt ・λlayerN.av ・・・（７） （但し、Ｔ：放熱用ビアの厚さ、ΣＮt ・
λlayerN.av ：各層の厚さｔ×層平均熱伝導率λ
layer.avの合計値） そして、求められた放熱用ビアの熱伝導率λtviaを上記
（１）式に代入することにより、熱抵抗Ｒtviaを求める
ことができる。
【００３３】次に、ヒートシンク１０ｂの熱抵抗の算出
方法について説明する。プリント配線基板６内に埋め込
まれたヒートシンク１０ｂは、（８）式で求められる。
なお、右辺の第１項はヒートシンク１０ｂの熱抵抗、第
２項は冷媒１４の温度上昇による熱抵抗である。 Ｒfin ＝（２／λＮｕＬＷ）×（Ｗｃ／αη） +（１／ρＣｐｆ） ・・・（８） （但し、λ：冷媒の熱伝導率、Ｎｕ：ヌセルト数、Ｌ：
ヒートシンク長さ、Ｗ：ヒートシンク幅、Ｗｃ：流路の
溝幅、α：冷媒に接する面積／発熱領域、η：フィン効
率、ρ：冷媒の密度、Ｃｐ：冷媒の比熱、ｆ：冷媒の流
量）
【００３４】ヒートシンク１０内に形成された複数の流
路１１を流れる冷媒１４は、その圧力損失を無視できな
い。外部に設けた冷却用ポンプから配管チューブを通し
て冷媒１４をヒートシンク１０ｂに流入させた場合、そ
の圧力損失は、流路１１内のフィン１２の壁面との間で
生じる摩擦損失ＰＬ1 と、流路断面の変化で生じる局所
摩擦ＰＬ2 になる。これらの圧力損失を合計することに
より、全体の圧力損失が求められる。
【００３５】まず、フィン１２の壁面との摩擦で生じる
摩擦損失ＰＬ1 は、（９）式で表すことができる。 ＰＬ1 ＝Ｆ（Ｌ／ｄｅ）×（γ／２ｇ）υ2 ・・・（９） （但し、Ｆ：摩擦係数、ｄｅ：等価水力直径、ｇ：重力
加速度、γ：空気の比重量、υ：冷媒の流速） そして、局所損失（ＰＬ2 ）は、流路断面の変化で生じ
る局所係数ζとして、（１０）式で表すことができる。 ＰＬ2 ＝ζ（γ／２ｇ）υ2 ・・・（１０） 例えば、ＬＳＩチップ１の消費電力５０Ｗクラスの冷却
を実現する場合を想定して、前述したヒートシンク熱抵
抗（Ｒfin ）以外の熱伝導による熱抵抗分（Ｒ chip、Ｒ
cbmp、Ｒip、Ｒbga 、ＲＴvia ）について、実験式
（１）〜（３）を用いて導出した結果を〔表１〕に示
す。
【００３６】
【表１】
【００３７】〔表１〕より明らかなように、このような
ケースのトータル熱抵抗は、約０．５７℃／Ｗ（≒0.01
2 ＋0.039 ＋0.163 ＋0.314 ＋0.044 ）となる。そし
て、ＬＳＩチップ１の消費電力５０Ｗクラスの冷却を実
現するには、温度上昇ΔＴ６０℃（ΔＴ＝ＬＳＩ最大温
度Ｔ1 −冷媒温度Ｔ2 ）とした場合、熱抵抗値を１. ２
℃/ Ｗ以下にしなければならない。したがって、プリン
ト配線基板６内に埋め込まれたヒートシンク１０ｂの熱
抵抗Ｒfin は、熱伝導による熱抵抗分が０. ５７℃／Ｗ
であることから、０. ６３℃／Ｗ以下にしなければなら
ない。本実施の形態においては、使用する冷却用ポンプ
の性能（１気圧：１０００００Ｐａ、流量１リットル／
分）を考慮し、流路１１の溝幅Ｗｃの最適値を求めた。
【００３８】図４は、同一の冷却用ポンプ（１気圧ポン
プ）を想定した時のヒートシンク１０ｂにおける流路１
１の溝幅Ｗｃとヒートシンク１０ｂの熱抵抗（Ｒfin ）
との関係を示している。図４より明らかなように、前述
した熱伝導によるトータル熱抵抗０．５７℃／Ｗを含め
ると、流路１１の溝幅Ｗｃが０．２ｍｍの場合、ＬＳＩ
チップ１の熱抵抗（Ｒchip）は、０. ９５℃／Ｗ（＝
０. ４℃／Ｗ＋０．５７℃／Ｗ）になり、消費電力６０
Ｗ許容になる。
【００３９】また、流路１１の溝幅Ｗｃが約０．５ｍｍ
では、ＬＳＩチップ１の熱抵抗（Ｒ chip）は１．２℃／
Ｗ（消費電力５０Ｗ許容）となることから、流路１１の
溝幅Ｗｃを０．２ｍｍ〜０．５ｍｍにすることにより、
ＬＳＩチップ１として消費電力５０Ｗクラスを搭載でき
ることがわかる。更に、ヒートシンク１０ｂはプリント
配線基板６内に埋め込まれるので、図１２の従来構造に
比べ、遥かに実装体積を小さくすることが可能になり、
電子機器の小型化及び薄型化を実現することができる。
【００４０】〔第３の実施の形態〕図５及び図６は、本
発明の半導体素子の実装構造の第３の実施の形態を示
す。図５は正面方向から見た断面図、図６は横方向から
見た断面図を示している。更に、図５及び図６において
は、図２に用いたと同一部材又は同一機能を有するもの
には同一引用数字を用いている。
【００４１】本実施の形態は、図２のようなパッケージ
構造を用いない構造とし、ＬＳＩチップ１に代え、素子
面が上方を向くフェースアップ型のＬＳＩチップ１６を
用いたところに特徴がある。このため、プリント配線基
板６は、ヒートシンク１０ｂに面した部分にＬＳＩチッ
プ１を搭載するための凹部１７がＬＳＩチップ１６が埋
まる程度に設けられ、この凹部１７に接着剤３１を介し
てＬＳＩチップ１６が搭載されている。ＬＳＩチップ１
６の電極パッド（図示せず）と、プリント配線基板６の
キャビティー部分に形成された接続パッド（図示せず）
がボンディングワイヤ３０によって電気的に接続され
る。他の構造については、図２に示したと同一であるの
で、説明を省略する。なお、ＬＳＩチップ１６とプリン
ト配線基板６の接続は、ボンディングワイヤ３０により
行うようにしたが、ＴＡＢ（Tape Automated Bonding）
方式による接続でもよい。
【００４２】第３の実施の形態によれば、前記第２の実
施の形態に比べ、ＬＳＩチップ１で発生した熱が接着剤
３１を介して直ぐにヒートシンク１０ｂに伝わるので、
第２の実施の形態のようなＢＧＡバンプ４やインターポ
ーザ３などにおける抵抗分が無くなるため、大量の熱を
効率的に伝熱することができる。したがって、第３の実
施の形態におけるＬＳＩチップの熱抵抗（Ｒtot ）は、
ヒートシンク１０ｂの熱抵抗（Ｒfin ）とＬＳＩチップ
１と接着剤３１の熱抵抗（Ｒgrease）の和で表すことが
できる。 Ｒtot ＝Ｒfin ＋Ｒgrease ・・・（１１） なお、ヒートシンク熱抵抗（Ｒfin ）及び接着剤の熱抵
抗（Ｒgrease）の算出については、上記（８）式及び
（１）式を用いて求めることができる。
【００４３】〔表２〕は、図５及び図６に示した第３の
実施の形態の冷却性能の計算結果を示す。
【表２】
【００４４】ヒートシンク１０ｂの流路１１の溝幅Ｗｃ
が０．２ｍｍの場合、図４を参照すると熱抵抗は０．３
８℃／Ｗであり、これに〔表２〕に示すＬＳＩチップ１
６の熱抵抗（Ｒchip）と接着剤３１の熱抵抗
（Ｒgrease）を合計すると、ＬＳＩチップ１６の熱抵抗
（Ｒtot ）は０．６２℃／Ｗ（＝０．３８℃／Ｗ＋０．
２４℃／Ｗ）となるので、消費電力９５Ｗ相当のＬＳＩ
チップ１６を搭載できる。また、流路１１の溝幅Ｗｃが
０．６ｍｍの場合、ヒートシンク１０ｂの熱抵抗（Ｒ
fin）は図４を参照すると約０．７℃／Ｗであり、これ
にＬＳＩチップ１６の熱抵抗（Ｒchip）と接着剤の熱抵
抗（Ｒgrease）を合計すると、ＬＳＩチップ熱抵抗（Ｒ
tot ）は約１℃／Ｗになるので、消費電力６０Ｗ相当の
ＬＳＩチップ１６を搭載することができる。
【００４５】このように、第３の実施の形態は、前記第
１及び第２の実施の形態にくらべ、消費電力の大きいＬ
ＳＩチップを搭載できるようになる。また、ヒートシン
ク１０ｂをプリント配線基板６の凹部１７に埋め込む構
造のため、図１２の従来技術に比べて遥かに実装体積を
小さくすることができ、電子機器の小型化及び薄型化が
可能になる。
【００４６】〔第４の実施の形態〕図７及び図８は、本
発明の半導体素子の実装構造の第４の実施の形態を示
す。本実施の形態においても、前記各実施の形態に示し
た部材と同一であるものには同一引用数字を用いたの
で、以下においては重複する説明を省略する。
【００４７】本実施の形態が第２の実施の形態と異なる
ところは、プリント配線基板６内に埋め込まれたヒート
シンク１０ｃの構造にある。つまり、図７に示すように
上側の流路１１ａと下側の流路１１ｂを持つ二段構造を
有し、図８に示すようにヒートシンク１０ｃは両端が閉
塞され、流路１１ａと下側の流路１１ｂのそれぞれマイ
クロポンプ４０ａ，４０ｂ（厚さ（高さ）０．６ｍｍ以
下）が内蔵（図では２個）されている。このマイクロポ
ンプ４０ａ，４０ｂが稼働することにより、ヒートシン
ク１０ｃに封入された冷媒１４がヒートシンク１０ｃ内
を図示の矢印方向に循環し、フィン１２で熱交換されて
温度の高くなった冷媒１４が移動し、フィン１２の近傍
には温度の低い冷媒１４が供給される。図示を省略して
いるが、ヒートシンク１０ｃの端部には、放熱フィンが
接続されている。その他の構成は、上記した第２の実施
の形態２と同じである。
【００４８】図７及び図８の様な構造にすることで、内
蔵マイクロポンプ４０ａ，４０ｂの能力及びヒートシン
ク１０ｃの延長上に接続された不図示の放熱フィンの熱
交換能力を第２の実施の形態と同じにし、且つ、半導体
パッケージ１５及び放熱用ビア９などの抵抗分を同一に
した場合、流路１１ａの溝幅Ｗｃを０. ２ｍｍ〜０.５
ｍｍの範囲とすることで、本実施の形態４の半導体素子
の実装構造には、消費電力５０Ｗ相当のＬＳＩチップを
搭載することができる。
【００４９】また、冷媒１４がヒートシンク内の閉じた
中で循環しているので、第２の実施の形態や第３の実施
の形態などのように、外部の冷却用ポンプから冷媒１４
を供給／排出する構成に比べ、外部に接続する配管部分
が無いために液漏れなどの問題が生ぜず、高信頼性が得
られる。また、ヒートシンク１０ｃをプリント配線基板
６内に埋め込んでいるので、図１２に示した従来構成に
比べて遥かに実装体積を小さくすることができるため、
電子機器の小型化及び薄型化が可能になる。
【００５０】〔第５の実施の形態〕図９及び図１０は、
本発明の半導体素子の実装構造の第５の実施の形態を示
す。本実施の形態においても、前記各実施の形態に示し
た部材と同一であるものには同一引用数字を用いたの
で、以下においては重複する説明を省略する。本実施の
形態は、図７及び図８に示した構造のヒートシンク１０
ｃを用いているが、その設置場所が第４の実施の形態と
異なっている。すなわち、ヒートシンク１０ｃを図１２
の従来構成に示した放熱器７０の場所に設置し、プリン
ト配線基板６内には設けていない。ヒートシンク１０ｃ
は、プリント配線基板６上に搭載された半導体パッケー
ジ１５のＬＳＩチップ１の裏面側に接着剤３１を介して
取り付けられている。したがって、第３の実施の形態と
同様にＬＳＩチップ１で発生した熱は接着剤３１を介し
て直ぐにヒートシンク１０ｃに伝導されるため、第４の
実施の形態に比べて更に大量の熱を逃がすことができ
る。前記各実施の形態に比べ、厚み方向の制約が少ない
ので、厚めにする（即ち、断面積を広くする）ことで冷
却能力を高めることも可能である。
【００５１】図９及び図１０に示す第５の実施の形態に
よれば、冷却能力（熱交換能力）を第３の実施の形態と
同一にし、且つ接着剤３１の抵抗分を同一にした場合、
ヒートシンク１０ｃにおける流路１１ａの溝幅Ｗｃを
０. ２ｍｍ〜０. ５ｍｍの範囲にすることで、消費電力
６０〜９５Ｗ相当のＬＳＩチップ１を搭載できるように
なる。そして、冷媒１４がヒートシンク内に封入され閉
じた中で循環するので、第２及び第３の実施の形態に比
べて液漏れなどの問題が無く、高信頼性が得られる。更
に、図１２の従来構成に比べて遥かに実装体積を小さく
することができるので、電子機器の小型化、薄型化が可
能になる。更に、上記各実施の形態に比べてプリント配
線基板６の信号配線の収容性が向上するので、高密度実
装が可能になる。
【００５２】〔第６の実施の形態〕図１１は、本発明の
半導体素子の実装構造の第６の実施の形態を示す。図１
１においては、図１及び図２に用いたと同一部材又は同
一機能を有するものには、同一引用数字を用いている。
したがって、重複する説明は省略する。
【００５３】本実施の形態は、図１に示した構造のヒー
トシンク１０ａと、図２や図５に示した構造のヒートシ
ンク１０ｂの２種類のヒートシンクが、コア層８内の同
一平面上に選択的に配設したところに特徴がある。ヒー
トシンク１０ａは、高熱伝導性の金属材料、例えば、銅
やアルミなどを用いてプリント配線基板６内に納まるよ
うに、厚みが０．１〜１ｍｍになるように加工されてい
る。ヒートシンク１０ａは、プリント配線基板６に内蔵
されて外部に露出しない埋め込みでもよいし、その端部
の所定長がプリント配線基板６の端部から外部に突出し
ている構造、更には突出した部分に放熱器が取り付けら
れていてもよい。また、ヒートシンク１０ｂは０．８ｍ
ｍ以上の厚みを有し、内部には複数の微細な流路１１が
設けられている。そして、ヒートシンク１０ｂには、Ｇ
ＮＤ電位（又はＶcc電位）のＢＧＡバンプ４を選択的に
接続した放熱用ビア９が接続されている。
【００５４】このような構造により、ＬＳＩチップ１か
ら発生した熱は、ＬＳＩチップ１→チップバンプ２→イ
ンターポーザ３→ＢＧＡバンプ４→プリント配線基板６
→ヒートシンク１０ａ，１０ｂの経路で伝導される。特
に、ヒートシンク１０ｂに対しては、プリント配線基板
６内に形成された放熱用ビア９を介してＢＧＡバンプ４
からの熱が直接的に伝導される。したがって、ヒートシ
ンク１０ｂ内の冷媒１４には効率よく熱伝達されるの
で、大きな消費電力のＬＳＩチップ１を搭載することが
できる。
【００５５】前記実施の形態においては、ヒートシンク
をコア層８内に設けるものとしたが、コア層８に限定さ
れるものではなく、プリント配線基板６内の表面寄り又
は裏面寄りであってもよい。また、ヒートシンク１０
ｂ，１０ｃは、流路１１，１１ａ，１１ｂの断面形状は
角形であるとしたが、円形であってもよい。更に、ヒー
トシンク１０ａ〜１０ｃは放熱面が平坦であるとした
が、凹凸を有したり、所定間隔に溝を有する構造であっ
てもよい。同様に、流路１１の内壁にも、熱交換を効率
的に行わせるために冷媒１４に乱流を生じさせ、或いは
熱交換面積を多くするための突起やフィン、螺旋溝など
を設けることができる。
【００５６】さらに、上記各実施の形態においては、半
導体素子としてＬＳＩを示したが、本発明はＬＳＩに限
定されるものではなく、例えば、発熱の著しい高パワー
のレーザ素子、電源用のＩＣ等の半導体素子にも適用可
能である。また、図７及び図８に示した構造のヒートシ
ンク１０ｃを、図５及び図６のヒートシンク１０ｂに代
えて用いることも、図１１に示したヒートシンク１０ａ
と１０ｂの配置構造を図１や図５の構造に適用すること
も可能である。更に、図５に示したヒートシンク１０ｂ
を図９及び図１０のヒートシンク１０ｃに代えて用いる
ことも可能である。
【００５７】
【発明の効果】以上より明らかなように、本発明の半導
体素子の実装構造によれば、プリント配線基板内にヒー
トシンクを配設し、このヒートシンクと半導体チップ側
のバンプ等に接触して熱結合を行う複数の金属柱状体を
プリント配線基板に内蔵させたので、ヒートシンクが空
間を占有することに伴う半導体チップの相互間隔を小さ
くすることができ、ヒートシンクと半導体チップが密着
していなくとも複数の金属柱状体によって熱伝導を果た
すことができる。この結果、従来は、大型のヒートシン
クを装着していたためにプリント配線基板上の半導体チ
ップの相互間隔が長くなり、これにより信号配線長が長
くなっていたのに対し、本発明では半導体チップ間の信
号配線長を短くできるようになり、信号伝送における減
衰や遅延時間を小さくすることが可能になる。更に、ヒ
ートシンクを冷媒により冷却することにより、ヒートシ
ンクの小型化及び薄型化が可能になる。
【００５８】本発明の他の半導体素子の実装構造によれ
ば、プリント配線基板には、ヒートシンクを配設すると
共にヒートシンクを露出させるための凹部を形成し、こ
の凹部内に半導体チップを配設し且つヒートシンクに密
着状態にして実装するようにしたので、ヒートシンクが
空間に配置されないようにでき、同一基板上の他の半導
体チップの放熱器や電子部品等に配置上の制約を及ぼす
ことがない。このため、従来のように大型のヒートシン
クを空間内に装着していたためにプリント配線基板上の
半導体チップの相互間隔が長くなり、これにより信号配
線長を長くしていたのに対し、本発明では半導体チップ
間の信号配線長を短くできるようになり、信号伝送にお
ける減衰や遅延時間を小さくすることが可能になる。更
に、ヒートシンクを冷媒により冷却することにより、ヒ
ートシンクの小型化及び薄型化が可能になる。
【００５９】本発明の更に他の半導体素子の実装構造に
よれば、プリント配線基板上に実装された半導体チップ
の放熱面には、冷却媒体が流通する少なくとも１つの流
路が内部に形成されたヒートシンクが装着される構造に
したので、ヒートシンクは封入された冷却媒体により熱
交換効率が高められ、これにより小型化が図られる。更
に、従来は、大型のヒートシンクを装着していたために
プリント配線基板上の半導体チップの相互間隔が長くな
り、これにより信号配線長が長くなっていたのに対し、
本発明では半導体チップ間の信号配線長を短くできるよ
うになり、信号伝送における減衰や遅延時間を小さくす
ることが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体素子の実装構造の第１の実施の
形態を示す断面図である。
【図２】本発明の半導体素子の実装構造の第２の実施の
形態を示す断面図である。
【図３】図２の実施の形態の横断面図である。
【図４】本発明の半導体素子の実装構造におけるヒート
シンクの冷却性能を示す特性図である。
【図５】本発明の半導体素子の実装構造の第３の実施の
形態を示す断面図である。
【図６】図５の実施の形態の横断面図である。
【図７】本発明の半導体素子の実装構造の第４の実施の
形態を示す断面図である。
【図８】図５の実施の形態の横断面図である。
【図９】本発明の半導体素子の実装構造の第５の実施の
形態を示す断面図である。
【図１０】図５の実施の形態の横断面図である。
【図１１】本発明の半導体素子の実装構造の第６の実施
の形態を示す断面図である。
【図１２】従来の半導体素子の実装構造示す断面図であ
る。
【符号の説明】
１，１６ ＬＳＩチップ ２ チップバンプ ３ インターポーザ ４ ＢＧＡバンプ ５ アンダーフィル樹脂 ６ プリント配線基板 ７ 信号配線 ８ コア層 ９ 放熱用ビア １０ａ，１０ｂ，１０ｃ ヒートシンク １１，１１ａ，１１ｂ 流路 １２ フィン １３ 多層配線層 １４ 冷媒 １５ 半導体パッケージ １７ 凹部 ３０ ボンディングワイヤ ３１ 接着剤 ４０ａ，４０ｂ 内蔵マイクロポンプ ５０ スルーホール ７０ 放熱器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋田 勇三 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F036 AA01 BA03 BA05 BA23 BA24 BB01 BB21 BB41 BC05

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 多層配線を有するプリント配線基板の所
    定位置にＬＳＩチップが搭載される半導体素子の実装構
    造において、 前記プリント配線基板は、前記半導体チップに対向する
    部位にヒートシンクが配設され、該ヒートシンク及び前
    記半導体チップ側の金属部分に接触して熱結合を行う複
    数の金属柱状体を内蔵することを特徴とする半導体素子
    の実装構造。
  2. 【請求項２】 前記ヒートシンクは、前記プリント配線
    基板のコア層に配設されることを特徴とする請求項１記
    載の半導体素子の実装構造。
  3. 【請求項３】 前記ヒートシンクは、冷却媒体を流通さ
    せるための少なくとも１つの流路を有し、この流路に外
    部から前記冷却媒体が供給されることを特徴とする請求
    項１又は２記載の半導体素子の実装構造。
  4. 【請求項４】 前記流路は、その幅が０．２〜０．６ｍ
    ｍであることを特徴とする請求項３記載の半導体素子の
    実装構造。
  5. 【請求項５】 前記ヒートシンクは、冷却媒体が封入さ
    れると共に、前記冷却媒体が還流する往路と復路を備
    え、前記冷却媒体を循環させるための１又は複数のマイ
    クロポンプが内蔵されていることを特徴とする請求項１
    又は２記載の半導体素子の実装構造。
  6. 【請求項６】 前記マイクロポンプは、前記往路又は前
    記復路の内部に設置され、その高さが０. ６ｍｍ以下で
    あることを特徴とする請求項５記載の半導体素子の実装
    構造。
  7. 【請求項７】 前記ヒートシンクは、板状であることを
    特徴とする請求項１又は２記載の半導体素子の実装構
    造。
  8. 【請求項８】 前記ヒートシンクは、板状の第１のヒー
    トシンクと、 冷却媒体を流通させるための少なくとも１つの流路を有
    する第２のヒートシンクの２種類を含み、これらが選択
    的に配設されていることを特徴とする請求項１又は２記
    載の半導体素子の実装構造。
  9. 【請求項９】 前記ヒートシンクは、厚みが０．１ｍｍ
    〜１ｍｍであることを特徴とする請求項１，３，又は７
    記載の半導体素子の実装構造。
  10. 【請求項１０】 前記半導体チップは、フリップチップ
    型であることを特徴とする請求項１記載の半導体素子の
    実装構造。
  11. 【請求項１１】 多層配線を有するプリント配線基板の
    所定位置に半導体チップが搭載される半導体素子の実装
    構造において、 前記プリント配線基板は、前記半導体チップに対向する
    部位にヒートシンクが配設され、前記ヒートシンクを露
    出させるための凹部を有し、前記半導体チップがその放
    熱面を前記ヒートシンクに密着させた状態で前記凹部に
    搭載されることを特徴とする半導体素子の実装構造。
  12. 【請求項１２】 前記半導体チップは、熱伝導性を有す
    る接着剤により前記ヒートシンクに固定されることを特
    徴とする請求項１１記載の半導体素子の実装構造。
  13. 【請求項１３】 前記ヒートシンクは、冷却媒体を流通
    させるための少なくとも１つの流路を有し、この流路に
    外部から冷却媒体が供給されることを特徴とする請求項
    １１記載の半導体素子の実装構造。
  14. 【請求項１４】 前記流路は、その幅が０．２〜０．６
    ｍｍであることを特徴とする請求項１３記載の半導体素
    子の実装構造。
  15. 【請求項１５】 前記ヒートシンクは、板状であること
    を特徴とする請求項１１記載の半導体素子の実装構造。
  16. 【請求項１６】 前記ヒートシンクは、冷却媒体が封入
    されると共に、前記冷却媒体が還流する往路と復路を備
    え、前記冷却媒体を循環させるための１又は複数のマイ
    クロポンプが内蔵されていることを特徴とする請求項１
    １記載の半導体素子の実装構造。
  17. 【請求項１７】 前記マイクロポンプは、前記往路又は
    前記復路の内部に設置され、その高さが０. ６ｍｍ以下
    であることを特徴とする請求項１６記載の半導体素子の
    実装構造。
  18. 【請求項１８】 前記ヒートシンクは、厚みが０．１ｍ
    ｍ〜１ｍｍであることを特徴とする請求項１１，１３，
    又は１６記載の半導体素子の実装構造。
  19. 【請求項１９】 多層配線を有するプリント配線基板の
    所定位置に半導体チップが搭載される半導体素子の実装
    構造において、 前記半導体チップは、その放熱面に、冷却媒体が流通す
    る少なくとも１つの流路を内部に備えたヒートシンクが
    装着されることを特徴とする半導体素子の実装構造。
  20. 【請求項２０】 前記ヒートシンクは、冷却媒体が封入
    されると共に、前記冷却媒体が還流する往路と復路を備
    え、前記冷却媒体を循環させるための１又は複数のマイ
    クロポンプが内蔵されていることを特徴とする請求項１
    ９記載の半導体素子の実装構造。
  21. 【請求項２１】 前記マイクロポンプは、前記往路又は
    前記復路の内部に設置され、その高さが０. ６ｍｍ以下
    であることを特徴とする請求項２０記載の半導体素子の
    実装構造。
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Cited By (28)

* Cited by examiner, † Cited by third party
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WO2004047168A1 (ja) * 2002-11-21 2004-06-03 Hitachi, Ltd. 電子装置
JP2004172425A (ja) * 2002-11-21 2004-06-17 Hitachi Ltd 電子装置
JP2005019794A (ja) * 2003-06-27 2005-01-20 Mitsubishi Electric Corp 冷却装置
JP2005228798A (ja) * 2004-02-10 2005-08-25 Seiko Epson Corp 基板、光源装置及びプロジェクタ
JP2006293182A (ja) * 2005-04-14 2006-10-26 Showa Denko Kk バックライトユニットおよび液晶表示装置
US7310457B2 (en) 2005-02-23 2007-12-18 Fuji Xerox Co., Ltd. Multi-chip module and method for mounting thereof
JP2008510301A (ja) * 2004-08-13 2008-04-03 インテル・コーポレーション 集積回路装置のための液体金属熱インターフェース
JP2008192814A (ja) * 2007-02-05 2008-08-21 Fujitsu Ltd プリント配線板、電子装置、およびプリント配線板の製造方法
JP2008205250A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 冷却板および電子装置
JP2008235496A (ja) * 2007-03-20 2008-10-02 Furukawa Electric Co Ltd:The 冷却基板
JP2008311397A (ja) * 2007-06-14 2008-12-25 Nec Toppan Circuit Solutions Inc 半導体素子の実装構造、印刷配線板及びその製造方法
JP2009043978A (ja) * 2007-08-09 2009-02-26 Shinko Electric Ind Co Ltd 半導体装置
JP2009117606A (ja) * 2007-11-06 2009-05-28 Furukawa Electric Co Ltd:The 冷却装置
JP2010538487A (ja) * 2007-09-07 2010-12-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 冷却装置、冷却方法及び一体型ヒートスプレッダ（熱発生コンポーネントを冷却する方法及び装置）
WO2010147202A1 (ja) * 2009-06-19 2010-12-23 株式会社安川電機 電力変換装置
JP2012038892A (ja) * 2010-08-06 2012-02-23 Denso Corp 電子装置
CN102460695A (zh) * 2009-06-19 2012-05-16 株式会社安川电机 布线基板以及电力变换装置
JP4939214B2 (ja) * 2003-07-17 2012-05-23 ザ バーグキスト カンパニー 熱拡散装置
JP2012142532A (ja) * 2010-12-15 2012-07-26 Fujitsu Ltd 半導体装置、冷却装置及び冷却装置の製造方法
JP2013125959A (ja) * 2011-12-14 2013-06-24 Samsung Electro-Mechanics Co Ltd 半導体パッケージ
JP2013157441A (ja) * 2012-01-30 2013-08-15 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP5277963B2 (ja) * 2006-12-18 2013-08-28 日本電気株式会社 半導体素子の冷却に用いる熱交換器およびその製造方法
JP2014138474A (ja) * 2013-01-16 2014-07-28 Toyota Industries Corp 車両用インバータ装置
JP2015088649A (ja) * 2013-10-31 2015-05-07 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ チップ支持基板の配線部裏面に放熱器設置の面領域を設定する方法およびチップ支持基板並びにチップ実装構造体
JP2017216464A (ja) * 2012-02-07 2017-12-07 株式会社ニコン 撮像ユニットおよび撮像装置
WO2018111485A1 (en) * 2016-12-12 2018-06-21 General Electric Company Electronics package with embedded through-connect and resistor structure and method of manufacturing thereof
JP2018110155A (ja) * 2016-12-28 2018-07-12 富士通株式会社 電子装置、及び電子装置の製造方法
JP2020074434A (ja) * 2020-01-16 2020-05-14 株式会社ニコン 基板、撮像ユニットおよび撮像装置

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606251B1 (en) * 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
JP2003264265A (ja) * 2002-03-08 2003-09-19 Mitsubishi Electric Corp 電力用半導体装置
US6946742B2 (en) * 2002-12-19 2005-09-20 Analog Devices, Inc. Packaged microchip with isolator having selected modulus of elasticity
JP3847691B2 (ja) * 2002-09-26 2006-11-22 三菱電機株式会社 電力用半導体装置
US7205649B2 (en) * 2003-06-30 2007-04-17 Intel Corporation Ball grid array copper balancing
GB0319714D0 (en) * 2003-08-21 2003-09-24 Philipp Harald Anisotropic touch screen element
JP4015975B2 (ja) * 2003-08-27 2007-11-28 三菱電機株式会社 半導体装置
JP4771808B2 (ja) * 2003-09-24 2011-09-14 イビデン株式会社 半導体装置
JP2005101356A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 無線カード
JP2006073655A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体モジュール
US20060103016A1 (en) * 2004-11-12 2006-05-18 Advanpack Solutions Pte Ltd Heat sinking structure
US7398818B2 (en) * 2004-12-28 2008-07-15 California Institute Of Technology Fluidic pump for heat management
JP4698259B2 (ja) * 2005-03-16 2011-06-08 三洋電機株式会社 電子部品搭載用パッケージ及びパッケージ集合基板
US20060208365A1 (en) * 2005-03-17 2006-09-21 Chipmos Technologies Inc. Flip-chip-on-film package structure
EP1878050A1 (en) * 2005-04-28 2008-01-16 Nxp B.V. Integrated circuit assembly with passive integration substrate for power and ground line routing on top of an integrated circuit chip
US7221055B2 (en) * 2005-05-23 2007-05-22 Texas Instruments Incorporated System and method for die attach using a backside heat spreader
TWI294694B (en) * 2005-06-14 2008-03-11 Ind Tech Res Inst Led wafer-level chip scale packaging
US8399291B2 (en) 2005-06-29 2013-03-19 Intel Corporation Underfill device and method
US7913719B2 (en) 2006-01-30 2011-03-29 Cooligy Inc. Tape-wrapped multilayer tubing and methods for making the same
US7494910B2 (en) * 2006-03-06 2009-02-24 Micron Technology, Inc. Methods of forming semiconductor package
KR100729362B1 (ko) * 2006-04-27 2007-06-15 삼성전자주식회사 내부 회로에 직접 연결된 방열 장치를 구비하는 반도체패키지 및 이를 제조하는 방법
US7679916B2 (en) * 2006-12-08 2010-03-16 GE Intelligent Platforms Embedded Systems, Inc. Method and system for extracting heat from electrical components
KR101291428B1 (ko) * 2006-12-14 2013-07-30 엘지전자 주식회사 조리기기
JP2008159619A (ja) * 2006-12-20 2008-07-10 Shinko Electric Ind Co Ltd 半導体装置
JP2008160019A (ja) * 2006-12-26 2008-07-10 Shinko Electric Ind Co Ltd 電子部品
TWI356480B (en) * 2007-05-07 2012-01-11 Siliconware Precision Industries Co Ltd Semiconductor package substrate
US9656009B2 (en) 2007-07-11 2017-05-23 California Institute Of Technology Cardiac assist system using helical arrangement of contractile bands and helically-twisting cardiac assist device
GB0716116D0 (en) * 2007-08-17 2007-09-26 Selex Sensors & Airborne Sys Antenna
US7738249B2 (en) * 2007-10-25 2010-06-15 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal cooling structure and electrical assembly utilizing same
KR101491138B1 (ko) * 2007-12-12 2015-02-09 엘지이노텍 주식회사 다층 기판 및 이를 구비한 발광 다이오드 모듈
DE102008050065A1 (de) * 2008-10-01 2010-04-08 Reiner Dziadek Wärmetauscher zur Kühlung von elektrischen Bauelementen welcher vollständing in die Leiterplatte integriert ist
JP2010161184A (ja) 2009-01-08 2010-07-22 Hitachi Ltd 半導体装置
US9125655B2 (en) 2010-07-16 2015-09-08 California Institute Of Technology Correction and optimization of wave reflection in blood vessels
JP5672305B2 (ja) * 2010-08-27 2015-02-18 株式会社村田製作所 半導体装置
US9386725B2 (en) 2011-09-01 2016-07-05 Hewlett-Packard Development Company, L.P. Heat sinking
DE102011083223B4 (de) * 2011-09-22 2019-08-22 Infineon Technologies Ag Leistungshalbleitermodul mit integrierter Dickschichtleiterplatte
CN103988295B (zh) * 2011-12-21 2016-08-17 南京皓赛米电力科技有限公司 用于高功率电子元件封装含微通道的引线框架焊盘及封装结构和工艺
TWI476841B (zh) * 2012-03-03 2015-03-11 矽品精密工業股份有限公司 半導體封裝件及其製法
JP5945326B2 (ja) * 2012-07-30 2016-07-05 パナソニック株式会社 放熱構造を備えた半導体装置
JP2014063844A (ja) * 2012-09-20 2014-04-10 Sony Corp 半導体装置、半導体装置の製造方法及び電子機器
EP2894950B1 (en) * 2013-05-31 2020-07-29 Dialog Semiconductor GmbH Embedded heat slug to enhance substrate thermal conductivity
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
CN105122446B (zh) * 2013-09-30 2019-07-19 富士电机株式会社 半导体装置、半导体装置的组装方法、半导体装置用部件以及单位模块
FR3011979A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
FR3011977A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique
US9490226B2 (en) * 2014-08-18 2016-11-08 Qualcomm Incorporated Integrated device comprising a heat-dissipation layer providing an electrical path for a ground signal
KR101712928B1 (ko) * 2014-11-12 2017-03-09 삼성전자주식회사 반도체 패키지
JP6361821B2 (ja) * 2015-04-27 2018-07-25 富士電機株式会社 半導体装置
JP2016213308A (ja) * 2015-05-08 2016-12-15 キヤノン株式会社 プリント回路板及びプリント配線板
JP7159620B2 (ja) * 2018-05-30 2022-10-25 富士電機株式会社 半導体装置、冷却モジュール、電力変換装置及び電動車両
US10998251B2 (en) 2019-01-10 2021-05-04 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and a method of manufacturing the same
GB2581149B (en) * 2019-02-05 2021-11-10 Pragmatic Printing Ltd Flexible interposer
US11342257B2 (en) 2020-01-22 2022-05-24 Delta Electronics (Shanghai) Co., Ltd. Carrier board and power module using same
CN113161309A (zh) * 2020-01-22 2021-07-23 台达电子企业管理（上海）有限公司 载板及其适用的功率模块
US11350519B2 (en) 2020-01-22 2022-05-31 Delta Electronics (Shanghai) Co., Ltd. Power module
US11915997B2 (en) 2020-06-24 2024-02-27 Micron Technology, Inc. Thermal management of GPU-HBM package by microchannel integrated substrate
US20230118952A1 (en) * 2021-10-15 2023-04-20 Cisco Technology, Inc. Heat sink with adaptive curvature to mitigate thermal runaway for a circuit component

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150715A (ja) 1998-11-09 2000-05-30 Mitsubishi Gas Chem Co Inc 金属板入りプリント配線板用銅張板の製造方法
US4860165A (en) * 1988-04-27 1989-08-22 Prime Computer, Inc. Semiconductor chip carrier package
US6323549B1 (en) * 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
US5986885A (en) * 1997-04-08 1999-11-16 Integrated Device Technology, Inc. Semiconductor package with internal heatsink and assembly method
TW388201B (en) * 1998-04-22 2000-04-21 World Wiser Electronics Inc Method for producing thermal structure of printed circuit board
JP2000150714A (ja) 1998-11-09 2000-05-30 Mitsubishi Gas Chem Co Inc 半導体プラスチックパッケージ用プリント配線板
JP2000260901A (ja) 1999-03-04 2000-09-22 Mitsubishi Gas Chem Co Inc 金属芯入半導体プラスチックパッケージ用多層プリント配線板
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
US6219243B1 (en) * 1999-12-14 2001-04-17 Intel Corporation Heat spreader structures for enhanced heat removal from both sides of chip-on-flex packaged units
US6257320B1 (en) * 2000-03-28 2001-07-10 Alec Wargo Heat sink device for power semiconductors
US6388317B1 (en) * 2000-09-25 2002-05-14 Lockheed Martin Corporation Solid-state chip cooling by use of microchannel coolant flow

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004047168A1 (ja) * 2002-11-21 2004-06-03 Hitachi, Ltd. 電子装置
CN100378968C (zh) * 2002-11-21 2008-04-02 株式会社日立制作所 电子装置
US7554039B2 (en) 2002-11-21 2009-06-30 Hitachi, Ltd. Electronic device
JP2004172425A (ja) * 2002-11-21 2004-06-17 Hitachi Ltd 電子装置
JP2005019794A (ja) * 2003-06-27 2005-01-20 Mitsubishi Electric Corp 冷却装置
JP4939214B2 (ja) * 2003-07-17 2012-05-23 ザ バーグキスト カンパニー 熱拡散装置
JP2005228798A (ja) * 2004-02-10 2005-08-25 Seiko Epson Corp 基板、光源装置及びプロジェクタ
JP4639231B2 (ja) * 2004-08-13 2011-02-23 インテル・コーポレーション 集積回路装置のための液体金属熱インターフェース
JP2008510301A (ja) * 2004-08-13 2008-04-03 インテル・コーポレーション 集積回路装置のための液体金属熱インターフェース
US7310457B2 (en) 2005-02-23 2007-12-18 Fuji Xerox Co., Ltd. Multi-chip module and method for mounting thereof
JP2006293182A (ja) * 2005-04-14 2006-10-26 Showa Denko Kk バックライトユニットおよび液晶表示装置
JP5277963B2 (ja) * 2006-12-18 2013-08-28 日本電気株式会社 半導体素子の冷却に用いる熱交換器およびその製造方法
JP2008192814A (ja) * 2007-02-05 2008-08-21 Fujitsu Ltd プリント配線板、電子装置、およびプリント配線板の製造方法
JP2008205250A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 冷却板および電子装置
JP2008235496A (ja) * 2007-03-20 2008-10-02 Furukawa Electric Co Ltd:The 冷却基板
JP2008311397A (ja) * 2007-06-14 2008-12-25 Nec Toppan Circuit Solutions Inc 半導体素子の実装構造、印刷配線板及びその製造方法
JP2009043978A (ja) * 2007-08-09 2009-02-26 Shinko Electric Ind Co Ltd 半導体装置
JP2010538487A (ja) * 2007-09-07 2010-12-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 冷却装置、冷却方法及び一体型ヒートスプレッダ（熱発生コンポーネントを冷却する方法及び装置）
US10278306B2 (en) 2007-09-07 2019-04-30 Global Foundries Inc. Method and device for cooling a heat generating component
US10091909B2 (en) 2007-09-07 2018-10-02 Globalfoundries Inc. Method and device for cooling a heat generating component
JP2009117606A (ja) * 2007-11-06 2009-05-28 Furukawa Electric Co Ltd:The 冷却装置
WO2010147202A1 (ja) * 2009-06-19 2010-12-23 株式会社安川電機 電力変換装置
CN102460693A (zh) * 2009-06-19 2012-05-16 株式会社安川电机 电力变换装置
CN102460695A (zh) * 2009-06-19 2012-05-16 株式会社安川电机 布线基板以及电力变换装置
JP2012038892A (ja) * 2010-08-06 2012-02-23 Denso Corp 電子装置
JP2012142532A (ja) * 2010-12-15 2012-07-26 Fujitsu Ltd 半導体装置、冷却装置及び冷却装置の製造方法
JP2013125959A (ja) * 2011-12-14 2013-06-24 Samsung Electro-Mechanics Co Ltd 半導体パッケージ
JP2013157441A (ja) * 2012-01-30 2013-08-15 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
US11887839B2 (en) 2012-02-07 2024-01-30 Nikon Corporation Imaging unit and imaging apparatus
JP2017216464A (ja) * 2012-02-07 2017-12-07 株式会社ニコン 撮像ユニットおよび撮像装置
JP2020025106A (ja) * 2012-02-07 2020-02-13 株式会社ニコン 撮像ユニットおよび撮像装置
US10304752B2 (en) 2012-02-07 2019-05-28 Nikon Corporation Imaging unit and imaging apparatus
JP2014138474A (ja) * 2013-01-16 2014-07-28 Toyota Industries Corp 車両用インバータ装置
US9558311B2 (en) 2013-10-31 2017-01-31 International Business Machines Corporation Surface region selection for heat sink placement
JP2015088649A (ja) * 2013-10-31 2015-05-07 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ チップ支持基板の配線部裏面に放熱器設置の面領域を設定する方法およびチップ支持基板並びにチップ実装構造体
WO2018111485A1 (en) * 2016-12-12 2018-06-21 General Electric Company Electronics package with embedded through-connect and resistor structure and method of manufacturing thereof
JP2018110155A (ja) * 2016-12-28 2018-07-12 富士通株式会社 電子装置、及び電子装置の製造方法
JP2020074434A (ja) * 2020-01-16 2020-05-14 株式会社ニコン 基板、撮像ユニットおよび撮像装置

Also Published As

Publication number Publication date
US20020185718A1 (en) 2002-12-12
JP3815239B2 (ja) 2006-08-30
US6670699B2 (en) 2003-12-30

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