JP3460930B2 - 電子回路パッケージ - Google Patents
電子回路パッケージInfo
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-
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- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、１又は２以上のＶ
ＬＳＩ等の半導体集積回路素子を搭載したモジュールを
１又は２以上搭載してなる電子回路パッケージに係り、
特に放熱フィンを不要として小型化を図った電子回路パ
ッケージに関するものである。
ＬＳＩ等の半導体集積回路素子を搭載したモジュールを
１又は２以上搭載してなる電子回路パッケージに係り、
特に放熱フィンを不要として小型化を図った電子回路パ
ッケージに関するものである。
【０００２】
【従来の技術】現在の電子回路パッケージは、ＶＬＳＩ
等の半導体集積回路素子（以下、「チップ」と呼ぶ）の
高速化、高集積化、およびＭＣＭ（マルチチップモジュ
ール）技術により、高密度実装が可能となっている。
等の半導体集積回路素子（以下、「チップ」と呼ぶ）の
高速化、高集積化、およびＭＣＭ（マルチチップモジュ
ール）技術により、高密度実装が可能となっている。
【０００３】図９にその電子回路パッケージの概略構成
を示す。５０はマルチチップモジュール、６０はこのモ
ジュール５０が搭載されるマザーボードである。モジュ
ール５０の頂面には、図９乃至図１１に示すように、放
熱フィン５１が一体化されている。
を示す。５０はマルチチップモジュール、６０はこのモ
ジュール５０が搭載されるマザーボードである。モジュ
ール５０の頂面には、図９乃至図１１に示すように、放
熱フィン５１が一体化されている。
【０００４】このモジュール５０は、複数のチップ５２
を搭載してボンディングワイヤ５３で接続した配線板５
４を、底を上に向けたモジュールケース５５の当該底部
分に搭載し、そのモジュールケース５５をキャップ５６
で封止したものである。５７はそのモジュールケース５
５の側面から導出させたリードピンであり、このリード
ピン５７がマザーボード６０上の配線に電気的に接続さ
れる。
を搭載してボンディングワイヤ５３で接続した配線板５
４を、底を上に向けたモジュールケース５５の当該底部
分に搭載し、そのモジュールケース５５をキャップ５６
で封止したものである。５７はそのモジュールケース５
５の側面から導出させたリードピンであり、このリード
ピン５７がマザーボード６０上の配線に電気的に接続さ
れる。
【０００５】上記したように高密度実装が可能になる
と、熱設計においても同様に発熱密度が高密度となるの
で、放熱フィン５１としては大型のものが必要となる。
図示のモジュール５０の放熱構造は、チップ５２を配線
板５４上にフェイスアップに搭載し、そのチップ５２の
裏面から配線板５４やモジュールケース５５を通じて放
熱フィン５１に熱を伝導させる構成である。モジュール
ケース５５は例えばセラミックス等を材質とするので比
較的熱伝導率が良く、マザーボード６０上に風を１〜２
ｍ／ｓで送風することによりモジュール５０を冷却する
ことができる。
と、熱設計においても同様に発熱密度が高密度となるの
で、放熱フィン５１としては大型のものが必要となる。
図示のモジュール５０の放熱構造は、チップ５２を配線
板５４上にフェイスアップに搭載し、そのチップ５２の
裏面から配線板５４やモジュールケース５５を通じて放
熱フィン５１に熱を伝導させる構成である。モジュール
ケース５５は例えばセラミックス等を材質とするので比
較的熱伝導率が良く、マザーボード６０上に風を１〜２
ｍ／ｓで送風することによりモジュール５０を冷却する
ことができる。
【０００６】
【発明が解決しようとする課題】ところが、マザーボー
ド６０はその複数をブックシェルフ形（本箱のような形
式）に実装するため、部品高Ｈつまり放熱フィン５１の
高さの制限を受けていた。また、放熱フィン５１は風に
対する対流等の各種工夫が施されるものの、その放熱能
力により搭載可能なチップ５２の個数が制限されてい
た。さらに、必要に応じてモジュール５０よりも大型の
放熱フィン５１を実装しなければならない場合があり、
小型で経済的な電子回路パッケージが要望されていた。
ド６０はその複数をブックシェルフ形（本箱のような形
式）に実装するため、部品高Ｈつまり放熱フィン５１の
高さの制限を受けていた。また、放熱フィン５１は風に
対する対流等の各種工夫が施されるものの、その放熱能
力により搭載可能なチップ５２の個数が制限されてい
た。さらに、必要に応じてモジュール５０よりも大型の
放熱フィン５１を実装しなければならない場合があり、
小型で経済的な電子回路パッケージが要望されていた。
【０００７】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、放熱フィンを不要にして、上
記した問題を一挙に解決した電子回路パッケージを提供
することである。
ものであり、その目的は、放熱フィンを不要にして、上
記した問題を一挙に解決した電子回路パッケージを提供
することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に第１の発明は、１又は２以上の半導体集積回路素子を
搭載したモジュールをマザーボード上に１又は２以上搭
載してなる電子回路パッケージにおいて、前記モジュー
ルの電気接続用として、サブボードを前記モジュールの
前記マザーボードと反対側に設け、前記マザーボード上
における前記モジュールの搭載位置にメタル部を形成
し、該メタル部と前記マザーボード内層のグランド又は
電源層をスルーホールにて接続して構成した。第２の発
明は、前記モジュールと前記メタル部との間に、熱伝達
が良好で且つ密着度が良好な材質を介在させて構成し
た。
に第１の発明は、１又は２以上の半導体集積回路素子を
搭載したモジュールをマザーボード上に１又は２以上搭
載してなる電子回路パッケージにおいて、前記モジュー
ルの電気接続用として、サブボードを前記モジュールの
前記マザーボードと反対側に設け、前記マザーボード上
における前記モジュールの搭載位置にメタル部を形成
し、該メタル部と前記マザーボード内層のグランド又は
電源層をスルーホールにて接続して構成した。第２の発
明は、前記モジュールと前記メタル部との間に、熱伝達
が良好で且つ密着度が良好な材質を介在させて構成し
た。
【０００９】
【発明の実施の形態】［本発明の参考例］
図１は本発明の参考例の電子回路パッケージの斜視図、
図２はそこに搭載するモジュール（キャップを取り外し
たもの）の斜視図、図３はそのモジュールの断面図、図
４はマザーボードの一部の斜視図、図５はそのマザーボ
ードの断面図である。
図２はそこに搭載するモジュール（キャップを取り外し
たもの）の斜視図、図３はそのモジュールの断面図、図
４はマザーボードの一部の斜視図、図５はそのマザーボ
ードの断面図である。
【００１０】本実施の形態のモジュール１０は、１又は
２以上のチップ１１をフェイスアップで搭載してボンデ
ンィワイヤ１２で接続した配線板１３を、モジュールケ
ース１４の底部分に搭載し、そのモジュールケース１４
をキャップ１５で封止したものである。１６はそのモジ
ュールケース１４の側面から導出させたリードピンであ
る。
２以上のチップ１１をフェイスアップで搭載してボンデ
ンィワイヤ１２で接続した配線板１３を、モジュールケ
ース１４の底部分に搭載し、そのモジュールケース１４
をキャップ１５で封止したものである。１６はそのモジ
ュールケース１４の側面から導出させたリードピンであ
る。
【００１１】２０は１又は２以上のモジュール１０が搭
載されるマザーボードであり、このモジュール１０が搭
載される部分には、図４に示すようにメタライズ加工に
よるメタル部２１が形成されている。そして、このメタ
ル部２１においては、図５（マザーボード２０を拡大し
て示した。）に示すように、マザーボード２０の内層の
グランド又は電源層（以下、「電源層」と呼ぶ）２２に
接続されるように、サーマルビアとしてのスルーホール
２３が形成されている。マザーボード２０の内層の電源
層２２は、本来大容量の電流を供給するために厚く、且
つ熱容量も大きく、また銅等で構成されているため、熱
伝導率に優れている。
載されるマザーボードであり、このモジュール１０が搭
載される部分には、図４に示すようにメタライズ加工に
よるメタル部２１が形成されている。そして、このメタ
ル部２１においては、図５（マザーボード２０を拡大し
て示した。）に示すように、マザーボード２０の内層の
グランド又は電源層（以下、「電源層」と呼ぶ）２２に
接続されるように、サーマルビアとしてのスルーホール
２３が形成されている。マザーボード２０の内層の電源
層２２は、本来大容量の電流を供給するために厚く、且
つ熱容量も大きく、また銅等で構成されているため、熱
伝導率に優れている。
【００１２】したがって、上記のように構成することに
より、モジュール１０内のチップ１１で発生した熱は、
配線板１３、モジュールケース１４、メタル部２１、ス
ルーホール２３等を経由して電源層２２を伝わって広が
り、マザーボード２０の表面や裏面を流れる冷却用の空
気流により放熱される。
より、モジュール１０内のチップ１１で発生した熱は、
配線板１３、モジュールケース１４、メタル部２１、ス
ルーホール２３等を経由して電源層２２を伝わって広が
り、マザーボード２０の表面や裏面を流れる冷却用の空
気流により放熱される。
【００１３】［第１の実施の形態］図６は第１の実施の形態の電子回路パッケージの斜視
図、図７はその断面図である。この実施の形態では、モ
ジュールケース１４のリードピン１６を上向きとし、サ
ブボード３０にそのリードピン１６を接続し信号や電源
の伝達を行っている。３１はサブボード３０をマザーボ
ード２０に取り付けるためのスペーサ、３２はネジ、３
３はサブボード３０上のチップである。
図、図７はその断面図である。この実施の形態では、モ
ジュールケース１４のリードピン１６を上向きとし、サ
ブボード３０にそのリードピン１６を接続し信号や電源
の伝達を行っている。３１はサブボード３０をマザーボ
ード２０に取り付けるためのスペーサ、３２はネジ、３
３はサブボード３０上のチップである。
【００１４】この実施の形態では、サブボード２５によ
り信号や電源の接続が行えるので、サーマルビアとして
のスルーホール２３が形成されることによりマザーボー
ド２０の配線密度を高めることができないとき、有効と
なる。
り信号や電源の接続が行えるので、サーマルビアとして
のスルーホール２３が形成されることによりマザーボー
ド２０の配線密度を高めることができないとき、有効と
なる。
【００１５】［第２の実施の形態］ 図８は第２の実施
の形態の電子回路パッケージの一部を示す図である。一
般にモジュールケース１４はセラミックス等で形成され
るため裏面に凹凸が存在し、またマザーボード２０上の
メタル部２１にも凹凸が存在するので、両者間の熱伝達
が充分でない場合がある。そこで、この実施の形態で
は、モジュールケース１４とメタル部２１の間に、熱伝
導が良好で且つ密着性の良好な材質として導熱性ラバー
（ゴム）２４を介在させ、熱伝導を改善している。な
お、図８では図６及び図７で説明したサブボード部分は
省略している。
の形態の電子回路パッケージの一部を示す図である。一
般にモジュールケース１４はセラミックス等で形成され
るため裏面に凹凸が存在し、またマザーボード２０上の
メタル部２１にも凹凸が存在するので、両者間の熱伝達
が充分でない場合がある。そこで、この実施の形態で
は、モジュールケース１４とメタル部２１の間に、熱伝
導が良好で且つ密着性の良好な材質として導熱性ラバー
（ゴム）２４を介在させ、熱伝導を改善している。な
お、図８では図６及び図７で説明したサブボード部分は
省略している。
【００１６】
【発明の効果】以上から本発明によれば、放熱のための
フインを使用せず、マザーボード内層のグランド又は電
源層へ熱を伝達すので、全体を小型／薄型にでき、経済
的に有利な電子回路パッケージを実現することができる
という利点があることに加え、サブボードを設けたの
で、マザーボードの配線密度を高めることがでないと
き、有効となる。
フインを使用せず、マザーボード内層のグランド又は電
源層へ熱を伝達すので、全体を小型／薄型にでき、経済
的に有利な電子回路パッケージを実現することができる
という利点があることに加え、サブボードを設けたの
で、マザーボードの配線密度を高めることがでないと
き、有効となる。
【図１】 本発明の参考例の電子回路パッケージの全体
の斜視図である。
の斜視図である。
【図２】 同電子回路パッケージのキャップを外したモ
ジュールの斜視図である。
ジュールの斜視図である。
【図３】 同電子回路パッケージのモジュールの断面図
である。
である。
【図４】 同電子回路パッケージのマザーボードの一部
の斜視図である。
の斜視図である。
【図５】 同電子回路パッケージのマザーボードとモジ
ュールの一部の断面図である。
ュールの一部の断面図である。
【図６】 第１の実施の形態の電子回路パッケージの全
体の斜視図である。
体の斜視図である。
【図７】 同電子回路パッケージの断面図である。
【図８】 第２の実施の形態の電子回路パッケージのマ
ザーボードとモジュールの一部の断面図である。
ザーボードとモジュールの一部の断面図である。
【図９】 従来の電子回路パッケージの全体の斜視図で
ある。
ある。
【図１０】 同電子回路パッケージの放熱フインを付け
たモジュールの斜視図である。
たモジュールの斜視図である。
【図１１】 同電子回路パッケージの放熱フインを付け
たモジュールの断面図である。
たモジュールの断面図である。
１０：モジュール、１１：チップ（半導体集積回路素
子）、１２：ボンディング、１３：配線坂、１４：モジ
ュールケース、１５：キャップ、１６：リードピン、２
０：マザーボード、２１：メタル部、２２：グランド又
は電源層、２３：スルーホール、２４：導熱性ラバー、
３０：サブボード、３１：スペーサ、３２：ネジ、３
３：チップ、５０：モジュール、５１：放熱フイン、５
２：チップ、５３：ボンディングワイヤ、５４：配線
板、５５：モジュールケース、５６：キャップ、５７：
リードピン、６０：マザーボード。
子）、１２：ボンディング、１３：配線坂、１４：モジ
ュールケース、１５：キャップ、１６：リードピン、２
０：マザーボード、２１：メタル部、２２：グランド又
は電源層、２３：スルーホール、２４：導熱性ラバー、
３０：サブボード、３１：スペーサ、３２：ネジ、３
３：チップ、５０：モジュール、５１：放熱フイン、５
２：チップ、５３：ボンディングワイヤ、５４：配線
板、５５：モジュールケース、５６：キャップ、５７：
リードピン、６０：マザーボード。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 海津 勝美
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(72)発明者 原田 昭男
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(72)発明者 藤原 雄彦
東京都港区虎ノ門１丁目７番12号 沖電
気工業株式会社内
(72)発明者 中村 人也
東京都港区虎ノ門１丁目７番12号 沖電
気工業株式会社内
(56)参考文献 特開 平５−198696（ＪＰ，Ａ)
特開 平８−23149（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 25/00 - 25/18
Claims (2)
- 【請求項１】１又は２以上の半導体集積回路素子を搭載
したモジュールをマザーボード上に１又は２以上搭載し
てなる電子回路パッケージにおいて、前記モジュールの電気接続用として、サブボードを前記
モジュールの前記マザーボードと反対側に設け、 前記マザーボード上における前記モジュールの搭載位置
にメタル部を形成し、該メタル部と前記マザーボード内
層のグランド又は電源層をスルーホールにて接続したこ
とを特徴とする電子回路パッケージ。 - 【請求項２】前記モジュールと前記メタル部との間に、
熱伝達が良好で且つ密着度が良好な材質を介在させたこ
とを特徴とする請求項１に記載の電子回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20389497A JP3460930B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20389497A JP3460930B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140742A JPH1140742A (ja) | 1999-02-12 |
| JP3460930B2 true JP3460930B2 (ja) | 2003-10-27 |
Family
ID=16481486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20389497A Expired - Fee Related JP3460930B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3460930B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001118629A (ja) * | 1999-10-18 | 2001-04-27 | Jst Mfg Co Ltd | コネクタ及びコネクタに装着された電子モジュールの冷却方法 |
| US6696643B2 (en) | 2000-08-01 | 2004-02-24 | Mitsubishi Denki Kabushiki Kaisha | Electronic apparatus |
-
1997
- 1997-07-15 JP JP20389497A patent/JP3460930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1140742A (ja) | 1999-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030729 |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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