WO2010044315A1 - 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置 - Google Patents

貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置 Download PDF

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substrate
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前川　慎志
美雪 鈴木
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大日本印刷株式会社
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Definitions

  • the present invention relates to a through electrode substrate provided with a through electrode penetrating the front and back of the substrate, a manufacturing method thereof, and a semiconductor device using the through electrode substrate.
  • a semiconductor device refers to all devices that can function using semiconductor characteristics, and a semiconductor integrated circuit and an electronic device are included in the scope of the semiconductor device.
  • Patent Document 1 a through electrode substrate having a conductive portion that conducts the front and back of the substrate as an interposer between LSI chips has been proposed (Patent Document 1).
  • the through electrode substrate is formed by filling a through hole provided in the substrate with a conductive material (Cu) by electrolytic plating.
  • the through electrode substrate When the through electrode substrate is used for connection between a plurality of LSI chips or between an LSI chip and a MEMS device, it is possible to reliably ensure conductivity at a conduction portion formed by electrolytic plating, and the resistance value is Improvements in electrical properties such as low properties are required.
  • Patent Document 2 discloses a technique for reducing voids in the through electrode manufacturing process.
  • Patent Document 2 an approach to ensuring the conductivity of the conductive portion is studied, but the electrical characteristics in the conductive portion are not studied.
  • the present invention has been made in view of the above-described problems, and it is an object of the present invention to provide a through electrode substrate having improved electrical characteristics in a conducting portion that conducts the front and back of the substrate, and a semiconductor device using the same.
  • a substrate having a through-hole penetrating the front and back, and a conductive portion filled in the through-hole and including a metal material, the conductive portion is an area-weighted average crystal grain
  • a through electrode substrate including at least a metal material having a diameter of 13 ⁇ m or more.
  • the conducting part preferably includes at least a metal material having a crystal grain size of 29 ⁇ m or more.
  • One end of the conducting part preferably includes a metal material having an area-weighted average crystal grain size of less than 13 ⁇ m, and the other end of the conducting part preferably includes at least a metal material having an area-weighted average crystal grain size of 13 ⁇ m or more. .
  • the substrate may be made of silicon, and the conductive portion may be formed on at least an insulating layer provided on the substrate side.
  • the opening diameter of the through hole is preferably 10 ⁇ m to 100 ⁇ m, and the thickness of the substrate is preferably 20 to 100 ⁇ m.
  • the opening diameter of the through hole is preferably 10 ⁇ m to 100 ⁇ m, and the thickness of the substrate is preferably 300 to 800 ⁇ m.
  • a plurality of the through electrode substrates may be stacked.
  • a semiconductor device may be configured by including at least one semiconductor chip provided with a connection terminal portion and connecting the connection terminal portion and a conduction portion of the through electrode substrate.
  • a through hole penetrating front and back is formed in the substrate, an insulating film is formed on a surface of the substrate and the through hole, and at least one surface of the substrate and / or the through hole is formed.
  • a method of manufacturing a through electrode substrate in which a metal material is filled in the through hole by an electrolytic plating method in which a seed film made of metal is formed in the hole and a pulse voltage is supplied to the seed film.
  • the electrolytic plating method may be performed by periodically applying a positive voltage and a negative voltage to the seed film.
  • the through hole After forming a metal material in the through hole by an electrolytic plating method for supplying a first time direct current to the seed film, the through hole is formed by an electrolytic plating method for supplying a second time pulse current to the seed film.
  • the inside may be filled with a metal material.
  • the current density of the pulse current may be increased stepwise to fill the through hole with the metal material.
  • substrate which improved the electrical property in the conduction
  • FIG. 3 is an area-weighted crystal grain size distribution diagram of the metal material of the conductive portion 106 of the through electrode substrate 100 of the present invention according to Example 1.
  • FIG. 6 is an area weighted crystal grain size distribution diagram of a metal material of a conductive portion of a through electrode substrate according to Comparative Example 1.
  • FIG. 6 is an area weighted crystal grain size distribution diagram of a metal material of a conductive portion of a through electrode substrate according to Comparative Example 2.
  • FIG. FIG. 3 is an area weighted crystal grain size distribution diagram of a metal material in a direct current region 106b of a conduction part 106 of a through electrode substrate 100 of the present invention according to Example 1.
  • 3 is an area weighted crystal grain size distribution diagram of a metal material in a DC-pulse switching region 106c of a conduction part 106 of a through electrode substrate 100 of the present invention according to Example 1.
  • FIG. 3 is an area weighted crystal grain size distribution diagram of a metal material in a current initial region 106e of a conducting portion 106 of a through electrode substrate 100 of the present invention according to Example 1;
  • FIG. 3 is an area weighted crystal grain size distribution diagram of a metal material in a pulse current late region 106d of a conduction part 106 of a through electrode substrate 100 of the present invention according to Example 1;
  • It is a schematic diagram which shows the growth rate dispersion
  • FIG. 4 is a cross-sectional view for explaining a semiconductor device in which LSI chips are stacked on a through electrode substrate 100 according to the present invention and a stacked through electrode substrate 300 in which the through electrode substrate 100 according to the present invention is stacked. It is a figure which shows an example of the acceleration process circuit which processes the displacement signal of the acceleration detected by a physical quantity sensor. It is a figure which shows an example of the mobile terminal which mounted the sensor module.
  • the through electrode substrate of the present invention can be implemented in many different modes, and is not construed as being limited to the description of the embodiments and examples shown below. Note that in the drawings referred to in this embodiment mode and examples, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
  • FIG. 1 is a cross-sectional view of a through electrode substrate 100 of the present invention according to this embodiment.
  • the through electrode substrate 100 of the present invention according to this embodiment includes a through hole 104 penetrating the front and back of the substrate 102 serving as a core.
  • a conduction portion 106 is formed inside the through hole 104.
  • the substrate 102 is made of a semiconductor material such as silicon, and a through hole 104 is formed by a method such as etching, laser, or sandblasting, which will be described later.
  • the thickness of the substrate 102 is, for example, 10 to 800 ⁇ m, but is not limited thereto. In FIG.
  • a substrate having a thickness in the range of 300 to 800 ⁇ m or 20 to 100 ⁇ m may be appropriately selected according to the application.
  • an insulating film 108 for ensuring electrical insulation is provided on the inner wall of the through hole 104 and the surface of the substrate 102.
  • the insulating film 108 is made of, for example, SiO 2 and is formed by a thermal oxidation method, a CVD method, or the like.
  • the thickness of the insulating film 108 is about 0.1 to 2 ⁇ m, and the thickness is not particularly limited as long as sufficient insulation can be ensured.
  • the opening diameter of the through hole 104 is about 10 to 100 ⁇ m.
  • the opening diameter of the through hole 104 is not limited to this, and can be set as appropriate according to the use of the through electrode substrate 100 and the like.
  • the conductive portion 106 is a wiring that provides conduction between the front and back of the through electrode substrate 100 and is filled with a conductive material including a metal material.
  • the conductive portion 106 is filled with a metal material by electrolytic plating as will be described later.
  • a metal material used for the conductive portion 106 for example, copper can be used.
  • the metal material of the conductive portion 106 includes crystal grains having an area-weighted average crystal grain size of 13 ⁇ m or more, as will be described later. Further, in the through electrode substrate 100 of the present invention according to this embodiment, the metal material of the conductive portion 106 includes crystal grains having a maximum crystal grain size of 29 ⁇ m or more, as will be described later. In the through electrode substrate 100 of the present invention according to this embodiment, the electrical characteristics at the conductive portion 106 can be improved by the above configuration.
  • a substrate 102 made of silicon is prepared.
  • the thickness of the substrate 102 is not particularly limited, but is 300 to 800 ⁇ m.
  • a mask (not shown) selected from a resist, a silicon oxide film, a silicon nitride film, a metal, or the like is formed on one surface side of the substrate 102, and then the substrate 102 is etched in the thickness direction through the mask and penetrated. Hole 104 is formed.
  • an etching method an RIE method, a DRIE method, or the like can be used.
  • the through-holes 104 penetrating the front and back of the substrate 102 may be formed only by etching, or the through-holes 104 are formed by forming a bottomed hole in the substrate 102 and then polishing and opening with a back grind. May be.
  • the thickness of the substrate 102 may be reduced to 300 ⁇ m or less by polishing.
  • the insulating film 108 is formed on the surface of the substrate 102.
  • the insulating film 108 is a silicon oxide film and is formed by a thermal oxidation method or a CVD method.
  • a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, a stacked film thereof, or the like may be used.
  • a seed layer 110 is formed on at least one surface of the substrate 102.
  • the seed layer 110 is composed of a Ti layer on the substrate 102 side, a Cu layer (hereinafter referred to as Cu / Ti layer), a Cu layer / TiN layer, or a Cu / Cr layer thereon.
  • a Cu / Cr layer is used for the seed layer 110.
  • a method for forming the seed layer 110 can be appropriately selected from PVD, sputtering, and the like.
  • the metal material used for the seed layer 110 can be appropriately selected depending on the metal material of the conductive portion 106.
  • the seed layer 110 becomes a seed part and a power feeding part for forming the conductive part 106 by electrolytic plating.
  • FIG. 2D Formation of conductive portion 106 (FIG. 2D) Electric power is supplied to the seed layer 110 using an electrolytic plating method, and the through hole 104 is filled with a metal material.
  • copper (Cu) is used as the metal material that fills the through hole 104.
  • the through hole 104 is filled with a metal material by an electrolytic plating method that supplies current to the seed layer 110 in a pulsed manner.
  • the pulse current supply method shown in FIG. 4 is a method of supplying a pulse current that does not reverse the polarity to the seed layer 110.
  • the pulse current supply method shown in FIG. 5 is a method in which a pulse current whose polarity is periodically reversed is applied to the seed layer 110.
  • the plating method by supplying a pulse current shown in FIG. 5 is called a PRC (Periodical Reversed Current) method.
  • PRC Physical Reversed Current
  • the current flowing through the seed layer 110 is constant. Forward (the state where the plating side, ie, the seed layer 110 side has a negative potential (a state where a positive current flows)) and reverse (the state where the plating side, ie, the seed layer 110 side becomes a positive potential)
  • This is one of the plating methods performed by switching the flowing state
  • the applied voltage, supply current, current density, and pulse switching time duty ratio
  • the applied voltage, current density, and pulse switching time may be changed during the electrolytic plating.
  • the current flowing through the seed layer 110 by supplying a pulse current flows from 0.5 A to 1.5 A when a positive voltage is applied, and from ⁇ 6 A to ⁇ 2 A when a negative voltage is applied.
  • the current may flow.
  • a lid is formed on the bottom of the through hole 104 on the surface where the seed layer 110 is formed by an electrolytic plating method in which a constant direct current is supplied to the seed layer 110.
  • a metal layer may be formed.
  • a metal material to fill the through hole 104 other than Cu, gold (Au), rhodium (Rh), silver (Ag), platinum (Pt), tin (Sn), aluminum (Al), nickel (Ni), A material selected and combined from metals such as chromium (Cr) and alloys thereof can be used.
  • a lid-like metal layer When a lid-like metal layer is formed by supplying a direct current, the current density is reduced for a certain period of time in the initial stage of switching to a pulse current, and gradually (for example, stepwise with respect to the elapsed time or A method of increasing the current density proportionally) is preferred.
  • a direct current When a direct current is supplied to form a lid-like metal layer, the growth of the metal layer tends to be faster at the portion in contact with the through hole 104. Therefore, the lid-like metal layer has a shape that is recessed toward the center.
  • supplying a pulse current having a small current density for a certain period of time at the initial stage of switching to the pulse current it is considered that the growth of the metal layer that flattens the recess occurs.
  • a through electrode excellent in electrical characteristics can be obtained, and the productivity of the through electrode substrate can be improved.
  • the depth of the through hole is relatively shallow (for example, about 20 ⁇ m to 100 ⁇ m) or the thickness is 20 to 100 ⁇ m. It is often used when it is desired to obtain a through electrode substrate having a thin thickness.
  • a mask (not shown) selected from a resist, a silicon oxide film, a silicon nitride film, a metal, and the like is formed on one surface side of the substrate 102, and then the substrate 102 is etched in the thickness direction through the mask. A bottomed hole 112 that does not penetrate 102 is formed.
  • an etching method an RIE method, a DRIE method, or the like can be used.
  • a seed layer 114 is formed on the surface of the substrate 102 over which the insulating film 108 is formed.
  • the seed layer 114 is also formed inside the hole 112 as shown in FIG.
  • the seed layer 114 is formed of a Cu layer / Ti layer or the like, similar to the seed layer 110 described above.
  • the seed layer 114 serves as a seed portion and a power feeding portion for forming the conductive portion 106 by electrolytic plating.
  • the seed layer 114 is formed by MOCVD, sputtering, vapor deposition, or the like.
  • Formation of conductive portion 106 Power is supplied to the seed layer 114 using an electrolytic plating method, and the hole 112 is filled with a metal material. Also in the through electrode substrate manufacturing method 2 of the present embodiment, as in the through electrode substrate manufacturing method 1, as shown in FIG. 4 or FIG. 5, by an electroplating method for supplying current to the seed layer 110 in a pulsed manner, The through hole 112 is filled with a metal material. Before supplying the pulse current, a constant direct current may be supplied to the seed layer 110 as shown in FIG. In the present embodiment, copper (Cu) is used as the metal material filling the holes 112.
  • a metal material filled in the through hole 104 in addition to copper, gold (Au), rhodium (Rh), silver (Ag), platinum (Pt), tin (Sn), aluminum (Al), nickel (Ni), A material selected and combined from metals such as chromium (Cr) and alloys thereof can be used.
  • Example 1 Hereinafter, examples of the through electrode substrate 100 of the present invention will be described.
  • a resist is applied to one surface side of the substrate 102, exposed, and developed to form a mask (not shown).
  • the substrate 102 is etched in the thickness direction through the mask by the DRIE method to form a bottomed hole 112 having a thickness of 430 ⁇ m (FIG. 2A).
  • the substrate 102 is polished to a thickness of 400 ⁇ m by back grinding.
  • a thermal oxide film having a thickness of 1 ⁇ m is formed on the surface of the substrate 102 by thermal oxidation. Thereafter, a silicon nitride film having a thickness of 200 nm is formed by LPCVD. These thermal oxide film and silicon nitride film form the insulating film 108 (FIG. 2B).
  • a seed layer 110 is formed by sequentially depositing Cr having a thickness of 30 nm and Cu having a thickness of 200 nm on one surface of the substrate 102 (FIG. 2C).
  • Example 1 a direct current having a current of 1.54 A and a current density of 1 A / dm 2 was supplied, and then power was supplied to the seed layer 110 using an electrolytic plating method by applying a pulse voltage shown in FIG.
  • the hole 104 is filled with Cu (FIG. 2D).
  • the pulse switching time was such that a positive current was supplied for 80 msec and a negative current was supplied for 2 msec.
  • FIG. 7 is a diagram illustrating the configuration of the EBSD device.
  • FIG. 8 is a diagram for explaining the concept of sample measurement measured by an EBSD device. In measuring the crystal grain size of the conducting portion 106 according to the present embodiment, adjustment is made so that the electron beam 212 is irradiated to the cross-sectional portion of the penetrating portion 106.
  • the EBSD device 200 is a technique in which a dedicated detector 204 is provided in a scanning electron microscope (SEM) 202 and a crystal orientation is analyzed from backscattered electrons of primary electrons. Specifically, when an electron beam 212 emitted from the electron gun 210 is incident (irradiated) on the sample 208 having a crystal structure placed on the sample stage 206 in the sample chamber 205 through the mirror body 214, the sample is irradiated. Inelastic scattering occurs at 208 and backscattered electrons 216 are generated. Among them, a linear pattern (generally called a Kikuchi image) peculiar to the crystal orientation by Bragg diffraction is also observed in the sample 208. The backscattered electrons 216 are detected by the detector 204 of the SEM 202 through the screen 218. Then, the crystal grain size of the sample 208 can be obtained by analyzing the detected Kikuchi image.
  • SEM scanning electron microscope
  • the crystal grain size measurement is repeated while moving the position of the electron beam irradiated to the sample 208 (mapping measurement), whereby the crystal grain size of the planar sample 208 is changed. Information can be obtained.
  • the area (A) of the crystal grains is calculated by multiplying the number (N) of crystal grains by the area of the measurement point determined by the measurement step size (s).
  • the measurement point is expressed as a hexagon, and the area (A) of the crystal grains can be expressed by the following formula (1).
  • the crystal grain size (D) is calculated as the diameter of a circle having an area equal to the crystal grain area (A).
  • the crystal grain size (D) can be expressed by the following formula (2).
  • Crystal grain size refers to the value measured as described above. In the measurement of the crystal grain size, it is assumed that the edge grain is included.
  • FIG. 10 is an area-weighted crystal grain size distribution diagram of a metal material crystal constituting the conductive portion 106 of the through electrode substrate 100 of the present invention according to the first embodiment.
  • the maximum value and the average value of the crystal grain sizes constituting the conducting portion 106 can be calculated by a histogram with the crystal grain size (D) on the horizontal axis and the area ratio (Rs) on the vertical axis.
  • the area ratio Rs (ratio including crystal grain size (area weighting)) can be expressed by the following formula (3) using the area (Sm) of the measurement region.
  • the horizontal axis of the histogram shown in FIG. 10 indicates the value (D) of the crystal grain size
  • the vertical axis (area fraction) indicates the ratio including the crystal grains of that value by area weighting. For example, 0.15 on the vertical axis in FIG. 10 means a ratio of 15%.
  • an average crystal grain size (Ds) weighted by area is determined.
  • the crystal grain size is a value including the crystal grain (Grain) included in the edge (Edge) of the measurement region.
  • the analysis result includes an error, the rounded down numerical value is used without considering the decimal point.
  • the measurement conditions are as follows. Used analyzer SEM JSM JSM-7000 FEBSD TSL OIM Software Ver. 4.6 Observation condition EBSD measurement Acceleration voltage 25kV Sample tilt angle 70 ° Measurement step 0.3 ⁇ m
  • the maximum particle size of the metal material of the conductive portion 106 of the through electrode substrate 100 of the present invention according to Example 1 was 29 ⁇ m, and the average particle size (area weighting) was 13 ⁇ m.
  • the resistance value of the conductive portion 106 of the through electrode substrate 100 of the present invention according to Example 1 was 3.15 ⁇ 10 ⁇ 4 ⁇ . It was confirmed that it has characteristics and superiority.
  • Example 1 Since the process up to filling the metal material into the through hole in Comparative Example 1 is the same as in Example 1, the diameter and length of the through part 106 in Example 1 (that is, the thickness of the substrate) And the diameter and length of the penetrating portion in the comparative example 1 (that is, the thickness of the substrate) are the same.))
  • the area-weighted crystal grain size of the metal material constituting the conducting portion of the penetrating electrode substrate A distribution chart is shown in FIG.
  • the maximum particle size of the metal material constituting the conductive portion of the through electrode substrate according to Comparative Example 1 was 10 ⁇ m, and the average particle size (area weighting) was 2 ⁇ m. Since the resistance value of the conductive portion 106 of the through electrode substrate according to Comparative Example 1 was 7.25 ⁇ 10 ⁇ 3 ⁇ , it can be seen that the electrical characteristics of the conductive portion are inferior to those of Example 1.
  • the resistance of the conductive portion 106 of the through electrode substrate 100 of the present invention according to Example 1 was reduced to 1/23 as compared with the resistance of the conductive portion of Comparative Example 1.
  • FIG. 12 shows an area weighted crystal grain size distribution diagram of the metal material crystal constituting the conductive portion of the through electrode substrate according to Comparative Example 2.
  • the maximum particle size of the metal material constituting the conducting portion of the through electrode substrate according to Comparative Example 2 was 11 ⁇ m, and the average particle size (area weighting) was 2 ⁇ m.
  • unnecessary portions of the seed layer 114 and the conductive portion 106 were removed and the side where the hole 112 was formed, as shown in FIG.
  • the surface of the opposite substrate 102 was polished until the surface of the conductive portion 106 was exposed. Since the resistance value of the conductive portion 106 of the through electrode substrate according to Comparative Example 2 was 1.08 ⁇ 10 ⁇ 3 ⁇ , it can be seen that the electrical characteristics of the conductive portion are inferior to those of Example 1.
  • Example 1 Comparative Example 1
  • Comparative Example 2 Comparative Example 2
  • Example 1 the metal filling start side of the conductive portion 106 in which a lid-like metal layer was formed by supplying a direct current and the metal filling end side filled with a metal material by supplying a pulse current The crystal grain size was measured and compared.
  • FIG. 9 is a diagram showing a region where the crystal grain size of the metal material filled in the conductive portion 106 is measured.
  • the measurement areas are a DC current area 106b, a DC-pulse switching area 106c, and a pulse current late area 106d from the plating start side.
  • the direct current region 106b the filling speed of the portion in contact with the substrate 102 tends to be high, and at the boundary of switching from the direct current to the pulse current, the filling state of the crystal of the metal material such that the central portion of the conducting portion 106 is depressed. It becomes.
  • the area-weighted average particle diameter was 1.92 ⁇ m.
  • the area-weighted average particle size was 4.82 ⁇ m.
  • the area-weighted average particle size is 5.84 ⁇ m, and the average particle size is significantly higher than that in the DC current region. You can see that it is getting bigger.
  • the pulse current late region 106d as shown in FIG. 16, the area-weighted average particle diameter was 23.58 ⁇ m, and crystals having a particle diameter of 50 ⁇ m or more were also generated.
  • Comparative Examples 1 and 2 described above will be described.
  • Comparative Example 1 The process before filling the through hole with the metal material is the same as that of the first embodiment.
  • the thickness of the substrate 102 before forming the thermal oxide film was 400 ⁇ m.
  • the direct current shown in FIG. 6 is supplied to the seed layer using an electrolytic plating method, and the conductive portion is filled with a metal material.
  • the current at this time was 1.54 A (current density 1 A / dm 2 ).
  • Subsequent steps were the same as in Example 1.
  • Comparative Example 2 Regarding the process before filling the through hole with the metal material, refer to 2-2.
  • a direct current shown in FIG. 6 is supplied to the seed layer using an electrolytic plating method, and a conductive material is filled with a metal material.
  • the current at this time was 1.54 A (current density 1 A / dm 2 ).
  • Subsequent steps were the same as in Example 1.
  • the thickness of the substrate 102 before forming the thermal oxide film was 70 ⁇ m.
  • Example 1 and Comparative Example 1 uses an electrolytic plating method, and as shown in FIG. 17, the growth rate of filling plating is different for each conductive portion of the through electrode substrate.
  • the electrolytic plating method as shown in FIG. 17A, a lid plating 107 made of a metal material is formed on the seed 110 side of the through-hole 104, and subsequently, the metal material is filled as shown in FIG. 17B.
  • “cover plating” means that in the initial stage of electrolytic plating, a metal material is deposited on the surface of the seed layer, and the metal material is concentrated in the opening of the through hole having a high electrolytic density. The metal layer formed so that the opening part of this may be obstruct
  • a metal layer grows from the lid plating 107 to above the through-hole 104 by electrolytic plating. At this time, the growth rate of the metal layer differs for each through hole 104.
  • the filling of the metal material by the electrolytic plating method is performed while measuring the level difference between the insulating film 108 and the plating filled in the through hole 104, and the metal layer in the through hole 104 with the slowest growth as shown in FIG.
  • the step between the upper surface of the substrate 102 and the surface of the insulating film 108 of the substrate 102 disappears, the process ends.
  • the through electrode substrate in which all the through holes 104 are filled with the metal layer as shown in FIG. 17 (d)
  • the thickness d of the metal layer that protrudes from the through electrode substrate and grows is measured for several conductive portions. Compared.
  • Example 1 the film thickness d was measured for the conductive portions at the nine measurement points (A to I) shown in FIG.
  • measurement was performed on three substrates, and in Comparative Example 1, measurement was performed using four substrates.
  • the measurement results are shown in Table 2.
  • the film thickness variation is represented by ⁇ (Max-Min) / ave / 2 ⁇ 100 ⁇ , where ave is the average film thickness, Max is the maximum film thickness, and Min is the minimum value.
  • ave is the average film thickness
  • Max is the maximum film thickness
  • Min is the minimum value.
  • Table 2 in Example 1, the variation in film thickness is as small as about 10% even when the variation between the substrates is seen, whereas in Comparative Example 1, the variation in film thickness is 50% or more and 70%. Some substrates showed a large variation of nearly%.
  • the growth of the metal layer by supplying the pulse current of Example 1 has an excellent effect that it can realize uniform growth with less variation compared to the growth of the metal layer by supplying the direct current of Comparative Example 1. Play.
  • FIG. 19A shows a semiconductor device according to this embodiment in which three through electrode substrates 100 according to the present invention according to the first embodiment are stacked.
  • a semiconductor element such as a DRAM is formed on the through electrode substrate 100.
  • the three through electrode substrates 100 are stacked and connected to each other through bumps 302.
  • the through electrode substrate 100 plays a role as an interposer for electrically connecting the DRAMs formed therein.
  • the through electrode substrate 100 laminated in three layers is connected to the LSI substrate 304 via the bumps 302. Note that the number of through electrode substrates 100 to be stacked is not limited to three layers.
  • a metal such as In (indium), Cu, or Au can be used for the bump 304.
  • a resin such as polyimide or BCB (benzocyclobutene) may be mainly used for application and baking to bond them. Moreover, you may use an epoxy resin for joining of the penetration electrode substrates 100. Further, for the bonding between the through electrode substrates 100, bonding by plasma activation, eutectic bonding, or the like may be used.
  • the resistance of the conductive portion 106 (through hole) of the through electrode substrate 100 of the present invention is Ri, and the through electrode substrate 100 of the present invention is stacked and connected.
  • the resistance of the entire conductive portion 106 (through hole) connected in series is N ⁇ Ri, and the resistance of the conductive portion 106 (through hole) can be reduced.
  • FIG. 19B shows an example of a semiconductor device having a through electrode substrate 100 on which LSI chips (semiconductor chips) 306-1 and 306-2 such as a MEMS device, a CPU, and a memory are mounted.
  • the electrode pads 308-1 and 308-2 which are connection terminals of the LSI chips 306-1 and 306-2, are electrically connected to the conductive portion 106 of the through electrode substrate 100 via the bumps 304, respectively.
  • the through electrode substrate 100 on which the LSI chips 306-1 and 306-2 are mounted is mounted on the LSI substrate 306, and the LSI substrate 306 and the LSI chip 306-1 are connected by wire bonding.
  • the through electrode substrate 100 according to the first embodiment of the present invention can be used as an interposer for three-dimensionally mounting a plurality of LSI chips.
  • the through electrode substrate 100 of the present invention has a small resistance value of the conductive portion 106 and an improved electrical characteristic.
  • the amount of heat generated in the conductive portion 106 can be reduced. Thereby, a semiconductor device in which the through electrode substrate 100 is mounted at a high density can be realized.
  • FIG. 20 is a diagram showing a circuit configuration of an acceleration processing circuit 400 that processes an acceleration displacement signal detected by the physical quantity sensor 302-1.
  • the physical quantity sensor is a piezoresistive acceleration sensor.
  • the acceleration processing circuit 400 includes an amplifier circuit 401, sample and hold circuits (S / H) 402 to 404, an output resistor Rout, and capacitors Cx, Cy, Cz.
  • the X-axis output, Y-axis output, and Z-axis output in the figure are displacement signals in the X-axis direction, Y-axis direction, and Z-axis direction that are output from the physical quantity sensor 302-1 according to the applied acceleration. is there.
  • the output resistor Rout and the capacitors Cx, Cy, Cz function as a low-pass filter that allows a frequency component corresponding to the acceleration signal to pass.
  • the amplification circuit 401 amplifies each displacement signal (capacitance change) in the X-axis direction, the Y-axis direction, and the Z-axis direction output from the physical quantity sensor 302-1 in accordance with the applied acceleration at a predetermined amplification factor. Are output to the sample and hold circuits 402 to 404, respectively.
  • the sample hold circuit 402 samples / holds the X axis direction displacement signal amplified by the amplifier circuit 401 at a predetermined timing, and outputs an X direction acceleration detection signal Xout via the output resistor Rout and the capacitor Cx.
  • the sample hold circuit 403 samples / holds the Y-axis direction displacement signal amplified by the amplifier circuit 401 at a predetermined timing, and outputs a Y-direction acceleration detection signal Yout through the output resistor Rout and the capacitor Cy.
  • the sample hold circuit 404 samples / holds the Z-axis direction displacement signal amplified by the amplifier circuit 401 at a predetermined timing, and outputs an acceleration detection signal Zout in the Z direction via the output resistor Rout and the capacitor Cz.
  • FIG. 21 shows an example of a portable information terminal 500 which is an example of a semiconductor device on which the through electrode substrate 100 of the present invention on which the physical quantity sensor 302-1 and the processing circuit 400 are mounted or the stacked through electrode substrate 300 of the present invention is mounted.
  • the portable information terminal 500 includes a housing 501, a display unit 502, and a keyboard unit 503.
  • the sensor module is mounted inside the keyboard unit 502.
  • the portable information terminal 500 has a function of storing various programs therein and executing communication processing, information processing, and the like by the various programs.
  • the acceleration at the time of falling is detected by using the acceleration and angular velocity detected by the sensor module in which the physical quantity sensor 302-1 and the processing circuit 400 are mounted in the application program.
  • a function such as turning off the power can be added.
  • Electrode pads 100: Through-electrode substrate 102: Substrate 104: Through-hole 106: Conductive portion 106a: Center portion 106b: DC current region 106c: DC-pulse switching region 106d: Pulse current late region 106e: Pulse current initial region 107: Cover plating 108: Insulating film 110: Seed layer 302: Bumps 304, 306: LSI substrates 306-1 and 306-2: Chips 308-1 and 308-2: Electrode pads

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Abstract

基板の表裏を導通する導通部における電気特性を向上した貫通電極基板、及びそれを用いた半導体装置を提供するために、本発明の貫通電極基板１００は、表裏を貫通する貫通孔１０４を有する基板１０２と、貫通孔１０４内に充填される金属材料を含む導通部１０６と、を備え、導通部１０６は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を少なくとも含む。また、導通部１０６は、結晶粒径が２９μｍ以上の金属材料を含む。また、導通部の一端は、面積重み付けした平均結晶粒径が１３μｍより小さい金属材料を含み、導通部の他端は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を少なくとも含む。

Description

貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置
本発明は、基板の表裏を貫通する貫通電極を備えた貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置に関する。本明細書において、半導体装置とは、半導体特性を利用して機能し得る装置全般を指し、半導体集積回路、電子機器は半導体装置の範囲に含むものとする。
近年、電子機器の高密度、小型化が進み、ＬＳＩチップが半導体パッケージと同程度まで縮小化しており、ＬＳＩチップを２次元配置することのみによる高密度化は限界に達しつつある。そこで実装密度を上げるためにＬＳＩチップを分け、それらを３次元に積層する必要がある。また、ＬＳＩチップを積層した半導体パッケージ全体を高速動作させるために積層回路同士を近づけ、積層回路間の配線距離を短くする必要がある。
そこで、上記の要求に応えるべく、ＬＳＩチップ間のインターポーザとして基板の表裏を導通する導通部を備えた貫通電極基板が提案されている（特許文献１）。特許文献１によれば、貫通電極基板は、基板に設けられた貫通孔内部を電解めっきによって導電材（Ｃｕ）を充填することで形成される。
特開２００６－５４３０７号公報 特開２００６－１４７９７１号公報
貫通電極基板を複数のＬＳＩチップ間の接続あるいはＬＳＩチップとＭＥＭＳデバイスなどとの間の接続に用いる場合には、電解めっきで形成された導通部において確実に導通性が確保できること、そして抵抗値が低いこと等の電気特性の向上が求められる。
一方、貫通電極の製造工程において、ボイド（空隙）を低減する技術が特許文献２などに開示されている。しかしながら、特許文献２では、導通部の導通性確保に対するアプローチが検討されているが、導通部における電気特性に関して検討がなされていない。
そこで、本発明は上記の課題を鑑みてなされたものであり、基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びそれを用いた半導体装置を提供することにある。
本発明の一実施形態によると、表裏を貫通する貫通孔を有する基板と、前記貫通孔内に充填され、金属材料を含む導通部と、を備え、前記導通部は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を少なくとも含むことを特徴とする貫通電極基板が提供される。
前記導通部は、結晶粒径が２９μｍ以上の金属材料を少なくとも含むことが好ましい。
前記導通部の一端は、面積重み付けした平均結晶粒径が１３μｍより小さい金属材料を含み、前記導通部の他端は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を少
なくとも含むことが好ましい。
前記基板はシリコンからなり、前記導通部は、少なくとも前記基板側に設けた絶縁層上に形成されているようにしてもよい。
前記貫通孔の開口径は１０μｍ～１００μｍであり、かつ前記基板の厚みは２０～１００μｍであるのが好ましい。
前記貫通孔の開口径は１０μｍ～１００μｍであり、かつ前記基板の厚みは３００～８００μｍであるのが好ましい。
前記貫通電極基板を複数積層してもよい。
接続端子部を備えた半導体チップを少なくとも１つ含み、前記接続端子部と前記貫通電極基板の導通部とを接続して半導体装置を構成してもよい。
また、本発明の一実施形態によると、基板に表裏を貫通する貫通孔を形成し、前記基板及び前記貫通孔の表面に絶縁膜を形成し、前記基板の少なくとも一方の面及び／又は前記貫通孔に金属からなるシード膜を形成し、前記シード膜にパルス電圧を供給する電解めっき法により、前記貫通孔内に金属材料を充填する貫通電極基板の製造方法が提供される。
前記電解めっき法は、前記シード膜にプラス電圧とマイナス電圧を周期的に印加することによって行うようにしてもよい。
前記シード膜に第１の時間直流電流を供給する電解めっき法により、前記貫通孔に金属材料を形成した後、前記シード膜に第２の時間パルス電流を供給する電解めっき法により、前記貫通孔内に金属材料を充填するようにしてもよい。
前記シード膜にパルス電流を供給する前記電解めっき法は、前記パルス電流の電流密度を段階的に上昇させて前記貫通孔内に前記金属材料を充填するようにしてもよい。
本発明よれば、基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びその製造方法並びにそれを用いた半導体装置を提供することができる。
一実施形態に係る本発明の貫通電極基板１００の断面図である。 一実施形態に係る本発明の貫通電極基板１００の製造工程を説明する図である。 一実施形態に係る本発明の貫通電極基板１００の製造工程を説明する図である。 一実施形態に係る本発明の貫通電極基板１００の貫通孔１０４に金属材料を充填するための電解めっきに用いるパルス電圧を説明する図である。 一実施形態に係る本発明の貫通電極基板１００の貫通孔１０４に金属材料を充填するための電解めっきに用いるパルス電圧を説明する図である。 一実施形態に係る本発明の貫通電極基板１００の貫通孔１０４に金属材料を充填するための電解めっきに用いる直流電圧を説明する図である。 ＥＢＳＤ装置の構成を説明する図である。 ＥＢＳＤにより測定する試料測定の概念を説明する図である。 一実施形態に係る本発明の貫通電極基板１００の導通部１０６金属材料の結晶粒径を測定した領域を示した図である。 実施例１に係る本発明の貫通電極基板１００の導通部１０６の金属材料の面積重み付けした結晶粒径分布図である。 比較例１に係る貫通電極基板の導通部の金属材料の面積重み付けした結晶粒径分布図である。 比較例２に係る貫通電極基板の導通部の金属材料の面積重み付けした結晶粒径分布図である。 実施例１に係る本発明の貫通電極基板１００の導通部１０６の直流電流領域１０６ｂにおける金属材料の面積重み付けした結晶粒径分布図である。 実施例１に係る本発明の貫通電極基板１００の導通部１０６の直流－パルス切替領域１０６ｃにおける金属材料の面積重み付けした結晶粒径分布図である。 実施例１に係る本発明の貫通電極基板１００の導通部１０６の電流初期領域１０６ｅにおける金属材料の面積重み付けした結晶粒径分布図である。 実施例１に係る本発明の貫通電極基板１００の導通部１０６のパルス電流後期領域１０６ｄにおける金属材料の面積重み付けした結晶粒径分布図である。 電解めっき法による充填めっきの成長速度ばらつき及び膜厚を示す模式図である。 一実施形態に係る本発明の貫通電極基板１００の貫通電極基板１００の導通部１０６のめっきの膜厚ｄの測定位置を示す模式図である。 本発明に係る貫通電極基板１００上にＬＳＩチップが積層された半導体装置及び本発明に係る貫通電極基板１００を積層した積層型貫通電極基板３００を説明するための断面図である。 物理量センサにより検出される加速度の変位信号を処理する加速度処理回路の一例を示す図である。 センサモジュールを実装したモバイル端末機の一例を示す図である。
以下、図面を参照して本発明に係る貫通電極基板及びその製造方法について説明する。但し、本発明の貫通電極基板は多くの異なる態様で実施することが可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１．貫通電極基板の構成）
図１は本実施形態に係る本発明の貫通電極基板１００の断面図である。本実施形態に係る本発明の貫通電極基板１００は、コアとなる基板１０２の表裏を貫通する貫通孔１０４を備えている。貫通孔１０４の内部には導通部１０６が形成されている。基板１０２はシリコンなどの半導体材料からなり、後述するがエッチング、レーザー、サンドブラスなどの方法により貫通孔１０４が形成されている。基板１０２の厚みは例えば１０～８００μｍであるが、これに限定されるものではない。なお、図１においては、説明の便宜上、貫通孔１０４を１つしか示していないが、基板１０２に複数の貫通孔１０４が形成され、それぞれの貫通孔１０４に導通部１０６が形成されるようにしてもよい。また、好ましくは、３００～８００μｍ、又は２０～１００μｍの範囲の厚さの基板を用途に合わせて適宜選択すればよい。
本実施形態において、貫通孔１０４の内壁及び基板１０２の表面には電気絶縁性確保のための絶縁膜１０８が設けられている。絶縁膜１０８は例えばＳｉＯ2からなり、熱酸化法
、ＣＶＤ法などにより形成される。絶縁膜１０８の厚みは０．１～２μｍ程度であり、十分な絶縁性が確保できればその厚みは特に限定されない。
本実施形態においては、貫通孔１０４の開口径は１０～１００μｍ程度である。なお、貫通孔１０４の開口径はこれに限定されるわけではなく、貫通電極基板１００の用途等に応じて適宜設定し得る。
本実施形態において、導通部１０６は貫通電極基板１００の表裏の導通をとる配線であり、金属材料を含む導電材料が充填されている。本実施形態においては、導通部１０６は、後述するように電解めっきにより金属材料が充填される。導通部１０６に用いる金属材料としては、例えば、銅を用いることができる。
本実施形態に係る本発明の貫通電極基板１００において、導通部１０６の金属材料は、後述するとおり、面積重み付けした平均結晶粒径が１３μｍ以上の結晶粒を含んでいる。また、本実施形態に係る本発明の貫通電極基板１００において、導通部１０６の金属材料は、後述するとおり、最大結晶粒径が２９μｍ以上の結晶粒を含んでいる。本実施形態に係る本発明の貫通電極基板１００において、上記構成により導通部１０６での電気特性を向上することができる。
（２．貫通電極基板１００の製造方法）
ここで、図２及び図３を参照して本実施形態に係る本発明の貫通電極基板１００の製造方法について説明する。
（２－１．貫通電極基板１００の製造方法１）
（１）基板１０２の準備及び貫通孔１０４の穿設（図２（Ａ））
本実施形態においては、シリコンからなる基板１０２を準備する。基板１０２の厚みは特に限定されないが、３００～８００μｍである。基板１０２の一方の面側にレジスト、シリコン酸化膜、シリコン窒化膜、金属などから選択されるマスク（図示せず）を形成した後、そのマスクを介して基板１０２を厚み方向にエッチングし、貫通孔１０４を形成する。エッチング方法としてはＲＩＥ法、ＤＲＩＥ法などを用いることができる。なお、基板１０２に対して表裏貫通する貫通孔１０４をエッチングのみで形成してもよいし、基板１０２に有底孔を形成した後バックグラインドにより研磨して開口させることによって貫通孔１０４を形成してもよい。研磨により、基板１０２の厚みを３００μｍ以下にしてもよい。
（２）絶縁膜１０８の形成（図２（Ｂ））
基板１０２の表面に絶縁膜１０８を形成する。本実施形態においては、絶縁膜１０８は酸化シリコン膜であり、熱酸化法あるいはＣＶＤ法により形成する。絶縁膜１０８には、酸化シリコン膜の他、窒化シリコン膜、窒化酸化シリコン膜、それらの積層膜などを用いてもよい。
（３）シード層の形成（図２（Ｃ））
基板１０２の少なくとも一方の面にシード層１１０を形成する。シード層１１０は基板１０２側にＴｉ層、その上にＣｕ層（以下、Ｃｕ／Ｔｉ層）、Ｃｕ層／ＴｉＮ層又はＣｕ／Ｃｒ層などにより構成される。本実施形態においては、シード層１１０にはＣｕ／Ｃｒ層を用いる。シード層１１０の成膜方法は、ＰＶＤ、スパッタ法などから適宜選択できる。シード層１１０に用いる金属材料は、導通部１０６の金属材料によって適宜選択することができる。シード層１１０は、電解メッキによって導通部１０６を形成するためのシード部及び給電部となる。
（４）導通部１０６の形成（図２（Ｄ））
電解めっき法を用いてシード層１１０に給電し、貫通孔１０４内に金属材料を充填していく。本実施形態においては、貫通孔１０４に充填する金属材料として、銅（Ｃｕ）を用い
る。本実施形態においては、図４又は図５に示すように、シード層１１０に電流をパルス状に供給する電解めっき法によって、貫通孔１０４内に金属材料を充填する。図４に示すパルス電流の供給方法は、極性を反転させないパルス電流をシード層１１０に供給する方法である。また、図５に示すパルス電流の供給方法は、周期的に極性を反転させたパルス電流をシード層１１０に印加する方法である。図５に示すパルス電流の供給によるめっき方法は、ＰＲＣ（Periodical Reversed Current）法と呼ばれ、シード層１１０にプラス
電圧とマイナス電圧を周期的に印加することによって、シード層１１０に流れる電流を一定の周期でフォワード（めっきされる側、即ちシード層１１０側がマイナス電位となる状態（正電流が流れる状態））とリバース（めっきされる側、即ちシード層１１０側がプラス電位となる状態（負電流が流れる状態））とを切り替えて行うめっき方法の一つであり、好ましいめっき方法の一つである。また、本実施形態のパルス電流による電解めっきにおいては、印加電圧、供給電流、電流密度、パルス切り替え時間（デューティー比）を適宜選択することができる。また、印加電圧、電流密度、パルス切り替え時間（デューティー比）を電解めっきの途中で変化させてもよい。パルス電流を供給することによってシード層１１０に流れる電流は、正電圧が印加されているときには０.５Ａ以上１.５Ａ以下の電流が流れ、負電圧が印加されているときには－６Ａ以上－２Ａ以下の電流が流れるようにしてもよい。
なお、パルス電流を供給する前に、図６に示すように、一定の直流電流をシード層１１０に供給する電解めっき法により、シード層１１０が形成されている面の貫通孔１０４の底部に蓋状の金属層を形成するようにしてもよい。貫通孔１０４に充填する金属材料としては、Ｃｕの他、金（Ａｕ）、ロジウム（Ｒｈ）、銀（Ａｇ）、白金（Ｐｔ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属及びこれらの合金などから選択され組み合わせた材料を用いることができる。
直流電流を供給して蓋状の金属層を形成した場合には、パルス電流に切り替えた初期段階には一定時間は電流密度を小さくし、徐々に（例えば、経過時間に対して段階的に又は比例的に）電流密度を大きくしていく方法が好ましい。直流電流を供給して蓋状の金属層を形成すると、金属層の成長は貫通孔１０４に接する部分において速くなる傾向にある。そのため、蓋状の金属層は中心部に向かって窪んだ形状となる。パルス電流に切り替えた初期段階に、小さな電流密度のパルス電流を一定時間供給することで、この窪部を平坦化するような金属層の成長が生じると考えられる。このような電解めっき法を用いることで、電気特性に優れた貫通電極を得られるとともに、貫通電極基板の製造性も向上する。
（５）不要な部分の除去（図２Ｅ）
シード層１１０及び導通部１０６の不要部をエッチングあるいはＣＭＰ（Chemical MechanicalPolishing：化学機械研磨）により除去することにより、導通部１０６を形成する
。以上のプロセスによって、本実施形態に係る本発明の貫通電極基板１００を得ることができる。
（２－２．貫通電極基板の製造方法２）
ここでは、本実施形態に係る本発明の貫通電極基板１００の製造方法の別の例について説明する。上述の貫通電極基板１００の製造方法１と同様の構成については、改めて説明しない場合がある。なお、ここで説明する本実施形態に係る本発明の貫通電極基板１００の製造方法２は、貫通孔の深さが比較的浅い場合（例えば、２０μｍ～１００μｍ程度）の又は厚さが２０～１００μｍ程度の薄い貫通電極基板を得たい場合によく用いられる。
（１）基板１０２の準備及び孔の形成（図３（Ａ））
基板１０２の一方の面側にレジスト、シリコン酸化膜、シリコン窒化膜、金属などから選択されるマスク（図示せず）を形成した後、そのマスクを介して基板１０２を厚み方向に
エッチングし、基板１０２を貫通しない有底孔１１２を形成する。エッチング方法としてはＲＩＥ法、ＤＲＩＥ法などを用いることができる。
（２）絶縁膜１０８の形成（図３（Ｂ））
基板１０２の表面に絶縁膜１０８を形成する。
（３）シード層の形成（図３（Ｃ））
絶縁膜１０８が形成されている基板１０２面にシード層１１４を形成する。このシード層１１４は、図３（Ｃ）に示すように、孔１１２の内部にも形成する。シード層１１４は、上述のシード層１１０と同様、Ｃｕ層／Ｔｉ層などにより構成される。シード層１１４は、シード層１１０と同様、電解メッキによって導通部１０６を形成するためのシード部及び給電部となる。シード層１１４は、ＭＯＣＶＤ法、スパッタ法又は蒸着法等によって形成される。
（４）導通部１０６の形成（図３（Ｄ））
電解めっき法を用いてシード層１１４に給電し、孔１１２内に金属材料を充填していく。本実施形態の貫通電極基板の製造方法２においても、貫通電極基板の製造方法１と同様、図４又は図５に示すように、シード層１１０に電流をパルス状に供給する電解めっき法によって、貫通孔１１２内に金属材料を充填する。なお、パルス電流を供給する前に、図６に示すように、一定の直流電流をシード層１１０に供給してもよい。本実施形態においては、孔１１２に充填する金属材料として、銅（Ｃｕ）を用いた。貫通孔１０４に充填する金属材料としては、銅の他、金（Ａｕ）、ロジウム（Ｒｈ）、銀（Ａｇ）、白金（Ｐｔ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属及びこれらの合金などから選択され組み合わせた材料を用いることができる。
（５）不要な部分の除去（図３（Ｅ））
シード層１１４及び導通部１０６の不要部をエッチングあるいはＣＭＰにより除去する。また、孔１１２が形成されている側と反対側の基板１０２面をバックグラインドによって導通部１０６の表面が露出するまで研磨することにより、導通部１０６を形成する。研磨により、基板１０２の厚さを薄くしてもよい。以上のプロセスによって、本実施形態に係る本発明の貫通電極基板１００を得ることができる。
（実施例１）
以下、本発明の貫通電極基板１００の実施例について説明する。厚さ６５０μｍの基板１０２を洗浄後、基板１０２の一方の面側にレジストを塗布し、露光、現像することにより、マスク（図示せず）を形成する。その後、そのマスクを介して基板１０２を厚み方向にＤＲＩＥ法によりエッチングし、４３０μｍの有底孔１１２を形成する（図２（Ａ））。レジストからなるマスクを除去した後、バックグラインドにより４００μｍの厚さとなるまで基板１０２を研磨する。
基板１０２を洗浄後、熱酸化法により基板１０２の表面に厚さ１μｍの熱酸化膜を形成する。その後、ＬＰＣＶＤ法により、厚さ２００ｎｍの窒化シリコン膜を形成する。これら熱酸化膜及び窒化シリコン膜が絶縁膜１０８を構成する（図２（Ｂ））。
基板１０２の一方の面に厚さ３０ｎｍのＣｒと厚さ２００ｎｍのＣｕを順に蒸着することによりシード層１１０を形成する（図２（Ｃ））。
その後、基板１０２をアッシングする。次に、図６に示す直流電流の供給による電解めっき法を用いて、シード層１１０に給電し、シード層１１０が形成されている面の貫通孔１０４の底部に蓋状の金属層を形成する。本実施例１においては、電流１.５４Ａ、電流密
度１Ａ／ｄｍ2の直流電流を供給したその後、図５に示すパルス電圧の印加による電解め
っき法を用いて、シード層１１０に給電し、貫通孔１０４内にＣｕを充填する（図２（Ｄ））。パルス切り替え時間は、正電流を８０ｍｓｅｃ、負電流を２ｍｓｅｃ供給するようにした。正電流が供給されているときには１.０５Ａの電流が流れ（電流密度３Ａ／ｄｍ2）、負電流が供給されているときには－４.２Ａの電流（電流密度－１２Ａ／ｄｍ2）が流れた。
なお、図５に示すパルス電流の供給による電解めっき法によってＣｕを充填し始める際、最初の１時間程度は小さな電流を供給し、正電流が供給されているときには０.３５Ａの
電流が流れ（電流密度１Ａ／ｄｍ2）、負電流が供給されているときには－１.４Ａの電流（電流密度－４Ａ／ｄｍ2）が流れるようにした。このような電解めっき法を用いること
で、電気特性に優れた貫通電極を得られるとともに、貫通電極基板の製造性も向上した。
基板１０２を洗浄後、シード層１１０及び導通部１０６の不要部をＣＭＰにより除去することにより、導通部１０６を形成する。以上のプロセスによって、本実施例に係る本発明の貫通電極基板１００を得ることができた。
（３．後方散乱電子線回折法（Electron backscatter diffraction Pattern：ＥＢＳＤ）による結晶状態の分析）
ここで、図７及び図８を参照して、本実施形態に係る導通部１０６の金属材料の結晶粒径の分析に用いる後方散乱電子線回折法（Electron backscatter diffraction Pattern：ＥＢＳＤ）について説明する。
（３－１．ＥＢＳＤの説明）
（結晶粒径の測定）
本実施形態に係る本発明の貫通電極基板１００の導通部１０６を構成する金属材料の結晶粒径の測定は、ＥＢＳＤ法によって行う。図７はＥＢＳＤ装置の構成を説明する図である。また、図８はＥＢＳＤ装置により測定する試料測定の概念を説明する図である。本実施形態に係る導通部１０６の結晶粒径を測定するにあたっては、貫通部１０６の断面部に電子線２１２が照射されるように調節する。
ＥＢＳＤ装置２００は、走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscopy）２０２に専用の検出器２０４を設け、一次電子の後方散乱電子から結晶方位を分析する手法である。具体的には、電子銃２１０から出射される電子線２１２を鏡体２１４を通して試料室２０５内の試料台２０６に載置された結晶構造を持った試料２０８に入射させる（照射する）と、試料２０８で非弾性散乱が起こり、後方散乱電子２１６が発生する。その中には試料２０８中でブラッグ回折による結晶方位に特有の線状パターン（一般的に菊地像と呼ばれる）も合わせて観察される。この後方散乱電子２１６をスクリーン２１８を通してＳＥＭ２０２の検出器２０４で検出する。そして、検出された菊地像を解析することにより試料２０８の結晶粒径を求めることができる。
各結晶粒径が異なった結晶構造の場合には、試料２０８に照射する電子線の位置を移動させつつ結晶粒径測定を繰り返す（マッピング測定）ことで、面状の試料２０８について結晶粒径の情報を得ることができる。結晶粒の面積（Ａ）は結晶粒の数（Ｎ）に測定のステップサイズ（ｓ）で決まる測定点の面積をかけて算出する。ＥＢＳＤ測定では測定点を六角形として表わすことで、結晶粒の面積（Ａ）は以下の式（１）で表すことができる。
　Ａ＝Ｎ√３／（２ｓ2）　　　・・・（１）
結晶粒径（Ｄ）は結晶粒の面積（Ａ）と等しい面積を持つ円の直径として計算する。結晶
粒径（Ｄ）は以下の式（２）で表すことができる。
　Ｄ＝（４Ａ／π）1/2　（但し、πは円周率）　　　・・・（２）
本明細書で定義する「結晶粒径」とは、以上のようにして測定した値を指すものとする。また、結晶粒径の測定においては、エッジグレイン（Edge Grain）を含むものとする。
次に、実施例１による本発明の貫通電極基板１００の導通部１０６を構成する金属材料、並びに比較例１及び２（プロセスの詳細については後述する）による貫通電極基板の導通部を構成する金属材料をＥＢＳＤ測定した結果について説明する。ここでは、それぞれの導通部を構成する金属材料の断面をアルゴンイオンにより加工する、いわゆるイオンポリッシュ法によって測定試料を作製した。また、ＥＢＳＤ測定における測定ポイントは、それぞれ、図９に示す導通部の深さ方向中央部１０６ａ辺りである。
図１０は実施例１による本発明の貫通電極基板１００の導通部１０６を構成する金属材料の結晶の面積重み付けした結晶粒径分布図である。結晶粒径（Ｄ）を横軸にとり、面積率（Ｒｓ）を縦軸にとったヒストグラムによって、導通部１０６を構成する結晶粒径の最大値、および平均値を算出できる。
ここで、面積率Ｒｓ（結晶粒径を含む割合（面積重み付け））は、測定領域の面積（Ｓｍ）を用いて、以下の式（３）で表すことができる。
　Ｒｓ＝ Ａ×（Ｎ／Ｓｍ）　　・・・（３）
図１０に示すヒストグラムの横軸は結晶粒径の値（Ｄ）、縦軸（area fraction）はその
値の結晶粒を含む割合を面積重み付けして示している。例えば図１０の縦軸の０．１５は割合１５％を意味している。そして、各結晶粒径（Ｄ）に対して、その割合（Ｒｓ）を掛けたものを積算すると以下の式（４）のとおり面積重み付けした平均結晶粒径（Ｄｓ）が決まる。
　Ｄｓ＝Σ｛Ｒｓ × Ｄ｝　　　・・・（４）
本実施例においては、結晶粒径の測定において、測定領域を有限（本実施例では５０μｍ×１５０μｍの領域）とするため、所望の領域から上記面積領域を切出して観測することになる。測定領域の縁（Ｅｄｇｅ）に含まれた結晶粒（Ｇｒａｉｎ）を含んだ値を本明細書では結晶粒径としている。また、分析結果は誤差を含んでいるため、小数点以下を考慮せず、切り捨てした数値を用いることにする。
測定条件は以下のとおりである。
使用した分析装置
ＳＥＭ　日本電子製　ＪＳＭ－７０００ＦＥＢＳＤ　ＴＳＬ社製　ＯＩＭ　ソフトウエアＶｅｒ．４．６
観察条件
ＥＢＳＤ測定　
　　加速電圧 ２５ｋＶ
　　試料傾斜角 ７０°
　　測定ステップ ０．３μｍ
実施例１による本発明の貫通電極基板１００の導通部１０６の金属材料の最大粒径は２９μｍ、平均粒径（面積重み付け）は１３μｍであった。導通部１０６の電気特性を評価し
た結果、実施例１による本発明の貫通電極基板１００の導通部１０６の抵抗値は３．１５×１０－４Ωであったことから導通部１０６は優れた電気特性を有し、優位性があることが確認された。
一方、比較例１（比較例１において貫通孔に金属材料を充填する前までの工程については実施例１と同様であるので、実施例１における貫通部１０６の直径及び長さ（即ち基板の厚さ）と比較例１における貫通部の直径及び長さ（即ち基板の厚さ）とは、同一である。）による貫通電極基板の導通部を構成する金属材料の結晶の面積重み付けした結晶粒径分布図を図１１に示す。比較例１による貫通電極基板の導通部を構成する金属材料の最大粒径は１０μｍ、平均粒径（面積重み付け）は２μｍであった。比較例１による貫通電極基板の導通部１０６の抵抗値は７．２５×１０－３Ωであったことから、導通部の電気特性は実施例１に比して劣ることがわかる。
よって、実施例１による本発明の貫通電極基板１００の導通部１０６の抵抗は、比較例１の導通部の抵抗と比較して１／２３にまで小さくなった。
また、比較例２による貫通電極基板の導通部を構成する金属材料の結晶の面積重み付けした結晶粒径分布図を図１２に示す。比較例２による貫通電極基板の導通部を構成する金属材料の最大粒径は１１μｍ、平均粒径（面積重み付け）は２μｍであった。比較例２による貫通電極基板の導通部の抵抗値を測定するために、図３に示したように、シード層１１４及び導通部１０６の不要部を除去し、孔１１２が形成されている側と反対側の基板１０２面を導通部１０６の表面が露出するまで研磨した。比較例２による貫通電極基板の導通部１０６の抵抗値は１．０８×１０－３Ωであったことから、導通部の電気特性は実施例１に比して劣ることがわかる。
ここで、実施例１、比較例１及び比較例２における最大粒径及び平均粒径を纏めると、以下の表のとおり示すことができる。
Figure JPOXMLDOC01-appb-T000001
以上の結果により、貫通電極基板１００の導通部１０６の平均粒径（面積重み付け）が１３μｍ以上のとき、抵抗値が小さく、導通部１０６は優れた電気特性を有することがわかる。これは、貫通電極基板１００の導通部１０６の金属粒径が大きいと、抵抗が小さくなるためであると考えられる。また、貫通電極基板１００の導通部１０６の最大粒径が２９μｍ以上のとき、抵抗値が小さく、導通部１０６は優れた電気特性を有することがわかる。
ここで、実施例１について、直流電流を供給することにより蓋状の金属層を形成した導通部１０６の金属充填開始側と、パルス電流を供給することによって金属材料を充填した金属充填終了側について、結晶粒径を測定して比較した。
図９は、導通部１０６に充填した金属材料の結晶粒径を測定した領域を示した図である。
測定領域は、めっき開始側から直流電流領域１０６ｂ、直流－パルス切替領域１０６ｃおよびパルス電流後期領域１０６ｄとする。直流電流領域１０６ｂでは、基板１０２に接する部分の充填速度が速い傾向にあり、直流電流からパルス電流への切替えの境界では、導通部１０６の中心部が窪んだような金属材料の結晶の充填状態となる。
導通部１０６の直流電流領域１０６ｂでは、図１３に示したように、面積重み付けした平均粒径は１．９２μｍであった。直流－パルス切替領域１０６ｃでは、図１４に示したように、面積重み付けした平均粒径は４．８２μｍであった。しかし、直流－パルス切替領域１０６ｃのパルス電流初期領域１０６ｅでは、図１５に示したように、面積重み付けした平均粒径は５．８４μｍであり、直流電流領域に比して平均粒径は顕著に大きくなっていることがわかる。さらに、パルス電流後期領域１０６ｄにおいては、図１６に示したように、面積重み付けした平均粒径は２３．５８μｍとなり、５０μｍ以上の粒径を有する結晶も生じていた。
以下、上述した比較例１及び２について説明する。
（比較例１）
貫通孔に金属材料を充填する前までの工程については、実施例１と同様である。熱酸化膜形成前の基板１０２の厚さは４００μｍであった。基板にシード層を形成した後、電解めっき法を用いて図６に示す直流電流をシード層に供給し、導通部に金属材料を充填する。このときの電流は１.５４Ａ（電流密度１Ａ／ｄｍ2）であった。その後の工程は実施例１と同様であった。
（比較例２）
貫通孔に金属材料を充填する前までの工程については、２－２．貫通電極基板の製造方法２と同様である基板にシード層を形成した後、電解めっき法を用いて図６に示す直流電流をシード層に供給し、導通部に金属材料を充填する。このときの電流は１.５４Ａ（電流
密度１Ａ／ｄｍ2）であった。その後の工程は実施例１と同様であった。熱酸化膜形成前
の基板１０２の厚さは７０μｍであった。
実施例１および比較例１はそれぞれ電解めっき法を用いており、図１７に示すように、充填めっきの成長速度は、貫通電極基板の導通部ごとに異なる。電解めっき法においては、図１７（ａ）に示すとおり、貫通孔１０４のシード１１０側に金属材料による蓋めっき１０７を形成し、続いて図１７（ｂ）に示すように、金属材料を充填する。ここで、「蓋めっき」とは、電解めっきの初期段階において、シード層表面に金属材料が析出し、電解密度の高い貫通孔の開口部に集中的に金属材料が析出することにより、貫通孔の開口部を閉塞するように形成される金属層のことをいう。電解めっき法により、蓋めっき１０７から貫通孔１０４の上方に向かって金属層が成長する。このとき、金属層の成長速度は貫通孔１０４ごとに異なってしまう。
電解めっき法による金属材料の充填は、絶縁膜１０８と貫通孔１０４に充填されためっきとの段差を測定しながら行い、図１７（ｃ）に示すような成長が最も遅い貫通孔１０４における金属層の上面と基板１０２の絶縁膜１０８の表面との段差がなくなった時点で終了する。すべての貫通孔１０４に金属層が充填された貫通電極基板について、図１７（ｄ）に示すように貫通電極基板からはみ出して成長した金属層の膜厚ｄをいくつかの導通部について測定して比較した。
実施例１および比較例１について、図１８に示す９つの測定点（Ａ～Ｉ）の導通部について膜厚ｄを測定した。実施例１については３枚の基板について測定を行い、比較例１については４枚の基板を用いて測定を行った。それらの測定結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
膜厚のばらつきは、膜厚の平均をａｖｅ、膜厚の最大値をＭａｘ、最小値をＭｉｎとして、｛(Max-Min)／ave／2×100｝で表す。表２に示したように、実施例１では膜厚のばらつきは各基板間のばらつきを見ても１０％前後と小さいのに対して、比較例１では膜厚のばらつきは５０％以上で７０％近い大きなばらつきを示す基板もあった。つまり、実施例１のパルス電流を供給することによる金属層の成長は、比較例１の直流電流の供給による金属層の成長に比してばらつきの少ない均一な成長を実現できるという優れた効果を奏する。
（実施形態２）
本実施形態２においては、実施形態１に係る本発明の貫通電極基板１００上にＬＳＩチップが積層された半導体装置の例及び実施形態１に係る本発明の貫通電極基板１００を複数層積層した半導体装置の例について説明する。なお、実施形態１と同様の構成や製造方法については、ここでは改めて説明しない。
図１９（Ａ）及び（Ｂ）を参照する。図１９（Ａ）には、３つの実施形態１に係る本発明の貫通電極基板１００が積層された本実施形態に係る半導体装置が示されている。貫通電極基板１００にはＤＲＡＭ等の半導体素子が形成されている。３つの貫通電極基板１００は積層され、バンプ３０２を介して互いに接続されている。貫通電極基板１００は、それぞれに形成されたＤＲＡＭを電気的に接続するインターボーザとしての役割を果たしている。３層に積層された貫通電極基板１００は、バンプ３０２を介してＬＳＩ基板３０４に接続される。なお、積層する貫通電極基板１００の数は３層に限定されない。バンプ３０４には、Ｉｎ（インジウム）、Ｃｕ、Ａｕ等の金属を用いることができる。また、貫通電極基板１００同士の接合には、主として、ポリイミド、ＢＣＢ（ベンゾシクロブテン）などの樹脂を用いて、塗布、焼成して接着してもよい。また、貫通電極基板１００同士の接合には、エポキシ樹脂を用いてもよい。さらに、貫通電極基板１００同士の接合には、プラズマ活性化による接合、共晶接合などを用いてもよい。
本実施形態のように本発明の貫通電極基板１００が積層した場合、本発明の貫通電極基板１００の導通部１０６（貫通孔）の抵抗をRi、積層し接続する本発明の貫通電極基板１００の積層数をNとすると、直列に接続される導通部１０６（貫通孔）全体の抵抗はN×Riとなり、導通部１０６（貫通孔）の抵抗を小さくすることができる。
図１９（Ｂ）には、ＭＥＭＳデバイスやＣＰＵ、メモリ等のＬＳＩチップ（半導体チップ）３０６－１及び３０６－２が搭載された貫通電極基板１００を有する半導体装置の例を示す。ＬＳＩチップ３０６－１及び３０６－２の接続端子である電極パッド３０８－１及び３０８－２がそれぞれバンプ３０４を介して貫通電極基板１００の導通部１０６と電気的に接続されている。ＬＳＩチップ３０６－１及び３０６－２が搭載された貫通電極基板１００は、ＬＳＩ基板３０６に搭載され、ＬＳＩ基板３０６とＬＳＩチップ３０６－１とがワイヤボンディングによって接続されている。例えば、ＬＳＩチップ３０６－１を３軸加速度センサとし、ＬＳＩチップ３０６－２を２軸磁気センサとすることによって、５軸モーションセンサを一つのモジュールで実現することができる。このように、実施形態１に係る本発明の貫通電極基板１００は、複数のＬＳＩチップ同士を３次元実装するための
インターポーザとして用いることができる。
また、実施形態１に係る本発明の貫通電極基板１００は、上述したように導通部１０６の抵抗値が小さく電気特性が向上しており、その結果、貫通電極基板１００を半導体装置に用いたときの導通部１０６で生じる発熱量を小さくすることができる。これにより、貫通電極基板１００を高密度実装した半導体装置を実現することができる。
（実施形態３）
本実施形態３においては、上述の実施形態１及び２の貫通電極基板に搭載されるＬＳＩチップとして、ＭＥＭＳデバイスを用いる場合について説明する。本実施形態においては、ＭＥＭＳデバイスは、物理量センサ３０２－１を例にとって説明する。
以下、物理量センサ３０２－１により検出される加速度の変位信号を処理する処理回路について説明する。
＜処理回路＞
上記物理量センサ３０２－１により検出される加速度の変位信号を処理する各処理回路の構成例について図２０を参照して説明する。
図２０は、物理量センサ３０２－１により検出される加速度の変位信号を処理する加速度処理回路４００の回路構成を示す図である。この場合、物理量センサはピエゾ抵抗型加速度センサである。図２０において、加速度処理回路４００は、増幅回路４０１と、サンプルホールド回路（Ｓ／Ｈ）４０２～４０４と、出力抵抗Ｒｏｕｔと、キャパシタＣｘ，Ｃｙ，Ｃｚと、から構成される。なお、図中のＸ軸出力、Ｙ軸出力、Ｚ軸出力は、印加される加速度に応じて物理量センサ３０２－１から出力されるＸ軸方向、Ｙ軸方向、Ｚ軸方向の各変位信号である。なお、出力抵抗ＲｏｕｔとキャパシタＣｘ，Ｃｙ，Ｃｚは、加速度信号に対応する周波数成分を通過させるローパスフィルタとして機能する。
増幅回路４０１は、印加される加速度に応じて物理量センサ３０２－１から出力されるＸ軸方向、Ｙ軸方向、Ｚ軸方向の各変位信号（静電容量変化）を所定の増幅率で増幅してサンプルホールド回路４０２～４０４にそれぞれ出力する。サンプルホールド回路４０２は、増幅回路４０１で増幅されたＸ軸方向変位信号を所定のタイミングでサンプル／ホールドして出力抵抗Ｒｏｕｔ及びキャパシタＣｘを介してＸ方向の加速度検出信号Ｘｏｕｔを出力する。サンプルホールド回路４０３は、増幅回路４０１で増幅されたＹ軸方向変位信号を所定のタイミングでサンプル／ホールドして出力抵抗Ｒｏｕｔ及びキャパシタＣｙを介してＹ方向の加速度検出信号Ｙｏｕｔを出力する。サンプルホールド回路４０４は、増幅回路４０１で増幅されたＺ軸方向変位信号を所定のタイミングでサンプル／ホールドして出力抵抗Ｒｏｕｔ及びキャパシタＣｚを介してＺ方向の加速度検出信号Ｚｏｕｔを出力する。
この物理量センサ３０２－１と処理回路４００等を実装した本発明の貫通電極基板１００又は本発明の積層型貫通電極基板３００は、センサモジュールとして携帯情報端末や携帯電話などに搭載される。図２１は、物理量センサ３０２－１と処理回路４００等を実装した本発明の貫通電極基板１００又は本発明の積層型貫通電極基板３００を実装した半導体装置の一例である携帯型情報端末５００の一例を示す図である。図２１において、携帯型情報端末５００は、筐体５０１、ディスプレイ部５０２と、キーボード部５０３、から構成される。センサモジュールは、キーボード部５０２の内部に実装されている。携帯型情報端末５００は、その内部に各種プログラムを記憶し、各種プログラムにより通信処理や情報処理等を実行する機能を有する。この携帯型情報端末５００では、物理量センサ３０２－１と処理回路４００等が実装されたセンサモジュールにより検出される加速度や角速
度をアプリケーションプログラムで利用することにより、例えば、落下時の加速度を検出して電源をオフさせる等の機能を付加することが可能になる。
上記のように物理量センサ３０２－１と処理回路４００等が実装されたセンサモジュールをモバイル端末機に実装することにより、新たな機能を実現することができ、モバイル端末機の利便性や信頼性を向上させることが可能になる。
１００：貫通電極基板
１０２：基板
１０４：貫通孔
１０６：導通部
１０６ａ：中央部
１０６ｂ：直流電流領域
１０６ｃ：直流－パルス切替領域
１０６ｄ：パルス電流後期領域
１０６ｅ：パルス電流初期領域
１０７：蓋めっき
１０８：絶縁膜
１１０：シード層
３０２：バンプ
３０４、３０６：ＬＳＩ基板
３０６－１、３０６－２：チップ
３０８－１、３０８－２：電極パッド

Claims (12)

  1. 表裏を貫通する貫通孔を有する基板と、
    前記貫通孔内に充填され、金属材料を含む導通部と、
    を備え、
    前記導通部は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を少なくとも含むことを特徴とする貫通電極基板。
  2. 前記導通部は、結晶粒径が２９μｍ以上の金属材料を少なくとも含むことを特徴とする請求項１に記載の貫通電極基板。
  3. 前記導通部の一端は、前記導通部の他端より面積重み付けした平均結晶粒径が大きい金属材料を少なくとも含むことを特徴とする請求項１に記載の貫通電極基板。
  4. 前記基板はシリコンからなり、
    前記導通部は、少なくとも前記基板側に設けた絶縁層上に形成されていることを特徴とする請求項１に記載の貫通電極基板。
  5. 前記貫通孔の開口径は１０μｍ～１００μｍであり、かつ前記基板の厚みは２０～１００μｍであることを特徴とする請求項１に記載の貫通電極基板。
  6. 前記貫通孔の開口径は１０μｍ～１００μｍであり、かつ前記基板の厚みは３００～８００μｍであることを特徴とする請求項１に記載の貫通電極基板。
  7. 請求項１に記載の貫通電極基板を複数有し、前記複数の貫通電極基板が積層されていることを特徴とする半導体装置。
  8. 接続端子部を備えた半導体チップを少なくとも１つ含み、
    前記接続端子部と請求項１に記載の貫通電極基板の導通部とを接続して構成された半導体装置。
  9. 基板に表裏を貫通する貫通孔を形成し、
    前記基板及び前記貫通孔の表面に絶縁膜を形成し、
    前記基板の少なくとも一方及び／又は前記貫通孔に金属からなるシード膜を形成し、
    前記シード膜にパルス電流を供給する電解めっき法により、前記貫通孔内に金属材料を充填することを特徴とする貫通電極基板の製造方法。
  10. 前記電解めっき法は、前記シード膜にプラス電圧とマイナス電圧を周期的に印加することによって行うことを特徴とする請求項９に記載の貫通電極基板の製造方法。
  11. 前記シード膜に第１の時間直流電流を供給する電解めっき法により、前記貫通孔に金属材料を形成した後、前記シード膜に第２の時間パルス電流を供給する電解めっき法により、前記貫通孔内に金属材料を充填することを特徴とする請求項１０に記載の貫通電極基板の製造方法。
  12. 前記シード膜にパルス電流を供給する前記電解めっき法は、前記パルス電流の電流密度を大きくしながら前記貫通孔内に前記金属材料を充填する工程を含むことを特徴とする請求項９に記載の貫通電極基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9930779B2 (en) 2016-04-28 2018-03-27 Tdk Corporation Through wiring substrate

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4735767B2 (ja) * 2008-10-16 2011-07-27 大日本印刷株式会社 貫通電極基板及び半導体装置
JP5246103B2 (ja) 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
JP5044685B2 (ja) * 2010-09-10 2012-10-10 株式会社東芝 マイクロプローブ、記録装置、及びマイクロプローブの製造方法
US9018094B2 (en) * 2011-03-07 2015-04-28 Invensas Corporation Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
US8587127B2 (en) * 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US8487425B2 (en) * 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
JP2013077809A (ja) * 2011-09-16 2013-04-25 Hoya Corp 基板製造方法および配線基板の製造方法
JP2013077808A (ja) * 2011-09-16 2013-04-25 Hoya Corp 基板製造方法および配線基板の製造方法
KR20140011137A (ko) * 2012-07-17 2014-01-28 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9263569B2 (en) 2013-08-05 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. MISFET device and method of forming the same
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法
US10154598B2 (en) * 2014-10-13 2018-12-11 Rohm And Haas Electronic Materials Llc Filling through-holes
EP3361492B1 (en) * 2015-10-08 2022-08-24 Dai Nippon Printing Co., Ltd. Detection element
US9812155B1 (en) 2015-11-23 2017-11-07 Western Digital (Fremont), Llc Method and system for fabricating high junction angle read sensors
US10508357B2 (en) * 2016-02-15 2019-12-17 Rohm And Haas Electronic Materials Llc Method of filling through-holes to reduce voids and other defects
JP6372546B2 (ja) * 2016-11-15 2018-08-15 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
WO2019065095A1 (ja) * 2017-09-26 2019-04-04 富士フイルム株式会社 金属充填微細構造体の製造方法および絶縁性基材
WO2019114968A1 (en) * 2017-12-14 2019-06-20 Osram Opto Semiconductors Gmbh Semiconductor device and method for producing a carrier element suitable for a semiconductor device
CN110769616B (zh) * 2018-07-26 2022-08-02 健鼎（无锡）电子有限公司 电路板结构的制造方法
CN112368850B (zh) * 2018-12-14 2021-06-22 新唐科技日本株式会社 半导体装置
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
CN112739068A (zh) * 2020-11-12 2021-04-30 福莱盈电子股份有限公司 一种线路板通孔的填孔方法
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN115835530A (zh) * 2021-09-17 2023-03-21 无锡深南电路有限公司 一种电路板的加工方法及电路板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0782041A (ja) * 1993-06-30 1995-03-28 Tdk Corp 多層セラミック部品の製造方法および多層セラミック部品
JP2003110241A (ja) * 2001-09-28 2003-04-11 Kyocera Corp 配線基板およびこれを用いた電子装置
JP2005019577A (ja) * 2003-06-25 2005-01-20 Hitachi Cable Ltd 半導体装置用テープキャリアの製造方法
JP2005045046A (ja) * 2003-07-23 2005-02-17 Mitsubishi Gas Chem Co Inc 多層プリント配線板の製造方法
JP2006054307A (ja) * 2004-08-11 2006-02-23 Shinko Electric Ind Co Ltd 基板の製造方法
JP2006147971A (ja) * 2004-11-24 2006-06-08 Dainippon Printing Co Ltd 導電材充填スルーホール基板の製造方法
WO2007083811A1 (ja) * 2006-01-23 2007-07-26 Hitachi Metals, Ltd. 導体ペースト、多層セラミック基板及び多層セラミック基板の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3033574B1 (ja) 1999-02-15 2000-04-17 日本電気株式会社 研磨方法
JP2000349198A (ja) 1999-04-02 2000-12-15 Nitto Denko Corp チップサイズパッケージ用インターポーザ及びその製造方法と中間部材
JP4780857B2 (ja) 2001-05-31 2011-09-28 京セラ株式会社 配線基板の製造方法
JP4000796B2 (ja) 2001-08-08 2007-10-31 株式会社豊田自動織機 ビアホールの銅メッキ方法
KR20040045390A (ko) 2001-10-16 2004-06-01 신꼬오덴기 고교 가부시키가이샤 소경홀의 구리 도금 방법
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
JP2003213489A (ja) * 2002-01-15 2003-07-30 Learonal Japan Inc ビアフィリング方法
JP4063619B2 (ja) 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
SG111972A1 (en) * 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
EP1667510B1 (en) * 2003-09-09 2013-11-06 Hoya Corporation Method for manufacturing double-sided printed glass board
JP4634735B2 (ja) * 2004-04-20 2011-02-16 大日本印刷株式会社 多層配線基板の製造方法
JP4660119B2 (ja) * 2004-05-26 2011-03-30 株式会社東芝 半導体装置の製造方法
JP2006024653A (ja) * 2004-07-06 2006-01-26 Tokyo Electron Ltd 貫通基板および貫通基板の製造方法
KR100594716B1 (ko) * 2004-07-27 2006-06-30 삼성전자주식회사 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법
JP3987521B2 (ja) * 2004-11-08 2007-10-10 新光電気工業株式会社 基板の製造方法
JP4564342B2 (ja) 2004-11-24 2010-10-20 大日本印刷株式会社 多層配線基板およびその製造方法
JPWO2006070652A1 (ja) 2004-12-27 2008-06-12 日本電気株式会社 半導体装置およびその製造方法と、配線基板およびその製造方法と、半導体パッケージ並びに電子機器
KR100632552B1 (ko) * 2004-12-30 2006-10-11 삼성전기주식회사 내부 비아홀의 필 도금 구조 및 그 제조 방법
JP4456027B2 (ja) * 2005-03-25 2010-04-28 Ｏｋｉセミコンダクタ株式会社 貫通導電体の製造方法
JP2006339483A (ja) * 2005-06-03 2006-12-14 Toppan Printing Co Ltd 配線基板の製造方法及び配線基板
JP2007095743A (ja) 2005-09-27 2007-04-12 Matsushita Electric Works Ltd 貫通孔配線及びその製造方法
KR100783467B1 (ko) * 2006-02-24 2007-12-07 삼성전기주식회사 내부 관통홀을 가지는 인쇄회로기판 및 그 제조 방법
JP2007246194A (ja) 2006-03-14 2007-09-27 Toshiba Elevator Co Ltd マシンルームレスエレベータ
JPWO2008120755A1 (ja) * 2007-03-30 2010-07-15 日本電気株式会社 機能素子内蔵回路基板及びその製造方法、並びに電子機器
US7910837B2 (en) * 2007-08-10 2011-03-22 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
JP5246103B2 (ja) 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
JP5428280B2 (ja) 2008-10-16 2014-02-26 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0782041A (ja) * 1993-06-30 1995-03-28 Tdk Corp 多層セラミック部品の製造方法および多層セラミック部品
JP2003110241A (ja) * 2001-09-28 2003-04-11 Kyocera Corp 配線基板およびこれを用いた電子装置
JP2005019577A (ja) * 2003-06-25 2005-01-20 Hitachi Cable Ltd 半導体装置用テープキャリアの製造方法
JP2005045046A (ja) * 2003-07-23 2005-02-17 Mitsubishi Gas Chem Co Inc 多層プリント配線板の製造方法
JP2006054307A (ja) * 2004-08-11 2006-02-23 Shinko Electric Ind Co Ltd 基板の製造方法
JP2006147971A (ja) * 2004-11-24 2006-06-08 Dainippon Printing Co Ltd 導電材充填スルーホール基板の製造方法
WO2007083811A1 (ja) * 2006-01-23 2007-07-26 Hitachi Metals, Ltd. 導体ペースト、多層セラミック基板及び多層セラミック基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9930779B2 (en) 2016-04-28 2018-03-27 Tdk Corporation Through wiring substrate

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Publication number Publication date
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