WO2006035541A1 - 半導体装置 - Google Patents

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semiconductor device
semiconductor
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Kazumasa Tanida
Osamu Miyata
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Rohm Co Ltd
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Definitions

  • the present invention relates to a semiconductor device having a flip-chip connected semiconductor chip
  • FIG. 4 is a schematic cross-sectional view of a semiconductor device having a flip-chip connection structure.
  • the semiconductor device 51 includes a wiring board 52 and a semiconductor chip 53 connected to the surface 52a of the wiring board 52 with the functional surface 53a facing each other.
  • connection pad 58 is formed on the surface 52a of the wiring board 52, and the wiring board 52 and the semiconductor chip 53 are separated from each other by a connection member 55 connected to the connection pad 58. Are joined together and electrically connected to each other. Further, a solder resist film 56 having a thickness V smaller than the distance between the surface 52a and the functional surface 53a of the semiconductor chip 53 is formed on the surface 52a of the wiring substrate 52.
  • a rectangular opening 56a for exposing the connection pad 58 is formed in the solder resist film 56. As shown in FIG. 5, the opening 56a is formed larger than the connection pad 58 in plan view, and the connection member 55 is connected to the connection pad 58 in the opening 56a.
  • a minute gap is formed between the surface of the solder resist film 56 and the functional surface 53 a of the semiconductor chip 53, and this gap is sealed by the underfill layer 57.
  • the underfill layer 57 is formed by injecting a liquid underfill material between the wiring substrate 52 and the semiconductor chip 53 after bonding.
  • a dispenser 60 is disposed in the vicinity of the outer periphery of the semiconductor chip 53, and the dispenser 60 As for the force, a liquid underfill material 57P is poured between the surface of the solder resist film 56 and the functional surface 53a of the semiconductor chip 53. The underfill material 57P enters and spreads between the surface of the solder resist film 56 and the functional surface 53a of the semiconductor chip 53 by capillarity as shown in FIG. 6B.
  • the underfill material flows into the opening 56a.
  • the air present at the peripheral edge portion (step portion) of the opening 56a may not be well escaped and taken into the underfill material, and so-called void 61 may be generated in the underfill layer 57.
  • voids are generated in the underfill layer 57, cracks occur in the underfill layer 57 in the reflow process, leading to a decrease in the reliability of the semiconductor device.
  • Non-Patent Document 1 Chee Choong Kooi and 6 others, “Capillary Underfill and Mold Encapsulati on Materials for Exposed Die Flip Chip Molded Matrix Array Package with Thin Sub strate, 2003 Electronics Packaging Technology Conference ⁇ p.324—330
  • An object of the present invention is to provide a semiconductor device having a configuration capable of preventing formation of voids in a sealing layer.
  • the semiconductor device of the present invention has a solid-state device and a functional surface on which a functional element is formed.
  • the functional surface is opposed to the surface of the solid-state device, and between the surface of the solid-state device.
  • the opening of the insulating film is perpendicular to the surface facing the semiconductor chip of the solid state device.
  • the semiconductor chip is formed in a size larger than that of the semiconductor chip.
  • the opening of the insulating film is formed so that the semiconductor chip is completely included in the plan view in which the facing surface of the solid-state device is looked down vertically.
  • the distance between the outer periphery of the semiconductor chip and the opening edge of the insulating film is preferably 0.1 mm or more.
  • the solid state device may be a wiring substrate in which wiring is formed on an insulating substrate or a semiconductor substrate.
  • the insulating film may be a solder resist. In this case, it is possible to prevent an electrical short circuit in the area covered with the solder resist.
  • the sealing layer may be provided so as to fill the opening. Thereby, in the solid-state device, the exposed portion from the opening of the insulating film can be protected by the sealing layer.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2A is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 2B is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 2C is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 2D is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG.
  • FIG. 3 is a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view showing the structure of a conventional semiconductor device having semiconductor chips flip-chip connected.
  • FIG. 5 is a schematic plan view in which the connection surface of the wiring board shown in FIG. 4 is looked down vertically.
  • FIG. 6A is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 6B is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 4.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • the semiconductor device 1 includes a wiring board 2 and a semiconductor chip 3 connected to a surface 2a of the wiring board 2 with a functional surface 3a facing each other.
  • a rectangular connection pad (see FIGS. 2C and 2D) is formed on the surface 2a of the wiring board 2, and the wiring board 2 and the semiconductor chip 3 are connected to each other by a connecting member 5 connected to the connection pad. They are joined so as to maintain a predetermined distance and are electrically connected to each other.
  • a solder resist film 6 having a thickness smaller than the distance between the surface 2 a and the semiconductor chip 3 is formed on the surface 2 a of the wiring board 2.
  • the solder resist film 6 prevents an electrical short circuit between the wirings formed on the surface of the wiring board 2.
  • an opening 6a having a size larger than that of the semiconductor chip 3 is formed in a plan view in which the surface 2a is looked down vertically.
  • the solder resist film 6 is formed with an opening 6a having a size such that the semiconductor chip 3 is completely included in the solder resist film 6 in a plan view in which the surface 2a is viewed vertically.
  • the gap G between the wiring board 2 and the semiconductor chip 3 (the area between the wiring board 2 and the semiconductor chip 3 and overlapping with the semiconductor chip 3 in a plan view when the surface 2a is vertically viewed) is soldered. Resist film 6 does not exist.
  • An underfill layer 7 is provided in and around the gap G between the wiring board 2 and the semiconductor chip 3.
  • the underfill layer 7 is formed so as to fill the opening 6a of the solder resist film 6.
  • the underfill layer 7 seals the gap G, and from the functional surface 3a, the connection member 5, and the opening 6a. The exposed part of the surface 2a is protected.
  • an end face electrode 8 electrically connected to the connecting member 5 by a wiring (not shown) is formed.
  • the end surface electrode 8 is formed so as to extend from the surface 2a of the wiring board 2 to the external connection surface 2b on the opposite side of the surface 2a through the end surface.
  • This semiconductor device 1 can achieve electrical connection with another wiring board (mounting board) at the end face electrode 8.
  • FIG. 2A to 2D are schematic sectional views for explaining a method for manufacturing the semiconductor device 1 shown in FIG.
  • the semiconductor chip 3 is bonded to the surface 2a of the wiring board 2 with the functional surface 3a facing each other, and then an underfill material 7P is injected into the opening 6a of the solder resist film 6, It is obtained by forming the underfill layer 7 by curing the underfill material 7P.
  • a substrate 15 in which a plurality of wiring substrates 2 are formed is prepared.
  • a liquid photosensitive solder resist film 6 is applied (for example, by spin coating) or printed on the entire surface 15a of the substrate 15 (the surface corresponding to the surface 2a of the wiring substrate 2).
  • An opening 6a having a size larger than that of the semiconductor chip 3 is formed by exposure and development.
  • the protruding electrode 18 includes a solder material.
  • the substrate 15 is held in a substantially horizontal posture with the surface 15a facing upward.
  • the semiconductor chip 3 is held by adsorbing the surface opposite to the functional surface 3a by the bonding tool 19 that can be heated with a heater inside.
  • the semiconductor chip 3 faces the surface 15a of the substrate 15 with the functional surface 3a facing downward. This situation is shown in Figure 2A.
  • the protruding electrode 18 of the semiconductor chip 3 is brought into contact with the connection pad 16 of the substrate 15.
  • the bonding tool 19 is lowered and the semiconductor chip 3 is bonded to the substrate 15.
  • the semiconductor chip 3 is heated by the bonding tool 19, the solder material of the bump electrode 18 is melted by the heat, and the bump electrode 18 and the connection pad 16 are joined.
  • the connection member 5 for mechanically joining the substrate 15 and the semiconductor chip 3 is formed.
  • the connecting member 5 the wiring formed on the surface 15 a of the substrate 15 and the functional element 4 of the semiconductor chip 3 are electrically connected.
  • the dispenser 10 is disposed above the periphery of the opening 6a of the solder resist film 6, and the underfill material 7P is injected from the dispenser 10 into the opening 6a (see FIG. 2B).
  • the underfill material 7P enters the gap G between the substrate 15 and the semiconductor chip 3 due to the capillary phenomenon, and expands along the surface 2a in the gap G (see FIG. 2C.
  • the underfill material 7P The spreading direction is indicated by arrow A in FIG.
  • the substrate 15 is cut into individual pieces of the wiring board 2 (the cutting position is indicated by the symbol C in FIG. 2A), and the end face electrode 8 is formed at the end of the wiring board 2, and FIG.
  • the opening 6a of the solder resist film 6 is formed so that the semiconductor chip 3 is completely included in a plan view of the surface 15a looking down vertically. As a result, it is possible to prevent a step due to the opening 6a of the solder resist film 6 from occurring in the gap G between the substrate 15 and the semiconductor chip 3, and the space above the peripheral edge of the opening 6a is limited by the semiconductor chip 3. Can be prevented.
  • FIG. 3 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device 21 includes a wiring substrate 22 and a semiconductor chip 3 connected to the surface 22a of the wiring substrate 22 with the functional surface 3a facing each other.
  • a solder resist film 6 is formed on the surface 22 a of the wiring board 22.
  • the solder resist film 6 is provided with an opening 6a having a size larger than that of the semiconductor chip 3 in a plan view in which the surface 22a is viewed vertically, that is, the semiconductor chip 3 is completely included therein. Yes.
  • a metal ball 23 is provided on the external connection surface 22b opposite to the surface 22a.
  • the metal balls 23 are rewired inside and at the Z or the surface of the wiring board 22, and are electrically connected to the connecting member 5 on the surface 22a side.
  • the semiconductor device 21 can be bonded to another wiring board (mounting board) via the metal ball 23.
  • a manufacturing method similar to the above is used by using a substrate having a plurality of wiring substrates 22 correspondingly formed densely instead of the substrate 15. (See 2D).
  • the metal ball 23 may be bonded to this board before cutting the board into individual pieces of the wiring board 22 or may be bonded to this wiring board 22 after the individual pieces of the wiring board 22 are cut out. Good.
  • the description of the embodiment of the present invention is as described above.
  • the present invention can be implemented in another form.
  • two or more semiconductor chips 3 may be flip-chip connected to the wiring boards 2 and 22.
  • the solder resist film 6 is formed with one or two or more openings 6a completely including each semiconductor chip 3 in a plan view in which the surfaces 2a and 22a are vertically looked down. be able to.

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Abstract

　固体装置(2,22)と、機能素子(4)が形成された機能面(3a)を有し、その機能面を上記固体装置の表面に対向させて、上記固体装置の表面との間に所定間隔を保持して接合された半導体チップ(3)と、上記固体装置の上記半導体チップとの対向面(2a,22a)に設けられ、その対向面を垂直に見下ろす平面視において、上記半導体チップよりも大きなサイズに形成された開口(6a)を有する絶縁膜(6)と、上記固体装置と上記半導体チップとの間を封止する封止層(7)とを含む、半導体装置(1,21)。                                                                         

Description

半導体装置
技術分野
[0001] この発明は、フリップチップ接続された半導体チップを有する半導体装置に関する 背景技術
[0002] 半導体装置の小型化および高密度実装のために、半導体チップの機能素子 54が 形成された機能面を固体装置に対向させて、半導体チップを固体装置に接続するフ リップチップ接続構造が注目されて!/、る。
図 4は、フリップチップ接続構造の半導体装置の図解的な断面図である。この半導 体装置 51は、配線基板 52と、この配線基板 52の表面 52aに機能面 53aを対向させ て接続された半導体チップ 53とを含んで 、る。
[0003] 配線基板 52の表面 52aには、矩形状の接続パッド 58が形成されており、配線基板 52と半導体チップ 53とは、その接続パッド 58に接続された接続部材 55によって、所 定間隔を保つように接合され、かつ互いに電気的に接続されている。また、配線基板 52の表面 52aには、その表面 52aと半導体チップ 53の機能面 53aとの間隔より小さ Vヽ厚みを有するソルダレジスト膜 56が形成されて!、る。
[0004] ソルダレジスト膜 56には、接続パッド 58を露出させるための矩形状の開口 56aが形 成されている。この開口 56aは、図 5に示すように、平面視で接続パッド 58よりも大きく 形成されており、この開口 56a内において、接続パッド 58に接続部材 55が接続され ている。
また、ソルダレジスト膜 56の表面と半導体チップ 53の機能面 53aとの間には、微小 な隙間が形成されており、この隙間は、アンダーフィル層 57によって封止されている 。このアンダーフィル層 57は、配線基板 52と半導体チップ 53との接合後に、それら の間に液状のアンダーフィル材を注入することによって形成される。
[0005] 具体的には、配線基板 52と半導体チップ 53との接合後、図 6Aに示すように、半導 体チップ 53の外周部の近傍に、デイスペンサ 60が配置されて、このディスペンサ 60 力もソルダレジスト膜 56の表面と半導体チップ 53の機能面 53aとの間に液状のアン ダーフィル材 57Pが流し込まれる。アンダーフィル材 57Pは、毛細管現象によって、 図 6Bに示すように、ソルダレジスト膜 56の表面と半導体チップ 53の機能面 53aとの 間に進入して広がっていく。そして、ソルダレジスト膜 56の表面と半導体チップ 53の 機能面 53aとの間の全域がアンダーフィル材 57Pで埋められると、デイスペンサ 60か らのアンダーフィル材 57Pの吐出が停止され、その後、アンダーフィル材 57Pが硬化 されること〖こよって、アンダーフィル層 57が得られる（下記非特許文献 1参照)。
[0006] ところ力 開口 56a内と開口 56a外との間に段差が生じ、また、開口 56aの上方が半 導体チップ 53で制限されているため、アンダーフィル材が開口 56a内に流れ込むと きに、その開口 56aの周縁部（段差部分）に存在している空気が上手く抜けずに、ァ ンダーフィル材に取り込まれて、アンダーフィル層 57に、いわゆるボイド 61を生じるこ とがあった。たとえば、アンダーフィル層 57にボイドが生じていると、リフロー工程で、 アンダーフィル層 57にクラックが発生し、半導体装置の信頼性の低下を招く。
非特許文献 1 : Chee Choong Kooi、他 6名、 "Capillary Underfill and Mold Encapsulati on Materials for Exposed Die Flip Chip Molded Matrix Array Package with Thin Sub strate 、 2003 Electronics Packaging Technology Conference^ p.324— 330
発明の開示
発明が解決しょうとする課題
[0007] この発明の目的は、封止層中のボイドの形成を防止できる構成の半導体装置を提 供することである。
課題を解決するための手段
[0008] この発明の半導体装置は、固体装置と、機能素子が形成された機能面を有し、そ の機能面を上記固体装置の表面に対向させて、上記固体装置の表面との間に所定 間隔を保持して接合される半導体チップと、上記固体装置の上記半導体チップとの 対向面に設けられ、その対向面を垂直に見下ろす平面視において、上記半導体チ ップよりも大きなサイズに形成された開口を有する絶縁膜と、上記固体装置と上記半 導体チップとの間を封止する封止層とを含む。
[0009] この発明によれば、絶縁膜の開口は、固体装置の半導体チップとの対向面を垂直 に見下ろす平面視において、半導体チップよりも大きなサイズに形成されている。言 い換えれば、絶縁膜の開口は、固体装置の対向面を垂直に見下ろす平面視におい て、その中に半導体チップが完全に含まれるように形成されている。これにより、固体 装置と半導体チップとの隙間に、絶縁膜の開口による段差が生じることを防止できる とともに、その開口周縁部の上方のスペースが半導体チップによって制限されること を防止できる。
[0010] そのため、この半導体装置の製造工程において、絶縁膜の形成および固体装置と 半導体チップとの接合の後、封止層を形成するために、液状の封止榭脂材を固体装 置と半導体チップとの隙間に充填する際、液状の封止榭脂材に空気が取り込まれる ことによるボイドの形成を防止することができる。その結果、この半導体装置の信頼性 を向上させることができる。
[0011] 固体装置の半導体チップとの対向面を垂直に見下ろす平面視において、半導体 チップの外周と絶縁膜の開口縁部との間隔は、 0. 1mm以上であることが好ましい。 固体装置は、絶縁基板に配線が形成されてなる配線基板であってもよぐ半導体基 板であってもよい。
絶縁膜は、ソルダレジストであってもよい。この場合、ソルダレジストで覆われた領域 における電気的短絡 (ショート）を防止することができる。
[0012] 上記封止層は、上記開口内を埋めつくすように設けられていてもよい。これにより、 固体装置において、絶縁膜の開口からの露出部を封止層により保護することができ る。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を 参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0013] [図 1]本発明の第 1の実施形態に係る半導体装置の図解的な断面図である。
[図 2A]図 1に示す半導体装置の製造方法を説明するための図解的な断面図である
[図 2B]図 1に示す半導体装置の製造方法を説明するための図解的な断面図である。
[図 2C]図 1に示す半導体装置の製造方法を説明するための図解的な断面図である [図 2D]図 1に示す半導体装置の製造方法を説明するための図解的な断面図である
[図 3]本発明の第 2の実施形態に係る半導体装置の図解的な断面図である。
[図 4]フリップチップ接続された半導体チップを有する従来の半導体装置の構造を示 す図解的な断面図である。
[図 5]図 4に示す配線基板の接続面を垂直に見下ろす図解的な平面図である。
[図 6A]図 4に示す半導体装置の製造方法を説明するための図解的な断面図である
[図 6B]図 4に示す半導体装置の製造方法を説明するための図解的な断面図である。 発明を実施するための最良の形態
[0014] 図 1は、本発明の第 1の実施形態に係る半導体装置の図解的な断面図である。
この半導体装置 1は、配線基板 2と、この配線基板 2の表面 2aに機能面 3aを対向さ せて接続された半導体チップ 3とを含んでいる。配線基板 2の表面 2aには、矩形状の 接続パッド（図 2Cおよび図 2D参照）が形成されており、配線基板 2と半導体チップ 3 とは、その接続パッドに接続された接続部材 5によって、所定間隔を保つように接合さ れ、かつ互いに電気的に接続されている。
[0015] 配線基板 2の表面 2aには、その表面 2aと半導体チップ 3との間隔より小さい厚みを 有するソルダレジスト膜 6が形成されている。このソルダレジスト膜 6により、配線基板 2の表面に形成されて 、る配線間での電気的短絡が防止されて 、る。ソルダレジスト 膜 6には、表面 2aを垂直に見下ろす平面視において、半導体チップ 3よりも大きなサ ィズを有する開口 6aが形成されている。言い換えれば、ソルダレジスト膜 6には、表 面 2aを垂直に見下ろす平面視において、その内部に半導体チップ 3が完全に含ま れるようなサイズの開口 6aが形成されている。これにより、配線基板 2と半導体チップ 3との隙間 G (配線基板 2と半導体チップ 3との間であって、表面 2aを垂直に見下ろす 平面視において、半導体チップ 3と重なる領域）には、ソルダレジスト膜 6が存在して いない。
[0016] 表面 2aを垂直に見下ろす平面視において、半導体チップ 3の外周とソルダレジスト 膜 6の開口 6aの縁部との間隔 Dは、 0. 1mm以上にされている。
配線基板 2と半導体チップ 3との隙間 Gおよびその周辺には、アンダーフィル層 7が 設けられている。アンダーフィル層 7は、ソルダレジスト膜 6の開口 6aを埋めつくすよう に形成されており、アンダーフィル層 7によって、隙間 Gが封止されるとともに、機能面 3a、接続部材 5、および開口 6aからの表面 2aの露出部が保護されている。
[0017] 配線基板 2の端部には、図示しない配線により接続部材 5と電気的に接続された端 面電極 8が形成されている。端面電極 8は、配線基板 2の表面 2aから端面を経て、表 面 2aの反対側の外部接続面 2bに至るように形成されている。この半導体装置 1は、 端面電極 8において、他の配線基板 (実装基板)との電気的接続を達成することがで きる。
図 2Aないし図 2Dは、図 1に示す半導体装置 1の製造方法を説明するための図解 的な断面図である。半導体装置 1は、配線基板 2の表面 2aに対して、半導体チップ 3 を、その機能面 3aを対向させて接合した後、ソルダレジスト膜 6の開口 6a内にアンダ 一フィル材 7Pを注入し、そのアンダーフィル材 7Pを硬化させてアンダーフィル層 7を 形成することによって得られる。
[0018] 具体的には、先ず、複数の配線基板 2が作り込まれた基板 15が用意される。
次に、この基板 15の表面 15a (配線基板 2の表面 2aに対応する面）の全面に液状 で感光性を有するソルダレジスト膜 6が塗布 (たとえば、スピンコートによる）または印 刷された後、露光および現像により、半導体チップ 3よりも大きなサイズを有する開口 6aが形成される。
[0019] 次に、機能素子 4の電極に接続された突起電極 (バンプ） 18を有する半導体チップ 3が用意される。突起電極 18は、はんだ材料を含む。
続いて、基板 15が、表面 15aを上に向けられ、ほぼ水平な姿勢で保持される。そし て、内部にヒータを備えて加熱することが可能なボンディングツール 19により、半導 体チップ 3が、その機能面 3aと反対側の面を吸着されて保持される。半導体チップ 3 は、機能面 3aが下方に向けられて基板 15の表面 15aに対向される。この状態が、図 2Aに示されている。
[0020] 続いて、半導体チップ 3の突起電極 18が基板 15の接続パッド 16に当接するように 位置合わせされた後、ボンディングツール 19が下降されて、半導体チップ 3が基板 1 5に接合される。この際、ボンディングツール 19により、半導体チップ 3が加熱され、 その熱により突起電極 18のはんだ材料が溶融されて、突起電極 18と接続パッド 16と が接合される。これにより、基板 15と半導体チップ 3とを機械的に接合する接続部材 5が形成される。接続部材 5により、基板 15の表面 15aに形成された配線と、半導体 チップ 3の機能素子 4とが電気的に接続される。
[0021] 続いて、ソルダレジスト膜 6の開口 6aの周縁部上方に、デイスペンサ 10が配置され て、そのディスペンサ 10から開口 6a内にアンダーフィル材 7Pが注入される（図 2B参 照)。
アンダーフィル材 7Pは、毛細管現象により、基板 15と半導体チップ 3との隙間 Gに 進入していき、この隙間 G内を表面 2aに沿って広がっていく（図 2C参照。アンダーフ ィル材 7Pが広がる方向を、図 2Cに矢印 Aで示す。；)。そして、デイスペンサ 10から適 当な量のアンダーフィル材 7Pが吐出され、隙間 Gおよびソルダレジスト膜 6の開口 6a の内部がアンダーフィル材 7Pで埋められると、アンダーフィル材 7Pの吐出は停止さ れる。その後、アンダーフィル材 7Pを硬化させるための処理が行われて、開口 6a内 にアンダーフィル層 7が形成される。
[0022] その後、基板 15が配線基板 2の個片に切断され (切断位置を、図 2Aに符号 Cで示 す。）、配線基板 2の端部に端面電極 8が形成されて、図 1に示す半導体装置 1が得 られる。
以上のように、ソルダレジスト膜 6の開口 6aは、表面 15aを垂直に見下ろす平面視 において、その中に半導体チップ 3が完全に含まれるように形成される。これにより、 基板 15と半導体チップ 3との隙間 Gに、ソルダレジスト膜 6の開口 6aによる段差が生 じることを防止できるとともに、その開口 6a周縁部の上方のスペースが半導体チップ 3 によって制限されることを防止できる。
[0023] このため、液状のアンダーフィル材 7Pを基板 15と半導体チップ 3との隙間 Gに充填 する際、アンダーフィル材 7Pに空気が取り込まれることによるボイドの形成を防止す ることができる。その結果、得られたこの半導体装置 1の信頼性を向上させることがで きる。 アンダーフィル層 7にボイドが含まれていないことにより、この半導体装置 1を、たと えば、リフローにより他の配線基板に接合してもボイドに起因するクラックは生じない。
[0024] 図 3は、本発明の第 2の実施形態に係る半導体装置の図解的な断面図である。図 3 において、図 1に示す各部に対応する部分には、図 1と同じ参照符号を付している。 この半導体装置 21は、配線基板 22と、この配線基板 22の表面 22aに機能面 3aを 対向させて接続された半導体チップ 3とを含んでいる。
配線基板 22の表面 22aには、ソルダレジスト膜 6が形成されている。ソルダレジスト 膜 6には、表面 22aを垂直に見下ろす平面視において、半導体チップ 3よりも大きな サイズの、すなわち、その内部に半導体チップ 3が完全に含まれるように形成された 開口 6aが設けられている。
[0025] 配線基板 22において、表面 22aと反対側の外部接続面 22bには、金属ボール 23 が設けられている。金属ボール 23は、配線基板 22の内部および Zまたは表面で再 配線されて、表面 22a側の接続部材 5に電気的に接続されている。この半導体装置 2 1は、金属ボール 23を介して、他の配線基板 (実装基板）に接合できる。
この半導体装置 21を製造する場合は、基板 15の代わりに、複数の配線基板 22〖こ 相当する領域が密に形成された基板を用いて、上記と同様の製造方法（図 2Aな ヽし 図 2D参照）を実施すればよい。金属ボール 23は、基板を配線基板 22の個片に切り 出す前に、この基板に接合されてもよぐ配線基板 22の個片が切り出された後に、こ の配線基板 22に接合されてもよい。
[0026] 本発明の実施形態の説明は以上の通りである力 本発明は、別の形態でも実施で きる。たとえば、配線基板 2, 22には、 2つ以上の半導体チップ 3がフリップチップ接 続されていてもよい。この場合、ソルダレジスト膜 6には、表面 2a, 22aを垂直に見下 ろす平面視において、各半導体チップ 3を完全に含む 1つまたは 2つ以上の開口 6a が形成されているものとすることができる。
[0027] 本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。 この出願は、 2004年 9月 28日に日本国特許庁に提出された特願 2004— 28201 7に基づき、条約による優先権を主張しており、この出願の全開示はここに引用により 組み込まれるものとする。

Claims

請求の範囲
[1] 固体装置と、
機能素子が形成された機能面を有し、その機能面を上記固体装置の表面に対向さ せて、上記固体装置の表面との間に所定間隔を保持して接合される半導体チップと 上記固体装置の上記半導体チップとの対向面に設けられ、その対向面を垂直に見 下ろす平面視において、上記半導体チップよりも大きなサイズに形成された開口を有 する絶縁膜と、
上記固体装置と上記半導体チップとの間を封止する封止層とを含む、半導体装置 上記封止層が、上記開口を埋めつくすように設けられている、請求項 1記載の半導 体装置。
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