JP2000082762A - 半導体装置 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路基板上に少なくとも１個の半導体素子を
含む電子部品を搭載した半導体装置において、小型でバ
イヤ数が多く導体の引き回しが容易でありかつ基板導体
が保護された半導体装置を提供する。 【解決手段】 回路基板１ａの端面に半割スルーホール
３を設けて半割スルーホール３から外側にある基板胆部
を除去し、さらに基板内部エリヤのスルーホール１１と
併せてバイヤを形成することによりパッケージを小型化
する。外部電極５の端部に設けたはんだ突起電極６とス
ルーホール１１および端面半割スルーホール３との間に
ソルダーレジスト４を被覆して実装時端面導体へのはん
だ這い上がりを防止する。さらに半割スルーホール３の
一部又は全部をソルダーレジスト４で被覆することによ
り基板加工時及び実装時に端面導体部分を保護すること
ができる。
含む電子部品を搭載した半導体装置において、小型でバ
イヤ数が多く導体の引き回しが容易でありかつ基板導体
が保護された半導体装置を提供する。 【解決手段】 回路基板１ａの端面に半割スルーホール
３を設けて半割スルーホール３から外側にある基板胆部
を除去し、さらに基板内部エリヤのスルーホール１１と
併せてバイヤを形成することによりパッケージを小型化
する。外部電極５の端部に設けたはんだ突起電極６とス
ルーホール１１および端面半割スルーホール３との間に
ソルダーレジスト４を被覆して実装時端面導体へのはん
だ這い上がりを防止する。さらに半割スルーホール３の
一部又は全部をソルダーレジスト４で被覆することによ
り基板加工時及び実装時に端面導体部分を保護すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に回路基板上に半導体素子を実装して外部電極を
形成してなる半導体装置に関する。
し、特に回路基板上に半導体素子を実装して外部電極を
形成してなる半導体装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、図５に示
すように、回路基板３１上に半導体素子３７を実装し、
これを封止樹脂３０で封止を行ない、基板端面に設けた
スルーホールを半割りにして端面スルーホール電極３３
を形成していた。この様な半導体装置構造は、ＬＣＣ
（Ｌｅａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ）タイ
プパッケージとして知られている。例えば特開平５−３
２７１５７号公報に開示されているように、セラミック
多層配線基板の端面部スルーホールを２分割して端面電
極を形成した例があげられる。このパッケージを他のボ
ード基板上に実装する際には、主としてＰｂ−Ｓｎから
なるはんだを用いて端面スルーホール電極の内壁面とパ
ッケージの裏面電極とを、はんだぬれ面として接合を行
なっていた。この他、基板としてプリント配線基板を用
いた例もある。
すように、回路基板３１上に半導体素子３７を実装し、
これを封止樹脂３０で封止を行ない、基板端面に設けた
スルーホールを半割りにして端面スルーホール電極３３
を形成していた。この様な半導体装置構造は、ＬＣＣ
（Ｌｅａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ）タイ
プパッケージとして知られている。例えば特開平５−３
２７１５７号公報に開示されているように、セラミック
多層配線基板の端面部スルーホールを２分割して端面電
極を形成した例があげられる。このパッケージを他のボ
ード基板上に実装する際には、主としてＰｂ−Ｓｎから
なるはんだを用いて端面スルーホール電極の内壁面とパ
ッケージの裏面電極とを、はんだぬれ面として接合を行
なっていた。この他、基板としてプリント配線基板を用
いた例もある。
【０００３】図６は、従来の技術による半導体装置の別
の実施例の断面図である。回路基板４１上に半導体素子
４７を搭載し封止樹脂で封止を行なう。半導体素子４７
に接続された配線導体４２は、スルーホール１１ａを介
して基板裏面の導体４５に接続される。裏面の導体４５
にソルダーレジスト４４で被覆した制限エリアを設け、
裏面の導体４５の端部にはんだによるはんだ突起電極４
６を形成して外部電極とする。はんだ突起電極４６を形
成するにあたり、はんだボールを使用するところから近
年ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケー
ジとして広く知られている。
の実施例の断面図である。回路基板４１上に半導体素子
４７を搭載し封止樹脂で封止を行なう。半導体素子４７
に接続された配線導体４２は、スルーホール１１ａを介
して基板裏面の導体４５に接続される。裏面の導体４５
にソルダーレジスト４４で被覆した制限エリアを設け、
裏面の導体４５の端部にはんだによるはんだ突起電極４
６を形成して外部電極とする。はんだ突起電極４６を形
成するにあたり、はんだボールを使用するところから近
年ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケー
ジとして広く知られている。
【０００４】
【発明が解決しようとする課題】上述した図５に示す従
来の技術による半導体装置においては、基板端面電極が
基板の周囲端面にしか形成できないために、パッケージ
としての電極数が不足する傾向にあり、電極数を増やそ
うとする場合には端面電極のピッチを詰めることとなっ
て構造上基板製作に困難があり、かつパッケージが大き
い場合には、パッケージが歪んで底面の外部電極が浮き
上がるために、プリント配線基板の実装が困難になると
いう欠点がある。
来の技術による半導体装置においては、基板端面電極が
基板の周囲端面にしか形成できないために、パッケージ
としての電極数が不足する傾向にあり、電極数を増やそ
うとする場合には端面電極のピッチを詰めることとなっ
て構造上基板製作に困難があり、かつパッケージが大き
い場合には、パッケージが歪んで底面の外部電極が浮き
上がるために、プリント配線基板の実装が困難になると
いう欠点がある。
【０００５】本発明の目的は、回路基板上に半導体素子
を含む電子部品を搭載し、外部電極を具備する半導体装
置おいて、基板の端面に端面電極を有するものや、基板
の下面にはんだボールの外部電極を有するＢＧＡパッケ
ージなどに比べ、パッケージが小型でかつ形成可能のバ
イヤ数が多く、また導体の引き回しの自由度が高く、特
に複数の半導体素子を実装してなるマルチチップパッケ
ージの設計が容易で、さらに基板導体の保護も可能な半
導体装置を提供することにある。
を含む電子部品を搭載し、外部電極を具備する半導体装
置おいて、基板の端面に端面電極を有するものや、基板
の下面にはんだボールの外部電極を有するＢＧＡパッケ
ージなどに比べ、パッケージが小型でかつ形成可能のバ
イヤ数が多く、また導体の引き回しの自由度が高く、特
に複数の半導体素子を実装してなるマルチチップパッケ
ージの設計が容易で、さらに基板導体の保護も可能な半
導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
回路基板上に搭載された少なくとも１個の半導体素子を
含む電子部品と、回路基板の端面においてスルーホール
を縦に半割にして形成された端面半割スルーホールと、
端面半割スルーホールの上端から回路基板の上面に引き
出された配線導体と、端面半割スルーホールの下端から
回路基板の裏面に引き出された外部電極と、この外部電
極の端部上に形成されたはんだ突起電極と、はんだ突起
電極と端面半割スルーホールの下端との間の外部電極を
覆う第１の導体保護層とを有する。
回路基板上に搭載された少なくとも１個の半導体素子を
含む電子部品と、回路基板の端面においてスルーホール
を縦に半割にして形成された端面半割スルーホールと、
端面半割スルーホールの上端から回路基板の上面に引き
出された配線導体と、端面半割スルーホールの下端から
回路基板の裏面に引き出された外部電極と、この外部電
極の端部上に形成されたはんだ突起電極と、はんだ突起
電極と端面半割スルーホールの下端との間の外部電極を
覆う第１の導体保護層とを有する。
【０００７】また、本発明の第２の半導体装置は、上述
の半導体装置における回路基板が多層回路基板であり、
構成要素としてさらに、多層回路基板の内部に設けられ
た少なくとも一つの内部導体回路を有する。
の半導体装置における回路基板が多層回路基板であり、
構成要素としてさらに、多層回路基板の内部に設けられ
た少なくとも一つの内部導体回路を有する。
【０００８】上述のように形成された本発明による半導
体装置においては、回路基板の端面に形成された多数の
半割スルーホールと内部エリヤに設けたスルーホールと
を併用することにより、バイヤ数を増加させることがで
き、さらに半割スルーホールから外側の基板端部を除去
したため、パッケージが小型となるとともに、バイアを
基板端面に集積したため１バイアあたりの専有面積が小
さくなって、導体パターン引き回しの設計に自由度が得
られる。
体装置においては、回路基板の端面に形成された多数の
半割スルーホールと内部エリヤに設けたスルーホールと
を併用することにより、バイヤ数を増加させることがで
き、さらに半割スルーホールから外側の基板端部を除去
したため、パッケージが小型となるとともに、バイアを
基板端面に集積したため１バイアあたりの専有面積が小
さくなって、導体パターン引き回しの設計に自由度が得
られる。
【０００９】さらに導体保護層が、外部電極端部と端部
半割スルーホールまたは内部エリヤスルーホールとを離
隔することにより、はんだの這い上りが防止されるの
で、底面が浮き上がった部分にあるはんだ突起電極のは
んだが接続不良を起こすことがなくなり、また端面スル
ーホールの半割加工時に導体保護層が端面半割スルーホ
ールを被覆することにより、その分割加工性を良くする
とともに、端面導体を保護することができる。
半割スルーホールまたは内部エリヤスルーホールとを離
隔することにより、はんだの這い上りが防止されるの
で、底面が浮き上がった部分にあるはんだ突起電極のは
んだが接続不良を起こすことがなくなり、また端面スル
ーホールの半割加工時に導体保護層が端面半割スルーホ
ールを被覆することにより、その分割加工性を良くする
とともに、端面導体を保護することができる。
【００１０】さらにまた、上述のような端面半割スルー
ホールであっても、その近傍またはスルーホールの内部
を導体保護層で被覆することによって、従来のスルーホ
ールの有する機能すなわち回路基板の表裏または異なる
導体層を電気的に接続する機能を果すことができるほ
か、半割スルーホールを基板周辺に配置したために回路
基板内部の導体パターンの引き回しの効率が良くなっ
て、パッケージの小型化に有効となる。
ホールであっても、その近傍またはスルーホールの内部
を導体保護層で被覆することによって、従来のスルーホ
ールの有する機能すなわち回路基板の表裏または異なる
導体層を電気的に接続する機能を果すことができるほ
か、半割スルーホールを基板周辺に配置したために回路
基板内部の導体パターンの引き回しの効率が良くなっ
て、パッケージの小型化に有効となる。
【００１１】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は、本発明の半導体装置
の一実施の形態の断面略図である。
図面を参照して説明する。図１は、本発明の半導体装置
の一実施の形態の断面略図である。
【００１２】回路基板１は、半導体素子７をマウント剤
９を用いて搭載するための基板である。回路基板１の上
面には、配線導体２が設けられボンディングワイヤ８に
よって半導体素子７と接続されている。小型で薄いパッ
ケージを製作する場合には、回路基板１の半導体素子７
を搭載する部分に、図に示すようなキャビテイを設けて
もよい。基板１に搭載された半導体素子７は、一般にエ
ポキシ系樹脂、フェノール系樹脂、シリコン系樹脂など
の封止樹脂１０で封止されている。高集積化を目的とす
る回路基板１には、ガラスエポキシ材、変成ポリイミド
材などの有機配線基板が用いられるが、セラミックス基
板も有効である。
９を用いて搭載するための基板である。回路基板１の上
面には、配線導体２が設けられボンディングワイヤ８に
よって半導体素子７と接続されている。小型で薄いパッ
ケージを製作する場合には、回路基板１の半導体素子７
を搭載する部分に、図に示すようなキャビテイを設けて
もよい。基板１に搭載された半導体素子７は、一般にエ
ポキシ系樹脂、フェノール系樹脂、シリコン系樹脂など
の封止樹脂１０で封止されている。高集積化を目的とす
る回路基板１には、ガラスエポキシ材、変成ポリイミド
材などの有機配線基板が用いられるが、セラミックス基
板も有効である。
【００１３】回路基板１の各端面には、スルーホールの
中心線に沿ってスルーホールを縦に切断した半割状の端
面半割スルーホール３が所定のピッチ間隔で設けられて
いる。端面半割スルーホール３は、上端が回路基板１の
上面に設けられた配線導体２と接続し、下端が回路基板
１の裏面に設けられた外部電極５と接続している。外部
電極５の端部にはバンプ状のはんだ突起電極６が形成さ
れ、半割スルーホール３の下端部と外部電極５の端部と
の間には、両者を離隔するためのソルダレジスト４が外
部電極５を覆って設けられている。
中心線に沿ってスルーホールを縦に切断した半割状の端
面半割スルーホール３が所定のピッチ間隔で設けられて
いる。端面半割スルーホール３は、上端が回路基板１の
上面に設けられた配線導体２と接続し、下端が回路基板
１の裏面に設けられた外部電極５と接続している。外部
電極５の端部にはバンプ状のはんだ突起電極６が形成さ
れ、半割スルーホール３の下端部と外部電極５の端部と
の間には、両者を離隔するためのソルダレジスト４が外
部電極５を覆って設けられている。
【００１４】上述のように形成されたはんだ突起電極６
によって、半導体装置パッケージをボード基板上に実装
する場合には、ソルダレジスト４がはんだ突起電極６と
半割スルーホール３の下端部の間の外部電極５を覆って
いるため、底面が浮き上った部分にあるはんだ突起電極
６のはんだが、外部電極５を伝わって半割スルーホール
に這い上るおそれはなく、したがってはんだ突起電極の
はんだ不足による接続不良を防止することができる。
によって、半導体装置パッケージをボード基板上に実装
する場合には、ソルダレジスト４がはんだ突起電極６と
半割スルーホール３の下端部の間の外部電極５を覆って
いるため、底面が浮き上った部分にあるはんだ突起電極
６のはんだが、外部電極５を伝わって半割スルーホール
に這い上るおそれはなく、したがってはんだ突起電極の
はんだ不足による接続不良を防止することができる。
【００１５】端面半割スルーホール３と外部電極５の端
部またははんだ突起電極６とを離隔するソルダーレジス
ト４の材料には、熱硬化性あるいは紫外線硬化性のエポ
キシ系樹脂が好適であるが、その他はんだに対してマス
キング効果のあるどのような樹脂も用いることができ
る。
部またははんだ突起電極６とを離隔するソルダーレジス
ト４の材料には、熱硬化性あるいは紫外線硬化性のエポ
キシ系樹脂が好適であるが、その他はんだに対してマス
キング効果のあるどのような樹脂も用いることができ
る。
【００１６】次に、本発明の半導体装置の構造について
更に詳細に説明する。図１において、回路基板１に厚さ
が０．４〜０．８ｍｍのガラスエポキシ基板を用いた場
合、基板の端面に設けられる半割スルーホール３のため
のスルーホールの直径は０．２〜０．４ｍｍ程度であ
る。このとき、スルーホールの上下端部から引き出され
て、外部電極５に接続される導体の幅は０．３〜０．５
ｍｍとなるため、回路基板１の各端面に並べられる端面
半割スルーホール３のピッチは０．４〜０．８ｍｍとな
る。この寸法域に形成された各スルーホールの間の基材
およびスルーホールを形成する導体を金型で打ち抜くこ
とにより、端面半割スルーホール３を形成することがで
きる。金型の寸法精度によっては、更に板厚の厚い場合
でも加工が可能である。この端面半割スルーホール３
は、主に回路基板１の表裏面に配設された導体の間を接
続することを目的とするため、回路基板加工時やパッケ
ージの組み立て工程において、スルーホール内部の断線
が発生することは好ましくない。この不具合いを防止す
る方法として、スルーホール内部の一部あるいは全面
を、あらかじめソルダーレジスト等で被覆することが好
適である。従来の技術によるＬＣＣタイプパッケージで
は、端面スルーホール電極を外部電極として用いるた
め、端面スルーホール電極にはんだぬれ性を確保する必
要があったが、本発明の場合にはその必要がなく、した
がって樹脂によりスルーホール内面を保護する方法が断
線の防止に有効となる。
更に詳細に説明する。図１において、回路基板１に厚さ
が０．４〜０．８ｍｍのガラスエポキシ基板を用いた場
合、基板の端面に設けられる半割スルーホール３のため
のスルーホールの直径は０．２〜０．４ｍｍ程度であ
る。このとき、スルーホールの上下端部から引き出され
て、外部電極５に接続される導体の幅は０．３〜０．５
ｍｍとなるため、回路基板１の各端面に並べられる端面
半割スルーホール３のピッチは０．４〜０．８ｍｍとな
る。この寸法域に形成された各スルーホールの間の基材
およびスルーホールを形成する導体を金型で打ち抜くこ
とにより、端面半割スルーホール３を形成することがで
きる。金型の寸法精度によっては、更に板厚の厚い場合
でも加工が可能である。この端面半割スルーホール３
は、主に回路基板１の表裏面に配設された導体の間を接
続することを目的とするため、回路基板加工時やパッケ
ージの組み立て工程において、スルーホール内部の断線
が発生することは好ましくない。この不具合いを防止す
る方法として、スルーホール内部の一部あるいは全面
を、あらかじめソルダーレジスト等で被覆することが好
適である。従来の技術によるＬＣＣタイプパッケージで
は、端面スルーホール電極を外部電極として用いるた
め、端面スルーホール電極にはんだぬれ性を確保する必
要があったが、本発明の場合にはその必要がなく、した
がって樹脂によりスルーホール内面を保護する方法が断
線の防止に有効となる。
【００１７】次に、本発明の半導体装置の第２の実施の
形態について、更に実際のパッケージに使用する場合に
近い例を、図２に示す部分断面略図により説明する。図
２は、図１で示した第１の実施の形態において、回路基
板１の端面以外の部分にさらにスルーホール１１を設け
たものであって、スルーホール１１の上端から回路基板
１ａの上面に第２の配線導体２ａが引き出され、スルー
ホール１１の下端から回路基板１ａの裏面に第２の外部
電極５ａが引き出され、第２の外部電極５ａの端部上に
第２のはんだ突起電極６ａが形成され、第２のはんだ突
起電極６ａとスルーホール１１の下端との間の第２の外
部電極５ａを覆う第２のソルダーレジスト４ｄが設けら
れている。
形態について、更に実際のパッケージに使用する場合に
近い例を、図２に示す部分断面略図により説明する。図
２は、図１で示した第１の実施の形態において、回路基
板１の端面以外の部分にさらにスルーホール１１を設け
たものであって、スルーホール１１の上端から回路基板
１ａの上面に第２の配線導体２ａが引き出され、スルー
ホール１１の下端から回路基板１ａの裏面に第２の外部
電極５ａが引き出され、第２の外部電極５ａの端部上に
第２のはんだ突起電極６ａが形成され、第２のはんだ突
起電極６ａとスルーホール１１の下端との間の第２の外
部電極５ａを覆う第２のソルダーレジスト４ｄが設けら
れている。
【００１８】回路基板１ａの各端面に形成された端面半
割スルーホール３は、基板１ａの厚さが０．６ｍｍのガ
ラスエポキシ基板の場合、前述したようにスルーホール
間のピッチを０．５ｍｍとすることができる。例えば、
２０ｍｍ角のパッケージを考えた場合、端面半割スルー
ホール３の数は約１４０個設けることができる。また基
板１ａ内部に設けるスルーホール１１は、１．２７ｍｍ
ピッチの１２列のマトリックス状とすると、１４４個形
成することができるので、合計で２８０個以上のバイア
が形成されることになる。
割スルーホール３は、基板１ａの厚さが０．６ｍｍのガ
ラスエポキシ基板の場合、前述したようにスルーホール
間のピッチを０．５ｍｍとすることができる。例えば、
２０ｍｍ角のパッケージを考えた場合、端面半割スルー
ホール３の数は約１４０個設けることができる。また基
板１ａ内部に設けるスルーホール１１は、１．２７ｍｍ
ピッチの１２列のマトリックス状とすると、１４４個形
成することができるので、合計で２８０個以上のバイア
が形成されることになる。
【００１９】これに対して全てのバイアを基板内部のス
ルーホール１１のみで形成すると、１．２７ｍｍピッチ
で１４列のマトリックスが形成できたとしても、回路基
板の表面と裏面とを結ぶバイアの数は１９６個に過ぎな
い。この様に、回路基板端面の半割スルーホール３と、
回路基板内部のスルーホール１１とを併用することによ
って、形成可能なバイアの数が大幅に増加し、設計の自
由度が増すことになる。また、端面スルーホールを半割
りにすることによって、回路基板の端面半割スルーホー
ルより外側の部分を除去することが可能となるから、パ
ッケージの大きさを極小化することができる。特に、パ
ッケージの寸法が小さい場合にはその効果が大きくな
る。上述した様にスルーホールピッチを０．５ｍｍとす
ると、隣接したスルーホールの間は狭過ぎて導体パター
ンを通すことが困難となるため、端面スルーホールを配
列した部分より外側の部分は回路基板として有効に使用
することができなくなって、不要スペースとなる。した
がってその部分を裁断して除去しても機能的に問題は生
じない。
ルーホール１１のみで形成すると、１．２７ｍｍピッチ
で１４列のマトリックスが形成できたとしても、回路基
板の表面と裏面とを結ぶバイアの数は１９６個に過ぎな
い。この様に、回路基板端面の半割スルーホール３と、
回路基板内部のスルーホール１１とを併用することによ
って、形成可能なバイアの数が大幅に増加し、設計の自
由度が増すことになる。また、端面スルーホールを半割
りにすることによって、回路基板の端面半割スルーホー
ルより外側の部分を除去することが可能となるから、パ
ッケージの大きさを極小化することができる。特に、パ
ッケージの寸法が小さい場合にはその効果が大きくな
る。上述した様にスルーホールピッチを０．５ｍｍとす
ると、隣接したスルーホールの間は狭過ぎて導体パター
ンを通すことが困難となるため、端面スルーホールを配
列した部分より外側の部分は回路基板として有効に使用
することができなくなって、不要スペースとなる。した
がってその部分を裁断して除去しても機能的に問題は生
じない。
【００２０】ここで、端面スルーホールを半割りにする
工作には、回路基板分割用の精密金型を用いることが可
能である。回路基板がセラミックスの場合には、あらか
じめブレークラインとなるＶ形溝をつけておくことでこ
の様な加工は可能である。
工作には、回路基板分割用の精密金型を用いることが可
能である。回路基板がセラミックスの場合には、あらか
じめブレークラインとなるＶ形溝をつけておくことでこ
の様な加工は可能である。
【００２１】次に、上述した本発明の第２の実施の形態
における半割スルーホールを、さらにソルダーレジスト
で覆った実施の形態について説明する。図３は、回路基
板１の端面半割スルーホール３を含む部分断面略図であ
って、図３（ａ）はソルダーレジストが半割スルーホー
ル３の下半分に施された図、図３（ｂ）はソルダーレジ
ストが半割スルーホール３の全面に施された図である。
における半割スルーホールを、さらにソルダーレジスト
で覆った実施の形態について説明する。図３は、回路基
板１の端面半割スルーホール３を含む部分断面略図であ
って、図３（ａ）はソルダーレジストが半割スルーホー
ル３の下半分に施された図、図３（ｂ）はソルダーレジ
ストが半割スルーホール３の全面に施された図である。
【００２２】基本的には、外部電極５と端面半割スルー
ホール３とが同時にはんだぬれが生じない様にソルダー
レジスト４で離隔されていればよい。すなわち、図３
（ａ）に示すように、端面半割スルーホール３の下半分
がソルダーレジスト這い上り部４ａで覆われるか、また
は図３（ｂ）に示すように、端面半割スルーホール３の
全面がソルダーレジスト被覆部４ｂで覆われる。スルー
ホールを分割する場合に、このように端面半割スルーホ
ール３の一部または全面をソルダーレジスト４で被覆す
ることは、スルーホールの分割加工が容易になると同時
に、パッケージの端面に露出した導体部分を保護する効
果が得られる。ソルダーレジストの被覆を行なうには、
回路基板の製造工程において、ソルダーレジストのマス
クパターンでスルーホールを覆うようにすることによっ
て実現が可能である。
ホール３とが同時にはんだぬれが生じない様にソルダー
レジスト４で離隔されていればよい。すなわち、図３
（ａ）に示すように、端面半割スルーホール３の下半分
がソルダーレジスト這い上り部４ａで覆われるか、また
は図３（ｂ）に示すように、端面半割スルーホール３の
全面がソルダーレジスト被覆部４ｂで覆われる。スルー
ホールを分割する場合に、このように端面半割スルーホ
ール３の一部または全面をソルダーレジスト４で被覆す
ることは、スルーホールの分割加工が容易になると同時
に、パッケージの端面に露出した導体部分を保護する効
果が得られる。ソルダーレジストの被覆を行なうには、
回路基板の製造工程において、ソルダーレジストのマス
クパターンでスルーホールを覆うようにすることによっ
て実現が可能である。
【００２３】次に本発明の半導体装置の第３の実施の形
態について説明する。図４は、セラミック多層基板を使
用した半導体装置の模式的断面略図である。セラミック
多層基板１ｂは、内部に内部導体２ｂが設けられ、外面
には配線導体２ｄ、外部電極５ｂおよび半割スルーホー
ル３が設けられ、半導体素子７ｂがボンディングワイヤ
８ｂによって配線導体２ｄに接続され、さらに封止樹脂
１０ｂで封止されている。
態について説明する。図４は、セラミック多層基板を使
用した半導体装置の模式的断面略図である。セラミック
多層基板１ｂは、内部に内部導体２ｂが設けられ、外面
には配線導体２ｄ、外部電極５ｂおよび半割スルーホー
ル３が設けられ、半導体素子７ｂがボンディングワイヤ
８ｂによって配線導体２ｄに接続され、さらに封止樹脂
１０ｂで封止されている。
【００２４】セラミック多層基板１ｂは、アルミナまた
は窒化アルミを主原料とした基材と、タングステンある
いはモリブデンなどの高融点金属を内部導体とする構成
が一般的であるが、アルミナにガラス材を加えたガラス
セラミックスを用いることも可能である。
は窒化アルミを主原料とした基材と、タングステンある
いはモリブデンなどの高融点金属を内部導体とする構成
が一般的であるが、アルミナにガラス材を加えたガラス
セラミックスを用いることも可能である。
【００２５】図４に示すように、端面半割スルーホール
３と外部電極５ｂの端部とを離隔するために、ソルダー
ダム４ｃを形成する。ソルダーダム４ｃは、セラミック
基板の基材と同系統の材料を供給して焼成して形成する
ことも可能であるが、エポキシ系の樹脂を印刷等によっ
てパターン化して硬化させても同等の効果が得られる。
外部電極５ｂは平面導体のままでも実装可能であるが、
あらかじめはんだ材を供給してバンプ状のはんだ突起電
極６ｂを形成して実装することもできる。
３と外部電極５ｂの端部とを離隔するために、ソルダー
ダム４ｃを形成する。ソルダーダム４ｃは、セラミック
基板の基材と同系統の材料を供給して焼成して形成する
ことも可能であるが、エポキシ系の樹脂を印刷等によっ
てパターン化して硬化させても同等の効果が得られる。
外部電極５ｂは平面導体のままでも実装可能であるが、
あらかじめはんだ材を供給してバンプ状のはんだ突起電
極６ｂを形成して実装することもできる。
【００２６】
【発明の効果】以上説明したように本発明は、バイアと
なるスルーホールを回路基板端面に半割スルーホールと
して多数設け、さらに回路基板内部に設けたスルーホー
ルと複合させることによって全体のバイア数を増し、さ
らに半割スルーホールから外側の基板端部を除去したた
め、パッケージが小型となり、またバイアを基板端面に
集積させることにより、１バイアあたりの専有面積が小
さくなるために、同一基板内で導体の引き回しに使用で
きるスペースが広くとれるから、パターン引き回しの設
計自由度を増すことができるという効果がある。
なるスルーホールを回路基板端面に半割スルーホールと
して多数設け、さらに回路基板内部に設けたスルーホー
ルと複合させることによって全体のバイア数を増し、さ
らに半割スルーホールから外側の基板端部を除去したた
め、パッケージが小型となり、またバイアを基板端面に
集積させることにより、１バイアあたりの専有面積が小
さくなるために、同一基板内で導体の引き回しに使用で
きるスペースが広くとれるから、パターン引き回しの設
計自由度を増すことができるという効果がある。
【００２７】また、端面半割スルーホールおよび内部エ
リヤスルーホールと、外部電極の端部に設けたはんだ突
起電極とをソルダーレジストで離隔することによって、
はんだの這い上がりを防止するから、基板の底面が浮き
上がった部分にあるはんだ突起電極のはんだが流れて不
足することによる接続不良を防止することができるとと
もに、端面スルーホールの分割加工性を良くし、さらに
端面電極を被覆して保護することができるという効果を
奏する。
リヤスルーホールと、外部電極の端部に設けたはんだ突
起電極とをソルダーレジストで離隔することによって、
はんだの這い上がりを防止するから、基板の底面が浮き
上がった部分にあるはんだ突起電極のはんだが流れて不
足することによる接続不良を防止することができるとと
もに、端面スルーホールの分割加工性を良くし、さらに
端面電極を被覆して保護することができるという効果を
奏する。
【図１】本発明の半導体装置の一実施の形態の断面略図
である。
である。
【図２】本発明の半導体装置の第２の実施の形態の断面
略図である。
略図である。
【図３】本発明の半導体装置の一部の構成を示す部分断
面略図である。
面略図である。
【図４】本発明の半導体装置の第３の実施の形態の断面
略図である。
略図である。
【図５】従来の技術による半導体装置の断面略図であ
る。
る。
【図６】従来の技術による別の半導体装置の断面略図で
ある。
ある。
１、１ａ ３１、４１ 回路基板 １ｂ セラミック多層基板 ２、２ｄ、４２ 配線導体 ２ｂ 内部導体 ３ 端面半割スルーホール ４、４４ ソルダーレジスト ４ａ ソルダーレジスト這い上り部 ４ｂ ソルダーレジスト被覆部 ４ｃ ソルダーダム ４ｄ 第２のソルダーレジスト ５、５ｂ 外部電極 ６、６ｂ、４６ はんだ突起電極 ７、７ｂ、３７、４７ 半導体素子 ８、８ｂ ボンディングワイヤ ９ マウント剤 １０、１０ｂ、３０ 封止樹脂 １１ １１ａ スルーホール ３３ 端面スルーホール電極 ４５ 裏面の導体
Claims (2)
- 【請求項１】 回路基板上に搭載された少なくとも１個
の半導体素子を含む電子部品と、 前記回路基板の端面においてスルーホールを縦に半割に
して形成された端面半割スルーホールと、 前記端面半割スルーホールの上端から前記回路基板の上
面に引き出された配線導体と、 前記端面半割スルーホールの下端から前記回路基板の裏
面に引き出された外部電極と、 該外部電極の端部上に形成されたはんだ突起電極と、 前記はんだ突起電極と前記端面半割スルーホールの下端
との間の前記外部電極を覆う第１の導体保護層とを有す
る半導体装置。 - 【請求項２】 多層回路基板上に搭載された少なくとも
１個の半導体素子を含む電子部品と、 前記多層回路基板の内部に設けられた少なくとも一つの
内部導体回路と、 前記多層回路基板の端面においてスルーホールを縦に半
割にして形成された端面半割スルーホールと、 前記端面半割スルーホールの上端から前記多層回路基板
の上面に引き出された配線導体と、 前記端面半割スルーホールの下端から前記多層回路基板
の裏面に引き出された外部電極と、 該外部電極の端部上に形成されたはんだ突起電極と、 該はんだ突起電極と前記端面半割スルーホールの下端と
の間の前記外部電極を覆う第１の導体保護層とを有する
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18152199A JP2000082762A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18152199A JP2000082762A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9080003A Division JP2976917B2 (ja) | 1997-03-31 | 1997-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000082762A true JP2000082762A (ja) | 2000-03-21 |
Family
ID=16102225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18152199A Pending JP2000082762A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000082762A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100390982C (zh) * | 2004-09-06 | 2008-05-28 | 精工爱普生株式会社 | 半导体装置及半导体装置的制造方法 |
| JP2010278480A (ja) * | 2010-09-14 | 2010-12-09 | Rohm Co Ltd | 半導体装置 |
| US8754535B2 (en) | 2004-09-28 | 2014-06-17 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| WO2022034716A1 (ja) * | 2020-08-12 | 2022-02-17 | 株式会社村田製作所 | 回路基板、電子デバイス、回路基板の製造方法及び回路基板用母基板 |
| US11842972B2 (en) | 2004-09-28 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
-
1999
- 1999-06-28 JP JP18152199A patent/JP2000082762A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100390982C (zh) * | 2004-09-06 | 2008-05-28 | 精工爱普生株式会社 | 半导体装置及半导体装置的制造方法 |
| US8754535B2 (en) | 2004-09-28 | 2014-06-17 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9117774B2 (en) | 2004-09-28 | 2015-08-25 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9721865B2 (en) | 2004-09-28 | 2017-08-01 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9831204B2 (en) | 2004-09-28 | 2017-11-28 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US10522494B2 (en) | 2004-09-28 | 2019-12-31 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US10818628B2 (en) | 2004-09-28 | 2020-10-27 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US11355462B2 (en) | 2004-09-28 | 2022-06-07 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US11842972B2 (en) | 2004-09-28 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| JP2010278480A (ja) * | 2010-09-14 | 2010-12-09 | Rohm Co Ltd | 半導体装置 |
| WO2022034716A1 (ja) * | 2020-08-12 | 2022-02-17 | 株式会社村田製作所 | 回路基板、電子デバイス、回路基板の製造方法及び回路基板用母基板 |
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