WO2005122238A1 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Makoto Kanda
Koji Watanabe
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    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view

Definitions

  • the present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and particularly relates to a technology that is effective when applied to the inspection of a semiconductor integrated circuit in which a large number of pads are arranged at a pitch.
  • Japanese Patent 7283280 Japanese Patent 8
  • Nippon Special 236 5 SP6305230
  • Nippon Special 200 59643 Nippon Special 308423
  • Nippon Special 9747 P0 22775
  • EP0999945 Nippon 200050594
  • Japanese Patent 2002 630 000 (S200 002 6000 002.5.23) has a method of inspecting defective chips by inspecting non-defective chips by Ubein. Is disclosed.
  • Japan Special 5 According to the report, the chips that were determined to be defective by the chip inspection were not subjected to the characteristic inspection, and only the chips that were determined by the external inspection were subjected to the characteristic inspection. A technique for performing a public inspection is disclosed.
  • the Japanese Special Report states that, based on image processing, the electrical characteristics test can be performed without contacting the probe tip with the defective chip, and the probe can be inspected for the defective chip. Is disclosed.
  • Japanese Patent No. 742547 reports that non-chips on c are detected by chipping, defective chips that could not be rescued are identified, and those chips are tested by testing. A technique to shorten the time is disclosed.
  • Japanese Patent No. 747304 (SP5 644 245) states that the probe is performed on the descending tip if the needle of the needle is within the allowable range, and that the probe is not executed if the needle is within the allowable range. Techniques have been disclosed that can prevent the generation of defective chips.
  • Japanese Patent No. 5 3239 reports that a chip inspection was performed by excluding chips in the area where defective chips generated by the wafer existed from the scope of the inspection.
  • a technique for forming an unnecessary pump pole by not forming a pole is disclosed.
  • Japanese Patent No. 836748 reports that a probe test is first performed for all of the above, a remedy is performed, and then a two probe test is performed on the other elements excluding the non-recoverable elements. By doing so, there is disclosed a technique that can improve the inspection spout.
  • chips semiconductor integrated circuits
  • semiconductors and wires are removed, semiconductor chips (hereinafter simply referred to as chips) are mounted, and c.
  • the number of chips is increasing. As a result, not only does the number of tests (bonding) increase, but the position of the test is narrow, and the product of the test is also decreasing. With such test pitching, if a probe with a click-shaped probe is used for the above-mentioned probe inspection, the needle may be installed in accordance with the position of the test tod. There are difficult problems.
  • Et al. Use a probe having a needle made by using a semiconductor integrated circuit device manufacturing technique, thereby realizing a probe inspection even for a chip having a test pitch.
  • the pu has a pudding obtained as a thin-film tub obtained by, for example, depositing a metal and a film using the technology of manufacturing a semiconductor integrated circuit device, and tagging them. I do. Since the probe is finely toned by a semiconductor integrated circuit device without using a metal probe, it is possible to respond to pitched tests. If a foreign object adheres to the surface of the chip to be inspected when using such a probe card, the object comes into contact with the thin film probe when the needle comes into test contact, and the probe is damaged. There is a risk that they may be lost. Also, if there is an abnormality in the test condition, the professional may be damaged. If the thin film is damaged in this way, there is a risk that the probe inspection may continue without noticing the damage, and accurate test results may not be obtained.
  • the c process is almost complete, and
  • the opening of the head of the head (the head for the wire dig is generally an A od containing aluminum as a main component, but may be outside the wire ward) or the mouth of the head is mainly made of gold.
  • the process of preparing the formation of solder bumps which will be explained in terms of the main components
  • the chip area of the group may be bonded to the chip area or the chip area may not be in contact with the chip area (for example, a foreign substance or an abnormal pattern in a process with a pin). Therefore, as long as the protruding part does not come into contact with the protruding part, even if the part or its foreign matter is present, the life
  • the probe and the chip area of the group should not be brought into contact with each other to the extent that at least electrical measurements can be made of the bonding pads or the pumps of the pump.
  • the probe and the vape electrode are The probe and the vape electrode.
  • the step is a body good.
  • the above-mentioned pub is a pump electrode containing gold as a main component.
  • a part of the board or a part of the lower layer below the pump is a drop-in wire made of a wiring material containing copper as a main component.
  • Conductor circuit including:
  • a step of optically inspecting whether foreign matters or abnormal tans on the c may damage the pump is performed.
  • the probe and the vape electrode are The probe and the vape electrode.
  • the probe is a pump electrode containing gold as a main component.
  • the above-mentioned probe is an indigo that contains aum as a main component.
  • the lower part of the layer below the probe is a recessed line composed of a wiring material mainly composed of copper.
  • step () a step of performing an external inspection on the above-mentioned step and its side
  • a micro-needle (even in the case of a foreign substance having a size of several tens in the conventional cantilever type, in a direction parallel to the holding part that supports the tip of the needle.
  • the difference is hundreds or more, and it is not a problem, however, in the case of a microneedle pub represented by a pu, since the value is generally less than 90, it depends on the location, nature and nature of the foreign matter.
  • the buttes are executed using the small needle pubs in the number of chip areas based on the result of the inspection when performing the bubut test.
  • the value of the small needle probe is below 90U.
  • the value of the small needle is below 50.
  • the electromotive electrode has a shape in a plane
  • the separation is longer than the length of the electromotive electrode in a plane.
  • the semiconductor integrated circuit device is characterized in that the region and the semiconductor device are formed each time the semiconductor device is formed.
  • the number of poles is a protruding electrode mainly composed of gold, and A semiconductor integrated circuit device characterized by having a shape facing the long chip region.
  • the number of poles is arranged along the chip area, below the poles four,
  • a semiconductor integrated circuit device wherein the length is 234 m.
  • a semiconductor integrated circuit device characterized in that said conductive integrated circuit includes a C-dry.
  • a semiconductor integrated circuit device characterized in that a plurality of chips are formed on the chip region of the number, and are included in the upper layer of the number.
  • the number of poles is arranged along the chip area, below 5 poles,
  • a semiconductor integrated circuit device wherein the semiconductor integrated circuit device is arranged below the 234. Simple description of the surface
  • FIG. 3 is a plan view of a conductor chip subjected to a pub inspection using a pro-card which is a state of the present invention.
  • Reference numeral 4 denotes a chip formed on the semiconductor chip shown in FIG.
  • FIG. 5 is a plan view showing a method of connecting the semiconductor chip shown in FIG.
  • FIG. 6 is a front view of a shell forming a pucard which is a state of the light.
  • FIG. 86 is a plan view along the line CC in 86.
  • FIG. 86 is a plan view along the line CC in 86.
  • Fig. 9 is a magnified view of the part of the shib that forms the pubukad, which is the state of the light.
  • 0 is a plan view of a conductor chip to be inspected using probe card, which is a clear embodiment.
  • FIG. 2 is a front view of a system forming a probe card, which is an embodiment of the present invention.
  • FIG. 2 is a main part plan view showing a position where the plug contacts the upper electrode provided on the target conductor chip by using the pub card which is the embodiment of the invention.
  • FIG. 3 is a front view of forming a pubukad, which is the state of the light.
  • Fig. 4 is a front view of a shibu that forms a pubukad according to the embodiment of the invention.
  • 5 is a plan view along the line in 4.
  • 6 is a plan view along the line in 4.
  • FIG. 7 is a fragmentary plan view for explaining a process of forming a pubu card according to the embodiment of the present invention.
  • FIG. 8 is a front view of the structure following FIG. 9 is a front view of the structure following FIG. 20 is a plan view of the seat following 9.
  • FIG. 2 is a front view of the product following 20.
  • FIG. 22 is a front view of the second embodiment following FIG.
  • Three 23 is a front view of the structure following FIG.
  • 24 is a plan view of the structure following the 23.
  • 25 is a front view of the product following 24.
  • 26 is a front view of the product following 25.
  • FIG. 28 is a fragmentary plan view showing the contact of the pub semiconductor chip with the head of the pub semiconductor chip included in the sheet forming the pub card, which is an embodiment of the invention. O It is a principal view to explain.
  • FIG. 29 is a cross-sectional view of forming a cubic card according to the embodiment of the present invention.
  • 30 is a fragmentary plan view along the line in 29.
  • Fig. 3 is a front view of the shibu forming the bubucad in the state of the light.
  • FIG. 1 A first figure.
  • 34 is a fragmentary plan view along the line in 33.
  • FIG. 35 is a front view of a sheet forming a pubukad in the state of the light.
  • 36 is a fragmentary plan view along the line in 35.
  • 37 is a front view of a shell forming a pubukad in the state of the light.
  • 38 is a fragmentary plan view along the line in 37.
  • Reference numeral 40 is a plan view for explaining the area determination in the conductor chip to be inspected by using the optical card, which is a state of the light.
  • FIG. 4 is a fragmentary plan view for explaining a head mounted on a conductor chip to be inspected by using a head which is a state of the present invention.
  • Reference numeral 42 denotes an update which is obtained by performing an inspection using a printed circuit board, which is an embodiment of the present invention, and inspecting the target conductor chip.
  • FIG. 43 is a plan view of a conductor chip to be inspected by using a probe card according to another embodiment of the present invention.
  • FIG. 44 is a plan view of a conductor chip subjected to a pub inspection using a pub card which is another embodiment of the present invention.
  • Numeral 45 indicates an update data obtained by performing a test of a target using a chip test, which is another embodiment of the present invention.
  • 46 is a plan view of a semiconductor chip in which a conductor chip area to be inspected is formed using a probe card according to another embodiment of the present invention.
  • 47 is a plan view of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • 4 8 is a semiconductor integrated circuit device according to another embodiment of Ming.
  • FIG. 1 A first figure.
  • FIG. 49 is a plan view of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIG. 50 is a plan view of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIG. 5 is a front view of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIG 52 is a front view of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • 53 is a front view of a canti-type pubukad. Good for implementing
  • a chair is a surface on which surfaces corresponding to a plurality of chip areas are formed by claffi.
  • the small needles are shown in FIG. 53 as having a click-type push pad consisting of 20, 20 2, and even 20 3, etc., having a 20 and a portion that substantially supports it (ie, 2 0 3) (ie, 0 3). ) Is a few hundred degrees or more, but is 50 m or less 90), and more preferably 30 or less.
  • a typical example is a pub described in detail in the embodiment of the present application. Is the length of the pub, generally from the end of the pub.
  • a child is a process similar to the use of shin in the construction of a semiconductor integrated circuit, ie, an occult technique. he ca a o Depos o) Wiring and the tip electrically connected to it are physically formed by a tongue method that combines techniques such as stuttering and chining.
  • the probe e bene “obe”
  • pukad pukad
  • protrusion assembly is placed in contact with () in contact with the test object and routed therefrom.
  • a thin film formed externally on the wire for example, a wire having a temperature of 0 to 00 U is provided.
  • the probe board has a structure having a contact and a multilayer board, etc. to be inspected, and the semiconductor inspection has an inspection apparatus having a board and a board to be inspected.
  • the probe inspection is an electric test performed by using a probe when the process is completed, and the semiconductor integrated circuit is inspected by contacting the end of the above-mentioned element to the electrode formed on the chip area. That the given
  • the function test for confirming whether or not the product operates properly is performed.
  • the test is performed to determine whether the product is good or non-defective. Sorting tests (tests) divided into chips (or after packaging) are distinguished. The results of the pub survey are summarized below.
  • the wool shall use the result of the pro-test and the result of the test displayed on the chip area or the area after the test to determine whether the cloth is in a cured state or not.
  • the updata is equivalent to Phi.
  • references to elements shall not be made unless specifically stated or explicitly limited to a specific number. It is not limited to the number, but may be any more than or less than a specific value.
  • the structure substantially approximates or is similar to that of the structure unless otherwise specified and it is considered that the reason is clearly apparent. Shall be included. This is the same for the above numerical values and boxes.
  • the insulating gel is
  • SEa dee co d co F o d E d E ec T a s s o is also referred to as SE ea s ao e co d c o F E d E ec T ans so).
  • SE ea s ao e co d c o F E d E ec T ans so is also referred to as SE ea s ao e co d c o F E d E ec T ans so).
  • Is composed of, for example, a shear (probe) 2 and a plunge (mechanism) 3.
  • the shear 2 is fixed to a multi-layer surface by a flange 4, and the plunge 3 is mounted on a multi-layer surface.
  • An opening 5 is provided in the opening, in which the seat 2 and the plunge 3 are attached via an adhesive 6.
  • the pubs () 7 are formed in the frame 2.
  • a plurality of wires are formed in the web 2 to connect to the electricity of the pub 7 and extend from the pub 7 to the thin-film web 2.
  • a plurality of (omitted) parts are formed in contact with each of the number of lines, and the number of parts is formed by the number of () formed on the surface of the multilayer through the wiring () formed in the multilayer.
  • P) 8 Connected to electricity. This 8 has the function of receiving a signal from a tester.
  • the silicon 2 is made of, for example, a film containing as a main component. Since such a sheet 2 has flexibility, in this embodiment, in order to bring all the pubs 7 into contact with the head of the chip (conductor integrated circuit), the area where the pub 7 is formed is formed.
  • the structure is such that the plate 2 is formed from the upper surface () of the plate 2 via the (mechanism) 9. That is, a constant force is applied to the push 9 by the force of the 3A if it is arranged in the plunge 3. In practice, the quality of 9 can be exemplified by 42 eyes.
  • the D (L qu dys a sp ay) dry is formed for the step ()
  • FIG. 9 An example is a chip that has been removed.
  • 46 is a plan view of W in which the plurality of chips (chips) 0 are partitioned. It should be noted that the pub used in this embodiment is for the W in which the plurality of chips 0 are partitioned.
  • the chip 0 is, for example, a single crystal silicon plate, on which a C dry path is formed.
  • a number of pads () 2 connected to the C-dry circuit electricity are arranged in the area of the chip 0, and the cells along the and of the chip 0 in 3 are output elements.
  • the chips 2 arranged along the sides of the chip 0 are input elements. Since the number of children in the C-dry is greater than the number of input children, in order to maximize the separation of the combined heads, the heads are arranged in two rows along the edge of chip 0 and along the edge of chip 0. All columns are staggered.
  • the pitch (2) P at which the joints are arranged is, for example, 68.
  • the pad is planar, A extending in the direction in which the chip 0 crosses () is 63 ⁇ , and B along the chip 0 is B. Further, since the pitch P at which the heads are arranged is 68 m, and the B of the heads is 34, the head length is equal.
  • the head is a pump (electromotive electrode) made of, for example, A), and the output of the chip 0 (bonding good), electrolytic plating, electroless plating, or staggering. It was created by 4 is the price of the good.
  • the C of the head is 5 and the head 2 also has a degree of C.
  • the chip 0 forms a C-dry (conductor integrated circuit) input / output (boarding) using a semiconductor fabrication technology in a large number of chip areas defined by c, and then forms a chip on the input / output element.
  • C-dry semiconductor integrated circuit
  • c can be manufactured by dividing the dicing chip area. Further, in this embodiment, the above-mentioned pub and c are performed on each chip area before dicing.
  • the pub the process of contact with the pod pub 7
  • the chip 0 indicates each chip area before dicing.
  • FIG. 5 is a plan view showing a connection method of the chip 0.
  • the glass is composed of, for example, glass 6 formed with glass 6, 7, and 7, and glass 8 arranged so as to become glass 6. In practice, this kind of glass 6
  • chip 0 is connected by field-bonding chip 0 so that the chips are connected to each other.
  • FIG. 6 is an enlarged plan view of a part of the area where the step 7 of the above-mentioned shell 2 is formed
  • 7 is a plan view of the main part along the BB line in 6
  • 8 is a sectional view of FIG.
  • FIG. 3 is a principal part plan view along the CC line.
  • the pub 7 is a part of the metal 2A2 which is tongue-shaped in a plane hexagon in the shell 2, and is a part of the metal 2A2B which protrudes into 4 or 4 of the sheet 2.
  • the pub 7A corresponds to the pod of the near array (descending, Eth) of chip 0 in contrast to the pods arranged in two rows
  • the pub 7B It corresponds to the head of the array (descending, 2nd) far from the circumference of chip 0 after the head arranged in a row.
  • the distance between the nearest pub 7A and the pub 7 is determined by the right X and the vertical Y of the paper on which 6 is described, and the distance X is the same as that of the above-described joint.
  • the distance Y is 93. Also, as shown in FIG. 9, the Z () from the plane 22 to the planes 7A and 7B is obtained at 50 and 90), and more preferably under 30.
  • 2A2B is formed, for example, by successively laminating a layer of indium and a thin film. 22 is formed on 2 A 2 B, and wiring (2) 23 for connection to 2 electricity is formed on port 22. 23 is in contact with the metal 2 A 2 B at the nozzle 24 formed in 22. Also,
  • the stub 24 reaching the metal 2A2B is formed at the port 22 such as the pub 7A 7B formed at the same time. Therefore, if the metal 2A on which the protrusion 7A is formed and the tan of the hose 24 and the metal 2B on which the protrusion 7B is formed and the tan of the hose 24 are arranged in the same direction, the 2A metal 2 If B comes into contact, it may not be possible to obtain standing input / output from each of the pubs 7A and 7B. Therefore, in the present embodiment, as shown in FIG. 6, the tan of the metal 2B and the ho 24 on which the tub 7B is formed is the same as the tan of the metal 2A and the ho 24 on which the tub 7A is formed. 0.
  • the area of the metal 2A on which the boss 7A and the sho 24 are arranged on the plane and the area of the metal 2B on which the pub 7B and the sho 24 are arranged are on the rightward line of the drawing.
  • the metal-shaped areas of the metal 2A and the metal 2B are arranged on the rightward line of the drawing.
  • the adjacent 2 A metal 2 B comes into contact, thereby preventing a problem.
  • the pubs 7A and 7B at the corresponding positions.
  • the case where the dots are arranged in two rows using 3 has been described, but as shown by 0, some chips are arranged in rows.
  • Such a chip can be responded to by using a thin film chip 2 in which the area of 2A is arranged on a right line on the paper as shown in FIG.
  • the dots are arranged in a row, for example, A0 extending in the direction of intersection () of chip 0, B along chip 0 is g, and g is If the pitch P is 34 and the gap between the heads is about,
  • Fig. 3 shows the positions of the heads in the direction of 2 or more compared to the heads shown in 3. Since the heads can be connected to each other, it is possible to use the thin-film system 2 described using 6 to 8, and the OS and PS shown in 2 allow each of the pubs 7A 7 to come into contact with the head. Become.
  • 3 is a plan view of the thin film 2 corresponding to the heads arranged in three rows
  • 4 is a plan view of the thin film 2 corresponding to the heads arranged in four rows. If the size of chip 0 is the same, the X described using 6 becomes further narrower as the head size increases. It is. There, as shown in 3 and 4, metal 2A2B2C2.
  • the metal 2C has a head corresponding to the probe 7B and a probe 7C corresponding to the head disposed inside the chip 0.
  • the metal 2 has a probe 7C. C corresponds to, and thus corresponds to, the pad located inside chip 0 7 is formed.
  • 5 is a main part plan view along the line in 4 and 6 is a main part plan view along the E line in 4.
  • the wiring connecting the electricity from the upper layer to each of the metals 2A to 2 is determined. It is difficult to achieve all the same. This is because the narrowing of X causes a risk that the metal members 2A to 2 may come into contact with each other, and also a possibility that the wires connected to the metals 2A to 2 may touch each other. is there. Therefore, in the present embodiment, as shown in 5 and 6, it is possible to exemplify that the wires are formed of two layers (326). In addition, on the wiring 26 and 25,
  • the wiring interval may be further increased by forming wiring in multiple layers.
  • 7 to 26 are plan views of the seat 2 having the pubs 7A and 7B corresponding to the two rows of pads (3) described with reference to 6 to 8.
  • FIG. 7 to 26 the processes of the same type of probe and the same process as those of the above-described probes 7 and 7A) are 20033 429 429, 200 3 375 5, 200 3 372 323, and No. 2004048 also describes.
  • a sheet with a thickness of 0.2 to 0.6 m 3 is prepared, and 0.5 is formed on the surface of 3 by the following method. Then, using the diss film as a mask, the third part 32 of the third part is etched, and the third part 32 of the third part is formed with an opening reaching three. Then, only 32 are screened, and an aqua solution (for example, a calcium oxide solution) is used, and 3 is anisotropically etched, so that 3 or 4 of 3 surrounded by the () face of c 3 To form
  • an aqua solution for example, a calcium oxide solution
  • the screen 32 that was squeezed at the time of the formation of the above 33 is removed by the hooking of the foot and the aluminum. Then, by treating the c 3, a 0.5 degree shin 34 is formed on the 3 surface including the 33 portion. Then, conduct electricity 35 to 3 parts including 33 parts. This 35 can be done, for example, by stacking by 0 degree comb and successive degrees of vapor deposition. Then, a diss film is formed on 35, and metal 2A 2
  • step 7A7B when the above-mentioned step 7A7B is formed in a later step, the surface 37 formed of a dium film is used. 37 comes into direct contact with the head. For this reason, it is preferable to select a material with high hardness. Also,
  • the 37 directly touches the head, if the head dust removed by the plugs 7A and 7B adheres to the conductive member 37, it is necessary to have a Kung process to remove the debris. It is concerned. Therefore, it is preferable to select a material that is difficult for the material forming the head to adhere to. Therefore, in the present embodiment, a zirconium film satisfying these conditions is selected as 37. By doing so, the Kugu process can be performed.
  • the above 2A2 (after removing the disused film used for 3738, the metal 2A2B and 35 are also subjected to 227 and 8 as shown in FIG. 9). Then, the above-mentioned sho 24 which reaches the metal 2A, 2B is formed on that 22.
  • the louver 24 can be formed by drilling using a die or by dry etching using an aluminum film as a mask.
  • a conductive layer 42 is formed on the portion 22 including the portion of the hose 24.
  • the 42 can be formed by, for example, stacking by a sequential stuttering or vapor deposition method at a temperature of 04r degrees and a degree of m degrees.
  • the diss film is tongued by an okrafi technique, and an opening reaching conductive 42 is formed in the diss film. Then, the conductive material 43 in the mouth is formed by the plating method. In the embodiment, it is possible to exemplify 43 or or a film in which a film is sequentially stacked from the lower layer.
  • the wiring 43 made of 42 is formed by screening 43 and chipping 42.
  • 23 is metal 2 A 2 B Can be connected to
  • This 25 functions as a metal substrate that is fixed to the third step in a later step.
  • a metal plate 45 is fixed to the surface of the port 25.
  • a material having a low linear expansion and a material close to the expansion of 3 made of silicon is selected.
  • 42 eyes linear expansion of 42 or 58 gold is used).
  • a metal film 45 may be used to form a film of the same quality, or a material having the same degree of expansion as gold, such as gold with cookie, or a ceramic material. . In order to fix such a metal sheet 45, it is necessary to place it at the position of c3 and superimpose it,
  • the formed sheet can be improved twice. Also, if the metal plate 45 is not fixed, the position of the plate 2 corresponding to the plate 7A 7B will be shifted due to the shrinkage or shrinkage of the target 2 due to the degree of the press. There is a concern that the pub 7A and 7B can not be contacted. On the other hand, according to the present embodiment, since the metal 45 is fixed, it is possible to reduce or shrink the size of the object 2 and the object to be inspected, which are caused every time the metal is pressed. As a result, it is possible to prevent the relative positions of the pads corresponding to the pubs 7A and 7B from being shifted.
  • the metal film 45 is etched by squeezing the dislodged titanium film by the oculography, and an opening 46 is formed in the metal film 45 on the probes 7A and 7B.
  • An opening 47 is formed in the gold sheet 45 on the area between B.
  • the cutting can be done with a chloride solution.
  • a lath 48 is formed in the opening 46 as shown in FIG.
  • the lath 48 is formed such that a predetermined amount protrudes from the opening 46.
  • examples of a method of forming the lath 48 include a method of printing or sprinkling elastic oil in the opening 46 and a method of installing a pad.
  • the glass 46 alleviates the impact when the ends of a large number of pads 7A and 7B come into contact with the head, absorbs the unevenness of the ends of the heads 7A and 7B by any deformation, and reduces the height of the head. Realization of the touch of the pub 7A by the eccentric eating.
  • the core 34 of c 3 is removed by, for example, switching using black aluminum.
  • 3 for forming the site 2 is removed by etching using an aka solution (for example, an oxidized oxide solution).
  • oxides 34 and 35 are sequentially removed by etching.
  • the silicon oxide 34 is etched using fluorine and aluminum, the film contained in 35 is etched using a magnesium solution, and the etching solution contained in 35 is etched.
  • the dium film which forms the pub 7A 7B 378) appears on the surface of the pub 7A 7B.
  • the material A which is a material of the pad with which the probes 7A and 7B come into contact, is difficult to adhere, and the degree of the deterioration is high. Difficulty can be stabilized.
  • 25 below the opening 47 is removed to form an opening 49.
  • the opening 49 can be formed by drilling using the die or by dry-etching using the metal shell 45 and the lath 48 as disks. Then, as shown in FIG. 26, for example, 50 pieces of 42 eyes are bonded to a lath 48 to manufacture a sheet 2 of the present embodiment.
  • the metal shell 45 is bonded.
  • the difference (S) occurs between (1) and (2) in which the chip (chip 0) to be inspected is warped. For this reason, if such S occurs, there is a concern that a problem may occur that the pubs 7A and 7B cannot contact the relatively high head 2.
  • the opening 49 is formed in the metal 2A (2B), the properties of the opening 2 at the opening 49 are reduced.
  • the opening 2 can be made to have a difference in the opening 2 within the shape of the last 48. As a result, a difference such that the above S is eliminated can be generated in the site 2, so that all the pads 7A 7 can be reliably brought into contact with the hoods 2 and 7.
  • the openings 7A and 7B without the opening 49 were contacted with Occasionally, the thin film 2 rides on the foreign matter S, and there is a concern that a failure may occur in which the probes 7A and 7B cannot contact the head. Also, there is a concern that the chip 2 may ride on the foreign matter S, thereby deforming the chip 2. Particularly when the foreign matter S is present in the probes 7A and 7B, the probes 7A and 7B may be deformed. It is embedded in the thin film 2 part.
  • an example of a shape of the opening 49 as shown in FIG. 29 can be exemplified.
  • the metal sheet 45 may be left. Thereby, it is possible to maintain the desired strength and property in (2).
  • the tan of the opening 49 as shown in 3 may be machined into a sword shape to leave the above-mentioned 2225 and metal plate 45. This also makes it possible to maintain the desired properties in the fabric 2.
  • Such a slit-shaped opening 49 is formed by drilling using a hole as described with reference to 25, so that the time required for processing can be reduced.
  • the opening 49 may be tanned as shown in 35.
  • the opening 49 is a flat tab, and there is a concern that unnecessary force may be concentrated on the tongue and the like. Thus, it is possible to prevent such unnecessary force.
  • the opening 49 is formed of a flat tan having an and as shown in 37. , Within the tan, a plurality of
  • metal sheet 45 may be left. This makes it possible to maintain the desired properties of the web 2.
  • a W that has been completed up to the step of forming the head (3) is prepared (45). Then, the appearance of W to be inspected is inspected by the appearance 5.
  • the purpose of this inspection is to maintain the shape of the semiconductor integrated circuit device by inspecting the shape of the tip of the above-mentioned S 28) of the chip 0 and detecting them early. .
  • the foreign matter ST attached to the surface of W is a conductive substance, or if the () of the head is abnormal, the adjacent head has short-circuited. There is a danger that it may be involved via ST. Therefore, by discovering it early and clarifying the cause of its occurrence, it is possible to prevent the normal occurrence of the same cause. In other words, it is possible to prevent a large number of good products from being manufactured.
  • Another purpose of the inspection is to prevent a foreign object S from being attached or a product having an abnormal head shape from being shipped.
  • the width of W from 5 is determined by the B3 (e.g., 9) of chip 0 from the chips arranged relatively inward within chip 0, as shown at 40. It is divided into 0A inside the area separated by a long distance () R and other areas. Then, in the area 0A, for example, the side is divided into (2) having a shape of 30 and the appearance is inspected in each (2). The pads are arranged so as to take the area A. In the area outside A, for example, the area is divided into () with a side of 0, and the appearance is inspected at each ().
  • the reason for the fine division is that, as described above, if foreign matter S attached to the surface of W is a conductive material, or if there is an abnormality in the () of the head, the adjacent head may short-circuit to electricity. Because of this, a closer inspection is required, and in this implementation, as shown in 4, the C4 of the head is also lower).
  • the protruding part B is from the lower part of the pump A that is in contact with the line to the head, and the case where the protruding part is formed under such provisions is always the head of the head. It is. Further, in the external inspection, the chip 0 in which the foreign matter ST protruding from the two areas or the normal (and) of the head is detected is defective. As shown in 42 of such an appearance inspection, as shown in 42, the data of chip 0 in the plane of W is updated (data), and the chip whose appearance is normally detected is included in the updata. (Chip in group) O is placed in O42). () It is recorded that other chips (chips in group 2) 0 are placed.
  • the appearance 5 and the pub 53 that are arranged are not limited to the respective tables. In other words, if the appearance 5 and the pub 53 are placed, and they are not corresponding to each other (unless it is determined that the predetermined pub 53 W is sent from the predetermined 5), the appearance 5 and the pub 53 are sent. By arranging 52 between them, it is possible to realize transfer of update data between the external appearance 5 pubs 53.
  • the appearance 5 and the pub 53 are both a stand, and the W whose appearance has been inspected in the appearance 5 is temporarily stored elsewhere. In that case, the bus 52, the W
  • the soap data may be displayed on the outside.
  • a pub survey using the pucard (and 2) having the above-mentioned cy 2 is performed. Pub
  • the (0) of the portion of (203) that substantially supports it is several hundreds.
  • 0 is larger than z () from the surface of the e22 to the pubs 7A and 7B in the second embodiment of the present invention.
  • the chip E (42) whose appearance is normally detected in the updata, is used.
  • a step of bringing the tubs 7A and 7B into contact with the pod can prevent such damage or damage beforehand.
  • the life of the site 2 can be greatly extended.
  • 43 and 44 are plan views of the chip 0 on which the C driver described in the above embodiment is formed, showing respective planes.
  • 6 c W is, for example, a type of single crystal S, and a separation 62 is formed on the chair, and a and d
  • Numeral 62 is a silicon film formed by, for example, the OCOS (Loca x dza oO con) method. However, the separation 62 may be performed at (ha o o so so o o or S o o Tech so a o) 62.
  • a diode is formed in the activity a surrounded by 62 of the group 6 of the pad P layer shown in 43.
  • This diode is, for example, a stopping diode, and is formed in combination with the conductive region 68 of the part P6 of the mold.
  • an insulation S made of, for example, a thin film is formed. On top of that, is formed.
  • the insulation S3 made of a silicon film. That
  • 33 is formed on S3. 33 is connected to 22 electricity through the number of shapes 2 formed on the insulation S3. Further, 33 is partially covered with S4 on the surface, but comes out from a rectangular opening 69 formed in the part of the insulating S4 of 33. The part 33 protruded from the mouth 69 is a head P.
  • the S4 is, for example, a single silicon film, a film having a structure in which a silicon nitride film is stacked on silicon oxide, or a film having a structure in which silicon nitride and a film are stacked on silicon oxide in order from the bottom.
  • Pad P through opening 69 is, for example, a single silicon film, a film having a structure in which a silicon nitride film is stacked on silicon oxide, or a film having a structure in which silicon nitride and a film are stacked on silicon oxide in order from the bottom.
  • the pins (electrodes) 7 and 3) are connected via A.
  • Pump A is 7 P
  • step 7 is a film having an ability to suppress or prevent the movement to the 7 side, and is formed of a film having a structure in which, for example, titanium and titanium are stacked in order from the bottom on titanium such as titanium or titanium tungsten.
  • step 7 is made of, for example, an A film, and is formed by a plating method.
  • the base b is formed as described above on the base 6 of the semiconductor pad P2 layer shown in FIG. 44, no element is formed on the base b.
  • a diode or other element may be formed, or a mold or the like may be provided.
  • the PD 2 layer 22 for this die is composed of multiple It is connected to electricity through. Since the pad P2 is a dam, it is not necessary to electrically connect the layer 22 to the layer 22.However, the side of the pump 4 to be joined to the dam pad PD2 is joined to another pad P. In order to be even closer to the side of the pump 4, a plurality of hoses T are arranged in the layer of the pad P2.
  • a separation 62 is formed by, for example, the OCOS method of the c-shaped group 6 c W), and an activity a and a b are formed. Then, an element (for example, SET easaoe conducer) is formed in the activity a surrounded by the separation 62. o FedEecTasso) and S form. No element is formed in the b under the pad P2. Then, after the insulation S is stacked on 6 by CV he ca ao epos on), the flat-shaped TAKUHO C is placed at a predetermined place of the insulation S by the okrafi and dry-ching techniques.
  • the tongue is formed by the autoclave and dry etching techniques.
  • the insulation S2 is stacked on the insulation S, and a spoof is formed on the insulation S2, and a second layer is formed on the insulation S2.
  • the insulation S 3 is stacked on the insulation S 2, the hose T 2 is formed on the insulation S 3, and the third 33 is formed on the S 3.
  • the surface S4 is stacked on the insulation S3, an opening 69 through which the part of 33 is formed is formed on the insulation S4, and the pads P and P2 are formed.
  • this pad 7 can be formed by forming a film A by a flap method using a transistor provided with an opening by an ophthalmic technique as a mask. .
  • the diss film is removed, and the base A is removed by further etching away the underlayer. Then, the base 6 c) is cut with the chip 0.
  • the external inspection may be performed in such a manner that the second chip 0 of the present embodiment is formed with the first W and then the second W. , 45 shows the final data, and the external appearance was found after the formation of active a da b and the external appearance was found after the formation of the SE chip (omitted).
  • Chip where normal was detected 0G appearance after formation of activities a and b Chip where normal was detected
  • SE Chip 0 Appearance normal is detected outside ⁇ after forming gate electrode
  • the chip 0J appearance normally is detected outside ⁇ after the formation of the gate electrode of the S
  • Ntaku ho CT Chips whose appearance was detected in the external inspection after forming, chips whose appearance was detected in the inspection after forming, and chips whose external appearance was detected in the inspection after forming 22 Chips whose appearance is normally detected by the inspection after forming 0, 33, and chips 0, which are normally detected by the inspection after the opening 69 is formed on the insulating S4, are formed.
  • Chips E whose appearance was detected in the external inspection after the inspection and chip 0 outside them are shown, and chips to 0Q are marked with a hatching.
  • a probe inspection using a probe card (and 2) having a line 2 is performed. Thereby, it is possible to prevent the chip 0 whose appearance has been detected from being shipped from being shipped.
  • a final update data is created, and an inspection is performed on a chip 0 whose appearance is not detected in the final update data. Therefore, the time required for the inspection can be reduced.
  • 47 is a plan view showing a part of the semiconductor chip on which the conductor integrated circuit device according to the third embodiment is formed, and shows a region where the lamination line on the paper side is formed, and a binding head on the paper side (downward, simple head). ) Indicates the area in which was formed.
  • a c-82 is formed in an 8 of a single crystal S type), and an element isolation 83 is formed in a child isolation region of the c-type.
  • the isolation 83 is formed by embedding 84 such as silicon oxide in a groove formed by etching 8.
  • Ne-SEQ is mainly composed of conductor regions (sources, windows) Consists of 87.
  • the gate 6 is made of, for example, a three-layered structure in which a pin-coated silicon, a tungsten (W) and a tungsten (W) film are stacked.
  • Oxidized 89 is formed in the part of the ne SE.
  • a contact is formed in the thin film 89 to reach the conductive region (source, doin) 87 of the N-STQ, and a plug made of a film of, for example, metal () W is formed in the contact hose. 90 is embedded.
  • the film 9 is formed on the shin 89.
  • the film 9 is made of, for example, a three-layer film composed of a film A (including, for example, C () and S) as a main component of A, a film sandwiching A, and.
  • the wiring 9 is electrically connected to the N SQ type conductive region (source, doin) 87 through the plug 90 described above.
  • oxide 92 is formed.
  • a contact that reaches the wiring 9 is formed in the shin 92, and a plug 93 made of a metal () W film is buried in the portion of the contact like the plug 90.
  • a second 94 similar to the wiring 9 is provided on the board 92. This 94 is connected to the wiring 9 electricity through the plug 93.
  • oxidized silicon 95 is formed on top of 94.
  • a contact 96 reaching the wiring 94 is formed in this cin 95, and in that portion, an ATA (T) W
  • a plug 97 made of a film is embedded.
  • Wiring 9 A third composition 98A 98B of the same composition is formed.
  • the wiring 98A disposed in the area where the line is formed is connected to the wiring 94 through the plug 97. Further, the wiring 98B is arranged in a region where the head is formed. On top of 98 is stacked 990 formed in the plasm. In the region where the wire is formed, the contact 9A reaching the wire 98A is formed in the silicon oxide 990, and in that portion, the film metal (
  • a plug 02A made of a film with a thick film W is embedded.
  • a contact hole 0B reaching the wiring 98B is formed in the silicon oxide 990, and a plug 02B made of a film of TW is buried in that portion. .
  • Reference numeral 3 denotes a three-layer conductive film composed of a thick film A, a film T sandwiching A, and a film A. This 3 is connected to 98A electricity through the plug 02A.
  • the head BP is formed by using wirings formed in the same manner as in the above-mentioned 03, which are formed by three layers of conductors.
  • 04A is composed of two layers in which 04 are stacked
  • the head BP is connected to the pump (electrode) 06 through the opening 06 through the pump 06A.
  • a crystal silicon 8 having a specific resistance of 0 c is heat-treated, and a thin sheet is formed thereon.
  • a silicon nitride film is deposited on this thin film by CV he ca ao ep on method, and then the element is separated by dry etching with a disk of disc.
  • the silicon film is formed for the purpose of reducing the soot added when the silicon film embedded in the element isolation part in a later process is stiffened. Further, since the silicon nitride film has a property of being oxidized, it is used as a mask for preventing the surface of () from being changed.
  • the 8 is heat-treated and the oxidized silicon 84 is closed (tightened). Then, the silicon 84 was polished by a chemical mechanical method (he ca echa ca posh CP) using the above-mentioned silicon film, and was left inside the groove, so that the element isolation having a flat surface was obtained.
  • Ge 85 is formed on the surface of the mold 82, and then a Ge 86 is formed on the part of the get 85.
  • Ge 86 is formed, for example, by laminating a P-coated thin film, a W tungsten film), and a W tungsten film in this order, and then performing dry tong using the oxide film as a mask.
  • a conductive region is formed by ion-implanting P or As () into the mold 82. Then, for example, after depositing a silicon film, the film is anisotropically etched to obtain a film.
  • a conductor region can be formed on the sidewall specifier in a self-assembly manner, and a conductor region (source, doin) 87 can be formed.
  • a conductor region (source, doin) 87 can be formed.
  • the dissembled film which has been tangled by the Okrafi technique is turned into a mask, and the shim 89 is dried to form a portion of the mold conductor region (sos, doi) 87.
  • Form a contact hole After forming the meta () on the surface 8 including the inside of the contact, a W film is further deposited, and the contact is buried with the W film.
  • the metal and W films of the thin film 89 outside the contact hole are removed by, for example, a CP method to form a plug 90.
  • the wiring 9 is formed in a region where the laminated line is formed.
  • 9 is formed by sequentially stacking A and a film on the portion of the oxide 89, and then performing ching.
  • a wiring 94 composed of a three-layer thin film of the A and T films is formed in a region where the laminated line is formed.
  • the oxidized silicon 95 is formed into a titanium oxide 96.
  • the plug 97 is formed in the contactor 96 in a similar manner to the process of forming the plug 93.
  • the area where the lamination line is formed and the area where the head is formed are respectively A
  • a high-density plasma 99 is mounted on 8 by the plasma CV method.
  • the thin oxide 99 is deposited on the thin 99 by a plasma CVD method using high-density plasma.
  • the surface of the oxide silicon is polished by CP, and the surface is flattened.
  • an meta film composed of T of 50 of 0 is deposited on the portion of the thin film 0 including the portions of the contact 0A and the contact 0B. Then, a 5,000 W film is deposited on the upper part of this meta film.
  • the plug 02A is formed in the portion of the contact 0A by removing the W and the meta-CP method in the portion of the contact 02A and 02B, and the plug 02 is formed in the portion of the contact 0B.
  • T, A, and a film are sequentially deposited on the portion of the silicon oxide, and a film formed of these films is formed.
  • the wiring 03 is formed in the area where the stacked lines are formed, and the head BP is formed in the area where the head is formed.
  • a 200-degree shell 04A and an 800-degree shell 04B are sequentially stacked on the 8th surface.
  • the silicon nitride 04B and the silicon 04A on the head BP are removed by a chip to form a planar opening 05.
  • a pump 06A is mounted on 4 including the inside of the opening 5.
  • This step 06A is, for example, T or T It can be made of a film having a structure in which a) and A films are stacked in order from the lower layer on a film such as W.
  • a planar step 06 made of A is formed.
  • the pump 6 can be formed by forming a film A by a scribing method on a transistor provided with an opening by an ophthalmic technique. Remove the diss film, and furthermore,
  • a pub inspection is carried out in the same manner as the pubs 39 to 42 described in the above section.
  • the appearance of 8 objects to be inspected is inspected by the appearance 5 (39).
  • the distance from the pump 06 to the longer distance of the pump 6 is increased.
  • the position (equivalent to 0A (40))
  • the area relatively inside is divided into a plurality of shapes (2), each of which is The appearance is inspected according to (2) above, for example, in the relatively outer area where the pump 6 is arranged and the relatively inner area is arranged in the chip.
  • the data is further transmitted to 52 (39) after being added with information for identifying 8, and stored in 52.
  • the base 8 is conveyed to the probe 53, and the update data corresponding to 8 conveyed to the probe 53 is supplied from the probe 52 to 2 through the probe 2.
  • Probe 5 3 carries out a check with 8 from the data sent from 2. That is, a probe inspection is performed on the chip area in which the appearance is detected in the updata. As a result, a step of bringing the probes 7A 7B 6 to 8) into contact with the pump 6 can be performed on the chip area in which the appearance is normally detected.
  • the chip 2 may ride on the foreign material or the projection. There is also concern that the web 2 may be deformed, especially if foreign matter or protrusions are present at the plugs 7A and 7, and the pubs 7A and 7B may be fitted into the thin-film web 2 and cause problems. You. In addition, even if the thin film chip 2 is not damaged in this way, there is a concern that damage may be applied to the sheet 2 due to a foreign substance or a touch of a projection. Therefore, in the chip area in which the appearance is normally detected in the up data, a step of bringing the probes 7A and 7B into contact with the pump 06 is used to reduce such damage or damage. This can be prevented before it happens.
  • the base 8 is divided into chips, and the conductor-stacking circuit of the third embodiment is manufactured.
  • Embodiment 3 the example in which the chip is formed via the bump 6 and mounted via the pump 6 has been described.
  • a structure in which the bump 6 is mounted by using a ling wire on the side of the pump 6 may be used. In that case, This is the same until the opening 5 is formed.
  • a pub survey will be conducted according to the same procedure as the above pub. The contact of the above-mentioned pubs 7A and 7B is the pad BP. After the inspection, the chip is mounted by splitting the base 8 into chips and connecting the bonding wires (omitted) to the BP mounting (omitted).
  • the wiring was formed as a main component, but as shown in FIG. 49, (may be formed as a main component.
  • a plug 90 for example, a thin film is formed on the oxide 9.
  • the forming 92C is formed.
  • 92C is chipped to form a wiring 9 in contact with the plug 90.
  • the metal and C films made of, for example, a titanium film are sequentially deposited on the portion of the thin film 92B including the portion of the wiring 9, and then the metal and the C film on the silicon 92B are removed by the CP method.
  • the wiring 9 is formed in the portion 9.
  • C may be used at 80 centigrade or more.
  • 95A is formed by sequentially depositing silicon nitride, oxidized, nitrided, and silicon films on the portion of 92C.
  • a dielectric having a dielectric of about 4.3 or less for example, SO
  • SO silicon oxide
  • the wiring 93B is formed by chining the upper layer of 95A and the thin film.
  • Including wiring 93B and TAKUHO 93A After sequentially depositing, for example, an Ameta and C film made of a titanium film on the 95A portion, 94 is formed by removing the Amea and C film of the 95A by the CP method.
  • 95B is formed by depositing a silicon nitride film and a silicon film on the 95A portion.
  • the dielectric was about 4.3 times lower.
  • the contact 95B is etched to form a contact hole 96 in contact with the wiring 94.
  • the metal () and the W film are sequentially stacked on the part 95B including the part of the contactor 96, the metal and the W film on the part 95B are removed by the CP method to form the plug 97.
  • a C film may be used instead of the W film.
  • step 6 the step inspection is performed according to the same step as the above step.
  • a structure (50) may be used in which the connecting wire is connected to the pad BP of the opening 05, similarly to the structure shown in FIG.
  • the wirings 98A and 98 may be formed by making the C film main conductive (5 and 52).
  • the silicon oxide 990 is replaced with 9 gA 00A in which the silicon and silicon films are stacked below.
  • 98A and 98B can be formed in the wiring 98C 98 formed by etching the laminated 9 gA in the same manner as in the step of forming the wiring 94.
  • the plug 97 can be formed collectively when forming the wiring 98A.
  • the probe inspection may be performed in contact with the pole, the probe inspection may be performed by contacting the probe with a pad arranged on the pump before forming the pump electrode.
  • the present invention can be widely applied to a pub process in a semiconductor integrated circuit device, for example, in a semiconductor integrated circuit device.

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Abstract

　薄膜プローブを備えたプローブカードを用いて行うプローブ検査時において、薄膜プローブの破損を防ぐために、外観検査装置５１により検査対象であるウエハの主面の外観を検査し、ウエハの主面への異物の付着およびウエハの主面のバンプ電極の形状の異常などの外観不良の結果をウエハの面内における各チップの配列通りにウエハマップデータとしてまとめた後に、このウエハマップデータをサーバー５２を介してプローブ検査装置５３に送信し、プローブ検査装置５３はウエハマップデータをもとに外観不良が検出されたチップに対してのプローブ検査を省略しつつ、外観不良が検出されなかった他のチップに対してプローブ検査を実施する。

Description

導体 積回路 置の 術分野
本 、 半導体 積回路 置の 造技術に関し、 特に、 ピッチで多数個の ッドが配置 れた半導体 積回路の 査に適用して有効な技術に 関するものである。
たとえば、 日本特 7 28328０ 報、 日本特 8
( PC 際公開W g5 34０００) 、 日本特 8
Figure imgf000003_0001
7 報、 日本特 236 5 ( SP6 3 ０5 23０) 、 日本特 2００ 59643 報、 日本特 3 ０8423 報、 日本特 9747 ( P ０ 22775) 、 および日本特 2０００ 5０594 ( E P０99945 ) には、 半導体 積回路 置の 造技術を用 て 成 れた ( ) 、 絶縁フィ および き出し 線を有するプ の 造と 、 その製 法 、 テス ト ッドが ピッチ したチップに対してもそのプ 用 ることによ てプ ブ 査の 施を可能とする 術とが開示されて る。
また、 日本特 2００2 639００ ( S2 ００2 ０6 6０ ００2・ 5・ 23 ) には、 ウ ベ ンイ ンにより、 良品 判断されたチップの プ 査を行 ことによ 、 不良 に てはプ ブ 査を できる 術が開示 れて る。
また、 日本特 5
Figure imgf000003_0002
報には、 チップ 査によ て不良品 と判定されたチップは特性検査の 象 せず、 外観 査で 品 れたチップの み 性検査を行 ことによ 、 不良品 判定 れたチップに てはプ ブ 査を できる 術が開示されて る。 また、 日本特 7 報には、 画像 理によ て 上の不 クの たチップにはプロ ブ針を接触 せずに電気 特性試験を行 こ に 、 不良チップに てはプ ブ 査を できる 術が開示 れて る。
また、 日本特 7 42547 報には、 ウ 上の不 チップをチッ プ 置によ て検出し、 らに救済できなか た不良チップを特定し、 それらのチップはテス を するこ によ 、 テス 間を短縮できる 術 が開示 れて る。
また、 日本特 7 473０4 ( SP5 644 245) には、 プ 針の針 が許容範囲なら 降のチップに対してプ ブ 査を実行し、 が許容範囲 ならプ 査を実行しな ことにより 、 ラブ による不良チップの 生を未然に防止することのできる 術が開 示 れて る。
また、 日本特 5 3239 報には、 ウ エプ セスによ て発生 した不良チップが存在する 域のチップをプ 査の 象から除 外してプロ ブ 査を実施し、 その ウ 域のチップには ンプ 極を 形成しな こ によ 、 不要な ンプ 極の 成を できる 術が開示されて る。
また、 日本特 8 3０6748 報には、 まず 上のす ての に対してプ ブ 査を行 、 救済 置を行 た後に、 救済不可能な素子を除 た他の素子に対して 2プ ブ 査を行 こ によ 、 プ 査のス プッ を向上できる 術が開示されて る。
また、 日本特 6 ０89929 報には、 ウ 内のチップご に電気 に書き込み 能な 録手段を組み込み、 試験結果で不良 判定された以降 の 健全なチップのみに対して行 術が開示されて る。 明の
導体 積回路 置の 術 して、 たとえばプロ ブ 査がある。 このプ ロ ブ 、 所定の どお に動作するか否かを確認する機能テス 、 C およびA C 性のテス を行 て良品 良品を判別するテス 等を含む。
年、 半導体 積回路 置の 機能 が進行し、 個の半導体チップ ( 下、 単にチップ 記す) に複数の 路を作 こむこ が進められて る。 また、 半導 積回路 置の ス を低減するために、 半導体 および 線を して、 半導体チップ ( 下、 単にチップ 記す) の し、 ウ
た の チップ数を増加することが進められて る。 そのため、 テス ト ッ ド (ボンディング ッド) 数が増加するだけでな 、 テス ッドの 置が狭ピ ッチ 、 テス ッドの 積も縮小 れてきて る。 このよ なテス ッド の ピッチ化に伴 て、 上記プ ブ 査にカ チ 状の探針を有するプ を用 よ した場合には、 針をテス ト ッドの 置に合わせて設置 するこ が困難にな てしま 題が存在する。
らは、 半導体 積回路 置の 造技術を用 て 成された 針を有す るプ を用 ることによ 、 テス ト ッドが ピッチ したチップに対して もプ ブ 査が実現できる 術に て検討して る。 その中で、 ら は、 以下のよ な課題を見出した。
すなわち、 そのプ は、 た えば半導体 積回路 置の 造技術を用 て 金属 および 膜の堆 、 それらの タ グ等を実施するこ に よ 成された薄膜プ ブが えられたプ カ ドを有して る。 その プ ブにお て、 金属 の 探針 な てお 、 半導体 積回路 置の 造技術によ て微細に タ ングされて るこ から、 ピッチ したテス ッド の 応を可能 して る。 このよ なプ ブカ ドを用 た場合に お て、 検査対象のチップの 面に異物が付着して ると、 針がテス ッド 接触する際にその 物が薄膜プ ブ 接し、 プ を破損してしま 虞がある。 また、 テス ッド 状に異常があ た場合にも プロ を破 損してしま 虞がある。 このよ に薄膜プ が破損してしま た場合には、 破損に気付かぬ プロ ブ 査を続けてしま 虞があ 、 正確な検査結果を得 られな なってしま 題が存在する。
また、 プロ ブの 損に気付 た場合には、 プ ブの 損に起因し 正確な検査結果が得られて な 思われるチップに対しては、 プロ ブカ ドの に再度プ ブ 査を実施する必要が生じ、 プ 査に要する時 間が びてしま 題が存在する。
開示 れた一 の 明 の 、 プロ を備えたプ ブ カ ドを用 て プロ ブ にお て、 プ ブの 損を防ぐ 術を 提供することにある。
にお て開示される発明の 、 代表的なものの 要を簡単に説明すれば 、 次の おりである。
明による半導体 積回路 置の 、
a ) 数のチップ 域に 画され、 前記 数のチップ 域の には半導体 積回路が形成 れ、 上にお て前記 導体 積回路 電気 に接続する複数 形成された半導体ウ を用意する工程と、
b ) 数のチップ 域の の 観を検査し、 外観 常が検出された チップ 域が配置されて る 置を第 デ タ して記録する工程と、 c ) 線が形成された配線 、 前記 数の 接触 せるため の 数の および 数の 子と電気 に接続する 2 線が形成 され、 前記 2 線が前記 H 電気 に接続し前記 数の 子の 端 が前記 数の 極の ちの 応するものと対向して 持された ト 、 前記 シ トの 前記 数の 子が形成 れた 域を裏 よ
機構とを有する カ ドを用意する工程 、
d ) デ タを基に、 前記 数のチップ 前記 数の 子の 端を前記 数の 接触させて前記 導体 積回路 査を 行 、 前記 チップ 域に対しては前記 数の 子の 端を前記 数 の 接触させず、 前記 導体 積回路の 査を する工程とを むものである。
また、 本願に開示 れたその他の概要を項に分けて 単に説明する すれば、 以下のご である。
・ 下の 程を含む 導体 積回路 置の
( a ) 導体 積回路 程にお て、 ウ 程がほぼ完 し、 複数の 域の に ディング ッド ( 般にワイヤ ンディ グ用の ッドはア ウムを主成分 するA ッドであるが、 ワイヤ ンディ グ 外でも よ ) の ンディング ッド 口または ンプ こでは主に金を主要な 成分 する ン に て説明するが、 はんだ ンプ、 でもよ ) が形成 れた を準備する工程 ( 般に ンディング ッド等のプ
、 チップ 域に対して、 複数または多数個 けられる)
( b ) ウ 上の前 数のチップ 域の にお て、 少な も前記ボ ディ グ ッド 口または前記 ンプ およびその 辺に て、 外観 般に光学的な方法で行われる) を実行する工程
C ) 数のチップ 域に対して、 プ を用 てプ ブテス を 実行する際に、 前記 査の 果に基 て、 前記 数のチップ 域の 、 前 記 プ ブを用 て前記プ ブテス を実行するこ が不適当な (ここで は、 主に薄膜プ ブ等に対するダメ ジの 判断する) 群の また はそれ以上のチップ 域 の プロ ブテス を実行せず、 前記 群に属さ な 2群のチップ 域に対して、 前記 プ ブを用 て前記プ テス を実行する工程 (プ ブ チップ ず でも複数個 時でも 可能である) 。
2・ 載の 導体 積回路 置の 法にお て、
前記 ( C ) 程の前 プ ブテス 、 前記 群のチップ 域に対しては 、 前記 プ の プ ブ としての ボンディング ッド または前記 プ 接触させな (たとえば、 ン のある プ セス における異物または異常 タ ンの さの の さ 同等 度と考え られる。 したが て、 突起 プ ブ 接触 せな 限 、 た えその プ ブ 極またはその 異物 があ ても 命的なプ の
しな 考えられる。 また、 、 電気 定を行 ためのオ ック タク 成のための 圧によ て発生すると考えられるので、 異物 との 触に よる突起 の 度の 無視するならば、 外観 常のあるチップ 域のプ プ 、 名目的に突起 を接触 せるが、 加圧はしな のであれば、 実質 的に薄膜プ ブ等 の 傷を大幅に抑えることができる 。 3・ 載の 導体 積回路 置の 法にお て、
5 c) 程の プロ ブテス 、 前記 群のチップ 域に対しては 、 前記 プ の プ ブ しての ボンディング ッド または前記 ンプ 、 少な とも電気 な測定が可能な 度までは接触させ な 。
4・ ～ 3項の ずれか 項に記載の 導体 積回路 置の 法にお て、
5 b) 程の前 、 B c) 程の前 プ テス の際 に、 前記 上の異物または異常 タ ンが前記 プロ にダメ ジを えるか否かを光学的に検査する工程を含む。
5・ ～ 4項の ずれか 項に記載の 導体 積回路 置の 法にお て、
前記 (b) 程の外 、 以下の 程を含む :
( ) の 度で、 前記ボンディング ッド 口または前記 プ およ びその 辺に対して外観 査を実行する工程
( ) の 度よりも粗 第2の 度で、 前記ボンディ グ ッド 口または前記 プ およびその 外の 分に対して外観 査を実行する 工程。
6・ 2～ 5項の ずれか 項に記載の 導体 積回路 置の 法にお 、
前記プロ ブ 、 バ プ 極である。
7・ 2～ 5項の ずれか 項に記載の 導体 積回路 置の 法にお て、
前記プ 、 ボ ディ グ ッドである。
8・ 2～ 6項の ずれか 項に記載の 導体 積回路 置の 法にお て、
前記プ ブ 、 金を主要な成分 する ンプ 極である。
9・ 2～ 5 、 および 7項の ずれか 項に記載の 導体 積回路 置の 法にお て、 プ ブ 、 ア ウムを主要な成分とする ンディ グ ッド である。
０・ ～ 9項の ずれか 項に記載の 導体 積回路 置の 法にお て、
ボ ディング ッドまたは前記 ンプ よりも下層の の な も一部は、 銅を主成分 する配線材料で構成 れた め込み 線である。 ・ 下の 程を含む 導体 積回路 置の :
(a) 導体 積回路 程にお て、 ウ 程がほぼ完了し、 複数のチッ プ 域の にプ ブ 形成された を準備する工程
(b) ウ 上の前 数のチップ 域の にお て、 少な も前記プ ブ およびその 辺に て、 外観 査を実行する工程
(c) 数のチップ 域に対して、 プ ブを用 てプ ブテス を 実行する際に、 前記 査の 果に基 て、 前記 数のチップ 域の 、 前 記 プ を用 て前記プ ブテス を実行することが不適当な第 群の またはそれ以上のチップ 域 の プ テス トを実行せず、 、 前 記 プ ブの を前記プ ブ 接触させず、 方、 前記 群 に属さな 2群のチップ 域に対して、 前記 プ を用 て前記プ ブテス トを実行する工程。
2・ 項に記載 れた半導体 積回路 置の 法にお て、
5 (b) 程の前 、 前記 (c) 程の前 プ ブテス の際 に、 前記ウ 上の異物または異常 タ ンが前記 プ にダメ ジを与 えるか否かを光学的に検査する工程を含む。
3・ または 2 載の 導体 積回路 置の 法にお て、 前記 (b) 程の 、 以下の 程を含む
( ) の 度で、 前記プ ブ およびその 辺に対して外観 査を 実行する工程
( ) の 度よ も粗 第2の 度で、 前記プ ブ および その 外の 分に対して外観 査を実行する工程。
4・ ～ 3項の ずれか 項に記載の 導体 積回路 置の にお て、
前記プロ ブ 、 バ プ 極である。
5・ ～ 3項の ずれか 項に記載の 導体 積回路 置の 法 にお て、
プ 、 ボ ディング ッドである。
6・ ～ 4項の ずれ 項に記載の 導体 積回路 置の 法 にお て、
前記プロ ブ 、 金を主要な成分 する ンプ 極である。
7・ ～ 3 、 および 5項の ずれか 項に記載の 導体 積回路 置の 法にお て、
前記プロ ブ 、 ア ウムを主要な成分 する ンディ グ ッド である。
8 ～ 7項の ずれ 項に記載の 導体 積回路 置の 法 にお て、
プロ ブ よ も下層の の な とも 部は、 銅を主成分 とする配線材料で構成された め込み 線である。
9・ 下の 程を含む 導体 積回路 置の
( a ) 導体 積回路 程にお て、 ウ 程がほぼ完 し、 複数のチッ プ 域の に金を主要な成分 する ンプ 形成 れた を準備す 工程
( b ) ウ 上の前 数のチップ 域の にお て、 少な も前記 バ プ およびその 辺に て、 外観 査を実行する工程
( C ) 数のチップ 域に対して、 プ ブを用 てプ ブテス を 実行する際に、 前記 査の 果に基づ て、 前記 数のチップ 域の 、 前 プロ ブを用 て前記プ ブテス トを実行するこ が不適当な第 群の またはそれ以上のチップ 域 の プ テス を実行せず、 、 前 記 プロ ブの を前記 ンプ 少な も電気 な測定が可能な 度までは接触させず、 一方、 前記 群に属さな 2群のチップ 域に対し て、 前記 プ ブを用 て前記プ ブテス を実行する工程。 2０・ 9 載の 導体 積回路 置の 法にお て、
前記 (b) 程の外 、 以下の 程を含む:
( ) の 度で、 前記 プ およびその 辺に対して外観 査を実 行する工程
) の 度よ も粗 第2の 度で、 前記 プ および その 外の 分に対して外観 査を実行する工程。
2 ・ 下の 程を含む 導体 積回路 置の
(a) 導体 積回路 程にお て、 ウ 程がほぼ完 し、 複数のチッ プ 域の にプ ブ 形成 れた を準備する工程
b) ウ 上の前 数のチップ 域の にお て、 少な も前記プ ブ およびその 辺に て、 外観 査を実行する工程
(c) 数のチップ 域に対して、 微小針 プ ( 来のカンチ 式では数十 の さを有する異物 上にあ ても、 プ 針の 先 それを支える 持部との 平行な面 向での 度差は数百は もし はそれ以上あ 、 ま た 問題とならなか た。 ところが、 プ に代表される微小針 プ ブでは、 一般に が9０ 下であるため 、 異物の 、 場所、 性によ ては、 プ ブまたは ウ を損傷する 可能性が高 用 てプ ブテス トを実行する際に、 前記 査の 果に 基 て、 前記 数のチップ 域の 、 前記 小針 プ ブを用 て前記 ブテス を実行するこ が不適当な第 群の またはそれ以上のチップ 域 の プ テス を実行せず、 、 前記 小針 プ ブの を前記プ プ 接触させず、 一方、 前記 群に属さな 2群のチッ プ 域に対して、 前記 小針 プ ブを用 て前記プ ブテス を実行す る工程。
22・ 2 載の 導体 積回路 置の 法にお て、
前記 小針 プロ ブの の は、 9０U 下である。
23・ 2 項に記載 れた半導体 積回路 置の 法にお て、
前記 小針 プ の の は、 5０ 下である。
24・ 2 項に記載 れた半導体 積回路 置の 法にお て、 小針 プ ブの の は、 3０ 下である。 25・ 2 項に記載された半導体 積回路 置の 法にお て、 前記 小針 プ ブの の さは、 2０ 下である。 更に、 本願に開示 れたその他の概要を項に分けて 単に説明する すれば、 下のご である。 ・ 下の 程を含む 導体 積回路 置の
a) 数のチップ 域に 画され、 前記 数のチップ 域の には半導体 積回路が形成され、 上にお て前記 導体 積回路と電気 に接続する複数 の 形成 れた半導体 を用意する工程
b) 数のチップ 域の の 観を検査し、 外観 常が検出された チップ 域が配置 れて る 置を第 デ タとして記録する工程 (c) 線が形成された配線 、 前記 数の 接触 せるため の 数の および 数の 子と電気 に接続する 2 線が形成 れ、 前記 2 線が前記 線と電気 に接続し前記 数の 子 が前記 数の 極の ちの 応するものと対向して 持された
、 前記 の 前記 数の 子が形成された 域を裏 よ す る 機構 を有する カ ドを用意する工程
( ) デ タを基に、 前記 数のチップ 前記 数の 子の 端を前記 数の 接触させて前記 導体 積回路の 査を 、 前記 チップ 域に対しては前記 数の 子の 端を前記 数 の 接触 せず、 前記 導体 積回路の 査を する工程。 2・ E載の半導体 積回路 置の 法にお て、
前記 、 突起電極であるこ を特徴 する半導体 積回路 置の 。
3・ 2 B載の半導体 積回路 置の 法にお て、
前記 、 前記 起電極の 状の もし は前記チップ 前 面 の 物の 着であるこ を特徴とする半導体 積回路 置の 。 4・ 2 載の 導体 積回路 置の 法にお て、
b) 、 (b ) 数のチップ 域の にお て、 前記チップ 域 周 ら前記 よ だけ 側の 域を 数の 域に分割 、 の 前記 観を検査する工程、
を含むこ を特徴 する半導体 積回路 置の 。
5・ 4 載の半導体 積回路 置の 法にお て、
前記 起電極は、 平面にお て を有する 形であ 、
前記 離は、 平面における前記 起電極の より長 こ を特徴と する半導体 積回路 置の 。
6・ 4 載の 導体 積回路 置の 法にお て、
数の 域の は、 一辺が ０ 下の 形であるこ を特徴と する半導体 積回路 置の 。
7・ 4 載の 導体 積回路 置の 法にお て、
前記 (b) 、
(b 2 数の 域以外の 域を前記 よ 面積の き 数の第2 域に分割 、 の 2 前記 観を検査する工程、 を含むこ を特徴 する半導体 積回路 置の 。
8 載の 導体 積回路 置の 法にお て、
前記 、 前記 数のチップ 域の に配置された 起電極 に 配置 れ、 前記 起電極 電気 に接続する ッド 極であり、
(d) 、 前記 起電極を形成する前に行 こ を特徴 する半導体 積回路 置の 。
9・ 載の 導体 積回路 置の 法にお て、
前記 、 前記 数のチップ 域の にお て前記 導体 の に形成 れた活性 域、 上に形成された の あ 、
前記 (d) 程は、 前記 域および の を形成する毎に こ を特徴とする半導体 積回路 置の 。
０・ 載の 導体 積回路 置の 法にお て、
前記 数の 極の は、 金を主成分とする突起電極であ 、 平面にお を有する 形であ 、 前記長 前記チップ 域の 向 て して るこ を特徴 する半導体 積回路 置の 。
・ ０ 載の 導体 積回路 置の 法にお て、
極の 、 前記 下の 離であることを特徴とする 導体 積回路 置の 。
2・ E載の半導体 積回路 置の 法にお て、
前記 数の 極の は、 前記チップ 域の 沿 て配列 れ、 極の 4 下であ 、
2 配置され、 前記 2 34 m であることを特徴 する半導体 積回路 置の 。
3・ ０ 載の 導体 積回路 置の 法にお て、
前記 導体 積回路 、 C ドライ を含むこ を特徴 する半導体 積回路 置の 。
4・ 載の 導体 積回路 置の 法にお て、
数のチップ 域の には、 前記 上に複数 の が形成され、 前記 数の 、 前記 の ちの 上層の に含 まれるこ を特徴 する半導体 積回路 置の 。
5・ 4 B載の半導体 積回路 置の 法にお て、
前記 数の 極の は、 前記チップ 域の 沿 て配列 れ、 極の 5 下であ 、
配置され、 前記 2 34 下 であるこ を特徴 する半導体 積回路 置の 。 面の 単な説明
は 明の 施の 態であるプ カ ドの の 面図であ る。
2は 中のA A線に沿 た 面図である。
3は 明の 施の 態であるプロ カ ドを用 てプ ブ 査を 行 象の 導体チップの 面図である。
2 4は 3に示した半導体チップに形成 れた ッドの である。 5は 4に示した半導体チップの ネ の 続方法を示す 面 図である。
6は 明の 施の 態であるプ カ ドを形成する シ の 面図である。
7は 6中のB B線に沿 た 面図である。
8 6中のC C線に沿 た 面図である。
9は 明の 施の 態であるプ ブカ ドを形成する シ の 部を拡大して 面図である。
０は 明の 施 態であるプロ ブカ ドを用 てプ 査 を行 対象の 導体チップの 面図である。
は 明の 施の 態であるプロ ブカ ドを形成する シ の 面図である。
2は 明の 施の 態であるプ ブカ ドを用 てプ ブ を行 対象の 導体チップに設けられた ンプ 極上にてプ が接触する 置を示した要部 面図である。
3は 明の 施の 態であるプ ブカ ドを形成する の 面図である。
4は 明の 施の 態であるプ ブカ ドを形成する シ の 面図である。
5は 4中の 線に沿 た 面図である。
6は 4中の 線に沿 た 面図である。
7は 明の 施の 態であるプ ブカ ドを形成する シ の製 程を説明する要部 面図である。
8は 7に続 シ の製 の 面図である。 9は 8に続 シ の製 の 面図である。 2０は 9に続 シ トの製 の 面図である。
2 は 2０に続 シ の製 の 面図である。
22は 2 に続 シ の製 の 面図である。
3 23は 22に続 シ の製 の 面図である。
24は 23に続 シ の製 の 面図である。
25は 24に続 シ の製 の 面図である。
26は 25に続 シ の製 の 面図である。
27は 明の 施の 態であるプ ブカ ドを形成する
が有するプ ブ 半導体チップの ッドとの 触を説明する要部 面図である 28は 明の 施の 態であるプ ブカ ドを形成する シ ト が有するプ ブ 半導体チップの ッド の 触を説明する要部 面図であるo
29は 明の 施の 態であるプ ブカ ドを形成する シ 面図である。
3０は 29中の 線に沿 た要部 面図である。
3 は 明の 施の 態であるプ ブカ ドを形成する シ の 面図である。
32は 3 中の 線に沿 た要部 面図である。
33は 明の 施の 態であるプ ブカ ドを形成する
の 面図である。
34は 33中の 線に沿 た要部 面図である。
35は 明の 施の 態であるプ ブカ ドを形成する シ ト の 面図である。
36は 35中の 線に沿 た要部 面図である。
37は 明の 施の 態であるプ ブカ ドを形成する シ の 面図である。
38は 37中の 線に沿 た要部 面図である。
39は 明の 施の 態であるプ ブ 程に用 る 置の 成に て した説明 である。
4０は 明の 施の 態であるプ ブカ ドを用 てプ ブ 査 を行 対象の 導体チップの 内における 域の 定を説明する平面図である
4 4 は 明の 施の 態であるプ カ ドを用 てプ ブ 査 を行 対象の 導体チップの に設けられた ッドの 説明する要部 面図である。
4 2は 明の 施の 態であるプ ブカ ドを用 てプ 査 を行 対象の 導体チップの 査の 果をま めた ップデ タを示 す である。
4 3は 明の他の実施の 態であるプ ブカ ドを用 てプ 査を行 対象の 導体チップの 面図である。
4 4は 明の他の実施の 態であるプ ブカ ドを用 てプ ブ 査を行 象の 導体チップの 面図である。
4 5は 明の他の実施の 態であるプ ブカ ドを用 てプ ブ 査を行 対象の 導体チップの 査の 果をま めた ップデ タを 示す である。
4 6は 明の他の実施の 態であるプ ブカ ドを用 てプ 査を行 対象の 導体チップ 域が形成された半導体ウ の 面図である。
4 7は 明の他の実施の 態である半導体 積回路 置の の 面図である。
4 8は 明の他の実施の 態である半導体 積回路 置の
面図である。
4 9は 明の他の実施の 態である半導体 積回路 置の の 面図である。
5０は 明の他の実施の 態である半導体 積回路 置の の 面図である。
5 は 明の他の実施の 態である半導体 積回路 置の の 面図である。
5 2は 明の他の実施の 態である半導体 積回路 置の の 面図である。
5 3はカンチ 式のプ ブカ ドの 面図である。 明を実施するための 良の
本願 明を詳細に説明する前に、 本願における用語の 味を説明す と次の通 である。
は、 集積回路の 造に用 る単結晶シ ( 般にほぼ平面 形状) 、 S co nsu a o ) 、 サファイア 、 ガラス 、 その他の絶 、 または半導体 びにそれらの 合的基 を 。 ま た、 本願にお て半導体 積回路 ときは、 シ ンウ サファイ ア の 導体または絶縁 上に作られるものだけでな 、 特に、 で な 示された場合を除き、 T Th F T ans s o ) およびS
e T s e Ne a c) のよ ガラス等の他の絶 上に作られるも の等も含むものとする。
イス は、 ウ の であ て、 その面に クラフィによ 、 複数 のチップ 域に対応する イス タ が形成される面を 。
小針 プ は、 53に示すよ 2０ 、 プ ブ 2０ 2および さえ 2０3などからなる 来のカ チ 式のプ ブカ ドの に、 2０ の とそれを実質的に支える部分 ( さえ 2０3 ) の (すなわち ０ ) が数百 度かそれ以上あるもの 異な 、 が5０ m き も9０ ) 、 更に望まし は3０ 下である ピッチ 導体 積回路用のプ である。 その 型的な例が、 本願 施の 態に詳述する プ ブである。 は、 プ ブの 、 一般に シ ( ) から た 端の さである。
子とは、 シ ンウ を半導体 積回路の 造に用 るの 同様な、 ウ プ セス、 すなわち オ クラ ィ 術、
Figure imgf000018_0001
he ca a oDepos o ) 術、 ス ッタ ング および チング 術などを組み合わせ た タ ング 法によ て、 配線 およびそれに電気 に接続 れた先端 を 体的に形成したものを 。
プロ ブ ( e b ane 「obe) 、 プ カ ド、 または突起 シ 合体 は、 検査対象と接触する前記 ( ) とそこから引き回
6 された配線 が設けられ、 その 線に外部 の 形成 れた薄膜を 、 た えば ０ ～ ００U 度のものを 。
プロ ブカ ド は、 検査対象 なる 接触する および多層 板などを有する構造 を 、 半導体検査 は、 プ ブカ ドおよび 査対象 なる を載せる を有する検査 置を 。
プ ブ 査とは、 ウ 程が完 した に対してプ を用 て行 われる電気 験であ て、 チップ 域の 上に形成 れた電極に上記 子の 端を当てて半導体 積回路の 査を行 ことを 、 所定の
に動作する 否 を確認する機能テス C およびA C 性の テス を行 て良品 良品を判別するものである。 チップに分割して ら ( または ッケ ジング 後) われる選別テス ( テス ) は区別 れ る。 プ ブ 査の 、 後述する ップ してまとめられる。
ウ とは、 、 および タ ン
上にお て、 微細 タ の 定、 血管 査、 定および
定などの ・ 定や、 異物を検査する ティク 測などの 査を実施 する のである。 これらの 定および ( 降、 ウ 査と記す) は所 定の で行われ、 測定 および 査結果は、 次に説明する ップと してま められる。
ウ ップ は、 プロ 査の および 査の 果をチップ 域の もし は ・ 査した 域の りに表示したものを 、 ウ 理状態の 布や、 ウ 理の 否などの 断に用 る。
は、 ネッ ワ クの 心 なる ンピ を 、 た えばネッ ワ ク上のファイ を蓄積してネッ ワ クに接続して る ザ が使える よ にするファイ サ がある。 にお ては、 ウ ップデ タが ファイ に相当する。
下の 施の 態にお ては便宜上その 要があるときは、 複数のセクショ または実施の 態に分割して説明するが、 特に明示した場合を除き、 それらはお 互 に無関係なものではな 、 方は他方の 部または全部の 、 詳細、 補 足 の 係にある。
7 また、 以下の 施の 態にお て、 要素の ( 数、 数値、 、 含 む) に言及する場合、 特に明示した場合および 理的に明ら に特定の数に限定 される場合 除き、 その 定の数に限定されるものではな 、 特定の 以上で も以下でも良 。
らに、 以下の 施の 態にお て、 その ( ステップ等も含む) は、 特に明示した場合および 理的に明らかに必須である 考えられる場合 除き、 必ずしも必須の のではな こ は言 までもな 。
様に、 以下の 施の 態にお て、 構成 の 、 に言及す る きは、 特に明示した場合および 理的に明らかにそ でな 考えられる 除き、 実質的にその に近似または類 するもの等を含むものとする 。 このこ は、 上記数値および 囲に ても同様である。
また、 本実施の 態を説明するための 図にお て同一機能を有するものは同 一の 号を付し、 その 返しの 省略する。
また、 本実施の 態で用 る図面にお ては、 平面図であ ても 面を見易 するために部分的に ッチングを付す場合がある。
また、 本実施の 態にお ては、 絶縁ゲ ラ ジスタを
T e a x de e co d c o F e d E ec T a s s o ) も含めて S E e a s a o e co d c o F e d E ec T ans s o ) 呼ぶ。 また、 本願で使用する半導体 クラフィ 術による プ ブの に ては、 および 連する発明 による以下の 開示 れ て るので、 特に必要な時以外はそれらの 繰り返 な 。 願、 すなわち、 日本特許 2００2 289377 ( 国出願 ０ 676 6０9 国出願 2００3 2) 、 日本特許 2００ 2 294376 、 日本特許 2００3 89949 、 日本特許 2００3 ０75429 ( 国出願 ０ 765 9
国出願 2００4・ ・ 29) 、 日本特許 2００3 37 5 5 、 日 本特許 2００3 372323 、 および日本特許 2００4 5０48号である。
下、 本 明の 施の 態を図面に基 て詳細に説明する。
8 ( 施の
は本実施の のプ ブ の 面図であ 、 2は 中のA A線に沿 た 面図である。
および 2に示すよ に、 本実施の のプ ブ (
) は、 た えば 、 シ ( プロ ブ ( シ ) 2 およびプランジ ( 機構) 3など ら 成 れて る。 シ 2は え ング4によ て多層 の に固定 れ、 プランジ 3は多層 の 面に取 付けられて る。 の には開口部5が設 けられ、 この 口部5内にお て、 シ ト 2 プランジ 3とは接着 ング6を介して 着されて る。
シ 2の には、 た えば4 または4 の 数のプ ブ ( ) 7が形成されて る。 シ 2内には、 プ ブ7の 電気 に接続し、 のプ ブ7から薄膜シ 2の まで する複数 の 線が形成 れて る。 の には、 この 数の 線の それぞれ に接触する複数の ( 省略) が形成 れてお 、 この 数の 部は、 多層 内に形成された配線 ( ) を通じて多層 の 面に設けられた 数の (P ) 8 電気 に接続して る 。 この 8は、 テスタからの 号をプ ブ 入する を受ける 機能を有する。
実施の にお て、 シ 2は、 たとえば を主成分とす る 膜から 成されて る。 このよ な シ ト 2は柔軟性を有するこ から 、 本実施の では、 チップ ( 導体 積回路 ) の ッドにす てのプ ブ7を接触 せるために、 プ ブ7が形成 れた 域の シ 2を上面 ( ) から ( 機構) 9を介してプラ ジ 3が する構造 な て る。 すなわち、 プランジ 3内に配置されたば 3Aの によ て一定 の 力を押 9に加えるものである。 実施の にお て、 9の 質 しては、 42ア イを例示するこ ができる。
実施の にお て、 上記プ ブ 用 てプ ( ) を行 対象 しては、 D (L qu d ys a sp ay) ドライ が形成
9 れたチップを例示するこ ができる。 46は、 それら複数のチップ (チップ ) ０が区画された W の 面図である。 なお、 本実施の のプ ブ 用 たプ ブ 、 これら複数のチップ ０が区画 れた W に対して行 ものである。
また、 3は、 そのチップ ０の 面 、 その 部を拡大したものを して る。 このチップ ０は、 た えば単結晶シ 板 らな 、 その には C ドライ 路が形成されて る。 また、 チップ ０の の には、 C ドライ 路 電気 に接続する多数の ッド ( ) 2が配 置されてお 、 3中におけるチップ ０の の および に沿 て された ッド は出力 子 な 、 チップ ０の の に沿 て配列 れた ッド 2は入力 子 な て る。 C ドライ の 子数は入力 子数よ 多 こ ら、 合 た ッド の 隔をできる限り広げるために 、 ッド はチップ ０の の および に沿 て2列で配列 、 チップ ０の の および に沿 て の列の ッド が互 違 に配列されて る。 実施の にお て、 合 ッド が配置 れ て るピッチ ( 2 ) Pは、 た えば 68 である。 また、 本実施の にお て、 ッド は平面 形であ 、 チップ ０の 交差 ( ) する方向に延 する の Aは 63 x であり、 チップ ０の 沿 て する の Bは である。 また、 合 ッド が配置されて るピッチ Pが 68 mであ 、 ッド の の B が 34は であるこ から、 合 ッド の なる。
ッド は、 た えばA ) ら 成 れた ンプ ( 起電 極) であり、 チップ ０の 出力 (ボンディ グ ッド) 、 電解め き 、 無電解め き、 ある はス ッタ ングなどの 法によ て 成 れたも のである。 4は、 ッド の である。 ッド の Cは 5 であ 、 ッド 2も 度の を有する。
また、 上記チップ ０は、 ウ の 画された多数のチップ 域に半導 体 造技術を使 て C ドライ ( 導体 積回路) 入出力 (ボ ディング ッド) を形成し、 次 で入出力 子上に上記の 法で ッド を
2０ した後、 ウ をダイシング チップ 域を個 することによ 製造する こ ができる。 また、 本実施の にお て、 上記プ ブ 、 ウ を ダイシングする前に各チップ 域に対して実施するものである。 なお、 以後プ ブ ( ッド プ ブ7とが接触する工程) を説明する際に、 特に明記しな 場合には、 チップ ０は をダイシングする前の各チップ 域を示すものとする。
5は、 上記チップ ０の ネ の 続方法を示す 面図である。 5に示すよ に、 ネ は、 た えば が形成さ れたガラス 6、 7、 および 7を介してガラス 6と するよ に配置 れたガラス 8などから 成されて る。 実施の にお ては、 このよ な ネ のガラス 6の
に、 それぞれ ッド が接続するよ にチップ ０をフ イスダウ ボ ディン するこ によ て、 チップ ０を ネ 続するこ を例示で きる。
6は上記 シ 2の プ 7が形成された 域の 部を拡大 して した要部 面図であ 、 7は 6中のB B線に沿 た要部 面図であ り、 8は 6中のC C線に沿 た要部 面図である。
プ ブ7は、 シ 2中にて平面六角形状に タ ングされた金 属 2 A 2 の 部であり、 金属 2 A 2 Bの ちの シ ト 2 の 4 または4 に飛び出した部分である。 プ 7は、
2の にお て上記チップ ０に形成された ッド の 置に合わせて配置されてお 、 6では ッド に対応するプロ ブ7の 置 に て して る。 これらプ ブ7の ち、 プ ブ7Aは、 2列で配列さ れた ッド の ちの 対的にチップ ０の 近 配列 ( 降、 第 E ) の ッド に対応し、 プ ブ7Bは、 2列で配列 れた ッド の ちの 対的にチップ ０の 周から遠 配列 ( 降、 第2 記す) の ッド に対応して る。 また、 最も近 位置に存在するプ ブ7A プ ブ7 の間の距 、 6が記載 れた紙面の 右方向の X 上下方向の Y で 定され、 距離 Xは前述の 合 ッド が配置されて る
2 Pの 分の 34 となる。 また、 本実施の にお て、 距離 Y は、 93 なる。 また、 9に示すよ に、 22の 面から プ 7A 7Bの までの Z ( ) は、 5０ き と 9０ )、 更に望まし は3０ 下で えられて る。
2 A 2 Bは、 た えば 層から ジウム および ケ 膜が順 次積層して 成 れて る。 2 A 2 B上には 22が れ、 ポ 22上には 2 電気 に接続する配線 ( 2 ) 23が形成されて る。 23は、 22に形成 れたス ホ 24の で金属 2 A 2 B 接触して る。 また、 ポ
22および 23 には、 25が れて る。
記したよ に、 金属 2 A 2 Bの 4 または4
に形成されたプ ブ7A 7B な 、 ポ 22には金属 2 A 2 Bに達するス ホ 24が形成 れる。 そのため、 プ 7Aが形成 された金属 2 Aおよびス ホ 24の タ ン 、 プ ブ7Bが 成 れた金属 2 Bおよびス ホ 24の タ ン が同じ方向 で配置 れるよ にすると、 2 A 金属 2 Bとが接触して しま 、 プ ブ7A 7Bからそれぞれ 立した入出力を得られな な てし ま 不具合が懸念される。 そこで、 本実施の では、 6に示すよ に、 プ ブ7Bが形成 れた金属 2 Bおよびス ホ 24の タ ン は、 プ ブ7Aが形成された金属 2 Aおよびス ホ 24の タ ンを ０。
転した タ ン して る。 それによ 、 平面でプ 7A およびス ホ 24が配置された金属 2 Aの の 域 、 平面でプ ブ7Bおよびス ホ 24が配置された金属 2 Bの の 域 が 、 紙面の 右方向の 線上に配置 れな よ にな 、 金属 2 Aおよび金属 2 Bの 状の領域が紙面の 右方向の 線上に配置されるよ になる。 その 果、 隣 合 2 A 金属 2 B が接触してしま 不具合を防ぐこ ができる。 また、 ピッチで ッド ( 3 ) が配置 れても、 それに対応した位置にプ ブ7A 7Bを配置することが可能となる 実施の では、 3を用 て ッド が2列で配列されて る場合に て説明したが、 ０に示すよ に、 列で配列 れて るチップも 在す る。 そのよ なチップに対しては、 に示すよ に、 上記 2 Aの の 域が紙面の 右方向の 線上に配置された薄膜シ 2を用 るこ で 応するこ ができる。 また、 このよ に ッド が 列で配列され、 た え ばチップ ０の 交差 ( ) する方向に延 する の A ０ であ 、 チップ ０の 沿 て する の Bが gは で あ 、 ッド が配置 れて るピッチ Pが 34 であり、 合 ッド の 隔が約 である場合には、 3に示した ッド に比 て 2 以上 な 、 向での ッド の 置を図3に 示した ッド の えることができるので、 6～ 8を用 て説 明した薄膜シ 2を用 るこ が可能 なり、 2に示す OS 、 P Sでプ ブ7A 7 のそれぞれが ッド に接触することになる。 また、 ッド の数がさらに多 場合には、 3 上で配列 れて る場合 もある。 3は3列で配列 れた ッド に対応した薄膜 ト 2の 面図であ 、 4は4列で配列 れた ッド に対応した薄膜シ 2の 面図である。 チップ ０のサイズが同じであれば、 ッド の が増 えるに従 て、 6を用 て説明した Xがさらに狭 なるので、 上記 2 A 2 Bを含む が接触してしま こ が らに懸念 れる。 そこ で、 3および 4に示すよ に、 金属 2 A 2 B 2 C 2 。
を、 た えば 6に示した金属 2 Aの タ ンを45 転 せた の とするこ で、 金属 2 A 2 B 2 C 2 が互 に接触してしま 具合を防ぐこ が可能 なる。 また、 ここでは 6に示した金属 2 Aの 。 。
タ ンを45 転させた例に て説明したが、 45 に限定するもので はな 、 金属 2 A 2 B 2 C 2 の の 触を防ぐことができ るのであれば他の回 でもよ 。 なお、 金属 2 Cには、 プ ブ7Bが対 応する ッド り さらにチップ ０内の内側に配置された ッド に対 応するプロ ブ7 Cが形成され、 金属 2 には、 プ ブ7 Cが対応する 、 よ らにチップ ０内の内側に配置された ッド に対応する 7 が形成されて る。
ここで、 5は 4中の 線に沿 た要部 面図であ 、 6は 4中の E線に沿 た要部 面図である。 4に示したよ に、 4列の ッド に対応するプ 7A～7 を有する金属 2 A～2 Dを配置 した場合には、 金属 2 A～2 のそれぞれに上層から電気 に接続する配 線のす てを同一の 成するこ が困難になる。 これは、 上記 X が狭 なることによ て、 金属 2 A～2 のそれぞれ 士が接触する虞が 生じるのと共に、 金属 2 A～2 に電気 に接続する配線同士も 触する 虞が生じる らである。 そこで、 本実施の にお ては、 5および6に示すよ に、 それら 線を2層の配 ( 3 26) ら 成するこ を例示するこ ができる。 なお、 配線26および 25上には、
27が形成されて る。 対的に下層の 23は 22 に形成 れたス ホ 24の で金属 2 A 2 C 接触し、 相対的 に上層の 26は 22 に形成されたス ホ 28の 部で金属 2 B 2 接触して る。 それによ 、 同 の にお て は、 合 23または配線26の 隔を大き 確保することが可能となる ので、 合 23または配線26が接触してしま 不具合を防ぐことがで きる。 また、 ッド が5 上 な 、 それに対応するプロ ブ数が増加し て上記 Xが狭 なる場合には、 らに多層に配線 を形成するこ によ 、 配線 隔を広げてもよ 。
次に、 上記の 実施の の シ 2の 造に て、 その製 程 併せて 7～ 26を用 て説明する。 7～ 26は、 6～ 8を用 て説明した2列の ッド ( 3 ) に対応したプ ブ7A 7Bを有す る シ ト2の の 面図である。 なお、 シ の およ 薄膜シ トの製 程 、 上記プロ ブ7 プ ブ7A～ ) 同様のプ ロ ブの および製 程に ては、 2００3 75429 、 特 2 ００3 37 5 5 、 特 2００3 372323 、 および 2００4 ０48号にも記載がある。
まず、 7に示すよ に、 厚 0・ 2 ～０・ 6m 度のシ ら 3 を用意し、 によ てこの 3 の 面に ０・ 5 は 度の シ ン 32を形成する。 て、 ジス 膜を スク として 3 の の シ 32を ッチング 、 ウ 3 の の シ ン 32に 3 に達する 口部を形成する。 で、 った 32を スク し、 ア カ 溶液 (たとえば 酸化カ ウム 溶液) をもち 3 を異方的に ッチングするこ によ て、 ウ 3 の ( ) 面に囲まれた4 または4 の 3 3を形成する。
次に、 8に示すよ に、 上記 33の 成時に スク して た ン 32をフッ お びフッ アンモ ウムの による ッ ッ チングにより除去する。 て、 ウ 3 に 理を施すこ により、 33の 部を含む 3 の 面に 0・ 5 度の シ ン 34 を形成する。 で、 33の 部を含む 3 の に導電 35を する。 この 35は、 たとえば ０ 度のク ム および は 度の 順次ス ッタ ング または蒸着 によ て 積するこ とによ て することができる。 で、 35上に ジス 膜 を成 、 オ クラフ 術によ て後の工程で金属 2 A 2
6～ 8 ) が形成 れる 域の ジス ト膜を除去し、 開口部を形成 する。
次に、 35を電極 した電解め き法によ 、 上記 ジス ト膜 開口部の に現れた 35 硬度の 37および
38を順次 積する。 実施の にお ては、 37を ジウム し、 38を ッケ するこ を例示できる。 ここまでの 程に よ 、 37 から前述の 2 A 2 Bを形成することがで きる。 また、 33内の導 37
Figure imgf000027_0001
が前述のプ 7A 7Bとなる 。 なお、 35は、 後の工程で除去 れるが、 その 程に ては後述す る。
2 A 2 Bにお ては、 後の工程で前述のプ 7A 7Bが形 成 れた時に、 ジウム膜 ら 成 れた 37が表面 な 、 37が ッド に直接 触するこ になる。 そのため、 37 しては 、 硬度が高 に優れた 質を選択するこ が好まし 。 また、
37は ッド に直接 触するため、 プ 7A 7Bによ て削 取られ た ッド の屑が導電 37に付着すると、 その屑を除去するク ング 程が必要 なり、 プ ブ 程が びてしま ことが懸念される。 そのた め、 37 しては、 ッド を形成する材料が付着し難 材質を選択 するこ が好まし 。 そこで、 本実施の にお ては、 37として 、 これらの 件を満たす ジウム膜を選択して る。 それによ 、 そのク グ 程を するこ ができる。
次に、 上記 2 A 2 ( 37 38 の に用 た ジス 膜を除去した後、 図 9に示すよ に、 金属 2 A 2 Bおよび 35を に 22 7および 8も参照) を す る。 て、 その 22に金属 2 A、・2 Bに達する前述のス ホ 24を形成する。 このス ホ 24は、 ザを用 た あけ加工 またはア ウム膜を スクとしたドライ ッチングによ て 成するこ が できる。
次に、 2０に示すよ に、 ス ホ 24の 部を含む 22 上に導電 42を する。 この 42は、 たとえば ０ 4r 度のク ム および m 度の 順次ス ッタ ング または蒸着 法によ て 積するこ によ て するこ ができる。 て、 その
42 に ジス 膜を形成した後に、 その ジス 膜を オ クラフィ 術によって タ ング 、 ジス 膜に導電 42に達す る 口部を形成する。 で、 め き法により、 その 口部内の 42 導電 43を する。 実施の にお ては、 43として 、 または および ケ 膜を下層 ら順次 積した 例示するこ ができる。
次に、 上記 ジス 膜を除去した後、 43を スク して 42を チ グするこ によ 、 42 からなる配線23を 形成する。 23は、 ス ホ 24の にて金属 2 A 2 B に接続するこ ができる。
次に、 2 に示すよ に、 ウ 3 の に前述の 25を する。 この 25は、 後の工程で 3 の に固着される金 属シ の して機能する。
次に、 22に示すよ に、 ポ 25の 面に金属シ 45を固着 する。 この シ ト45 しては、 線膨張 が低 、 シ ンから 成 れた 3 の 膨張 に近 材質を選ぶものであ 、 本実施の では、 た えば42ア イ ( 42 か 58 金で、 線膨張 4 。
C) またはイ ( 36 か 64 金で、 線膨張 ・ 5 。
P C) を例示するこ ができる。 また、 金属シ 45を用 る わ に 3 同じ 質の ン膜を形成してもよ し、 シ ン 度の 膨張 を有する材質、 た えば ッケ との 金、 またはセラ ック の 料などでもよ 。 このよ な金属シ 45を固着するに は、 ウ 3 の に位置 わせし 重ね合わせ、 ０～2０0
2 度で加圧しながら 25のガラス 度以上の温度で加熱 を行 、 加熱 着することによ て実現できる。
このよ な金属 ト45を 25を用 て 着するこ によって 、 形成 れる シ ト 2 度の 上を図るこ ができる。 また、 金属シ 45を固着しな 場合には、 プ ブ の 度に起因する シ 2 査対象の の または収縮によ て、 プ ブ7A 7B 対応する ッド との 対的な位置がずれてしま 、 プ ブ7A 7Bが対応する 、 接触できな な てしま 不具合が懸念 れる。 方、 本実施の によれば、 金属 45を固着したこ によ 、 プ ブ の 度に起 因する 2および 査対象の の または収縮 えること ができる。 それにより、 プ ブ7A 7B 対応する ッド の 対的な 位置がずれてしま ことを防ぐことが可能となる。 すなわち、 プロ ブ7A、 7 B 対応する ッド プ ブ の 度に関係な 常に電気 接触を 保つこ が可能 なる。 また、 状況下での シ 2 査対象の との 対的な位置 度を確保するこ が可能となる。 次に、 オ クラフ 術によ て タ ングされた ジス 膜 を スク して金属シ 45を ッチング 、 プロ ブ7A 7B上の金 シ 45に開口部46を形成し、 平面で金属 2 A または金属 2 B間の 領 上の金 シ ト45に開口部47を形成する。 実施の にお て、 の ッチングは、 塩化 液を用 たスプ ッチ グ するこ ができ る。
次に、 上記 ジス 膜を除去した後、 図23に示すよ に、 開口部46 内に、 ラス 48を形成する。 この 、 ラス 48は所定量が開口部4 6の 部 出るよ に形成する。 実施の にお ては、 ラス 48を 成する方法 して、 開口部46内に弾性 脂を印刷もし は スペンサ 布 する方法、 またはシ を設置する方法を例示するこ ができる。 ラ ス 46は、 多数のプ 7A 7Bの 端が ッド に接触する際の衝 撃を緩和し 、 のプ ブ7A 7Bの 端の のばら きを な 変形によ て 収し、 ッド の さのばら きに た な食 込みによ プ ブ7A 7 ッド の 触を実現する。
次に、 24に示すよ に、 たとえば ッ ア モ ウムの を 用 た ッチ グによ て、 ウ 3 の の シ 34を除去する 。 て、 ア カ 溶液 (たとえば 酸化 ウム 溶液) を用 た ッチ グによ 、 シ ト2を形成するための である 3 を除去する。 で、 酸化シ 34および 35を順次 ッチ グによ 除去す る。 この 、 酸化シ ン 34はフッ および ッ アンモ ウムの を 用 て ッチング 、 35に含まれるク ム膜は過 ンガ カ ウム 溶液を用 て ッチング 、 35に含まれる ア カ ッ チング液を用 て ッチ グする。 ここまでの 程によ 、 プ ブ7A 7B を形成する 37 8 ) である ジウム膜がプ 7A 7B の 面に現れる。 述したよ に、 ジウム膜が表面に形成 れたプ ブ7A 7Bにお ては、 プロ ブ7A 7Bが接触する ッド の 料であるA などが付着し難 、 よ 度が高 、 か 化 れ難 抗を安定させ ることができる。 次に、 25に示すよ に、 開口部47下の 25 を除去し 、 開口部49を形成する。 この 口部49は、 ザを用 た あけ加工または 金属シ 45および ラス 48を スクとしたドライ ッチングによ て 成するこ ができる。 その 、 図26に示すよ に、 た えば42ア イ 成 れた 5０を ラス 48 に接着して本実施の の シ 2を製造する。
記の 程によ て製造した本実施の の シ 2は、 金属シ 4 5が接着されたことに ，
よ 性が向上して る。 また、 27に示すよ に、 検 査対象の (チップ ０) に反 が生じて る 、 ッド の と 2の さとの間に差Sが生じる。 そのため、 このよ な Sが生じて ると 、 相対的に高 の ッド 2にプ ブ7A 7Bが接触できな なる不具 合の 生が懸念される。 しかしながら、 金属 2 A ( 2 B ) に開 口部49が形成されて るこ によ 、 シ 2は、 この 口部49での 性が低下する。 それによ 、 プ ブ に押 5０により 力を加えると 、 ラス ト 48の 形の 囲内で シ 2にも開口部49で 差を持 たせることができる。 その 果、 シ ト 2に上記 Sを解消するよ な 差 が生じ せることができるので、 す てのプ 7A 7 を ッド 、 2に確実に接触させるこ が可能 なる。
また、 28に示すよ に、 検査対象の (チップ ０) の に異物S が付着して るよ な場合に、 シ 2に上記 口部49が設けられて な 、 プ 7A 7Bを に接触 せよ した時に薄 膜 2が異物 S に乗り上げ、 ッド にプ ブ7A 7Bが 接触できな なる不具合の 生が懸念される。 また、 シ 2が異物 S に乗 上げてしま こ によ て シ 2が変形してしま こ も懸念 れ 、 特に異物 S がプ ブ7A 7Bの 存在する場合には、 プ ブ7 A、 7Bが薄膜シ 2の 部にめ 込んでしま 不具合の 生も懸念される。 しかしながら、 上記 口部49を設けたことによ 、 平面で開口部49内に異物 S が 置するよ にできるので、 それら不具合の 生の 率を低下すること が可能 なる。 ここで、 上記 口部49の タ ンに て説明する。 29、 3 33、 35および 37は薄膜シ 2の の 面図であ 、 3０ 、 32、 34、 36および 38はそれぞれ 29、 3 、 33、 35および 37中の 線に沿 た要部 面図である。
実施の にお て、 開口部49の タ しては、 まず 29に 示すよ な 形の タ を例示することができる。 このよ な 形の タ ン するこ によ て シ 2の 性が低下し過ぎる場合には、 3 に示す よ に、 平面 形の 口部49の 角線上に 22
Figure imgf000032_0001
およ び金属シ 45を残す 造 してもよ 。 これによ 、 2に所望の ，性を保 こ が可能となる。 また、 33に示すよ に、 3 に示したよ な開口部49の タ ンをス ッ 状に加工し、 前述の 22 25および金属シ 45を残す 造としてもよ 。 それによ ても シ 2に所望の 性を保 ことが可能 なる。 このよ なス ット状の開口部49 は、 25を用 て説明したよ な ザを用 た あけ加工によ て 成する こ によ 、 加工に要する時間を短縮するこ ができる。 また、 および 2 を用 て説明した さえ ング4、 接着 ング6および 5０が平面 形で ある場合には、 35に示すよ に、 開口部49を平面 形の タ ン しても よ 。 グ6および 5０が平面 形である場合に、 開口部49が平 面 形の タ である 、 タ ンの 部などに不用な力が集中するこ が懸念されるが、 平面 形の タ ン するこ によ て、 そのよ な不用な力 の 中を防ぐことが可能 なる。 また、 3を用 て説明したよ に、 検査対象 のチップ ０は、 平面で短 および を有する 形であるこ から、 37に 示すよ に、 開口部49を および を有する平面 形の タ ンで 成し 、 その タ ン内にお て、 に沿 た方向に延 する複数の
22 および金属シ ト45を残す 造としてもよ 。 それによ 、 シ 2に所望の 性を保 こ が可能 なる。
次に、 本実施の における上記 シ 2を有するプ ブカ ( および 2 ) によるプ ブ 程に て説明する。
39は、 本実施の におけるプ 程に用 る 置の 成に
3０ て した説明 である。 まず、 ッド ( 3 ) を形成する工程まで が完 した W を用意する ( 45 ) 。 て、 外観 5 に よ 検査対象である W の の 観を検査する。 この 査の 的の は、 チップ ０の における前述の S 28 ) の およ ッド の 状を検査し、 これらの 早期に発見するこ によ て半導 体 積回路 置の を維持するこ にある。 たとえば、 ウ W の に付着した異物 STが導電 物質である場合や、 ッド の ( ) に異常がある場合には、 隣接する ッド 士が短絡してしま た 、 隣接す る ッド がその STを介して 絡してしま た する虞がある。 その ため、 その 早期に発見するし、 その 常が発生した原因を解明するこ に よ 、 同じ 因での 常の 生を防ぐこ が可能 なる。 すなわち、 大量の 良 品を製造してしま こ を防ぐこ が可能 なる。 また、 その 査の他の目 的は、 異物 S が付着して たり、 ッド の 状に異常のある製品が出荷 されてしま た することを防ぐこ にある。
5 による W の の には、 4０に示すよ に、 チップ ０の 、 チップ ０の 内にお て相対的に内側に配列さ れた ッド から、 ッド の の B 3 (た えば 9 ) よ 長 距離 ( ) Rだけ離れた位置よ 内側の ０A 、 それ以外の 域 に分けられる。 そして、 領域 ０Aに ては、 た えば 辺が 3０ の 形の ( 2 ) に分割 、 それぞれの ( 2 に て外観を検査して 。 ッド が配置され、 領域 Aを取り む よ に配置されて る A 外の 域に ては、 たとえば一辺が ０ の 形の ( ) に分割 、 それぞれの ( ) に て 外観を検査して 。 このよ に、 ッド が配置 れて る A の 域を Aよ 細か 分割したのは、 前述したよ に W の に付着した異物 S が導電 物質である場合や、 ッド の ( ) に 異常がある場合に、 隣接する ッド 士が電気 に短絡してしま 虞がある こ から、 よ 密な検査が求められるからである。 また、 本実施の にお ては、 4 に示すよ に、 ッド の C 4も参照) は、 下層の
3 線 接する ンプ Aの 下部から突起部 Bを除 ッ ド の までと規定するものであり、 このよ な規定のもとで突起部 が形成 れてしま て る場合を ッド の さの 常 するものである。 ま 、 外観 査にお ては、 または 2 域からはみ出して る異物ST、 または ッド の ( および ) の 常が検出 れたチッ プ ０を不良 するものである。 このよ な外観 査の 、 42に示すよ に、 ウ W の面内における チップ ０の に ップデ タ ( デ タ) してま められ、 ウ ップデ タ中には、 外観 常が検出 されたチップ ( 群のチップ ) O 42中にて ッチングを付して ) が配置されて る ( ) それ以外のチップ ( 2群のチップ ) ０が配置されて る とが記録される。
ウ W 内のす てのチップ ０に ての 査が終わる 、 上記ウ ップデ タには らに W を識別する情報が加えられた後に
2に送信され、 52内に蓄積される。 その 、 ウ W がプ 53に搬送 れ、 プ ブ 53に搬送された W に対 応する ップデ タが 52 らプ 53 送信さ れる。 ここで、 配置されて る外観 5 およびプ ブ 53は 、 それぞれ 台に限るものではな 。 すなわち、 外観 5 およびプ ブ 53がそれぞれ 置され、 それぞれが で対応して な ( 定の 5 から所定のプ ブ 53 W が 送 れるよ に決められて な 場合) には、 外観 5 プ ブ 53 の間に 52を配置するこ によ 、 外観 5 プ ブ 53 の間での ップデ タの け渡しを実現すること ができる。 また、 外観 5 およびプ ブ 53が共に 台であ 、 外観 5 で外観 査が実施された W が一時的に他の場所に 保管 れるこ な プ 53 送 れ、 プ ブ 査が実施され るよ な場合には、 バ 52を 、 その W に ての 、
ソプデ タが外観 5 プ 53 れるよ にしてもよ 。 プ ブ 53にお ては、 上記 シ 2を有するプ カ ド ( および 2 ) を用 たプ ブ 査が実施 れる。 プ ブ
53は、 52から送信されてきた ップデ タをもとに W に対してプ ブ 査を実施する。 すなわち、 ウ ップデ タ中にお て 常が検出されたチップ ０ ( 42 ) な て るチップ ０に対 しては、 プ ブ 査を する。 その 果、 外観 常が検出 れたチップ ０ E ( 42 ) な て るチップ ０に対しては、 プ ブ7A 7B ( 6～ 8 ) を ッド に接触させる工程を できる。
プロ ブ7 7Bを ッド に接触 せる際に、 ウ W チップ ０ の 、 シ ト 2 2 ) に開口部49 28 ) を設けたこ でも シ 2 の 触を防ぎきることのできな STが付着して た 、 ッド に突起部 Bが形成 れて た する 、 2が異 物 STまたは突起部 Bに乗り上げてしま こ によ て シ 2が変 形してしま ことも懸念 れ、 特に異物 S または突起部 Bがプ ブ7A 7Bの 存在する場合には、 プ 7A 7Bが薄膜 ト 2の 部 にめ 込んでしま 不具合の 生も懸念される。 また、 このよ に薄膜シ 2 が破損しな 場合でも、 ト 2に異物 S または突起部 Bとの 触 によるダメ ジが加わることも懸念 れる。 なお、 53に示したよ な 2 ０ 、 プ 2０2および さえ 2０3などからなる 来のカンチ 方式のプ ブカ ドのよ に、 2０ の それを実質的に支える 部分 ( え 2０3) の ( ０ ) が数百は 度かそれ以上 あるものの 合には、 ０ が本実施の の シ 2における (ホ 22の 面 らプ ブ7A 7Bの までの z ( ) より大き なるこ から、 さえ 2０3が異物 S また は突起部 Bに乗 上げてしま ことによ て破損してしま 能性は低 な る。 そこで、 本実施の のよ に、 ウ ップデ タ中にお て外観 常 が検出されたチップ E ( 42 ) とな て るチップ ０に対しては、 プ ブ7A 7Bを ッド に接触 せる工程を することによ 、 その よ な シ 2の またはダメ ジを未然に防ぐことが可能となる。 らが行 て実験によれば、 外観 5 による外観 査で不良 判定さ れたチップ ０に てもプ ブ 査を実施した場合には、 プ ブ7A、 7 B ッド との 触回数が平均で2０ シ 2が 命 な たが 、 不良 判定 れたチップ ０に てのプロ ブ 査を する本実施の の 合には、 プ ブ7A 7B ッド との 触回数が平均で5０ シ 2が 命 な た。 ま 、 本実施の によれば、 シ ト 2の 命を大幅に延ばすことができる。
( 施の 2)
次に、 本実施の 2に て説明する。
43および 44は、 前記 施の でも説明した C ドライバが形成 れたチップ ０の 面図であ 、 それぞれ なる 面を示して る。
6 ウ W ) は、 た えば 型の単結晶S らな 、 その イス には、 分離 62が形成 れ aおよびダ
bが規定されて る。 62は、 たとえば OCOS (Loca x d za oO con) 法によ て 成された シ 膜からなる。 ただし、 分離 6 2を ( ha o oove so a o またはS ha o T e ch so a o ) の 62で 成しても良 。
43に示す ッドP 層の基 6 の 62に囲まれた活性 aには、 た えば ダイオ ド が形成されて る。 この ダイ オ ド は、 た えば 止用の ダイオ ドであ 、 6 の 型 ウ PW その 部の 導体領域68との 合によ 成されて る。 6 の 上には、 た えば シ ン膜からなる絶縁 S が 形成 れて る。 その上には、 が形成 れて る。
は、 た えばチタン、 窒化チタン、 ア ウム (またはア ウム ) および チタ が下層から順に 積される構成を有して る。 このア ウ ムまたはア ウム 金等の膜が主 線材料であ 、 最も厚 形成 れて る 。 は、 絶縁 S に形成 れた 形状の 数の ンタク ホ C を通じて 導体領域68と、 すなわち、 P ダイオ ド 接続されて る。 は、 た えば シ 膜からなる絶縁 S2によ て われて る。 この S2上には、 2 2が形成 されて る。 2 2の 、 上記 同じである。
2 2は、 絶縁 S2に形成 れた 形状の 数のス ホ
を通じて 電気 に接続されて る。 2 2は、 た えば シ 膜からなる絶縁 S3によ て われて る。 その
S3上には、 3 3が形成されて る。 3 3は、 絶縁 S3に形成 れた 形状の 数のス ホ 2を通じて 2 2 電気 に接続されて る。 らに、 3 3は、 表面 の S4によ てその 半が覆われて るが、 3 3の 絶縁 S4の 部に形成された 面長方形状の 口部69から 出されて る。 この 口部69から 出された 3 3部分が ッドP な て る。
の S4は、 た えば シ 膜の単 、 酸化シ 上に窒化シ ン膜を積み重ねた構造を有する ある は酸化シ ン 上に窒化 ン および 膜を下層から順に積み重ねた構造を有す 膜 らなる。 ッドP は、 開口部69を通じて プ
Aを介して プ ( 起電極) 7 ッド 3および 4 ) ) 接合 れて る。 ンプ Aは、 プ 7 ッドP
S4との 着性を向上 せる機能の 、 プ 7 の 属元素 が第3 3Wに移動するこ や 対に第3 3の 属元素が
7 側に移動するのを抑制または防止する ア 能を有する膜であり 、 たとえばチタンまたはチタ タングステン等のよ の チタ 上に二 ケ および金を下層から順に積み重ねた構造を有する 膜からなる。 施の でも説明したよ に、 プ 7 は、 た えばA 膜からな 、 め き法によ て 成 れて る。
方、 図44に示すダ 用の ッドP 2 層の基 6 には、 上記のよ にダ bが形成されて るが、 そのダ bには、 特に 素子は形成 れて な 。 もちろん、 他の ッドP 同様にダイオ ド 他 の素子を形成したり、 型ウ ウ 等を設けても良 。 このダ 用 の ッドPD2 層の 2 2 とは複数のス ホ を通じて電気 に接続されて る。 ッドP 2は、 ダ なのでその 層の 2 2 とを電気 に接続する必要はな が、 ダ 用の ッドPD2に接合される ンプ 4 の 辺の さを他の ッドP に接合される ンプ 4 の 辺の さにさらに近 けるために、 ッドP2の 層に 複数のス ホ T が配置されて る。
次に、 このチップ ０の 程の 例を説明する。 まず、 ウ 状の基 6 ウ W ) の 、 たとえば OCOS法によ て分離 62を形成し 、 活性 aおよびダ bを形成した後、 分離 62に囲まれた 活性 aに素子 (たとえば S ET e a s a o e conduc o F e dE ec T a s s o ) よび S 形成す る。 ダ 用の ッドP 2下のダ bには素子を形成しな 。 て、 6 の 上に絶縁 S をCV he ca a o epos on) によ て 積した後、 絶縁 S の 定の 所に平面 形状の タク ホ C を オ クラフィ およびドライ チング 術によ て する。 その 、 その S 上に、 た えば チタン、 チタン 、 ア ム および チタ 膜を下層から順にス ッタ グ によ て 積 した後、 その オ ト クラフィ およびドライ ッチ グ 術 によ タ ングするこ により を形成する。 で、 同様に 絶縁 S 上に絶縁 S2を 積し、 絶縁 S2にス ホ を 、 その S 2 同様に第2 2を形成す る。 て、 同様に絶縁 S 2上に絶縁 S 3を 積し、 絶縁 S3にス ホ T 2を形成 、 その S 3上に第 同様に第3 3を形成する。 その 、 絶縁 S 3上に表面 の S4を 積した後、 絶縁 S4に、 3 3の 部が 出される 口部69を 成し、 ッドP 、 P 2を形成する。 で、 絶縁 S4上に、 た え ばチタンまたはチタンタングステン等のよ な の チタン 上に二 ケ および 下層 ら順に積み重ねた構造を有する 膜 らな る ス ッタ ング によって 積した後、 その上に ンプ 域が 出 れ、 それ以外が覆われるよ な ジス タ を形成する。 次に、 た えば金からなる ンプ 7 ッド を形成する。 述し たよ に、 この プ 7 ( ッド ) は、 オ グラ ィ 術によ て開口部が設けられた ジス タ ンを スクとしため き法にてA 膜を成 するこ で 成するこ ができる。
次に、 その ジス 膜を除去し、 さらに下地の ッチング 去 するこ によ 、 プ Aを形成する。 その 、 基 6 ウ W ) を チップ ０ と切断する。
施の では、 ッド 3 ) を形成する工程までが完 し た W に対して外観 5 39 ) によ 外観 査を実施し 、 結果を ップデ タ してま める例に て説明したが、 本実施の 2では、 他の工 にも外観 5 を用 て外観 査を実施し、 ウ W の 面 の 物の および 線の 状の 常などの 査結果を ッ プデ タとしてま める場合に て例示する。 たとえば、 活性 a ダ bとを形成した後、 高 S E のゲ ( 省略 を形成した後、 低 S E のゲ ( 省略) を形成した後 、 ンタク ホ C を形成した後、 第 を形成した後、 第2 2を形成した後、 第3 3を形成した後、 および S4に開 口部69を形成した後のそれぞれにお ても外観 査を実施し、 に 得られた ップデ タを重ね合わ 、 最終的な ップデ タを作成 するものである。 なお、 このよ に外観 査を実施するのは、 本実施 の 2のチップ ０が形成される ウ W の ち、 度の W とするこ を例示できる。 ここで、 45は、 その 終的な ップデ タ を示す であ 、 活性 a ダ b を形成した後の外 査で外観 常が検出 れたチップ 、 S E のゲ ( 省略) を形成した後の外 査で外観 常が検出されたチップ ０G、 活 性 a ダ bとを形成した後の外 査で外観 常が検出さ れたチップ 、 S E のゲ 極を形成した後の外 査で 外観 常が検出 れたチップ ０ 、 S のゲ 極を形成し た後の外 査で外観 常が検出 れたチップ ０J、 ンタク ホ C T を形成した後の外 査で外観 常が検出されたチップ 、 を形成した後の外 査で外観 常が検出されたチップ ０ 、 2 2 を形成した後の外 査で外観 常が検出 れたチップ ０ 、 3 3 を形成した後の外 査で外観 常が検出 れたチップ 、 絶縁 S4に 口部69を形成した後の外 査で外観 常が検出されたチップ 0 、 ッ ド ンプ 7 ) を形成した後の外 査で外観 常が検出されたチッ プ E、 およびそれら 外のチップ ０が示 れてお 、 チップ ～ ０ Qは ッチングを付して されて る。 このよ にして 成 れた最終的な プデ タをも に、 プロ ブ 53 38 ) にお ては、 シ 2を有するプ ブカ ド ( および 2 ) を用 たプ ブ 査が実施 れる。 それによ 、 で外観 常が検出されたチップ ０が出 荷されてしま こ を防ぐこ が可能となる。 また、 に得られた ップデ タを重ね合わせ、 最終的な ップデ タを作成し、 その 終的な ップデ タ中で外観 常が検出されて な チップ ０に対して の プ 査を実施することによ 、 プ ブ 査に要する時間を短縮する こ ができる。
記のよ な本実施の 2によ ても前記 施の 同様の 果を得 るこ ができる。
( 施の 3)
47は本実施の 3の 導体 積回路 置を形成した半導体チップの 部 を示す 面図であ 、 紙面 側の 積層 線が形成された 域を示し、 紙面 側の ンディング ッド ( 降、 単に ッド 記す) が形成 れた 域 を示して る。
た えば 型の単結晶S シ ン) からなる 8 の には ウ 82が形成 れており、 型ウ の 子分離 域には素子分離 83が形成 れて る。 子分離 83は、 8 を ッチングして 成した溝に酸化シ ンなどの 84を埋め込んだ 成にな て る。
ネ S E Q は、 主 してゲ 85、 ゲ 6 および L gh oped a ) 造の 導体領域 (ソ ス、 ド イ 87からなる。 ゲ 6は、 た えばP ン) が された シ ン 、 W ( タングステン) およびW (タングステン) 膜を積 層した3層の導 によ て 成されて る。
ネ S E の 部には、 酸化 89が形成 れて る 。 この シ ン 89には ネ S TQ の 型 導体領域 (ソ ス、 ド イン) 87に達する ンタク トホ が形成 れてお 、 その ンタク トホ の 部には、 たとえば アメタ ( ) W との 膜からなるプラグ9０が埋め込まれて る。
シ ン 89上には、 の 9 が形成 れて る。 この9 は、 た えばA 主成分 して 膜 A (た えばC ( ) およびS を含む) このA 挟む 膜 および からなる 3層の導 によ て 成 れて る。 また、 配線9 は、 上 記プラグ9０を通じて ネ S Q 型 導体領域 (ソ ス 、 ド イン) 87の 方と電気 に接続 れて る。
g の 部には、 酸化 ン 92が形成 れて る。 この シ ン 92には配線9 に達する ンタク ホ が形成されており、 その ンタ ク ホ の 部には、 上記プラグ9０ 同様に アメタ ( ) W の 膜からなるプラグ93が埋め込まれて る。
シ 92上には、 配線9 同様の 成の 2 の 94が れて る。 この 94は、 上記プラグ93を通じて配線9 電気 に接 続 れて る。
94上には、 酸化シ ン 95が形成されて る。 この シ ン 95には配線94に達する ンタク ホ 96が形成 れてお 、 その 部に は、 上記プラグ9０ 同様に アメタ ( T ) W
膜からなるプラグ97が埋め込まれて る。
シ ン 95 には、 配線9
Figure imgf000041_0001
同様の 成の 3 の 9 8A 98Bが形成されて る。 線が形成 れた 域に配置 れた配線9 8Aは、 プラグ97を通じて配線94 電気 に接続されて る。 また、 配線9 8Bは、 ッドが形成された 域に配置されて る。 98上には、 プラズ 中で 成された シ 99 ０が積層 れて る。 線が形成 れた 域にお て、 酸化シ ン 99 ０ には配線98Aに達する タク ホ ０ Aが形成されてお 、 その 部 には、 上記プラグ9０ 93 97 同様に、 膜 アメタ (
T ) 厚 膜 W との 膜からなるプラグ ０2Aが埋め込まれて る。 方、 ッドが形成 れた 域では、 酸化シ ン 99 ０には配線 98Bに達する ンタク トホ ０ Bが形成 れてお 、 その 部には アメタ (T W の 膜からなるプラグ ０2Bが埋め込ま れて る。
線が形成 れた 域にお ては、 酸化シ ン ００ に 4 の 3が形成されて る。 また、 プラグ ０2 の 部には ッドBPが形 成されて る。
3は、 厚 膜 A このA 挟む 膜 T および からなる 3層の導 膜から 成されて る。 この 3は、 上記プラグ ０2Aを通じて 98A 電気 に接続されて る。 また、 ッドBPは、 3層の導 によ て構成された前記 ０3 同一 の 程で 成された配線を用 て 成される。
4 の 23および ッドBPの 部には、 た えば シ
０4A シ ０4 を積層した2層の絶 によ て構成 れる
4が形成 れて る。 また、 ッドBPの 部にお て、 この 4には ッドBPに達する 口部 5が形成されて る。
ッドBPは、 開口部 5を通じて ンプ ０6Aを介して ンプ ( 起電極) ０6 接合 れて る。
次に、 上記のよ に構成された本実施の 3の 導体 積回路 置の 法を説明する。
まず、 比抵抗が ０ c 度の 結晶シ ン らなる 8 を熱処理し て、 その に薄 シ ( ッド ) を形成する。 でこの シ ン膜の上に窒化シ 膜をCV he ca a o epos on) 法で 積した後、 ジス 膜を スクにしたドライ ッチ グで素子分離
4０ の シ 酸化 を除去する。 シ 膜は、 後の工程 で素子分離 の 部に埋め込まれる シ 膜を シファイ ( き締め) する きなどに に加わるス スを緩和する目的で 成 れる。 また、 窒化 シ 膜は酸化されに 性質を持 ので、 その ( ) の 表面 の 化を防止する スクとして利用 れる。
て、 上記 シ ン膜を スクにしたドライ ッチングで素子分離 域 の 8 に、 た えば 35０ 度の溝を形成した後、 ッチングで溝 の内壁に生じたダメ ジ層を除去するために、 8 を熱処理して溝の内壁に 薄 膜を形成する。
て、 8 上に酸化シ ン 84を 積した後、 この シ ン 84の 質を改善するために、 8 を熱処理して酸化シ ン 84を アイ ( き締め) する。 その 、 上記 シ 膜をス ッ に用 た化 学的機械 ( he ca echa ca po sh C P) 法でその シ ン 84を研磨して溝の内部に残すこ によ 、 表面が平坦 された素子分離 83を形成する。
て、 酸を用 たウ ッ ッチングで 8 の 上に残 た シ ン膜を除去した後、 基 8 にB ホウ ) をイオン 入して ウ 82を形成する。
て、 8 を熱処理することによ て、 型ウ 82 面にゲ 化 85を形成した後、 ゲ ト 85の 部にゲ 86を形成する。 ゲ 86は、 たとえばPを した シ ン 、 W タングステ ) 、 およびW タングステン) 膜をこの順で積層した後に、 ォ ジス 膜を スクとしたドライ ッチングによ これらの タ ング 成する。
次に、 型ウ 82にPまたはAs ( ) をイオ 入することよ て 導体領域を形成する。 て、 上に、 た えば シ ン膜を堆積 した後、 その シ 膜を異方的に ッチ グすることによ 、 ゲ
86の 壁にサイ ドウォ スペ サを形成する。 で、 8 の
S E Q を形成する 域にPまたはAs ) をイオ 入する
4 こ よ て、そのサイドウオ スペ サに対して 導体領域を自己 合的 に形成し、 造の 導体領域 (ソ ス、 ド イン) 87を形成するこ ができる。 ここまでの 程によ 、 ネ S E Q を形成する こ ができる。
て、 8 なる シ 89を形成した後、 オ クラフィ 術によ タ ング れた ジス 膜を スクにし てその シ 89をドライ チングするこ によ 、 型 導体領域 (ソ ス、 ド イ ) 87の 部に ンタク ホ を形成する。 で、 その ンタク ホ 内を含む 8 に、 アメタ ( ) を形成した後、 らにW膜を堆積し、 その タク ホ をW膜で埋め込む。 その 、 ンタク トホ 外の シ ン 89 の アメタ および W膜を、 たとえばC P法によ 除去し、 プラグ9０を形成する。
次に、 積層 線が形成される 域に配線9 を形成する。 9 は、 酸化 ン 89の 部に 、 A および 膜を順次 積した後、 れらの チングするこ により 成する。
て、 8 上に酸化シ ン 92を形成した後、 その シ ン 92を チング タク ホ を形成する。 で、 そ タク ホ の 部を含む ン 92の 部に アメタ (
) およびW膜を順次 積した後、 酸化シ 92の 部の アメタ およびW膜をC P法により除去し、 プラグ93を形成する。
次に、 上記 9 を形成した工程 同様の 程により、 積層 線が形成 れ る 域に 、 A およびT 膜の3層の薄膜からなる配線94を形 成する。
て、 酸化シ ン 95を形成した後、 その シ 95を ッチング ンタク ホ 96を形成する。 で、 プラグ93を形 成した工程 同様の 程によ 、 ンタク ホ 96内にプラグ97を形成す る。
次に、 上記 9
Figure imgf000044_0001
を形成した 同様の 程によ 、 積層 線が形 成 れる 域および ッドが形成される 域に、 それぞれ 、 A よび 膜の3層の薄膜からなる配線98A 98 を形成した後、 プ ラズ CV 法にて 8 上に高密度プラズ を用 た シ ン 99を 積する。 て、 その シ ン 99 に、 高密度プラズ を用 たプラ ズ CVD法にて酸化シ ン ０を 積する。 で、 た えばC P にて酸化シ ０の 面を研磨 、 その 面を平坦 する。
次に、 オ クラ ィ 術に て タ グされた ジス ( 省略) を スク して酸化シ ン ００
Figure imgf000045_0001
を チングするこ により、 積層 線が形成される 域の 98Aに達する タク ホ ０ Aを形成し、 ッドが形成される 域の 98Bに達する ンタク ホ ０ Bを形成する。
次に、 タク トホ ０ Aの および タク ホ ０ Bの 部を含む シ ン ０の 部に、 ０ の 5０ のT からなる アメタ 膜を堆積する。 て、 この アメタ 膜の上部に、 5００ のW膜を堆積する。
次に、 ンタク ホ ０2A ０2Bの 部のW および アメタ C P法で除去するこ によ 、 ンタク ホ ０ Aの 部にプラグ ０2Aを形成し、 タク トホ ０ Bの 部にプラグ ０2 を形成する 次に、 酸化シ ０の 部にT 、 A および 膜を順 積し、 これらの 膜からなる 形成する。 て、 その
チング タ ングすることによ て、 積層 線が形成 れる 域に配線 ０ 3を形成し、 ッドが形成 れる 域に ッドBPを形成する。
次に、 8 の 面に 2００ 度の シ ０4Aおよび 8００ 度の シ ０4Bを順次 積するこ によ
4を形成した後、 ッドBP上の窒化シ ０4Bおよび シ ン ０4Aを チ グで除去するこ によ 、 平面 形の 口部 ０5 を形成する。
次に、 開口部 5内を含む 4上に、 ンプ ０ 6Aを 積する。 この プ ０6Aは、 た えばT またはT W等のよ な の 上に ケ ) およびA 膜を下層から順に積み重ねた構造を有する 膜から 成するこ ができる。 て、 た えばA からなる平面 形の プ ０6を形成する。 この ン プ 6は、 オ グラ 術によ て開口部が設けられた ジス タ を スク しため き法にてA 膜を成 するこ で 成するこ とができる。 で、 その ジス 膜を除去し、 さらに下地の プ
０6 外の プ ０6Aを ッチング 去する。
次に、 前記 施の で説明したプ ブ 39～ 42 ) 同様の 程によ て、 プ ブ 査を実施する。 施の でも説明し た に、 プ ブ 査を実施するに当た ては、 まず、 外観 5 ( 39 ) によ 検査対象である 8 の の 観を検査する。
5 による 8 の の には、 前記 施の にて 4０を 用 て説明したよ に、 チップ 域内にお ては、 8 の 内にお て ンプ ０6から、 ンプ 6の の よ 長 距離 ( だけ離れた位置よ 内側の ( ０A ( 4０ ) に相当) 、 それ 以外の 域 に分けられる。 そして、 そのチップ 内にお て相対的に内側の 域に ては、 複数の 形の ( 2 ) に分割 、 それぞれの ( 2 ) に て外観を検査して 。 プ 6が配置され、 チップ 内にお て相対的に内側の 域を取り むよ に配置されて る相対的に外側 の 域に ては、 た えば一辺が前記 2 域の よ 形の (
) に分割 、 それぞれの ( ) に て外観を検査して 。 また、 前記 施の にお て 4 を用 て説明した ッド の さの 常と同様に、 本実施の 3の ンプ 6に ても同様の 準で高さ の 検査する。 査の 、 前記 施の で 42に示したよ に、 8 の 内における チップ 域の りに ップデ タ ( デ タ) してま められ、 ウ ップデ タ中には、 外観 常が検出され たチップ ( チップ ) が配置されて る ( ) それ以外 のチップ 域が配置 れて る が記録 れる。
8 内のす てのチップ 域に ての 査が終わる 、 上記ウ ップデ タにはさらに 8 を識別する情報が加えられた後に 52 ( 39 ) に送信され、 52内に蓄積 れる。 その 、 基 8 が プロ ブ 53に搬送 れ、 プ ブ 53に搬送 れた 8 に対応する ップデ タが 52から 2を介してプ
53 送信 れる。
プ ブ 53にお ては、 前記 施の で説明した薄膜シ 2 ( 6～ 38 ( ０および 2は除 ) ) を有するプロ ブカ ド ( および 2 ) を用 たプ ブ 査が実施 れる。 プロ ブ 5 3は、 2から送信 れてきた ップデ タをも に 8 に してプ 査を実施する。 すなわち、 ウ ップデ タ中にお て外観 常が検出されたチップ 域に対しては、 プ ブ 査を する。 その 果、 外観 常が検出されたチップ 域に対しては、 プ ブ7A 7B 6～ 8 ) を ンプ 6に接触させる工程を できる。
プ ブ7A 7 を プ ０6に接触 せる際に、 8 の 、 異物が付着して たり、 ンプ 6に突起部が形成されて た すると 、 シ 2が異物または突起部に乗り上げてしま ことによ て シ 2が変形してしま ことも懸念され、 特に異物または突起部がプ 7A、 7 の 存在する場合には、 プ ブ7A 7Bが薄膜シ 2の 部にめ 込んでしま 不具合の 生も懸念される。 また、 このよ に薄膜シ 2が破損 しな 場合でも、 シ 2に異物または突起部 の 触によるダメ ジが加 わるこ も懸念 れる。 そこで、 ウ ップデ タ中にお て外観 常が検出 されたチップ 域に対しては、 プ ブ7A 7Bを ンプ ０6に接触さ せる工程を することによ 、 そのよ な シ 2の またはダメ ジ を未然に防ぐこ が可能となる。
その 、 基 8 を のチップ 分割 、 本実施の 3の 導体 積回 路 置を製造する。
記の 実施の 3では、 プ 6を形成し、 ンプ 6を 介して実装するチップの例に て説明したが、 ンプ 6の わ に ディングワイヤを用 て実装する構造としてもよ 。 その 合には、 48に すよ に、 開口部 5を形成するまでの 同様である。 その 、 上記プ ブ 程 同様の 程に従 てプ ブ 査を実施する。 この 、 上記プ ブ7A 7Bが接触するのは ッドBPである。 プ ブ 査が終了した後 、 基 8 を のチップ と分割 、 ボンデイ グワイヤ ( 省略) を BP 実装 ( 省略) に接続することによ てチップを実装 実装する。
また、 上記の 実施の 3では、 配線
Figure imgf000048_0001
をA 主成分 して 成 したが、 49に示すよ に、 ( を主成分として 成してもよ 。 この よ 場合には、 プラグ9０を形成した後、 酸化 ン 9上に、 たとえば シ ン膜 らなる ッチングス ッ 92Aおよび シ 92B を順次 積することによ 、 92Cを形成する。
て、 92Cを チ グして、 その プラグ9０ 接する 配線 9 を形成する。 で、 配線 9 の 部を含む シ ン 9 2Bの 部に、 た えば チタン膜 らなる アメタ およびC 膜を順 積した後、 C P法により シ 92B上の アメタ および C 膜を除去するこ により、 配線 9 の 部に配線9 を形成する。 なお C 膜の代わ に、 C を8０ セン 度以上 用 て もよ 。
次に、 92Cの 部に、 窒化シ ン 、 酸化 、 窒化 および シ 膜を順次 積するこ によ 、 95Aを 形成する。 なお、 この 95Aを形成するに当たり、 酸化シ ン膜の 代わ に誘電 が約4・ 3 下の (たとえばS O ) を形成し て よ 。 このよ 形成することによ 、 半導体 積回路 置の 線の 合的な を低減するこ ができるので、 配線 延などの 具合 を防ぐこ ができる。 て、 その 95Aを チ グして、 その が配線9 接する タク ホ 93Aを形成した後、 らに
95Aの 上層の シ ン および シ ン膜を チングするこ によ 、 配線 93Bを形成する。
で、 配線 93Bおよび タク ホ 93Aの 部を含む 95Aの 部に、 たとえば チタン膜からなる アメタ およびC 膜を 順次 積した後、 C P法によ 95A の アメタ およびC 膜を除去することによ 94を形成する。
次に、 95Aの 部に、 窒化シ ン および シ ン膜を 積することによ 、 95Bを形成する。 なお、 この 9 5Bを形成するにあた 、 酸化シ ン膜の代わ に誘電 が約4・ 3 下の
(たとえばS O ) を形成してもよ 。 て、 その
95Bを ッチングして、 その が配線94 接する ンタク ホ 96を 形成する。
で、 その ンタク ホ 96の 部を含む 95Bの 部に アメタ ( ) およびW膜を順次 積した後、 95 Bの 部の アメタ およびW膜をC P法によ 除去し、 プラグ97を形 成する。 なお、 この 、 W膜の代わ にC 膜を用 てもよ 。
その後の工 、 47を用 て説明した配線98A 98Bを形成した工程 降 同様であり、 プ 6を形成した後に、 上記のプ ブ 程 と同様の 程に従 てプ ブ 査を実施する。 また、 プ 6を形成 せずに、 48に示した構造 同様に、 開口 ０5 の ッドBPに ンディ ングワイヤを接続する構造 ( 5０ ) してもよ 。
また、 配線98A 98 は、 C 膜を主導電 して 成してもよ ( 5 および 52 ) 。 この 合、 酸化シ 99 ０を シ および シ ン膜を下層よ 積層した 9 gA ００A 置き換え る。 98A 98Bは、 配線94を形成した工程と同様の 程により、 積層 9 gAを ッチングして 成した配線 98 C 98 内にそれぞれ形成する こ ができる。 また、 プラグ97は、 配線98Aの 成時に一括に形成すること ができる。
上、 本 によ てな れた発明を実施の 態に基づき具体的に説明した が、 前記 施の 態に限定 れるものではな 、 その 旨を逸脱しな 範囲で 能であることは までもな 。
たとえば、 前記 施の 態では、 シ に形成されたプ ブを ンプ 極に接触 せてプ ブ 査を実施する場合に て説明したが、 ンプ 極を 形成する前に、 ンプ に配置 れる ッドにプ ブを接触 せてプロ ブ 査を実施してもよ 。 上の利用 能性
明の 導体 積回路 置の 、 たとえば半導体 積回路 置の 程におけるプ ブ 程に広 用することができる。

Claims

求の
・ 下の 程を含む 導体 積回路 置の
(a) 導体 積回路 程にお て、 ウ 程がほぼ完 し、 複数のチッ プ 域 に ンディング ッド上の ンディング ッド 口または プ 極が形成 れた を準備する工程
(b) ウ 上の前 数のチップ 域の にお て、 少な も前記ボ ディング ッド 口または前記 プ およびその 辺に て、 外観 査 を実行する工程
(c) 数のチップ 域に対して、 プ ブを用 てプ ブテス を 行する際に、 前記 査の 果に基 て、 前記 数のチップ 域の 、 前記 プ ブを用 て前記プ テス を実行するこ が不適当な第 群 の またはそれ以上のチップ 域 の プ ブテス を実行せず、 前記 群に属 な 2群のチップ 域に対して、 前記 プ を用 て前記プ ブテス を実行する工程。
2・ 載の 導体 積回路 置の 法にお て、
B c) 程の前 プ ブテス ト 、 前記 群のチップ 域に対しては 、 前記 プ ブの プ ブ しての ボンディング ッド または前記 ンプ 接触 せな 。
3・ 載の 導体 積回路 置の 法にお て、
(c) 程の前 プ ブテス 、 前記 群のチップ 域に対しては 、 前記 プ ブの プ ブ しての ボ ディング ッド または前記 ンプ 、 少な とも電気 な測定が可能な 度までは接触 せ な 。
4・ 載の 導体 積回路 置の 法にお て、
b) 程の 、 前記 (c) 程の前 プ テス の際 に、 前記ウ 上の異物または異常 タ ンが前記 プロ にダメ ジを与 えるか否かを光学的に検査する工程を含む。
5・ 載の 導体 積回路 置の 法にお て、
前記 (b) 程の 、 以下の 程を含む ( の 度で、 前記ボンディ グ ッド 口または前記 ンプ およ びその 辺に対して外観 査を実行する工程
( ) の 度よ も粗 第2の 度で、 前記ボンディング ッド 口または前記 ンプ およびその 外の 分に対して外観 査を実行する 。
6・ 載の半導体 積回路 置の 法にお て、
前記プ ブ 、 ンプ 極である。
7・ 2 載の 導体 積回路 置の 法にお て、
前記プ 、 ボンディング ッドである。
8 6 載の 導体 積回路 置の 法にお て、
前記プ ブ 、 金を主要な成分とする ンプ 極である。
9・ 2 E載の半導体 積回路 置の 法にお て、
前記プ 、 ア ムを主要な成分 する ンディング ッド である。
・ 載の 導体 積回路 置の 法にお て、
前記ボ ディ グ ッドまたは前記 ンプ よ も下層の の な も一部は、 銅を主成分とする配線材料で構成された め込み 線である。 ・ 下の 程を含む 導体 積回路 置の
( a ) 導体 積回路 程にお て、 ウ 程がほぼ完了し、 複数の 域の にプ ブ 形成された を準備する工程
( b ) ウ 上の前 数のチップ 域の にお て、 少な も前記プ ブ およびその 辺に て、 外観 査を実行する工程
( C ) 数のチップ 域に対して、 プ ブを用 てプ ブテス を 実行する際に、 前記 査の 果に基づ て、 前記 数のチップ 域の 、 プロ ブを用 て前記プ テス を実行するこ が不適当な第 群 の またはそれ以上のチップ 域 の プ テス を実行せず、 、 前記 プ ブの を前記プロ ブ 接触 せず、 一方、 前記 群に属さな 2群のチップ 域に対して、 前記 プ ブを用 て前記プ ブテス を実行する 。
5０ 2・ 載の 導体 積回路 置の 法にお て、 前記 (b) 程の前 、 前記 (C) 程の前 プ ブテス の際 に、 前記ウ 上の異物または異常 タ が前記 プロ にダメ ジを与 えるか否かを光学的に検査する 程を含む。
・ E載の半導体 積回路 置の 法にお て、
2 b) 程の外 、 以下の 程を含む
( ) の 度で、 前記プ ブ およびその 辺に対して外観 査を 実行する工程
( ) の 度よりも粗 第2の 度で、 前記プ ブ および その 外の 分に対して外観 査を実行する工程。
4・ 載の 導体 積回路 置の 法にお て、
前記プ ブ 、 ンプ 極である。
5・ 載の 導体 積回路 置の 法にお て、
前記プ ブ 、 ボ ディング ッドである。
・ E載の半導体 積回路 置の 法にお て、
前記プ ブ 、 金を主要な成分 する プ 極である。
7・ 載の半導体 積回路 置の 法にお て、
前記プロ ブ 、 ア ウムを主要な成分とする ンディ グ ッド である。
・ 載の 導体 積回路 置の 法にお て、
前記プ ブ よりも下層の の な も一部は、 銅を主成分 とする配線材料で構成された め込み 線である。
9・ 下の 程を含む 導体 積回路 置の
(a) 導体 積回路 程にお て、 ウ 程がほぼ完了し、 複数の 域の に金を主要な成分 する プ 形成された を準備す る工程
(b) ウ 上の前 数のチップ 域の にお て、 少な も前記 ンプ およびその 辺に て、 外観 査を実行する
(C) 数のチップ 域に対して、 プ ブを用 てプ ブテス を
5 行する際に、 前記 査の 果に基 て、 前記 数のチップ 域の 、 前 記 プ ブを用 て前記プ ブテス を実行することが不適当な第 群の またはそれ以上のチップ 域 の プ ブテス トを実行せず、 、 前 記 プ ブの を前記 ンプ 少な とも電気 な測定が可能な 度までは接触させず、 一方、 前記 群に属さな 2群のチップ 域に対し て、 前記 プ ブを用 て前記プ ブテス トを実行する工程。
2０・ 9 E載の半導体 積回路 置の 法にお て、
S (b) 程の 、 以下の 程を含む
( ) の 度で、 前記 プ およびその 辺に対して外観 査を実 する工程
( ) 2の 度よ も粗 第2の 度で、 前記 ンプ およびそ の 外の 分に対して外観 査を実行する工程。
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