JP2937553B2 - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- H01L2924/191—Disposition
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- H01L2924/19107—Disposition of discrete passive components off-chip wires
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Description
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
に係り、特にコンピュータなどの動作の高速性が要求さ
れる電子機器に使用されるマルチチップモジュールに関
する。
に係り、特にコンピュータなどの動作の高速性が要求さ
れる電子機器に使用されるマルチチップモジュールに関
する。
【０００２】
【従来の技術】たとえば大型コンピュータや画像処理装
置など、高速な動作が要求される電子機器に使用される
マルチチップモジュールは、一般に図３に構成の要部を
示すような構造を有している。すなわち、セラミック系
厚膜多層配線板１の主面の所定領域内に、合成樹脂絶縁
層と導体パターン層とを交互に積層して成る薄膜配線層
２が、一体的に形成されている。また、この薄膜配線層
２の上に形成されたダイボンディングパッド上には、高
速で動作する半導体素子３が、たとえば導電性エポキシ
樹脂によりマウントされており、ボンディングワイヤ４
により薄膜配線層２と電気的に接続されている。さら
に、このような半導体素子３が実装されたセラミック系
多層配線板１の主面の周縁部には、シールリング（ウエ
ルドリング）５が銀ロー６付けなどにより固着されてお
り、このシールリング５の上には、前記ボンディングワ
イヤ４を含め薄膜配線層２および半導体素子３などのチ
ップ部品を一体的に気密封止するメタルキャップ７の開
口端縁部が、溶接され気密に封着されている。またさら
に、セラミック系多層配線板１の他方の主面からは、薄
膜配線層２などに電気的に接続された複数のI/O リード
ピン８がそれぞれ導出されている。なお、通常このよう
なマルチチップモジュールの構成においては、信号の伝
播遅延時間の低減を図り、もって高性能化に対応するた
めに、薄膜配線層２の絶縁層として、比誘電率が約3.5
と低いポリイミド系樹脂などが用いられている。
置など、高速な動作が要求される電子機器に使用される
マルチチップモジュールは、一般に図３に構成の要部を
示すような構造を有している。すなわち、セラミック系
厚膜多層配線板１の主面の所定領域内に、合成樹脂絶縁
層と導体パターン層とを交互に積層して成る薄膜配線層
２が、一体的に形成されている。また、この薄膜配線層
２の上に形成されたダイボンディングパッド上には、高
速で動作する半導体素子３が、たとえば導電性エポキシ
樹脂によりマウントされており、ボンディングワイヤ４
により薄膜配線層２と電気的に接続されている。さら
に、このような半導体素子３が実装されたセラミック系
多層配線板１の主面の周縁部には、シールリング（ウエ
ルドリング）５が銀ロー６付けなどにより固着されてお
り、このシールリング５の上には、前記ボンディングワ
イヤ４を含め薄膜配線層２および半導体素子３などのチ
ップ部品を一体的に気密封止するメタルキャップ７の開
口端縁部が、溶接され気密に封着されている。またさら
に、セラミック系多層配線板１の他方の主面からは、薄
膜配線層２などに電気的に接続された複数のI/O リード
ピン８がそれぞれ導出されている。なお、通常このよう
なマルチチップモジュールの構成においては、信号の伝
播遅延時間の低減を図り、もって高性能化に対応するた
めに、薄膜配線層２の絶縁層として、比誘電率が約3.5
と低いポリイミド系樹脂などが用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のマルチチップモジュールにおいて、特に多ピン狭ピ
ッチの半導体素子３が複数個搭載・実装されている場合
には、次のような不都合な問題がある。すなわち、多ピ
ン狭ピッチ化などの半導体素子３の微細化に伴って、マ
ウントやボンディングなどの組み立ての際に生じる半導
体素子３の故障が、増大する傾向にある。したがって、
そのような半導体素子３を検出するために電気的解析
（検査）を行う必要があり、故障した半導体素子３が検
出された場合、該当する半導体素子を取り外して修理、
交換する際に、直接マウントしている薄膜配線層２を破
損するおそれがあり、歩留まりの低減を招来するという
問題もある。さらに、多ピン狭ピッチの多数の半導体素
子３が薄膜配線層２上に直接マウントされた構成の場合
は、スクリーニング（検査）の作業性が悪く、また確実
に検出することも困難であった。
成のマルチチップモジュールにおいて、特に多ピン狭ピ
ッチの半導体素子３が複数個搭載・実装されている場合
には、次のような不都合な問題がある。すなわち、多ピ
ン狭ピッチ化などの半導体素子３の微細化に伴って、マ
ウントやボンディングなどの組み立ての際に生じる半導
体素子３の故障が、増大する傾向にある。したがって、
そのような半導体素子３を検出するために電気的解析
（検査）を行う必要があり、故障した半導体素子３が検
出された場合、該当する半導体素子を取り外して修理、
交換する際に、直接マウントしている薄膜配線層２を破
損するおそれがあり、歩留まりの低減を招来するという
問題もある。さらに、多ピン狭ピッチの多数の半導体素
子３が薄膜配線層２上に直接マウントされた構成の場合
は、スクリーニング（検査）の作業性が悪く、また確実
に検出することも困難であった。
【０００４】本発明は上記事情に対処してなされたもの
で、セラミック系多層配線板上にポリイミド系樹脂など
の薄膜配線層を備えた配線基板に、多ピン狭ピッチの半
導体素子が多数搭載されたモジュールにおいて、ボンデ
ィングなどの際に故障した半導体素子を容易にスクリー
ニングし交換することができるような構成としたマルチ
チップモジュールの提供を目的とする。
で、セラミック系多層配線板上にポリイミド系樹脂など
の薄膜配線層を備えた配線基板に、多ピン狭ピッチの半
導体素子が多数搭載されたモジュールにおいて、ボンデ
ィングなどの際に故障した半導体素子を容易にスクリー
ニングし交換することができるような構成としたマルチ
チップモジュールの提供を目的とする。
【０００５】
【課題を解決するための手段】本発明に係るマルチチッ
プモジュールは、セラミック系多層配線板と、前記セラ
ミック系多層配線板の一主面上に形成された低誘電率の
合成樹脂絶縁層−導体パターン層系の薄膜配線層と、前
記薄膜配線層面上に搭載・固定されたセラミック系板
と、前記セラミック系板面上にマウントされ薄膜配線層
にワイヤボンディングされた半導体素子とを具備して成
ることを特徴としている。
プモジュールは、セラミック系多層配線板と、前記セラ
ミック系多層配線板の一主面上に形成された低誘電率の
合成樹脂絶縁層−導体パターン層系の薄膜配線層と、前
記薄膜配線層面上に搭載・固定されたセラミック系板
と、前記セラミック系板面上にマウントされ薄膜配線層
にワイヤボンディングされた半導体素子とを具備して成
ることを特徴としている。
【０００６】
【作用】本発明に係るマルチチップモジュールによれ
ば、セラミック系多層配線板上に形成されたポリイミド
系樹脂系などの薄膜配線層と、多ピン狭ピッチの半導体
素子との間に、ＡｌＮ、ＳｉＣなどの硬度の高いセラミ
ックからなる絶縁基板、または所定の配線あるいはパッ
ドが形成されたセラミック配線板が、１個の半導体素子
に対応して１枚ずつ介挿されており、半導体素子はこの
ようなセラミック系板上にマウントされているので、前
記セラミック系板にマウントされたままの状態で半導体
素子のスクリーニング（電気的検査）を行うことができ
る。そして、このような検査で故障などが検出され不良
となった半導体素子は、薄膜配線層に損傷を与えること
なく、セラミック系板から容易に取り外し、良品と交換
しあるいは修理を行うことができる。したがって、信頼
性の高いマルチチップモジュールを常に、かつ歩留まり
よく提供し得る。
ば、セラミック系多層配線板上に形成されたポリイミド
系樹脂系などの薄膜配線層と、多ピン狭ピッチの半導体
素子との間に、ＡｌＮ、ＳｉＣなどの硬度の高いセラミ
ックからなる絶縁基板、または所定の配線あるいはパッ
ドが形成されたセラミック配線板が、１個の半導体素子
に対応して１枚ずつ介挿されており、半導体素子はこの
ようなセラミック系板上にマウントされているので、前
記セラミック系板にマウントされたままの状態で半導体
素子のスクリーニング（電気的検査）を行うことができ
る。そして、このような検査で故障などが検出され不良
となった半導体素子は、薄膜配線層に損傷を与えること
なく、セラミック系板から容易に取り外し、良品と交換
しあるいは修理を行うことができる。したがって、信頼
性の高いマルチチップモジュールを常に、かつ歩留まり
よく提供し得る。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００８】図１は、本発明に係るマルチチップモジュ
ールの一構成例であるピングリッドアレイタイプのＩＣ
モジュールの要部を示す断面図である。
ールの一構成例であるピングリッドアレイタイプのＩＣ
モジュールの要部を示す断面図である。
【０００９】図において、１はアルミナなどのセラミッ
クを絶縁体とする厚膜多層配線板を示し、その厚膜多層
配線板１の主面の所定領域内には、ポリイミド系樹脂の
ような比誘電率の低い合成樹脂絶縁層と導体パターン層
とを交互に積層して成る薄膜配線層２が一体的に形成さ
れている。また前記薄膜配線層２の上には、図２に拡大
して平面的に示すように、ＡｌＮ、ＳｉＣなどの硬度お
よび熱伝導率が高いセラミックからなる絶縁基板の表面
に、蒸着により電極接続パッド9aおよびI/O パッド9bの
が形成された小形のセラミック系板９の複数枚が、それ
ぞれ樹脂系などの接着剤により接着固定されており、こ
の小形のセラミック系板９上のI/O パッド9bと薄膜配線
層２上の導体パターン（パッド）とは、ボンディングワ
イヤ4aにより電気的に接続されている。さらに、これら
の小形のセラミック系板９の上には、高速で動作する多
ピン狭ピッチの半導体素子３が１個ずつ導電性エポキシ
樹脂によりマウントされており、これらの半導体素子３
の電極と小形のセラミック系板９の電極接続パッド9aと
は、ボンディングワイヤ4bにより電気的に接続されてい
る。またさらに、このようにして半導体素子３が実装さ
れた厚膜多層配線板２の主面の周縁部には、金属製のシ
ールリング５が銀ロー６付けにより固着されており、こ
のシールリング５の上には、前記ボンディングワイヤ4
a,4b を含め薄膜配線層２および半導体素子３などのチ
ップ部品を気密に封止するメタルキャップ７の開口端縁
部が、溶接され気密に封着されている。一方、セラミッ
ク系厚膜多層配線板１の裏面からは、薄膜配線層２など
に電気的に接続された複数のI/Oリードピン８がそれぞ
れほぼ垂直に突出されている。
クを絶縁体とする厚膜多層配線板を示し、その厚膜多層
配線板１の主面の所定領域内には、ポリイミド系樹脂の
ような比誘電率の低い合成樹脂絶縁層と導体パターン層
とを交互に積層して成る薄膜配線層２が一体的に形成さ
れている。また前記薄膜配線層２の上には、図２に拡大
して平面的に示すように、ＡｌＮ、ＳｉＣなどの硬度お
よび熱伝導率が高いセラミックからなる絶縁基板の表面
に、蒸着により電極接続パッド9aおよびI/O パッド9bの
が形成された小形のセラミック系板９の複数枚が、それ
ぞれ樹脂系などの接着剤により接着固定されており、こ
の小形のセラミック系板９上のI/O パッド9bと薄膜配線
層２上の導体パターン（パッド）とは、ボンディングワ
イヤ4aにより電気的に接続されている。さらに、これら
の小形のセラミック系板９の上には、高速で動作する多
ピン狭ピッチの半導体素子３が１個ずつ導電性エポキシ
樹脂によりマウントされており、これらの半導体素子３
の電極と小形のセラミック系板９の電極接続パッド9aと
は、ボンディングワイヤ4bにより電気的に接続されてい
る。またさらに、このようにして半導体素子３が実装さ
れた厚膜多層配線板２の主面の周縁部には、金属製のシ
ールリング５が銀ロー６付けにより固着されており、こ
のシールリング５の上には、前記ボンディングワイヤ4
a,4b を含め薄膜配線層２および半導体素子３などのチ
ップ部品を気密に封止するメタルキャップ７の開口端縁
部が、溶接され気密に封着されている。一方、セラミッ
ク系厚膜多層配線板１の裏面からは、薄膜配線層２など
に電気的に接続された複数のI/Oリードピン８がそれぞ
れほぼ垂直に突出されている。
【００１０】このように構成されたマルチチップモジュ
ールにおいては、多ピン狭ピッチの半導体素子３とポリ
イミド系樹脂などの薄膜配線層２との間に、硬度の高い
セラミック系板９が介設されているので、セラミック系
板９に搭載された状態で、そのI/O パッド9bにプローブ
を当てるなどの方法で、半導体素子３の電気的検査を行
うことができるうえに、このようなスクリーニングで不
良と判定された半導体素子３を、セラミック系板９を破
損させることなく容易に取り外し良品と交換することが
できる。また、セラミック系板９を熱伝導率の高いセラ
ミックで構成した場合は、放熱性にすぐれ特性の良好な
モジュールが得られる。
ールにおいては、多ピン狭ピッチの半導体素子３とポリ
イミド系樹脂などの薄膜配線層２との間に、硬度の高い
セラミック系板９が介設されているので、セラミック系
板９に搭載された状態で、そのI/O パッド9bにプローブ
を当てるなどの方法で、半導体素子３の電気的検査を行
うことができるうえに、このようなスクリーニングで不
良と判定された半導体素子３を、セラミック系板９を破
損させることなく容易に取り外し良品と交換することが
できる。また、セラミック系板９を熱伝導率の高いセラ
ミックで構成した場合は、放熱性にすぐれ特性の良好な
モジュールが得られる。
【００１１】このようにプローブなどによる電気的検査
で半導体素子３が良品と判定されたセラミック系板９の
みを、薄膜配線層２に実装することにより、故障がなく
信頼性の高い半導体モジュールを得ることができる。
で半導体素子３が良品と判定されたセラミック系板９の
みを、薄膜配線層２に実装することにより、故障がなく
信頼性の高い半導体モジュールを得ることができる。
【００１２】なお、上記では半導体素子３を薄膜配線層
２に実装するに当たり、電極接続パッド9aおよびI/O パ
ッド9bが形成されたセラミック系板９を介在させ、間接
的に半導体素子３を薄膜配線層２に電気的に接続した
が、このようないわゆる配線基板的に構成されたもので
なく、たとえばセラミック絶縁板面に半導体素子３をマ
ウントした構成とし、半導体素子３と薄膜配線層２とを
直接ワイヤボンディングする形式としてもよい。
２に実装するに当たり、電極接続パッド9aおよびI/O パ
ッド9bが形成されたセラミック系板９を介在させ、間接
的に半導体素子３を薄膜配線層２に電気的に接続した
が、このようないわゆる配線基板的に構成されたもので
なく、たとえばセラミック絶縁板面に半導体素子３をマ
ウントした構成とし、半導体素子３と薄膜配線層２とを
直接ワイヤボンディングする形式としてもよい。
【００１３】
【発明の効果】上記説明したように本発明のマルチチッ
プモジュールにおいては、セラミック系板上に多ピン狭
ピッチの半導体素子を実装した後、半導体素子が搭載さ
れたセラミック系板に対して、プローブテストなどを行
うことができるので、素子の故障を容易に検出すること
ができる。また、セラミック系板の絶縁基板が硬度の高
いセラミックから構成されている場合は、基板を破損す
ることなく容易に不良品を取り外し良品と交換すること
ができる。つまり、本発明の構成においては、半導体素
子をいわゆる薄膜配線層２面に直接マウントないしダイ
ボンディングしないため、不具合を発見して半導体素子
の取り外し交換など要する場合も、前記薄膜配線層２を
損傷などすることなく、容易に所要の半導体素子の取り
外し交換を成し得る。したがって、歩留まりよくかつ信
頼性の高い半導体モジュールを得ることができる。
プモジュールにおいては、セラミック系板上に多ピン狭
ピッチの半導体素子を実装した後、半導体素子が搭載さ
れたセラミック系板に対して、プローブテストなどを行
うことができるので、素子の故障を容易に検出すること
ができる。また、セラミック系板の絶縁基板が硬度の高
いセラミックから構成されている場合は、基板を破損す
ることなく容易に不良品を取り外し良品と交換すること
ができる。つまり、本発明の構成においては、半導体素
子をいわゆる薄膜配線層２面に直接マウントないしダイ
ボンディングしないため、不具合を発見して半導体素子
の取り外し交換など要する場合も、前記薄膜配線層２を
損傷などすることなく、容易に所要の半導体素子の取り
外し交換を成し得る。したがって、歩留まりよくかつ信
頼性の高い半導体モジュールを得ることができる。
【図１】本発明に係るマルチチップモジュールの構成例
の要部を示す断面図。
の要部を示す断面図。
【図２】実施例に使用する半導体素子を搭載したセラミ
ック系配線板の拡大平面図。
ック系配線板の拡大平面図。
【図３】従来のマルチチップモジュールの要部構成を示
す断面図。
す断面図。
１…セラミック系厚膜多層配線板 ２…薄膜配線部
３…半導体素子 ４、4a、4b…ボンディングワイヤ ５…シールリング
６…銀ロー ７…メタルキャップ ８…I/O リ
ードピン ９…セラミック系板 9a…電極接続パッ
ド 9b…I/O パッド 出願人 株式会社 東芝代理人 弁理士
須 山 佐 一（ほか１名）
３…半導体素子 ４、4a、4b…ボンディングワイヤ ５…シールリング
６…銀ロー ７…メタルキャップ ８…I/O リ
ードピン ９…セラミック系板 9a…電極接続パッ
ド 9b…I/O パッド 出願人 株式会社 東芝代理人 弁理士
須 山 佐 一（ほか１名）
Claims (1)
- 【請求項１】 セラミック系多層配線板と、前記セラミ
ック系多層配線板の一主面上に形成された低誘電率の合
成樹脂絶縁層−導体パターン層系の薄膜配線層と、前記
薄膜配線層上に搭載・固定されたセラミック系板と、前
記セラミック系板面上にマウントされ薄膜配線層にワイ
ヤボンディングされた半導体素子とを具備してなること
を特徴とするマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14838691A JP2937553B2 (ja) | 1991-06-20 | 1991-06-20 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14838691A JP2937553B2 (ja) | 1991-06-20 | 1991-06-20 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04370959A JPH04370959A (ja) | 1992-12-24 |
| JP2937553B2 true JP2937553B2 (ja) | 1999-08-23 |
Family
ID=15451612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14838691A Expired - Fee Related JP2937553B2 (ja) | 1991-06-20 | 1991-06-20 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937553B2 (ja) |
-
1991
- 1991-06-20 JP JP14838691A patent/JP2937553B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04370959A (ja) | 1992-12-24 |
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