TWI375335B - Method for producing group iii nitride semiconductor light emitting device, group iii nitride semiconductor light emitting device, and lamp - Google Patents

Method for producing group iii nitride semiconductor light emitting device, group iii nitride semiconductor light emitting device, and lamp Download PDF

Info

Publication number
TWI375335B
TWI375335B TW097105419A TW97105419A TWI375335B TW I375335 B TWI375335 B TW I375335B TW 097105419 A TW097105419 A TW 097105419A TW 97105419 A TW97105419 A TW 97105419A TW I375335 B TWI375335 B TW I375335B
Authority
TW
Taiwan
Prior art keywords
layer
emitting device
nitride semiconductor
semiconductor light
intermediate layer
Prior art date
Application number
TW097105419A
Other languages
English (en)
Other versions
TW200901513A (en
Inventor
Yasumasa Sasaki
Hisayuki Miki
Original Assignee
Showa Denko Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Showa Denko Kk filed Critical Showa Denko Kk
Publication of TW200901513A publication Critical patent/TW200901513A/zh
Application granted granted Critical
Publication of TWI375335B publication Critical patent/TWI375335B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Semiconductor Lasers (AREA)

Description

1375335 九、發明說明 【發明所屬之技術領域】 本發明係有關適合使用於發光 二極體(LD),電子裝置等之ΠΙ 件之製造方法及III族氮化物半導骨 本申請專利係依據對於日本國 提出申請之日本特願2007-040691 用其內容於此。 【先前技術】 ΠΙ族氮化物半導體發光元件 於紫外光範圍之能量的直接遷移型 率優越之情況,做爲LED或LD等 〇 另外,使用III族氮化物半導 使用以往之III - V族合化物半導體 性。 以往,對於形成ΠΙ-ν族合化 之材質而成的單結晶晶圓上,使結 性,而對於如此之異種基板,與外 V族合化物半導體結晶之間,係存 例如,對於藍寶石(Α12〇3)基板上 長之情況,對於兩者之間係存在有 對於於 s i C基板上,使氮化鎵成 二極體(LED ),雷射 族氮化物半導體發光元 I發光元件以及燈。 在2007年2月21日所 號,主張優先權,並引 係由從可視光具有相當 的帶隙,並對於發光效 之發光元件,適合使用 體之電子裝置係比較於 之情況,具有優越之特 物半導體’係於由不同 晶成長的方法則爲一般 延成長於其上方之III-在有大的晶格不匹配, ,使氮化鎵(GaN )成 16%的晶格不匹配,而 良之情況,係亦存在有 -4- 1375335 4 6 %的晶格不匹配。 一般而言,存在有如上述之大的晶格1 於基板上直接使結晶外延成長之情況則變竞 即使使其成長之情況,結晶性下降之同時, 性下降之問題。 因此,一般進行於基板與Π卜V族合分 之間,形成使兩者的晶格不匹配消解之所酵 層者,例如,對於專利文獻1及2係提案窄 結晶基板或SiC單結晶基板的上方,經由窄 相成長法(MOCVD法)而使其外延成長時 預先以例如400〜60 0°C的溫度,使氮化鋁 鋁鎵(AlGaN)而成之稱爲低溫緩衝層的層 ,並於其上方,例如以1 000°C程度之高溫, 物半導體結晶外延成長的方法。 另外,亦提案有以MOCVD法以外之文 衝層進行成膜的技術,例如,提案有於以S 行成膜之緩衝層上,經由Μ Ο C V D法而使 層成長之方法(專利文獻3)。 但,在記載於專利文獻3之方法之中, 衝層上之結晶層的結晶性下降之同時,結晶 降,而無法安定層積良好之結晶層的問題。 因此,對於專利文獻4係揭示有爲了多 結晶層,在使緩衝層成長之後,在氨與氫而 中進行退火的方法。 :匹配之情況, ;困難,另外, 亦有結晶稠密 :物半導體結晶 丨稱爲緩衝層的 「在於藍寶時單 「機金屬化學氣 ,於基板上, (A 1N )或氮化 進行外延成長 使ΠΙ族氮化 「法,將上述緩 丨頻率濺鍍法進 丨同組成之結晶 有著形成於緩 i之稠密性則下 :定得到良好之 丨成之混合氣體 -5- 1375335 另外.,對於專利文獻5係揭示有以40(TC以上的溫度 ’經由DC濺鍍,將50〜3,000A之厚度的緩衝層進行成膜 之後,在氨與氫而成之混合氣體中進行退火的方法。 另外,在此等專利文獻4,5之中,做爲使用於基板 之材料,可舉出藍寶石,矽,碳化矽,氧化鋅,磷化鎵, 砷化鎵,氧化鎂,氧化錳,及III族氮化物半導體結晶等 ’並記載有其中,藍寶石之a面則最爲適合之情況。 但’以氨與氫而成之混合氣體之還元性極高之嚴格條 件’進行退火時,緩衝層之損傷則變大,其結果,有著形 成於緩衝層上之結晶層的稠密性則無充分提升之問題,另 外’亦有不只緩衝層而對於基板之損傷亦大的問題。 亦進行經由濺鍍法而形成III族氮化物半導體結晶的 硏究’例如’對於下記專利文獻6,係將層積高阻抗之 GaN的情況做爲目的,於藍寶石基板上,實施直接經由濺 鍍法之GaN之成膜,而成膜條件係爲到達真空度5χ1〇·7〜 lCT8T〇rr ’腔室內流通氣體係Ar與ν2,濺度時氣壓3〜5χ l(T2Torr,RF電壓0.7〜〇.9kV (做爲功率20〜40W),基 板與標靶的距離20〜50mm,基板溫度150〜450艺。 但’其專利文獻6之所記載的化合物半導體係爲將 MIS元件做爲用途之構成,其中,並非有關於藍寶石基板 上’依序層積緩衝層,n型之ΙΠ族氮化物半導體結晶層 ’發光層’及ρ型之III族氮化物半導體結晶層而成之 LED的構成。 另外’對於下記非專利文獻1,係記載有經由高頻率 -6 - 1375335 本發明係有鑑於上述課題所做爲之構成,屬於於基板 上,可以短時間將均一性的良好之結晶膜進行成膜之方法 . ,其目的爲提供可成長於將結晶性及結晶的稠密性同時良 , 好之ΠΙ族氮化物半導體做爲緩衝層而發揮機能得中間層 上,對於生產性優越之同時,具備優越之發光特性的III 族氮化物半導體層之製造方法及III族氮化物半導體發光 元件以及燈。 [爲解決課題之手段] 本發明者係爲了解決上述問題而銳意檢討的結果,發 現以在經由濺鍍法之中間層的成膜後,適切地進行中間層 之前處理的情況,可在與III族氮化物半導體之間匹配結 晶之晶格構造地,使中間層做爲最佳化之情況,做爲安定 III族氮化物半導體結晶之良好結晶而得到之情況’完成 本發明。 Φ 即,本發明係關於以下 [1]、一種ΙΠ族氮化物半導體發光元件之製造方法, 其特徵乃具備於基板上,經由濺鍍法而形成含有111族氮 化物之中間層的中間層形成工程,和於前述中間層上’依 序層積具有基底層之η型半導體層’發光層’及P型半導 體層的層積半導體形成工程,並於前述中間層形成工程與 前述層積半導體形成工程之間,具備對於前述中間層而言 ,進行電漿處理之前處理工程,且包含在前述層積半導體 形成工程之前述基底層的形成工程乃經由濺鍍法將前述基 -9- 1375335 底層進行成膜者° [2] 、如Π]記載之ΠΙ族氮化物半導體發光元件之製 造方法,其中’前述中間層形成工程乃在第1腔室內所進 行之同時,形成前述基底層之工程乃在第2腔室內所進行 ,在前述中間層形成工程與前述前處理工程之間’進行將 形成前述中間層之前述基板’從前述第1腔室取出於大氣 中的操作者。 [3] 、如[1]或[2]記載之III族氮化物半導體發光元件 之製造方法,其中,使含有氮素,氬,或氮素與氬之混合 氣體之任一的前處理氣體,流通於前述中間層之表面而進 行者。 [4] 、如[1]或[2]記載之III族氮化物半導體發光元件 之製造方法,其中,使含有氮的前處理氣體,流通於前述 中間層之表面而進行者。 [5] '如[3]或[4]記載之III族氮化物半導體發光元件 之製造方法,其中,前述處理氣體中的氮素之分壓乃lx 1〇'2〜lOPa之範圍者。 [6] 、如[3]至[5]任一記載之III族氮化物半導體發光 元件之製造方法,其中,將前述處理氣體的壓力做爲0.01 〜5Pa之範圍所進行者。 [7] 、如[2]至[6]任一記載之III族氮化物半導體發光 元件之製造方法,其中,前述第2腔室內之殘存氧分壓乃 2.〇xl〇_6Pa 以下者。 m、如[3]至[7]任一記載之III族氮化物半導體發光 -10- L ^ 1375335 元件之製造方法,其中,將前述處理時間做爲30秒〜 7,200秒之範圍所進行者。 [9] 、如[3]至[7]任一記載之III族氮化物半導體發光 元件之製造方法,其中,將前述處理時間做爲60秒〜 1,800秒之範圍所進行者。 [10] 、如[3]至[9]任一記載之III族氮化物半導體發光 元件之製造方法,其中,將前述基板的溫度做爲25 °C〜 l,〇〇〇°C之範圍所進行者。 Π 1]、如[3]至[9]任一記載之III族氮化物半導體發光 元件之製造方法,其中,將前述基板的溫度做爲40CTC〜 900°C之範圍所進行者。 [12] 、如[1]至[11]任一記載之III族氮化物半導體發 光元件之製造方法,其中,將前述中間層形成工程及前述 基底層之形成工程,在同一的腔室內進行者。 [13] 、如[1]至[12]任一記載之III族氮化物半導體發 光元件之製造方法,其中,針對在前述前處理工程之電漿 處理乃逆濺鍍處理者。 [14] 、如[13]記載之III族氮化物半導體發光元件之 製造方法,其中,前述前處理工程乃經由根據使用高頻率 之電源,使電漿產生之情況,進行逆濺鍍之工程。 [1 5 ]、如[1 3 ]記載之111族氮化物半導體發光元件之 製造方法,其中,前述前處理工程乃經由根據使用高頻率 之電源,使氮素電漿產生之情況,進行逆灑鍍之工程。 [16]、如[13]至[15]任一記載之III族氮化物半導體發 -11 - I3?5335 製造方法,其中,前述中間層乃由 [25] 、如[1]至[23]任一記載之 光元件之製造方法,其中,前述基 半導體而成者。 [26] 、如[25]記載之III族氮 製造方法,其中,前述基底層乃由 [27] 、一種III族氮化物半導 經由Π]至[26]任一記載之III族氮 製造方法所製造者。 [28] 、一種III族氮化物半導 於基板上,層積含有III族氮化物 之η型半導體層,發光層,及p型 中間層之前述基底層側的面,實施 而成者。 [29] 、如[28]記載之III族氮 其中,前述電漿處理乃使經由使用 氮素電漿,曝露於前述中間層之前 〇 [30]、一種燈,其特徵乃具備 載之III族氮化物半導體發光元件 [發明之效果] 如根據本發明之III族氮化物 方法及ΠΙ族氮化物半導體發光元 A1N而成者。 ΙΠ族氮化物半導體發 底層乃由GaN系化合物 化物半導體發光元件之 AlGaN而成者。 體發光元件,其特徵乃 化物半導體發光元件之 體發光元件,其特徵乃 之中間層,具有基底層 半導體層而成,於前述 含有電漿處理之前處理 化物半導體發光元件, 高頻率之電源所產生之 述基底層的面之處理者 經由[27]至[29]任一記 ί成者。 半導體發光元件之製造 件,得到可使結晶性及 I- 9¾. I ^ -13- 1375335 結晶的稠密性同時良好之III族氮化物半導體效 長於基板上,對於生產性優越之同時,具備優越 . 之ΠΙ族氮化物半導體發光元件。 _ 【實施方式】 [爲了實施發明之最佳型態] 於以下,關於就本發明之III族氮化物半導 φ 件及其製造方法,以及具備III族氮化物半導體 的燈之實施型態,適宜參照圖面同時進行說明。 圖1係爲本實施型態之III族氮化物半導體 之剖面模式圖,圖2係爲III族氮化物半導體發 平面模式圖,圖3'係構成III族氮化物半導體發 層積半導體的剖面模式圖,另外,圖4係具備本 之ΠΙ族氮化物半導體發光元件的燈之剖面模式圈 然而,在以下之說明而參照的圖面係爲說明 φ 化物半導體發光元件及其製造方法以及燈的圖面 示之各部的大小或厚度或尺寸等係與實際的III 半導體發光元件等之尺寸關係不同。 ^ III族氮化物半導體發光元件』 本實施型態之III族氮化物半導體發光元件 上,層積含有III族氮化物之中間層,具有基底f 半導體層,發光層,及P型半導體層而成,於前 之前述基底層側的面,實施含有電漿處理之前處 率佳地成 發光特性 體發光元 發光元件 發光元件 光元件之 光元件之 實施型態 I ° ΠΙ族氮 ,而所圖 族氮化物 係於基板 之η型 述中間層 所槪略 -14- 1375335 構成’然而,前述電漿處理係爲使經由使用高頻率之電源 所產生之氮素電漿,曝露於前述中間層之前述基底層的面 之處理。 關於就III族氮化物半導體發光元件(以下,稱爲發 光元件)之更具體之構成,參照圖1〜圖3進行說明。. 其發光元件係由基板11,和層積於基板11之一面 11a上的中間層12,和層積於中間層12上之η型半導體 層14,和層積於η型半導體層上之發光層15,和層積於 發光層15上之ρ型半導體層16,和層積於ρ型半導體層 16上之透光性正極17,和形成於透光性正極17上之正極 接合墊片18,和安裝於η型半導體層14之負極接合墊片 1 9所構成。 另外,如圖3所示,經由η型半導體層14,發光層 15,及ρ型半導體層16而構成層積半導體10,而構成層 積半導體10之η型半導體層14係由基底層14a,η型接 觸層14b,及η型包覆層14c所構成,如圖1及圖2所示 ,露出有η型接觸層14b之一部分,於其所露出的部分接 合負極接合墊片1 9,另外,於中間層1 2之基底層1 4a側 的一面12a,實施電漿處理,於其一面12a,層積基底層 1 4 a 〇 以下,關於就構成發光元件1之各層,依序進行詳細 說明。 [基板11] -15- 1375335 形成ΙΠ族氮化物半導體結晶於表面上之基板11的材 質,並別限定,而可選擇使用各種材料,例如,可舉出藍 寶石’ Sic’矽,氧化鋅’氧化鎂,氧化錳,氧化锆,氧 化錳鋅鐵’氧化鎂鋁,氟化锆,氧化鎵,氧化銦,氧化鋰 鎵,氧化鋰鎵鋁’氧化銨鎵,氧化鑭緦鋁鉬,氧化緦鈦, 氧化鈦’給,鎢及鉬等,特別理想爲藍寶石,另外,基板 11之表面11a係均可爲藍寶石之c面或a面,但特別是以 c面所構成之情況則爲理想。 [中間層1 2 ] 針對在本實施型態之發光元件,於基板1 1上,經由 濺鍍法,形成含有III族氮化物之中間層1 2,而中間層1 2 係經由濺鍍法,例如由以電漿而活性化金屬原料和含有V 族元素之氣體而進行反應之情況所形成。 中間層12理想爲被覆基板11之表面lla的全面積之 中至少60%以上之面積者,而更爲理想爲被覆80%以上之 面積者,更加地,呈被覆9 0%以上地所形成之情況,理想 則從做爲基板1 1之被覆層的機能面,特別是最爲理想爲 呈無間隙地被覆基板1 1之表面1 1 a上地所形成之情況, 而中間層12則未被覆基板11,而露出有基板11之表面時 ,成膜於中間層12上之基底層14a之一部分則成爲從基 板11之表面lla進行成長之情況,但在露出於基板11之 表面1 1 a之結晶與基底層丨4a之間,係因晶格常數有很大 差異,而基底層14a未成爲均一之結晶,有著產生突起或 -16- 1375335 凹坑之虞。 中間層1 2係由柱狀結晶之集合體而成之情況,做爲 緩合基板11與η型半導體層14之晶格不匹配的緩衝層而 良好地發揮機能的情況而圍裡想,構成η型半導體層之 ΙΠ族氮化物半導體結晶係具有六方晶系之結晶構造,容 易形成將六角柱作爲基本之集合組織,特別是,經由使用 做爲電漿化之金屬材料的成膜方法所形成的膜係容易成爲 柱狀結晶,隨之,經由將由柱狀結晶而成之中間層1 2成 膜於基板11上之情況,中間層12則做爲緩衝層而有效地 作用,由成膜於其上方之III族氮化物半導體結晶而成之 η型半導體層1 4則成爲具有良好結晶性之結晶膜。 另外,中間層1 2係前述柱狀結晶之各晶粒的寬度平 均値則做爲1〜1 〇〇nm之範圍者,但理想爲從做爲緩衝層 之機能面,更理想爲做爲1〜7〇nm之範圍者,而對於爲了 良好地做爲構成η型半導體層之III族氮化物半導體結晶 之結晶性,係有必要適當地控制構成中間層1 2之柱狀結 晶之各結晶晶粒的寬度,具體而言,理想爲做爲上述範圍 者,而中間層1 2之結晶晶粒的寬度係可經由剖面ΤΕΜ觀 察等而容易地進行測定者。 中間層1 2之結晶晶粒係期望做爲如上述之略柱狀之 形狀者,而中間層1 2係期望柱狀之晶粒集合而構成層者 ,在此,上述之晶粒的寬度係指中間層1 2爲柱狀晶粒之 集合體的情況,結晶的界面與界面之距離者,另一方面, 對於晶粒乃點在爲島狀之情況,晶粒的寬度係指結晶晶粒 i ^ -17- 1375335 接觸於基板面的面之最大部分之直徑長度。 中間層12的膜厚係裡想做爲10〜5 00nm之範 而更爲理係做爲20〜100nm之範圍者,當中間層. 厚未達1 Οηιη時,做爲緩衝層之機能則變爲不充分 ,以超過5 00nm之膜厚而形成中間層12之情況, 對於做爲緩衝層之機能無變化,而有成膜處理時間 生產性下降之虞。 中間層12係裡想爲做爲含有A1之組成者,而 —般式AlGalnN所表現之III族氮化物半導體,亦 任何材料,更加地,做爲V族,亦可做爲含有A s 構成。 將中間層1 2做爲含有A1之組成的情況,其中 爲做爲GaAlN者,此時,A1之組成則理想爲做爲 上者,另外,中間層1 2係經由做爲由A1N而成之 況,因可有效率地做爲柱狀結晶集合體,故更爲理i 中間層12與基底層14a係裡想爲由不同之濺 裝置而製作者,而在濺鍍法中,因經由做爲製膜之 嚴密地設計濺鍍腔室,而對於在製膜組成或機能不 時,使用不同之腔室。 但,在濺鍍裝置間的運送時,中間層1 2的表 於大氣所污染,而不只曝露於大氣中之情況,而有 置內或腔室內的污染物質時,經由其污染物質而對 層12之表面12a,產生污染層或損傷層,而當部分 染層或損傷層時,其污染層或損傷層的影響則傳送 圍者, 12的膜 ,另外 無關於 變長, 如爲以 可使用 或P之 ,理想 5 0 %以 構成情 想。 鍍成膜 材質, 同的膜 面曝露 運送裝 於中間 形成污 至基底 I ^ -18- 1375335 層14a,於基底層14a中形成空隙,而基底層14a之結晶 性及結晶的稠密性則降低。 然而,結晶性下降的狀態係指,除了基底層1 4a之全 體的結晶性下降狀態之外,亦稱作構成基底層1 4a之結晶 粒本身的結晶性下降之狀態,另外結晶之稠密性下降的狀 態係指:於構成基底層1 4a之同爲結晶粒之間產生間隙或 空隙,而基底層14a的密度下降之狀態,而當稠密性下降 時,經由產生於同爲結晶粒之間的間隙或空隙之存在,基 底層1 4a之n型接觸層側的面則成爲粗面,對於n型接觸 層之形成帶來很大的影響,如此之基底層1 4a之結晶性及 結晶的稠密性之下降係成爲至層積於基底層1 4a之上方的 η型接觸層14b,η型包覆層14 c,發光層15,p型半導體 層16爲止,以及構成發光元件1之III族氮化物半導體結 晶全體之結晶性下降之情況,特別是基底層1 4a之粗面化 的影響係成爲至接觸於發光層15之η型包覆層14c爲止 ,以及形成發光層1 5的面則成爲粗面,而發光特性大幅 度地下降之情況。 因此,針對在本發明係於中間層12,如後述,實施含 有電漿處理之前處理工程,經由施以前處理工程之情況, 去除形成於中間層12之表面12a之污染層或損傷層,以 及修復中間層1 2,或緩合加上於中間層1 2之應力,中間 層12乃變性爲安定之結晶層,而形成於如此做爲安定化 之中間層1 2上的基底層! 4a係結晶性及結晶的稠密性變 爲極高’而成爲控制空隙等之產生的構成。 -19- 1375335 [層積半導體ι〇] 圖3所示之層積半導體10係藉由如上述之中間層U 而形成於基板11上’由氮化物系化合物半導體而成之n 型半導體層14,發光層15及ρ型半導體層16所構成。 並且,η型半導體層14係至少由III族氮化物半導體 而成,並具有經由濺鍍法所製膜之基底層於中間層 12上,層積有基底層14a。 對於在ΠΙ族氮化物半導體所形成之基底層14a的上 方係如上述,可做爲層機具有如圖3所示之層積半導體1〇 之機能性的結晶層機構造的構成,例如,形成爲了做爲發 光元件之半導體層機構造之情況,可層積摻雜Si,Ge, Sn等之η型摻雜劑的η型導電性的層,或摻雜鎂等之p 型摻雜劑的P型導電性的層等而形成,另外,做爲材料, 對於發光層等係可使用InGaN ’而對於包覆層係可使用 AlGaN 者。 如此,於基底層1 4a上,經由更加地形成具有機能之 111族氮化物半導體結晶層之情況,使用於發光二極體或 雷射二極體’或者電子裝置等之製作,可製作具有半導體 層機構造之晶圓者。 於以下,關於層積半導體1〇進行詳述。 做爲氮化物系化合物半導體,係多數知道例如以一般 式 AlxGaylnzNbAMA ( 0SXS 1、〇$ γ 客 1、〇$ j,且 x + y + z=l。記號Μ係表示與氮素(N)不同之第v族元素 -20- 1375335 ,0SA<1)所表現之氮化鎵系化合物半導體,針對在本 發明,亦可包含此等周知之氮化鎵系化合物半導體而無任 何限制使用以一般式 AlxGaWnzNi.AMACOSXSl、OSY $1、OSZS1,且x + y + z= l。記號Μ係表示與氮素(N) 不同之第V族元素,〇$Α<1)所表現之氮化鎵系化合物 半導體者。 氮化鎵系化合物半導體係除了 Al,Ga及In以外,可 含有其他之III族元素者,因應需要而亦可含有Ga,Si, Mg,Ca,Zn,Be,P及As等之元素任一種或二種以上者 ,更加地,不限於意圖性地添加之元素,而亦有包含依存 於成膜條件等而必然性地含有之不純物,以及含於原料, 反應管材質之微量不純物之情況。 此等氮化鎵系化合物半導體係如以濺鍍法而層積基底 層,對於其他層之形成方法係並無特別限定,而可適用 MOCVD法(有機金屬化學氣相成長法),HVPE法(氫化 物氣相磊晶法),MB E法(分子線外延法)等,知道使半 導體層成長者之所有的方法,而從膜厚控制性,量產性的 觀點,理想之成長方法係爲MOCVD法,而在MOCVD法 之中,作爲載體氣體使用氫(H2)或氮(N2)、作爲m 族元素源之Ga源,使用三甲基鎵(TMG)或三乙基鎵( TEG )、作爲A1源,使用三甲基鋁(TMA )或三乙基鋁 (TEA ) '作爲In源,使用三甲基銦(TMI )或三乙基銦 (TEI)、作爲V族元素源之N源,使用氨(NH3 )或聯 氨(N2H4 )等,另外,做爲摻雜劑係對於η型,作爲Si -21 - 1375335 ,呈直接未承接柱狀結晶之集合體的中間層12之轉位地 ,有需要經由遷移而使轉位作爲環化’而做爲容易產生轉 位之環化的材料係可舉出GaN系化合物半導體,特別適合 爲 AlGaN,或 GaN。 基底層14a之膜厚係裡想爲〇.1 μπι以上,更理想爲 0.5μηι以上,而Ιμιη以上則最爲理想,而做爲其膜厚以上 知情況則容易得到結晶性良好之AlxGai.xN層。 對於基底層14a係因應必要’如爲1χ1〇17〜1χ 1019/cm3之範圍內,亦可摻雜η型不純物,但亦可作爲未 摻雜(< lxlOl7/cm3 ),未摻雜之情況則在良好的結晶性 之維持的點,則爲理想,作爲η型不純物,並無特別限定 ,但例如可舉出Si,Ge及Sn等,而理想係可舉出Si及 G e 〇 對於基板使用導電性基板之情況,係摻雜基底層1 4a ,經由將基底層1 4a之層構造做爲呈電流流動於縱方向之 情況,可做爲設置電極於發光元件之晶片兩面者。 另外,對於基板使用絕緣性基板之情況,係因成爲採 用形成電極於發光元件1之晶片的相同面之晶片構造者, 故藉由中間層12而層積於基板11上之基底層14a係做爲 未摻雜之結晶之情況,則因結晶性成爲良好,故爲理想。 (基底層l4a之成膜方法) 針對在本實施型態之發光元件1之中,使用濺鍍法而 層積ΠΙ族氮化物半導體,將基底層! 4a進行成膜,對於 -23- 1375335 使用濺鍍法之情況’係與MOCVD法或MBE法等作比較 ,可將裝置做爲簡便之構成。 在以濺鍍法而將基底層14a進行成膜時,理想爲做爲 經由使V族原料流通於電抗器內之反應濺鍍法而進行成膜 的方法。 如上述,一般,針對在濺鍍法,標靶材料之純度越高 ’成膜後之薄膜的結晶性等之膜質成爲良好,而經由濺鍍 法而將基底層14a進行成膜之情況,做爲成爲原料之標靶 材料,使用ΙΠ族氮化物半導體,亦可進行經由Ar氣體等 之不活性氣體之電漿的濺鍍者,但針對在反應濺鍍法而使 用於標靶材料之ΙΠ族金屬單體以及其混合物,係與III 族氮化物半導體做比較,可高純度化,因此,在反應濺鍍 法之中,更可使所成膜之基底層1 4a之結晶性提升者。 在將基底層Ma進行成膜時之基板11的溫度,也就 是基底層14a之成長溫度係裡想爲做爲800°C以上,更理 想爲做爲9 00°C以上之溫度,而最爲理想爲做爲lOOOt, 此係經由提升在將基底層14a進行成膜時之基板11的溫 度情況,因容易產生原子的遷移,而轉位之環化容易進行 ’另外’在將基底層14a進行成膜時之基板1 1的溫度係 因有必要較分解結晶之溫度爲低溫,故理想爲做爲未達 1 200°C者,而在將基底層14a進行成膜時之基板11的溫 度’如爲上述溫度範圍內,可得到結晶性良好的基底層 1 4 a 〇
-24- 1375335 [η型接觸層14b] 做爲η型接觸層14b係與基底層14a同樣地,由 AlxGa丨·ΧΝ層(OSxgl,理想爲0$χ$0·5,更理想爲〇 各X各0.1)所構成之情況則爲理想,另外,理想爲摻雜η 型不純物’而當以lxl〇i7〜1 xl〇19/cm3,理想係lxl〇i8〜! xl 019/cm3之濃度含有η型不純物時,在與負極之良好之 有電阻接觸的維持’斷裂產生的控制,良好結晶性的維持 的點,則爲理想’作爲η型不純物,並無特別限定,但例 如可舉出Si ’ Ge及Sn等,而理想爲Si及Ge,成長溫度 係爲與基底層14a相同。 構成基底層14a及n型接觸層14b之氮化鎵系化合物 半導體係理想爲同一組成者,而理想爲將此等合·計的膜厚 ’設定爲1〜20μηι’理想爲2〜15μπι,更理想爲3〜12μηι 之範圍情況,當膜厚爲其範圍時,則良好地維持半導體之 結晶性。 『η型包覆層14c』 對於η型接觸層1 4b與發光層1 5之間,係理想爲設 置η型包覆層14c,經由設置n型包覆層Me之情況,可 改善對於η型接觸層14b之最表面產生之平坦性的惡化者 ,η型包覆層14c係可經由A1 GaN,GaN,GalnN等進行 成膜,另外,亦可做爲此等之構造的異質接合或進行複數 次層積的超晶格構造,而對於作爲GalnN之情況,係當然 期望作爲較發光層15之GalnN之帶隙爲大情況。 -25- 1375335 ,發光層15的膜厚係裡想爲1〜5 00nm之範圍,而如爲 lOOnm前後之膜厚,更爲理想,當膜厚爲上述範圍時,可 貢獻於發光輸出的提升。 <p型半導體層16> P型半導體層16係通常由p型包覆層16a及p型接觸 層16b所構成,但,p型接觸層16a則亦可爲兼具p型包 覆層1 6b。 <P型包覆層16a> 作爲P型包覆層16a係爲較發光層15之帶隙能量爲 大的組成,如爲可封入載體於發光層15之構成’並無特 別限制,但理想係可舉出 AldGai-dN (0<dS4’理想爲 O.lSdSO.3)之構成,而p型包覆層16a當由AlGaN而 成時,在封入載體於發光層〗5的情況’則爲理想’而p 型包覆層1 6 a之膜厚係並無特別限定,理想係爲1〜 40〇11111,更理想爲5~10〇11111,?型包覆層163之?型摻雜 濃度係理想爲lxlO18〜1x1 〇21/cm3之範圍’更理想爲lx 1019〜lxl02G/cm3,當p型摻雜濃度爲上述範圍時’未使 結晶性下降而得到良好之P型結晶。 「P型接觸層16b」 做爲P型接觸層16b係爲至少含有AleGai.eN(0Se <0.5,理想爲O^eSO.2’更理想爲OSx^O.l)而成之 -27- 1375335 氮化鎵系化合物半導體層,當A1組成爲上述葡 良好之結晶性的維持及p電阻電極(參照後述5 極17)之良好的電組接觸情況,則爲理想,另糾 摻雜劑當以ΙχΙΟ18〜lxl〇21/cm3之範圍的濃度爸 良好之有電阻接觸的維持,斷裂產生的防止,良 的維持的點,則爲理想,更爲理想爲5xl019〜:; 之範圍,作爲p型不純物,並無特別限定,但例 可舉出M g。 P型接觸層1 6b之膜厚係並無特別限定,理 〜500nm’吏理想爲50〜200nm,當膜厚爲此範 發光輸出的點,則爲理想。 「透光性正極1 7」 透光性正極17係爲形成於層積半導體1〇之 體層16上之透光性的電極。 作爲透光性正極1 7之材料,並無特別限 IT O (I η 2 Ο 3 - S η 0 2 ),A Ζ Ο ( ζ η Ο - A 12 0 3 ),I ζ Ο (I η 2 〇 GZO(ZnO-Ga2〇3)等之材料,以在其技術範圍所 用手段而設置’另外,其構造亦可包含以往公知 無任何限制地使用任何構造之構成。 透光性正極17係亦可呈被覆Mg摻雜型p型 1 6上之全面地形成,而亦可打開間隙而形成格子 狀’而在形成透光性正極17之後,亦有施以將 透明化做爲目的之熱退火的情況,但亦可不實施 Ϊ圍時,在 :透光性電 -,將P型 '有時,在 .好結晶性 X 1 020/cm3 丨如理想係 想係爲1 0 圍時,在 P型半導 定,可將 3-ZnO), 知道之慣 之構造而 半導體層 狀或樹形 合金化或 -28- 1375335 「正極接合墊片18」 正極接合墊片18係爲形成於透光性正極17上 〇 作爲正極接合墊片18之材料係使用Au,Ai, Cu等之各種構造則爲周知,此等之周知的材料, 何限制地使用構造之構成,另外,正極接合墊片1 度係理想爲100〜l,〇〇〇nm之範圍內者,另外,接 之特性上,厚度爲厚的情況,因接合特性高,故正 墊片1 8之厚度係更理想爲作爲3 00nm以上者,更 從製造成本的觀點,理想爲作爲5 00nm以下者。 「負極接合墊片19」 負極接合墊片19係針對在於基板11上,依序 型半導體層14,發光層15,及p型半導體層16之 層,呈接合於η型半導體層14之η型接觸層14b ,因此,在形成負極接合墊片19時係於去除p型 層16,發光層15,及η型半導體層14之一部分, 型接觸層14b之露出範圍14d,於其上方形成形成 合墊片1 9。 作爲負極接合墊片19之材料係各種組成及構 極則爲周知,可無任何限制地使用此等周知的負極 在其技術範圍所知道之慣用手段而設置。 之電極 Ni及 可無任 8之厚 合墊片 極接合 加地, 層積η 半導體 地形成 半導體 形成η 負極接 造的負 ,可以 -29- 1375335 『ΠΙ族氮化物半導體發光元件之製造方法』 接著,關於上述發光元件1之製造方法進行說明,上 述發光元件1之製造方法係由於基板11上形成中間層12 之工程(中間層形成工程),和於中間層12上,依序層 積具有基底層14a之η型半導體層14,發光層15,及ρ 型半導體層16的層積半導體形成工程所槪略構成,另外 ,於中間層形成工程與層積半導體形成工程之間,具備對 於中間層12而言,進行電漿處理之前處理工程,且包含 在層積半導體形成工程之基底層14a的形成工程乃做爲濺 鍍成膜工程。 上述發光元件1之製造方法係爲於基板11上,使ΙΠ 族氮化物半導體結晶外延成長而得到層積半導體1 〇時, 做爲經由濺鍍成膜工程而爲將由ΠΙ族氮化物而成之基底 層14a成膜於中間層12上之前工程,具備上述前處理工 程,針對在其前處理工程,對於中間層12而言,進行電 漿處理之構成,經由對於中間層12而言,進行電漿處理 之情況,未於層產生空隙,可效率佳地使以結晶性良好之 ΙΠ族氮化物半導體所形成之層積半導體10成長者。 [中間層形成工程] 在中間層形成工程之中,首先準備基板Π,基板11 係期望爲在實施洗淨等之前處理之後而使用之情況,做爲 基板Π之前處理係例如,對於做爲基板11而使用由矽而 成之基板11之情況,進行眾知之RCA洗淨方法等之濕式 r· λ L ^ -30- 1375335 的方法,可使用使表面做爲氫終端之方法,經由其,成膜 處理則安定,另外,基板π之前處理係例如’亦可將基 板11配置於濺鍍裝置之腔室內,於形成中間層12之前, 經由將基板11之表面11a做爲逆濺鍍之方法而進行,具 體而言,針對在腔室內,可經由將基板11曝露於Ar或 N2之電漿中的情況,進行洗淨表面之前處理,而由使Ar 氣體或N2氣體等之電漿,作用於基板11之表面11a情況 ,可去除附著於基板11表面11a之有機物或氧化物,此 情況,如未施加功率於標靶,而施加電壓於基板11與腔 室之間,電漿粒子則有效地作用於基板1 1。 並且,在於基板11進行前處理之後,於基板11上, 經由濺鍍法,根據III族氮化物而形成中間層1 2,而以濺 鏟法形成由III族氮化物而成之中間層1 2之情況,一般, 將ΙΠ族金屬做爲標靶,導入含有氮素之氣體(N2氣體等 )於濺鍍裝置之腔室(第1腔室)內,使用在氣相中使 ΙΠ族金屬與氮素反應之反應濺鍍法,做爲濺鍍法係亦可 使用RF濺鑛法,而亦可使用DC濺鍍法,對於使反應濺 鍍法之情況,係在做爲連續性放電之DC濺鍍法之中,係 帶電激烈,而成膜速率的控制則爲困難,因此,期望爲使 用RF濺鍍法,或脈衝性地傳達偏壓之脈衝DC濺鍍法, 另外’對於使用RF濺鍍法之情況,係爲了迴避帶電,而 在標把內使磁鐵的位置移動之情況則爲期望,而具體的磁 鐵的移動係可經由裝置而做選擇,可做爲使其搖動,或旋 轉運動者。 -31 - 1375335 另外,對於經由濺鍍法而形成中間層12時’期望爲 供給高能量之反應種於基板者,因此,在位置基板於第1 • 腔室內之電漿中之同時,標靶與基板則呈做爲對面地位置 基板之情況則爲期望,另外,基板與標靶的距離係期望爲 做爲10nm〜lOOnm之範圍者,另外,對於第1腔室內, ' 係因期望爲未有不純物,而第1腔室內的到達真空度係期 望爲1.0xl(T3Pa以下者。 φ 對於濺鍍裝置之腔室(第1腔室)內的環境,係裡想 爲含有氮素(N2)氣體者,氮素氣體係在腔室內而被電漿 化而分解,成爲結晶成長的原料,然而,針對在本發明係 取代氮素氣體,可無任何限制而使用氨或氮素化合物等, 做爲活性氣體而可使用之氮化物原料氣體。 另外,第1腔室內之環境氣體係爲了可效率佳而濺鍍 標靶’將氮素氣體以外之殘部,做爲氬(Ar )等之重的, 且反應性低的不活性氣體。 • 對於氮素與不活性氣體之流量的氮素流量比係期望氮 素爲2 0 °/。〜9 8 °/。者,而在氮素較2 0 %少之流量比中,濺鍍 金屬則直接以金屬附著,而當超過9 8 %時,濺鍍速度則下 降’然而,對於殘部的不活性氣體係亦可含有氫氣(H2) 等之氣體。 成膜速度係裡想爲做爲〇.〇lnm/s〜10nm/s之範圍者, 而當成膜速度未達0.01 nm/s時,成膜處理則變長時間, 對於工業生產性變爲極大浪費,另外,當成膜速度超過 1 Onm/s時,所形成的膜則成爲結晶體而變爲非晶質,得到 -32- 12 ° 12 °1375335 爲了於中間層12進行電漿處理之前處理氣體係亦可 以只由一種類之成分而成之氣體構成,另外,亦可使用混 合數種類成分之氣體的構成者。 具體而言,係裡想爲使用含有氮素,氬,或者氮素與 氬之混合氣體之任一的前處理氣體者,而更爲理想爲使用 含有氮素之前處理氣體者,其中,氮素等之原料氣體之分 壓則理想爲lxl(T2〜lOPa之範圍,而更爲理想爲0.1〜5Pa 之範圍,而當原料氣體之分壓過高時,電漿粒子之持有之 能量則下降,中間層12之前處理效果則下降,另外,當 上述分壓過低時,電漿粒子之持有之能量則過高,有著對 於中間層1 2帶來損傷之情況。 進行經由電漿處理之前處理的時間係理想爲從3 0秒 至7,2 00秒(2小時)之範圍,更爲理想爲從30秒至 3,600秒(1小時)之範圍,而當處理時間較上述範圍爲 短時,當然無法得到經由電漿處理之效果,但較上述範圍 爲長之情況,亦並非特別特性變佳者,反而有使稼動率降 低之虞,而進行經由電漿處理之前處理的時間係更加理想 爲從60秒(1分)至1,800秒(30分)之範圍。 做爲進行電漿處理時之溫度係裡想爲25〜1,000°C之 範圍,當處理溫度過低時,即使做爲進行電漿處理,效果 則未充分發揮,當處理溫度過高時,對於基板表面則殘留 損傷,而更理想爲400°C〜900°C之範圍。 針對在本實施型態之前處理工程,以電漿處理而使用 -35- 1375335 之腔室(第2腔室)係亦可與在後述之濺鍍工程,使用將 基底層14a進行成膜時所使用之腔室相同之構成,而亦可 使用其他的腔室,而如將在前處理工程所使用之腔室,以 及在濺鍍工程所使用之腔室做爲共通之構成,在可降低製 造設備之成本之情況的點爲最佳,另外,以使用於基底層 14a之成膜的條件,做爲電漿處理而進行逆濺鍍之情況, 因無損失對於濺鍍條件的變更所需之時間,故稼動率則提 升。 另外,針對在前處理時,前處理氣體之導入前的第2 腔室內之到達真空係裡想爲1 .0x1 (T4Pa以下,由此,第2 腔室內之殘存氧分壓爲5. Ox 10_5Pa以下,理想係成爲2.Οχ l(T6Pa以下,可防止針對在中間層12之上面的氧化物之 生成。 在本實施型態之前處理工程之中,係裡想爲經由RF 放電而使使用於電漿處理之電漿產生之情況,經由RF放 電而使電漿產生之情況,對於由絕緣體而成之基板而言, 亦可經由電漿處理而實施前處理者,另外,對於基板係對 每 1片50mm 口徑之基板施加1〜200W,而理想爲施加 10W〜100W之偏壓者,由此,可效率佳地進行對於中間 層1之前處理,然而,實施於中間層12之前處理係亦可 合並採用濕式之方法者。 在本實施型態之中,針對在前處理工程,對於中間層 12而言,進行電漿處理之後,針對在後述之濺鍍工程,層 積由III族氮化物而成之基底層14a,並經由於該中間層 r an- -36- 1375335 12上,形成具備基底層14a之η型半導體層14的情況, 如後述知實施例所示,未產生經由產生損傷層於中間層表 面之情況的基底層之空隙,另外ΠΙ族氮化物半導體之結 晶性則上升,發光元件之發光特性則提升。 經由對於中間層12而言,進行電漿處理之情況,得 到上述效果之機構係並不明瞭,但,做爲思考的一例,可 舉出經由電漿處理,例如逆濺鍍,除去做爲曝露於大氣等 而產生於中間層12表面之污染物等或變質層或損傷層等 ,具有本來特性之中間層12的表面則露出者。 [層積半導體形成工程] 接著,在層積半導體形成工程之中,依序層積含有基 底層14a之η型半導體層14,發光層15,即ρ型半導體 層16,而對於形成η型半導體層14,發光層15,ρ型半 導體層16,係可使用MOCVD法’ ΜΒΕ法濺鑛法等之手 法,但對於形成η型半導體層14之基底層14a的情況係 使用濺鍍法,以下’關於基底層14a之形成工程進行說明 <基底層14a之形成工程〉 在基底層14a之形成工程之中’使用濺鍍法,於中間 層12上,將基底層14a進行成膜’具體而言,例如,經 由以電漿活性化金屬原料與含有V族元素之氣體而使其反 應之情況,將基底層1 4a進行成膜。 -37- 1375335 另外,在濺鍍法之中,經由於磁場內封閉電漿之情 而提升電漿密度,使效率提升之技術則在一般所使用, 由使磁鐵之位置移動之情況,在做爲濺鍍之標靶的面內 均一化則成爲可能,而具體之磁鐵的運動方法係可經由 鍍裝置而作適宜選擇,例如,可使磁鐵搖動,或進行旋 運動者。 在圖5所示之RF濺鍍裝置40之中,於金屬標靶 之下方配置磁鐵42,該磁鐵42乃經由略圖示之驅動裝 ,在金屬標靶47之下方進行搖動,而對於腔室41係供 氮素氣體,即氬氣,並於形成於安裝於加熱器44之基 1 1的中間層12上,將基底層進行成膜。 另外,做爲使用濺鍍法而將基底層14a進行成膜情 之重要的參數,係可舉出基板溫度,爐內壓力,以及氮 分壓。 使用濺鍍法將基底層14a進行成膜時之爐內的壓力 理想爲0.3Pa以上,而當將爐內的壓力作爲未達0.3Pa ,氮素的存在量則變小,有著在作爲濺鍍之金屬未成爲 化物而附著於基板11上之虞,其爐內之壓力的上限, 無特別限定,但控制爲可使電漿產生之程度的壓力情況 爲必要。 針對在混合氮素(N2)與氬(Ar)的流量之氮素的 爲2 0 %以上80 %以下的範圍之情況則爲理想,當氮素的 量比未達20 %時,有著濺鍍金屬未成爲氮化物而保持爲 屬附著於基板11之虞’而當氮素的流量比超過80%時 況 經 之 濺 轉 47 置 給 板 況 素 係 時 氮 並 則 比 流 金 •38- 1375335
Ar的量則相對地變少,濺鍍速率則下降,而針對在混合 氮素(N 2 )與氬(a r )的流量之氮素的比係特別理想爲 50%以上80%以下之範圍。 另外,將基底層14a進行成膜時之成膜速率係理想爲 做爲 〇.〇lnm/s〜lOnm/s之範圍,當成膜速率未達 0.01 nm/s時,膜則未成爲層而成長成島狀,有著無法被覆 .中間層12之表面之虞,而當成膜速率超過10nm/s時,有 著膜則未成爲結晶體而成爲非晶質之情況。 然而,以濺鍍法而將基底層14a進行成膜時,做爲經 由使V族原料流通於電抗器內之反應濺鍍法而成膜之方法 情況則爲理想。 一般,針對在濺銨法,標靶材料的純度越高,成膜後 之薄膜的結晶性等之膜質則成爲良好,而經由濺鑛法,將 基底層14a進行成膜之情況,做爲成爲原料之標靶材料, 使用III族氮化物半導體,亦可進行經由Ar氣體等之不活 性氣體之電漿的濺鍍者,特別是,針對在反應濺鍍法而使 用於標靶材料之ΙΠ族金屬單體,以及其混合物係與III 族氮化物半導體做比較,可做爲高純度化,因此,在反應 濺鍍法之中,更可使做爲呈膜之基底層14a之結晶性提升 者。 將基底層14a進行成膜時之基板11的溫度係理想爲 做爲3 00〜8 00°C之範圍者,而更理想爲做爲400〜80(TC之 範圍,當基板11之溫度未達上述下限時,基底層14a則 無法被覆中間層12全面而有中間層12表面露出之虞。 -39- 1375335 對於使用濺鍍法而將金屬原料進行電漿化,做爲中間 層而將混晶進行成膜時,係亦有將成爲標IG之金屬預先做 爲金屬材料之混合物(亦可未必形成合金)而製作之方法 ,而亦可做爲準備由不同材料而成之2個標靶,同時進行 濺鍍之方法,例如,對於將一定的組成的膜進行成膜之情 況,係使用混合材料的標靶,而對於將組成不同之何種類 的膜進行成膜之情況,係如將複數之標靶設置於腔室內即 可 ° 做爲在本實施型態所使用之氮素原料,係可無任何限 制地使用一般所知道之氮素化合物,但從氨或氮素(N2) 係爲處理簡單的同時,可以比較廉價取得之情況則爲理想 ,而氨係分解效率爲良好,並可以高成長速度進行成膜者 ,但因反應性或毒性高,而需要除害設備或氣體感應器, 另外,有必要將使用於反應裝置之構件的材料做爲化學性 安定高之構成。 另外,對於將氮素(N2)做爲原料而使用之情況,做 爲裝置係可使用簡便之構成,但無法得到高反應速度’但 如將氮氣作爲經由電場或熱等而分解之後,導入於裝置之 方法,因可得到可利用於較氨爲低之構成之工業生產性之 程度的成膜速度者,故當考慮與裝置成本之均衡時,最爲 適當之氮素源。 另外,亦可做爲成膜材料源乃經做爲由從大面積之產 生源產生之構成,且使材料的產生位置移動之情況,未使 基板移動而成膜於基板全面之方法,而做爲如此之方法係 -40- 1375335 可舉出如上述,經由使磁鐵移動或旋轉運動之情況,將陰 極的磁鐵位置,在標把內進行移動同時,進行成膜之RF 濺鍍法,另外,以如此之RF濺鍍法而進行成膜之情況, 亦可做爲使基板側與陰極側的雙方移動之方法,更加地, 如做爲經由將材料之產生源的陰極配置於基板近旁之情況 ,並非將產生的電漿,對於基板而言,供給爲束狀,而呈 包入基板地進行供給之構成,基板表面及側面的同時成膜 則變爲可能。 然而,做爲使電漿產生的方法,係除了以如實施型態 之特定的真空度,加上電壓而進行放電之濺鍍法之其他, 有著照射高能量密度之雷射,使電漿產生之脈衝雷射蒸鍍 (PLD )法,由照射電子線之情況而使電漿產生之脈衝電 子線堆積(PED )法,幾種方法,其中,濺銨法則因最簡 便,對於量產也適合,故可說是最佳的方法,然而,使用 DC濺鍍法之情況,因有招治標把表面之充電,而成膜速 度不安定之可能性,故期望做爲脈衝DC或如上述之RF 濺鍍法者。 <其他的工程> 在形成基底層14a後,層積η型接觸層14b及η型包 覆層14c而形成η型半導體層14,而η型接觸層14b及η 型包覆層14c係亦可由濺鍍法而形成,亦可由MOCVD法 而形成。 於電漿處理後之中間層12上,由從基底層14a依序 -41 - 1375335 層積η型包覆層14c之情況,n型包覆層14c的上面則成 爲表面粗度比較小的面,由此,可安定使發光層15進行 外延成長,成爲可形成對於發光特性優越之發光層15。 發光層15之形成係亦可由濺鍍法,MOCVD法之任一 方法,但MOCVD法則惟理想,具體而言,如做爲交互反 覆層積由氮化鎵系化合物半導體而成之障壁層15a,和含 有銦之氮化鎵系化合物半導體而成之井層15b,且以於η 型半導體層14側及ρ型半導體層16側配置障壁層15a之 順序進行層積即可。 另外,P型半導體層16的形成係亦可由濺鍍法, MOCVD法之任一方法,具體而言,如做爲依序層積ρ型 包覆層16a,ρ型接觸層16b即可。 之後,於P型半導體層16上層積透光性正極17,另 外,蝕刻層積半導體10之一部分,而使η型接觸層14b 的一部分露出,於露出的部分,形成負極接合墊片19,並 對於透光性正極1 7係形成正極接合墊片1 8。 如此做爲而製造圖1及圖2所示之發光元件1。
如以上說明,如根據上述III族氮化物半導體發光元 件之製造方法,經由做爲具備對於製膜於基板Π上之中 間層12而言,進行電漿處理之前處理工程,持續於該前 處理工程,具備於中間層12上,經由濺鍍法而將基底層 14a進行成膜之工程的構成情況,於基板11表面,將具有 具備高均一性及稠密性之結晶構造的基底層14a,進行成 膜,隨之,可於基板11上,效率佳地使結晶性良好之III r τ. t Λ i -42 - 1375335 族氮化物半導體進行成長,並對於生產性優越之同時,可 得到具有優越發光特性之ΙΠ族氮化物半導體發光元件1 〇 如上述,經由對於中間層12實施逆濺鍍之情況,得 到上述效果之機構係並不明瞭,但,做爲思考的一例,可 舉出附著於中間層12表面之污染物等曝露於電漿氣體, 經由以化學反應而除去之情況,將中間層12與基底層14a 的界面清淨化,結晶成長未產生的範圍變無之情況。 然而,在本實施型態說明之中間層以及基底層的構成 ’並不限定於III族氮化物半導體發光元件之構成,例如 在使用同爲晶格常數接近之材料而進行成膜等時,有著針 對在高溫下,原料氣體與基板產生反應之虞的情況,可無 任何限制之情況而適用者。 [燈] 經由組合有關如以上說明之本發明的111族氮化物半 導體發光元件1與螢光體之情況,可經由該業者周知的手 段而構成燈’由以往,知道有經由組合本發明之發光元件 與營光體而改變發光色的技術,亦可無任何限制地採用如 此之技術者。 例如’經由適當地選定使用螢光體的情況,亦可成爲 得到較發光元件爲長波長的發光,另外,經由混合發光元 件本身的發光波長與經由螢光體所變換之波長情況,亦可 作爲呈白色發光的等者。
-43- 1375335 另外,做爲燈係亦可使用於一般用途之砲彈型,攜帶 之背照光用途的側視型,使用於顯示器之前視型等之任何 用途者。 例如,如圖4所示的例,對於將同一面電極型ΠΙ族 氮化物半導體發光元件1安裝爲砲彈型之情況,係於2支 框體內之一方(在圖4中係框體21),接著發光元件1, 以導線24接著發光元件1之負極(參照圖3所示之符號 19)於框體22,而以導線23接合發光元件1之正極接合 墊片(參照圖3所示之符號18)於框體21,並且,經由 由透明之樹脂而成的塑膜25密封發光元件1之周邊情況 ,可作成如圖4所示之砲彈型的燈2者。 另外’有關本發明之III族氮化物半導體係除了上述 之發光元件之其他,可使用於雷射元件或受光元件等之光 電變換元件,或HBT或HEMT等電子裝置等。 [實施例] 接著’經由實施例’更詳說明本發明之III族氮化物 半導體發光元件之製造方法及III族氮化物半導體發光元 件,但本發明並不只限於此等實施例之構成。 [實施例1] 在實施例1中’形成圖3所示之層積構造之同時,進 丫了基底層1 4 a之X線搖靈曲線測定,及基底層1 4 a與中間 層之剖面TME照相之攝影,以下,詳細進行說明。 -44 - 1375335 在本實施例中,於藍寶石而成之基板Π的c面上, 作爲中間層12,使用RF濺鍍法,形成由A1N而成的柱狀 結晶之集合體,並於其上方,作爲基底層14a,使用 MOCVD法,形成由GaN而成的層。 首先,將只鏡面硏磨單面爲可使用於外延成長之程度 的藍寶石而成之基板11,特別未進行濕式等之前處理而導 入至濺鍍裝置(第1腔室)之中,在此,做爲濺鍍裝置係 使用具有高頻率式之電源,更加地,具有可在標把內移動 磁鐵位置之機構的裝置。 並且,在濺鍍裝置內,將基板11加熱至5 00 °C,以 3 0 seem的流量只導入氮氣之後,將腔室內的壓力保持爲 l.OPa,施力卩50W之高頻率偏壓於基板11側,將基板11 曝露於氮素電漿(逆濺鍍),此時之基板Π的溫度係做 爲5 00 °C,處理時間係做爲200秒。 接著,將基板溫度維持導持爲5 00°C,導入氬與氮氣 於濺鍍裝置內,並且,將2000 W之高頻率功率施加於金 屬A1標靶側,再由將爐內的壓力保持爲0.5Pa,使氬氣 5sccm流通,使氮氣15sccm流通之條件(對於氣體全體 之氮素比係75%),於藍寶石而成之基板11上進行A1N 而成之中間層12的成膜,成長速率係爲0.1 2nm/s。 標靶內之磁鐵係針對在基板11之逆濺鍍時,及中間 層12之成膜時,均搖動。 將厚度爲50nm之A1N層(中間層12),進行成膜後 ,停止電漿動作,使基板1 1的溫度降低。 -45 - 1375335 接著,將令中間層12進行成膜之碁板11,從濺鍍裝 置(第1腔室)取出’導入至其他的濺鍍裝置(第2腔室 )° 首先,將形成中間層12之基板11 ’特別未進行濕式 - 等之前處理而導入至濺鍍裝置之中’在此’做爲灑鍍裝置 垂· . 係使用具有高頻率式之電源’更加地’具有可在標把內移 動磁鐵位置之機構的裝置。 | 並且,濺鍍裝置(第2腔室)內之到達真空度至成爲 1.5xl(T5Pa爲止進行減壓,將基板11加熱至700°C,以 42sccm的流量只導入氮氣之後,將腔室內的壓力保持爲 0.2Pa,在此狀態施力□ 50W之高頻率偏壓於基板11側,將 基板11保持維持在7〇〇 °C曝露於氮素電漿(逆濺鍍),此 時之處理時間係做爲3 00秒(5分鐘)^ 接著,將基板11的溫度升溫至800°C,導入氬與氮氣 於濺鍍裝置內,並且,將2 0 00W之高頻率功率施加於做 φ 爲液狀體之GaN標靶側,再由將爐內的壓力保持爲〇.5Pa ,使氬氣15SCCm流通,使氮氣15Sccm流通之條件(對於 氣體全體之氮素比係50%),於A1N而成之中間層12上 ,將 GaN而成之基底層14a進行成膜,成長速率係爲 1 nm/s 〇 標靶內之磁鐵係針對在中間層12之逆濺鍍時,及基 底層14a之成膜時,均搖動。 將厚度爲4μπι之GaN層(基底層14a),進行成膜後 ’停止電漿動作,使基板1 1的溫度降低。 ~ a-v -46 - 1375335 經由以上的工程,由藍寶石而成之基板11上,具有 柱狀構造,形成由A1N而成之中間層12,並於其上方, 製作以未摻雜形成4μιη之膜厚的GaN系半導體而成之基 底層14a的實施例1之樣品。 取出之基板係呈無色透明之反射狀,以光學顯微鏡而 觀察表面時,對於基底層14a之表面係未產生有凹坑。 並且,將以上述之方法所得到之未摻雜GaN層之X 線搖盪曲線(XRC ),使用 4結晶 X線測定裝置( PANalytical公司製,型號X’part)進行測定,其測定係 將〇11)5線X線發生源做爲光源而使用,在對稱面之( 00 02)面與非對秤面之(10-10)面而進行之,一般,在 ΠΙ族氮化物化合物半導體之情況,(0002 )面之XRC光 譜半値寬度係成爲結晶之平坦性的指標,並(1 0-1 0 )面 之XRC光譜半値寬度係成爲轉位密度之指標,而其測定 的結果,以本發明之方法所製作之未摻雜GaN層係在( 〇〇〇2)面之測定中,係表示半値寬度50秒,在(10-10) 面之中,係表示半値寬度270秒 另外,於圖6表示以剖面TEM觀察以在本實施例所 製作之樣品的中間層12與基底層14a相同條件,成長 〇. 8 μηι程度之薄膜情況之界面附近的結果,對於接近界面 係未產生損傷層,而做爲結果,了解到對於基底層係未產 生有如空隙之構成,而形成稠密之結晶層者。 更加地,將經由AFM (原子間力顯微鏡)而掃描基底 層14a之上面的結果,表示於圖7,而如圖7所示,基底 -47- 1375335 層14a之上面係爲極平坦的面,另外’平 )係爲 1 · 5 n m。 [實施例2] 在本實施例中,於以和實施例1同樣 之6μιη的未摻雜GaN結晶(基底層14a) 摻雜劑之η型接觸層1 4b進行成膜’更加 導體層之情況’最終’製作具有如圖3所 物半導體發光元件用之外延層構造的外延 10) ° 外延片係具有於擁有c面之藍寶石而 ,經由與實·施例1相同的成長方法.’將 A1N而成之中間層12進行成膜之後,從 6μπι之未摻雜GaN而成之基底層14a’具 電子濃度的2μιη之Si摻雜GaN而成之η 具有lxl018cnT3之電子濃度的20nm之In (η型包覆層14c),爲開始於GaN障壁 障壁層之層積構造’其中’具備交互層 16nm之GaN而成之6層的障壁層15a 3nm之不慘雜之In〇.2Ga〇.8N而成之5層的 發光層(多重量子阱構造)15,摻雜 Al〇.iGaG.9N而成之p型包覆層16a,及膜 摻雜A 1 〇. 〇 2 G aD. 9 8N而成之p型接觸層1 6 b 1 6的構造。 均表面粗度(Ra 之條件進行成膜 1上,將Si做爲 地經由層積各半 示之ΠI族氮化 片(層積半導體 成之基板1 1上 具有柱狀構造的 基板側依序層積 有 lxl019cm·3 之 型接觸層14b, 0. i G a 〇. 9 N包覆層 層而結束於GaN 曼積將層厚作爲 ,與將層厚做爲 井層15b而成之 5 nm 之 M g 的 厚 200nm 之 Mg 之P型半導體層 -48- 1375335 之測定中,係表示半値寬度3 00秒,在(10-10 ) ,係表示半値寬度700秒,了解到結晶性差的情況 另外,於圖8表示以剖面TEM觀察以在本比 製作之樣品的中間層與基底層相同條件,成長0.8 之薄膜情況之界面附近的結果,對於接近界面係產 層,由此影響而未形成稠密之結晶層者。 更加地,將經由AFM (原子間力顯微鏡)而掃 例1之基底層14a之上面的結果,表示於圖9,而 所示,基底層14a之上面係爲粗面,另外,平均表 (Ra )係爲11 .Onm,爲實施例1之基底層14a的 7 · 3 倍。 [產業上之利用可能性] 如根據本發明之III族氮化物半導體發光元件 方法及III族氮化物半導體發光元件,得到可使結 結晶的稠密性同時良好之III族氮化物半導體效率 長於基板上,對於生產性優越之同時,具備優越發 之ΠΙ族氮化物半導體發光元件。 【圖式簡單說明】 [圖1]係爲表示有關本發明之III族氮化物半導 元件之一例的剖面模式圖。 [圖2]係爲表示有關本發明之III族氮化物半導 元件之一例的剖面模式圖。 面之中 〇 較例所 ,程度 生損傷 描比較 如圖9 面粗度 Ra之 之製造 晶性及 佳地成 光特性 體發光 體發光 -51 - 1375335 [圖3]係爲表示構成有關本發明之ΠΙ族氮化物半導體 發光元件之層積半導體的剖面模式圖。 [圖4]係爲表示具備有關本發明之ΙΠ族氮化物半導體 發光元件的燈的剖面模式圖。 [圖5]係爲表示在有關本發明之ΙΠ族氮化物半導體發 光元;件之製造方法所使用之濺鍍裝置的構成的槪略圖。 [圖6]係爲針對在實施例〗製造之樣品的剖面ΤΕΜ像 〇 [圖7]係爲針對在實施例丨製造之基底層表面的AFm 像。 [圖8 ]係爲針對在比較例!製造之樣品的剖面τεμ像 〇
[圖9]係爲針對在比較例丨製造之基底層表面的AFM 像。 【主要元件符號說明】 1 :發光元件(III族氮化物半導體發光元件) 2 :燈 10 :層積半導體 1 1 :基板 1 la :基板表面 1 2 :中間層 14 : n型半導體層 14c : η型包覆層 -52- 1375335 14a :基底層 1 4b : η型接觸層 1 5 :發光層 16 : ρ型半導體層 1 6 a : η型接觸層 1 6b : ρ型包覆層 1 7 :透光性正極
20 :半導體層

Claims (1)

1375335 101. 5. 2 9 年月日修正替換頁 第097105419號專利申請案中文申請專利範圍修正本 民國101年5月29曰修正 十、申請專利範圍 1. 一種III族氮化物半導體發光元件之製造方法,其 特徵乃具備於基板上,經由濺鍍法而形成含有III族氮化 物之中間層的中間層形成工程, 和於前述中間層上,依序層積具有基底層之η型半導 體層,發光層,及Ρ型半導體層的層積半導體形成工程, 於前述中間層形成工程與前述層積半導體形成工程之 間,具備對於前述中間層而言,進行電漿處理之前處理工 程,且包含在前述層積半導體形成工程之前述基底層的形 成工程乃經由濺鍍法將前述基底層進行成膜之工程》 2. 如申請專利範圍第1項記載之III族氮化物半導體 發光元件之製造方法,其中,前述中間層形成工程乃在第 1腔室內所進行之同時,形成前述基底層之工程乃在第2 腔室內所進行, 在前述中間層形成工程與前述前處理工程之間,進行 將形成前述中間層之前述基板,從前述第1腔室取出於大 氣中的.操作者。 3. 如申請專利範圍第1項或第2項記載之III族氮化 物半導體發光元件之製造方法,其中,使含有氮素,氬, 或氮素與氬之混合氣體之任一的前處理氣體,流通於前述 中間層之表面而進行者。 4 ·如申請專利範圍第1項或第2項記載之111族氮化 1375335 101.5.2 9 .·' t. 二年月日修正替換頁 物半導體發光元件之製造方法,其中,使含有氮的前處理 氣體,流通於前述中間層之表面而進行者 5. 如申請專利範圍第3項之III族氮化物半導體發光 元件之製造方法,其中,前述處理氣體中的氮素之分壓乃 1χ10_2〜lOPa之範圍者。 6. 如申請專利範圍第3項之ΙΠ族氮化物半導體發光 元件之製造方法,其中,將前述處理氣體的壓力做爲0.01 〜5Pa之範圍所進行者。 7. 如申請專利範圍第2項之ΠΙ族氮化物半導體發光 元件之製造方法,其中,前述第2腔室內之殘存氧分壓乃 2.0xl(T6Pa 以下者。 8. 如申請專利範圍第3項之ΠΙ族氮化物半導體發光 元件之製造方法,其中,將前述處理時間做爲30秒〜 7,200秒之範圍所進行者。 9. 如申請專利範圍第3項之111族氮化物半導體發光 元件之製造方法,其中,將前述處理時間做爲60秒〜 1,800秒之範圍所進行者。 10·如申請專利範圍第3項之111族氮化物半導體發 光元件之製造方法,其中,將前述基板的溫度做爲2 5 °C〜 1,000°C之範圍所進行者。 Π.如申請專利範圍第3項之111族氮化物半導體發 光元件之製造方法,其中,將前述基板的溫度做爲400 °C 〜900°C之範圍所進行者。 12.如申請專利範圍第1項或第2項之III族氮化物 1375335 101^^29__ ··'· v: 年月日修正替換頁 半導體發光元件之製造方法,其中,將前述中間層形成工 程及前述基底層之形成工程,在同一的腔室內進行者。 . 13.如申請專利範圍第1項或第2項之ΙΠ族氮化物 半導體發光元件之製造方法,其中,針對在前述前處理工 程之電漿處理乃逆濺鍍處理者。 14. 如申請專利範圍第13項記載之ΙΠ族氮化物半導 體發光元件之製造方法,其中,前述前處理工程乃經由根 據使用高頻率之電源,使電漿產生之情況,進行逆濺鍍之 鲁工程。 15. 如申請專利範圍第13項記載之III族氮化物半導 體發光元件之製造方法.,其中,前述前處理工程乃經由根 據使用高頻率之電源,使氮素電漿產生之情況,進行逆濺 鍍之工程。 16·如申請專利範圍第13項之III族氮化物半導體發 光元件之製造方法,其中,針對在前述前處理工程,對於 φ 每1片50mm 口徑之基板,施力卩1〜200W之偏壓者。 • 17.如申請專利範圍第1項或第2項之III族氮化物 - 半導體發光元件之製造方法,其中,將前述中間層做爲柱 狀結晶而形成者。 18. 如申請專利範圍第1項或第2項之III族氮化物 半導體發光元件之製造方法,其中,將前述中間層,呈被 覆前述基板表面之至少9 0 %地形成者。 19. 如申請專利範圍第17項記載之III族氮化物半導 體發光元件之製造方法,其中,構成前述中間層之前述柱 -3- 1375335 5. 2 j___·η Y年月日修正替換$ 狀結晶的晶粒的寬度平均値乃1〜l〇〇nm之範圍者。 20.如申請專利範圍第17項記載之ΠΙ族氮化物半導 體發光元件之製造方法,其中,構成前述中間層之前述柱 狀結晶的晶粒的寬度平均値乃1〜7〇nm之範圍者。 21.如申請專利範圍第1項或第2項之III族氮化物 半導體發光元件之製造方法,其中,前述中間層之膜厚乃 做爲10〜5〇〇nm之範圍者。 22.如申請專利範圍第1項或第2項之III族氮化物 半導體發光元件之製造方法,其中’前述中間層之膜厚乃 做爲20〜l〇〇nm之範圍者。 23.如申請專利範圍第1項或第2項之III族氮化物 半導體發光元件之製造方法,其中’前述中間層乃由含有 A1之組成而成者。 24.如申請專利範圍第23項記載之111族氮化物半導 體發光元件之製造方法,其中,前述中間層乃由Α1Ν而成 者。 25.如申請專利範圍第1項或第2項之III族氮化物 半導體發光元件之製造方法,其中,前述基底層乃由GaN 系化合物半導體而成者。 2 6.如申請專利範圍第25項記載之111族氮化物半導 體發光元件之製造方法,其中,前述基底層乃由A1 GaN而 成者。 27. —種III族氮化物半導體發光兀件’其特徵乃經 由如申請專利範圍第1項至第26項任一記載之ΙΠ族氮化 1375335 101.5.2 9 年月曰修正替換頁 物半導體發光元件之製造方法所製造者。 徵乃於 底層之 前述中 處理而 物半導 頻率之 基底層 28. —種III族氮化物半導體發光元件,其特 基板上,層積含有III族氮化物之中間層,具有基 η型半導體層,發光層,及p型半導體層而成,於 間層之前述基底層側的面,實施含有電漿處理之前 成者》 2 9.如申請專利範圍第28項記載之III族氮化 體發光元件,其中,前述電漿處理乃使經由使用高 電源所產生之氮素電漿,曝露於前述中間層之前述 側的面之處理者。 3 0. —種燈,其特徵乃具備經由如申請專利範圍第27 項至第29項任一記載之ΙΠ族氮化物半導體發光元件而成
TW097105419A 2007-02-21 2008-02-15 Method for producing group iii nitride semiconductor light emitting device, group iii nitride semiconductor light emitting device, and lamp TWI375335B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007040691A JP4191227B2 (ja) 2007-02-21 2007-02-21 Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子並びにランプ

Publications (2)

Publication Number Publication Date
TW200901513A TW200901513A (en) 2009-01-01
TWI375335B true TWI375335B (en) 2012-10-21

Family

ID=39709924

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097105419A TWI375335B (en) 2007-02-21 2008-02-15 Method for producing group iii nitride semiconductor light emitting device, group iii nitride semiconductor light emitting device, and lamp

Country Status (4)

Country Link
US (1) US8198179B2 (zh)
JP (1) JP4191227B2 (zh)
TW (1) TWI375335B (zh)
WO (1) WO2008102646A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110045056A (ko) * 2008-09-16 2011-05-03 쇼와 덴코 가부시키가이샤 Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프
JP2010092934A (ja) * 2008-10-03 2010-04-22 Showa Denko Kk 半導体発光素子の製造方法
US8592240B2 (en) 2008-10-03 2013-11-26 Toyoda Gosei Co., Ltd. Method for manufacturing semiconductor light-emitting element
JP2010157609A (ja) * 2008-12-26 2010-07-15 Showa Denko Kk 半導体発光素子の製造方法
JP2010123920A (ja) * 2008-10-20 2010-06-03 Sumitomo Electric Ind Ltd 窒化物系半導体発光素子を作製する方法、及びエピタキシャルウエハを作製する方法
US8481411B2 (en) 2009-06-10 2013-07-09 Seoul Opto Device Co., Ltd. Method of manufacturing a semiconductor substrate having a cavity
US8860183B2 (en) * 2009-06-10 2014-10-14 Seoul Viosys Co., Ltd. Semiconductor substrate, semiconductor device, and manufacturing methods thereof
JP5847083B2 (ja) * 2009-08-26 2016-01-20 ソウル バイオシス カンパニー リミテッドSeoul Viosys Co.,Ltd. 発光素子の製造方法
JP5570838B2 (ja) * 2010-02-10 2014-08-13 ソウル バイオシス カンパニー リミテッド 半導体基板、その製造方法、半導体デバイス及びその製造方法
JP5310604B2 (ja) 2010-03-05 2013-10-09 豊田合成株式会社 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置
JP2011071546A (ja) * 2010-12-10 2011-04-07 Showa Denko Kk 化合物半導体ウェーハの製造方法
KR101564251B1 (ko) * 2010-12-27 2015-10-29 캐논 아네르바 가부시키가이샤 에피텍셜 막 형성방법, 스퍼터링 장치, 반도체 발광소자 제조방법, 반도체 발광소자, 및 조명장치
US20130140525A1 (en) * 2011-12-01 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Gallium nitride growth method on silicon substrate
US9929310B2 (en) 2013-03-14 2018-03-27 Applied Materials, Inc. Oxygen controlled PVD aluminum nitride buffer for gallium nitride-based optoelectronic and electronic devices
US9574287B2 (en) * 2013-09-26 2017-02-21 Globalfoundries Inc. Gallium nitride material and device deposition on graphene terminated wafer and method of forming the same
TWI564410B (zh) * 2014-04-25 2017-01-01 明志科技大學 氮化鋁薄膜的物理氣相沉積
JP6740623B2 (ja) * 2015-04-24 2020-08-19 東ソー株式会社 窒化ガリウム系膜ならびにその製造方法
US10784173B2 (en) * 2017-04-24 2020-09-22 United States Of America As Represented By The Secretary Of The Air Force Proton radiation as a tool for selective degradation and physics based device model test and calibration
TWI825187B (zh) * 2018-10-09 2023-12-11 日商東京威力科創股份有限公司 氮化物半導體膜之形成方法
CN110643934A (zh) * 2019-09-20 2020-01-03 深圳市晶相技术有限公司 一种半导体设备
DE102020121750B3 (de) * 2020-08-19 2022-01-27 Otto-von-Guericke-Universität Magdeburg, Körperschaft des öffentlichen Rechts Verfahren zum Wachsen einer Halbleiteranordnung und Halbleiteranordnung

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039819A (ja) 1983-08-12 1985-03-01 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の作製方法
JPS60173829A (ja) 1984-02-14 1985-09-07 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の成長方法
JP3026087B2 (ja) 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
US5290393A (en) 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
DE69330845T2 (de) 1992-03-26 2002-04-04 Canon Kk Methoden für das Wachstum von Verbindungshalbleiterschichten
JPH05347456A (ja) * 1992-06-12 1993-12-27 Canon Inc 結晶改善された化合物半導体デバイスの製造方法
JP3773282B2 (ja) * 1995-03-27 2006-05-10 豊田合成株式会社 窒化ガリウム系化合物半導体の電極形成方法
JPH0936427A (ja) * 1995-07-18 1997-02-07 Showa Denko Kk 半導体装置及びその製造方法
US5650361A (en) * 1995-11-21 1997-07-22 The Aerospace Corporation Low temperature photolytic deposition of aluminum nitride thin films
JP3361285B2 (ja) * 1996-01-19 2003-01-07 松下電器産業株式会社 窒化ガリウム系化合物半導体発光素子及び窒化ガリウム系化合物半導体の製造方法
WO1997026680A1 (fr) 1996-01-19 1997-07-24 Matsushita Electric Industrial Co., Ltd. Dispositif emetteur de lumiere a semi-conducteur a base de composes de nitrure de gallium et procede de fabrication d'un semi-conducteur a base de composes de nitrure de gallium
JPH09205254A (ja) * 1996-01-26 1997-08-05 Mitsubishi Electric Corp 半導体装置の製造方法および半導体製造装置並びに半導体レーザの製造方法
JPH09260289A (ja) 1996-03-19 1997-10-03 Nippon Steel Corp 化合物半導体単結晶の成長方法
US6541797B1 (en) 1997-12-04 2003-04-01 Showa Denko K. K. Group-III nitride semiconductor light-emitting device
JP3890726B2 (ja) * 1998-02-24 2007-03-07 富士電機ホールディングス株式会社 Iii族窒化物半導体の製造方法
JPH11274535A (ja) 1998-03-26 1999-10-08 Kanegafuchi Chem Ind Co Ltd シリコン系薄膜光電変換装置の製造装置
JP3440873B2 (ja) 1999-03-31 2003-08-25 豊田合成株式会社 Iii族窒化物系化合物半導体素子の製造方法
JP3700492B2 (ja) 1999-09-21 2005-09-28 豊田合成株式会社 Iii族窒化物系化合物半導体素子
US6713789B1 (en) 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3567790B2 (ja) 1999-03-31 2004-09-22 豊田合成株式会社 Iii族窒化物系化合物半導体発光素子
JP2000286448A (ja) 1999-03-31 2000-10-13 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体発光素子
JP4613373B2 (ja) * 1999-07-19 2011-01-19 ソニー株式会社 Iii族ナイトライド化合物半導体薄膜の形成方法および半導体素子の製造方法
JP2001085737A (ja) 1999-09-10 2001-03-30 Sharp Corp 窒化物半導体発光素子
JP3577463B2 (ja) 2001-02-20 2004-10-13 昭和電工株式会社 Iii族窒化物半導体発光ダイオード
JP2003048799A (ja) 2001-08-01 2003-02-21 Ngk Insulators Ltd Iii族窒化物膜の製造方法
JP2003347580A (ja) * 2002-05-28 2003-12-05 Tokyo Gas Co Ltd ダイヤモンド紫外線発光素子
JP2004179457A (ja) * 2002-11-28 2004-06-24 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法
US20050122828A1 (en) * 2003-09-29 2005-06-09 Matsushita Electric Industrial Co., Ltd. Magnetic switching device and memory using the same
JP2005244202A (ja) 2004-01-26 2005-09-08 Showa Denko Kk Iii族窒化物半導体積層物
EP1709670B1 (en) 2004-01-26 2012-09-12 Showa Denko K.K. Group iii nitride semiconductor multilayer structure
JP2005259820A (ja) 2004-03-09 2005-09-22 Sharp Corp Iii−v族化合物半導体発光素子とその製造方法
JP4513446B2 (ja) 2004-07-23 2010-07-28 豊田合成株式会社 半導体結晶の結晶成長方法
TWI236167B (en) 2004-08-04 2005-07-11 Formosa Epitaxy Inc Light-emitting layer structure of GaN light emitted diode
JP2006080426A (ja) 2004-09-13 2006-03-23 Sharp Corp 発光ダイオード
US8486845B2 (en) 2005-03-21 2013-07-16 Tokyo Electron Limited Plasma enhanced atomic layer deposition system and method
JP5010129B2 (ja) * 2005-09-30 2012-08-29 株式会社東芝 発光ダイオード及びその製造方法

Also Published As

Publication number Publication date
JP2008205267A (ja) 2008-09-04
US8198179B2 (en) 2012-06-12
US20110001163A1 (en) 2011-01-06
JP4191227B2 (ja) 2008-12-03
WO2008102646A1 (ja) 2008-08-28
TW200901513A (en) 2009-01-01

Similar Documents

Publication Publication Date Title
TWI375335B (en) Method for producing group iii nitride semiconductor light emitting device, group iii nitride semiconductor light emitting device, and lamp
TWI408733B (zh) Iii族氮化物化合物半導體發光元件之製造方法、及iii族氮化物化合物半導體發光元件、以及燈
TWI491064B (zh) Iii族氮化物半導體發光元件及該製造方法、以及燈
KR101067122B1 (ko) Ⅲ족 질화물 반도체의 제조 방법, ⅲ족 질화물 반도체 발광 소자의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프
TWI352436B (zh)
KR101159995B1 (ko) Ⅲ족 질화물 반도체 소자 및 그 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프
KR101074178B1 (ko) Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자, 및 램프
TWI418057B (zh) Iii族氮化物化合物半導體發光元件之製造方法,及iii族氮化物化合物半導體發光元件及燈
JP5049659B2 (ja) Iii族窒化物半導体の製造方法、iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ
KR20100049123A (ko) Ⅲ족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프
KR20090074092A (ko) Ⅲ족 질화물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 반도체 발광 소자, 및 램프
JP2008047762A (ja) Iii族窒化物化合物半導体発光素子の製造方法、及びiii族窒化物化合物半導体発光素子、並びにランプ
JP2008098224A (ja) Iii族窒化物化合物半導体積層構造体の成膜方法
JP2008098245A (ja) Iii族窒化物化合物半導体積層構造体の成膜方法
JP2008294449A (ja) Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子並びにランプ
JP2009161434A (ja) Iii族窒化物半導体結晶の製造方法及びiii族窒化物半導体結晶
JP2009155672A (ja) Iii族窒化物半導体の製造方法、iii族窒化物半導体発光素子の製造方法、iii族窒化物半導体製造装置、iii族窒化物半導体及びiii族窒化物半導体発光素子、並びにランプ
JP2008198705A (ja) Iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ
JP5179055B2 (ja) Iii族窒化物半導体の製造方法、iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ
JP2008177523A (ja) Iii族窒化物化合物半導体発光素子の製造方法、及びiii族窒化物化合物半導体発光素子、並びにランプ
JP2008034510A (ja) Iii族窒化物化合物半導体発光素子及びその製造方法、並びにランプ
JP2010232700A (ja) Iii族窒化物半導体発光素子の製造方法