KR101159995B1 - Ⅲ족 질화물 반도체 소자 및 그 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프 - Google Patents

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쇼와 덴코 가부시키가이샤
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Abstract

본 발명의 III족 질화물 반도체 소자는, 기판(11) 상에 적어도 III족 질화물 화합물로 이루어지는 버퍼층(12)이 적층되어 이루어지고, 상기 버퍼층(12)이 AlN으로 이루어지고, 상기 버퍼층(12)의 a축의 격자 정수가, 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작다.

Description

Ⅲ족 질화물 반도체 소자 및 그 제조 방법, Ⅲ족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프{GROUP III NITRIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, GROUP III NITRIDE SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND LAMP}
본 발명은, 발광 다이오드(LED), 레이저 다이오드(LD), 전자 디바이스 등에 적절하게 사용되고, 화학식 AlaGabIncN(0≤a≤1, 0≤b≤1, 0≤c≤1, a+b+c=1)으로 나타내어지는 III족 질화물 반도체가 적층되어 이루어지는 III족 질화물 반도체 소자 및 그 제조 방법, III족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프에 관한 것이다.
본원은, 2008년 3월 13일에 일본에 출원된 일본 특허 출원 제2008-064111호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
III족 질화물 반도체는, 가시광으로부터 자외광 영역의 범위에 상당하는 에너지의 직접 천이형의 밴드 갭을 갖고, 발광 효율이 우수하므로, 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 반도체 발광 소자로서 제품화되어, 각종 용도로 사용되고 있다. 또한, 전자 디바이스에 사용한 경우에도, III족 질화물 반도체는, 종래의 III-V족 화합물 반도체를 사용한 경우에 비하여 우수한 특성이 얻어지는 포텐셜을 갖고 있다.
이와 같은 III족 질화물 반도체는, 일반적으로, 트리메틸갈륨, 트리메틸알루미늄 및 암모니아를 원료로 하여, 유기 금속 화학 기상 성장(MOCVD)법에 의해 제조되어 있다. MOCVD법은, 캐리어 가스에 원료의 증기를 포함시켜 기판 표면으로 운반하고, 가열된 기판의 표면에서 원료를 분해시킴으로써, 결정을 성장시키는 방법이다.
종래, III족 질화물 반도체의 단결정 웨이퍼는 시판되고 있지 않고, III족 질화물 반도체로서는, 다른 재료의 단결정 웨이퍼 상에 결정을 성장시켜 얻는 방법이 일반적이다. 이와 같은, 이종 기판과, 그 위에 에피택셜 성장시키는 III족 질화물 반도체 결정 사이에는, 큰 격자 부정합이 존재한다. 예를 들어, 사파이어(Al2O3)로 이루어지는 기판 상에 질화갈륨(GaN)을 직접 성장시킨 경우, 양자 사이에는 16%의 격자 부정합이 존재한다. 또한, SiC로 이루어지는 기판 상에 질화갈륨을 직접 성장시킨 경우에는, 양자간에 6%의 격자 부정합이 존재한다. 일반적으로, 상술한 바와 같은 큰 격자 부정합이 존재하는 경우, 기판 상에 결정을 직접 에피택셜 성장시키는 것이 곤란해지고, 또한 성장시킨 경우라도 결정성이 양호한 결정을 얻을 수 없다는 문제가 있다.
따라서, 유기 금속 화학 기상 성장(MOCVD)법에 의해, 사파이어 단결정 기판 혹은 SiC 단결정 기판 상에 III족 질화물 반도체 결정을 에피택셜 성장시킬 때, 우선, 기판 상에 질화알루미늄(AlN)이나 질화알루미늄갈륨(AlGaN)으로 이루어지는 저온 버퍼층이라고 불리는 층을 적층하고, 그 위에 고온에서 III족 질화물 반도체 결정을 에피택셜 성장시키는 방법이 제안되어 있고, 일반적으로 행해지고 있다(예를 들어, 특허문헌 1, 2).
그러나, 특허문헌 1 및 2에 기재된 방법에서는, 기본적으로, 기판과 그 위에 성장되는 III족 질화물 반도체 결정 사이가 격자 정합하고 있지 않으므로, 성장한 결정의 내부에, 표면을 향하여 신장하는 관통 전위라고 불리는 전위를 내포한 상태가 된다. 이로 인해, 결정에 왜곡이 발생하게 되어, 구조를 적정화하지 않으면 충분한 발광 강도를 얻을 수 없고, 또한 생산성이 저하되어 버리는 등의 문제가 있었다.
또한, 상기 버퍼층을 MOCVD 이외의 방법으로 성막하는 기술도 제안되어 있고, 예를 들어, 고주파 스퍼터로 성막한 버퍼층 상에 MOCVD에 의해 동일한 조성의 결정을 성장시키는 방법이 제안되어 있다(예를 들어, 특허문헌 3). 그러나, 특허문헌 3에 기재된 방법에서는, 기판 상에, 안정되고 양호한 결정을 적층할 수 없다는 문제가 있다.
따라서, 안정되고 양호한 결정을 얻기 위하여, 버퍼층을 성장시킨 후, 암모니아와 수소로 이루어지는 혼합 가스 중에서 어닐하는 방법(예를 들어, 특허문헌 4)이나, 버퍼층을 400℃ 이상의 온도에서, DC 스퍼터에 의해 성막하는 방법(예를 들어, 특허문헌 5) 등이 제안되어 있다. 그러나, 상기 특허문헌 4 내지 5에 기재된 어느 방법에 있어서도, 기판과 그 위에 성장되는 III족 질화물 반도체 결정과의 사이가 격자 부정합으로 된 경우에는, 안정되어 양호한 결정을 얻는 것이 곤란하다는 문제가 있었다.
또한, 상기 특허문헌 1 내지 5 중 어느 것에 있어서도, 특히, 결정의 전위 밀도에 크게 관계된 것으로, LED 등의 발광 소자의 특성을 향상시키기 위하여 중요해지는, GaN으로 이루어지는 하지층의 (10-10)면의 결정성이 낮다는 큰 문제가 있었다.
일본 특허 제3026087호 공보 일본 특허 공개 평4-297023호 공보 일본 특허 공고 평5-86646호 공보 일본 특허 제3440873호 공보 일본 특허 제3700492호 공보
본 발명은 상기 문제를 감안하여 이루어진 것이며, 양호하게 배향한 균일성이 높은 버퍼층이 기판 상에 형성되고, 버퍼층 상에 결정성이 양호한 III족 질화물 반도체로 이루어지는 층이 형성되어 있는, 소자 특성이 우수한 III족 질화물 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은, 발광 특성이 우수한 III족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프를 제공하는 것을 목적으로 한다.
본 발명자들은, 결정성이 우수한 III족 질화물 반도체 결정을 성막하기 위하여 예의 연구를 거듭한 결과, 기판 상에 형성되는 버퍼층의 각 결정축의 격자 정수를 적정하게 컨트롤함으로써, 버퍼층의 균일성이 향상되고, 또한 버퍼층 상에 형성되는 III족 질화물 반도체의 결정성이 향상하는 것을 발견하여, 본 발명을 완성시켰다.
즉, 본 발명은 이하에 관한 것이다.
[1] 기판 상에, 적어도 III족 질화물 화합물로 이루어지는 버퍼층이 적층되어 이루어지는 III족 질화물 반도체 소자이며,
상기 버퍼층이, AlN으로 이루어지고,
상기 버퍼층의 a축의 격자 정수가, 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작은 III족 질화물 반도체 소자.
[2] 상기 버퍼층의 격자 정수가, 하기 수학식 1로 나타내어지는 관계를 만족하는 상기 [1]에 기재된 III족 질화물 반도체 소자.
<수학식 1>
Figure 112010061475941-pct00001
단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수이다.
[3] 상기 버퍼층의 c축의 격자 정수가 5Å 이상인 상기 [1] 또는 [2]에 기재된 III족 질화물 반도체 소자.
[4] 상기 버퍼층이 단결정 조직으로 이루어지는 상기 [1] 내지 [3] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[5] 상기 버퍼층이, 기둥 형상 결정의 집합체로 이루어지는 상기 [1] 내지 [3] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[6] 상기 버퍼층의 막 두께가 10 내지 500㎚의 범위인 상기 [1] 내지 [5] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[7] 상기 버퍼층의 막 두께가 20 내지 100㎚의 범위인 상기 [1] 내지 [5] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[8] 상기 버퍼층이, 상기 기판 표면의 적어도 90%를 덮도록 형성되어 있는 상기 [1] 내지 [7] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[9] 상기 기판이 사파이어로 이루어지는 상기 [1] 내지 [8] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[10] 상기 버퍼층은, V족 원소를 포함하는 가스와 금속 재료를, 플라즈마로 활성화하여 반응시킴으로써 성막된 것인 상기 [1] 내지 [9] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[11] 상기 버퍼층은, 반응성 스퍼터법에 의해 성막된 것인 상기 [10]에 기재된 III족 질화물 반도체 소자.
[12] 상기 버퍼층 상에 III족 질화물 반도체로 이루어지는 하지층이 형성되어 있는 상기 [1] 내지 [11] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[13] 상기 하지층이 GaN으로 이루어지는 상기 [12]에 기재된 III족 질화물 반도체 소자.
[14] 상기 버퍼층 상에 형성되는 하지층이 MOCVD법에 의해 성막되는 것인 상기 [12] 또는 [13]에 기재된 III족 질화물 반도체 소자.
[15] 상기 하지층의 (0002)면의 X선 로킹 커브 반치폭이 100arcsec 이하인 상기 [12] 내지 [14] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[16] 상기 하지층의 (10-10)면의 X선 로킹 커브 반치폭이 300arcsec 이하인 상기 [12] 내지 [15] 중 어느 한 항에 기재된 III족 질화물 반도체 소자.
[17] 상기 [12] 내지 [16] 중 어느 한 항에 기재된 III족 질화물 반도체 소자에 구비되는 하지층 상에, 적어도 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되어 이루어지는 III족 질화물 반도체 발광 소자.
[18] 기판 상에, 적어도 III족 질화물 화합물로 이루어지는 버퍼층을 적층하는 III족 질화물 반도체 소자의 제조 방법이며,
상기 버퍼층을, AlN으로 형성하고, 또한 상기 버퍼층의 a축의 격자 정수가 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작은 관계를 만족하는 조건으로서 형성하는 III족 질화물 반도체 소자의 제조 방법.
[19] 상기 버퍼층을, 상기 버퍼층의 격자 정수가 하기 수학식 1로 나타내어지는 관계를 만족하는 조건으로서 형성하는 상기 [18]에 기재된 III족 질화물 반도체 소자의 제조 방법.
<수학식 1>
Figure 112010061475941-pct00002
단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수이다.
[20] 상기 버퍼층을, 상기 버퍼층의 c축의 격자 정수가 5Å 이상인 관계를 만족하는 조건으로서 형성하는 상기 [18] 또는 [19]에 기재된 III족 질화물 반도체 소자의 제조 방법.
[21] 상기 버퍼층을, V족 원소를 포함하는 가스와 금속 재료를 플라즈마로 활성화하여 반응시킴으로써 성막하는 상기 [18] 내지 [20] 중 어느 한 항에 기재된 III족 질화물 반도체 소자의 제조 방법.
[22] 상기 버퍼층을, 반응성 스퍼터법을 사용하여 성막하는 상기 [21]에 기재된 III족 질화물 반도체 소자의 제조 방법.
[23] 상기 버퍼층을, 성막 장치의 챔버 내에 있어서 도달 진공도, 1.0×10-3Pa 이하의 조건으로 제조하는 상기 [18] 내지 [22] 중 어느 한 항에 기재된 III족 질화물 반도체 소자의 제조 방법.
[24] 상기 성막 장치의 챔버 내에 있어서 더미 방전을 행한 후, 상기 버퍼층을 형성하는 상기 [18] 내지 [23] 중 어느 한 항에 기재된 III족 질화물 반도체 소자의 제조 방법.
[25] 상기 기판에 대하여 플라즈마 처리에 의한 전처리를 실시한 후, 상기 버퍼층을 형성하는 상기 [18] 내지 [24] 중 어느 한 항에 기재된 III족 질화물 반도체 소자의 제조 방법.
[26] 상기 플라즈마 처리가 역스퍼터인 상기 [25]에 기재된 III족 질화물 반도체 소자의 제조 방법.
[27] 상기 버퍼층을, 상기 기판의 온도를 400 내지 800℃의 범위로서 형성하는 상기 [18] 내지 [26] 중 어느 한 항에 기재된 III족 질화물 반도체 소자의 제조 방법.
[28] 상기 버퍼층 상에 MOCVD법을 사용하여 하지층을 형성하는 상기 [18] 내지 [27] 중 어느 한 항에 기재된 III족 질화물 반도체 소자의 제조 방법.
[29] 상기 [28]에 기재된 제조 방법으로 얻어지는 III족 질화물 반도체 소자에 구비되는 하지층 상에, 적어도 n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하는 III족 질화물 반도체 발광 소자의 제조 방법.
[30] 상기 [18] 내지 [28] 중 어느 한 항에 기재된 제조 방법에 의해 얻어지는 III족 질화물 반도체 소자.
[31] 상기 [29]에 기재된 제조 방법에 의해 얻어지는 III족 질화물 반도체 발광 소자.
[32] 상기 [17] 또는 [31] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 램프.
본 발명의 III족 질화물 반도체 소자에 따르면, 버퍼층이 AlN로 이루어지고, 상기 버퍼층의 a축의 격자 정수가, 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작으므로, 결정의 균일성이 높아 양호하게 배향한 버퍼층이 얻어진다. 또한, 그 위에 형성되고, 또한 III족 질화물 반도체로 이루어지는 하지층의 결정성이 향상된다. 그 결과, 소자 특성이 우수한 III족 질화물 반도체 소자가 얻어진다. 또한, 본 발명의 III족 질화물 반도체 발광 소자는, III족 질화물 반도체 소자에 구비되는 하지층 상에, n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되어 이루어지므로, 발광 특성이 우수한 것이 된다.
도 1은 본 발명에 관한 III족 질화물 반도체 소자(III족 질화물 반도체 발광 소자)의 일례를 모식적으로 설명하는 도면이며, 적층 반도체의 단면 구조를 도시하는 개략도이다.
도 2는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 평면 구조를 도시하는 개략도이다.
도 3은 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 단면 구조를 도시하는 개략도이다.
도 4는 본 발명에 관한 III족 질화물 반도체 발광 소자를 사용하여 구성한 램프를 모식적으로 설명하는 개략도이다.
도 5는 본 발명에 관한 III족 질화물 반도체 소자(III족 질화물 반도체 발광 소자)의 제조 방법의 일례를 모식적으로 설명하는 도면이며, 챔버 내에 타깃이 구비된 스퍼터 장치의 구조를 도시하는 개략도이다.
도 6은 본 발명에 관한 III족 질화물 반도체 소자의 일례를 모식적으로 설명하는 도면이며, AlN으로 이루어지는 버퍼층의 격자 정수의 관계를 나타내는 그래프이다.
도 7은 본 발명에 관한 III족 질화물 반도체 소자의 일례를 모식적으로 설명하는 도면이며, AlN으로 이루어지는 버퍼층의 격자 정수의 지표인 다음식 {(c0-c)/(a0-a)}로 나타내어지는 수치와, GaN으로 이루어지는 하지층의 (0002)면의 X선 로킹 커브 반치폭과의 관계를 나타내는 그래프이다.
도 8은 본 발명에 관한 III족 질화물 반도체 소자의 일례를 모식적으로 설명하는 도면이며, AlN으로 이루어지는 버퍼층의 격자 정수와, GaN으로 이루어지는 하지층의 (10-10)면의 X선 로킹 커브 반치폭과의 관계를 나타내는 그래프이다.
이하에, 본 발명의 III족 질화물 반도체 소자 및 그 제조 방법, III족 질화물 반도체 발광 소자 및 그 제조 방법, 및 램프의 실시 형태에 대하여, 도 1 내지 8을 적절하게 참조하면서 설명한다.
[III족 질화물 반도체 소자(III족 질화물 반도체 발광 소자)]
본 실시 형태의 III족 질화물 반도체 소자(이하, 반도체 소자라고 약칭하는 경우가 있음)에 있어서는, 기판(11) 상에 적어도 III족 질화물 화합물로 이루어지는 버퍼층(12)이 적층되어 있고, 상기 버퍼층(12)이 AlN으로 이루어지고, 버퍼층(12)의 a축의 격자 정수(lattice constant)가, 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작다[도 1에 도시하는 적층 반도체(10)를 참조]. 또한, 본 실시 형태의 반도체 소자에 있어서는, 버퍼층(12)의 격자 정수가 상기 관계를 만족함과 함께, 하기 수학식 1로 나타내어지는 관계를 만족하는 것이 바람직하다.
<수학식 1>
Figure 112010061475941-pct00003
단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수이다.
<적층 구조>
도 1은, 본 발명에 관한 반도체 소자의 일례를 설명하기 위한 도면이며, 기판 상에 III족 질화물 반도체가 형성된 적층 반도체의 일례를 도시하는 개략 단면도이다.
도 1에 도시하는 적층 반도체(III족 질화물 반도체 소자, III족 질화물 반도체 발광 소자)(10)에 있어서는, 기판(11) 상에 III족 질화물 화합물로 이루어지고, 상기 수학식 1로 나타내어지는 관계를 만족하는 격자 정수를 갖는 버퍼층(12)이 적층되어 있고, 도시예에서는 버퍼층(12) 상에 하지층(13)이 형성되어 있다.
또한, 도 1에 도시하는 예의 적층 반도체(10)에 있어서는, 하지층(13) 상에, 또한 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차 적층되고, 이들 각 층으로 이루어지는 LED 구조[반도체층(20)]가 형성된다. 이에 의해, 적층 반도체(10)는 III족 질화물 반도체 발광 소자로서 구성되어 있다.
이하, 본 실시 형태의 III족 질화물 반도체 소자(III족 질화물 반도체 발광 소자)의 적층 구조에 대하여 상세하게 설명한다.
『기판』
기판(11)의 재료로서는, 특별히 한정되지 않지만, 사파이어를 사용하는 것이 바람직하다.
일반적으로, III족 질화물 반도체 결정이 적층되는 기판의 재료로서는, 표면 상에 III족 질화물 반도체 결정이 에피택셜 성장하는 기판의 재료이면 되고, 예를 들어, 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티타늄, 산화티타늄, 하프늄, 텅스텐, 몰리브덴 등을 들 수 있다. 이 중에서도, 사파이어, SiC 등의 육방정 구조를 갖는 재료를 기판에 사용하는 것이, 결정성이 양호한 III족 질화물 반도체를 적층할 수 있는 점에서 바람직하고, 사파이어를 사용하는 것이 가장 바람직하다.
또한, 기판의 크기로서는, 통상은 직경 2인치 정도의 것이 사용되지만, 본 발명의 III족 질화물 반도체 소자에서는, 직경 4 내지 6인치의 기판을 사용하는 것도 가능하다.
또한, 상기 기판 재료 중, 고온에서 암모니아에 접촉함으로써 화학적인 변성을 일으키는 것이 알려져 있는 산화물 기판이나 금속 기판 등을 사용한 경우에는, 암모니아를 사용하지 않고 버퍼층을 성막한 후, 암모니아를 사용하는 방법으로 후술하는 하지층을 성막하였을 때, 본 실시 형태의 버퍼층이 코트층으로서 작용하므로, 기판의 화학적인 변질을 방지하는 점에서 효과적이다. 또한, 일반적으로, 스퍼터법은 기판의 온도를 낮게 억제하는 것이 가능하므로, 고온에서 분해되어 버리는 성질을 갖는 재료로 이루어지는 기판을 사용한 경우에도, 기판(11)에 데미지를 부여하지 않고 기판 상에의 각 층의 성막이 가능하다.
『버퍼층』
버퍼층(12)은, 상기 재료로 이루어지는 기판(11) 상에 적층된다. 또한, 버퍼층(12)은 AlN으로 이루어지고, 예를 들어 V족 원소를 포함하는 가스와 금속 재료를 플라즈마로 활성화하여 반응시키는 반응성 스퍼터법에 의해 형성할 수 있다.
본 실시 형태와 같은, 플라즈마화한 금속 원료를 사용한 방법으로 성막된 막은 배향이 얻어지기 쉽다는 작용이 있다.
이와 같은 버퍼층을 이루는 III족 질화물의 결정은, 육방정계의 결정 구조를 갖고, 성막 조건을 컨트롤함으로써 단결정막으로 할 수 있다. 또한, III족 질화물의 결정은, 상기 성막 조건을 컨트롤함으로써, 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 기둥 형상 결정으로 하는 것도 가능하다. 또한, 여기서 설명하는 기둥 형상 결정이라 함은, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있고, 그 자체는 종단면 형상으로서 기둥 형상으로 되어 있는 결정을 말한다.
버퍼층(12)은 단결정 구조인 것이 버퍼 기능의 면에서 바람직하다. 상술한 바와 같이, III족 질화물의 결정은 육방정계의 결정을 갖고, 육각 기둥을 기본으로 한 조직을 형성한다. III족 질화물의 결정은, 성막 등의 조건을 제어함으로써, 면내 방향에도 성장한 결정을 성막하는 것이 가능해진다. 이와 같은 단결정 구조를 갖는 버퍼층(12)을 기판(11) 상에 성막한 경우, 버퍼층(12)의 버퍼 기능이 유효하게 작용하므로, 그 위에 성막되는 III족 질화물 반도체의 층은 양호한 배향성 및 결정성을 갖는 결정막이 된다.
버퍼층(12)의 막 두께는 10 내지 500㎚가 범위로 되어 있는 것이 바람직하다. 버퍼층(12)의 막 두께를 이 범위로 함으로써, 양호한 배향성을 갖고, 격자 정수가 상기 수학식 1로 나타내어지는 관계로 됨과 함께, 버퍼층(12) 상에 III족 질화물 반도체로 이루어지는 각 층을 성막할 때에 코트층으로서 유효하게 기능하는 버퍼층(12)이 얻어진다.
버퍼층(12)의 막 두께가 10㎚ 미만이면, 상술한 코트층으로서의 기능이 충분하지 않게 될 우려가 있다. 또한, 500㎚를 초과하는 막 두께에서 버퍼층(12)을 형성한 경우, 코트층으로서의 기능에는 변화가 없음에도 불구하고 성막 처리 시간이 길어져, 생산성이 저하될 우려가 있다. 또한, 버퍼층(12)의 막 두께가 10㎚ 미만 혹은 500㎚ 초과의 경우에는, 격자 정수를, 상기 수학식 1로 나타내어지는 관계를 만족하도록 제어하는 것이 곤란해진다.
또한, 버퍼층(12)의 막 두께는, 20 내지 100㎚의 범위로 되어 있는 것이 보다 바람직하다.
본 실시 형태에서는, 버퍼층(12)의 조성이 AlN으로 이루어지는 것이 바람직하다.
일반적으로, 기판 상에 적층시키는 버퍼층(12)의 조성으로서는, Al을 함유하는 조성이 바람직하고, 화학식 AlXGa1 - XN(1≥X≥0)으로 나타내어지는 III족 질화물 화합물이면, 어떤 재료라도 사용할 수 있다. 또한, V족으로서 As나 P가 함유되는 조성을 사용할 수도 있다. 그중에서도, 버퍼층의 조성이 Al을 포함하는 경우에는, GaAlN이 바람직하고, 이 경우에는, Al의 조성이 50% 이상인 것이 보다 바람직하다. 또한, 상술한 바와 같이, 버퍼층(12)의 구성은 AlN으로 이루어지는 것이 가장 바람직하다.
또한, 버퍼층(12)을 구성하는 재료로서는, III족 질화물 반도체와 같은 결정 구조를 갖는 것을 사용할 수 있지만, 격자의 길이가 후술하는 하지층을 구성하는 III족 질화물 반도체에 가까운 것이 바람직하고, 특히 주기율표의 IIIa족 원소의 질화물이 적합하다.
버퍼층(12)은, 기판(11)의 표면(11a)의 적어도 60% 이상, 바람직하게는 80% 이상을 덮고 있을 필요가 있고, 90% 이상을 덮도록 형성되어 있는 것이, 기판(11)의 코트층으로서의 기능면에서 보다 바람직하다. 또한, 버퍼층(12)은 표면(11a)의 100%, 즉, 기판(11)의 표면(11a) 상을 간극없이 덮도록 형성되어 있는 것이 가장 바람직하다. 버퍼층(12)이 기판(11)의 표면(11a)을 덮는 영역이 작아지면, 기판(11)이 크게 노출되므로 코트층으로서 기능하지 않고, III족 질화물 반도체 결정을 성장시키는 반도체 원료와 기판 사이에 반응이 발생하여, 버퍼층(12) 상에 형성되는 후술하는 하지층(13)의 평탄성을 손상시킬 우려가 있다.
「격자 정수」
본 실시 형태에서는, 버퍼층(12)의 a축의 격자 정수가, 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작은 것이 바람직하다. 또한, 본 실시 형태의 반도체 소자는, 버퍼층(12)의 격자 정수가 상기 관계를 만족함과 함께, 또한 하기 수학식 1로 나타내어지는 관계를 만족하는 막으로 되어 있는 것이 보다 바람직하다(도 6의 그래프에 있어서의 영역 E1, E2를 참조).
<수학식 1>
Figure 112010061475941-pct00004
단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수이다.
또한, 본 발명에 있어서 설명하는 벌크 상태라 함은, 외부로부터 응력 등이 부가된 상태가 아닌, 표면이나 계면의 영향을 무시할 수 있을 정도의 크기를 가진 결정의 집합체 혹은 단결정의 상태이다. 또한, 상기 결정은 단일의 조성으로 이루어진다. 벌크 상태에 있어서의 AlN의 격자 정수는, a축이 3.111Å, c축이 4.980Å이다(참고 문헌: I.Akasaki and H.Amano et al., Jpn.J.Appl.Phys. 36(1997)5393-5408.)
본 실시 형태에서는, 버퍼층(12)의 격자 정수를 상기 범위로 하고, 벌크 상태의 AlN보다도 사파이어의 a축에 가까운 조건으로 구성함으로써, 사파이어의 a축에 정합하고, 결정 결함이 적은, AlN으로 이루어지는 버퍼층(12)이 얻어진다. 그리고, 이와 같은 버퍼층(12) 상에, 후술하는 GaN으로 이루어지는 하지층(13)을 적층함으로써, 예를 들어 사파이어로 이루어지는 단결정의 기판(11)의 배향 정보를 하지층(13)이 이어받으므로, (0002)면 및 (10-10)면의 결정이 우수한 하지층(13)을 얻을 수 있다.
또한, 버퍼층(12)에 있어서는, c축의 격자 정수가, 벌크 상태에 있어서의 AlN의 c축의 격자 정수=4.980Å보다도 큰 것이 바람직하고, 5Å 이상인 것이 보다 바람직하다(도 6에 있어서의 영역 E2를 참조).
격자 정수는, 결정축의 길이나 축간 각도로 나타내어지고, 본 실시 형태의 버퍼층(12)과 같이, 육방정계의 구조를 갖는 결정의 경우에는, a축의 길이(Å)와 c축의 길이(Å)에 의해 나타내어진다(육방정의 경우 a축≠c축).
본 발명자들은, III족 질화물 반도체 소자의 결정성을 향상시키기 위하여, 사파이어로 이루어지는 기판(11) 상에 형성되는 버퍼층의 격자 정수와, 그 위에 형성되고 III족 질화물 반도체로 이루어지는 하지층의 결정성과의 관계에 대하여 예의 연구를 행한 결과, 이하에 나타내는 관계에 대하여 지견하였다.
도 6은, 사파이어 기판 상에, 반응성 스퍼터법을 사용하여 AlN으로부터 성막한 버퍼층(12)의, a축의 길이와 c축의 길이의 관계, 즉, a축의 격자 정수와 c축의 격자 정수의 관계를 나타내는 그래프이다. 도 6의 그래프 중, 부호 G의 파선은, 상기 수학식 1 중에 있어서 {(c0-c)/(a0-a)}=-1.4인 경우의 특성을 나타내는 직선이다. 또한, 도 6의 그래프 중에 있어서, 부호 B로 나타내는 점은, AlN의 벌크 상태에 있어서의 격자 정수(a축, c축)를 나타내는 점이며, 직선 G는 이 B점을 통과하는 직선으로 되어 있다.
또한, 도 7은, AlN으로 이루어지는 버퍼층에 있어서, 상기 수학식 1 중의 좌변에 나타내는 {(c0-c)/(a0-a)}의 수치와 그 위에 형성되는 GaN층(하지층)의 (0002)면의 XRC(X선 로킹 커브) 반치폭과의 관계를 나타내는 그래프이다. 도 7의 그래프 중, 부호 J의 파선은, 상기 수학식 1중에 있어서 {(c0-c)/(a0-a)=-1.4}를 나타내는 직선이다.
여기서, 일반적으로, GaN 등의 III족 질화물 반도체의 경우, (0002)면의 XRC 스펙트럼의 반치폭은 결정의 평탄성(모자익시티, mosaicity)의 지표가 되고, (10-10)면의 XRC 스펙트럼 반치폭은 전위 밀도(트위스트, twist)의 지표가 된다.
도 6의 그래프에 나타낸 바와 같이, AlN으로 이루어지는 버퍼층(12)의 a축의 격자 정수가, 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작은 경우, 그 위에 성장한 GaN층(하지층)은, 주로 표면이 미러 형상의 결정이 된다(도 6의 그래프 중에 있어서의 □표 및 ◇표의 플롯을 참조). 또한, 도 6의 그래프에 나타낸 바와 같이, 버퍼층(12)의 격자 정수가, 또한 상기 수학식 1로 나타내어지는 관계를 만족하는 경우에는, 그 위에 성장한 GaN층(하지층)의 (0002)면의 배향성이 보다 한층 양호해진다(도 6의 그래프 중에 있어서의 파선 G보다도 좌측의 영역 E1, E2를 참조).
또한, 도 7의 그래프에 나타낸 바와 같이, 버퍼층(12)의 격자 정수가, 상기 수학식 1로 나타내어지는 관계를 만족하는 경우에는, 그 위에 성장한 GaN층(하지층)의 (0002)면의 XRC 반치폭이 낮은 수치를 나타내고 있고, 대략 100arcsec 이하가 된다(도 7의 그래프 중에 있어서의 파선 J보다 우측의 영역을 참조). 이에 의해, 버퍼층의 격자 정수가, 상기 수학식 1로 나타내어지는 관계를 만족하는 경우에는, 그 위에 성장한 GaN으로 이루어지는 하지층의 결정성이 양호해지는 것을 알 수 있다.
한편, 버퍼층(12)의 a축의 격자 정수가 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 큰 경우, 그 위에 성장한 GaN층은, 균열의 발생이나 표면이 흐린 등의 표면 이상이 보여, 양호한 결정이 얻어지지 않는 것을 알 수 있다(도 6의 그래프 중에 있어서의 △ 표시의 플롯을 참조).
도 8은, AlN으로 이루어지는 버퍼층의 격자 정수 중 c축의 길이와, 그 위에 형성되는 GaN층(하지층)의 (10-10)면의 XRC(X선 로킹 커브) 반치폭과의 관계를 나타내는 그래프이다. 도 8의 그래프 중, 부호 k의 파선은, AlN의 벌크의 격자 정수를 나타내는 직선이다. 도 8의 그래프에 나타낸 바와 같이, 버퍼층의 격자 정수가, 파선 k로 나타내어지는 벌크 상태의 AlN의 4.982Å(c축)보다도 큰 경우에는, 버퍼층 상에 형성되는 GaN층의 (10-10)면 XRC 반치폭이 작아지는 것을 알 수 있다. 이에 의해, AlN으로 이루어지는 버퍼층의 격자 정수(c축)를 벌크 상태보다도 커지도록 제어함으로써, 그 위에 형성되는 GaN층의 결정성도 향상되는 것으로 생각할 수 있다.
또한, 버퍼층의 c축의 격자 정수를 5Å 이상으로 한 경우에는, 그 위에 형성되는 GaN으로 이루어지는 하지층의 (10-10)면의 XRC 반치폭은 300arcsec 이하로 되고, 결정성이 양호해진다.
이와 같이, GaN층(하지층)의 결정성이 양호하면, 그 위에 성막되어 III족 질화물 반도체(GaN)로 이루어지는 n형 반도체층, 발광층, p형 반도체층의 각 층의 결정성의 향상에 기여하는 것이 명확하다.
버퍼층의 격자 정수가, 상술한 바와 같은 범위인 경우에, 그 위의 GaN으로 이루어지는 하지층의 표면 평탄성 및 결정성이 향상되는 이유로서는, 이하의 설명을 들 수 있다.
AlN으로 이루어지는 버퍼층은, c축 배향으로 기판 상에 성장하므로, AlN의 a축의 격자 정수와 기판의 격자 정수의 정합성이 문제가 된다. 사파이어로 이루어지는 기판은, a축의 격자 정수가 AlN보다도 작기 때문에, 이에 의해 발생하는 격자 부정합 때문에, 종래의 반도체 소자에 있어서는, AlN으로 이루어지는 버퍼층 중에 많은 결정 결함이 존재하는 상태로 되어 있었다. 이에 대해, 본 발명과 같이, AlN으로 이루어지는 버퍼층의 성막 조건을 적절하게 제어함으로써, 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작고, 사파이어의 격자에 정합한 버퍼층(AlN)을 성막할 수 있다. 이와 같은 AlN으로 이루어지는 버퍼층에는 결정 결함이 적고, 양호하게 배향된 막이 된다. 그로 인해, 그 위에 성장하는 GaN으로 이루어지는 하지층은, 표면 상태가 양호한 미러 형상의 결정이 된다.
또한, AlN으로 이루어지는 버퍼층의 a축의 격자 정수를, 기판을 이루는 사파이어에 정합하도록 작게 한 경우, 결정에 가해지는 응력을 완화하고자 하여 결정이 c축 방향으로 신장되므로, c축의 격자 정수가 증가한다. 이때, AlN 결정 중의 응력이 지나치게 크면, 결정 중에 불균일한 왜곡이 발생하게 된다. 본 발명에 있어서는, AlN으로 이루어지는 버퍼층(12)의 격자 정수를 상기 범위로 규정하고 있으므로, AlN 결정 중의 응력이 적당해지고, 균일하게 격자가 변형된다. 이에 의해, 버퍼층(12) 상이 성장하는, GaN으로 이루어지는 하지층(13)에 있어서, c축 방향의 결정성을 나타내는 (0002)면의 XRC 반치폭이 작아져, 표면 평탄성이 우수한 결정이 된다.
또한, AlN 결정 중에 응력이 가해졌을 때, 내부에 결정 결함이 발생함으로써 응력이 완화되는 경우가 있다. AlN으로 이루어지는 버퍼층의 c축 격자 정수가, 벌크 상태에 있어서의 AlN의 c축의 격자 정수보다도 큰 경우에는, AlN 중의 결정 결함이 적기 때문에, 그 위에 적층되는 GaN[하지층(13)]의 전위 밀도의 지표가 되는 (10-10)면의 XRC 반치폭이 작아진다. 따라서, 버퍼층(12)의 c축의 격자 정수가 5Å 이상인 경우에는, 하지층(13)의 결정성이 양호해진다.
상술한 바와 같이, 버퍼층(12)의 격자 정수가, 상술한 바와 같은 영역 E1, E2에 포함되는 범위의 관계이면, 버퍼층(12)이 양호하게 배향되므로, 그 위에 형성되는 GaN층(하지층)의 표면 평탄성 및 결정성이 양호해진다.
이에 대해, 후술하는 실시예에 있어서 상세를 설명하지만, 도 6의 그래프 중, 격자 정수의 관계가, 직선 G보다도 우측, 즉, a축의 격자 정수가 커지는 측에 포함되는 버퍼층(AlN)의 경우에는, 그 위에 형성되는 GaN층(하지층)의 배향성이 떨어지는 것이 명확하게 되어 있다. 또한, 도 6의 그래프 중, 격자 정수의 관계가 직선 G보다도 우측이며, 또한 a축의 격자 정수가, 벌크 상태에 있어서의 AlN의 a축의 격자 정수(3.11Å)보다도 큰 버퍼층(AlN)의 경우에는, 그 위에 형성되는 GaN층(하지층)의 표면 평탄성이 떨어지는 것이 명확하게 되어 있다.
이와 같이, 격자 정수가, 본 발명에서 규정하는 관계를 만족하는 조건으로 되어 있지 않은 종래의 버퍼층의 경우에는, 그 위에 형성되는 GaN층(하지층)의 표면 평탄성이나 결정성이 떨어지는 막이 된다는 문제가 있다.
이에 대해, 본 실시 형태의 III족 질화물 반도체 소자에 있어서는, 버퍼층(12)을, 격자 정수가 상기 관계를 만족하도록 제어함으로써, AlN으로 이루어지는 버퍼층(12)과 사파이어로 이루어지는 기판(11)과의 격자 정합성이 향상되므로, 버퍼층(12)이 배향성이 우수한 층이 된다. 이와 같은 버퍼층(12) 상에 형성되고, 또한 III족 질화물 반도체(GaN)로 이루어지는 하지층(13)은, 결정성이 우수한 층이 되므로, 소자 특성이 우수한 III족 질화물 반도체 소자를 얻을 수 있다. 또한, 상술한 바와 같은 버퍼층(12)이 구비된 III족 질화물 반도체 소자를 사용하여 LED 구조를 구성함으로써, 발광 특성이 우수한 III족 질화물 반도체 발광 소자를 실현하는 것이 가능해진다.
『반도체층』
도 1에 도시한 바와 같이, 본 실시 형태의 적층 반도체(10)에 있어서는, 상술한 바와 같은 버퍼층(12) 상에 적층되고, 또한 III족 질화물 반도체로 이루어지는 하지층(13)이 형성되어 있다. 또한, 하지층(13) 상에, 또한 III족 질화물 반도체로 이루어지는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차 적층됨으로써, 반도체층(20)이 형성되어 있다.
III족 질화물 반도체로서는, 예를 들어, 화학식 AlXGaYInZN1 - AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이며, 또한 X+Y+Z=1이다. 기호 M은 질소(N)와는 다른 제V 족 원소를 나타내고, 0≤A＜1임)로 나타내어지는 질화갈륨계 화합물 반도체가 다수 알려져 있고, 본 발명에 있어서도, 그들 주지의 질화갈륨계 화합물 반도체를 포함하는, 화학식AlXGaYInZN1-AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고, 또한 X+Y+Z=1이다. 기호 M은 질소(N)와는 다른 제V 족 원소를 나타내고, 0≤A＜1임)로 나타내어지는 질화갈륨계 화합물 반도체를 전혀 제한없이 사용할 수 있다.
질화갈륨계 화합물 반도체는, Al, Ga 및 In 이외에 다른 III족 원소를 함유할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn, Be, P 및 As 등의 원소를 함유할 수도 있다. 또한, 의도적으로 첨가한 원소에 한하지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료 및 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
「하지층」
본 실시 형태의 하지층(13)은, 상술한 바와 같이 III족 질화물 반도체로 이루어지고, 종래 공지의 MOCVD법에 의해 버퍼층(12) 상에 적층하여 성막된다.
하지층(13)의 재료로서는, 반드시 기판(11) 상에 성막된 버퍼층(12)과 같을 필요는 없고, 다른 재료를 사용해도 상관없지만, AlyGa1 - yN층(0≤y≤1, 바람직하게는 0≤y≤0.5, 더욱 바람직하게는 0≤y≤0.1)으로 구성되는 것이 바람직하다. 또한, 하지층(13)에 사용하는 재료로서는, Ga를 포함하는 III족 질화물 화합물, 즉 GaN계 화합물 반도체가 사용되는 것이 바람직하고, 특히 AlGaN, 또는 GaN을 적절하게 사용할 수 있다.
또한, 버퍼층(12)을 AlN으로 이루어지는 기둥 형상 결정의 집합체로서 형성한 경우에는, 하지층(13)이 버퍼층(12)의 결정성을 그대로 이어받지 않도록, 마이그레이션에 의해 전위를 루프화시킬 필요가 있다. 이와 같은 재료로서도 상기 Ga를 포함하는 GaN계 화합물 반도체를 들 수 있고, 특히 AlGaN, 또는 GaN이 적합하다.
하지층(13)의 막 두께는 0.1 내지 8㎛의 범위로 하는 것이, 결정성이 양호한 하지층을 얻을 수 있는 점에서 바람직하고, 0.1 내지 2㎛의 범위로 하는 것이, 성막에 필요로 하는 공정 시간을 단축할 수 있어, 생산성이 향상되는 점에서 보다 바람직하다.
하지층(13)은, 필요에 따라서, n형 불순물이 1×1017 내지 1×1019개/㎤의 범위 내에서 도프된 구성으로 해도 되지만, 언도프(＜1×1017개/㎤)의 구성으로 할 수도 있고, 언도프 쪽이 양호한 결정성을 유지할 수 있는 점에서 바람직하다.
기판(11)이 도전성인 경우에는, 하지층(13)에 도펀트를 도프하여 도전성으로 함으로써, 발광 소자의 상하에 전극을 형성할 수 있다. 한편, 기판(11)에 절연성의 재료를 사용하는 경우에는, 발광 소자의 같은 면에 정극 및 부극의 각 전극이 설치된 칩 구조를 취하게 되므로, 하지층(13)은 도프하지 않은 결정으로 한 쪽이, 결정성이 양호해지므로 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어, Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
본 실시 형태의 하지층(13)은, (0002)면의 X선 로킹 커브(XRC) 반치폭이 100arcsec 이하인 것이 바람직하다. (0002)면의 XRC 반치폭이 이와 같은 수치이면, 하지층(13)을, 우수한 결정성을 갖는 층으로서 구성할 수 있고, 하지층(13) 상에 적층되는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)의 각 층의 결정성을 향상시키는 것이 가능해진다. 하지층(13)의, (0002)면의 XRC 반치폭이 100arcsec 초과하면, 결정성이 떨어지는 층이 되고, 흐림이나 조면 등의 표면 이상이 발생하고, 나아가서는, 그 위에 성막되는 각 층의 결정성이 저하된다.
또한, 본 실시 형태의 하지층(13)은, (10-10)면의 XRC 반치폭이 300arcsec 이하인 것이 바람직하다. (10-10)면의 XRC 반치폭이 이와 같은 수치이면, 하지층(13)을, 보다 우수한 결정성을 갖는 층으로서 구성할 수 있고, 그 위에 적층되는 각 층의 결정성을 향상시키는 것이 가능해진다.
본 실시 형태에서는, 버퍼층(12)의 격자 정수가 상기 관계를 만족함과 함께, 이와 같은 버퍼층(12) 상에 하지층(13)이 형성된다. 이에 의해, 결정성이 우수한 하지층(13)을 얻을 수 있고, 또한 그 위에 성막되고, 또한 III족 질화물 반도체로 이루어지는 각 층의 결정성이 향상된다.
「n형 반도체층」
본 실시 형태의 n형 반도체층(14)은 하지층(13) 상에 성막되고, n형 콘택트층(14a) 및 n형 클래드층(14b)으로 구성된다. 또한, 상술한 바와 같은 하지층(13)이 n형 콘택트층을 겸하는 것도 가능하다.
{n형 콘택트층}
본 실시 형태의 n형 콘택트층(14a)은 III족 질화물 반도체로 이루어지고, MOCVD법, 또는 스퍼터법에 의해 하지층(13) 상에 적층하여 성막할 수 있다.
n형 콘택트층(14a)은, 상술한 바와 같은 하지층(13)과 마찬가지로, AlXGa1 - XN층(0≤x≤1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한, n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1×1017 내지 1×1019개/㎤, 바람직하게는 1×1018 내지 1×1019개/㎤의 농도로 함유하는 것이, 부극과의 양호한 오믹 접촉의 유지, 균열 발생의 억제, 양호한 결정성의 유지의 점에서 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어, Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge이다. 또한, n형 콘택트층(14a)의 성장 온도는 하지층(13)의 성장 온도와 같은 온도로 할 수 있다.
n형 콘택트층(14a)을 구성하는 질화갈륨계 화합물 반도체의 조성은, 하지층(13)과 동일한 것이 바람직하다. 또한, 하지층(13)과 n형 콘택트층(14a)의 합계의 막 두께를 0.1 내지 20㎛의 범위, 바람직하게는 0.5 내지 15㎛의 범위, 더욱 바람직하게는 1 내지 12㎛의 범위로 설정하는 것이 바람직하다. 막 두께가 이 범위이면, 각 층의 결정성이 양호하게 유지된다.
{n형 클래드층}
상술한 바와 같은 n형 콘택트층(14a)과, 상세를 후술하는 발광층(15) 사이에는, n형 클래드층(14b)을 형성하는 것이 바람직하다. n형 클래드층(14b)을 형성함으로써, n형 콘택트층(14a)의 최표면에 발생한 평탄성의 악화를 개선할 수 있다. n형 클래드층(14b)은, MOCVD법 등을 사용하여, AlGaN, GaN, GaInN 등에 의해 성막하는 것이 가능하다. 또한, 이들 구조의 헤테로 접합이나 복수회 적층한 초격자 구조를 사용해도 된다. GaInN으로 하는 경우에는, 발광층(15)의 GaInN의 밴드 갭보다도 크게 하는 것이 바람직한 것은 물론이다.
n형 클래드층(14b)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 5 내지 500㎚의 범위이며, 보다 바람직하게는 5 내지 100㎚의 범위이다.
또한, n형 클래드층(14b)의 n형 도프 농도는 1×1017 내지 1×1020개/㎤의 범위로 되어 있는 것이 바람직하고, 보다 바람직하게는 1×1018 내지 1×1019개/㎤의 범위이다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 발광 소자의 동작 전압 저감의 면에서 바람직하다.
또한, n형 클래드층(14b)은, 초격자 구조를 포함하는 층인 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 가진 III족 질화물 반도체로 이루어지는 n측 제1 층과, 그 n측 제1 층과 조성이 다른 동시에 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제2 층이 적층된 구조를 포함해도 된다. 또한, n형 클래드층(14b)은, n측 제1 층과 n측 제2 층이 교대로 반복하여 적층된 구조를 포함해도 된다. 또한, 상기 n측 제1 층 또는 n측 제2 층 중 어느 하나가, 발광층(15)에 접하는 것이 바람직하다.
상술한 바와 같은 n측 제1 층 및 n측 제2 층의 조성은, 예를 들어 Al을 포함하는 AlGaN계(단순히 AlGaN이라고 기재하는 경우가 있음), In을 포함하는 GaInN계(단순히 GaInN이라고 기재하는 경우가 있음), GaN으로 할 수 있다. 또한, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 다른 GaInN/GaInN의 교대 구조(본 발명에 있어서의 "조성이 다르다"라는 설명은, 각 원소 조성비가 다른 것을 가리키고, 이하 마찬가지임), 조성이 다른 AlGaN/AlGaN의 교대 구조이어도 된다. 본 발명에 있어서는, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN인 것이 바람직하다.
상기 n측 제1 층 및 n측 제2 층의 초격자층은, 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1 층과 n측 제2 층의 막 두께가 100옹스트롬 초과하면, 결정 결함이 들어가기 쉬워 바람직하지 않다.
상기 n측 제1 층 및 n측 제2 층은, 각각 도프한 구조이어도 되고, 또한 도프 구조/미도프 구조의 조합이어도 된다. 도프되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지의 것을, 전혀 제한없이 적용할 수 있다. 예를 들어, n형 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Si가 적합하다. 또한, 상술한 바와 같은 n측 초격자 다층막은, GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일해도, 도핑을 적절하게 온(ON), 오프(OFF)하면서 제작해도 된다.
「발광층」
발광층(15)은, n형 반도체층(14) 상에 적층됨과 함께 p형 반도체층(16)이 그 위에 적층되는 층이며, 종래 공지의 MOCVD법 등을 사용하여 성막할 수 있다. 또한, 발광층(15)은, 도 1에 도시한 바와 같이, 질화갈륨계 화합물 반도체로 이루어지는 장벽층(15a)과, 인듐을 함유하는 질화갈륨계 화합물 반도체로 이루어지는 웰층(15b)이 교대로 반복하여 적층되어 이루어지고, 도시예에서는, n형 반도체층(14)측 및 p형 반도체층(16)측에 장벽층(15a)이 배치되어 있다.
웰층(15b)에는, 인듐을 함유하는 질화갈륨계 화합물 반도체로서, 예를 들어, Ga1-sInsN(0＜s＜0.4) 등의 질화갈륨인듐을 사용할 수 있다.
또한, 장벽층(15a)에는, 예를 들어, 인듐을 함유한 질화갈륨계 화합물 반도체로 이루어지는 웰층(15b)보다도 밴드 갭 에너지가 큰 AlcGa1 -cN(0≤c＜0.3) 등의 질화갈륨계 화합물 반도체를, 적절하게 사용할 수 있다.
발광층(15) 전체의 막 두께로서는, 특별히 한정되지 않지만, 예를 들어, 1 내지 500㎚의 범위인 것이 바람직하고, 100㎚ 전후의 막 두께이면 보다 바람직하다. 막 두께가 상기 범위이면, 발광 출력의 향상에 기여한다.
「p형 반도체층」
p형 반도체층(16)은, 통상, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 구성되고, MOCVD법, 또는 반응성 스퍼터법을 사용하여 성막된다. 또한, p형 콘택트층이 p형 클래드층을 겸하도록 구성되는 것도 가능하다.
본 실시 형태의 p형 반도체층(16)에는, 도전성을 p형으로 제어하기 위한 p형 불순물이 첨가된다. p형 불순물로서는, 특별히 한정되지 않지만, Mg를 사용하는 것이 바람직하고, 또한 마찬가지로 Zn을 사용하는 것도 가능하다.
또한, p형 반도체층(16) 전체의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 0.05 내지 1㎛의 범위이다.
{p형 클래드층}
p형 클래드층(16a)의 조성은, 상세를 후술하는 발광층(15)보다도 밴드 갭 에너지가 크고, 발광층(15)에 캐리어를 포획할 수 있는 것이면 특별히 한정되지 않지만, 바람직하게는, AldGa1 -dN(0＜d≤0.4, 바람직하게는 0.1≤d≤0.3)의 것을 들 수 있다. p형 클래드층(16a)이, 이와 같은 AlGaN으로 이루어지는 것이, 발광층(15)에의 캐리어의 포획의 면에서 바람직하다.
p형 클래드층(16a)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 1 내지 400㎚이며, 보다 바람직하게는 5 내지 100㎚이다.
p형 클래드층(16a)에 p형 불순물을 첨가함으로써 얻어지는 p형 도펀트 농도는, 1×1018 내지 5×1021개/㎤의 범위로 되어 있는 것이 바람직하고, 보다 바람직하게는 1×1019 내지 5×1020개/㎤이다. p형 도펀트 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정을 얻을 수 있다.
또한, 본 실시 형태의 p형 클래드층(16a)은, 상술한 n형 클래드층(14b)과 마찬가지로, 복수회 적층한 초격자 구조를 포함할 수 있다. p형 클래드층(16a)은 초격자 구조를 포함하는 층인 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 가진 III족 질화물 반도체로 이루어지는 p측 제1 층과, 상기 p측 제1 층과 조성이 다른 동시에 100옹스트롬 이하의 막 두께를 가진 III족 질화물 반도체로 이루어지는 p측 제2 층이 적층된 구조를 포함해도 된다. 또한, p측 제1 층과 p측 제2 층이 교대로 반복하여 적층된 구조를 포함해도 된다.
상술한 바와 같은 p측 제1 층 및 p측 제2 층의 조성은, 각각 달라도 되고, 예를 들어, AlGaN, GaInN 또는 GaN 중 어느 것의 조성이어도 되고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, 또는 GaInN/AlGaN의 교대 구조이어도 된다. 본 발명에 있어서는, p측 제1 층 및 p측 제2 층의 조성은, AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1 층 및 p측 제2 층의 초격자층은, 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1 층과 p측 제2 층의 막 두께가 100옹스트롬 초과이면, 결정 결함 등을 많이 포함하는 층이 되어, 바람직하지 않다.
상기 p측 제1 층 및 p측 제2 층의 구조는, 각각 도프한 구조이어도 되고, 또한 도프 구조/미도프 구조의 조합이어도 된다. 도프되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지의 것을, 전혀 제한없이 적용할 수 있다. 예를 들어, p형 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 다른 AlGaN/AlGaN의 교대 구조를 갖는 층을 사용한 경우에는, 불순물로서 Mg가 적합하다. 또한, 상술한 바와 같은 p측 초격자 다층막은, GaInN이나 AlGaN, GaN로 대표되는 조성이 동일해도, 도핑을 적절하게 온, 오프하면서 제작해도 된다.
{p형 콘택트층}
p형 콘택트층(16b)으로서는, 적어도 AleGa1 -eN(0≤e＜0.5, 바람직하게는 0≤e≤0.2, 보다 바람직하게는 0≤e≤0.1)을 포함하여 이루어지는 질화갈륨계 화합물 반도체층이다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극[후술하는 투광성 전극(17)을 참조]과의 양호한 오믹 접촉의 면에서 바람직하다.
p형 콘택트층(16b)의 막 두께는, 특별히 한정되지 않지만, 10 내지 500㎚가 바람직하고, 보다 바람직하게는 50 내지 200㎚이다. 막 두께가 이 범위이면, 발광 출력의 면에서 바람직하다.
또한, p형 콘택트층(16b)에 p형 불순물을 첨가함으로써 얻어지는 p형 도펀트 농도는, 1×1018 내지 1×1021개/㎤의 범위로 되어 있는 것이, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성의 유지의 면에서 바람직하고, 보다 바람직하게는 5×1019 내지 5×1020개/㎤의 범위이다.
본 실시 형태의 적층 반도체(10)는, 상술한 바와 같이, 격자 정수가 상기 수학식 1로 나타내어지는 관계를 만족하는 버퍼층(12)이 구비되고, 그 위에 III족 질화물 반도체로 이루어지는 하지층(13)이 구비되는 구성이므로, 소자 특성이 우수한 III족 질화물 반도체 소자를 얻을 수 있다. 또한, 하지층(13) 상에 III족 질화물 반도체로 이루어지는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차 적층된 LED 구조를 갖는 구성으로 한 경우에는, 각 층이 결정성이 우수한 층이 되고, 발광 특성이 우수한 III족 질화물 반도체 발광 소자를 실현하는 것이 가능해진다.
<발광 다이오드(LED) 구조>
도 2의 평면도 및 도 3의 단면도에 도시하는 예와 같이, 적층 반도체(10)에 구비되는 p형 반도체층(16) 상에 투광성 정극(17)을 형성하고, 그 위에 정극 본딩 패드(18)를 형성함과 함께, n형 반도체층(14)의 n형 콘택트층(14a)에 설치되는 노출 영역(14d)에 부극(19)을 형성함으로써, 발광 다이오드(III족 질화물 반도체 발광 소자)(1)를 구성할 수 있다.
『투광성 정극』
투광성 정극(17)은, 상술한 적층 반도체(10)의 p형 반도체층(16)[p형 콘택트층(16b)] 상에 형성되는 투광성의 전극이다.
투광성 정극(17)의 재질로서는, 특별히 한정되지 않고 ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-Ga2O3) 등을 들 수 있고, 이들 재료를 사용하여, 이 기술분야에서 잘 알려진 관용 수단에서, 투광성 정극(17)을 설치할 수 있다. 또한, 그 구조도, 종래 공지의 구조를 포함하여 어떤 구조의 것도 전혀 제한없이 사용할 수 있다.
또한, 투광성 정극(17)은 Mg가 도프된 p형 반도체층(16) 상의 대략 전체면을 덮도록 형성해도 상관없고, 간극을 두고 격자 형상이나 나무 형상으로 형성해도 된다.
『정극 본딩 패드 및 부극』
정극 본딩 패드(18)는, 상술한 투광성 정극(17) 상에 형성되는 전극이다.
정극 본딩 패드(18)의 재료로서는, Au, Al, Ni 및 Cu 등을 들 수 있고, 이들을 사용한 각종 구조가 주지이며, 이들 주지의 재료, 구조의 것을 전혀 제한없이 사용할 수 있다.
정극 본딩 패드(18)의 두께는, 100 내지 1000㎚의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두꺼운 쪽이 결합성이 높아지므로, 정극 본딩 패드(18)의 두께는 300㎚ 이상으로 하는 것이 보다 바람직하다. 또한, 제조 비용의 관점에서 500㎚ 이하로 하는 것이 바람직하다.
부극(19)은, 기판(11) 상에 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차 적층된 반도체층에 있어서, n형 반도체층(14)의 n형 콘택트층(14a)에 접하도록 형성된다. 이로 인해, 부극(19)을 설치할 때는, p형 반도체층(16), 발광층(15) 및 n형 반도체층(14)의 일부를 제거함으로써, n형 콘택트층(14a)의 노출 영역(14d)을 형성하고, 이 위에 부극(19)을 형성한다.
부극(19)으로서는, 각종 조성 및 구조의 부극이 주지이며, 이들 주지의 부극을 전혀 제한없이 사용할 수 있고, 이 기술분야에서 잘 알려진 관용의 수단으로 설치할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 III족 질화물 반도체 소자에 따르면, 기판(11) 상에 형성되는 버퍼층(12)이 AlN으로 이루어지고, 또한 버퍼층(12)의 a축의 격자 정수가, 벌크의 AlN의 a축의 격자 정수보다도 작으므로, 결정의 균일성이 높아 양호하게 배향한 버퍼층(12)이 얻어진다. 또한, 그 위에 형성되고, 또한 III족 질화물 반도체로 이루어지는 하지층(13)의 결정성이 향상된다. 그 결과, 소자 특성이 우수한 III족 질화물 반도체 소자가 얻어진다.
또한, LED(발광 다이오드) 구조를 갖는 III족 질화물 반도체 발광 소자(1)는, 하지층(13) 상에, 또한 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차 적층되어 이루어지므로, 발광 특성이 우수한 것이 된다.
<제조 방법>
본 실시 형태의 III족 질화물 반도체 소자의 제조 방법은, 기판(11) 상에 적어도 III족 질화물 화합물로 이루어지는 버퍼층(12)을 적층하는 방법이며, 버퍼층(12)을, AlN으로 형성하고, 또한 버퍼층(12)의 a축의 격자 정수가 벌크의 AlN의 a축의 격자 정수보다도 작은 관계를 만족하는 조건으로서 형성하는 방법이다. 또한, 본 실시 형태의 제조 방법은, 버퍼층(12)의 격자 정수가 상기 관계를 만족함과 함께, 하기 수학식 1로 나타내어지는 관계를 만족하는 조건으로서, 버퍼층(12)을 형성하는 것이 바람직하다.
<수학식 1>
Figure 112010061475941-pct00005
단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수이다.
본 실시 형태의 제조 방법에서는, 기판(11) 상에 III족 질화물 반도체의 결정을 에피택셜 성장시킴으로써, 도 1에 도시하는 바와 같은 적층 반도체(III족 질화물 반도체 소자, III족 질화물 반도체 발광 소자)(10)를 형성할 때, 우선, 기판(11) 상에 상기 수학식 1로 나타내어지는 관계를 만족하는 격자 정수의 버퍼층(12)을 형성한 후, 그 위에 하지층(13)을 형성한다. 또한, 본 실시 형태에서는, 하지층(13) 상에, 또한 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 순차 적층함으로써, LED 구조[반도체층(20)]를 갖는 III족 질화물 반도체 발광 소자를 제조한다.
본 실시 형태에서는, 우선, 버퍼층(12)을, 반응성 스퍼터법을 사용하여 형성하고, 그 위에 하지층(13)을, MOCVD법을 사용하여 형성함으로써, III족 질화물 반도체 소자를 제조한다. 또한, 본 실시 형태에서는, 또한 하지층(13) 상에 n형 반도체층(14)을 구성하는 n형 콘택트층(14a)을 반응성 스퍼터법으로 형성하고, 그 위의 n형 클래드층(14b) 및 발광층(15)의 각 층을 MOCVD법으로 형성하고, 그리고, p형 반도체층(16)을 스퍼터법으로 형성함으로써, LED 구조의 반도체층(20)을 구비하는 III족 질화물 반도체 발광 소자를 제조한다.
이하, 본 실시 형태의 III족 질화물 반도체 소자(III족 질화물 반도체 발광 소자)의 제조 방법에 대하여 상세하게 설명한다.
『버퍼층의 형성』
본 실시 형태에서는, 버퍼층(12)을, V족 원소를 포함하는 가스와 금속 재료를 플라즈마로 활성화하여 반응시킴으로써 기판(11) 상에 성막한다. 본 예에서는, 버퍼층(12)을 반응성 스퍼터법을 사용하여 성막한다. 또한, 본 실시 형태에서는, 버퍼층(12)을 AlN으로 형성하고, 또한 버퍼층(12)의 a축의 격자 정수가 벌크의 AlN의 a축의 격자 정수보다도 작은 조건으로서 형성하는 방법이며, 또한 다음식 {(c0-c)/(a0-a)≥?1.4}(단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수임)로 나타내어지는 관계를 만족하는 조건으로서 형성할 수 있다. 이와 같이, 버퍼층(12)을 성막할 때의 조건에 의해 격자 정수를 제어한다. 구체적으로는, 도달 진공도, 더미 방전 및 기판의 전처리 등에 의한 불순물의 저감이나, 기판 온도나 파워(및 바이어스) 등의 조건을 적절하게 설정함으로써 격자 정수의 제어를 행하는 것이 가능하고, 이하에 상세하게 설명하는 조건 및 수순으로 하고 있다.
「기판의 전처리」
본 실시 형태에서는, 기판(11)을 반응기[도 5에 도시하는 스퍼터 장치(40)를 참조] 내에 도입한 후, 버퍼층(12)을 형성하기 전에, 플라즈마 처리에 의한 역스퍼터 등의 방법을 사용하여 전처리를 행하는 것이 바람직하다. 구체적으로는, 기판(11)을 Ar이나 N2의 플라즈마 중에 노출시킴으로써 표면을 가지런히 할 수 있다. 예를 들어, Ar 가스나 N2 가스 등의 플라즈마를 기판(11) 표면에 작용시키는 역스퍼터에 의해, 기판(11) 표면에 부착한 유기물이나 산화물을 제거할 수 있다. 이 경우, 기판(11)과 챔버 사이에 전압을 인가하면, 플라즈마 입자가 효율적으로 기판(11)에 작용한다. 이와 같은 전처리를 기판(11)에 실시함으로써, 기판(11)의 표면(11a) 전체면에 버퍼층(12)을 성막할 수 있고, 그 위에 성막되는 III족 질화물 반도체로 이루어지는 막의 결정성을 높이는 것이 가능해진다.
또한, 기판(11)에는, 상술한 바와 같은 역스퍼터에 의한 전처리를 행하기 전에, 습식의 전처리를 실시하는 것이 보다 바람직하다.
또한, 기판(11)에의 전처리는, 상술한 역스퍼터와 같은, 이온 성분과, 전하를 갖지 않는 라디칼 성분이 혼합된 분위기에서 행해지는 플라즈마 처리에서 행하는 것이 바람직하다.
여기서, 기판의 표면으로부터 오염 등을 제거하기 위하여, 예를 들어, 이온 성분 등을 단독으로 기판 표면에 공급한 경우에는, 에너지가 지나치게 강하여 기판 표면에 데미지를 부여하게 되고, 기판 상에 성장시키는 결정의 품질을 저하시켜 버린다는 문제가 있다.
본 실시 형태에서는, 기판(11)에의 전처리로서, 상술한 바와 같은 이온 성분과 라디칼 성분이 혼합된 분위기에서 행해지는 플라즈마 처리를 사용하여, 기판(11)에 적당한 에너지를 갖는 반응종을 작용시킴으로써, 기판(11) 표면에 데미지를 부여하지 않고 오염 등의 제거를 행하는 것이 가능해진다. 이와 같은 효과가 얻어지는 메커니즘으로서는, 이온 성분의 비율이 적은 플라즈마를 사용함으로써 기판 표면에 부여하는 데미지가 억제되는 것과, 기판 표면에 플라즈마를 작용시킴으로써 효과적으로 오염을 제거할 수 있는 것 등이 생각된다.
본 실시 형태의 제조 방법에서는, 기판(11)의 표면에 상기 전처리를 실시함으로써, 오염이 효과적으로 제거되므로, 기판(11) 상에 성막되는 버퍼층(12)을, 양호하게 배향한 층으로서 형성할 수 있다. 또한, 기판(11)의 표면으로부터 오염을 효과적으로 제거함으로써, 그 위에 형성되는 버퍼층(12)을, 격자 정수가 상기 관계를 만족하도록, 용이하게 제어하는 것이 가능해진다.
「반응성 스퍼터법에 의한 성막」
본 예에서는, 기판(11)의 표면에 대하여 상기 전처리를 실시한 후, 스퍼터 장치(40)(도 5 참조)의 챔버(41) 내에 아르곤 및 질소 원소 함유 가스를 도입하고, 기판(11)을 500℃ 정도로 가온한다. 그리고, 기판(11)측에 고주파 바이어스를 인가함과 함께, III족 금속 원료로서 금속 Al이 사용된 금속 타깃(47)측에 파워를 인가하여 챔버(41) 내에 플라즈마를 발생시켜, 챔버(41) 내의 압력을 일정하게 유지하면서, 기판(11) 상에 AlN으로 이루어지는 버퍼층(12)을 성막한다.
버퍼층(12)을 기판(11) 상에 성막하는 방법으로서는, 반응성 스퍼터법 외에, 예를 들어, MOCVD법, 펄스 레이저 데포지션(PLD)법, 펄스 전자선 퇴적(PED)법 등을 들 수 있고, 적절하게 선택하여 사용할 수 있지만, 반응성 스퍼터법이 가장 간편하고 대량 생산에도 적합하므로, 적합한 방법이다.
(스퍼터 장치)
도 5에 도시하는 예의 스퍼터 장치(40)에서는, 금속 타깃(47)의 하방(도 5의 하방)에 마그네트(42)가 배치되고, 상기 마그네트(42)가 도시 생략의 구동 장치에 의해 금속 타깃(47)의 하방에서 요동한다. 챔버(41)에는 질소 가스 및 아르곤 가스가 공급되고, 히터(44)에 설치된 기판(11) 상에 버퍼층이 성막된다. 이때, 상술한 바와 같이 마그네트(42)가 금속 타깃(47)의 하방에서 요동하고 있으므로, 챔버(41) 내에 갇힌 플라즈마가 이동하고, 기판(11)의 표면(11a) 외에, 측면에 대해서도, 불균일 없이 버퍼층을 성막하는 것이 가능해진다.
버퍼층을 반응성 스퍼터법으로 성막하는 방법으로서는, RF 스퍼터법 또는 DC 스퍼터법을 들 수 있다. 여기서, 본 발명에 관한 제조 방법과 같이 반응성 스퍼터법을 사용하여, 질소 원소 함유 가스로서 질소 가스를 사용하여 성막을 행하는 경우, 질소가 타깃(금속 재료) 표면에 흡착하는 것이 알려져 있다(Mat.Res.Soc.Symp.Proc. Vol.68,357, 1986을 참조). 일반적으로, 금속 재료의 타깃을 사용하여 스퍼터하는 경우, DC 스퍼터법을 사용하는 것이 성막 효율의 면에서 바람직하다. 그러나, 연속적으로 방전시키는 DC 스퍼터법에서는, 질소가 타깃에 부착함으로써 타깃 표면의 챠지 업(대전)을 초래하여, 성막 속도가 안정되지 않을 가능성이 있다. 이로 인해, 본 발명에 관한 제조 방법에서는, RF 스퍼터법, 또는 DC 스퍼터법 중에서도 펄스적으로 바이어스를 부여할 수 있는 펄스 DC 스퍼터를 사용하는 것이 바람직하고, 이와 같은 스퍼터 방법으로 처리 가능한 스퍼터 장치를 사용하는 것이 바람직하다.
또한, 버퍼층(12)을 반응성 스퍼터법에 의해 성막하는 경우, 질소를 포함한 가스를 리액터 내에 유통시키는 리액티브 스퍼터법을 사용하여 성막하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 더욱 바람직하고, 이와 같은 리액티브 스퍼터 방법으로 처리 가능한 스퍼터 장치를 채용하는 것이 바람직하다.
또한, RF 스퍼터법이 채용된 스퍼터 장치를 사용하는 경우에는, 챠지 업을 피하는 방법으로서, 마그네트의 위치를 타깃 내에서 이동시키는 것이 바람직하다. 구체적인 운동의 방법은, 사용하는 스퍼터 장치에 의해 선택할 수 있고, 요동시키거나, 회전 운동시킬 수 있다. 도 5에 예시하는 스퍼터 장치(40)에서는, 타깃(47)의 하방에 마그네트(42)가 구비되고, 이 마그네트(42)가 타깃(47)의 하방에서 회전 운동할 수 있는 구성으로 되어 있다.
또한, 반응성 스퍼터법에 있어서는, 자장 내에 플라즈마를 가둠으로써 효율을 향상시키는 기술이 일반적으로 사용되고 있다. 이때, 타깃을 치우침 없이 사용하기 위한 방법으로서는, 상술한 스퍼터 장치(40)와 같이, 캐소드의 마그네트(42)의 위치를 타깃(47) 내에서 이동시키면서 성막하는 RF 스퍼터법을 사용하는 것이 바람직하다. 이와 같은 경우의 구체적인 마그네트의 운동 방법으로서는, 사용하는 스퍼터 장치에 의해 적절하게 선택할 수 있고, 예를 들어, 마그네트를 요동시키거나, 또는 회전 운동시킬 수 있다.
또한, 버퍼층(12)은, 기판(11)의 측면을 덮도록 하여 형성하는 것이 바람직하고, 기판(11)의 측면 및 이면을 덮도록 하여 형성하는 것이 보다 바람직하다. 또한, 상술한 바와 같이, 버퍼층(12)이 기판(11)의 표면의 적어도 90%를 덮도록 형성되어 있는 것이 바람직하다.
그러나, 종래의 스퍼터 장치 및 성막 방법으로 버퍼층을 성막한 경우, 최대로 6회 내지 8회 정도의 성막 처리를 행할 필요가 있어, 장시간의 공정이 되어 버린다. 이 이외의 성막 방법으로서는, 기판을 유지하지 않고 챔버 내에 설치함으로써, 기판 전체면에 성막하는 방법도 생각할 수 있지만, 기판을 가열할 필요가 있는 경우에는 장치가 복잡해질 우려가 있다. 따라서, 예를 들어, 기판을 요동시키거나 또는 회전 운동시키는 것이 가능한 스퍼터 장치를 사용함으로써, 기판의 위치를, 성막 재료의 스퍼터 방향에 대하여 변경시키면서, 성막하는 것이 가능해진다. 이와 같은 스퍼터 장치 및 성막 방법으로 함으로써, 기판의 표면 및 측면을 한번의 공정으로 성막하는 것이 가능해진다. 또한, 이 공정에 이어서 기판 이면에의 성막 공정을 행함으로써, 총 2회의 공정으로 기판 전체면을 덮는 것이 가능해진다.
또한, 스퍼터 장치를, 성막 재료원이 큰 면적의 발생원(타깃)으로부터 발생하는 구성으로 하고, 또한 재료의 발생 위치를 이동시킴으로써, 기판을 이동시키지 않고 기판 전체면에 성막하는 것이 가능한 구성으로 해도 된다. 이와 같은 장치의 하나로서, 도 5에 도시하는 스퍼터 장치(40)와 같은, 마그네트를 요동시키거나 또는 회전 운동시킴으로써, 캐소드의 마그네트의 위치를 타깃 내에서 이동시키면서 성막하는 RF 스퍼터법을 사용한 장치를 들 수 있다. 또한, 이와 같은 RF 스퍼터법으로 성막을 행하는 경우, 기판측과 캐소드측의 양쪽을 이동시키는 장치를 채용해도 된다. 또한, 재료의 발생원인 캐소드[도 5의 타깃 접시(43) 참조]를 기판 근방에 배치함으로써, 발생하는 플라즈마를 기판에 대하여 빔 형상으로 공급하는 것이 아니라, 기판을 감싸도록 공급하는 구성으로 하면, 기판 표면 및 측면의 동시 성막이 가능해진다.
(성막 장치의 도달 진공도)
본 실시 형태의 제조 방법에서는, 버퍼층(12)의 형성에 사용하는 스퍼터 장치(성막 장치)(40)의 챔버(41) 내의 도달 진공도를 1.5×10-3Pa 이하로 하고, 챔버(41) 내를 이 범위의 진공도로 한 후, 버퍼층(12)을 형성하는 것이 바람직하다.
상술한 바와 같이, 반응성 스퍼터법을 사용하여 버퍼층을 형성한 경우, 스퍼터 장치(40)의 챔버(41)의 내벽에 부착한, 수분 등의 산소 함유물에 대표되는 불순물이, 스퍼터 성막 처리시에 챔버(41)의 내벽으로부터 튀어나와, 기판(11) 상에 성막되는 버퍼층(12)의 막 중에 불순물이 불가피적으로 혼입된다. 이와 같은 산소 함유물 등의 불순물은, 주로, 챔버(41)의 유지 보수를 행하기 위하여 대기 개방하였을 때, 대기 중의 산소나 수분이 챔버(41) 내에 침입하고, 내벽에 부착함으로써 발생하는 것으로 생각된다.
본 발명자들이 예의 연구한 결과, 기판 상에 형성되는 버퍼층에, 예를 들어 대량의 산소가 혼입되고, 막 중의 산소 농도가 지나치게 높아진 경우에는, 기판과 버퍼층 사이의 격자 정수의 정합성이 저하되고, 버퍼층의 배향성이 저하되어 버리는 것이 명백해졌다. 즉, 스퍼터 장치의 챔버 내벽에 대량의 산소 함유물이 부착된 경우에는, 스퍼터시에 대량의 산소가 버퍼층의 막 내에 혼입되어 버려, 상기 문제가 발생한다.
본 실시 형태의 제조 방법에서는, 버퍼층(12)의 형성에 사용하는 스퍼터 장치(40)의 챔버(41) 내의 도달 진공도를 1.5×10-3Pa 이하로 하고, 챔버(41) 내를 이 범위의 진공도로서 챔버(41) 내의 산소 함유물 등의 불순물을 충분히 배출함으로써, 챔버(41)의 내벽에 부착하거나, 혹은 챔버(41) 내의 공간에 존재하는 산소 함유물 등의 불순물을 제거하여 저감시킨 후, 버퍼층(12)을 형성한다.
이에 의해, AlN으로 이루어지는 버퍼층(12)을, 불순물이 대량으로 혼입되지 않은 상태에서 성막할 수 있으므로, 사파이어로 이루어지는 기판(11)과의 사이의 격자 정합성이 향상되어, 배향성이 우수한 층이 된다.
(더미 방전)
본 실시 형태의 제조 방법에서는, 상술한 도달 진공도를 보다 향상시키기 위하여, 버퍼층(12)의 스퍼터 성막 처리를 행하기 전에, 스퍼터 장치(40)의 챔버(41) 내에 있어서, 성막 처리를 수반하지 않는 더미 방전을 행하는 것이 바람직하다.
더미 방전의 방법으로서는, 성막 처리와 같은 방전 프로그램을, 기판을 도입하지 않고 행하는 방법이 일반적이다. 이와 같은 방법으로 더미 방전을 행함으로써, 어떤 성분이, 어떤 기구에서 불순물로서 튀어나오게 되는지가 명확하지 않아도, 성막을 행하는 조건에서 용출되는 불순물을 미리 튀어나오게 하는 것이 가능해진다.
또한, 이와 같은 더미 방전은, 통상의 성막 조건과 마찬가지의 조건으로서 행하는 방법 이외에도, 또한 불순물을 튀어나오게 하기 쉬운 조건으로 설정하여 행하는 것도 가능하다. 이와 같은 조건으로서는, 예를 들어, 기판 가열용 설정 온도를 높게 설정하거나[도 5의 스퍼터 장치(40)에 있어서의 히터(44)], 플라즈마를 발생시키기 위한 파워를 높게 설정하는 등의 조건을 들 수 있다.
또한, 상술한 바와 같은 더미 방전은 챔버(41) 내의 흡인과 동시에 행하는 것도 가능하다.
상술한 바와 같은 더미 방전을 행함으로써, 성막 전의 챔버(41) 내의 도달 진공도를 더욱 높일 수 있다. 이에 의해, 챔버(41)의 내벽이나 공간 중에 존재하는 산소 함유물의 불순물을, 보다 확실하게 제거하여 저감시키는 것이 가능해진다. 따라서, 기판(11)과 버퍼층(12)과의 격자 정합성이 더욱 향상되어, 버퍼층(12)의 배향성을 더욱 높이는 것이 가능해진다.
(기판 온도)
버퍼층(12)을 성막할 때의 기판(11)의 온도는, 실온 내지 1000℃의 범위로 하는 것이 바람직하고, 400 내지 800℃의 범위로 하는 것이 보다 바람직하다. 기판(11)의 온도가 상기 하한 미만이면, 버퍼층(12)이 기판(11) 전체면을 덮을 수 없어, 기판(11) 표면이 노출될 우려가 있고, 또한 상기 관계를 만족하는 원하는 격자 정수의 버퍼층이 얻어지지 않게 될 우려가 있다.
기판(11)의 온도가 상기 상한을 초과하면, 금속 원료의 마이그레이션이 활발해져, 버퍼층(12)으로서는 부적절하다. 또한, 본 발명에서 설명하는 실온이라 함은, 공정의 환경 등에도 영향받는 온도이지만, 구체적인 온도로서는, 0 내지 30℃의 범위이다.
(파워 및 바이어스)
본 실시 형태에서는, 반응성 스퍼터법을 사용하여 버퍼층(12)을 성막할 때, 금속 타깃(47)에 인가하는 파워를 1W/㎠ 내지 20W/㎠의 범위로 하는 것이 바람직하다. 금속 타깃(47)에 인가하는 파워를 상기 범위로 하여 스퍼터 성막을 행함으로써, 버퍼층(12)을, 상기 관계를 만족하는 격자 정수를 갖고, 특정한 이방성을 가짐과 함께, 균일성이 양호한 배향막으로서 기판(11) 상에 성막하는 것이 가능해진다.
또한, 본 발명자들이 예의 연구한 결과, 금속 타깃(47)에 인가하는 파워를 상기 범위로 함으로써 상술한 바와 같은 효과를 얻을 수 있지만, 특히, 5W/㎠가 최적치인 것이 명확해졌다.
또한, 버퍼층(12)의 성막 레이트는, 금속 타깃(47)에 인가하는 파워에 의해 변화하지만, 20W/㎠의 파워로 한 경우에는, 성막되는 버퍼층의 막 두께의 증가를 볼 수 있었다. 이로 인해, 금속 타깃(47)에 인가하는 파워는 보다 높은 쪽이, 공정 시간의 단축 등의 면에서 바람직하다.
본 실시 형태의 제조 방법에서는, AlN으로 이루어지는 버퍼층(12)을 성막할 때의, 금속 타깃(47)에 인가하는 파워를 변화시킴으로써, AlN의 막질을 제어할 수 있고, 상기 관계를 만족하는 격자 정수를 갖는 막으로서 양호하게 제어하는 것이 가능해진다.
또한, 본 실시 형태에서는, 버퍼층(12)을 스퍼터법으로 성막할 때의, 기판(11)에 인가하는 바이어스값을 1W/㎠ 이상으로 하는 것이 바람직하다. 기판(11)에 인가하는 바이어스값을 1W/㎠ 이상으로 하여 스퍼터 성막을 행함으로써, 버퍼층(12)을, 상기 관계를 만족하는 격자 정수를 갖고, 특정한 이방성을 가짐과 함께, 균일성이 양호한 배향막으로서 기판(11) 상에 성막하는 것이 가능해진다.
또한, 기판(11)에 인가하는 바이어스값은 보다 높은 것이 바람직하고, 2W/㎠ 이상으로 하는 것이 바람직하다. 그러나, 기판(11)에 인가하는 바이어스값이 지나치게 높으면, 기판 상에 성막된 버퍼층이 에칭되어 버리므로, 기판(11)에 인가하는 바이어스값은 금속 타깃(47)에 인가하는 파워보다도 낮게 할 필요가 있다.
본 실시 형태의 제조 방법에서는, 기판(11)에 상기 범위의 바이어스를 인가함으로써, 기판(11)에 충돌하는 금속 타깃(47) 중 Al 원소, 또는 질소 반응종의 에너지가 증대하고, AlN으로 이루어지는 버퍼층의 결정화가 촉진되고, 또한 상기 관계를 만족하는 격자 정수를 갖는 막으로서 양호하게 제어하는 것이 가능해진다.
(V족 원소를 포함하는 가스 분위기)
본 실시 형태에서 사용하는 V족 원소를 포함하는 가스로서는, 일반적으로 알려져 있는 질소 화합물을 전혀 제한되지 않고 사용할 수 있지만, 암모니아나 질소(N2)는 취급이 간단함과 동시에, 비교적 저렴하여 입수 가능하므로 바람직하다.
암모니아는 분해 효율이 양호하고, 높은 성장 속도로 성막하는 것이 가능하지만, 반응성이나 독성이 높기 때문에, 제해 설비나 가스 검지기가 필요해지고, 또한 반응 장치에 사용하는 부재의 재료를 화학적으로 안정성이 높은 것으로 할 필요가 있다.
또한, 질소(N2)를 원료로서 사용한 경우에는, 장치로서는 간편한 것을 사용할 수 있지만, 높은 반응 속도는 얻어지지 않는다. 그러나, 질소를 전계나 열 등에 의해 분해한 후 장치에 도입하는 방법으로 하면, 암모니아보다는 성막 속도는 낮지만, 공업 생산적으로 이용 가능한 정도의 성막 속도를 얻을 수 있으므로, 장치 비용과의 균형을 생각하면, 질소(N2)는 가장 적합한 질소원이다.
V족 원소를 포함하는 가스 중에 있어서의 질소의 가스분율, 즉, 질소(N2)와 Ar(불활성 가스)의 유량에 대한 질소 유량의 비는, 질소가 20% 초과인 것이 바람직하다. 질소가 20% 이하이면, 질소의 존재량이 적고 기판(11) 상에 금속이 석출되어 버려, 버퍼층(12)으로서 III족 질화물 화합물에 구해지는 결정 구조로 되지 않는다. 또한, 질소가 99%를 상회하는 유량비이면, Ar의 양이 지나치게 적어, 스퍼터 레이트가 대폭으로 저하되어 버리므로 바람직하지 않다. 또한, 질소를 포함하는 가스 중에 있어서의 질소의 가스분율은, 40% 이상 95% 이하의 범위인 것이 더욱 바람직하고, 60% 이상 80% 이하의 범위인 것이 가장 바람직하다.
본 실시 형태에서는, 활성인 질소 반응종을 고농도로 기판(11) 상에 공급함으로써, 기판(11) 상에 있어서의 마이그레이션을 억제할 수 있고, 이에 의해, 자기 조직화를 억제하여, 버퍼층(12)을 적정하게 단결정 조직으로 하는 것이 가능해진다. 또한, 버퍼층(12)을, 단결정으로 이루어지는 조직으로서 적정하게 제어함과 함께, 상기 관계를 만족하는 격자 정수를 갖는 막으로서 제어함으로써, 그 위에 적층되는 III족 질화물 반도체로 이루어지는 반도체층의 결정성을 양호하게 제어하는 것이 가능해진다.
(챔버 내 압력)
반응성 스퍼터법을 사용하여 버퍼층(12)을 성막할 때의 챔버(41) 내의 압력은, 0.2Pa 이상인 것이 바람직하다. 이 챔버(41) 내의 압력이 0.2Pa 미만이면, 발생하는 반응종이 갖는 운동 에너지가 지나치게 커져, 형성되는 버퍼층의 막질이 불충분해진다. 또한, 챔버(41) 내의 압력의 상한은 특별히 한정되지 않지만, 0.8Pa 이상이 되면, 막의 배향에 기여하는 2량체 하전 입자가 플라즈마 중의 하전 입자의 상호 작용을 받게 되므로, 챔버(41) 내의 압력은 0.2 내지 0.8Pa의 범위로 하는 것이 바람직하다.
(성막 속도)
버퍼층(12)을 성막할 때의 성막 속도는, 0.01㎚/s 내지 10㎚/s의 범위로 하는 것이 바람직하다. 성막 속도가 0.01㎚/s 미만이면, 막이 층으로 되지 않고 섬 형상으로 성장해 버려, 기판(11)의 표면을 덮을 수 없게 될 우려가 있다. 성막 속도가 10㎚/s를 초과하면, 막이 결정체가 되지 않고 비정질로 되어 버린다.
(타깃)
V족 원소를 포함하는 가스와 금속 재료를 플라즈마로 활성화하여 반응시키는 반응성 스퍼터법을 사용하여, 버퍼층으로서 혼정을 성막할 때에는, 예를 들어, Al 등을 포함하는 금속 재료의 혼합물(반드시 합금을 형성하고 있지 않아도 상관없음)을 타깃으로 하여 사용하는 방법도 있고, 다른 재료로 이루어지는 2개의 타깃을 준비하여 동시에 스퍼터하는 방법으로 해도 된다. 예를 들어, 일정한 조성의 막을 성막하는 경우에는 혼합 재료의 타깃을 사용하고, 조성이 다른 몇 종류인가의 막을 성막하는 경우에는 복수의 타깃을 챔버 내에 설치하면 된다.
『반도체층의 형성』
본 실시 형태의 제조 방법에 있어서는, 기판(11) 상에 형성된 버퍼층(12) 상에, 하지층(13)을 종래 공지의 MOCVD법을 사용하여 형성한다. 또한, 하지층(13) 상에, 또한 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 순차 적층하고, 이들 각 층으로 이루어지는 반도체층(20)을 형성한다.
본 실시 형태에 있어서, 하지층(13), n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 형성할 때의 질화갈륨계 화합물 반도체의 성장 방법은 특별히 한정되지 않고, 상술한 스퍼터법 외에, MOCVD(유기 금속 화학 기상 성장법), HVPE(하이드라이드 기상 성장법), MBE(분자선 애피택시법) 등, 질화물 반도체를 성장시키는 것이 알려져 있는 모든 방법을 적용할 수 있다. 이들 방법 중, MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), III족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸 갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸 인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 사용된다. 또한, 도펀트로서는, n형에는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르만 가스(GeH4)나, 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을 이용할 수 있다. MBE법에서는, 원소 형상의 게르마늄도 도핑원으로서 이용할 수 있다. p형에는 Mg 원료로서는, 예를 들어 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘(EtCp2Mg)을 사용한다.
상술한 바와 같은 질화갈륨계 화합물 반도체는, Al, Ga 및 In 이외에 다른 III족 원소를 함유할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn 및 Be 등의 도펀트 원소를 함유할 수 있다. 또한, 의도적으로 첨가한 원소에 한하지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료 및 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
「하지층의 형성」
본 실시 형태에서는, 상기 각 조건 및 수순으로 기판(11) 상에 형성된 버퍼층(12) 상에 III족 질화물 반도체로 이루어지는 하지층(13)을, 종래 공지의 MOCVD법을 사용하여 형성한다.
본 실시 형태에서는, 상기 하지층(13)을 성막하기 전에, 버퍼층(12)에의 어닐 처리를 행하는 것은 특별히 필요하지 않다. 그러나, 일반적으로, III족 질화물 반도체의 성막을 MOCVD, MBE, VPE 등의 기상 화학 성막 방법으로 행하는 경우, 성막을 수반하지 않는 승온 과정 및 온도의 안정화 과정을 거쳐서 처리되지만, 이들의 과정에 있어서 V족의 원료 가스를 챔버 내에 유통시키는 일이 많으므로, 결과적으로 어닐 효과가 발생하는 경우가 있다. 또한, 그때에 유통시키는 캐리어 가스로서는, 일반적인 것을 전혀 제한없이 사용할 수 있고, MOCVD 등의 기상 화학 성막 방법으로 널리 사용되는 수소나 질소 등을 사용해도 된다. 그러나, 캐리어 가스로서 화학적으로 비교적 활성인 수소를 사용한 경우, 결정성이나 결정 표면의 평탄성을 손상시킬 우려가 있기 때문에, 처리 시간을 짧게 하는 것이 바람직하다.
본 실시 형태의 제조 방법에서는, MOCVD법을 사용하여 하지층(13)을 형성하고 있지만, 하지층(13)을 적층하는 방법으로서는 특별히 한정되지 않고, 전위의 루프화를 발생시킬 수 있는 결정 성장 방법이면, 전혀 제한없이 사용할 수 있다. 특히, MOCVD법이나 MBE법, VPE법 등은, 마이그레이션을 발생시킬 수 있으므로, 결정성이 양호한 막을 형성하는 것이 가능해지는 점에서 적합하다. 그중에서도, MOCVD법은, 특히 결정성이 양호한 막을 얻을 수 있는 점에서, 보다 적합하게 사용할 수 있다.
하지층(13)을 성막할 때의 기판(11)의 온도, 즉, 하지층(13)의 성장 온도는 800℃ 이상으로 하는 것이 바람직하다. 이는, 하지층(13)을 성막할 때의 기판(11)의 온도를 높게 함으로써 원자의 마이그레이션이 발생하기 쉬워지고, 전위의 루프화가 용이하게 진행되기 때문이다. 기판(11)의 온도는, 보다 바람직하게는 900℃ 이상이며, 1000℃ 이상인 것이 가장 바람직하다. 또한, 하지층(13)을 성막할 때의 기판(11)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있기 때문에, 1200℃ 미만으로 하는 것이 바람직하다. 하지층(13)을 성막할 때의 기판(11)의 온도가 상기 온도 범위 내이면, 결정성이 좋은 하지층(13)을 얻을 수 있다.
본 실시 형태의 제조 방법으로 기판(11) 상에 형성하는 하지층(13)은, AlXGa1-XN(1≥X≥0)으로 이루어지고, 상기 관계를 만족하는 조건으로 된 버퍼층(12) 상에 형성하는 것이므로, 결정성이 우수한 층이 된다. 이에 의해, 또한 하지층(13) 상에 적층되고, 또한 반도체층(20)을 구성하는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)의 각 층을, 결정성이 우수한 층으로서 형성하는 것이 가능해진다.
또한, 반응성 스퍼터법을 사용하여 III족 질화물 반도체로 이루어지는 하지층(13)을 성막하는 것도 가능하다. 스퍼터법을 사용하는 경우에는, MOCVD법이나 MBE법 등과 비교하여, 장치를 간편한 구성으로 하는 것이 가능해진다. 또한, 하지층(13)을 반응성 스퍼터법에 의해 성막하는 경우에는, V족 원료(질소)를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 보다 바람직하다.
「n형 반도체층의 형성」
본 실시 형태에서는, 상기 각 조건 및 수순으로 형성된 하지층(13) 상에, n형 콘택트층(14a) 및 n형 클래드층(14b)으로 이루어지는 n형 반도체층(14)을 형성한다. 본 실시 형태에서는, 종래 공지의 MOCVD법을 사용하여, n형 콘택트층(14a) 및 n형 클래드층(14b)을 형성한다. 또한, n형 콘택트층(14a)을 반응성 스퍼터법으로 형성하는 것도 가능하다.
n형 콘택트층(14a) 및 n형 클래드층(14b)을 형성하는 성막 장치로서는, 하지층(13)이나 후술하는 발광층(15)의 성막에 사용하는 성막 장치를, 각종 조건을 적절하게 변경하여 사용하는 것이 가능하다.
또한, n형 콘택트층(14a)을 반응성 스퍼터법에 의해 형성하는 경우, 사용하는 스퍼터 장치로서는, 상술한 버퍼층(12)의 성막에 사용한 스퍼터 장치(40)(도 5를 참조)와 같은 장치를 사용할 수 있고, 이 경우에는, 타깃에 사용하는 재료나, 챔버(41) 내의 가스 분위기 등의 성막 조건을 적절하게 변경하면 된다.
「발광층의 형성」
n형 클래드층(14b) 상에는, 발광층(15)을, 종래 공지의 MOCVD법에 의해 형성한다.
본 실시 형태에서 형성하는 발광층(15)은, 도 1에 예시한 바와 같이, GaN 장벽층으로 시작되어 GaN 장벽층으로 끝나는 적층 구조를 갖고 있고, GaN으로 이루어지는 6층의 장벽층(15a)과, 논도프의 In0 .2Ga0 .8N으로 이루어지는 5층의 웰층(15b)을 교대로 적층하여 형성한다.
또한, 본 실시 형태의 제조 방법에서는, 하지층(13)이나 n형 클래드층(14b)의 성막에 사용하는 성막 장치(MOCVD 장치)와 같은 것을 사용함으로써, 종래 공지의 MOCVD법으로 발광층(15)을 성막할 수 있다.
「p형 반도체층의 형성」
발광층(15) 상, 즉, 발광층(15)의 최상층이 되는 장벽층(15a) 상에는, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 이루어지는 p형 반도체층(16)을, 종래 공지의 MOCVD법을 사용하여 형성한다.
본 실시 형태에서는, 우선, Mg를 도프한 Al0 .1Ga0 .9N으로 이루어지는 p형 클래드층(16a)을 발광층(15)[최상층의 장벽층(15a)] 상에 형성하고, 또한 그 위에 Mg를 도프한 Al0 .02Ga0 .98N으로 이루어지는 p형 콘택트층(16b)을 형성한다. 이때, p형 클래드층(16a) 및 p형 콘택트층(16b)의 적층에는, n형 반도체층(14)이나 발광층(15)의 성막에 사용하는 장치와 같은 MOCVD 장치를 사용할 수 있다.
또한, 상술한 바와 같이, p형 불순물로서는, Mg뿐만 아니라, 예를 들어 아연(Zn) 등도 마찬가지로 사용할 수 있다.
또한, p형 반도체층(16)을 반응성 스퍼터법에 의해 형성하는 것도 가능하다.
<발광 다이오드(LED)의 제조 방법>
본 실시 형태의 제조 방법에 있어서는, 도 2의 평면도 및 도 3의 단면도에 도시하는 예와 같이, 상기 각 조건 및 수순에 의해 형성된 적층 반도체(10)에 구비되는 p형 반도체층(16) 상에 투광성 정극(17)을 형성하고, 그 위에 정극 본딩 패드(18)를 형성함과 함께, n형 반도체층(14)의 n형 콘택트층(14a)에 설치되는 노출 영역(14d)에 부극(19)을 형성함으로써, 발광 다이오드(III족 질화물 반도체 발광 소자)(1)를 제조할 수 있다.
『투광성 정극의 형성』
상기 방법에 의해 각 층이 형성되어 이루어지는 적층 반도체(10)의 p형 콘택트층(16b) 상에 ITO로 이루어지는 투광성 정극(17)을 형성한다.
투광성 정극(17)의 형성 방법으로서는, 특별히 한정되지 않고, 이 기술분야에서 잘 알려진 관용의 수단으로 설치할 수 있다. 또한, 그 구조도, 종래 공지의 구조를 포함하여 어떤 구조의 것도 전혀 제한없이 사용할 수 있다.
또한, 상술한 바와 같이, 투광성 정극(17)의 재료는, ITO에는 한정되지 않고, AZO, IZO, GZO 등의 재료를 사용하여 형성하는 것이 가능하다.
또한, 투광성 정극(17)을 형성한 후, 합금화나 투명화를 목적으로 한 열 어닐을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
『정극 본딩 패드 및 부극의 형성』
적층 반도체(10) 상에 형성된 투광성 정극(17) 상에, 또한 정극 본딩 패드(18)를 형성한다. 이 정극 본딩 패드(18)는, 예를 들어 투광성 정극(17)의 표면측으로부터 순서대로, Ti, Al, Au의 각 재료를, 종래 공지의 방법으로 적층함으로써 형성할 수 있다.
또한, 부극(19)을 형성할 때는, 우선, 기판(11) 상에 형성된 p형 반도체층(16), 발광층(15) 및 n형 반도체층(14)의 일부를 건식 에칭 등의 방법에 의해 제거함으로써, n형 콘택트층(14a)의 노출 영역(14d)을 형성한다(도 2 및 도 3 참조). 그리고, 이 노출 영역(14d) 상에, 예를 들어 노출 영역(14d) 표면측으로부터 순서대로, Ni, Al, Ti 및 Au의 각 재료를 종래 공지의 방법으로 적층함으로써, 상세한 도시를 생략하는 4층 구조의 부극(19)을 형성할 수 있다.
그리고, 상술한 바와 같이 하여, 적층 반도체(10) 상에, 투광성 정극(17), 정극 본딩 패드(18) 및 부극(19)을 설치한 웨이퍼를, 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 한 후, 예를 들어, 한 변이 350㎛인 정사각형으로 절단함으로써, 발광 소자 칩[발광 소자(1)]으로 할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 III족 질화물 반도체 소자의 제조 방법에 따르면, 기판(11) 상에 버퍼층(12)을 AlN으로 형성하고, 또한 버퍼층(12a)축의 격자 정수가 벌크의 AlN의 a축의 격자 정수보다도 작으므로, 결정의 균일성이 높아 양호하게 배향된 버퍼층(12)을 형성할 수 있고, 그 위에 형성하는 하지층(13)의 결정성이 향상된다. 그 결과, 소자 특성이 우수한 III족 질화물 반도체 소자를 제조하는 것이 가능해진다.
또한, 하지층(13) 상에, 또한 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 순차 적층하여 LED(발광 다이오드) 구조를 형성함으로써, 발광 특성이 우수한 III족 질화물 반도체 발광 소자를 제조하는 것이 가능해진다.
또한, 본 실시 형태의 제조 방법에 따르면, 기판(11)에의 전처리의 실시나, 버퍼층(12)의 형성에 사용하는 스퍼터 장치(40)의 챔버(41) 내의 도달 진공도를 향상시킴으로써, 버퍼층(12)의 성막시에 혼입되는 불순물의 저감을 도모한다. 또한, 기판(11)의 온도나 인가하는 파워 및 바이어스 등의 조건을 적절하게 설정한다. 이에 의해, 버퍼층(12)의 격자 정수를 상기 관계로 제어하는 것이 가능해진다.
[램프]
이상 설명한 바와 같은, 본 발명에 관한 III족 질화물 반도체 발광 소자와 형광체를 조합함으로써, 당업자 주지의 수단에 의해 램프를 구성할 수 있다. 종래부터, 발광 소자와 형광체와 조합함으로써 발광색을 바꾸는 기술이 알려져 있고, 이와 같은 기술을 전혀 제한되지 않고 채용하는 것이 가능하다.
예를 들어, 형광체를 적정하게 선정함으로써, 발광 소자보다 장파장의 발광을 얻는 것도 가능해지고, 또한 발광 소자 자체의 발광 파장과 형광체에 의해 변환된 파장을 섞음으로써, 백색 발광을 나타내는 램프로 할 수도 있다.
또한, 램프로서는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등, 어떠한 용도로도 사용할 수 있다.
예를 들어, 도 4에 도시하는 예와 같이, 동일면 전극형의 III족 질화물 반도체 발광 소자(1)를 포탄형으로 실장하는 경우에는, 2개의 프레임 중 한쪽[도 4에서는 프레임(31)]에 발광 소자(1)를 접착하고, 또한 발광 소자(1)의 부극(도 3에 나타내는 부호 19 참조)을 와이어(34)로 프레임(32)에 접합하고, 발광 소자(1)의 정극 본딩 패드(도 3에 나타내는 부호 18 참조)를 와이어(33)로 프레임(31)에 접합한다. 그리고, 투명한 수지(35)로 발광 소자(1)의 주변을 몰드함으로써, 도 4에 도시하는 바와 같은 포탄형의 램프(3)를 작성할 수 있다.
또한, 본 발명에서 얻어지고, 우수한 결정성을 구비하는 III족 질화물 반도체 소자는, 상술한 바와 같은 발광 다이오드(LED)나 레이저 디바이스(LD) 등의 발광 소자에 구비되는 반도체층 외에, 태양 전지나 수광 소자 등의 광전기 변환 소자, 또는, HBT(Heterojunction Bipolar Transistor)나 HEMT(High Electron Mobility Transistor) 등의 전자 디바이스에도 사용할 수 있다. 이들 반도체 소자는, 각종 구조의 것이 다수 알려져 있고, 본 발명에 관한 III족 질화물 반도체의 적층 구조는 이들 주지의 소자 구조를 포함하여 전혀 제한되지 않는다.
이하에, 본 발명의 III족 질화물 반도체 소자 및 그 제조 방법, III족 질화물 반도체 발광 소자 및 그 제조 방법을, 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[실시예 1]
도 1에, 본 실험예에서 제작한 III족 질화물 화합물 반도체 발광 소자의 적층 반도체의 단면 모식도를 도시한다.
본 예에서는, 사파이어로 이루어지는 기판(11)의 c면 상에, 버퍼층(12)으로서 RF 스퍼터법을 사용하여 AlN으로 이루어지는 단결정의 층을 형성하고, 그 위에 하지층(13)으로서 MOCVD법을 사용하여 GaN(III족 질화물 반도체)으로 이루어지는 층을 형성하였다.
『버퍼층의 형성』
우선, 표면을 경면 연마한 직경 2인치의 (0001)c면 사파이어로 이루어지는 기판을, 불산 및 유기 용매에 의해 세정한 후, 챔버 내에 도입하였다. 이때, 스퍼터 장치로서는, 도 5에 예시하는 스퍼터 장치(40)와 같이, 고주파식 전원을 갖고, 또한 타깃 내에서 마그네트의 위치를 움직일 수 있는 기구를 갖는 장치를 사용하였다. 또한, 타깃으로서는, 금속 Al로 이루어지는 것을 사용하였다.
그리고, 챔버 내에서 기판(11)을 500℃까지 가열하고, 질소 가스를 15sccm의 유량으로 도입한 후, 챔버 내의 압력을 1.0Pa로 유지하고, 기판(11)측에 50W의 고주파 바이어스를 인가하고, 질소 플라즈마에 노출함으로써 기판(11) 표면을 세정하였다.
계속해서, 진공 펌프에 의해 챔버 내를 흡인하고, 이와 동시에 더미 방전을 총 16회 반복함으로써 스퍼터 장치의 챔버 내를 감압하고, 6.0×10-6Pa까지 내압을 저하시켜, 챔버 내의 불순물을 제거하였다.
계속해서, 기판(11)의 온도는 그대로, 스퍼터 장치 내에 아르곤 및 질소 가스를 도입하였다. 그리고, 2000W의 고주파 바이어스를 금속 Al 타깃측에 인가하고, 노 내의 압력을 0.5Pa로 유지하고, Ar 가스를 5sccm, 질소 가스를 15sccm 유통시킨 조건 하(가스 전체에 있어서의 질소의 비는 75%)에서, 사파이어로 이루어지는 기판(11) 상에 AlN으로 이루어지는 단결정의 버퍼층(12)을 성막하였다. 타깃 내의 마그네트는, 기판(11)의 세정시, 및 성막시의 어느 것에 있어서도 요동시켰다.
그리고, 미리 측정한 성막 속도(0.067㎚/s)에 따라서, 규정한 시간의 처리에 의해, 40㎚의 AlN[버퍼층(12)]을 성막 후, 플라즈마 동작을 정지하여, 기판(11)의 온도를 저하시켰다.
그리고, 기판(11) 상에 형성한 버퍼층(12)의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 제품 번호: X'part Pro MRD)를 사용하여 측정하였다. 이 측정은, CuK α선 X선 발생원을 광원으로서 사용하여 행하였다. 이 결과, 버퍼층(12)의 XRC 반치폭은, (0002)면에 있어서 0.10deg, (10-10)면에 있어서 1.40deg로 우수한 특성을 나타내고 있고, 본 예의 버퍼층(12)이 양호하게 배향하고 있는 것을 확인할 수 있었다.
또한, 기판(11) 상에 형성한 버퍼층(12)의 격자 정수를, X선 회절(XRD)에 있어서 2θ-ω법에 의해 스캔을 행하고, 격자면의 2θ 피크 위치를 구한 후, Bragg의 식 {nλ=2dsinθ, 단, d: 면 간격, n: 정수, λ=1.54056(CuKα)}에 의해 산출하였다. 이 결과, 본 예의 버퍼층(12)의 격자 정수는, a축이 3.080Å, c축이 5.014Å이며, 도 6에 나타내는 그래프 중에 있어서, a축의 격자 정수가 벌크의 AlN보다도 작고, 또한 다음식 {(c0-c)/(a0-a)≥?1.4}로 나타내어지는 관계를 만족하고, 또한 c축이 5Å 이상의 범위인 영역 E2에 포함되어 있는 것을 확인할 수 있었다.
『하지층의 형성』
계속해서, AlN[버퍼층(12)]이 성막된 기판(11)을, 스퍼터 장치 내로부터 취출하여 MOCVD 장치 내로 반송하고, 버퍼층(12) 상에 이하의 수순으로 GaN으로 이루어지는 하지층(13)을 성막하였다. 여기서, 하지층(13)의 성막에 사용하는 MOCVD 장치로서는, 종래 공지의 장치를 사용하였다.
우선, 기판(11)을 반응로(MOCVD 장치) 내에 도입하였다. 계속해서, 반응로 내에 질소 가스를 유통시킨 후, 히터를 작동시켜, 기판 온도를 실온으로부터 500℃로 승온하였다. 그리고, 기판의 온도를 500℃로 유지한 상태에서, 암모니아(NH3) 가스 및 질소 가스를 유통시켜, 기상 성장 반응로 내의 압력을 95kPa(압력 단위: Pa)로 하였다. 계속해서, 기판(11)의 온도를 1000℃까지 승온시켜, 기판 표면을 서멀 클리닝(thermal cleaning)하였다. 또한, 서멀 클리닝의 종료 후도, 기상 성장 반응로 내로의 질소 가스의 공급을 계속시켰다.
그 후, 암모니아 가스의 유통을 계속하면서, 수소 분위기 중에서 기판의 온도를 1100℃로 승온시킴과 함께, 반응로 내의 압력을 40kPa로 하였다. 기판 온도가 1100℃에서 안정되는 것을 확인한 후, 트리메틸갈륨(TMG)의, 기상 성장 반응로 내로의 공급을 개시하고, 버퍼층(12) 상에 하지층(13)을 구성하는 III족 질화물 반도체(GaN)를 성막하는 공정을 개시하였다. 이와 같이 하여 GaN을 성장시킨 후, TMG의 배관의 밸브를 전환하고, 원료의 반응로로의 공급을 종료하여 GaN의 성장을 정지하였다.
이상의 공정에 의해, 기판(11) 상에 성막된 단결정 조직의 AlN으로 이루어지는 버퍼층(12) 상에 언도프로 8㎛의 막 두께의 GaN으로 되는 하지층(13)을 성막하였다. 성막 후에 반응로 내로부터 취출한 시료는 무색 투명이며, GaN층[하지층(13)]의 표면은 경면이었다.
상술한 바와 같이 하여 형성한 언도프 GaN으로 이루어지는 하지층(13)의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 제품 번호: X'part Pro MRD)를 사용하여 측정하였다. 이 측정은, Cu β선 X선 발생원을 광원으로서 사용하고, 대칭면인 (0002)면과 비대칭면인 (10-10)면에서 행하였다.
이 측정의 결과, 본 발명의 제조 방법으로 제작한 언도프 GaN층은, XRC 반치폭이, (0002)면의 측정에서는 39arcsec, (10-10)면에서는 266arcsec를 나타내고, 표면 평탄성 및 결정성이 양호한 것을 확인할 수 있었다.
상술한 바와 같은, 기판(11)의 전처리 내지 하지층(13)의 성막을 행할 때까지의 공정에 의해, 총 54개의 샘플을 제작하고, 또한 상기 마찬가지의 방법에 의해, 각 샘플의 버퍼층(12)의 격자 정수 및 하지층(13)의 XRC 반치폭을 측정하였다. 그리고, 버퍼층(12)의 격자 정수의 a축 및 c축을 그래프에 플롯하고, 도 6의 그래프에 있어서, ◇표로 나타냈다. 도 6의 그래프에 나타낸 바와 같이, 본 예에서 제작한 샘플은, 버퍼층(12)의 a축과 c축의 격자 정수의 관계가, 모두 영역 E1 또는 E2에 포함되어 있고, 본 발명에서 규정하는 관계를 만족하는 것을 확인할 수 있었다.
또한, 본 예에서 제작한 샘플은, 버퍼층(12) 상에 형성된 하지층(13)의 XRC 반치폭이, (0002)면의 측정에서는 모두 35 내지 72arcsec의 범위, (10-10)면에서는 모두 204 내지 295arcsec 범위이며, 표면 평탄성 및 결정성이 양호한 것을 확인할 수 있었다.
[실시예 2]
본 예에서는, 상기 수순으로, 기판(11) 상에 버퍼층(12) 및 하지층(13)이 순차 적층되어 얻어진 샘플 상에, 또한 이하의 수순에 의해, n형 콘택트층(14a), n형 클래드층(14b), 발광층(15) 및 p형 반도체층(16)을 형성하였다.
『n형 콘택트층의 형성』
우선, 하지층(13) 상에, 그 하지층(13)의 성막에 사용한 것과 동일한 MOCVD 장치를 사용하여, GaN으로 이루어지는 n형 콘택트층(14a)의 초기층을 형성하였다. 이때, n형 콘택트층(14a)에는 Si를 도프하였다. 결정 성장은, Si의 도펀트 원료로서 SiH4를 유통시킨 이외는, 하지층(13)과 동일 조건에 의해 행하였다.
상기 공정이 의해, 표면에 역스퍼터를 실시한 사파이어로 이루어지는 기판(11) 상에, 단결정 조직을 갖는 AlN의 버퍼층(12)을 형성하고, 그 위에 언도프로 8㎛의 막 두께의 GaN층[하지층(13)]과, 5×1018cm-3의 캐리어 농도를 갖는 2㎛의 Si 도프 GaN층[n형 콘택트층(14a)을 이루는 초기층]을 형성하였다. 성막 후에 장치 내로부터 취출한 기판은 무색 투명이며, GaN층[여기서는 n형 콘택트층(14a)을 이루는 초기층]의 표면은 경면이었다.
『n형 클래드층 및 발광층의 형성』
상기 수순으로 제작한 샘플의 n형 콘택트층(14a) 상에 MOCVD법을 사용하여 n형 클래드층(14b) 및 발광층(15)을 적층하였다.
「n형 클래드층의 형성」
상기 수순으로 n형 콘택트층(14a)을 성장시킨 샘플을 MOCVD 장치에 도입한 후, 암모니아를 유통시키면서, 캐리어 가스를 질소로 하여, 기판 온도를 760℃로 저하시켰다.
이때, 노 내의 온도의 변경을 기다리는 동안에, SiH4의 공급량을 설정하였다. 유통시키는 SiH4의 양에 대해서는 사전에 계산을 행하고, Si 도프층의 전자 농도가 4×1018cm-3이 되도록 조정하였다. 암모니아는 그대로의 유량으로 노 내로 계속해서 공급하였다.
계속해서, 암모니아를 챔버 내에 유통시키면서, SiH4 가스와, 버블링에 의해 발생시킨 TMI 및 TEG의 증기를 노 내로 유통시키고, Ga0 .99In0 .01N으로 이루어지는 층을 막 두께 1.7㎚, GaN으로 이루어지는 층을 막 두께 1.7㎚, 각각 성막하였다. 이와 같은 성막 처리를 19사이클 반복한 후, 마지막으로, Ga0 .99In0 .01N으로 이루어지는 층을 막 두께 1.7㎚, 재성장시켰다. 또한, 이 공정 처리를 행하고 있는 동안은, SiH4의 유통을 계속하였다. 이에 의해, Si 도프의 Ga0 .99In0 .01N과 GaN의 초격자 구조로 이루어지는 n형 클래드층(14b)을 형성하였다.
「발광층의 형성」
계속해서, GaN으로 이루어지는 장벽층(15a)과, Ga0 .92In0 .08N으로 이루어지는 웰층(15b)으로 구성되고, 다중 양자 웰 구조를 갖는 발광층(15)을 형성하였다. 이 발광층(15)의 형성에 있어서는, Si 도프 Ga0 .99In0 .01N으로 이루어지는 n형 클래드층(14b) 상에 우선, 장벽층(15a)을 형성하고, 이 장벽층(15a) 상에, Ga0 .92In0 .08N으로 이루어지는 웰층(15b)을 형성하였다. 이와 같은 적층 수순을 5회 반복한 후, 5번째로 적층한 웰층(15b) 상에, 6번째의 장벽층(15a)을 형성하고, 다중 양자 웰 구조를 갖는 발광층(15)의 양측에 장벽층(15a)을 배치한 구조로 하였다.
우선, 기판(11)의 온도는 760℃의 상태에서, TEG와 SiH4의 노 내로의 공급을 개시하고, 소정의 시간 Si를 도프한 GaN으로 이루어지는 초기 장벽층을 막 두께 0.8㎚ 형성하고, TEG와 SiH4의 공급을 정지하였다. 그 후, 서셉터의 온도를 920℃로 승온하였다. 그리고, TEG와 SiH4의 노 내로의 공급을 재개하고, 기판 온도 920℃의 상태에서, 또한 막 두께 1.7㎚의 중간 장벽층의 성장을 행한 후, TEG와 SiH4의 노 내 공급을 정지하였다. 계속해서, 서셉터 온도를 760℃로 내리고, TEG와 SiH4의 공급을 개시하고, 또한 막 두께 3.5㎚의 최종 장벽층의 성장을 행한 후, 다시 TEG와 SiH4의 공급을 정지하여, GaN 장벽층의 성장을 종료하였다. 상술한 바와 같은 3단계의 성막 처리에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 6㎚의 Si 도프 GaN 장벽층[장벽층(15a)]을 형성하였다. SiH4의 양은, Si 농도가 1×1017cm-3이 되도록 조정하였다.
상기 GaN 장벽층[장벽층(15a)]의 성장 종료 후, TEG와 TMI를 노 내로 공급하여 웰층의 성막 처리를 행하고, 3㎚의 막 두께를 이루는 Ga0 .92In0 .08N층[웰층(15b)]을 형성하였다.
그리고, Ga0 .92In0 .08N으로 이루어지는 웰층(15b)의 성장 종료 후, TEG의 공급량의 설정을 변경하였다. 계속해서, TEG 및 SiH4의 공급을 재개하고, 2층째의 장벽층(15a)의 형성을 행하였다.
상술한 바와 같은 수순을 5회 반복함으로써, 5층의 Si 도프 GaN으로 이루어지는 장벽층(15a)과, 5층의 Ga0 .92In0 .08N으로 이루어지는 웰층(15b)을 형성하였다.
그리고, 5층째의 Ga0 .92In0 .08N으로 이루어지는 웰층(15b)을 형성한 후, 계속해서 6층째의 장벽층의 형성을 행하였다. 6층째의 장벽층의 형성 처리에 있어서는, 우선, SiH4의 공급을 정지하고, 언도프 GaN으로 이루어지는 초기 장벽층을 형성한 후, TEG의 노 내로의 공급을 계속한 상태에서 기판 온도를 920℃로 승온하고, 이 기판 온도 920℃에서 규정 시간에서 중간 장벽층의 성장을 행한 후, TEG의 노 내로의 공급을 정지하였다. 계속해서, 기판 온도를 760℃로 내리고, TEG의 공급을 개시하고, 최종 장벽층의 성장을 행한 후, 다시 TEG의 공급을 정지하고, GaN 장벽층의 성장을 종료하였다. 이에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 4㎚인 언도프 GaN으로 이루어지는 장벽층을 형성하였다[도 1 및 도 3에 도시하는 발광층(15) 중, 최상층의 장벽층(15a)을 참조].
이상의 수순으로, 두께가 불균일한 웰층[도 1 및 도 3에 있어서의 n형 반도체층(14)측으로부터 1 내지 4층째의 웰층(15b)]과, 두께가 균일한 웰층[도 1 및 도 3에 있어서의 n형 반도체층(14)측으로부터 5층째의 웰층(15b)을 참조]을 포함한 다중 양자 웰 구조의 발광층(15)을 형성하였다.
『p형 반도체층의 형성』
상술한 각 공정에 계속해서, 동일한 MOCVD 장치를 사용하여, 4층의 논도프의 Al0.06Ga0.94N과 3층의 Mg를 도프한 GaN으로 이루어지는 초격자 구조를 갖는 p형 클래드층(16a)을 성막하고, 또한 그 위에 막 두께가 200㎚인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)을 성막하고, p형 반도체층(16)으로 하였다.
우선, NH3 가스를 공급하면서 기판 온도를 975℃로 승온한 후, 이 온도에서 캐리어 가스를 질소로부터 수소로 전환하였다. 계속해서, 기판 온도를 1050℃로 변경하였다. 그리고, 노 내로 TMG와 TMA를 공급함으로써, 논도프의 Al0 .06Ga0 .94N으로 이루어지는 층을 막 두께 2.5㎚ 성막하였다. 계속해서, 인터벌을 취하지 않고, TMA의 밸브를 폐쇄하고 Cp2Mg의 밸브를 개방하여, Mg를 도프한 GaN의 층을 막 두께 2.5㎚로 성막하였다.
이상과 같은 조작을 3회 반복하고, 마지막에 언도프 Al0 .06Ga0 .94N의 층을 형성함으로써, 초격자 구조로 이루어지는 p형 클래드층(16a)을 형성하였다.
그 후, Cp2Mg와 TMG만을 노 내로 공급하여, 막 두께 200㎚의 p형 GaN으로 이루어지는 p형 콘택트층(16b)을 형성하였다.
상술한 바와 같이 하여 제작한 LED용 에피택셜 웨이퍼는, c면을 갖는 사파이어로 이루어지는 기판(11) 상에 단결정 구조를 갖는 AlN층[버퍼층(12)]을 형성한 후, 기판(11)측으로부터 차례로, 막 두께 8㎛의 언도프 GaN층[하지층(13)], 5×1018cm-3의 전자 농도를 갖는 막 두께 2㎛의 Si 도프 GaN 초기층과 막 두께 200㎚의 Si 도프 GaN 재성장층으로 이루어지는 n형 콘택트층(14a), 4×1018cm-3의 Si 농도를 갖고, 20층의 막 두께 1.7㎚의 Ga0 .99In0 .01N과 19층의 막 두께 1.7㎚의 GaN으로 이루어지는 초격자 구조를 갖는 n형 클래드층(14b), GaN 장벽층으로 시작되어 GaN 장벽층으로 끝나고, 막 두께가 6㎚로 된 5층의 Si 도프의 GaN 장벽층[장벽층(15a)]과, 막 두께가 3㎚로 된 5층의 논도프의 Ga0 .92In0 .08N 웰층[웰층(15b)]과, 논도프의 GaN으로 이루어지는 최종 장벽층을 구비하는 최상위 장벽층[도 1 및 도 3에 있어서의 발광층(15) 중, 최상층의 장벽층(15a)을 참조]으로 이루어지는 다중 양자 웰 구조의 발광층(15), 막 두께가 2.5㎚인 논도프 Al0 .06Ga0 .94N으로 이루어지는 4개의 층과, 막 두께가 2.5㎚인 Mg 도프 Al0 .01Ga0 .99N으로 이루어지고 초격자 구조를 갖는 3개의 층으로 구성되는 p형 클래드층(16a), 및 막 두께가 200㎚인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)으로 구성되는 p형 반도체층(16)을 적층한 구조를 갖는다.
[실시예 3]
본 예에서는, 실시예 2에서 얻어진 에피택셜 웨이퍼[도 1에 도시하는 적층 반도체(10)를 참조] 상에 각 전극을 형성함으로써 LED를 제작하였다.
우선, 상기 에피택셜 웨이퍼의 Mg 도프 AlGaN층[p형 반도체층(16b)]의 표면에, 공지의 포토리소그래피 기술이 의해 ITO로 이루어지는 투광성 전극(17)을 형성하고, 그 위에 티타늄, 알루미늄 및 금을 순서대로 적층한 구조를 갖는 정극 본딩 패드(18)(p 전극 본딩 패드)를 형성하고, p측 전극으로 하였다. 또한, 웨이퍼에 대하여 건식 에칭을 실시하고, n형 콘택트층(14a)의 n측 전극(부극)을 형성하는 영역을 노출시키고, 이 노출 영역(14d)에 Cr, Ti 및 Au의 3층이 순서대로 적층되어 이루어지는 부극(19)(n측 전극)을 형성하였다. 이와 같은 수순에 의해, 웨이퍼[도 1의 적층 반도체(10)를 참조] 상에, 도 2에 도시하는 형상을 갖는 각 전극을 형성하였다.
그리고, 상술한 수순으로 p측 및 n측의 각 전극이 형성된 웨이퍼에 대하여, 사파이어로 이루어지는 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 하였다. 그리고, 이 웨이퍼를 한 변이 350㎛인 정사각형의 샘플 칩으로 절단하고, 각 전극이 상부가 되도록 리드 프레임 상에 배치하고, 금선으로 리드 프레임에 결선하여 발광 소자로 하였다[도 4의 램프(3)를 참조].
상술한 바와 같이 하여 제작한 발광 다이오드의 p측 및 n측의 전극간에 순방향 전류를 흐르게 한 결과, 전류 20mA에 있어서의 순방향 전압은 3.1 내지 3.3V의 범위이었다. 또한, p측의 투광성 전극(17)을 통하여 샘플 칩으로부터의 발광 상태를 관찰한 결과, 발광 파장은 450 내지 460㎚이며, 발광 출력은 17 내지 19mW의 범위를 나타냈다. 이와 같은 발광 다이오드의 특성은, 제작한 웨이퍼의 대략 전체면으로부터 제작된 발광 다이오드에 대하여, 변동없이 얻게 되었다.
[실험예]
본 실험예에서는, 사파이어로 이루어지는 기판(11)의 c면 상에 버퍼층(12)으로서 MOCVD법을 사용하여 AlN으로 이루어지는 단결정의 층을 형성하고, 그 위에, 하지층(13)으로서 MOCVD법을 사용하여 GaN(III족 질화물 반도체)으로 이루어지는 층을 형성하였다.
본 실험예에 있어서는, 기판(11)을 MOCVD 장치 내에 반송하고, 이하의 수순으로 AlN[버퍼층(12)]을 성막하였다. 여기서, 버퍼층(12)의 성막에 사용하는 MOCVD 장치로서는, 종래 공지의 장치를 사용하였다.
우선, 기판(11)을 반응로(MOCVD 장치)에 도입하였다. 계속해서, 반응로 내에 질소 가스를 유통시킨 후, 히터를 작동시켜, 기판(11)의 온도를 실온으로부터 1170℃로 승온하였다. 그리고, 기판(11)의 온도를 1170℃로 유지한 상태에서, 수소 가스 및 질소 가스를 유통시키고, 기판(11)의 표면을 서멀 클리닝(Thermal cleaning)하였다. 또한, 서멀 클리닝의 종료 후, 기상 반응로 내로의 질소 가스의 공급을 정지하고, 반응로 내로의 가스의 공급을 수소로만 하였다.
상기 수순으로 캐리어 가스를 전환한 후, 기판(11)의 온도를 1150℃로 강온시켰다. 그리고, 1150℃에서 기판(11)의 온도가 안정된 것을 확인한 후, 암모니아 배관의 밸브를 개방하고, 암모니아의 노 내에의 유통을 개시하였다. 계속해서 트리메틸알루미늄(TMA)의 증기를 포함하는 기체를 반응로 내에 공급하여, 기판(11) 상에 AlN[버퍼층(12)]을 성장시켰다. 이와 같은 처리를 6분간 행한 후, TMA의 증기를 포함하는 기체의, 반응로 내로의 공급을 정지하였다. 계속해서, 암모니아의 공급도 정지하고, 그대로 3분간 유지하였다.
그 후, 암모니아 가스의 공급을 재개하고, 수소 분위기 중에서 기판(11)의 온도를 1100℃로 강온시켰다. 기판(11)의 온도가 1100℃에서 안정되는 것을 확인한 후, 트리메틸갈륨(TMG)의 기상 성장 반응로 내로의 공급을 개시하고, 버퍼층(12) 상에 하지층(13)을 구성하는 III족 질화물 반도체(GaN)를 성막하는 공정을 개시하였다. 이와 같이 하여 GaN을 성장시킨 후, TMG의 배관 밸브를 전환하고, 원료 가스의 반응로로의 공급을 종료하여 GaN의 성장을 정지하였다.
이상의 공정이 의해, 기판(11) 상에 성막된 AlN으로 이루어지는 버퍼층(12) 상에, 언도프로 8㎛의 막 두께의 GaN으로 이루어지는 하지층(13)을 성막하였다.
또한, 상기 공정에 있어서, TMA의 공급을 정지하고, AlN[버퍼층(12)]의 성막이 종료된 시점에서 기판(11)을 반응로 내로부터 취출함으로써, 기판(11) 상에 AlN[버퍼층(12)]만이 성막된 시료를 제작하였다.
상술한 바와 같은 방법에서 기판(11) 상에 형성한 버퍼층(12)의 X선 로킹 커브(XRC) 및 격자 정수를, 실시예 1과 마찬가지의 방법으로 측정, 산출한 결과, XRC 반치폭은, (0002)면에 있어서 0.51deg, (10-10)면에 있어서 0.91deg이었다. 또한, 이 버퍼층(12)의 격자 정수는, a축이 3.109Å, c축이 4.993Å이며, 이들 a축과 c축의 관계는, 도 6에 나타내는 그래프 중에 있어서, 영역 E3에 포함되어 있는 것이 확인되었다.
또한, 하지층(13)의 성막 후에 표면을 육안으로 확인한 결과, 이 GaN[하지층(13)]은 무색 투명이었지만, 실시예 1에 있어서의 하지층(13)의 표면에 비해, 거칠기가 큰 것이 확인되었다. 이 GaN 하지층의 X선 로킹 커브(XRC) 반치폭을, 실시예 1과 마찬가지의 방법으로 측정한 결과, (0002)면의 측정에 있어서는 198arcsec, (10-10)면의 측정에 있어서는, 327arcsec이며, 상기 실시예 1에 비하면, 표면 평탄성 및 결정성이 떨어지는 것이 확인되었다.
[비교예]
플라즈마 처리를 사용한 기판의 전처리를 행하지 않고, 또한 성막 전의 챔버 내의 도달 진공도를 1.0×10-3Pa보다도 고압의 진공도로 적절하게 설정함과 함께, 최종 막 두께를 500㎚ 초과 혹은 10㎚ 미만으로 한 점을 제외하고, 상기 실시예 1과 마찬가지의 수순으로, 기판 상에 버퍼층을 적층하고, 그 위에, 언도프 GaN층(하지층)을 더 적층하였다.
기판 상에 형성한 버퍼층의 X선 로킹 커브(XRC)를, 실시예 1과 마찬가지의 방법으로 측정한 결과, XRC 반치폭은, (0002)면에서는 0.29deg, (10-10)면에서는 2.10deg이었다. 또한, 이 버퍼층의 격자 정수는, a축이 3.117Å, c축이 4.982Å이며, 이들 a축과 c축의 관계는, 도 6에 나타내는 그래프 중에 있어서, 상기 관계를 만족하는 범위인 영역 E1, E2로부터 벗어난 영역 E3에 포함되어 있는 것이 확인되었다.
또한, 성막 후에 챔버 내로부터 기판을 취출하고, 육안으로 확인한 결과, 기판 표면, 즉 GaN 하지층의 표면은 무색이지만, 표면이 거칠고 흐린 상태에서 균열이 발생하고 있는 것이 확인되었다. 이 GaN 하지층의 X선 로킹 커브(XRC) 반치폭을, 상기 실시예와 마찬가지의 방법으로 측정한 결과, (0002)면의 측정에 있어서는 172arcsec, (10-10)면의 측정에 있어서는 426arcsec이며, 상기 실시예 1에 비해, 표면 평탄성 및 결정성이 떨어지는 것이 확인되었다.
그리고, 상술한 바와 같은, 기판 상에 버퍼층 및 하지층의 성막을 행할 때까지의 공정에 의해 총 10개의 샘플을 제작하고, 또한 상기 마찬가지의 방법에 의해, 비교예의 각 샘플의 버퍼층의 격자 정수 및 하지층의 XRC 반치폭을 측정하였다. 그리고, 버퍼층의 격자 정수의 a축 및 c축을 그래프에 플롯하고, 도 6의 그래프에 나타냈다. 여기서, 도 6의 그래프 중, □표로 플롯한 샘플(총 7개)은, (0002)면의 XRC 반치폭이 100arcsec 이상이 되고, 결정성이 낮은 것이 확인된 예이며, 또한 △표로 플롯한 샘플(총 3개)은, 표면 이상이 보이고, 표면 평탄성이 낮은 것이 확인된 예이다. 도 6에 그래프에 나타낸 바와 같이, 비교예의 조건에서 제작한 대부분의 샘플은, 버퍼층(12)의 a축과 c축의 격자 정수의 관계가 영역 E1, E2로부터 벗어나, 영역 E3에 포함되는 결과가 되었다.
이상의 결과에 의해, 본 발명에 관한 III족 질화물 반도체 소자가 결정성이 양호하고 우수한 소자 특성을 갖고 있고, 또한 LED(발광 다이오드) 구조를 구비한, 본 발명에 관한 III족 질화물 반도체 발광 소자가 우수한 발광 특성을 구비하고 있는 것이 명확하다.
1: III족 질화물 반도체 발광 소자
10: 적층 반도체(III족 질화물 반도체 소자)
11: 기판
11a: 표면
12: 버퍼층
13: 하지층
14: n형 반도체층
15: 발광층
16: p형 반도체층
3: 램프
40: 스퍼터 장치(성막 장치)
41: 챔버

Claims (17)

  1. 기판 상에, 적어도 III족 질화물 화합물로 이루어지는 버퍼층 및 상기 버퍼층 상에 형성된 III족 질화물 반도체로 이루어지는 하지층이 적층되어 이루어지는 III족 질화물 반도체 소자이며,
    상기 버퍼층이 AlN으로 이루어지고,
    상기 버퍼층의 막 두께가 10 내지 500nm의 범위이며,
    상기 버퍼층의 a축의 격자 정수가 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작고,
    상기 버퍼층의 격자 정수가 하기 수학식 1로 나타내어지는 관계를 만족하는 III족 질화물 반도체 소자.
    <수학식 1>
    Figure 112011101144029-pct00006

    단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수이다.
  2. 삭제
  3. 제1항에 있어서, 상기 버퍼층의 c축의 격자 정수가 5Å 이상인 III족 질화물 반도체 소자.
  4. 제1항에 있어서, 상기 버퍼층이 단결정 조직으로 이루어지는 III족 질화물 반도체 소자.
  5. 제1항에 있어서, 상기 버퍼층의 막 두께가 20 내지 100㎚의 범위인 III족 질화물 반도체 소자.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 하지층의 (0002)면의 X선 로킹 커브 반치폭이 100arcsec 이하인 III족 질화물 반도체 소자.
  9. 제1항에 있어서, 상기 하지층의 (10-10)면의 X선 로킹 커브 반치폭이 300arcsec 이하인 III족 질화물 반도체 소자.
  10. 제1항에 기재된 III족 질화물 반도체 소자에 구비되는 하지층 상에, 적어도 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되어 이루어지는 III족 질화물 반도체 발광 소자.
  11. 기판 상에, 적어도 III족 질화물 화합물로 이루어지는 버퍼층 및 상기 버퍼층 상에 형성된 III족 질화물 반도체로 이루어진 하지층을 적층하는 III족 질화물 반도체 소자의 제조 방법이며,
    상기 버퍼층의 막 두께가 10 내지 500nm의 범위이고,
    상기 버퍼층을, AlN으로 형성하고, 또한 상기 버퍼층의 a축의 격자 정수가 벌크 상태에 있어서의 AlN의 a축의 격자 정수보다도 작은 관계를 만족하는 조건으로서 형성하고,
    상기 버퍼층을 상기 버퍼층의 격자 정수가 하기 수학식 1로 나타내어지는 관계를 만족하는 조건으로서 형성하는 것을 특징으로 하는 III족 질화물 반도체 소자의 제조 방법.
    <수학식 1>
    Figure 112011101144029-pct00007

    단, 식 중, c0은 벌크의 AlN의 c축의 격자 정수, c는 버퍼층의 c축의 격자 정수, a0은 벌크의 AlN의 a축의 격자 정수, a는 버퍼층의 a축의 격자 정수이다.
  12. 삭제
  13. 제11항에 있어서, 상기 버퍼층 상에 MOCVD법을 사용하여 하지층을 형성하는 III족 질화물 반도체 소자의 제조 방법.
  14. 제11항에 기재된 제조 방법으로 얻어지는 III족 질화물 반도체 소자에 구비되는 하지층 상에, 적어도 n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하는 III족 질화물 반도체 발광 소자의 제조 방법.
  15. 제10항에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 램프.
  16. 제11항에 있어서, 상기 버퍼층의 막 두께가 20 내지 100nm인 범위인 III족 질화물 반도체 소자의 제조 방법.
  17. 제11항에 있어서, 상기 버퍼층을, V족 원소를 포함하는 가스와 금속 재료를 플라즈마로 활성화하여 반응시킴으로써 성막하는 III족 질화물 반도체 소자의 제조 방법.
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