CN102017082A - Ⅲ族氮化物半导体元件及其制造方法、ⅲ族氮化物半导体发光元件及其制造方法和灯 - Google Patents

Ⅲ族氮化物半导体元件及其制造方法、ⅲ族氮化物半导体发光元件及其制造方法和灯 Download PDF

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Abstract

本发明的Ⅲ族氮化物半导体元件，是在基板(11)上至少层叠包含Ⅲ族氮化物化合物的缓冲层(12)而构成的，该缓冲层(12)由AlN形成，该缓冲层(12)的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小。

Description

Ⅲ族氮化物半导体元件及其制造方法、Ⅲ族氮化物半导体发光元件及其制造方法和灯
技术领域
本发明涉及可很适合地用于发光二极管(LED)、激光二极管(LD)、电子器件等中的、由通式AlaGabIncN(0≤a≤1、0≤b≤1、0≤c≤1、a+b+c＝1)表示的Ⅲ族氮化物半导体层叠而成的Ⅲ族氮化物半导体元件及其制造方法、Ⅲ族氮化物半导体发光元件及其制造方法和灯。
本申请基于在2008年3月13日在日本申请的专利申请2008-064111号要求优先权，将上述申请的内容援引到其中。
背景技术
Ⅲ族氮化物半导体具有相当于从可见光到紫外光区域的范围的能量的直接迁移型的带隙，发光效率优异，因此已作为发光二极管(LED)、激光二极管(LD)等的半导体发光元件而制品化，在各种用途中得到使用。另外，即使是用于电子器件的场合，Ⅲ族氮化物半导体与使用现有的Ⅲ-V族氮化物半导体的情况相比，也具有能够得到优异特性的潜力。
这样的Ⅲ族氮化物半导体，一般地以三甲基镓、三甲基铝和氨作为原料，采用有机金属化学气相淀积(MOCVD)法制造。MOCVD法是使载气中含有原料的蒸气而送到基板表面，通过使原料在被加热的基板表面分解而使结晶生长的方法。
以往，Ⅲ族氮化物半导体的单晶片没有市售，作为Ⅲ族氮化物半导体，一般是使结晶在不同的材料的单晶片上生长而得到的方法。在这样的异种基板与在其上面外延生长的Ⅲ族氮化物半导体结晶之间存在大的晶格失配。例如，在使氮化镓(GaN)在蓝宝石(Al2O3)制成的基板上直接生长的场合，在两者之间存在16％的晶格失配。另外，在使氮化镓在SiC制成的基板上直接生长的场合，在两者之间存在6％的晶格失配。一般地，存在如上所述的大的晶格失配的场合，难以使结晶在基板上直接外延生长，并且，即使是生长了的场合，也存在不能够得到结晶性良好的结晶的问题。
因此，曾提出了采用有机金属化学气相淀积(MOCVD)法使Ⅲ族氮化物半导体结晶在蓝宝石单晶基板或SiC单晶基板上外延生长时，首先在基板上层叠由氮化铝(AlN)或氮化铝镓(AlGaN)形成的被称作低温缓冲层的层，再在高温下在其上面使Ⅲ族氮化物半导体结晶外延生长的方法，该方法通常在进行着(例如，专利文献1，2)。
然而，专利文献1和2所述的方法，在基板与在其上面生长的Ⅲ族氮化物半导体结晶之间基本上不进行晶格匹配，因此成为在生长了的结晶内部，内包向表面延伸的称作贯通位错的位错的状态。因此，结晶发生变形，如果不将结构适合化则不能得到充分的发光强度，并且，存在生产效率降低等的问题。
另外，也提出了采用MOCVD以外的方法成膜出上述缓冲层的技术，例如，提出了采用MOCVD在由高频溅射成膜出的缓冲层上使相同组成的结晶生长的方法(例如，专利文献3)。然而，专利文献3所述的方法，存在不能够在基板上稳定地层叠良好的结晶的问题。
因此，为了稳定地获得良好的结晶，提出了使缓冲层生长后，在由氨与氢组成的混合气体中进行退火的方法(例如，专利文献4)、在400℃以上的温度下采用DC溅射成膜出缓冲层的方法(例如，专利文献5)等。然而，上述专利文献4～5所述的任何一种的方法，在基板与在其上面生长的Ⅲ族氮化物半导体结晶之间成为晶格失配的场合，存在难以稳定地获得良好的结晶的问题。
另外，在上述专利文献1～5的任何一个文献中，存在下述的大问题：特别是极大地关系到结晶的位错密度、为了使LED等的发光元件的特性提高而变得重要的由GaN形成的基底层的(10-10)面的结晶性低。
专利文献1：日本专利第3026087号公报
专利文献2：日本特开平4-297023号公报
专利文献3：日本特公平5-86646号公报
专利文献4：日本专利第3440873号公报
专利文献5：日本专利第3700492号公报
发明内容
本发明是鉴于上述问题而完成的，其目的在于提供在基板上形成良好地取向的均匀性高的缓冲层，在缓冲层上形成包含结晶性良好的Ⅲ族氮化物半导体的层的元件特性优异的Ⅲ族氮化物半导体元件及其制造方法。另外，本发明目的在于提供发光特性优异的Ⅲ族氮化物半导体发光元件及其制造方法和灯。
本发明者等为了成膜出结晶性优异的Ⅲ族氮化物半导体结晶而反复潜心研究的结果发现，通过适当地控制形成于基板上的缓冲层的各结晶轴的晶格常数，缓冲层的均匀性提高，而且，形成于缓冲层上的Ⅲ族氮化物半导体的结晶性提高，从而完成了本发明。
即，本发明涉及以下的发明。
[1]一种Ⅲ族氮化物半导体元件，是在基板上至少层叠包含Ⅲ族氮化物化合物的缓冲层而构成的Ⅲ族氮化物半导体元件，其中，上述缓冲层由AlN形成，上述缓冲层的a轴的晶格常数比大块(bulk)状态下的AlN的a轴的晶格常数小。
[2]根据上述[1]所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层的晶格常数满足由下述(1)式表示的关系，
(co-c)/(a0-a)≥-1.4     ……(1)
其中，(1)式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数。
[3]根据上述[1]或[2]所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层的c轴的晶格常数是5以上。
[4]根据上述[1]～[3]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层由单晶组织构成。
[5]根据上述[1]～[3]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层由柱状结晶的集合体构成。
[6]根据上述[1]～[5]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层的膜厚是10～500nm的范围。
[7]根据上述[1]～[5]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层的膜厚是20～100nm的范围。
[8]根据上述[1]～[7]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层以覆盖上述基板表面的至少90％的方式形成。
[9]根据上述[1]～[8]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述基板由蓝宝石构成。
[10]根据上述[1]～[9]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层是通过采用等离子体将含有V族元素的气体和金属材料活化使其反应而成膜出的层。
[11]根据上述[10]所述的Ⅲ族氮化物半导体元件，其中，上述缓冲层是采用反应溅射法成膜出的层。
[12]根据上述[1]～[11]的任一项所述的Ⅲ族氮化物半导体元件，其中，在上述缓冲层上形成有包含Ⅲ族氮化物半导体的基底层。
[13]根据上述[12]所述的Ⅲ族氮化物半导体元件，其中，上述基底层由GaN形成。
[14]根据上述[12]或[13]所述的Ⅲ族氮化物半导体元件，其中，形成于上述缓冲层上的基底层是采用MOCVD法成膜出的层。
[15]根据上述[12]～[14]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述基底层的(0002)面的X射线摇摆曲线半值宽是100弧度秒(arcsec)以下。
[16]根据上述[12]～[15]的任一项所述的Ⅲ族氮化物半导体元件，其中，上述基底层的(10-10)面的X射线摇摆曲线半值宽是300弧度秒以下。
[17]一种Ⅲ族氮化物半导体发光元件，是在上述[12]～[16]的任一项所述的Ⅲ族氮化物半导体元件所具有的基底层上至少依次层叠n型半导体层、发光层和p型半导体层而成的。
[18]一种Ⅲ族氮化物半导体元件的制造方法，是在基板上至少层叠包含Ⅲ族氮化物化合物的缓冲层的Ⅲ族氮化物半导体元件的制造方法，其中，由AlN形成上述缓冲层，并且，以满足上述缓冲层的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小的关系的条件形成上述缓冲层。
[19]根据上述[18]所述的Ⅲ族氮化物半导体元件的制造方法，其中，以上述缓冲层的晶格常数满足由下述(1)式表示的关系的条件形成该缓冲层，
(co-c)/(a0-a)≥-1.4……(1)
其中，(1)式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数。
[20]根据上述[18]或[19]所述的Ⅲ族氮化物半导体元件的制造方法，其中，以满足上述缓冲层的c轴的晶格常数为5
Figure BPA00001251254400051
以上的关系的条件形成该缓冲层。
[21]根据上述[18]～[20]的任一项所述的Ⅲ族氮化物半导体元件的制造方法，其中，通过采用等离子体将含有V族元素的气体和金属材料活化使其反应而成膜出上述缓冲层。
[22]根据上述[21]所述的Ⅲ族氮化物半导体元件的制造方法，其中，采用反应溅射法成膜出上述缓冲层。
[23]根据上述[18]～[22]的任一项所述的Ⅲ族氮化物半导体元件的制造方法，其中，在成膜装置的室内，在到达真空度为1.0×10-3Pa以下的条件下制造上述缓冲层。
[24]根据上述[18]～[23]的任一项所述的Ⅲ族氮化物半导体元件的制造方法，其中，在上述成膜装置的室内进行虚拟放电后，形成上述缓冲层。
[25]根据上述[18]～[24]的任一项所述的Ⅲ族氮化物半导体元件的制造方法，其中，对上述基板实施等离子处理的预处理后，形成上述缓冲层。
[26]根据上述[25]所述的Ⅲ族氮化物半导体元件的制造方法，其中，上述等离子处理是逆溅射。
[27]根据上述[18]～[26]的任一项所述的Ⅲ族氮化物半导体元件的制造方法，其中，使上述基板的温度为400～800℃的范围来形成上述缓冲层。
[28]根据上述[18]～[27]的任一项所述的Ⅲ族氮化物半导体元件的制造方法，其中，采用MOCVD法在上述缓冲层上形成基底层。
[29]一种Ⅲ族氮化物半导体发光元件的制造方法，在采用上述[28]所述的制造方法得到的Ⅲ族氮化物半导体元件所具有的基底层上，至少依次层叠n型半导体层、发光层和p型半导体层。
[30]一种Ⅲ族氮化物半导体元件，是采用上述[18]～[28]的任一项所述的制造方法得到的。
[31]一种Ⅲ族氮化物半导体发光元件，是采用上述[29]所述的制造方法得到的。
[32]一种灯，是使用上述[17]或[31]的任一项所述的Ⅲ族氮化物半导体发光元件来构成的。
根据本发明的Ⅲ族氮化物半导体元件，缓冲层由AlN形成，上述缓冲层的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小，因此能够得到结晶的均匀性高且良好地取向的缓冲层，另外，形成于其上面，并且包含Ⅲ族氮化物半导体的基底层的结晶性提高。结果，能够得到元件特性优异的Ⅲ族氮化物半导体元件。另外，本发明的Ⅲ族氮化物半导体发光元件，是在Ⅲ族氮化物半导体元件所具有的基底层上，依次层叠n型半导体层、发光层和p型半导体层而构成的，因此成为发光特性优异的半导体发光元件。
附图说明
图1是模式地说明本发明涉及的Ⅲ族氮化物半导体元件(Ⅲ族氮化物半导体发光元件)的一例的图，是表示叠层半导体的剖面结构的概略图。
图2是模式地说明本发明涉及的Ⅲ族氮化物半导体发光元件的一例的图，是表示平面结构的概略图。
图3是模式地说明本发明涉及的Ⅲ族氮化物半导体发光元件的一例的图，是表示剖面结构的概略图。
图4是模式地说明使用本发明涉及的Ⅲ族氮化物半导体发光元件构成的灯的概略图。
图5是模式地说明本发明涉及的Ⅲ族氮化物半导体元件(Ⅲ族氮化物半导体发光元件)的制造方法的一例的图，是表示在室内具有靶的溅射装置的结构的概略图。
图6是模式地说明本发明涉及的Ⅲ族氮化物半导体元件的一例的图，是表示由AlN形成的缓冲层的晶格常数的关系的曲线图。
图7是模式地说明本发明涉及的Ⅲ族氮化物半导体元件的一例的图，是表示作为由AlN形成的缓冲层的晶格常数的指标的下式{(co-c)/(ac-a)}所示的数值与由GaN形成的基底层的(0002)面的X射线摇摆曲线半值宽的关系的曲线图。
图8是模式地说明本发明涉及的Ⅲ族氮化物半导体元件的一例的图，是表示由AlN形成的缓冲层的晶格常数与由GaN形成的基底层的(10-10)面的X射线摇摆曲线半值宽的关系的曲线图。
附图标记说明
1-Ⅲ族氮化物半导体发光元件、10-叠层半导体(Ⅲ族氮化物半导体元件)、11-基板、11a-表面、12-缓冲层、13-基底层、14-n型半导体层、15-发光层、16-p型半导体层、3-灯、40-溅射装置(成膜装置)、41-室
具体实施方式
以下，一边适当参照图1～8，一边对本发明的Ⅲ族氮化物半导体元件及其制造方法、Ⅲ族氮化物半导体发光元件及其制造方法和灯的实施方式进行说明。
[Ⅲ族氮化物半导体元件(Ⅲ族氮化物半导体发光元件)]
在本实施方式的Ⅲ族氮化物半导体元件(以下，有时简称为半导体元件)中，在基板11上至少层叠有包含Ⅲ族氮化物化合物的缓冲层12，该缓冲层12由AlN形成，缓冲层12的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小(参照图1表示的叠层半导体10)。另外，在本实施方式的半导体元件中，优选：缓冲层12的晶格常数满足上述关系，同时满足由下述(1)式表示的关系。
(co-c)/(a0-a)≥-1.4……(1)
其中，(1)式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数。
<叠层结构>
图1是用于说明本发明涉及的半导体元件一例的图，是表示在基板上形成有Ⅲ族氮化物半导体的叠层半导体的一例的概略剖面图。
图1表示的叠层半导体(Ⅲ族氮化物半导体元件、Ⅲ族氮化物半导体发光元件)10中，在基板11上层叠有包含Ⅲ族氮化物化合物、且具有满足由上述(1)式表示的关系的晶格常数的缓冲层12，在图示例中，在缓冲层12的上面形成有基底层13。
另外，图1所示的例的叠层半导体10中，还在基底层13的上面依次层叠有n型半导体层14、发光层15和p型半导体16，形成由所述各层构成的LED结构(半导体层20)。由此，叠层半导体10作为Ⅲ族氮化物半导体发光元件而构成。
以下，对本实施方式的Ⅲ族氮化物半导体元件(Ⅲ族氮化物半导体发光元件)的叠层结构进行详述。
「基板」
作为基板11的材料没有特别的限定，优选使用蓝宝石。
一般，作为可层叠Ⅲ族氮化物半导体结晶的基板的材料，只要是Ⅲ族氮化物半导体结晶在其表面上外延生长的基板的材料即可，例如，可举出蓝宝石、SiC、硅、氧化锌、氧化镁、氧化锰、氧化锆、氧化锰锌铁、氧化镁铝、硼化锆、氧化镓、氧化铟、氧化锂镓、氧化锂铝、氧化钕镓、氧化镧锶铝钽、氧化锶钛、氧化钛、铪、钨、钼等。其中，从能够层叠结晶性良好的Ⅲ族氮化物半导体的观点考虑，优选基板使用蓝宝石、SiC等具有六方晶结构的材料，最优选使用蓝宝石。
另外，作为基板的大小，通常可以使用直径2英寸左右的基板，但本发明的Ⅲ族氮化物半导体元件，可以使用直径4～6英寸的基板。
再者，在上述基板材料中，使用已知通过高温下与氨接触引起化学改性的氧化物基板和金属基板等的场合，在不使用氨而成膜出缓冲层后，采用使用氨的方法成膜出后述的基底层时，本实施方式的缓冲层作为涂层发挥作用，因此从防止基板的化学性改性的观点考虑是有效的。另外，一般地溅射法能够抑制基板的温度使其较低，因此即使是使用由具有高温下分解的性质的材料构成的基板的场合，也能够对基板11不给予损害而在基板上成膜出各层。
『缓冲层』
缓冲层12，层叠在由上述材料形成的基板11上。另外，缓冲层12由AlN形成，例如，可以采用由等离子体将含有V族元素的气体和金属材料活化使其反应的反应溅射法形成。
如本实施方式的采用使用了已等离子化的金属原料的方法成膜出的膜，具有容易获得取向的作用。
形成这样的缓冲层的Ⅲ族氮化物的结晶，具有六方晶系的结晶结构，通过控制成膜条件，能够形成为单晶膜。另外，Ⅲ族氮化物的结晶，通过控制上述成膜条件，也能够成为由以六棱柱为基本的织构构成的柱状结晶。再者，在此说明的所谓柱状结晶，意指在与相邻的晶粒之间形成晶界而隔开，其本身作为纵剖面形状成为柱状的结晶。
从缓冲功能的方面考虑，优选缓冲层12是单晶结构。如上所述，Ⅲ族氮化物的结晶具有六方晶系的结晶，形成以六棱柱为基本的组织。Ⅲ族氮化物的结晶，通过控制成膜等的条件，能够成膜出在面内方向也生长的结晶。在基板11上成膜出具有这样的单晶结构的缓冲层12的场合，缓冲层12的缓冲功能有效地发挥作用，因此在其上面成膜的Ⅲ族氮化物半导体的层，成为具有良好的取向性和结晶性的结晶膜。
缓冲层12的膜厚，优选为10～500nm的范围。通过使缓冲层12的膜厚在该范围，能够得到具有良好的取向性、晶格常数满足由上述(1)式表示的关系，并且，在缓冲层12上成膜包含Ⅲ族氮化物半导体的各层时可作为涂层有效地发挥作用的缓冲层12。
缓冲层12的膜厚不到10nm时，有可能作为上述的涂层的功能变得不充分。而在以超过500nm的膜厚形成缓冲层12的场合，尽管作为涂层的功能没有变化，但是成膜处理时间变长，有可能生产效率降低，另外，在缓冲层12的膜厚为小于10nm或大于500nm的场合，难以进行控制使得晶格常数满足由上述(1)式表示的关系。
另外，缓冲层12的膜厚更优选为20～100nm的范围。
本实施方式中，缓冲层12的组成优选是由AlN构成。
一般地，作为层叠在基板上的缓冲层12的组成，优选是含有Al的组成。只要是由通式AlxGa1-xN(1≥x≥0)表示的Ⅲ族氮化物化合物，则任何的材料都可以使用。此外，也可以使用作为V族含有As和/或P的组成。其中，在缓冲层的组成含有Al的场合，优选GaAlN，该场合下，更优选Al组分为50％以上。另外，如上所述，缓冲层12的构成最优选为由AlN形成。
另外，作为构成缓冲层12的材料，可以使用具有与Ⅲ族氮化物半导体相同的结晶结构的材料，但优选晶格的长度接近于构成后述的基底层的Ⅲ族氮化物半导体的材料，特别优选周期表的Ⅲa族元素的氮化物。
缓冲层12需要覆盖基板11的表面11a的至少60％以上、优选覆盖80％以上，从作为基板11的涂层的功能方面考虑，更优选以覆盖90％以上的方式来形成缓冲层。另外，缓冲层12最优选以覆盖表面11a的100％，即，以没有间隙地覆盖基板11的表面11a上的方式形成。当缓冲层12覆盖基板11的表面11a的区域变小时，基板11大大地露出，因此不作为涂层发挥作用，在使Ⅲ族氮化物半导体结晶生长的半导体原料与基板之间发生反应，存在损害形成于缓冲层12上的后述的基底层13的平坦性的可能性。
「晶格常数」
本实施方式中，优选缓冲层12的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小。另外，本实施方式的半导体元件，更优选缓冲层12是其晶格常数满足上述关系，并且，满足由下述(1)式表示的关系的膜(参照图6的曲线中的区域E1、E2)。
(co-c)/(a0-a)≥-1.4……(1)
其中，(1)式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数。
再者，本发明中说明的所谓大块状态，不是从外部附加了应力等的状态，而是具有可忽视表面和界面的影响的程度的大小的结晶的集合体或单晶的状态。另外，上述结晶由单一的组成构成。大块状态下的AlN的晶格常数，a轴是3.111
Figure BPA00001251254400111
c轴是4.980
Figure BPA00001251254400112
(参考文献：I.Akasaki and H.Amano et al.，Jpn.J.Appl.Phys.36(1997)5393-5408.)
在本实施方式中，通过使缓冲层12的晶格常数为上述范围，与大块状态的AlN相比在更接近于蓝宝石的a轴的条件下构成。能够得到与蓝宝石的a轴匹配、结晶缺陷少、由AlN形成的缓冲层12。并且，通过在这样的缓冲层12的上面层叠后述的由GaN形成的基底层13，基底层13继承例如由蓝宝石构成的单晶的基板11的取向信息，因此能够得到(0002)面和(10-10)面的结晶优异的基底层13。
另外，在缓冲层12中，优选c轴的晶格常数比大块状态下的AlN的c轴的晶格常数(＝4.980
Figure BPA00001251254400113
)大，更优选为5
Figure BPA00001251254400114
以上(参照图6中的区域E2)。
晶格常数由结晶轴的长度或轴间角度表示，如本实施方式的缓冲层12那样，具有六方晶系的结构的场合，由a轴的长度
Figure BPA00001251254400115
与c轴的长度
Figure BPA00001251254400116
表示(六方晶的场合，a轴≠c轴)。
本发明者等为了提高Ⅲ族氮化物半导体元件的结晶性，对形成于由蓝宝石构成的基板11上的缓冲层的晶格常数与形成在其上面的包含Ⅲ族氮化物半导体的基底层的结晶性的关系进行潜心研究的结果，对如以下所示的关系有了见解。
图6是表示采用反应溅射法在蓝宝石基板上由AlN成膜出的缓冲层12的a轴的长度与c轴的长度的关系，即，a轴的晶格常数与c轴的晶格常数的关系的曲线图。在图6的曲线中，标记G的虚线是表示在上述(1)式中{(co-c)/(ao-a)}＝-1.4的场合的特性的直线。另外，在图6的曲线中，由标记B表示的点是表示AlN的在大块状态下的晶格常数(a轴、c轴)的点，直线G为通过该B点的直线。
另外，图7是表示在由AlN形成的缓冲层中，在上述(1)式中的左边表示的{(co-c)/(ao-a)}的数值与形成在缓冲层上的GaN层(基底层)的(0002)面的XRC(X射线摇摆曲线)半值宽的关系的曲线图。在图7的曲线中，标记J的虚线是表示在上述(1)式中{(co-c)/(ao-a)＝-1.4}的直线。
在此，一般地GaN等的Ⅲ族氮化物半导体的场合，(0002)面的XRC光谱的半值宽成为结晶的平坦性(mosaicity)的指标，(10-10)面的XRC光谱半值宽成为位错密度(twist；扭转)的指标。
如图6的曲线图所示，由AlN形成的缓冲层12的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小的场合，在其上面生长的GaN层(基底层)表面主要为镜状的结晶(参照图6的曲线图中的□标记和◇标记的描绘)。另外，如图6的曲线图所示，缓冲层12的晶格常数还满足上述(1)式表示的关系的场合，在其上面生长的GaN层(基底层)的(0002)面的取向性变得更加良好(参照图6的曲线图中的虚线G左侧的区域E1、E2)。
另外，如图7的曲线图所示，缓冲层12的晶格常数满足由上述(1)式表示的关系的场合，在其上面生长的GaN层(基底层)的(0002)面的XRC半值宽显示低的数值，大致为100弧度秒以下(参照图7的曲线图中虚线J右侧的区域)。由此可知在缓冲层的晶格常数满足由上述(1)式表示的关系的场合，在其上面生长的由GaN形成的基底层的结晶性变得良好。
另一方面，在缓冲层12的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数大的场合，在其上面生长的GaN层，发生裂纹或表面出现浑浊等的表面异常，不能得到良好的结晶(参照图6的曲线图中的△标记的描绘)。
图8是表示由AlN形成的缓冲层的晶格常数之中的c轴的长度与在其上面形成的GaN层(基底层)的(10-10)面的XRC(X射线摇摆曲线)半值宽的关系的曲线图。在图8的曲线图中，标记k的虚线是表示AlN大块的晶格常数的直线。如图8的曲线图所示，在缓冲层的晶格常数比由虚线k表示的大块状态的AlN的4.982
Figure BPA00001251254400131
(c轴)大的场合，可知在缓冲层上形成的GaN层的(10-10)面的XRC半值宽变小，由此认为，通过控制由AlN形成的缓冲层的晶格常数(c轴)，使其比大块状态大，在其上面形成的GaN层的结晶性也提高。
此外，在使缓冲层的c轴的晶格常数为5以上的场合，在其上面形成的由GaN构成的基底层的(10-10)面的XRC半值宽变为300弧度秒以下，结晶性变得良好。
这样，可知只要GaN层(基底层)的结晶性良好，则有助于在其上面成膜、且包含Ⅲ族氮化物半导体(GaN)的n型半导体层、发光层、p型半导体层的各层的结晶性提高。
在缓冲层的晶格常数为如上所述的范围的场合，作为其上面的由GaN形成的基底层的表面平坦性和结晶性提高的原因，可举出以下的说明。
由AlN形成的缓冲层，以c轴取向在基板上生长。因此AlN的a轴的晶格常数与基板的晶格常数的匹配性成为问题。由蓝宝石构成的基板，a轴的晶格常数比AlN小，由此产生晶格失配，因此在以往的半导体元件中，成为在由AlN形成的缓冲层中存在很多的结晶缺陷的状态。与此相对，如本发明那样通过适当控制由AlN形成的缓冲层的成膜条件，可以成膜出比大块状态下的AlN的a轴的晶格常数小、且与蓝宝石的晶格匹配的缓冲层(AlN)。这样的由AlN形成的缓冲层成为结晶缺陷少、良好地取向的膜。因此，在其上面生长的由GaN形成的基底层，成为表面状态良好的镜状的结晶。
另外，在使由AlN形成的缓冲层的a轴的晶格常数小以便与形成基板的蓝宝石匹配的场合，由于要缓和对结晶施加的应力，结晶沿c轴方向延伸，因此c轴的晶格常数增加。此时，若AlN结晶中的应力过大，则结晶中产生不均匀的变形。在本发明中将由AlN形成的缓冲层12的晶格常数规定在上述范围内，因此AlN结晶中的应力适度，晶格均匀地变形，由此，在缓冲层12上生长的由GaN形成的基底层13，表示c轴方向结晶性的(0002)面的XRC半值宽变小，成为表面平坦性优异的结晶。
另外，在AlN结晶中施加了应力时，有时由于内部产生结晶缺陷而应力得到缓和。在由AlN形成的缓冲层的c轴晶格常数比大块状态下的AlN的c轴的晶格常数大的场合，AlN中的结晶缺陷少，因此作为层叠在其上面的GaN(基底层13)的位错密度的指标的(10-10)面的XRC半值宽变小。因此，在缓冲层12的c轴的晶格常数为5
Figure BPA00001251254400141
以上的场合，基底层13的结晶性变得良好。
如以上所述，缓冲层12的晶格常数只要是包含在如上述的区域E1、E2中的范围的关系，则缓冲层12良好地进行取向，因此形成在其上面的GaN层(基底层)的表面平坦性和结晶性变得良好。
与此相对，在后述的实施例中详细地进行说明，但在图6的曲线图中，晶格常数的关系包含在直线G的右侧，即，a轴的晶格常数变大的侧的缓冲层(AlN)的场合，可知形成在其上面的GaN层(基底层)的取向性差。另外，在图6的曲线图中，晶格常数的关系是直线G的右侧，并且，a轴的晶格常数比大块状态下的AlN的a轴的晶格常数(3.11
Figure BPA00001251254400142
)大的缓冲层(AlN)的场合，可知形成在其上面的GaN层(基底层)的表面平坦性差。
这样，在晶格常数未作为满足本发明规定的关系的条件的现有的缓冲层的场合，存在形成于其上面的GaN层(基底层)成为表面平坦性、结晶性差的膜的问题。
与此相对，在本实施方式的Ⅲ族氮化物半导体元件中，通过控制缓冲层12使得晶格常数满足上述关系，由AlN形成的缓冲层12与由蓝宝石构成的基板11的晶格匹配性提高，因此缓冲层12成为取向性优异的层。形成在这样的缓冲层12上、并且包含Ⅲ族氮化物半导体(GaN)的基底层13成为结晶性优异的层，因此能够得到元件特性优异的Ⅲ族氮化物半导体元件。另外，通过使用具有如上所述的缓冲层12的Ⅲ族氮化物半导体元件构成LED结构，能够实现发光特性优异的Ⅲ族氮化物半导体发光元件。
『半导体层』
如图1所示，在本实施方式的叠层半导体10中，形成有层叠在如上所述的缓冲层12上、且包含Ⅲ族氮化物半导体的基底层13。另外，通过在基底层13的上面再依次层叠包含Ⅲ族氮化物半导体的n型半导体层14、发光层15和p型半导体层16，形成了半导体层20。
作为Ⅲ族氮化物半导体，例如，众知很多的由通式AlXGaYInZN1-AMA(0≤X≤1、0≤Y≤1、0≤Z≤1、X+Y+Z＝1。记号M表示与氮(N)不同的第V族元素，0≤A＜1)表示的氮化镓系化合物半导体，本发明中也可以没有任何限制地使用包含那些周知的氮化镓系化合物半导体在内的、由通式AlXGaYInZN1-AMA(0≤X≤1、0≤Y≤1、0≤Z≤1、且X+Y+Z＝1。记号M表示与氮(N)不同的第V族元素，0≤A＜1)表示的氮化镓系化合物半导体。
氮化镓系化合物半导体，除了Al、Ga和In以外，还可以含有其他的Ⅲ族元素，也可以根据需要含有Ge、Si、Mg、Ca、Zn、Be、P和As等的元素。此外，不限于有意地添加的元素，也有时含有依赖于成膜条件等而必然含有的杂质和在原料和反应管材质中含有的微量杂质。
「基底层」
本实施方式的基底层13，如上所述包含Ⅲ族氮化物半导体，可以采用现有公知的MOCVD法在缓冲层12上层叠地成膜。
作为基底层13的材料，不一定必须与在基板11上成膜出的缓冲层12相同，也可以使用不同的材料，但优选由AlyGa1-yN层(0≤y≤1，优选0≤y≤0.5，更优选0≤y≤0.1)构成。另外，作为用于基底层13的材料，优选使用含有Ga的Ⅲ族氮化物化合物，即GaN系化合物半导体，最优选使用AlGaN或GaN。
再者，作为由AlN构成的柱状结晶的集合体形成缓冲层12的场合，必须通过迁移而使位错环化以使得基底层13不会原样地继承缓冲层12的结晶性。作为这样的材料也可举出上述含有Ga的GaN系化合物半导体，特别优选AlGaN或GaN。
从获得结晶性良好的基底层的观点考虑，基底层13的膜厚优选为0.1～8μm的范围，从能够缩短成膜需要的工序时间、生产率提高的观点考虑，更优选为0.1～2μm的范围。
基底层13，可以根据需要形成为在1×1017～1×109个/cm3的范围内掺杂了n型杂质的构成，也可以形成为非掺杂(＜1×1017个/cm3)的构成，从能够维持良好的结晶性的观点考虑，优选非掺杂。
在基板11为导电性的场合，通过在基底层13中掺杂掺杂物而使其具有导电性，能够在发光元件的上下形成电极。另一方面，在基板11使用绝缘性的材料的场合，变成采取在发光元件的相同面上设置正极和负极的各电极的芯片结构，因此基底层13设为不掺杂的结晶时，结晶性变得良好，因而优选。作为n型杂质，没有特别的限定，例如，可举出Si、Ge和Sn等，优选举出Si和Ge。
本实施方式的基底层13，优选(0002)面的X射线摇摆曲线(XRC)半值宽是100弧度秒以下。只要(0002)面的XRC半值宽是这样的数值，则能够作为具有优异的结晶性的层构成基底层13，能够提高层叠在基底层13上的n型半导体层14、发光层15和p型半导体层16的各层的结晶性。当基底层13的(0002)面的XRC半值宽超过100弧度秒时，成为结晶性差的层，产生浑浊、粗面等的表面异常，进而，在其上面成膜的各层的结晶性降低。
另外，本实施方式的基底层13，优选(10-10)面的XRC半值宽是300弧度秒以下。只要(10-10)面的XRC半值宽是这样的数值，则能够作为具有优异的结晶性的层构成基底层13，能够提高层叠在其上面的各层的结晶性。
本实施方式中，缓冲层12的晶格常数满足上述关系，并且，在这样的缓冲层12上形成基底层13。由此，能够得到结晶性优异的基底层13，进而，在其上面成膜、并且包含Ⅲ族氮化物半导体的各层的结晶性提高。
「n型半导体层」
本实施方式的n型半导体层14，在基底层13上成膜，由n型接触层14a和n型覆盖层14b构成。再者，如上所述的基底层13也可以兼作n型接触层。
{n型接触层}
本实施方式的n型接触层14a，包含Ⅲ族氮化物半导体，可以采用MOCVD法或溅射法在基底层13上层叠而成膜。
n型接触层14a，优选与如上所述的基底层13同样地，由AlxGa1-xN层(0≤x≤1、优选0≤x≤0.5，更优选0≤x≤0.1)构成。另外，优选掺杂n型杂质，从维持与负极的良好的欧姆接触、抑制裂纹发生、维持良好的结晶性的观点考虑，优选：以1×1017～1×1019个/cm3、优选以1×1018～1×1019个/cm3的浓度含有n型杂质。作为n型杂质，没有特别的限定，例如可举出Si、Ge和Sn等，优选为Si和Ge。另外，n型接触层14a的生长温度可以设为与基底层13的生长温度同样的温度。
构成n型接触层14a的氮化镓系化合物半导体的组成，优选与基底层13相同。另外，优选：将基底层13与n型接触层14a的合计膜厚设定在0.1～20μm的范围，优选为0.5～15μm的范围，更优选为1～12μm的范围。只要膜厚是该范围，则能够良好地维持各层的结晶性。
{n型覆盖层}
优选在如上所述的n型接触层14a与后面详述的发光层15之间设置n型覆盖层14b，通过设置n型覆盖层14b，能够改善在n型接触层14a的最表面产生的平坦性的恶化，n型覆盖层14b可以采用MOCVD法等由AlGaN、GaN、GaInN等进行成膜。另外，也可以采用这些的结构的异质接合或多次层叠了的超晶格结构。在为GaInN的场合，当然优选比发光层15的GaInN的带隙大。
n型覆盖层14b的膜厚，没有特别的限定，但优选为5～500nm的范围，更优选为5～100nm的范围。
另外，n型覆盖层14b的n型掺杂物浓度，优选为1×1017～1×1020个/cm3的范围，更优选为1×1017～1×1019个/cm3的范围。当掺杂物浓度在该范围时，从维持良好的结晶性和降低发光元件的工作电压的观点考虑是优选的。
再者，在n型覆盖层14b是包含超晶格结构的层的场合，虽然省略了详细的图示，但也可以包含下述结构，所述结构是具有100埃以下的膜厚的包含Ⅲ族氮化物半导体的n侧第1层、和与该n侧第1层组成不同、并且具有100埃以下的膜厚的包含Ⅲ族氮化物半导体的n侧第2层层叠而成的结构。另外，n型覆盖层14b也可以包含n侧第1层与n侧第2层交替地反复层叠而成的结构。并且，优选上述n侧第1层或n侧第2层的任一层与发光层15接触。
如上所述的n侧第1层和n侧第2层的组成，例如可以为含有Al的AlGaN系(有时仅记为AlGaN)、含有In的GaInN系(有时仅记为GaInN)、GaN。另外，n侧第1层和n侧第2层，也可以是：GaInN/GaN的交替结构、AlGaN/GaN的交替结构、GaInN/AlGaN的交替结构、组成不同的GaInN/GaInN的交替结构(本发明中的“组成不同”的说明，意指各元素组成比不同，以下同样)、组成不同的AlGaN/AlGaN的交替结构。本发明中，n侧第1层和n侧第2层，优选为GaInN/GaN的交替结构或组成不同的GaInN/GaInN。
上述n侧第1层和n侧第2层的超晶格层，优选分别为60埃以下，更优选分别为40埃以下，最优选分别为10埃～40埃的范围。当形成超晶格层的n侧第1层和n侧第2层的膜厚超过100埃时，容易产生结晶缺陷因而不优选。
上述n侧第1层和n侧第2层，可以分别是掺杂了的结构，也可以是掺杂结构/未掺杂结构的组合，作为被掺杂的杂质，对于上述材料组成可以没有任何限制地使用现有公知的杂质。例如，作为n型覆盖层，使用GaInN/GaN的交替结构或组成不同的GaInN/GaInN的交替结构的覆盖层的场合，作为杂质优选Si。另外，如上所述的n侧超晶格多层膜，即使由GaInN或AlGaN、GaN代表的组成相同，也可以一边适当地实施(ON)、停止(OFF)掺杂一边进行制作。
「发光层」
发光层15是层叠在n型半导体层14上，并且在其上面层叠p型半导体层16的层，可以采用现有公知的MOCVD法等进行成膜，另外，发光层15，如图1所示，是包含氮化镓系化合物半导体的势垒层15a与包含含有铟的氮化镓系化合物半导体的阱层15b交替地反复层叠而成，在图示例中，在n型半导体层14侧和p型半导体层16侧配置有势垒层15a。
在阱层15b中，作为含有铟的氮化镓系化合物半导体，例如，可以使用Ga1-sInsN(0＜s＜0.4)等的氮化镓铟。
另外，在势垒层15a中，例如，可以很适合地使用比包含含有铟的氮化镓系化合物半导体的阱层15b带隙能量大的AlcGa1-cN(0≤c＜0.3)等的氮化镓系化合物半导体。
作为发光层15整体的膜厚，没有特别的限制，例如，优选为1～500nm的范围，更优选为100nm左右的膜厚。膜厚在上述范围时，有助于发光输出功率的提高。
「p型半导体层」
p型半导体层16，通常由p型覆盖层16a和p型接触层16b构成，可以采用MOCVD法或反应溅射法成膜。另外，也可以以p型接触层兼作p型覆盖层的方式构成。
在本实施方式的p型半导体层16中，可添加用于将导电性控制成p型的p型杂质。作为p型杂质，没有特别的限定，但优选使用Mg，另外，同样地也可以使用Zn。
另外，p型半导体层16整体的膜厚，没有特别的限定，优选为0.05～1μm的范围。
{p型覆盖层}
p型覆盖层16a的组成，只要是带隙能量比后面详述的发光层15大、载流子能够封入发光层15的组成则没有特别的限定，可优选举出AldGa1-dN(0＜d≤0.4，优选0.1≤d≤0.3)的组成。从载流封入发光层15的观点考虑，优选p型覆盖层16a由这样的AlGaN构成。
p型覆盖层16a的膜厚，没有特别的限定，但优选为1～400nm，更优选为5～100nm。
通过在p型覆盖层16a中添加p型杂质而得到的p型掺杂物浓度，优选为1×1018～5×1021个/cm3的范围，更优选为1×1019～5×1020个/cm3。p型掺杂物浓度在上述范围时，可以不使结晶性降低而得到良好的p型结晶。
另外，本实施方式的p型覆盖层16a，与上述的n型覆盖层14b同样，可以包含多次层叠的超晶格结构。在p型覆盖层16a是包含超晶格结构的层的场合，虽然省略详细的图示，但也可以包含下述结构，所述结构是具有100埃以下的膜厚的包含Ⅲ族氮化物半导体的p侧第1层、和与该p侧第1层组成不同、并且具有100埃以下的膜厚的包含Ⅲ族氮化物半导体的p侧第2层层叠而成的结构。另外，也可以包含p侧第1层与p侧第2层交替地反复层叠而成的结构。
如上所述的p侧第1层和p侧第2层的组成可以分别不同，例如，可以是AlGaN、GaInN或GaN中的任一种的组成。另外，也可以是GaInN/GaN的交替结构、AlGaN/GaN的交替结构、或GaInN/AlGaN的交替结构。在本发明中，p侧第1层和p侧第2层的组成，优选是AlGaN/AlGaN或AlGaN/GaN的交替结构。
上述p侧第1层和p侧第2层的超晶格层，优选分别是60埃以下，更优选分别是40埃以下，最优选分别是10埃～40埃的范围。当形成超晶格层的p侧第1层和p侧第2层的膜厚超过100埃时，成为含有较多的结晶缺陷的层因而不优选。
上述p侧第1层和p侧第2层的结构，可以分别是掺杂了的结构，也可以是掺杂结构/未掺杂结构的组合。作为被掺杂的杂质，对于上述材料组成可以没有任何限制地使用现有公知的杂质，例如，作为p型覆盖层，使用具有AlGaN/GaN的交替结构或组成不同的AlGaN/AlGaN的交替结构的层的场合，作为杂质优选Mg。另外，如上所述的p侧超晶格多层膜，即使由GaInN或AlGaN、GaN代表的组成相同，也可以一边适当地实施(ON)、停止(OFF)掺杂一边进行制作。
{p型接触层}
作为p型接触层16b，是至少含有AleGa1-eN(0≤e＜0.5，优选0≤e≤0.2、更优选0≤e≤0.1)的氮化镓系化合物半导体层。当Al组成在上述范围时，从维持良好的结晶性和与p欧姆电极(参照后述的透光性电极17)的良好欧姆接触的观点考虑而优选。
p型接触层16b的膜厚没有特别的限定，但优选为10～500nm，更优选为50～200nm。膜厚是该范围时，从发光输出功率的观点考虑优选。
另外，从维持良好的欧姆接触、防止裂纹发生、维持良好的结晶性的观点考虑，优选通过在p型接触层16b中添加p型杂质而得到的p型掺杂物浓度为1×1018～1×1021个/cm3的范围，更优选为5×1019～5×1020个/cm3的范围。
本实施方式的叠层半导体10，如上所述，是具有晶格常数满足上述(1)式所示关系的缓冲层12，在其上面具有包含Ⅲ族氮化物半导体的基底层13而构成，因此能够得到元件特性优异的Ⅲ族氮化物半导体元件。此外，在为具有在基底层13上依次层叠包含Ⅲ族氮化物半导体的n型半导体层14、发光层15和p型半导体层16而成的LED结构的构成的场合，各层成为结晶性优异的层，能够实现发光特性优异的Ⅲ族氮化物半导体发光元件。
<发光二极管(LED)结构>
如图2的俯视图和图3的剖面图表示的例，通过在叠层半导体10所具有的p型半导体层16上形成透光性正极17、在透光性正极17上面形成正极焊盘18，并且，在设置于n型半导体层14的n型接触层14a上的露出区域14b上形成负极19，能够构成发光二极管(Ⅲ族氮化物半导体发光元件)1。
『透光性正极』
透光性正极17是在上述叠层半导体10的p型半导体层16(p型接触层16b)上形成的透光性的电极。
作为透光性正极17的材质，没有特别的限定，可举出ITO(In2O3-SnO2)、AZO(ZnO-Al2O3)、IZO(In2O3-ZnO)、GZO(ZnO-Ga2O3)等，使用这些材料，采用该技术领域中熟知的惯用的手段能够设置透光性正极17。另外，其结构也可以没有任何限制地采用包括现有公知结构在内的任何的结构。
另外，透光性正极17，可以以覆盖掺杂了Mg的p型半导体层16上的大致全面的方式形成，也可以隔开间隙而形成为格子状或树形状。
『正极焊盘和负极』
正极焊盘18是在上述的透光性正极17上形成的电极。
作为正极焊盘18的材料，可举出Au、Al、Ni和Cu等，使用了这些材料的各种结构是周知的，可以没有任何限制地使用这些周知的材料、结构的正极焊盘。
正极焊盘18的厚度，优选为100～1000nm的范围内。另外，在焊盘的特性上，厚的正极焊盘接合能力高，因此正极焊盘18的厚度更优选为300nm以上。此外，从制造成本的观点考虑优选为500nm以下。
负极19，在基板11上依次层叠n型半导体层14、发光层15和p型半导体层16而成的半导体层中，以与n型半导体层14的n型接触层14a接触的方式形成。因此，在设置负极19时，通过除去p型半导体层16、发光层15和p型半导体层14的一部分，形成n型接触层14a的露出区域14d，在该露出区域上形成负极19。
作为负极19，周知各种组成和结构的负极，可以没有任何限制地使用这些周知的负极，可以采用该技术领域熟知的惯用手段进行设置。
根据如以上说明的本实施方式的Ⅲ族氮化物半导体元件，由于形成在基板11的上面的缓冲层12由AlN构成，并且，缓冲层12的a轴的晶格常数比大块的AlN的a轴的晶格常数小，因此能够得到结晶的均匀性高且良好地取向的缓冲层12、另外，形成在其上面，并且包含Ⅲ族氮化物半导体的基底层13的结晶性提高。结果，能够得到元件特性优异的Ⅲ族氮化物半导体元件。
另外，具有LED(发光二极管)结构的Ⅲ族氮化物半导体发光元件1，是在基底层13的上面进一步依次层叠n型半导体层14、发光层15和p型半导体层16而构成，成为发光特性优异的半导体发光元件。
<制造方法>
本实施方式的Ⅲ族氮化物半导体元件的制造方法，是在基板11上至少层叠包含Ⅲ族氮化物化合物的缓冲层12的方法，是由AlN形成缓冲层12、并且以满足缓冲层12的a轴的晶格常数比大块的AlN的a轴的晶格常数小的关系的条件形成缓冲层12的方法。另外，本实施方式的制造方法，优选缓冲层12的晶格常数满足上述关系，并且，以满足由下述(1)式表示的关系的条件形成缓冲层12。
(co-c)/(a0-a)≥-1.4……(1)
其中，(1)式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数。
本实施方式的制造方法，通过使Ⅲ族氮化物半导体的结晶在基板11上外延生长来形成如图1所示的叠层半导体(Ⅲ族氮化物半导体元件、Ⅲ族氮化物半导体发光元件)10时，首先，在基板11上形成晶格常数满足由上述(1)式表示的关系的缓冲层12后，在其上面形成基底层13，另外，本实施方式，还通过在基底层13的上面依次层叠n型半导体层14、发光层15和p型半导体层16，来制造具有LED结构(半导体层20)的Ⅲ族氮化物半导体发光元件。
本实施方式，首先，采用反应溅射法形成缓冲层12，采用MOCVD法在其上面形成基底层13，由此制造Ⅲ族氮化物半导体元件。另外，本实施方式，还通过采用反应溅射法在基底层13的上面形成构成n型半导体层14的n型接触层14a，采用MOCVD法形成n型接触层14a上面的n型覆盖层14b和发光层15的各层，然后，采用溅射法形成p型半导体层16，来制造具有LED结构的半导体层20的Ⅲ族氮化物半导体发光元件。
以下，对本实施方式的Ⅲ族氮化物半导体元件(Ⅲ族氮化物半导体发光元件)的制造方法进行详述。
『缓冲层的形成』
本实施方式，通过由等离子体将含有V族元素的气体与金属材料活化使其反应而在基板11上成膜出缓冲层12。本例采用反应溅射法成膜出缓冲层12。另外，本实施方式，是由AlN形成缓冲层12，并且，以缓冲层12的a轴的晶格常数比大块的AlN的a轴的晶格常数小的条件形成缓冲层12的方法，另外，还能够以满足由下式{(co-c)/(ao-a)≥-1.4}(其中，式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数)表示的关系的条件形成。这样地由形成缓冲层12时的条件控制晶格常数。具体地，通过适当设定到达真空度、虚拟放电和基板的预处理等所产生的的杂质的降低、基板温度、功率(和偏电压)等的条件，可以进行晶格常数的控制，设为如以下详述的条件和步骤。
「基板的预处理」
本实施方式，优选在将基板11导入反应器(参照图5表示的溅装置40)中后，形成缓冲层12前，采用等离子处理的逆溅射等的方法进行预处理。具体地，可以通过将基板11暴露在Ar和/或N2的等离子体中来调整表面。例如，采用使Ar气和N2气等的等离子体作用于基板11表面的逆溅射，能够除去附着在基板11表面上的有机物和氧化物。该场合，如果在基板11与室之间施加电压，则等离子粒子高效地作用于基板11。通过对基板11实施这样的预处理，能够在基板11的表面11a的整个面上成膜出缓冲层12，能够提高在其上面成膜的包含Ⅲ族氮化物半导体的膜的结晶性。
另外，更优选在对基板11进行采用如上述的逆溅射的预处理前，实施湿式的预处理。
另外，对基板11的预处理，优选采用如上述的逆溅射那样的在混合有离子成分与不带电荷的自由基成分的气氛中进行的等离子体处理来进行。
在此，为了从基板的表面除去污物等，例如，对基板表面单独地供给离子成分时，能量过强而对基板表面给予损害，存在使基板上生长的结晶的品质降低的问题。
本实施方式，作为对基板11的预处理，通过采用在如上述的混合有离子成分与自由基成分的气氛中进行的等离子处理，使具有适度能量的反应种作用于基板，能够对基板11表面不给予损害地进行污物的除去。作为获得这样的效果的机理，可以认为通过使用离子成分的比例少的等离子体，能够抑制对基板表面造成的损害，并且，通过使等离子体作用于基板表面而能够有效地除去污物。
本实施方式的制造方法，通过对基板11的表面实施上述预处理，有效地除去污物，因此能够作为良好地取向的层形成在基板11上成膜的缓冲层12。另外，通过从基板11的表面有效地除去污物，能够容易地控制形成于其上面的缓冲层12以使得其晶格常数满足上述关系。
「采用反应溅射法的成膜」
本例，对基板11的表面实施上述预处理后，在溅射装置40(参照图5)的室41内导入含有氩和氮元素的气体，将基板11加热到500℃左右。然后，在基板11侧施加高频偏电压，并且在使用金属Al作为Ⅲ族金属原料的金属靶47侧施加电力，使室41内发生等离子体，一边将室41内的压力保持在一定，一边在基板11上成膜出由AlN形成的缓冲层12。
作为在基板11上成膜出缓冲层12的方法，除了反应溅射法外，例如，还可举出MOCVD法、脉冲激光沉积(PLD)法、脉冲电子束沉积(PED)法等，可以适当选择采用，但反应溅射法最简便也适合于大量生产，因此是优选的方法。
(溅射装置)
图5所示例的溅射装置40，在金属靶47的下方(图5的下方)配置磁铁42，该磁铁42通过省略图示的驱动装置在金属靶47的下方进行摇动。对室41供给氮气和氩气，在安装于加热器44上的基板11上成膜出缓冲层。此时，如上述地磁铁42在金属靶47的下方摇动，因此封入室41内的等离子体移动，除了基板11的表面11a外，对侧面也能够均匀地成膜出缓冲层。
作为采用反应溅射法成膜出缓冲层的方法，可举出RF溅射法或DC溅射法。在此，如本发明涉及的制造方法那样采用反应溅射法，使用氮气作为含有氮元素的气体来进行成膜的场合，已知氮吸附在靶(金属材料)表面上(参照Mat.Res.Soc.Symp.Proc.Vol.68，357，1986)。一般地，使用金属材料的靶进行溅射的场合，从成膜效率的观点考虑优选采用DC溅射法。然而，连续地放电的DC溅射法，由于氮附着在靶上，因此招致靶表面的充电(带电)，存在成膜速度不稳定的可能性。为此，本发明涉及的制造方法，优选采用RF溅射法或在DC溅射法中能够脉冲性地给予偏电压的脉冲DC溅射法，优选使用能够采用这样的溅射法进行处理的溅射装置。
另外，采用反应溅射法形成缓冲层12的场合，从通过控制反应能够良好地确保结晶性，能够稳定地再现其良好的结晶性的观点考虑，更优选采用使含有氮的气体在反应器内流通的反应溅射法进行成膜，优选使用能够采用这样的反应溅射法进行处理的溅射装置。
另外，使用采用RF溅射法的溅射装置时，作为避免充电的方法，优选使磁铁的位置在靶内移动。具体的运动的方法，可以通过所使用的溅射装置来选择，可以使磁铁摇动或进行旋转运动，图5例示的溅射装置40，为下述构成：在靶47的下方具有磁铁42，该磁铁42能够在靶47的下方旋转运动。
另外，在反应溅射法中一般采用通过将等离子体封入磁场内来提高效率的技术。此时，作为用于不偏地使用靶的方法，如上述的溅射装置40那样，优选采用一边使阴极的磁铁42的位置在靶47内移动一边进行成膜的RF溅射法。作为这种情况的具体的磁铁的运动方法，可以通过所使用的溅射装置来适当选择，例如，可以使磁铁摇动或进行旋转运动。
另外，优选以覆盖基板11的侧面的方式形成缓冲层12，更优选以覆盖基板11的侧面和背面的方式形成缓冲层12。如上所述，优选以覆盖基板11的表面的至少90％的方式形成缓冲层12。
然而，采用现有溅射装置和成膜方法成膜出缓冲层的场合，必须进行最大为6次～8次左右的成膜处理，成为长时间的工序。作为除此以外的方法，也可以考虑通过不保持基板而将其设置在室内来在基板全面上成膜的方法，但需要加热基板的场合，存在装置变得复杂的可能性。因此，例如，通过使用能够使基板摇动或者旋转运动的溅射装置，能够一边相对于成膜材料的溅射方向变更基板的位置一边进行成膜。通过采用这样的溅射装置和成膜方法，能够采用一次的工序将基板的表面和侧面进行成膜。另外，通过继该工序之后实施对基板背面进行成膜的工序，能够采用共计2次的工序覆盖基板全部面。
另外，也可以通过使溅射装置成为成膜材料源由大的面积的发生源(靶)产生的构成，并且，使材料的发生位置移动，从而成为不使基板移动而能够在基板全部面上进行成膜的构成。作为这样的装置之一，可举出如图5表示的溅射装置40那样的、采用了通过使磁铁摇动或进行旋转运动，一边使阴极的磁铁的位置在靶内运动，一边进行成膜的RF溅射法的装置，另外，采用这样的RF溅射法进行成膜的场合，也可以采用使基板侧和阴极侧的两方移动的装置。此外，通过将作为材料发生源的阴极(参照图5的靶皿43)配置在基板附近，不是对基板呈束状地供给发生的等离子体，而为以包围基板的方式供给的构成时，则基板表面和侧面能够同时成膜。
(成膜装置的到达真空度)
本实施方式的制造方法，优选：使用于缓冲层12形成的溅射装置(成膜装置)40内的到达真空度为1.5×10-3Pa以下，使室41内成为该范围的真空度后，形成缓冲层12。
如上所述，在采用反应溅射法形成缓冲层的场合，附着在溅射装置40的室41内壁上的水分等的含氧物所代表的杂质，在溅射成膜处理时从室41的内壁被赶出，在成膜于基板11上的缓冲层12的膜中不可避免地混入杂质。这样的含氧物等的杂质，可以认为主要是为进行室41的维修而进行了大气开放时，大气中的氧和/或水分侵入到室41内，附着在内壁上而产生的杂质。
本发明者等潜心进行研究的结果发现：在基板上形成的缓冲层中，例如混入大量的氧，膜中的氧浓度过高的情况下，基板与缓冲层之间的晶格常数的匹配性降低，缓冲层的取向性降低。即，溅射装置的室内壁上附着了大量的含氧物的场合，溅射时大量的氧混入到缓冲层的膜中，发生上述问题。
本实施方式的制造方法，通过使用于形成缓冲层12的溅射装置40的室41内的到达真空度为1.5×10-3Pa以下，使室41内成为该范围的真空度，而充分地排出室41内的含氧物等的杂质，来除去、降低附着在室41的内壁上或存在于室41内的空间中的含氧物等的杂质后，形成缓冲层12。
由此，能够在不大量地混入杂质的状态下成膜出由AlN构成的缓冲层12，因此与由蓝宝石构成的基板11之间的晶格匹配性提高，成为取向性优异的层。
(虚拟放电)
本实施方式的制造方法，为了进一步提高上述的到达真空度，在进行缓冲层12的溅射成膜处理前，优选在溅射装置40的室41内，进行不伴有成膜处理的虚拟放电。
作为虚拟放电的方法，一般是不导入基板而进行与成膜处理同样的放电程序的方法。通过采用这样的方法进行虚拟放电，即使不清楚怎样的成分以怎样的机制作为杂质被赶出，也能够预先赶出在进行成膜的条件下涌出的杂质。
另外，这样的虚拟放电，除了以与通常的成膜条件同样的条件进行的方法以外，还可以设定成容易赶出杂质的条件来进行，作为这样的条件，例如，可举出将基板加热用的设定温度设定得高(图5的溅射装置40中的加热器44)，或将用于发生等离子体的功率设定得高等条件。
另外，如上述的虚拟放电，还可以与室41内的抽吸同时地进行。
通过进行如上所述的虚拟放电，能够进一步提高成膜前的室41内的到达真空度。由此，能够更切实地除去、降低存在于室41的内壁或空间中的含氧物杂质。因此，基板11与缓冲层12的晶格匹配性进一步提高，能够进一步提高缓冲层12的取向性。
(基板温度)
形成缓冲层12时的基板11的温度，优选为室温～1000℃的范围，更优选为400～800℃的范围。基板11的温度低于上述下限时，缓冲层12不能覆盖基板11的全面，基板11表面有可能露出，另外，有可能不能得到满足上述关系的所希望的晶格常数的缓冲层。
基板11的温度超过上述上限时，金属原料的迁移变得活跃，不适合作为缓冲层12。另外，本发明中说明的所谓室温是也影响到工序的环境等的温度，但作为具体的温度是0～30℃的范围。
(功率和偏电压)
本实施方式采用反应溅射法成膜出缓冲层12时，优选对金属靶47施加的功率为1W/cm2～20W/cm2的范围。通过使对金属靶47施加的功率为上述范围而进行溅射成膜，能够作为具有满足上述关系的晶格常数，具有特定的各向异性、并且均匀性良好的取向膜而在基板11上成膜出缓冲层12。
再者，本发明者等潜心进行研究的结果发现，通过使对金属靶47施加的功率为上述范围，可得到如上述的效果，尤其是发现5W/cm2是最佳值。
另外，缓冲层12的成膜速率，根据施加给金属靶47的功率而变化，但发现在为20W/cm2的功率的场合，成膜的缓冲层的膜厚增加。因此，从缩短工序时间的方面考虑，优选对金属靶47施加的功率更高。
本实施方式的制造方法，通过使形成由AlN构成的缓冲层12时的、施加于金属靶47的功率变化，能够控制AlN的膜质，能够良好地控制成为具有满足上述关系的晶格常数的膜。
另外，本实施方式，优选：使采用溅射法形成缓冲层12时的、施加于基板11的偏电压值为1W/cm2以上。通过使施加给基板11的偏电压值为1W/cm2以上来进行溅射成膜，能够作为具有满足上述关系的晶格常数，具有特定的各向异性、并且均匀性良好的取向膜来在基板11上形成缓冲层12。
另外，优选施加给基板11的偏电压值更高，优选为2W/cm2以上。但是，施加给基板11的偏电压值过高时，在基板上成膜出的缓冲层被蚀刻，因此施加给基板11的偏电压值必须比施加给金属靶47的功率低。
本实施方式的制造方法，通过对基板11施加上述范围的偏电压，金属靶47中的与基板11碰撞的Al元素、或氮反应种的能量增大，可促进由AlN形成的缓冲层的结晶化，并且，能够良好地控制成为具有满足上述关系的晶格常数的膜。
(含有V族元素的气体气氛)
作为本实施方式中使用的含有V族元素的气体，可以没有任何限制地使用一般已知的氮化合物，但从操作简单、同时比较价廉且能够得到的观点考虑，优选氨和/或氮(N2)。
氨分解效率良好，能够以高的生长速度进行成膜，但反应性和毒性高，因此需要除害设备和气体检测器，另外，必须使反应装置所使用的构件的材料为化学稳定性高的材料。
另外，使用氮(N2)作为原料的场合，作为装置可以使用简单的装置，但不能得到高的反应速度。然而，若采用利用电场或热等将氮分解后导入装置中的方法，虽然成膜速度比氨低，但可以得到工业生产上可利用程度的成膜速度，因此若考虑与装置成本的兼顾，氮(N2)是最适宜的氮源。
氮在含有V族元素的气体中的气体分率，即，氮流量相对于氮(N2)与Ar(惰性气体)的流量的比，优选氮超过20％。当氮为20％以下时，氮的存在量少而金属在基板11上析出。作为缓冲层12不能够成为对Ⅲ族氮化物化合物所要求的结晶结构。另外，当为氮大于99％的流量比时，Ar的量过少，溅射速度大幅度地降低因而不优选。另外，更优选氮在含氮的气体中的气体分率是40％以上、95％以下的范围，最优选为60％以上、80％以下的范围。
本实施方式通过以高浓度向基板11上供给活性的氮反应种，能够抑制基板11上的迁移，由此抑制自组织化，能够使缓冲层12适当地成为单晶组织。另外，通过将缓冲层12适当控制成为由单晶构成的组织，并且，控制成为具有满足上述关系的晶格常数的膜，能够良好地控制层叠在其上面的包含Ⅲ族氮化物半导体的半导体层的结晶性。
(室内压力)
采用反应性溅射法形成缓冲层12时的室41内的压力优选为0.2Pa以上。该室41内的压力不到0.2Pa时，发生的反应种具有的动能变得过大，形成的缓冲层的膜质不充分。另外，室41内的压力上限没有特别的限定，但为0.8Pa以上时，有助于膜取向的二聚体荷电粒子会受到等离子体中的荷电粒子的相互作用，因此优选室41内的压力为0.2～0.8Pa的范围。
(成膜速度)
形成缓冲层12时的成膜速度优选为0.01nm/秒×10nm/秒的范围。成膜速度不到0.01mm/秒时，膜不成为层而生长成岛状，有可能不能覆盖基板11的表面。成膜速度超过10nm/秒时，膜不成为结晶体而成为非晶质。
(靶)
采用由等离子体将含有V族元素的气体与金属材料活化使其反应的反应溅射法，形成混晶来作为缓冲层时，例如，也有使用含有Al等的金属材料的混合物(可以未必是形成合金)作为靶的方法，也可以采用准备由不同的材料构成的2个靶同时地进行溅射的方法。例如，在形成一定的组成的膜的场合，使用混合材料的靶形成组成不同的几种膜的场合，只要在室内设置多个靶即可。
『半导体层的形成』
在本实施方式的制造方法中，采用现有公知的MOCVD法，在形成于基板11上的缓冲层12的上面形成基底层13。并且，在基底层13的上面，再依次层叠n型半导体层14、发光层15和p型半导体层16，形成由这些各层构成的半导体层20。
在本实施方式中，形成基底层13、n型半导体层14、发光层15和p型半导体层16时的氮化镓系化合物半导体生长方法，没有特别的限定，除了上述的溅射法以外，还可以采用MOCVD(有机金属化学气相淀积法)、HVPE(氢化物气相生长法)、MBE(分子束外延生长法)等已知使氮化物半导体生长的所有的方法。在这些的方法中，在采用MOCVD法时，作为载气可以使用氢(H2)或氮(N2)，作为Ⅲ族原料的Ga源可以使用三甲基镓(TMG)或三乙基镓(TEG)，作为Al源可以使用三甲基铝(TMA)或三乙基铝(TEA)，作为In源可以使用三甲基铟(TMI)或三乙基铟(TEI)，作为V族原料的N源可以使用氨(NH3)、肼(N2H4)等。另外，作为掺杂物，n型时作为Si原料可以使用甲硅烷(SiH4)或乙硅烷(Si2H6)，作为Ge原料可以使用锗烷气(GeH4)、四甲基锗((CH3)4Ge)、四乙基锗((C2H5)4Ge)等的有机锗化合物。在采用MBE法时，元素态的锗也可以作为掺杂源使用。p型时，作为Mg原料，例如使用双环戊二烯基镁(Cp2Mg)或双乙基环戊二烯基镁(EtGp2Mg)。
如上所述的氮化镓系化合物半导体，除了Al、Ga和In以外，还可以含有其他的Ⅲ族元素，可以根据需要含有Ge、Si、Mg、Ca、Zn和Be等的掺杂元素。此外，不限定于有意地添加的元素，也有时含有依赖于成膜条件等而必然地含有的杂质、以及在原料、反应管材质中含有的微量杂质。
「基底层的形成」
本实施方式，采用现有公知的MOCVD法，在按上述各条件和步骤形成于基板11上的缓冲层12的上面，形成包含Ⅲ族氮化物半导体的基底层13。
本实施方式，在成膜出该基底层13前，不特别需要进行对缓冲层12的退火处理。然而，一般采用MOCVD、MBE、VPE等的气相化学成膜方法进行Ⅲ族氮化物半导体的成膜时，虽然经过不伴有成膜的升温过程和温度的稳定化过程而处理，但在这些过程中大多使V族的原料气体在室内流通，因此结果有时产生退火效果。另外，作为在此时流通的载气，可以没有任何限制地使用一般的载气，也可以使用在MOCVD等的气相化学成膜方法中广泛使用的氢、氮等。然而，作为载气使用化学性比较活泼的氢时，有可能损害结晶性或结晶表面的平坦性，因此优选缩短处理时间。
在本实施方式的制造方法中，采用MOCVD法形成了基底层13，但作为层叠基底层13的方法没有特别的限定，只要是能够产生位错环化的结晶生长方法，则可以没有任何限制地使用。尤其是MOCVD法、MBE法、VPE法等，由于能够产生迁移，因此从能够形成结晶性良好的膜的观点考虑优选使用。其中，MOCVD法从能够得到结晶性特别好的膜的观点考虑，可以更优选地使用。
形成基底层13时的基板11的温度，即，基底层13的生长温度优选为800℃以上。这是因为通过提高形成基底层13时的基板11的温度，容易产生原子的迁移，容易地进行位错环化的缘故。基板11的温度更优选为900℃以上，最优选为1000℃以上。另外，形成基底层13时的基板11的温度，必须为比晶体分解的温度低的温度，因此优选为不到1200℃。只要形成基底层13时的基板11的温度在上述温度范围内，则可以得到结晶性好的基底层13。
采用本实施方式的制造方法在基板11上形成的基底层13，成为包含AlxGa1-xN(1≥x≥0)、且在满足上述关系的条件的缓冲层12上形成的层，因此成为结晶性优异的层。由此，进而作为结晶性优异的层形成在基底层13的上面层叠、并且构成半导体层20的n型半导体层14、发光层15和p型半导体层16的各层。
再者，也能够采用反应溅射法形成包含Ⅲ族氮化物半导体的基底层13。采用溅射法的场合，与MOCVD法和MBE法等比较，能够使装置成为简单的构成。另外，采用反应溅射法形成基底层13的场合，从通过控制反应能够良好地保持结晶性、能够稳定地再现其良好的结晶性的观点考虑，更优选为：采用使V族原料(氮)在反应器内流通的反应溅射法进行成膜的方法。
「n型半导体层的形成」
本实施方式，在按照上述各条件和步骤形成的基底层13的上面，形成由n型接触层14a和n型覆盖层14b构成的n型半导体层14。本实施方式采用现有公知的MOCVD法形成n型接触层14a和n型覆盖层14b。另外，也可以采用反应溅射法形成n型接触层14a。
作为形成n型接触层14a和n型覆盖层14b的成膜装置，可以适当变更各种条件使用在基底层13或后述的发光层15的成膜中使用的成膜装置。
另外，采用反应溅射法形成n型接触层14a的场合，作为所使用的溅射装置，可以使用与上述的缓冲层12的成膜所使用的溅射装置40(参照图5)相同的装置。该场合下，只要适当变更靶所使用的材料、室41内的气体气氛等的成膜条件即可。
「发光层的形成」
采用现有公知的MOCVD法在n型覆盖层14b上形成发光层15。
在本实施方式中形成的发光层15，如图1例示，具有始于GaN势垒层终于GaN势垒层的叠层结构，将由GaN形成的6层的势垒层15a与由非掺杂的In0.2Ga0.8N形成的5层的阱层15b交替地层叠而形成。
另外，本实施方式的制造方法，通过使用与基底层13或n型覆盖层14b的成膜所使用的成膜装置(MOCVD装置)相同的装置，能够采用现有公知的MOCVD法成膜出发光层15。
「p型半导体层的形成」
在发光层15上，即，在成为发光层15的最上层的势垒层15a的上面，采用现有公知的MOCVD法形成由p型覆盖层16a和p型接触层16b构成的p型半导体层16。
本实施方式，首先，在发光层15(最上层的势垒层15a)上形成由掺杂了Mg的Al0.1Ga0.9N构成的p型覆盖层16a，再在其上面形成由掺杂了Mg的Al0.02Ga0.98N构成的p型接触层16b。此时，p型覆盖层16a与p型接触层16b的层叠，可以使用与n型半导体层14或发光层15的成膜所使用的装置相同的MOCVD装置。
再者，如上述，作为p型杂质，不仅Mg，例如也可以同样地使用锌(Zn)等。
另外，也可以采用反应溅射法形成p型半导体层16。
<发光二极管(LED)的制造方法>
本实施方式的制造方法中，如图2的俯视图和图3的剖面图表示的例，通过在采用上述各条件和步骤形成的叠层半导体10所具有的p型半导体层16上形成透光性正极17，再在其上面形成正极焊盘18，并且在设置于n型半导体层14的n型接触层14a上的露出区域14d上形成负极19，可以制造发光二极管(Ⅲ族氮化物半导体发光元件)1。
『透光性正极的形成』
在采用上述方法形成各层而构成的叠层半导体10的p型接触层16b上形成由ITO构成的透光性正极17。
作为透光性正极17的形成方法，没有特别的限定，可以采用该技术领域中熟知的惯用的手段来设置。另外，其结构也可以没有任何限制地使用包括现有公知的结构在内的任何结构的透光性正极。
另外，如上所述，透光性正极17的材料，不限定于ITO，可以使用AZO、IZO、GZO等的材料形成。
另外，形成透光性正极17后，也有时实施以合金化或透明化为目的的热退火，但也可以不实施。
『正极焊盘和负极的形成』
在形成于叠层半导体10上的透光性正极17上，再形成正极焊盘18。该正极焊盘18，例如，可以通过采用现有公知的方法从透光性正极17的表面侧依次地层叠Ti、Al、Au的各材料而形成。
另外，形成负极19时，首先，采用干蚀刻等的方法除去形成于基板11上的p型半导体层16、发光层15和n型半导体层14的一部分，由此形成n型接触层14a的露出区域14d(参照图2和图3)。然后，通过采用现有公知的方法，在该露出区域14d上例如从露出区域14d表面侧依次地层叠Ni、Al、Ti和Au的各材料，可以形成省略详细图示的4层结构的负极19。
然后，对如上所述那样在叠层半导体10上设置了透光性正极17、正极焊盘18和负极19的晶片，将基板11的背面磨削和研磨成镜状的面后，例如，切割成350μm见方的正方形，由此可制成为发光元件芯片(发光元件1)。
根据如以上说明的本实施方式的Ⅲ族氮化物半导体元件的制造方法，由于在基板11上由AlN形成缓冲层12，并且，缓冲层12的a轴的晶格常数比大块的AlN的a轴的晶格常数小，因此能够形成结晶均匀性高且良好地取向的缓冲层12，形成于其上面的基底层13的结晶性提高。结果能够制造元件特性优异的Ⅲ族氮化物半导体元件。
另外，通过在基底层13的上面。再依次层叠n型半导体层14、发光层15和型半导体层16而形成LED(发光二极管)结构，能够制造发光特性优异的Ⅲ族氮化物半导体发光元件。
另外，根据本实施方式的制造方法，通过实施对基板11的预处理，或提高缓冲层12的形成所使用的溅射装置40的室41内的到达真空度，来谋求降低缓冲层12成膜时混入的杂质。另外，适当设定基板11的温度、施加的功率和偏电压等的条件。由此，能够将缓冲层12的晶格常数控制成上述关系。
[灯]
通过将如以说明的本发明涉及的Ⅲ族氮化物半导体发光元件与荧光体组合，采用本领域技术人员周知的手段能够制成灯。以往就已知通过发光元件与荧光体组合来改变发光色的技术，可以没有任何限制地采用这样的技术。
例如，通过适当地选定荧光体，能够得到比发光元件波长长的发光，另外，通过使发光元件本身的发光波长与由荧光体变换的波长混合，能够成为呈白色发光的灯。
另外，作为灯，也可以用于一般用途的炮弹型、便携式的背光用途的侧面发光型、显示器中使用的顶面发光型等任何的用途中。
例如，如图4所示的例子，在将同一面电极型的Ⅲ族氮化物半导体发光元件组装成炮弹型的场合，将发光元件1与2个框之中的一个(图4中为框31)接合，另外，由线34将发光元件1的负极(参照图3中表示的标记19)与框32接合，由线33将发光元件1的正极焊盘(参照图3中表示的标记18)与框31接合。然后，通过由透明的树脂35模塑发光元件1的周边，能够制成如图4所示的炮弹型的灯3。
再者，由本发明得到的具有优异的结晶性的Ⅲ族氮化物半导体元件，除了如上所述的发光二极管(LED)、激光器件(LP)等的发光元件中具备的半导体层以外，还可以用于太阳能电池和受光元件等的光电变换元件、或HBT(Heterojunction Bipolar Transistor，异质结双极型晶体管)、HEMT(High Electron Mobility Transistor，高电子迁移性晶体管)等的电子器件。这些半导体元件，已知许多各种结构的半导体元件。本发明涉及的Ⅲ族氮化物半导体的叠层结构包括这些周知的元件结构，没有任何限制。
实施例
以下，通过实施例更详细地说明本发明的Ⅲ族氮化物半导体元件及其制造方法、Ⅲ族氮化物半导体发光元件及其制造方法，但本发明并不只限于这些实施例。
实施例1
图1表示本实验例制作的Ⅲ族氮化物化合物半导体发光元件的叠层半导体的剖面模式图。
本例中，采用RF溅射法，在由蓝宝石制成的基板11的c面上形成由AlN构成的单晶的层作为缓冲层12，采用MOCVD法在缓冲层12上面形成由GaN(Ⅲ族氮化物半导体)构成的层作为基底层13。
『缓冲层的形成』
首先，使用氢氟酸和有机溶剂将表面进行了镜面研磨的直径2英寸的(0001)c面蓝宝石制成的基板洗净后，导入到室中。此时，作为溅射装置，使用如图5例示的溅射装置40那样具有高频式的电源、并且具有在靶内能够移动磁铁的位置的机构的装置。另外，作为靶，使由金属Al构成的靶。
然后，在室内将基板11加热到500℃，以15sccm的流量导入氮气后，将室内的压力保持在1.0Pa，对基板11侧施加50W的高频偏电压，暴露在氮等离子体中来洗净基板11表面。
接着，利用真空泵抽吸室内，与此同时通过重复共16次的虚拟放电来对溅射装置的室内减压，使内压降到6.0×10-6Pa，除去室内的杂质。
接着，基板11的温度原样不变，向溅射装置内导入氩气和氮气。然后，对金属Al靶侧施加2000W的高频偏电压，将炉内的压力保持在0.5Pa，在使Ar气流通5sccm、氮气流通15sccm的条件下(氮气在气体全体中的比为75％)，在蓝宝石制成的基板11上成膜出由AlN构成的单晶的缓冲层12。靶内的磁铁在基板11洗净时以及成膜时都摇动。
然后，按照预先测定的成膜速度(0.067nm/秒)，通过规定的时间的处理，形成40nm的AlN(缓冲12)后，停止等离子体工作，使基板11的温度降低。
然后，使用X射线溅定装置(スペクトリス公司制，型号：X‘part ProMRD)测定形成在基板11上的缓冲层12的X射线摇摆曲线(XRC)、该测定使用CuKα射线X射线发生源作为光源进行。其结果，缓冲层12的XRC半值宽，在(0002)面显示0.10deg、在(10-10)面显示1.40deg的优异特性，可以确认本例的缓冲层12良好地取向。
另外，在X射线衍射(XRD)中采用2θ-ω法进行扫描，求出晶格面的2θ峰位置后，按照布拉格(Bragg)式{nλ＝2dsinθ，其中、d：面间距、n：整数、λ＝1.54056(CuKα)算出形成在基板11上的缓冲层12的晶格常数。其结果，本例的缓冲层12的晶格常数，a轴是3.080
Figure BPA00001251254400381
c轴是5.014
Figure BPA00001251254400382
在图6表示的曲线图中，a轴的晶格常数比大块的AlN小，并且，满足由下式{(co-c)/(ao-a)≥-1.4}表示的关系，还可以确认包含在c轴为5
Figure BPA00001251254400383
以上的范围的区域E2中。
『基底层的形成』
接着，从溅射装置内取出成膜了AlN(缓冲层12)的基板11，输送到MOCVD装置内，按以下的步骤在缓冲层12上成膜出由GaN形成的基底层13。在此，作为基底层13的成膜所使用的MOCVD装置，使用现有公知的装置。
首先，将基板11导入到反应炉(MOCVD装置)内。接着，使氮气在反应炉内流通后，使加热器工作，将基板温度从室温升到500℃。然后，将基板的温度保持在500℃，使氨(NH3)气和氮气流通，使气相生长反应炉内的压力为95kPa(压力单位：Pa)。接着，使基板11的温度升到1000℃，对基板表面进行热清洗(thermal cleaning)。再者，热清洗结束后，也继续进行氮气向气相生长反应炉内的供给。
然后，一边继续氨气的流通，一边在氢气氛中使基板的温度升到1100℃，并且使反应炉内的压力为40kPa。确认基板温度在1000℃稳定后，开始三甲基镓(TMG)的向气相生长反应炉内的供给，开始了在缓冲层12上形成构成基底层13的Ⅲ族氮化物半导体(GaN)膜的工序。这样地使GaN生长后，切换TMG的配管的阀，结束原料向反应炉的供给而停止GaN的生长。
通过以上的工序，在成膜于基板11上的单晶组织的由AlN构成的缓冲层12的上面，形成了非掺杂、8μm膜厚的GaN形成的基底层13。成膜后从反应炉内取出的试样为无色透明，GaN层(基底层13)的表面是镜面。
使用X射线测定装置(スペクトリス公司制，型号：X‘part Pro MRD)，测定如上述地形成的非掺杂GaN构成的基底层13的X射线摇摆曲线(XRC)。该测定使用Cuβ射线X射线发生源作为光源，在作为对称面的(0002)面与作为非对称面的(10-10)面进行。
该测定的结果，采用本发明的制造方法制作的非掺杂GaN层，XRC半值宽在(0002)面测定中显示39弧度秒，在(10-10)面测定中显示266弧度秒，可以确认表面平坦性和结晶性良好。
通过如上所述的进行基板11的预处理～基底层13成膜的工序，制作共计54个样品，并且，采用与上述同样的方法测定各样品的缓冲层12的晶格常数和基底层13的XRC半值宽。然后，将缓冲层12的晶格常数的a轴和c轴绘制成曲线图，在图6的曲线图中，用◇标记表示。如图6的曲线图所示，由本例制作的样品，缓冲层12的a轴与c轴的晶格常数的关系完全包含在E1或E2中，可以确认满足本发明规定的关系。
另外，由本例制作的样品，形成于缓冲层12上的基底层13的XRC半值宽在(0002)面的测定中全部是35～72弧度秒的范围，在(10-10)面的测定在全部是204～295弧度秒的范围，可以确认表面平坦性和结晶性良好。
实施例2
本例，在按上述步骤在基板11上依次层叠缓冲层12和基底层13而得到的样品的上面，再按以下的步骤形成n型接触层14a、n型覆盖层14b、发光层15和p型半导体层16。
『n型接触层的形成』
首先，在基底层13上，使用与该基底层13的成膜所使用的装置相同的MOCVD装置，形成由GaN构成的n型接触层14a的初期层。此时，在n型接触层14a中掺杂了Si。结晶生长是除了作为Si的掺杂原料使SiH4流通以外，采用与基底层13相同条件进行。
通过上述工序，在对表面实施了逆溅射的蓝宝石制成的基板上，形成具有单晶组织的AlN的缓冲层12，在其上面形成了非掺杂、8μm膜厚的GaN层(基底层13)、和具有5×1018cm-3的载流子浓度的2μm的掺杂Si的GaN层(构成n型接触层14a的初期层)。成膜后从装置内取出的基板为无色透明，GaN层(在此，为构成n型接触层14a的初期层)的表面是镜面。
『n型覆盖层和发光层的形成』
在按上述步骤制作的样品的n型接触层14a上，采用MOCVD法层叠n型覆盖层14b和发光层15。
「n型覆盖层的形成」
将按上述步骤使n型接触层14a生长了的试样导入到MOCVD装置中后，一边使氨流通，一边使载气为氮气而使基板温度向760℃降低。
此时，在等待炉内温度变更的期间设定SiH4的供给量。预先对流通的SiH4的量进行计算，进行调整使得掺杂Si的层的电子浓度为4×1018cm-3。氨以原样不变的流量向炉内继续供给。
接着，一边使氨在室内流，一边使SiH4气、和通过沸腾而发生的TMI和TEG的蒸气向炉内流通，分别成膜出膜厚1.7nm的由Ga0.99In0.01N构成的层、膜厚1.7nm的由GaN形成的层。重复这样的成膜处理19次循环后，最后，再一次生长出膜厚1.7nm的由Ga0.99In0.01N构成的层。另外，在进行该工序处理的期间继续SiH4的流通。由此，形成了由掺杂Si的Ga0.99In0.01N和GaN的超晶格结构构成的n型覆盖层14b。
「发光层的形成」
接着，形成由GaN构成的势垒层15a和由Ga0.92In0.08N构成的阱层15b所构成、且具有多量子阱结构的发光层15。在该发光层15的形成中，在由掺杂Si的Ga0.99In0.01N构成的n型覆盖层14b上，首先形成势垒层15a，在该势垒层15a上形成由Ga0.92In0.08N构成的阱层15b。重复5次这样的层叠步骤后，在第5个层叠了的阱层15b上形成第6个的势垒层15a，成为在具有多量子阱结构的发光层15的两侧配置了势垒层15a的结构。
首先，在基板11的温度为760℃的状态下，开始TEG和SiH4向炉内的供给，形成膜厚0.8nm的以规定时间掺杂了Si的GaN构成的初期势垒层，停止TEG和SiH4的供给。然后，将台子的温度升到920℃。然后，再开始TEG和SiH4向炉内的供给，在基板温度920℃的状态下，再进行膜厚1.7nm的中间势垒层的生长后，停止TEG和SiH4的炉内供给。接着，将台子温度降到760℃，开始TEG和SiH4的供给，再进行膜厚3.5nm的最终势叠层的生长后，再停止TEG和SiH4的供给，结束GaN势垒层的生长。通过如上所述的3个阶段的成膜处理，形成由初期势垒层、中间势垒层和最终势垒层这3层构成、总膜厚为6nm的掺杂Si的GaN势垒层(势垒层15a)。SiH4的量进行调整使得Si浓度为1×1017cm-3。
上述GaN势垒层(势垒层15a)的生长结束后，向炉内供给TEG和TMI而进行阱层的成膜处理，形成膜厚3nm的Ga0.92In0.08N层(阱层15b)。
然后，由Ga0.92In0.08N构成的阱层15b的生长结束后，变更TEG供给量的设定。接着，再开始TEG和SiH4的供给，进行第2层的势垒层15a的形成。
通过重复5次如上所述的步骤，形成了5层的掺杂Si的GaN构成的势垒层15a和5层的Ga0.92In0.08N构成的阱层15b。
然后，形成第5层的Ga0.92In0.08N构成的阱层15b后，接着进行第6层的势叠层的形成。在第6层的势垒层的形成处理中，首先，停止SiH4的供给，形成非掺杂GaN构成的初期势垒层后，在继续TEG向炉内供给的状态下将基板温度升到920℃，在该基板温度920℃下以规定的时间进行中间势垒层的生长后，停止TEG向炉内的供给。接着，将基板温度降到760℃，开始TEG的供给，进行最终势垒层的生长后，再停止TEG的供给，结束GaN势垒层的生长。由此，形成由初期势垒层、中间势垒层和最终势垒层这3层构成、总膜厚为4nm的非掺杂GaN构成的势垒层(参照图1和图3表示的发光层15中的最上层的势垒层15a)
按照以上的步骤，形成了包含厚度不均一的阱层(从图1和图3中的n型半导体层14侧起第1～4层的阱层15b)和厚度均一的阱层(参照从图1和图3中的n型半导体层14侧起第5层的阱层15b)的多量子阱结构的发光层15。
『p型半导体层的形成』
继上述的各工序之后，使用相同的MOCVD装置，成膜出具有4层的非掺杂的Al0.06Ga0.94N与3层的掺杂了Mg的GaN构成的超晶格结构的p型覆盖层16a，再在其上面成膜出膜厚200nm的掺杂Mg的GaN构成的p型接触层16b，作为p型半导体层16。
首先，一边供给NH3气一边将基板温度升到975℃后，在该温度下将载气从氮气切换成氢气。接着，将基板温度变更为1050℃。然后，通过向炉内供给TMG和TMA，成膜出膜厚2.5nm的非掺杂的Al0.06Ga0.94N构成的层。接着，不留时间间隔(interval)而关闭TMA的阀打开Cp2Mg的阀，成膜出膜厚2.5nm的掺杂了Mg的GaN的层。
通过重复3次如以上那样的操作，并在最后形成非掺杂Al0.06Ga0.94N的层，形成了包含超晶格结构的p型覆盖层16a。
然后，向炉内只供给Cp2Mg和TMG，形成膜厚200nm的p型GaN构成的p型接触层16b。
如以上所述地制作的LED用的外延晶片，具有以下所述的结构，即，在具有c面的蓝宝石制成的基板11上，形成具有单晶结构的AlN层(缓冲层12)后，从基板11侧依次地层叠了：膜厚8μm的非掺杂GaN层(基底层13)；具有5×1018cm-3的电子浓度的膜厚2μm的掺杂Si的GaN初期层与膜厚200nm的掺杂Si的GaN再生长层构成的n型接触层14a；具有4×1018cm-3的Si浓度、且具有20层的膜厚1.7nm的Ga0.99In0.01N与19层的膜厚1.7nm的GaN构成的超晶格结构的n型覆盖层14b；多量子阱结构的发光层15；和p型半导体层16，所述多量子阱结构的发光层15，始于GaN势垒层而终于GaN势垒层，由膜厚为6nm的5层的掺杂Si的GaN势垒层(势叠层15a)、膜厚为3nm的5层的非掺杂的Ga0.92In0.08N阱层(阱层15b)、具有非掺杂的GaN构成的最终势垒层的最上位势垒层(参照图1和图3中的发光层15中的最上层的势垒层15a)构成，p型半导体层16由p型覆盖层16a和p型接触层16b构成，所述p型覆盖层16a由膜厚2.5nm的非掺杂Al0.06Ga0.94N形成的4个层与膜厚2.5nm的掺杂Mg的Al0.01Ga0.99N形成的具有超晶格结构的3个层构成，所述p型接触层16b为膜厚200nm的掺杂Mg的GaN形成的层。
实施例3
本例，通过在实施例2中制得的外延晶片(参照图1表示的叠层半导体10)上形成各电极来制作LED。
首先，在上述外延晶片的掺杂Mg的AlGaN层(p型半导体层16b)的表面上，采用公知的光刻技术形成由ITO构成的透光性电极17，在其上面形成具有依次层叠钛、铝和金而成的结构的正极焊盘18(p电极焊盘)作为p侧电极。此外，对晶片实施干蚀刻，使n型接触层14a的形成n侧电极(负极)的区域露出，在该露出区域14d上形成依次层叠Cr、Ti和Au这3层而成的负极19(n侧电极)。按照这样的步骤，在晶片(参照图1的叠层半导体10)上形成具有如图2所示形状的各电极。
然后，对按上述的步骤形成了p侧和n侧的各电极的晶片，将蓝宝石制成的基板11的背面磨削和磨研成镜状的面。然后，将该晶片切割成350μm见方的正方形的样品芯片，使各电极朝上而配置于引线框上，由金线连接引线框而制成发光元件(参照图4的灯)。
在如上所述地制作的发光二极管的p侧和n侧的电极间流通正向电流的结果，在电流20mA下的正向电压为3.1～3.3V的范围。另外，通过p侧的透光性电极17观察来自样品芯片的发光状态，结果发光波长为450～460nm，发光输出功率显示17～19mW的范围。对于由制作的晶片的大致全面制作的发光二极管，可以没有偏差地获得这样的发光二极管特性。
实验例
本实验例，在蓝宝石制成的基板11的c面上，采用MOCVD法形成AlN构成的单晶的层作为缓冲层，在其上面采用MOCVD法形成GaN(Ⅲ族氮化物半导体)构成的层作为基底层13。
在本实验例中，将基板11送到MOCVD装置内，按以下的步骤成膜出AlN(缓冲层12)。在此作为在缓冲层12的成膜中使用的MOCVD装置，使用现有公知的装置。
首先，将基板11导入到反应炉(MOCVD装置)内。接着，使氮气在反应炉内流通后，使加热器工作，将基板11的温度从室温升到1170℃。然后，将基板的温度保持在1170℃的状态下，使氢气和氮气流通，将基板11的表面进行热清洗(Thermal cleaning)。再者，热清洗结束后，停止氮气向气相反应炉内的供给，向反应炉内供给的气体只是氢气。
按上述步骤切换载气后，使基板11的温度降到1150℃。然后，确认基板11的温度在1150℃稳定后，打开氨配管的阀，开始氨向炉内的流通。接着向反应炉内供含有三甲基铝(TMA)的蒸气的气体，使AlN(缓冲层12)在基板11上生长。进行6分钟这样的处理后，停止向反应炉内供给含有TMA的蒸气的气体。接着，也停止氨的供给，原样地保持3分钟。
然后，再开始氨气供给，在氢气氛中使基板11的温度降到1100℃，确认基板11的温度在1100℃稳定后，开始三甲基镓(TMG)向气相生长反应炉内的供给，开始在缓冲层12上形成构成基底层13的Ⅲ族氮化物半导体(GaN)膜的工序。这样地使GaN生长后，切换TMG的配管阀，结束原料气向反应炉的供给而停止GaN的生长。
通过以上的工序，在基板11上成膜出的由AlN形成的缓冲层12的上面，形成了非掺杂的8μm膜厚的GaN形成的基底层13。
另外，在上述工序中，通过在停止TMA的供给、终止AlN(缓冲层12)的成膜的时刻从反应炉内取出基板11，制作了在基板1上只成膜出AlN(缓冲层12)的试样。
采用与实施例1同样的方法进行测定、算出采用如上所述的方法在基板11上形成的缓冲层12的X射线摇摆曲线(XRC)和晶格常数，XRC半值宽在(0002)面是0.51deg、在(10-10)面是0.91deg。另外，该缓冲层12的晶格常数，a轴是3.109
Figure BPA00001251254400451
c轴是4.993确认了这些a轴与c轴的关系在图6表示的曲线图中包含在区域E3内。
另外，基底层13成膜后，目视确认表面的结果，该GaN(基底层13)为无色透明，但与实施例1中的基底层13的表面相比，确认了粗糙度大。采用与实施例1同样的方法测定该GaN基底层的X射线摇摆曲线(XRC)半值宽的结果，在(0002)面测定中是198弧度秒，在(10-10)面测定中是327弧度秒，与上述实施例1相比，确认了表面平坦性和结晶性差。
比较例
不进行采用等离子体处理的基板的预处理，另外，以比1.0×10-3Pa高压的真空度适当设定成膜前的室内的到达真空度，并且使最终膜厚为大于500nm或小于10nm，除此以外，采用与上述实施例1同样的步骤，在基板上层叠缓冲层，在该缓冲层上再层叠非掺杂GaN层(基底层)。
采用与实施例1同样的方法测定在基板上形成的缓冲层的X射线摇摆曲线(XRC)的结果，XRC半值宽在(0002)面是0.29deg、在(10-10)面是2.10edg。另外，该缓冲层的晶格常数，a轴是3.117c轴是4.982
Figure BPA00001251254400454
确认了这些a轴与c轴的关系在图6表示的曲线图中包含在脱离了作为满足上述关系的范围的区域E1、E2的区域E3中。
另外，成膜后从室内取出基板，目视确认的结果，基板表面即GaN基底层的表面为无色，但是确认了表面为粗糙且浑浊的状态，发生了裂纹。采用与上述实施例同样的方法测定该GaN基底层的X射线摇摆曲线(XRC)半值宽的结果，在(0002)面的测定中是172弧度秒，在(10-10)面的测定中是426弧度秒，与上述实施例1相比，确认了表面平坦性和结晶性差。
然后，通过如上述的在基板上进行缓冲层和基底层的成膜的工序，制作共计10个样品，并且，采用与上述同样的方法，测定比较例的各样品的缓冲层的晶格常数和基底层的XRC半值宽，然后将缓冲层的晶格常数的a轴和c轴绘制成曲线，示于图6的曲线图中。在此，在图6的曲线图中，以□标记绘制的样品(共计7个)，是确认了(0002)面的XRC半值宽为100弧度秒以上、结晶性低的例子，而以△标记绘制的样品(共计3个)，是可看到表面异常、确认了表面平坦性低的例子。如图6的曲线图所示，在比较例的条件下制作的很多的样品，缓冲层12的a轴与c轴的晶格常数的关系脱离区域E1、E2，成为包含在区域E3内的结果。
由以上的结果可知，本发明涉及的Ⅲ族氮化物半导体元件，结晶性良好且具有优异的元件特性，另外，具有LED(发光二极管)结构的本发明涉及的Ⅲ族氮化物半导体发光元件具有优异的发光特性。

Claims (15)

1.一种Ⅲ族氮化物半导体元件，是在基板上至少层叠包含Ⅲ族氮化物化合物的缓冲层而构成的Ⅲ族氮化物半导体元件，
所述缓冲层由AlN形成，
所述缓冲层的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小。
2.根据权利要求1所述的Ⅲ族氮化物半导体元件，所述缓冲层的晶格常数满足由下述(1)式表示的关系，
(co-c)/(a0-a)≥-1.4    ……(1)
其中，(1)式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数。
3.根据权利要求1所述的Ⅲ族氮化物半导体元件，所述缓冲层的c轴的晶格常数为5
Figure FPA00001251254300011
以上。
4.根据权利要求1所述的Ⅲ族氮化物半导体元件，所述缓冲层由单晶组织构成。
5.根据权利要求1所述的Ⅲ族氮化物半导体元件，所述缓冲层的膜厚为10～500nm的范围。
6.根据权利要求1所述的Ⅲ族氮化物半导体元件，所述缓冲层是通过采用等离子体将含有V族元素的气体和金属材料活化使其反应而成膜出的层。
7.根据权利要求1所述的Ⅲ族氮化物半导体元件，在所述缓冲层上形成有包含Ⅲ族氮化物半导体的基底层。
8.根据权利要求7所述的Ⅲ族氮化物半导体元件，所述基底层的(0002)面的X射线摇摆曲线半值宽为100弧度秒以下。
9.根据权利要求7所述的Ⅲ族氮化物半导体元件，所述基底层的(10-10)面的X射线摇摆曲线半值宽为300弧度秒以下。
10.一种Ⅲ族氮化物半导体发光元件，是在权利要求7所述的Ⅲ族氮化物半导体元件所具有的基底层上至少依次层叠n型半导体层、发光层和p型半导体层而构成的。
11.一种Ⅲ族氮化物半导体元件的制造方法，是在基板上至少层叠包含Ⅲ族氮化物化合物的缓冲层的Ⅲ族氮化物半导体元件的制造方法，
由AlN形成所述缓冲层，并且，以满足所述缓冲层的a轴的晶格常数比大块状态下的AlN的a轴的晶格常数小的关系的条件形成所述缓冲层。
12.根据权利要求11所述的Ⅲ族氮化物半导体元件的制造方法，以所述缓冲层的晶格常数满足由下述(1)式表示的关系的条件形成该缓冲层，
(co-c)/(a0-a)≥-1.4    ……(1)
其中，(1)式中，co是大块的AlN的c轴的晶格常数，c是缓冲层的c轴的晶格常数，ao是大块的AlN的a轴的晶格常数，a是缓冲层的a轴的晶格常数。
13.根据权利要求11所述的Ⅲ族氮化物半导体元件的制造方法，采用MOCVD法在所述缓冲层上形成基底层。
14.一种Ⅲ族氮化物半导体发光元件的制造方法，在采用权利要求13所述的制造方法得到的Ⅲ族氮化物半导体元件所具有的基底层上，至少依次层叠n型半导体层、发光层和p型半导体层。
15.一种灯，是使用权利要求10所述的Ⅲ族氮化物半导体发光元件来构成的。
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