TWI312187B - Integrated circuit device and electronic instrument - Google Patents

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TWI312187B
TWI312187B TW095123996A TW95123996A TWI312187B TW I312187 B TWI312187 B TW I312187B TW 095123996 A TW095123996 A TW 095123996A TW 95123996 A TW95123996 A TW 95123996A TW I312187 B TWI312187 B TW I312187B
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Takashi Kumagai
Hisanobu Ishiyama
Kazuhiro Maekawa
Satoru Ito
Takashi Fujise
Junichi Karasawa
Satoru Kodaira
Takayuki Saiki
Hiroyuki Takamiya
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Seiko Epson Corporatio
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Description

1312187 九、發明說明： 【發明所屬之技術領域] 本發明係關於一種積體電路裴置及電子機器。 【先前技術】 驅動液晶面板等顯示面柘夕诚壯 囬坂之積體電路裝置有顯示驅動器 (LCD驅動器）。該顯示驅動器i七你士、士外工泰亦 卿初器為求低成本化而需要縮小晶 片尺寸。 Sa 但是，組裝於行動電話等之顯示面板之大小大致一定， 因此，如欲採用微細製程單純縮小顯示驅動器之積體電路 裝置以縮小晶片尺寸’會招致安裝困難等之問題。 [專利文獻1]日本專利特開2001_222249號公報 【發明内容】 (發明所欲解決之問題） 有鑑於以上之技術性問題，本發明泣之目的在於提供一 種微小且細長之積體電路裝置及包含其之電子機器。、 (解決問題之手段） 本發明係關於一種積體電路裝置，其包含：第丨及第2電 晶體，該等係推挽連接於電源線之間，藉由充電栗動作輸 出前述第1及第2電源線中任一方之電壓至其連接節點；靜 電保護元件，其係連接於前述第丨電源線與前述連接節點 之間；及焊墊，其係與前述連接節點電性連接，並且與於 其中一端施加給定電壓之飛馳電容之另一端電性連接；且 以與前述靜電保護元件、第丨及第2電晶體中至少一者之一 邙为或全部重疊之方式，將前述焊墊配置於該靜電保護元 112624.doc 1312187 件、第1及第2電晶體中至少1者之上層。 如此，無需為了供給以充電泵動作所產生之電源而配置 較寬之訊號線’只需在焊墊附近配置進行第1及第2電晶體 之閘極控制之訊號線即可。因此，使焊塾附近區域之布線 效率獲得提升’而能夠縮小積體電路裝置在第2方向之寬 度。再者，將靜電保護元件、第1及第2電晶體之一部分或 全部配置於焊墊下，能夠更加縮小積體電路裝置在第2方 向之寬度。此外’將靜電保護元件配置於焊塾下，亦能夠 強化耐靜電性。 再者’本發明係關於一種積體電路裝置，其包含：第1 及第2電晶體’該等係推挽連接於電源線之間，藉由充電 泵動作輸出前述第1及第2電源線中任一方之電壓至其連接 節點’及焊墊’其係與前述連接節點電性連接，並且與於 其中一端施加給定電壓之飛馳電容之另一端電性連接；且 以與前述第1及第2電晶體中至少一方之一部分或全部重疊 之方式，將前述焊墊配置於該第i及第2電晶體中至少一方 之上層。 如此，無需為了供給以充電泵動作所產生之電源而配置 較寬之訊號線，只需在焊墊附近配置進行第i及第2電晶體 之閘極控制之訊號線即可。因此，使焊墊附近區域之布線 效率獲得提升，而能夠縮小積體電路裝置在第2方向之寬 度。再者，將第1及第2電晶體之一部分或全部配置於焊墊 下，能夠更加縮小積體電路裝置在第2方向之寬度。 再者，本發明相關之積體電路裝置中，前述第1電晶體 112624.doc 1312187 可兼作為靜電保護元件。 如此’能夠更加縮小積體電路裝置在第2方向之寬度。 再者’本發明相關之積體電路裝置亦可如下：將自前述 積體電路裝置之短邊之第1邊朝向相對之第3邊之方向設為 第1方向，將自積體電路裝置之長邊之第2邊朝向相對之第 4邊之方向設為第2方向之情形時，包含：沿著前述第】方 向而配置之第i〜第職路區塊為2以上之整數），在前述
第1第N電路區塊之前述第2方向側，沿著前述第4邊而設 之第1介面區域’及在與前述第i〜第N電路區塊之前述第2 方向相反之第4方向側，沿著前述第2邊而設之第2介面區 域，則述第2電源線之電壓或根據該電壓而產生之電壓， 係供給作為前述第丨〜第N電路區塊中至少一者之電源電 壓。 ’、 再者，本發明相關之積體電路裝置亦可如下：在前述第 2介面區域配置有前述焊墊、前述第〗及第2電晶體。 再者，本發明相關之積體電路裝置亦可如下：前述第丄〜 第N電路區塊中之一者係用以進行前述第丨及第2電晶體之 閘極控制之電源電路區塊，在前述電源電路區塊之前述第 4方向側配置有前述焊墊、前述第丨及第2電晶體。 根據上述任一者之發明，能夠更加縮小積體電路裝置在 第2方向之寬度。 再者，本發明相關之積體電路裝置亦可如下：前述第1〜 第N電路區塊包含：用以驅動資料線之至少一者之資料驅 動器區塊，及前述資料驅動器區塊以外之電路區塊；將前 112624.doc 1312187 述第1之介面區域、前述第1〜第N電路區塊及前述第2介面 區域在前述第2方向之寬度分別設為wi、WB、W2之情形 時’積體電路裝置在前述第2方向之寬度W係 W1 + WB+W2$W< W1+2XWB+W2。 在本發明中’第卜第N電路區塊包含資料驅動器區塊及 資料驅動器區塊以外之電路區塊。而對於第丨介面區域、 第1〜第N之電路區塊及第2介面區域之寬度wi、WB、 W2，W1+WB + W2gW<Wl+2xWB+W2成立。根據如上關 係式之積體電路裝置，一方面能夠確保在第2方向之電路 區塊之寬度（不會形成過度扁平之布局），同時能夠縮小在 第2方向之寬度，而能夠提供微小且細長之積體電路裝 置。藉此能夠兼顧安裝之簡易化及裝置之低成本化。此 外，由於電路區塊不會過度扁平，因此布局設計容易，而 能夠縮短裝置之開發時間。 再者，本發明相關之積體電路裝置亦可如下：積體電路 裝置在前述第2方向之寬度w係W< 2xWB。 如此，既可大幅確保第1〜第N電路區塊在第2方向之寬 度，又能夠縮小積體電路裝置在第2方向之寬度。因此， 能夠容易地使W<2xWB成立，而能夠提供更加微小之積 體電路裝置。 再者，本發明相關之積體電路裝置亦可如下：前述第i 介面區域不介以其他電路區塊而配置於前述資料驅動器區 塊之前述第2方向側；前述第2介面區域不介以其他電路區 塊而配置於前述資料驅動器區塊之前述第4方向側。 112624.doc 1312187 ，此’能夠以資料驅動器區塊在第2方向之寬度為基準 而》又疋第1〜第N電路區塊在第2方向之寬度。而在至少存在 資料驅動器區塊之部分中，由於在第2方向上僅存在1個電 路區:鬼(資料驅動器區塊)，因此不會形成過度扁平之資料 驅動器區塊之布局，能夠實現細長之積體電路裝置。
再者，本發明相關之積體電路裝置亦可如下··前述資料 驅動器區塊包含之資料驅動器包含Q個驅動器豸，其係各 =輸出對應於1個像素份的影像資料之資料訊號，且沿著 別述第2方向排列；將前述驅動器胞在前述第2方向之寬度 设為WD之情料，前述第i〜第N電路區塊在前述第2方向 之寬度\\^係(^貿1)$|8<((5+1)><货1)。 如此沿著第2方向配置數個驅動器胞，能夠將來自沿著 第1方向而配置之其他電路區塊之影像資料之訊號，有效 率地輸入該等之驅動器胞。並且將資料驅動器區塊在第2 方向之寬度抑制在最小限度，而能夠縮小積體電路裝置在 第2方向之寬度。 再者，本發明相關之積體電路裝置亦可如下：將顯示面 板之水平掃描方向之像素數設為HPN，將資料驅動器區塊 之區塊數設為DBN，將於1個水平掃描期間内對前述驅動 器胞輸入影像資料之輸入次數設為IN之情形時，沿著前述 第2方向排列之前述驅動器胞之個數q係q=hpn/(DBNx IN)。 如此，即可將第1〜第N電路區塊在第2方向之寬度，設定 為對應於資料驅動器區塊之區塊數及影像資料之輸入次數 112624.doc •10· Ϊ312187 之最佳寬度。 再者’本發明相關之積體電路裝置亦可如下：前述第 第N電路區塊包含記憶影像資料之至少1個記憶體區塊。 再者，本發明相關之積體電路裝置亦可如下：前述資料 驅動器區塊包含之資料驅動器包含Q個驅動器胞，該等q 個驅動器胞係各自輸出對應於丨個像素份的影像資料之資 料訊號，且沿著前述第2方向排列；將前述驅動器胞在前 述第2方向之寬度設為WD、將前述記憶體區塊包含之周邊 電路部分在前述第2方向之寬度設為WPC之情形時，係 QXWD 各 WB < (Q+i)xWD+WPC 0 如此，能夠將資料驅動器區塊在第2方向之寬度抑制在 最小限度，而能夠縮小體電路裝置在第2方向之寬度。 再者，本發明相關之積體電路裝置亦可如下：將顯示面 板之水平掃描方向之像素數設為HPN，將資料驅動器區塊 之區塊數設為DBN，將於1個水平掃描期間内對前述驅動 器胞輸入影像資料之輸入次數設為以之情形時，沿著前述 第2方向排列之鈿述驅動器胞之個數q係q=hpN/(DBNx IN)。 如此，能夠將記憶體區塊在第2方向之寬度抑制在最小 限度’而能夠縮小體電路裝置在第2方向之寬度。 再者，本發明相關之積體電路裝置亦可如下：前述記憶 體區塊及前述資料驅動器區塊係沿著前述第丨方向而鄰接 配置。 如此，相較於將§己憶體區塊及資料驅動器區塊沿著第2 112624.doc •11- 1312187 方向配置之方法，可縮小積體電路裝置在第2方向之寬 又此外，S己憶體區塊或資料驅動器區塊之構成等改變 時可使對其他電路區塊之影響抑制在最小限度，而謀求 設計之效率化。 再者，本發明相關之積體電路裝置亦可如下：自前述記 憶體區塊對鄰接之資料驅動器區塊，於丨個水平掃描期間 内數次讀取記憶於前述記憶體區塊之影像資料。 如此，由於記憶體區塊在第2方向之記憶胞數減少，因 此可縮小記憶體區塊在第2方向之寬度，亦可縮小積體電 路裝置在第2方向之寬度。 此外，本發明之電子機器包含：上述任何一項之之積體 電路裝置，及藉由前述積體電路裝置而驅動之顯示面板。 【實施方式】 以下詳細說明本發明適切之實施形態。又以下說明之本 實施形態，並非不當限定申請專利範圍中揭示之本發明之 内容者，作為本發明之解決手段，本實施形態中說明之構 造之全部不限定為必須者。 1.比較例 圖1 (A)顯示作為本實施形態之比較例之積體電路裝置 500。圖1(A)之積體電路裝置500記憶體區塊MB(顯示資料 RAM)及資料驅動器區塊db。而記憶體區塊MB與資料驅 動器區塊DB係沿著D2方向而配置。此外，記憶體區塊MB 及資料驅動器區塊DB形成沿著D1方向之長度比在D2方向 之寬度為長之超扁平區塊。 112624.doc •12· 1312187 來自主機側之影像資料係寫入記憶體區塊mb。而後， 資料驅動器區塊DB將寫入記憶體區塊MB之數位影像資料 轉換成類比資料電壓，而驅動顯示面板之資料線。如此， 圖1(A)中影像資料之訊號流向係〇2方向。因而，圖1(A)之 比較例係配合該訊號之流向，而沿著D2方向配置記憶體區 塊MB及資料驅動器區塊DB。藉此’輸入與輸出之間形成 短路徑’能夠使訊號延遲最佳化’而能夠有效率地傳送訊 號。 然而’圖1 (A)之比較例具有以下之問題。 第一’顯示驅動器等之積體電路裝置為求低成本化而需 要縮小晶片尺寸。然而’若採用微細製程，單純縮小積體 電路裝置500以縮小晶片尺寸時’不僅是短邊方向，長邊 方向也會縮小。因此如圖2(A)所示，會導致安裝困難化之 問題。亦即，輸出間距較理想為例如22 μΓη以上，但是以 圖2(A)之單純縮小而言’會形成例如17 μιη之間距，而因 為間距狹窄故使得安裝困難。此外，顯示面板之玻璃之外 框會變寬’使得玻璃之總數量減少，而導致成本增加。 第二’顯示驅動器中的記憶體或資料驅動器之構造，會 因應顯示面板之種類（非晶矽TFT、低溫多晶矽TFT)、像素 數（QCIF、QVGA、VGA)及產品之規格等而改變。因此， 以圖1(A)之比較例而言，如圖1(B)所示，假設有某個產品 即使焊墊間距、記憶體之胞間距及資料驅動器之胞間距一 致’當記憶體或資料驅動器之構造改變時，該等之間距便 會如圖1(c)所示變得不一致。而如圖1(c)所示，當間距變 112624.doc -13· 1312187 成不致時，就必須在電路區塊間形成用以吸收間距不一 致之夕餘之布線區域。特別是在區塊於呈扁平之圖1(人） 較例中，用以吸收間距不一致之多餘之布線區域變 大。於是積體電路裝置5G(^D2方向之寬度w變大，晶片 面積增加，而導致成本增加。 另方面，為了避免此種情形，以使焊墊間距與胞間距 致的方式來變更記憶體及資料驅動器之布局時，會使開 發期間長期化’而導致成本增加。亦#，圖i⑷之比較例 由於是個別設計各電路區塊之電路構造及布局，而後進行 配合間距等之作業’因而產生多餘之空置區域，而導致設 計無效率化等之問題。 2.積體電路裝置之構造 圖3顯示能夠解決以上問題之本實施形態之積體電路裝 置丨〇之構造例。在本實施形態中，將自積體電路裝置1〇之 短邊即第1邊SD1朝向相對之第3邊SD3之方向設為第i方向 D1，將D1之相反方向設為第3方向D3。再者，將積體電路 裝·置之長邊即第2邊SD2朝向相對之第4邊SD4之方向設 為第2方向D2 ’將〇2之相反方向設為第4方向d4。此外， 在圖3中’積體電路裝置10之左邊為第1邊SD1，右邊為第3 邊SD3 ’但亦可改為左邊為第3邊，右邊為第1邊81)1。 如圖3所示，本實施形態之積體電路裝置1〇包含沿著〇1 方向而配置之第丨〜第N電路區塊CB1〜CBN(N為2以上之整 數）°亦即’在圖1 (A)之比較例中電路區塊係排列於D2方 向’而本實施形態則是電路區塊CB1〜CBN排列於D1方 112624.doc • 14· 1312187 向。此外’各電路區塊並非如圖1(入）之比較例形成超扁平 之區塊’而是形成較為方形之區塊。 再者’積體電路裝置10在第1〜第N電路區塊CB1〜CBN之 D2方向側，包含沿著邊SD4而設之輸出侧I/F區域12(廣義 而言即第1介面區域）。此外，在第i〜第N電路區塊 CB1〜CBN之D4方向側，包含沿著邊SD2而設之輸入側I/F 區域14(廣義而言即第2介面區域）。更具體而言，輸出側 I/F區域12(第1之I/O區域）在電路區塊cbi〜CBN之D2方向 側’例如不介以其他電路區塊等而配置。此外，輸入側I/F 區域14(第2之I/O區域）在電路區塊CB卜CBN之D4方向側， 例如不介以其他電路區塊等而配置。亦即，在至少存在資 料驅動器區塊之部分，於D2方向僅存在1個電路區塊（資料 驅動器區塊）。又於使用積體電路裝置1〇作為IP (Intellectual Property :智慧財產權）核心而組裝於其他積 體電路裝置之情形時，亦可採用不設置I/F區域12、14中至 少一方之構造。 輸出側（顯示面板侧）I/F區域12係成為與顯示面板之介面 之區域，且包含焊墊、連接於焊墊之輸出用電晶體，及保 護元件等之各種元件。具體而言，其包含用以對資料線輸 出資料訊號及對掃描線輸出掃描訊號之輸出用電晶體等。 又於顯示面板為觸碰式面板之情形時，亦可包含輸入用電 晶體。 輸入侧（主機側）I/F區域14係成為與主機（MPU、影像處 理控制器、基頻引擎）之介面之區域，且可包含焊塾、速 112624.doc •15- 1312187 接於焊墊之輸入用（輪出入 仅嘈*从從 用）電日日體、輸出用電晶體’及 保濩7L件等之各種元件。且 电面菔汉 ^ 〃、體而5包含用以輸入來自主機 t讯琥（數位吼唬）之輪入用 號之輸出用電晶體等。冑晶體，及用以對主機輸出訊 另外，亦可設置沿著短邊即 ^ #J T/F F ^ u· 1 SD3之輸出側或輸 入側I/FQ域。此外，成 T/Fr^^^r- ^ 勹r〇丨運接鸲子之凸塊等可設於 = 14,亦可設於其以外之區•第N電
路區塊咖〜叫設於㈣域12、14以外之區域時，可 精由使用金凸塊以外之小型凸塊技術(以樹脂作為核心之 凸塊技術等）而製成。 再者第1第N電路區塊CB1〜CBN可包含至少2個（或3 個)不同之電路區塊(具有不同功能之電路區塊)。以積體電 路裝置10為顯示驅動n之情形為例’電路區塊kbn 可包含：資料驅動器、記憶體、掃描驅動器、邏輯電路、 灰階電壓產生電路，及電源電路之區塊中至少2者。更具 體而3 ’電路區塊CB1〜CBN至少可包含：資料驅動器及 邏輯電路之區塊’且可進一步包含灰階電壓產生電路之區 塊。此外’在記憶體内藏式之情形中，可進一步包含記憶 體之區塊。 例如圖4係顯示各種型式之顯示驅動器及其内藏之電路 區塊之例。如為記憶體（RAM)内藏之非晶矽TFT(Thin Film Transistor :薄臈電晶體）面板用顯示驅動器’其電路區塊 CB1〜CBN包含：記憶體、資料驅動器（源極驅動器）、掃描 驅動器（閘極驅動器）、邏輯電路（閘極陣列電路）、灰階電 112624.doc -16- 1312187 壓產生電路（γ校正電路），及電源電路之區塊。另—方面， 如為記憶體内藏之低溫多晶矽（LTps)TFT面板用顯示驅動 器，由於其可將掃描驅動器形成於玻璃基板上，因此可省 略掃描驅動器之區塊。此外，如為記憶體非内藏之非晶矽 TFT面板用，可省略記憶體之區塊，如為記憶體非内藏之 低皿夕晶矽TFT面板用，則可省略記憶體及掃描驅動器之 區塊。又如為 CSTN(Collar Super Twisted Nematic:彩色 癱 超扭轉向列型）面板及TFD(Thin Film Diode :薄膜二極體） 響 ®板用，可省略灰階電壓產生電路之區塊。 圖5(A)(B)顯示本實施形態之顯示驅動器之積體電路裝 置ίο之平面布局之例。圖5(A)(B)係記憶體内藏之非晶矽 TFT面板用之例，圖5(A)例如是以QCIF、32灰階用之顯示 驅動器為標的，圖5(B)是以QVGA、64灰階用之顯示驅動 器為標的。 在圖5(A)(B)中，第1〜第n電路區塊CB1〜CBN包含第【〜 φ 第4記憶體區塊MB1〜MB4(廣義而言係為第丨〜第憶體區 塊，I為2以上之整數）。此外並包含：相對於各個第丨〜第4 記憶體區塊MB1〜MB4，沿著D1方向而各自鄰接配置之第 1〜第4資料驅動器區塊DB1〜DB4(廣義而言即第丨〜第χ資料 驅動器區塊）。具體而言，記憶體區塊MB1與資料驅動器 區塊DB 1沿著D1方向而鄰接配置，記憶體區塊MB2與資料 驅動器區塊DB2沿著D1方向而鄰接配置。而資料驅動器區 塊DB1為驅動資料線所使用之影像資料（顯示資料），由其 鄰接之記憶體區塊MB1記憶，資料驅動器區塊DB2為驅動 I12624.doc -17· 1312187 資料線所使用之影像資料，由鄰接之記憶體區塊MB2記 憶。 再者，在圖5(A)中，於記憶體區塊MB卜MB4中之 MB 1 (廣義而言為第j之記憶體區塊，1 $ j < ；[)之D3方向 侧，鄰接配置資料驅動器區塊DB1-DB4中之DB1(廣義而 言為第J資料驅動器區塊）。此外，於記憶體區塊MB 1之D1 方向側’鄰接配置記憶體區塊MB2(廣義而言為第J+1記憶 體區塊）。而於記憶體區塊MB2之D1方向側，鄰接配置資 料驅動器區塊DB2(廣義而言為第J+1資料驅動器區塊）。記 憶體區塊MB3、MB4及資料驅動器區塊DB3、DB4之配置 亦同。如此，在圖5(A)中，相對於MB 1、MB2之邊界線以 線對稱方式配置MB1、DB1及MB2、DB2，且相對於 MB3、MB4之邊界線以線對稱方式配置MB3、DB3及 MB4、DB4。又於圖5(A)中DB2及DB3為鄰接配置，但亦 可不使該等鄰接，而在其之間配置其他電路區塊。 另一方面’在圖5(B)中，於記憶體區塊MB 1〜MB4中之 MB 1 (第J記憶體區塊）之D3方向側，鄰接配置資料驅動器 區塊DB1〜DB4中之DB1(第J資料驅動器區塊）。再者，於 MB1之D1方向侧配置DB2(第J+1資料驅動器區塊）。此外， 於DB2之D1方向側配置MB2(第J+1記憶體區塊）。DB3、 MB3、DB4、MB4亦同樣配置。又於圖5(B)中，MB1與 DB2、MB2與DB3、MB3與DB4乃分別鄰接配置，但亦可 不使該等鄰接，而於其之間配置其他電路區塊。 藉由圖5 (A)之布局配置，具有可在記憶體區塊MB丨與 112624.doc -18 - 1312187 mb2，及MB3與MB4之間（第；、第J+1記憶體區塊之間）共 用行位址解碼器之優點。另一方面，藉由圖5(B)之布局配 置，具有可將自資料驅動器區塊DB1〜DB4向輸出側I/F區 域12之資料訊號輸出線之布線間距均等化，而能夠提升布 線效率之優點。 又本實施形態之積體電路裝置10之布局配置不限於圖 5(A)(B)。例如可將記憶體區塊或資料驅動器區塊之區塊 數設為2、3或5以上，亦可採用不將記憶體區塊或資料驅 動器區塊進行區塊分割之構造.再者，亦可實施記憶體區 塊與資料驅動器區塊不鄰接之變更。此外，亦可採用不設 置記憶體區塊、掃描驅動器區塊、電源電路區塊或灰階電 壓產生電路區塊等之構造。此外’亦可在電路區塊 CB1〜CBN與輸出側I/F區域12或輸入側I/F區域14之間，設 置在D2方向之寬度極為狹窄之電路區塊（ψΒ以下之細長電 路區塊）。此外，電路區塊CB1〜CBN亦可包含不同之電路 區塊在D2方向多階地排列之電路區塊。亦可採用例如將掃 描驅動器電路及電源電路併為1個電路區塊之構造。 圖6(A)係本實施形態之積體電路裝置沿著D2方向之剖面 圖之例，圖6(B)係比較例之剖面圖之例。圖1(A)之比較例 如圖6(B)所示，其係沿著D2方向配置2個以上之數個電路 區塊。再者於D2方向上，在電路區塊間或電路區塊與I/F 區域之間形成布線區域。因此，積體電路裝置5 〇〇在D2方 向（知邊方向）之寬度W變大，無法實現微小之細長晶片。 因此，即使透過微細製程縮小晶片，如圖2(A)所示在方 112624.doc -19· 1312187 =(長邊方向)之長度LD也會縮短’使得輪出間距變得狹 窄’而導致安裝之困難化。 —相對於此，本實施形態如圖3、圖5(A)(B)所示，其係沿 著D1方向配置數個電路區塊CB1〜CBN。再者，如圖“A) 所示，可於焊墊（凸塊）之下配置電晶體（電路元件）（作用面 凸塊）。此外，藉由在比電路區塊内之布線即局部布線更 為上層（比焊墊更為下層）形成之全域布線’能夠在電路區 # 塊間或電路區塊與I/F區域間等形成訊號線。因此如圖2(B) 所示，在維持積體電路裝置⑺在以方向之長度ld之情況 :，可縮小在D2方向之寬度W，而能夠實現超微小之細長 晶片。於是，可將輸出間距維持在例如22 pm以上，且能 夠使安裝容易化。 再者，由於本實施形態係沿著01方向配置數個電路區塊 CB1〜CBN，因此能易於對應製品之規格變更等。亦即， 由於可使用共同之平台來設計各種規格之製品，故能夠提 • 升設計效率。例如圖5(A)(B)中，即使顯示面板之像素數 或灰階數有所增減時，只需增減記憶體區塊或資料驅動器 區塊之區塊數，或疋增減1個水平掃描期間之影像資料之 讀取次數等即可對應。此外，圖5(A)(B)係内藏記憶體之 非晶矽TFT面板用之例，但是對於開發内藏記憶體之低溫 多晶矽TFT面板用之製品，只需從電路區塊CB1〜CBN中移 除掃描驅動器區塊即可。此外，對於開發非内藏記憶體之 製品，只需移除記憶體區塊即可。如此，即使配合規格而 移除電路區塊，本實施形態仍可將此對於其他電路區塊之 112624.doc -20- 1312187 影響抑制在最小限度，故能夠提升設計效率。 再者，本實施形態可將各電路區塊⑶卜⑶^^在⑺方向 之寬度（两度）統一成例如資料驅動器區塊或記憶體區塊之 寬度（高度）。而當各電路區塊之電晶體數有所增減時，可 藉由增減各電路區塊在D1方向之長度來進行調整，故能夠 使设计更加效率化。例如圖5(A)(B)中，即使灰階電壓產 生電路區塊或電源電路區塊之構造變更，當電晶體數有所 增減時，仍可藉由增減灰階電壓產生電路區塊或電源電路 區塊在D1方向之長度來對應。 此外作為第2比較例，亦考慮例如在m方向呈細長狀配 置資料驅動器區塊，在資料驅動器區塊之〇4方向側，沿著 D1方向配置記憶體區塊等其他數個電路區塊之方法。但 是，由於該第2比較例係在記憶體區塊等其他電路區塊與 輸出侧I/F區域之間，介有寬度較大之資料驅動器區塊，因 此積體電路裝置在D2方向之寬度w變大，而不易實現微小 之細長晶片。再者，在資料驅動器區塊與記憶體區塊之間 會產生多餘之布線區域，導致寬度w更大。此外，當資料 驅動器區塊或記憶體區塊之構造改變時，會產生圖 中所說明之間距不一致之問題，而無法提升設計效率。 再者，作為本實施形態之第3比較例，亦考慮僅區塊分 割相同功能之電路區塊（例如資料驅動器區塊），並予以排 列配置於m方向之方法。但是’由於該第3比較例只能使 積體電路裝置具有相同功能（例如資料驅動器之功能），故 無法實現多樣化之製品發展。相對於此，本實施形態之電 112624.doc •21- 1312187 路區塊CB1〜CBN包含具有至少2個不同功能之電路區塊， 因此如圖4、圖5(A)(B)所示’具有可提供對應於各種型式 的顯示面板之多樣化機種之積體電路裝置之優點。 3.電路構造 ffl 7顯示積體電路裝置1〇之電路構造例。又積體電路裝 置10之電路構造並非限於圖7者，得進行各種變更而實 施。記憶體20(顯示資料RAM)係記憶影像資料。記憶胞陣 列22包含數個記憶胞，且記憶至少丨個訊框（1個畫面）份之 • 影像資料（顯示資料）。該情況下，1個像素是由例如R、 G、B之3個子像素（3點）而構成，各子像素中記憶例如6位 70 (k位兀）之影像資料v列位址解碼器24(mpu/lcd列位址 解碼器）進行針對列位址之解碼處理，且進行記憶胞陣列 22^子元線之選擇處理。行位址解碼器26(MPU行位址解 碼器）進行針對行位址之解碼處理，且進行記憶胞陣列22 之位7G線之選擇處理。寫入/讀取電寫入/讀取電 • 路）進行對記憶胞陣列22寫入影像資料之處理，及讀取來 自記L胞陣列22之影像資料之處理。又記憶胞陣列22之存 取區域是以例如以開始位址與結束位址為斜對角之矩形予 以疋義。亦即以開始位址之行位址及列位址與結束位址之 行位址及列位址來定義存取區域，而進行記憶體存取。 邏輯電路40(例如自動配置布線電路）係產生用以控制顯 示時序之控制訊號或用以控制資料處理時序之控制訊號 等。該邏輯電路40例如可藉由閘極陣列（G/A)等之自動配 置布線而形成。控制電路42會產生各種控制訊號，而進行 112624.doc -22- 1312187 裝置全體之控制。具體而言，其係對灰階電壓產生電路 110輸出灰階特性（γ特性）之調整資料卜校正資料），而控制 電源電路90之電壓產生。此外並控制對使用列位址解碼器 24、行位址解碼器26及寫入/讀取電路“之記憶體之寫入/ 讀取處理。顯示時序控制電路44係產生用以控制顯示時序 之各種控制訊號，而控制從記憶體對顯示面板侧之影像資 料讀取。主機（MPU)介面電路46於每次來自主機存取/時產 生内部脈衝’而實現存取記憶體之^機介面。刪介面電 路48實現藉由點時脈將動晝之RGB資料寫入記憶體之 介面。又亦可採用僅設置主機介面電路46、rgb介面電路 48中任一方之構造。 圖7中，自主機介面電路46、RGB介面電路48以丨個像素 單位對記憶體20進行存取。另—方面，對資料驅動器测 藉由與主機介面電路46、職介面電路财離之内部顯示 時序’於每—線周期傳送由線位址所指定而以線單位讀取 之影像資料。 •貝料驅動器5G係用以驅動顯示面板之資料線之電路，圖 8(A)中顯示其構造例。f料關電路训鎖來自記憶體^ 之數位影像資料。D/A轉換電路54(電壓選擇電路）將閃鎖 於資㈣鎖電路52之數位影像資料進行D/A轉換，而產生 類比資料電壓。具體而t，其係自灰階電壓產生電路u 〇 接收數個（例如64階）之灰階電麼（基準電壓），從該等數個 灰階電屢之中’選擇對應於數位影像資料之電麼作為資料 電遷而輸出。冑出€路56(駆動電路、緩衝器電路）將來自 112624.doc -23- 1312187 D/A轉換電路54之資料電壓予以緩 ... 侧®至顯不面板之 資料線，以驅動資料線。此外，亦可 之 π負料驅動3|5〇中 不含輸出電路56之一部分（例如運算放大器之輪出段 將其配置於其他區域之構造。 又 而
掃描驅動器70係用以驅動顯示面板之掃描線之電路，圖 8(B)中顯*其構造例。移位暫㈣72包含依序連接之數個 正反器，並與移位時脈訊號SCK同步而依序將賦能輸出入 訊號EIO移位。位準移位器76將來自移位暫存器η之訊號 之電壓位準轉換成用以選擇掃描線之高電壓位準。輸出電° 路78將藉由位準移位器76轉換而輸出之掃描電壓予以緩 衝，並輸出至顯示面板之掃描線，以選擇驅動掃描線。又 掃描驅動器70亦可採用圖8(C)所示之構造。在圖8(c)中， 掃描位址產生電路73產生並輸出掃描位址，位址解碼器進 行掃描位址之解碼處理。而後，藉由該解碼處理，介以位 準移位器76及輸出電路78,而對特定之掃描線輸出掃描電 壓。 電源電路90係產生各種電源電壓之電路，圖9(A)中顯示 其構造例。升壓電路92係使用升壓用電容器或升壓用電晶 體’以充電泵方式將輸入電源電壓或内部電源電壓予以升 壓而產生升壓電壓之電路，且可包含i次〜4次升壓電路 等。藉由該升壓電路92，可產生掃描驅動器70或灰階電壓 產生電路110所使用之高電壓。調整器電路94進行藉由升 壓電路92而產生之升壓電壓之位準調整。Vc〇M產生電路 96產生並輸出供給至顯示面板之相對電極之vc〇M電壓。 112624.doc -24- 1312187 控制電路98係進行電源電路9〇之控制者，且包含各種控制 暫存器等。 ' 灰階電壓產生電路（γ校正電路）i 1〇係產生灰階電壓之電 路’圖9⑻中顯示其構造例。選擇用電壓產生電路ιΐ2(電 壓分割電路）依據由電源電路9〇產生之高電壓之電源電壓 VDDH、VSSH ’輸出選擇用電壓VSO〜VS255(廣義而言為R 個選擇用電壓）。具體而言，選擇用電壓產生電路ιΐ2包含 具有串聯連接之數個電阻元件之階梯電阻電路。而後，將 藉由該階梯電阻電路而分割VDDH、VSSH之電壓，輸出作 為選擇用電壓VSO〜VS255。灰階電壓選擇電路114藉由邏 輯電路40，根據調整暫存器116中設定之灰階特性之調整 資料’從選擇用電壓VS0〜VS255之中，例如64灰階之情況 時選擇64個（廣義而言為S個，R> s)之電壓，而輸出作為 灰階電壓V0〜V63。如此’可產生因應顯示面板之最佳灰 階特性（γ校正特性）之灰階電壓。又於極性反轉驅動之情形 中’亦可將正極性用之階梯電阻電路與負極性用之階梯電 阻電路設於選擇用電壓產生電路112中。此外，亦可依據 調整暫存器116中設定之調整資料，變更階梯電阻電路之 各電阻元件之電阻値。此外，亦可採用在選擇用電壓產生 電路112或灰階電壓選擇電路114中，設置阻抗轉換電路 (電壓隨耦器連接之運算放大器）之構造。 圖10(A)中，顯示圖8(A)之D/A轉換電路54包含之各 DAC(Digital Analog Converter:數位類比轉換器）之構造 例。圖10(A)之各DAC可依例如每個子像素（或每個像素）設 112624.doc -25- 1312187 置，並藉由ROM解碼器等構成。而後，根據來自記憶體20 之6位元之數位影像資料D0-D5及其反轉資料XD0〜XD5， 選擇來自灰階電壓產生電路110之灰階電壓V0-V63中任一 方，而將影像資料D0〜D5轉換成類比電壓。而後，將獲得 之類比電壓之訊號DAQ(DAQR、DAQG、DAQB)輸出至輸 出電路56。 又以低溫多晶矽TFT用之顯示驅動器等，將R用、G用、 B用之資料訊號予以多工化而傳送至顯示驅動器之情形（圖 10(C)之情形）時，亦可使用1個共用之DAC將R用、G用、B 用之影像資料進行D/A轉換。於該情況下，圖10(A)之各 DAC係依每個像素設置。 圖10(B)中，顯示圖8(A)之輸出電路56包含之各輸出部 SQ之構造例。圖10(B)之各輸出部SQ可依每個像素設置。 各輸出部SQ包含R(紅）用、G(綠）用、B(藍）用之阻抗轉換 電路OPR、OPG、OPB(電壓隨耦器連接之運算放大器）’ 進行來自DAC之訊號DAQR、DAQG、DAQB之阻抗轉換’ 而將資料訊號DATAR、DATAG、DATAB輸出至R、G、B 用之資料訊號輸出線。又於例如低溫多晶矽TFT面板之情 形中，亦可設置圖10(C)所示之開關元件（開關用電晶 體）SWR、SWG、SWB，由阻抗轉換電路OP輸出使R用、G 用、B用之資料訊號予以多工化之資料訊號DATA。此外’ 亦可對數個像素概括進行資料訊號之多工化。此外，亦< 採用不在輸出部SQ設置如圖10(B)(C)之阻抗轉換電路’而 僅設置開關元件等之構造。 112624.doc -26- 1312187 4.積體電路裝置之寬度 4.1 升壓電晶體 在本實施形態中，積體電路裝置之各電路區塊之電源電 壓是以升壓電路92中進行之充電泵方式而產生。升壓電路 92藉由使用作為飛驰電容之升壓用電容器或升壓用電晶體 之充電泵動作而產生予以升壓之電壓。 圖11(A)中顯示圖9(A)之升壓電路92之構造例之區塊 圖。圖11(B)中顯示本實施形態之積體電路裝置之各電路 區塊的電源電壓之電位關係之一例。圖U(A)所示之升壓 電路92可包含1次升壓電路92_丨、2次升壓電路92_2、3次升 壓電路92-3，及4次升壓電路92-4。1次升壓電路92_1〜4次 升壓電路92-4之各電路，含有設於積體電路裝置外部之 飛馳電容連接用之1個或數個端子（焊墊）。Si次升壓電路 92·1中予以升壓之【次升壓電壓係供給至3次升壓電路92_ 3。2次升壓電路92-2不同於1次升壓電路92_丨，係產生於負 方向升壓之2次升壓電壓。3次升壓電路92-3升壓來自1次 升壓電路92-2之1次升壓電壓而產生3次升壓電壓。3次升 壓電壓係供給至4次升壓電路92-4。4次升壓電路92-4升壓 來自3次升壓電路92-3之3次升壓電壓而產生4次升壓電 壓。 例如圖11(B)所示，i次升壓電路92」升壓系統電源電壓 VDD與系統接地電源電壓vss之間的電壓，而產生電源電 壓VOUT作為升壓電壓。2次升壓電路92-2於負方向升壓系 統電源電壓VDD及系統接地電源電壓vss之間的電壓，藉 112624.doc -27- 1312187 由系統接地電源電壓VSS而產生低電位之電壓VOUTM。3 次升壓電路92-3於正方向升壓系統電源電壓VDD或特定之 内部電壓VDC與系統接地電源電壓VSS之間的電壓，而產 生高電位側電源電壓VDDHG。4次升壓電路92-4以給定之 電壓為基準，於負方向升壓該電壓與高電位側電源電壓 VDDHG之間的電壓，而產生低電位側電源電壓VEE。 調整器電路94調整電源電壓VOUT之電位，而產生 VCOM電壓之高電位側電壓VCOMH。再者，調整器電路 94調整電壓VOUTM之電位，而產生VCOM電壓之低電位側 電壓VCOML。此外’調整器電路94能夠降低系統電源電 壓VDD之電位，而產生未圖示之電源電壓VCORE » 在此，電壓VOUT係供給作為資料驅動器區塊DB1〜DB4 及灰階電壓產生電路區塊GB之電源電壓。電源電壓 VCORJE係供給作為邏輯電路區塊LB(内藏記憶體之情形時 為記憶體區塊MB)之電源電壓。VCOM電壓之高電位侧電 壓VCOMH及低電位側電壓VCOML係供給作為VCOM電壓 及顯示面板之共用電壓。高電位側電源電壓VDDHG及低 電位側電源電壓VEE係供給作為掃描驅動器區塊之電源電 壓。 圖12(A)(B)中顯示1次升壓電路92-1之構造例及控制時序 例。在圖12(A)中，將1次升壓電路92_1設定為產生將2條 電源線之間的電壓升壓成2倍之電源電壓VOUT者。對2條 電源線之其中一方供給系統接地電源電壓VSS，對另一方 供給給定之内部電源電壓VDC。如圖12(A)所示，1次升壓 112624.doc • 28 - 1312187 電路92-1在2條電源線之間，包含所謂推挽連接之N型金屬 氧化膜半導體（Metal Oxide Semiconductor : MOS)電晶體 NBTrl及P型MOS電晶體PBTrl。更具體而言，源極連接於 供給有系統接地電源電壓VSS之其中一方的電源線之電晶 體NBTrl之汲極，連接於電晶體PBTrl之汲極。電晶體 PBTrl之源極連接於另一方之電源線。電晶體NBTrl、 PBTrl之連接節點係電性連接於用來與設於積體電路裝置 10外部之飛驰電容FC之一端電性連接之焊墊（連接端 § 子）PAD11。而後，為進行充電泵動作而進行電晶體 NBTrl、PBTrl之閘極控制，並對該連接節點輸出2條電源 線中任一方之電壓。 此外，1次升壓電路92-1亦在供給有電源電壓VDC之電 源線及用以輸出電源電壓VOUT之電源線之間，包含所謂 推挽連接之P型MOS電晶體PBTr2、PBTr3。電晶體 PBTr2、PBTr3之連接節點係電性連接於用來與設於積體電 路裝置10外部之飛驰電容FC之另一端電性連接之焊墊 ® PAD12。而後，為進行充電泵動作而進行電晶體PBTr2、 PBTr3之閘極控制，將該連接節點之電壓設定為與2條電源 線中任一方成為等電位。 如此之1次升壓電路92-1包含升壓時脈產生部93-1。升 壓時脈產生部93-1產生進行電晶體NBTrl、PBTrl、 PBTr2、PBTr3之閘極控制之升壓時脈PHI〜PH4。升壓時脈 PH1〜PH4依圖12(B)所示之時序變化。藉由該等升壓時脈 PH1-PH4，進行充電泵動作之控制。又於實際中，為防止 112624.doc -29- 1312187 推挽連接之（串聯連接之）2個電晶體（電晶體NBTrl、 PBTrl，或電晶體PBTr2、PBTr3)之汲極電流貫通，以使閘 極訊號之上升時序及下降時序不重複之方式產生各閘極訊 號。 在1次升壓電路92-1中，於升壓時脈PH1為Η位準之階段 Phsl，電晶體NBTrl、PBTr2為開路，電晶體PBTrl、 PBTr3為閉路。因此，對飛驰電容FC之其中一端供給系統 接地電源電壓VSS，對飛馳電容FC之另一端供給電源電壓 VDC。從而，在階段Phs 1中，對應於電源電壓VDC及系統 接地電源電壓VSS之間的電壓之電荷，會蓄積在飛驰電容 FC中。其次，在升壓時脈PH1為L位準之階段Phs2，電晶 體NBTrl、PBTr2為閉路，電晶體PBTrl、PBTr3為開路。 因此，對飛驰電容FC之其中一端供給電源電壓VDC。從 而，飛驰電容FC之另一端則以電源電壓VDC為基準，只有 電源電壓VDC及系統接地電源電壓VSS之間的電壓成為高 電位之電壓。飛驰電容FC之另一端之電壓介以電晶體 PBTr3而輸出作為電源電壓VOUT。因此，電源電壓VOUT 會成為電源電壓VDC及系統接地電源電壓VSS之間的電壓 之2倍之電壓。 此外，圖12(A)(B)之電源電壓VOUT係供給作為電路區 塊CB 1 -CBN中至少1者之電源電壓。若假設供給電源電壓 VDC之電源線為第1電源線，電晶體PBTr2、PBTr3為第1及 第2電晶體，則輸出電源電壓VOUT之電源線（第2電源線） 之電壓或根據該電壓而產生之電壓，會供給作為電路區塊 112624.doc -30- 1312187 CBl CBN t至少！者之電源電麼。此外在_⑷⑻中， 子1人升壓電路92-1之構造例及動作進行說明，而2次 升麼電路92_2、3次升|電路92_3及4次升㈣路92_4亦可 藉由周知的構造而實現。 不過，在本實施形態中，將圖12(A)所示之升麼電糾 次升虔電路92.1)之中的升a時脈產生部留在電源電路區塊 PB ’而將升屋電晶體（第i及第2電晶體）等配置在排列焊塾 之輸入側I/F區域14。此時在輸入側Ι/]ρ區域“中，較佳將 升壓電晶體及焊墊配置在電源電路區塊pB2D4*向側且 電源電路區塊pB之附近區域。而後’如上所述在與推挽連 接之第1及第2電晶體之連接節點電性連接之焊墊之下層， 配置該第1及第2電晶體中至少一方。若於焊墊之下層配置 電晶體，有可能因為以焊接線等之接著時施加於焊墊之應 力，造成該電晶體之臨限電壓產生變動。此外，該電晶體 之層間膜之容莖與設計時之容量相比，亦有可能產生變 動。因此晶圓上之電晶體之特性有可能產生與安裝時之特 性有所差異之不良情形。但是，就推挽連接之第丨及第2電 晶體而言，其動作上不會受到臨限電壓之變動等之影響， 因此即使配置於焊墊之下層’也不會發生上述之問題。如 此一來可望縮減焊墊之周邊電路之布局面積，而有助於提 供微小且細長之積體電路裝置。 圖13中顯示包含配置於本實施形態之焊墊下的電晶體之 電路之說明圖。圖13係更具體顯示例如圖12(A)之電晶體 NBTrl、PBTrl之一部分者。亦即，積體電路裝置1〇包含 112624.doc -31· 1312187 第1及第2電晶體NTrl、PTrl(在圖12(A)中為電晶體 NBTrl、PBTrl)、靜電保護元件ESDI，以及焊墊PD。第1 及第2電晶體NTrl、PTrl係推挽連接於供給系統接地電源 電壓VSS之電源線（第1之電源線）與供給電源電壓VDC之電 源線（第2電源線）之間，藉由充電泵動作對其連接節點ND 輸出第1及第2電源線中任一方之電壓。靜電保護元件 ESDI連接於供給系統接地電源電壓VSS之電源線（第1電源 線）與連接節點ND之間。焊墊PD與連接節點ND電性連 接，並且與於其中一端施加給定電壓之飛驰電容（圖12(A) 之飛驰電容FC)之另一端電性連接。而後，以與靜電保護 元件ESDI、第1及第2電晶體NTrl、PTrl之至少1者之一部 分或全部（平面俯視時）重疊之方式，將焊墊PD配置於該靜 電保護元件ESDI、第1及第2電晶體NTrl、PTrl之至少1者 之上層。此處的上層是指比電晶體之作用區域更上之層。 又靜電保護元件ESDI是以N型MOS電晶體GCDTr而構 成，電晶體GCDTr之閘極連接於其源極，電晶體GCDTr與 電晶體NTrl並聯設置於該電晶體NTrl之汲極、源極間。當 高電壓施加於電晶體GCDTr之汲極時，為防止電晶體NTrl 損壞，可使電流於供給系統接地電源電壓VSS之電源線流 出。 圖14(A)(B)中顯示焊墊下之電晶體等之配置區域之一 例。在本實施形態中，係於沿著積體電路裝置10之第2邊 SD2而配置之焊墊中之焊墊PD之下層，以平面俯視時與該 焊墊PD重疊之方式將電晶體NTrl、PTrl及靜電保護元件 112624.doc -32- 1312187 麵中至少θ配置於波線部之位置。再者，亦可 電保護元件ESD1’於焊她之下層，以平面俯視時與該 焊墊PD重疊之方式而gt置於圖14(B)之波線部之位置。於 是便可料圖14⑷(B)所示之積體電路裝置⑺之輸入側μ 區域14在〇2方向（D4方向）之寬度。此夕卜，因於輪出側I/F 區域中排列數百個資料驅動器及掃描驅動器之輸出用之 焊塾’而-概消除使輸出側I/F區域12之布線效率降低的因 素，因此能夠大幅度地縮小積體電路裝置1〇全體在方向 之寬度W。
不過，施加靜電於靜電保護元件別〇1時之耐壓性依電 晶體GCDTr之構造而定。 圖15(A)中顯示電晶體GCDTr之平面布局之一例。於圖 15(A)中，設有2個源極區域SA1、从2，及丨個汲極區域 DA1。於源極區域SA1、汲極顧域DA1之間的通道區域之 上層以閘極絕緣膜而配置閘極電極GA1，於源極區域 SA2、汲極區域DA1之間的通道區域之上層，介以閘極絕 緣膜而配置閘極電極GA2。對源極區域SA1、Sa2，介以 數個接觸窗而供給系統接地電源電壓vss。汲極區域DA1 介以數個接觸窗而與焊墊PD電性連接。如上所述電晶體 GCDTr之平面構造與電晶體NTrl相同。 藉由靜電對焊墊施加高電壓時，必須均等形成從汲極區 域DA1到源極區域sai、SA2之電流路徑。因此，與汲極 區域DA1之各接觸窗以及閘極電極GA1、GA2之距離d便成 為重要之考量因素。若該等之距離d不足則耐壓性低，元 112624.doc -33- 1312187 件容易損壞。再者若該等之距離d不均等，則電流會集中 流向！點’而容易使元件損壞。因此’若充分確保與汲極 區域DA1之各接觸窗以及閘極電極GA1、GA2之距離以作 為靜電保仙，並使接㈣均等配置，此料調整電流驅 動能力，即可使電晶體^^。丨兼用作為電晶體GCDTr之功 能。該情況下，能夠採用省略圖15(B)所示之靜電保護元 件ESD1之構造’故能夠更加縮小布局面積。 又於圖13、圖15(柳）中，乃說明推挽連接之電晶體為 P型及N型者’但本實施形態並非限定於此。例如圖12⑷ 所示，連接於焊墊PAD12之電晶體即使雙方均為卩型，亦 可如同圖13、圖15(A)(B)而配置於焊墊下。此外藉由系統 接地電源電壓VSS對低電位的負電位之電壓進行充電泵動 作之情形中，推挽連接之2個電晶體可採用各自具有周知 的二重井構造之N型電晶體，該情形時亦可如同圖丨3、圖 15(A)(B)而配置於烊墊下。 圖16中顯示形成作為靜電保護元件Esm之電晶體 GCDTr之布局平面圖之一例。圖17中模式化顯示圖16之A_ A線之剖面構造之一例。 在圖16中如圖17所示於p型半導體基板PSUB形成p型井 區域PWE ^於P型井區域pwe内，在以p型雜質擴散區域ρρ 圍繞而形成之2個區域之各區域内，設有n型雜質擴散區域 NF。於該等N型雜質擴散區域NF間設置閘極電極GM，將3 個N型雜質擴散區域NF分成2個源極區域及1個汲極區域。 對P型雜質擴散區域PF、N型雜質擴散區域NF及閘極電極 112624.doc -34· 1312187 GM "以接觸窗CNT而供給低電位侧之電源電壓。而 後如圖17所示，將P型雜質擴散區域PF及N型雜質擴散區 域NF進行元件分離。 在此種電B曰體GCDTr之中設置作為汲極區域之N型雜質 擴散區域NF ’係介以i個或數個通孔及布線層mtl而電性 連接於例如圖13之焊塾pD。 。在圖17中，於焊墊pD之正下方設置電晶體GCDTr之汲極 區域，將施加於焊墊PD之電壓介以具有大致相同阻抗之數 個路徑而以最短距離施加於該汲極區域。藉此可強化靜電 保護财性。 又於圖17中’乃針對在焊墊之下層形成電晶體GCDTr的 情形之構造進行說明，但在焊墊之下層亦可同樣形成電晶 體 NTrl、PTrl 〇 圖18中顯示形成於焊墊pD下層之電晶體]^1>1之剖面構 造之一例。在圖18中，相對於圖17之構造，其不同點在於 對閘極電極供給升壓時脈PH1。此外，電晶體pTrl亦可同 樣形成於焊塾PD之下層。 圖19中顯示形成作為靜電保護元件ESD1之電晶體 GCDTr之布局平面圖之另一例。圖2〇中模式化顯示19之6_ B線之剖面構造之一例。又圖丨9、圖2〇之靜電保護元件具 有二重井構造’且連接於例如處理低電位側電源電壓VEE 之升壓電晶體。
在圖19中，在形成於p型半導體基板PSub之N型井區域 NWL内形成P型井區域PWE。於P型井區域PWE内，在以P 112624.doc •35· 1312187 型雜質擴散區域PF圍繞而形成之2個區域内，設有各自電 !·生刀離之3個N型雜質擴散區域^^。於該型雜質擴散區 域NF間設f閘極電極⑽，將3個質擴散區域nf分成 2個源極區域及ϊ個汲極區域。對p型雜質擴散區域pF、n 里雜質擴散區域NF及閘極電極GM，介以接觸窗CNT而供 給低電位側之電源電壓VEE。 而後如圖20所示，在閘極電極GM下部之通道區域設置 LOCOS氧化膜’在L〇c〇s氧化膜之下層設置補償層〇ft。 設置作為此種電晶體GCDTr中之汲極區域型雜質擴散 區域NF，係介以丨個或數個通孔及布線而電性連接 於例如圖13之焊墊PD。 在圖20中，於焊墊PD之正下方設置電晶體G(：DTr之汲極 區域，將施加於焊墊pD之電壓介以具有大致相同阻抗之數 個路徑而以最短距離施加於該汲極區域。藉此可強化靜電 保護耐性。 又於圖20中’乃針對在焊墊之下層形成電晶體 之構造進行說明’但在焊墊之下層亦可同樣形成電晶體 NTrl、PTrl。 圖21中顯示形成於焊墊PD下層之電晶體NTrl2剖面構 造之一例。在圖2 1中’相對於圖2〇之構造，其不同點在於 對閘極電極供給升壓時脈PHx。此外，電晶體pTri亦可同 樣形成於焊塾PD之下層。 然而在以充電泵方式進行升壓之情形中，如上述必須使 電荷蓄積於飛馳電容FC中。為此，必須盡可能各自降低推 112624.doc -36· 1312187 挽連接之電晶體之開路電阻，及連接於其汲極之訊號線之 電阻値。因為若電阻値增高，則蓄積於飛馳電容FC内之電 荷里減少，而使得升壓動作之效率降低。基於以上之理 由，必須採取充分加大推挽連接之電晶體之尺寸，且充分 加見、增厚連接於其汲極之訊號線之寬度等之對策。為 此，如圖22(A)所示，將配置於輸入側I/F區域14之焊墊pD 與來自電源電路區塊PB之訊號線pl電性連接之情形中， 在輸入側I/F區域12配置數條訊號線PL。由於訊號線pL之 布線寬度較寬且臈厚較厚，故使得輸入側I/F區域12之布線 效率降低，而難以縮小積體電路裝置1〇在〇2方向之寬度。 相對於此’以本實施形態之方式’僅將升壓電路之升壓 時脈產生部留在電源電路區塊PB，並在配置焊墊之輸入侧 I/F區域14配置升壓電晶體，即可僅將電源電路區塊pB及 進行升壓電晶體的閘極控制之例如升壓時脈PH丨〜PH4之訊 號線布線於輸入侧I/F區域14。該等訊號線由於僅傳送進行 閘極控制之訊號，因此無需太過在意電阻値，而可讓訊號 線之布線寬度變細。因此，能夠使輸入侧I/F區域12之布線 效率提升，且更加縮小積體電路裝置1〇在D2方向之寬度。 再者’將升壓電晶體之一部分或全部形成於輸出焊墊 下’能夠更加縮小積體電路裝置10在D2方向之寬度W，實 現微小且細長之積體電路裝置10。並且，使升壓用電晶體 兼用作為靜電保護元件之功能，能夠更進一步縮小在D2方 向之寬度W。此外從靜電保護之觀點來看，亦可強化耐 性。 112624.doc • 37- 1312187 4.2 細長之積體電路裝置 本實施形態如圖23(A)所示，其中第1〜第N之電路區塊 CB 1〜CBN包含用以驅動資料線之至少1個資料驅動器區塊 DB。再者CB1〜CBN包含資料驅動器區塊DB以外之電路區 塊（實現與DB不同功能之電路區塊）^此處所謂的資料驅動 器區塊DB以外之電路區塊是指例如邏輯電路區塊（圖7之 40)，或者是指灰階電壓產生電路區塊（圖7之110)或電源電 路區塊（圖7之90) ’或者在記憶體内藏之情形中，是指記憶 體區塊（圖7之20) ’在非晶矽TFT用之情形中，是指掃描驅 動器區塊（圖7之70)。 此外於圖23(A)中，Wl、WB、W2分別為輸出側i/F區域 12(第1介面區域）、第1〜第n電路區塊CB1〜CBN、輸入側 I/F區域14(第2介面區域）在D2方向之寬度。 而本實施形態中如圖23(A)所示，將積體電路裝置1〇在 D2方向之寬度设為 w時，Wl+WB + W2$'Wr<Wl+2xWB + W2成立。亦即在圖6(B)之比較例中，沿著〇2方向配置2個
區域14係鄰接配置。此外，該 口配置於資料驅動器區塊DB(或記憶 亦即資料驅動器區塊DB與輸入側I/F 比外，該情形中之其他電路區塊是 112624.doc 38· 1312187 才匕 4 曰 列如構成顯示驅動器之主要的巨集電路區塊（灰階電 壓產峰番* @ _ 屯路、電源電路、記憶體，或邏輯電路之區塊 等）。 在圖UA)、圖6(B)之比較例中，由於wg Wl+2xWB + W2因此積體電路裝置500在D2方向（短邊方向）之寬度w 變大而無法實現微小之細長晶片。因此，即使透過微細 製程縮小晶片，如圖2(A)所示在D1方向（長邊方向）之長度
LD也會縮短，使得輸出間距變得狹窄，而導致安裝之困 難化。 相對於此，在本實施形態中，由於無其他電路區塊介於 資料驅動器區塊DB與I/F區域12、14之間，因此W < W1+2XWB + W2成立。因此，能夠縮小在D2方向之積體電 路裝置之寬度W，而實現如圖2(B)所示之微小之細長晶 片。具體而言，在短邊方向即D2方向之寬度w可設為w< 2 mm，更具體而言可設為w<15mm。此外若考量晶片檢 査或黏著，較佳為W> 0.9 mm。再者在長邊方向之長度 可設為15 mm<LD<27 mm。此外晶片形狀比卯=〇；)/臀可 設為sp>io’更具體而言可設為SP>12e如此一來，因應 針腳數等之規格，能夠實現例如臂=13 mm、lD=22 mm、 SP=16.9 或 W=1.35 mm、LD=17 mm SP=12.6之細長之 積體電路裝置。藉此可使圖2(B)所示之安裝容易化。此外 由於晶片面積減少，故可望低成本化。亦即能夠兼顧安裝 之容易化及低成本化。 此外圖1(A)之比較例之配置方法’若考量影像資料的訊 112624.doc -39· 1312187 號流之流則亦為合理。此點在本實施形態中如圖23(3)所 不’形同將來自資料驅動器區塊DB之資料訊號之輸出線 DQL於DB内沿著D2方向而布線。另一方面，將資料訊號 輸出線DQL於輸出側I/F區域12(第1介面區域）内沿著 D1(D3)方向而布線。具體而言，在輸出侧I/F區域12中， 使用比焊墊下層且比區域内之局部布線（電晶體布線）上層 之全域布線，將資料訊號輸出線DQL沿著D1方向而布線。
如此一來，如圖23(A)所示，即使採用沒有其他電路區塊 介於資料驅動器區塊DB與I/F區域12、14之間之配置方 法，也能夠將來自DB之資料訊號介以焊墊正確輸出至顯 不面板。再者若如圖23(B)所示之方式進行資料訊號輸出 線DQL之布線，即可使用輸出側I/F區域12將資料訊號輸出 線DQL連接於焊墊等，而防止積體電路裝置在〇2方向之寬 度W增加。 此外圖23(A)之寬度W1、WB、W2分別為輸出側ι/ρ區域 12、電路區塊CB1〜CBN、輸人側I/F區域14之電晶體形成 區域（表體區域、作用區域）之寬度。亦即於Ι/ρ區域Η、 14，形成輸出用電晶體、輸入用電晶體、輸出入用電晶 體，及靜電保護元件之電晶體等。再者於電路區塊 CB1〜CBN，形成構成電路之電晶體。而後，以如上形成 之電晶體之井區域或擴散區域等為基準而決定貨丨' 。例如，為實 似·电崎衮置，較佳 於電路區塊CB1〜CBN之電晶體之上亦形成凸塊（作用面凸 塊）。具體而言，其核心以樹脂形成，將於樹脂之表面形 112624.doc -40· 1312187 成有金屬層之樹脂核心凸塊等形成於電晶體（作用區域） 上。而後將該凸塊（外部連接端子）介以金屬布線而連接於 配置在Ι/F區域12 ' 14之焊墊》本實施形態之Wi、WB、 W2非為該種凸塊之形成區域之寬度，而是形成於凸塊下 的電晶體形成區域之寬度。 再者電路區塊CB1〜CBN各自在D2方向之寬度，例如可 統為相同寬度。該情況下，各電路區塊之寬度只要實質 上相同即可’例如數μιη〜2〇 μηι(數十μιη)程度之差異屬於 許容範圍内。此外於電路區塊cb1〜CBn之中，若有寬度 不同的電路區塊存在時，寬度WB可以設為電路區塊 CB1〜CBN之寬度中之最大寬度。該情形之最大寬度可以 叹為例如資料驅動器區塊在D2方向之寬度。或者在記憶體 内藏之積體電路裝置之情形中，可以設為記憶體區塊在D2 方向之寬度。又於電路區塊CB1〜CBn與Ι/F區域12、14之 間’可設置例如2〇〜3〇 μιη程度的寬度之空置區域。 此外較佳於電源電路區塊ΡΒ與邏輯電路lb之間配置資 料驅動器區塊DB1〜DB4。藉此，可以在輸出側I/F區域12 排列用以驅動資料驅動器區塊DB1-DB4的資料線之多個焊 塾。此時較佳將對邏輯電路LB之輸出入用之焊墊沿著第2 邊SD2而排列在輸入侧I/F區域14中之邏輯電路LB之D4方 向側。再者，較佳將電源電路區塊PB之焊墊沿著第2邊 SD2而排列在輸入侧I/F區域14中之電源電路區塊pB之D4 方向側。於是，能夠使輸出側I/F區域12及輸入側Ι/F區域 14之布線效率提升’而縮小積體電路裝置10在D2方向之寬 112624.doc • 41 - 1312187 度。 4.3 資料驅動器區塊之寬度 本實施形態如圖24(A)所示，其中資料驅動器區塊DB包 含之資料驅動器DR，亦可包含沿著D2方向排列而配置之Q 個驅動器胞DRC1〜DRCQ。在此，驅動器胞DRC1〜DRCQ係 各自接收1個像素份之影像資料。而後進行1個像素份之影 像資料之D/A轉換，而輸出對應於1個像素份的影像資料之 資料訊號。該驅動器胞DRC1-DRCQ可各自包含資料閂鎖 電路、圖10(A)之DAC(1個像素份之DAC)，或圖10(B)(C) 之輸出部S Q。 而將驅動器胞DRC1~DRCQ在D2方向之寬度（間距）設為 WD之情形時，電路區塊CB1〜CBN在D2方向之寬度WB(最 大寬度）可如圖24(A)所示設為QxWDSWB<(Q+l)xWD。 亦即在本實施形態中，電路區塊CB1〜CBN係沿著D1方 向配置，因此，從電路區塊CB1〜CBN中之其他電路區塊 (例如邏輯電路區塊、記憶體區塊）對資料驅動器區塊DB輸 入之影像資料之訊號線係沿著D1方向布線。而驅動器胞 DRC1〜DRCQ為了連接於沿著D1方向之影像資料之訊號 線，如圖24(A)所示沿著D2方向配置，DRC1〜DRCQ各自連 接於1個像素份之影像資料之訊號線。
而電路區塊CB1-CBN之寬度WB，在記憶體非内藏之積 體電路裝置等中，可以例如資料驅動器DB在D2方向之寬 度為基準而決定。因此，要縮小資料驅動器區塊DB在D2 方向之寬度而縮小電路區塊CB1〜CBN之寬度WB，寬度WB 112624.doc -42- 1312187 較佳設為驅動器胞DRC1〜DRCq排列之寬度，即（^冒1)的 程度。若考量布線區域等所需之邊幅，則寬度㈣為 QXWW<(Q+1)XWD。如此，能夠將資料驅動器區塊 ㈣在|小限度’亦可縮小電路區塊 咖〜⑽之冑度训，故能夠提供如圖2(b)所*之細長之 積體電路裝置。
此外，將顯示面板之水平掃描方向之像素數（在由數個 積體電路裝置分攤來驅動顯示面板之資料線之情形中，各 積體電路裝置所持有之水平掃描方向之像素數）設為 HPN，將資料驅動器區塊之區塊數（區塊分割數）設為 DBN’將對驅動器胞w個水平掃描期間内輸人之影像資 料之輸入次數設為IN。又…等於後述之丨個水平掃描期間 之影像資料之讀取次數RN。該情形時，沿著附向排列 之驅動器胞DRC1〜DRCQ之個數卩可表示為Q=HpN/ (DBNxIN)。例如 HPN=240、DBN=4、IN=2 時， Q=240/(4x2)=30 個。 再者如圖24(B)所示，資料驅動器區塊DB亦可包含沿著 D1方向排列而配置之數個資料驅動器DRa、（第丨〜第瓜 資料驅動器）。以此方式將數個資料驅動器術、刪沿著 D1方向配置（堆疊），可防止因資料驅動器之規模大小而造 成積體電路震置在D2方向之寬度w變大之情形。此外資料 驅動器因應顯示面板之類型而採用各種構造。於該情況 下’、要遵循沿著D1方向配置數個資料驅動器之方法，亦 能夠有效率地布局各種構造之資料驅動器。又於圖24(B) I12624.doc -43 1312187 中乃顯示在D1方向之資料驅動器之配置數為2個之情形， 但配置數亦可以為3個以上。 圖24(C)中顯示驅動器胞DRC之構造及配置之例。接收1 個像素份之影像資料之驅動器胞DRC包含R(紅）用、G(綠） 用、B(藍）用之資料閂鎖電路DLATR、DLATG、DLATB。 各資料閂鎖電路DLATR、DLATG、DLATB當閂鎖訊號作 用時閂鎖影像資料。再者驅動器胞DRC包含圖10(A)中說 明之R用、G用、B用之DACR、DACG、DACB。此外並包 I 含圖10(B)(C)中說明之輸出部SQ。 又驅動器胞DRC之構造及配置不限於圖24(C)，亦可實 施各種之變更。例如以低溫多晶矽TFT用之顯示驅動器 等，且如圖10(C)所示將R用、G用、B用之資料訊號多工 化而傳送至顯示面板之情形中，可使用1個共用之DAC， 進行R用、G用、B用之影像資料（1個像素份之影像資料）之 D/A轉換。因此於該情形中，圖24(D)所示之驅動器胞DRC 只要含有1個圖10(A)的構造之共用DAC即可。再者於圖 _ 24(C)(D)中，R用之電路（DLATR、DACR)、G用之電路 (DLATG、DACG)及 B 用之電路（DLATB、DACB)係沿著 D2(D4)方向配置。但是如圖24(E)所示，亦可將R用、G 用、B用之電路沿著D1(D3)方向配置。 4.4 記憶體區塊之寬度 在記憶體内藏之積體電路裝置中，如圖25(A)所示，可 使資料驅動器區塊DB與記憶體區塊MB鄰接配置於D1方 向。 112624.doc -44 - 1312187 此點在圖1(A)之比較例中如圖26(A)所示，記憶體區塊 MB及資料驅動器區塊DB係配合訊號之流向，沿著短邊方 向即D2方向配置。因此在D2方向之積體電路裝置之寬度 變大，而難以實現微小之細長晶片。再者，若顯示面板之 像素數、顯示驅動器之規格，記憶胞之構成等有所變化， 且§己憶體區塊MB或資料驅動器區塊在D2方向之寬度或 在D1方向之長度有所變化時，其影響也會波及其他電路區 塊，導致設計非效率化。 相對於此，在圖25(A)中，由於將資料驅動器區塊DB及 記憶體區塊MB沿著D1方向配置，因此可縮小積體電路裝 置在D2方向之寬度W。此外在顯示面板之像素數等有所變 化之情形時，藉由分割記憶體區塊等即可對應於該變化， 故能夠使設計效率化。 再者圖26(A)之比較例由於是將字元線wl沿著長邊方向 即D1方向配置，故字元線WL之訊號延遲變大，而造成影 像=貝料之讀取速度變慢。尤其連接於記憶胞之字元線WL 是以多晶矽層形成’故此訊號延遲會是嚴重問題。該情況 下，為減低訊號延遲，如圖26(B)所示亦有設置緩衝器電 路520、522之方法。但是，若採用該方法，反而會使電路 規模增大，導致成本增加。 相對於此’在圖25(A)中，係於記憶體區塊mb内將字元 線WL沿著短邊方向即D2方向布線，將位元線bl沿著長邊 方向即D1方向配置。在者本實施形態在D2方向之積體電 路裝置之寬度W較短。因此可縮短在記憶體區塊mb内之 112624.doc -45- 1312187 字元線WL之長度，且能夠比圖26(A)之比較例大幅減少在 WL之訊號延遲。再者無需設置如圖26(B)所示之緩衝器電 路520 522，故亦可縮小電路面積。此外在圖26(a)之比 較例中，從主機對記憶體的一部分之存取區域進行存取 時，會選擇於D1方向長且寄生電容大之字元線Wl，導致 耗電量變大。相對於此，以本實施形態之方式採用於叫方 向將記憶體區塊分割之方法，於主機存取時，只會選擇對 應於存取區域之記憶體區塊之字元線WL，故可實現低耗 電量化。 而本實施形態如圖25(A)所示’其中將記憶體區塊mb包 含之周邊電路部分在D2方向之寬度設為WPC時，可成為 QxWDS WB < (Q+1)xWD + WPC。此處所謂的周邊電路部 为疋h ’配置於記憶胞陣列μα之D2或D4方向側，且配置 於已分割之記憶胞陣列之間的周邊電路（列位址解碼器、 控制電路等）或布線區域等。 在圖25(A)之配置中，較佳使驅動器胞drci〜DRCQ之寬 度QxWD及感測放大器區塊SAB之寬度一致。若該等之寬 度不一致’則將來自感測放大器區塊sab之影像資料之訊 號線連接於驅動器胞DRC1〜DRCQ時，必須變更該等之訊 號線之布線間距’因而產生多餘之布線區域。 此外記憶體區塊MB除了記憶胞陣列MA之外，並含有列 位址解碼器RD等之周邊電路部分。因此在圖25(A)中記憶 體區塊MB之寬度相對於驅動器胞Drci~DRCQ之寬度 QxWD ’會因為多出周邊電路部分之寬度wpc的部分而變 112624.doc -46- 1312187 大。 而電路區塊CB1〜CBN之寬度WB，在記憶體非内藏之積 體電路裝置等中，可以例如記憶體區塊MB在D2方向之％ 度為基準而決定。因此，要縮小記憶體區塊MB在E)2方向 之寬度而縮小電路區塊CB1〜CBN之寬度WB，寬度WB較佳 為QxWDS WB < (Q+l)xWD+WPC。如此可將記憶體區塊 MB在D2方向之寬度抑制在最小限度，而縮小寬度WB，因 此能夠提供如圖2(B)之細長之積體電路裝置。 • 圖25(B)顯示驅動器胞DRC1〜DRCQ及感測放大器區塊 SAB之配置關係。如圖25(B)所示，對接收1個像素份的影 像資料之驅動器胞DRC1，連接與其對應之1個像素份之感 測放大器（R用之感測放大器SAR10〜SAR15、G用之感測放 大器SAG10〜SAG15、B用之感測放大器SAB10〜SAB15)。 至於其他驅動器胞DRC2-DRCQ與感測放大器之連接亦 同。 而後如圖25(B)所示，電路區塊CB1~CBN在D2方向之寬 ® 度WB(最大寬度），在將記憶體區塊包含之周邊電路部分 (列位址解碼器RD)在D2方向之寬度設為WPC、將1個像素 份之影像資料之位元數設為PDB之情形時’可表示為 PxWSSWB< (P+PDB)xWS+WPC。在此，在R、G、B各自 為6位元之情形中，PDB = 18。 此外將顯示面板之水平掃描方向之像素數設為HPN ’將 1個像素份之影像資料之位元數設為PDB，將記憶體區塊 之區塊數設為MBN(=DBN)，將於1個水平掃描期間内自記 112624.doc -47· I312187 U體區塊讀取影像資料之讀取次數設為rn。該情況下’ 在感測放大器區塊SAB中沿著d2方向排列之感測放大器之 個數 P ’ 可表示為 p = (HpNxpDB)/(MBNxRN)。 又個數p係對應於有效記憶胞數之有效感測放大器數， 不包含測試記憶胞用之感測放大器等非有效之感測放大器 之個數。此外個數P係輸出丨個位元份的影像資料之感測放 大器之個數τ态§。例如，藉由第丨、第2感測放大器及連 接於其輸出之選擇器，切換輸出丨個位元份之影像資料之 情形時，該等第1、第2感測放大器及選擇器合起來者，相 當於輸出1個位元份的影像資料之感測放大器。 圖27(A)(B)中表示記憶體區塊mb之詳細之布局配置 例。圖27(A)係後述之橫型胞之情形之配置例。MpU/LCD 列位址解碼器RD係進行主機存取時之字元線選擇控制， 以及對資料驅動器區塊（LCD)輸出時之字元線選擇控制。 感測放大器區塊SAB係於對資料驅動器區塊輸出時，進行 讀取自記憶胞陣列MA之影像資料之訊號放大，並將影像 資料輸出至資料驅動器區塊。MPU寫入/讀取電路臀汉係於 主機存取時’將影像資料寫入記憶胞陣列MA中作為存取 對象之s己憶胞（存取區域），或者進行影像資料之讀取抑 制。該MPU寫入/讀取電路WR可包含用以讀取影像資料之 感測放大器。MPU行位址解碼器CD係於主機存取時，進 行對應於作為存取對象的記憶胞之位元線之選擇控制。# 制電路CC進行記憶體區塊MB内之各電路區塊之控制。 圖27(B)係後述之縱型胞之情形之配置例。在圖27(b) 112624.doc -48- 1312187 中，記憶胞陣列包含第1記憶胞陣列MA1及第2記憶胞陣列 MA2。而後於記憶胞陣列MA1與MA2之間設置MPU/LCD列 位址解碼器RD。再者MPU/LCD列位址解碼器RD係於來自 主機側之存取時，進行記憶胞陣列MAI、MA2中任一方的 字元線之選擇。此外在對資料驅動器區塊輸出影像資料 時，進行記憶胞陣列MAI、MA2雙方之字元線之選擇。如 此一來，在主機存取時，能夠單獨選擇作為存取對象之記 憶胞陣列之字元線，故相較於一直選擇雙方記憶胞陣列之 字元線之方法，能夠減低字元線之訊號延遲及耗電量。 而在圖27(A)之情形中設於記憶胞陣列MA之D2(或D4)方 向側、在圖27(B)之情形中設於記憶胞陣列MA1與MA2之 間的MPU/LCD列位址解碼器RD、控制電路CC及其布線區 域，皆屬於周邊電路部分，其寬度為WPC。 又本實施形態中針對驅動器胞及感測放大器之配置，係 以每個像素之配置為前提進行說明，但亦可實施每個子像 素之配置之變更。此外子像素不限定於R、G、B之3個子 像素構造，亦可採用RGB + 1(例如白）之4個子像素構造。 4.5 WB與Wl、W2之關係 本實施形態如圖28所示，可將輸出側I/F區域12在D2方 向之寬度W1設為0.13 mm S W1 $ 0.4 mm。再者電路區塊 CB1〜CBN之寬度WB可設為0.65 mmSWBS1.2 mm。此外 輸入側I/F區域14之寬度W2可設為0.1 mmS W2S0.2 mm。 例如在輸出側I/F區域12配置於D2方向之區段數為1區段 或數區段之焊墊。而後如圖6(A)所示，在焊墊之下配置輸 112624.doc -49- 1312187 出用電晶體及靜電保護元件用電晶體等，藉此使輸出側I/F 區域12之寬度W1限制為最小。因此’若考量焊墊寬度（例 如0.1 mm)或焊墊間距，即〇 13 mm$Wi$〇 4 mm。 另一方面，在輸入側I/F區域丨4，配置於D2方向之區段 數為1區段之焊墊。而後如圖6(A)所示，在焊墊之下配置 輸入用電晶體及靜電保護元件用電晶體等，藉此使輸入側 I/F區域14之寬度W2限制為最小。因此，若考量焊墊寬度 或焊塾間距’即0.1 mm$W2$0.2 mm。又於輸出侧I/F區 域12中，之所以將在D2方向之焊墊之區段數設為數區段， 是因為所應配置在焊墊下之電晶體數（或大小）相較於輸入 側I/F區域14，以輸出側i/F區域12者為多。 再者’電路區塊CB1〜CBN之寬度WB如圖24(A)及圖 25(A)所做之說明，係以資料驅動器區塊DB或記憶體區塊 MB在D2方向之寬度為基準而決定。此外，為實現細長之 積體電路裝置，必須在電路區塊CB1〜CBN上，藉由全域 布線而形成來自邏輯電路區塊之邏輯訊號、來自灰階電壓 產生電路區塊之灰階電壓訊號及電源布線。而該等之布線 寬度合§十為例如〇_ 8〜〇· 9 mm左右。因此，若考量該等，則 電路區塊CB1〜CBN之寬度WB為0.65 mm。 而即使 Wl=〇.4 mm、W2=0.2 mm，因為 0.65 mmg WBS1.2 mm ’ 故 WB> W1+W2成立。再者，當 wi ' WB、 W2為最小値之情形時，wi=〇.i3 mm、WB = 0.65 mm、 W2=(M mm，則積體電路裝置之寬度為w=〇88 mm左右。 因此 ’ W=0.88 mm< 2xWB = 1.3 mm成立。再者，當 W1、 112624.doc ·50· 1312187 WB、W2為最大値之情形時，Wl = 0_4 mm、WB = 1.2 mm、 W2 = 0.2 mm，則積體電路裝置之寬度為W=1.8 mm左右。 因此，W=1.8 mm< 2xWB=2.4 mm成立，亦即 W< 2xWB成 立。如上所述只要W< 2xWB成立，即可實現如圖2(B)所 示之細長之積體電路裝置。 以本實施形態之方式在焊墊之下層配置升壓用電晶體及 靜電保護元件中至少1方，能夠使積體電路裝置10之W1之 寬度大幅縮小。因此容易使W < 2xWB成立。於是便能夠 提供更加微小之積體電路裝置。 5·記憶體區塊、資料驅動器區塊之詳情 5.1 區塊分割 如圖29(A)所示，顯示面板係在垂直掃描方向（資料線方 向）之像素數為VPN=320，在水平掃描方向（掃描線方向）之 像素數為HPN=240之QVGA面板。再者，1個像素份之影像 (顯示）資料之位元數PDB，設R、G、B各為6位元，而 PDB = 18位元。該情況下，顯示面板之1個訊框份之顯示所 需之影像資料之位元數為VPNxHPNxPDB = 32〇x24〇xl8位 元，因此，積體電路裝置之記憶體至少記憶320x240x1 8位 元份之影像資料。此外，資料驅動器在每1個水平掃描期 間（每次掃描1條掃描線之期間），對顯示面板輸出HPN=240 條份之資料訊號（對應於24〇x 1 8位元份之影像資料之資料 訊號）。 而在圖29(B)中，資料驅動器分割成DBN=4個資料驅動 器區塊DB1〜DB4。再者，記憶體亦分割成MBN=DBN=4個 112624.doc -51 · 1312187 記憶體區塊MB1〜MB4。因此，各資料驅動器區塊DB1〜 DB4在每1個水平掃描期間對顯示面板輸出HPN/DBN= 240/4 = 60條份之資料訊號。此外，各記憶體區塊MB 1〜 MB4記憶（VPNxHPNxPDB)/MBN=(32〇x24〇xl8)/4位元份之 影像資料。又於圖29(B)中，記憶體區塊MB 1與MB2共用 行位址解碼器CD 12，記憶體區塊MB3與MB4共用行位址解 碼器CD34。 5.2 在1個水平掃描期間内進行數次讀取 • 在圖29(B)中，各資料驅動器區塊DB1-DB4於1個水平掃 描期間内輸出60條份之資料訊號。因此必須從對應於 DB1〜DB4之記憶體區塊MB1-MB4，在每1個水平掃描期間 内讀取對應於240條份的資料訊號之影像資料。 但是，若每1個水平掃描期間讀取之影像資料之位元數 增加，便需要增加排列在D2方向之記憶胞（感測放大器）之 個數，於是積體電路裝置在D2方向之寬度W變大，而妨礙 晶片之微小化。此外字元線WL變長，亦導致WL之訊號延 ^遲之問題。 對此，在本實施形態中，採用從各記憶體區塊MB 1〜 MB4對各資料驅動器區塊DB1〜DB4，在1個水平掃描期間 内數次（RN次）讀取記憶於各記憶體區塊MB 1〜MB4之影像 資料之方法。 例如圖3 0中之A1、A2所示，在1個水平掃描期間内，僅 RN=2次記憶體存取訊號MACS(字元選擇訊號）成為作用狀 態（高位準）。藉此，在1個水平掃描期間内從各記憶體區塊 I12624.doc -52- 1312187 =各資料驅動器區塊讀取影像資料⑽髮。如此，設於 貝料驅動器區塊内之圖31之資料驅動器術、麵包含之 資料閃鎖電路’會根據…所示之閃鎖訊號_、 LATb，_讀取之影像資料。而後，DRa、腦包含之 祖轉換電路㈣鎖之影像資料進行D/A轉換，而DRa、 DRb包含之輸出電路將藉由d/a轉換而得之資料訊號 DATAa、DATAb輸出至 as、Δ6ώί· _
5 Α6所不之資料訊號輸出線。 -後’如如Α7戶“ ’輸入顯示面板的各像素之Μ之閉極 之掃描訊號SCSEL成為作用狀態’將資料訊號輸入並保持 於顯示面板之各像素。 、此外在圖30中於第i水平掃描期間讀取2次影像資料， 並於相同之第1水平掃描期間，將資料訊號DATAa、 DATAb輸出至資料訊號輸㈣。但是，亦可在第i水平掃 描期間讀取2次影像資料並予以閂鎖，並在其次之第2水平 掃描期間，將對應於閃鎖之影像資料之資料訊號DATAa、 DATAb輸出至資料訊號輪出線。此外，圖3〇中顯示讀取次 數為RN=2之情形，但亦可為RN $ 3。 根據圖3〇之方法，如圖31所示，從各記憶體區塊讀取3〇 條份對應於資料訊號之影像資料，再由各資料驅動嚣 DRa、DRb輸出3G條份之f料訊號。藉此，從各f料驅動 器區塊輸出60條份之資料訊號。如上所述在圖3〇中，自各 記憶體區塊於1次讀取中只要讀取3〇條份之對應於資料訊 號之影像資料即可。因此，相較於在丨個水平掃描期間内 僅讀取1次之方法，可減少圖31中在D2方向之記憶胞及感 112624.doc •53- 1312187 4放大器之個數。於是便可縮小積體電路裝置在D2方向之 寬度，實現如圖2(Β)所示之超微小之細長晶片。尤其^ 麻平掃描期間之長度在QVGA之情形料52啊左右， 另方面，記憶體之讀取例如為4〇 _左右，遠比^ 為紐。因此，即使在丨個水平掃描期間内之讀取從1次 增加為數次，也不致於對顯示特性造成太大的影響。 再者，圖29⑷係QVGA(32〇x24〇)之顯示面板，不過若 將1個水平掃描期間内之讀取次數設為例如勝4時，亦可 =應VGA(64㈣8〇)之顯示面板，故能夠增加設計之自由 ::卜㈣水平掃描期間内之數次讀取，可藉由列位址 元線選擇電路)於1個水平掃描期間内選擇各記憶 =塊内不同之數條字元線之方法而實現，亦可藉由列位 解碼器（字元線選擇電路⑽個水平掃描期間内數次選擇 5己憶體區塊内相同字元線之第2方法而實現，或者 藉由組合第1及第2方法兩者而實現。 〆亦了 5,3資料驅動器及驅動器胞之配置 圖31中顯示資料驅動器及資料驅動器包含之驅動器胞之 Μ例。如圖31所示，資料驅動器區塊包含沿著二： 列配置之數個資料驅動器DRa、DRb。 — 器DRa、DRb包含數個之 ’各資料驅動 獄1〜DRC30。 （廣義而…個)之驅動器胞 資料驅動器DRa選擇記憶體區塊之字元線和a，如圖Μ 之1所不，從記憶體區塊讀取第1次之影像資料時，根據 112624.doc • 54 - 1312187 A3所示之閂鎖訊號LATa，閂鎖讀取之影像資料。而後， 將閂鎖之影像資料進行D/A轉換，而將對應於第1次讀取的 影像資料之資料訊號DATAa以A5所示之方式輸出至資料訊 號輸出線。 另一方面，資料驅動器DRb選擇記憶體區塊之字元線 WL lb，如圖30之A2所示，從記憶體區塊讀取第2次之影像 資料時，根據A4所示之閂鎖訊號LATb，閂鎖讀取之影像 資料。而後，將閂鎖之影像資料進行D/A轉換，而將對應 於第2次讀取的影像資料之資料訊號DATAb以A6所示之方 式輸出至資料訊號輸出線。 如此，各資料驅動器DRa、DRb藉由輸出30個對應於像 素之30條份之資料訊號，而輸出合計共60個對應於像素之 60條份之資料訊號。 又如前述，沿著D2排列之驅動器胞DRC1〜DRC30之個數 Q，可表示為Q=HPN/(DBNxIN)。在圖31之情形中，由於 HPN=240、DBN=4、IN=2，因此 Q=240/(4><2)=30 個。再者 如前述，於感測放大器區塊SAB中沿著D2方向排列之感測 放大器之個數P，可表示為P = (HPNxPDB)/(MBNxRN)。在 圖 31 之情形中，由於 HPN=240、PDB = 18、MBN=4、 RN=2，因此 P=(24〇xl8)/(4x2)=540 個。 5.4 記憶胞
圖32(A)顯示記憶體區塊包含之記憶胞（SRAM)之構造 例。該記憶胞包含傳送電晶體TRA1、TRA2、負荷電晶體 TRA3、TRA4，及驅動電晶體TRA5、TRA6。當字元線WL 112624.doc -55- 1312187 作用時’傳送電晶體TRAl、TRA2成為開路，可對節點 ΝΑΙ、NA2寫入影像資料，並從節點ΝΑΙ、NA2讀取影像 資料。再者’寫入之影像資料會藉由以電晶體TRA3〜 TRA6而構成之正反電路而保持於節點ΝΑ 1、ΝΑ2。又本實 施形態之記憶胞不限定於圖32(Α)之構造，可實施例如使 用電阻元件作為負荷電晶體TRA3、TRA4，或追加其他電 晶體等之變更。 圖32(B)(C)中顯示記憶胞之布局例。圖32(B)係橫型胞之 布局例，圖32(C)係縱型胞之布局例。在此，橫型胞如圖 32(B)所示，其係於各記憶胞内之字元線WL比位元線BL、 XBL為長之胞。另一方面，縱型胞如圖32(C)所示，其係 於各記憶胞内之位元線BL、XBL比字元線WL為長之胞。 又圖32(C)之WL係以多晶矽層而形成，且連接於傳送電晶 體TRAl、TRA2之局部字元線，但亦可進一步設置用以防 止WL之訊號延遲及使電位穩定化之金屬層之字元線。 圖33顯示使用圖32(B)所示之橫型胞作為記憶胞的情形 之記憶體區塊及驅動器胞之配置例。又圖33顯示驅動器胞 及記憶體區塊之中對應於1個像素的部分之詳情。 如圖33所示，接收1個像素份的影像資料之驅動器胞 DRC包含R用、G用、B用之資料閂鎖電路DLATR、 DLATG、DLATB 〇 各資料閂鎖電路 DLATR、DLATG、 DLATB於閂鎖訊號LAT(LATa、LATb)作用時閂鎖影像資 料。再者驅動器胞DRC包含圖10(A)中說明之R用、G用、 B用之DACR、DACG、DACB。此外並包含圖10(B)(C)中 112624.doc -56- 1312187 說明之輸出部SQ。 感測放大器區塊SAB之中對應於1個像素之部分包含R用 之感測放大器SARO〜SAR5、G用之感測放大器SAGO〜 SAG5，及B用之感測放大器SAB0-SAB5。而感測放大器 S ARO在D1方向側沿著D1方向排列之記憶胞MC之位元線 BL、XBL連接於SARO。此外，感測放大器SAR1在D1方向 侧沿著D1方向排列之記憶胞MC之位元線BL、XBL連接於 SAR1。其他感測放大器與記憶胞之關係亦同。 ί 選擇字元線WLla時，會從在WLla連接轉送電晶體之閘 極之記憶胞MC對位元線BL、XBL讀取影像資料，使感測 放大器 SAR0-SAR5、SAGO〜SAG5、SAB0-SAB5 進行訊號 之增寬度動作。而後，DLATR閂鎖來自SAR0〜SAR5之6位 元之R用之影像資料DOR〜D5R，DACR進行閂鎖的影像資 料之D/A轉換，輸出部SQ輸出資料訊號DATAR。再者， DLATG閂鎖來自SAGO〜SAG5之6位元之G用之影像資料 DOG〜D5G，DACG進行閂鎖的影像資料之D/A轉換，輸出 B 部SQ輸出資料訊號DATAG。此外，DLATB閂鎖來自 SABO〜SAB5之6位元之B用之影像資料D0B-D5B，DACB進 行閂鎖的影像資料之D/A轉換，輸出部SQ輸出資料訊號 DATAB。 而在圖33之構造之情形中，在圖30所示之1個水平掃描 期間内之影像資料之數次讀取，可如以下之方式實現。亦 即，在第1水平掃描期間（第1掃描線之選擇期間），首先選 擇字元線WL la並進行影像資料之第1次讀取，而如圖30之 112624.doc -57- 1312187 A5所不，輸出第1次之資料訊號DATAa。其次，在相同之 第1之水平掃描期間，選擇字元線WLlb並進行影像資料之 第2人瀆取，而如圖30之A6所示，輸出第2次之資料訊號 DATAb。再去，矢朴[ . 丹嘗，在其次之第2水平掃描期間（第2掃描線之 選擇期間）’首先選擇字元線WL2a並進行影像資料之第i -人讀取’而輸出第丨次之資料訊號DATAa。其次，在相同 之第2水平掃描期間，選擇字元線WL2b並進行影像資料之 第2次讀取，而輸出第2次之資料訊號DATAb。如上方式使 用橫型胞之情形時，在記憶體區塊内於1個水平掃描期間 選擇不同之數條字元線（WLla、WLlb)，即可實現於1個水 平掃描期間内之數次讀取。 圖34中顯示使用圖32(c)所示之橫型胞作為記憶胞的情 形之記憶體區塊及驅動器胞之配置例。縱型胞可使在D2方 向之寬度比橫型胞為短，因此可使在D2方向之記憶胞之個 數比橫型胞多出2倍。而縱型胞係使用行選擇訊號c〇La、 COLb來切換連接於各感測放大器之記憶胞之行。 例如於圖34中’當行選擇訊號c〇La作用時，會選擇感 測放大器SAR0〜SAR5在D1方向侧之記憶胞MC中之行Ca側 之記憶胞MC ’而連接於感測放大器SAR0-SAR5。而後， 放大記憶於該等被選擇的記憶胞MC中之影像資料之訊 號，並輸出作為D0R〜D5R。例如於圖34中，當行選擇訊號 COLb作用時，會選擇感測放大器SAR0〜SAR5在D1方向側 之記憶胞MC中之行Cb側之記憶胞MC，而連接於感測放大 器SAR0〜SAR5。而後，放大記憶於該等被選擇的記憶胞 112624.doc -58- 1312187 MC中之影像資料之訊號，並輸出作為d〇R〜D5R。連接於 其他感測放大器的記憶胞之影像資料之讀取亦同。 而在圖34之構造之情形中，在圖30所示之1個水平掃描 期間内之影像資料之數次讀取，可如以下之方式實現。亦 即’在第1水平掃描期間，首先選擇字元線WL丨，使行選 擇訊號COLa成為作用狀態，並進行影像資料之第1次讀 取，而如圖30之A5所示，輸出第i次之資料訊號DATAa。 其次，在相同之第1水平掃描期間，首先選擇字元線 WL1，使行選擇訊號c〇Lb成為作用狀態，進行影像資料 之第2次讀取，而如圖3〇之八6所示，輸出約次之資料訊號 DATAb。再者’在其次之第2水平掃描期間，選擇字元線 WL2 ’使行選擇訊號CQLa成為作用狀態，進行影像資料 之第1次讀取，而輪出第】次之資料訊號DATAa。直次 ，選擇字^WL2,使行選擇訊 ==用狀態’進行影像資料之第2次讀取 。如上方式使用縱型胞之情形 綠 隐體Q塊内於1個水平掃描期間選擇相同之字元 線，即可實現於!個水平掃描期間内之 6.電子機器 圖35(A)(B)中顯示包含本實施形態之 電子機恥光電裝置)之例。又電子：體電路裝置1。之 3 5⑷⑻所示者 千機器亦可包含圖 算" 構要素（例如相機、操作邱切爲 此外，本實施形態之電子機器 二作：或電源 亦可為數位相機、PDA、限-於仃動電話， 電子°己事薄、電子辭典、投影 112624.doc -59· 1312187 機、後方投影電視或M， 兄$攜帶式資訊終端裝置等。 圖35(A)(B)中之主嫵壯祖 心王栈裝置410例如為MPU(Micro Processor
Unit :微處理器單开、 早几）、基頻引擎（基頻處理器）等。該主機 裝置410係進行顯+ 顯不驅動器即積體電路裝置1〇之控制。或 者亦可進仃應用程式引擎或基頻引擎之處理，或進行壓 縮、伸長、調整大小等圖形引擎之處理。此外，圖35⑻ 之衫像處理控制器（顯示控制器）42G係取代主機裝置410， 進行壓縮、伸長、調整大小等之圖形引擎之處理。 顯不面板400含有數條資料線（源極線）、數條掃描線（閘 極線）’及藉由資料線及掃描線而指定之數個像素。而藉 由改變各像素區域中之光電元件（狹義而言為液晶元件）之 光學特性，藉此實現顯示動作。該顯示面板4〇〇可藉由 TFT、TFD等使用開關元件之主動矩陣式之面板而構成。 又顯示面板400可以採用主動矩陣式以外之面板，亦可採 用液晶面板以外之面板。 • 在圖35(A)之情形中’積體電路裝置1〇可使用記憶體内 藏者。亦即在該情形中，積體電路裝置丨〇係將來自主機裝 置410之影像資料暫時寫入内藏記憶體，再從内藏記憶體 讀取寫入之影像資料’以驅動顯示面板。另一方面，在圖 3 5(B)之情形中，集積回路装置1〇可使用記憶體非内藏 者。亦即在該情形中，來自主機裝置410之影像資料係寫 入影像處理控制器420之内藏記憶體。而後積體電路裝置 1 0在影像處理控制器420之控制下驅動顯示面板400。 此外，以上針對本實施形態進行詳細說明，但熟悉本技 112624.doc •60· 1312187 藝之業者應能輕易理解，每 項及效果之範圍内，得進二不脫離本發明之新型事 形例係全部包含於本發二變更。因此’如此之變 二至少一次與更廣義或同義之不同用語⑷介面區域? I/F…、！ (輸出侧i/f區域、輸入側 ㈣域等），無論出現在說明書或圖式之任何地方，皆可 :換成其不同之用豸。此外，積體電路裝置或電子機器之
構造、配置及動作亦不限定於本實施形態中說明者，得進 行各種變更而實施之。 【圖式簡單說明】 圖i(a)(b)(c)係本實施形態之比較例之說明圖。 圖2(A)⑻係針對積體電路裝置之安裝之說明圖。 圖3係本實施形態之積體電路裝置之構造例。 圖4係各種型式之顯示驅動器及其内藏之電路區塊之 例0 圖5(A)(B)係本實施形態之積體電路裝置之平面布局 例。 圖6(A)(B)係積體電路裝置之剖面圖之例。 圖7係積體電路裝置之電路構造例。 圖8(A)(B)(C)係資料驅動器及掃描驅動器之構造例。 圖9(A)(B)係電源電路及灰階電壓產生電路之構造例。 圖10(A)(B)(C)係D/A轉換電路及輸出電路之構造例。 圖11(A)(B)係圖9(A)之升壓電路之構造例之區塊圖，顯 示各種電源電壓之電位關係之一例之圖。 112624.doc •61 - 1312187 圖12(A)(B)係1次升壓電路之說明圖。 圖13係包含配置於本實施形態之焊墊下的電晶體之電路 之說明圖。 圖14(A)(B)係配置於焊墊下之電晶體之說明圖。 圖15(A)係靜電保護元件之說明圖。圖15(”係省略靜電 保護元件之情形之構造例。 圖16係靜電保護元件之布局平面圖之一例。 圖1 7係圖16之剖面構造之一例。 圖18係形成於焊墊的下層之電晶體之剖面構造之—例。 圖19係靜電保護元件之布局平面圖之其他例。 圖2 0係圖19之剖面構造之一例。 圖21係形成於焊墊的下層之電晶體之剖面構造之一例。 圖22(A)(B)係本實施形態之說明圖。 圖23(A)(B)係針對積體電路裝置之寬度之說明圖。 圖24(A)〜(E)係針對資料驅動器區塊之寬度之說明圖。 圖25(A)(B)係針對記憶體區塊之寬度之說明圖。 圖26(A)(B)係比較例之說明圖。 圖27(A)(B)係記憶體區塊之構造例。 圖28係針對W1、W2及WB之關係之說明圖。 圖29(A)(B)係記憶體區塊及資料驅動器區塊之配置之說 明圖。 圖3 0係於1水平掃描期間内數次讀取影像資料之方法之 說明圖。 圖31係資料驅動器及驅動器胞之配置例。 112624.doc •62- 1312187 圖32(A)(B)(C)係記憶胞之構造例。 圖33係橫型胞之情形之記憶體區塊及驅動器胞之配置 例。 圖34係縱型胞之情形之記憶體區塊及驅動器胞之配置 例。 圖35(A)(B)係電子機器之構造例。 【主要元件符號說明】
CB1〜CBN 第1〜第N電路區塊 ESDI 靜電保護元件 GCDTr、PTrl、NTrl 電晶體 ND 連接節點 PD 焊墊 PHI、PH2 升壓時脈 10 積體電路裝置 12 輸出側I/F區域 14 輸入側I/F區域 20 記憶體 22 記憶胞陣列 24 列位址解碼器 26 行位址解碼器 28 寫入/讀取電路 40 邏輯電路 42 控制電路 44 顯示時序控制電路 112624.doc -63· 1312187 46 48 50 52 主機介面電路 RGB介面電路 資料驅動器 資料閂鎖電路 54 D/A轉換電路 56 輸出電路 70 72
74 76 78 掃描驅動器 移位暫存器 掃描位址產生電路 位址解碼器 位準移位器 輸出電路 90 電源電路 92 升壓電路 94 調整器電路
96 98 110 VCOM產生電路 控制電路 灰階電壓產生電路 112 選擇用電壓產生電路 114 灰階電壓選擇電路 116 調整暫存器 112624.doc -64-

Claims (1)

1312187 十、申請專利範圍： u 一種積體電路裝置，其特徵在於包含： 第1及第2電晶體，該等係推挽連接於第1及第2電源線 之間’藉由充電泵動作輸出前述第1及第2電源線中任一 方之電壓至其連接節點； 靜電保護元件，其係連接於前述第丨電源線與前述連 接節點之間；及 焊墊，其係與前述連接節點電性連接，並且與於其中 端細加給疋電壓之飛馳電容（fiying capacit〇r)之另一端 電性連接；且 以與前述靜電保護元件、第丨及第2電晶體中至少一者 之一部分或全部重疊之方式，將前述焊墊配置於該靜電 保護元件、第1及第2電晶體中至少一者之上層。 2· —種積體電路裝置，其特徵在於包含： 第1及第2電晶體，該等係推挽連接於第丨及第2電源線 之間，藉由充電泵動作輸出前述第丨及第2電源線中任一 方之電壓至其連接節點；及 焊墊’其係與前述連接節點電性連接，並且與於其中 一端施加給定電壓之飛馳電容之另一端電性連接；且 以與刚述第1及苐2電晶體中至少一方之一部分或全部 重疊之方式’將釗述焊墊配置於該第1及第2電晶體中至 少一方之上層。 3·如請求項2之積體電路裝置，其中 前述第1電晶體兼作為靜電保護元件。 112624.doc Ϊ312187 如π求項1至3中任一項之積體電路製置，其中 將自則述積體電路裝置之短邊之第1邊朝向相對之第3 邊之方向設為第1方向，將自積體電路裝置之長邊之第2 邊朝向相對之第4邊之方向設為第2方向之情形時，包 含： /口著别述第1方向而配置之第j〜第㈣路區塊_ 2以 上之整數）； φ 在引述第1〜第N電路區塊之前述第2方向侧，沿著前述 第4邊而設之第1介面區域；及 在與前述第1〜第N電路區塊之前述第2方向相反之第4 方向側，沿著前述第2邊而設之第2介面區域；且 、將前述第2電源線之電壓或者根據該電壓而產生之電 壓，供給作為前述第1〜第N電路區塊中至少一者之電源 電壓。 ^ 5.如請求項4之積體電路裝置，其中 • 在前述第2介面區域，配置有前述焊墊、前述第丨及第 2電晶體。 6_如睛求項5之積體電路裝置，其中 前述第丨〜㈣電路區塊中之—者制輯行前述第W 第2電晶體之閘極控制之電源電路區塊；且 在則述電源電路區塊之前述第4方向側，配置有前述 谭塾、前述第1及第2電晶體。 7_如請求項4之積體電路裝置，其中 前述第1〜第Ν電路區塊包含： 112624.doc 1312187 用以驅動資料線之至少一者之資料驅動器區塊，及前 述資料驅動器區塊以外之電路區塊；且 將泊述第1介面區域、前述第丨〜第N電路區塊及前述第 2介面區域在剎述第2方向之寬度分別設為 之情形時，積體電路裝置在前述第2方向之寬度…係 W1+WB+W2$W< W1+2XWB + W2。 8. 如請求項7之積體電路裝置，其中 積體電路裝置在前述第2方向之寬度W係W< 2><WB。 9. 如請求項7之積體電路裝置，其中 刖述第1介面區域係不介以其他電路區塊而配置於前 述資料驅動器區塊之前述第2方向側； 刖述第2介面區域係不介以其他電路區塊而配置於前 述資料驅動器區塊之前述第4方向側。 10. 如請求項7之積體電路裝置，其中 月1J述資料驅動器區塊包含之資料驅動器包含： Q個驅動器胞，其係各自輸出對應於丨像素份的影像資 料之資料訊號，且沿著前述第2方向排列；且 將則述驅動器胞在前述第2方向之寬度設為WD之情形 時’别述第1〜第N電路區塊在前述第2方向之寬度WB係 Qx WD s WB < (Q + 1)X WD。 如請求項10之積體電路裝置，其中 將顯示面板之水平掃描方向之像素數設為HPN，將資 料驅動器區塊之區塊數設為DBN，將於1個水平掃描期 ΒΒ 對則述驅動器胞輸入影像資料之輸入次數設為IN之 112624.doc 1312187 情形時， 沿著前述第2方向排列之於、+> J之則达驅動器胞之個數Q係 Q=HPN/(DBNxIN)。 12. 如請求項7之積體電路裝置，其中 前述第1〜第N電路區塊包含： 記憶影像資料之至少1個記憶體區塊。 13. 如請求項12之積體電路裝置，其中 前述資料驅動器區塊包含之咨 s <貧枓驅動器包含： Q個驅動器胞’其係各自輸出對應於^個像素份的影像 資料之資料訊號’且沿著前述第2方向排列；且 將前述驅動器胞在前述第2方向之寬度設為™、將前 述記憶體區塊包含之周邊電路部分在前述第2方向之寬 度 3又為 WPC之情形時，qxWd^ WB < (Q+i)xWD+wpc。 14. 如請求項13之積體電路裝置，其中 將顯示面板之水平掃描方向之像素數設為HpN、將資 料驅動器區塊之區塊數設為DBN、將於丨個水平掃描期 間内對前述驅動器胞輸入影像資料之輸入次數設為出之 情形時， 沿著前述第2方向排列之前述驅動器胞之個數q係 Q=HPN/(DBNxIN)。 15_如請求項11之積體電路裝置，其中 前述記憶體區塊及前述資料驅動器區塊係沿著前述第 1方向而鄰接配置。 16.如請求項11之積體電路裝置，其中 112624.doc 1312187 自前述記憶體區塊對鄰接之資料驅動器區塊，於1個 水平掃描期間内數次讀取記憶於前述記憶體區塊之影像 資料。 17. —種電子機器，其特徵在於包含： 如請求項1至16中任一項之積體電路裝置；及 藉由前述積體電路裝置驅動之顯示面板。
112624.doc
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