JP2009168970A - 電源回路及び表示装置 - Google Patents

Abstract

【課題】高効率化、小型化及び高速化を実現した電源回路及び高速応答性を図った表示装置を提供する。
【解決手段】第１ないし第３ＣＰＧ（チャージポンプ回路）を有する。第１ＣＰＧは、第１ＭＯＳ回路により第１容量を第１電圧に充電し、第２ＭＯＳ回路により第１容量の充電電圧に第１電圧を加えた第２電圧を出力する動作を繰り返し行う。第２ＣＰＧは、第３ＭＯＳ回路により第２容量を第１電圧に充電し、第４ＭＯＳ回路により第２容量から第１電圧とは異なる極性の第３電圧を出力する動作を繰り返し行う。第３ＣＰＧは、第５ＭＯＳ回路により第３、第４容量を上記第２電圧に充電し、第６ＭＯＳ回路により上記第１電圧に上記第３、第４容量の充電電圧を加えた第４電圧を出力する第６動作とを繰り返し行う。上記第１ないし第６ＭＯＳ回路は、それぞれに対応した第１耐圧と上記第１耐圧よりも高い第２耐圧を有する。
【選択図】図１

Description

本発明は、電源回路及び表示装置に関し、例えば液晶表示パネルを用いた表示装置に好適な電源回路に適用して有効な技術に関する。

ＥＬディスプレイパネルなどのように高い駆動電圧を必要とする表示装置に向けた昇圧回路の例として、特開２０００−０４７６２４号公報がある。この昇圧回路は、複数のダイオード、コンデンサ及び半導体スイッチング素子によりチャージポンプ回路を構成する第１昇圧回路で電池電圧の４倍にした昇圧電圧を形成し、この昇圧電圧を複数のダイオード、コンデンサ及び半導体スイッチング素子によりチャージポンプ回路を構成する第２昇圧回路で更に３倍に昇圧して約１２倍に昇圧した電圧を形成するというものである。
特開２０００−０４７６２４号公報

上記昇圧回路は、ダイオードの順方向電圧分だけ電圧損失が生じるので効率が悪いという問題がある。そこで、本願発明者等においては、本願発明に先立って図１６に示したような電源回路を考えた。図１６の電源回路では、第１チャージポンプ回路ＣＰＧ１と第２チャージポンプ回路ＣＰＧ２を有する。

上記第１チャージポンプ回路ＣＰＧ１は、第１タイミングでオン状態となるスイッチＳＷ５０を介して容量Ｃ１の第１電極に接地電位を供給し、スイッチＳＷ５２を介して上記容量Ｃ１の第２電極に電圧Ｖ１を供給する第１動作と、上記第１タイミングと異なる第２タイミングでオン状態となるスイッチＳＷ５１を介して上記第１容量の上記第１電極に上記第１電圧を供給し、スイッチＳＷ５３を介して上記第１容量の上記第２電極から電圧Ｖ１の２倍の昇圧電圧Ｖ２を出力する第２動作とを交互に繰り返し行う。

上記第２チャージポンプ回路ＣＰＧ２は、第３タイミングでオン状態となるスイッチＳＷ６１を介して容量Ｃ３の第１電極に接地電位を供給し、スイッチＳＷ６２を介して上記容量Ｃ３の第２電極に上記昇圧電圧Ｖ２を供給し、スイッチＳＷ６５を介して容量Ｃ４の第１電極に接地電位を供給し、スイッチＳＷ６６を介して上記容量Ｃ４の第２電極に上記昇圧電圧Ｖ２を供給し、スイッチＳＷ６８を介して容量Ｃ５の第１電極に接地電位を供給し、スイッチＳＷ６９を介して上記容量Ｃ５の第２電極に上記昇圧電圧Ｖ２を供給する第３動作と、上記第３タイミングと異なる第４タイミングでオン状態となるスイッチＳＷ６０を介して上記容量Ｃ３の上記第１電極に上記電圧Ｖ１を供給し、スイッチＳＷ６３を介して上記容量Ｃ３の上記第２電極と上記容量Ｃ４の上記第１電極とを接続し、スイッチＳＷ６７を介して上記容量Ｃ４の上記第２電極と上記容量Ｃ５の上記第１電極とを接続し、スイッチＳＷ７０を介して上記容量Ｃ５の上記第２電極から上記電圧Ｖ１の７倍の昇圧電圧Ｖ４を出力する第４動作とを交互に繰り返し行う。

図１７の動作説明図に示したように、上記第１動作に対応した充電時に第１チャージポンプ回路ＣＰＧ１は、容量Ｃ１に電圧Ｖ１を充電させ、上記第３動作に対応した充電時に第２チャージポンプ回路ＣＰＧ２は、容量Ｃ３ないしＣ５にそれぞれＶ１ｘ２（２倍昇圧）を充電させる。上記第２動作に対応した出力時に第１チャージポンプ回路ＣＰＧ１は、容量Ｃ１の充電電圧に電圧Ｖ１を加えた昇圧電圧Ｖ２を形成し、上記第４動作に対応した出力時に第２チャージポンプ回路ＣＰＧ２は、容量Ｃ３〜Ｃ５を直列接続して（Ｖ１ｘ２＋Ｖ１ｘ２＋Ｖ１ｘ２）に電圧Ｖ１を加えた昇圧電圧Ｖ４（Ｖ１ｘ７）を形成するものである。図１６において、第２チャージポンプ回路ＣＰＧ２に設けられたスイッチＳＷ６４は、上記スイッチＳＷ６３に代えてオンさせることにより、上記出力動作のときに上記容量Ｃ３を直列接続から外して容量Ｃ４の第１電極に電圧Ｖ１を供給して５倍の昇圧電圧を生成するときに用いられる。上記スイッチＳＷ５０〜ＳＷ７０を並列接続されたＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴからなるＣＭＯＳスイッチとすることにより、前記ダイオードを用いた場合のような電圧損失がなく高い効率で７倍（又は５倍）昇圧電圧を得ることができる。

しかしながら、スイッチＳＷ６２〜ＳＷ７０を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲート電圧は、スイッチング制御のときに上記７倍昇圧電圧に対応した信号振幅のスイッチ制御信号が供給されるので、高耐圧ＭＯＳＦＥＴが用いられる。この高耐圧ＭＯＳＦＥＴであることを示すために、同図では破線の○が付されている。これに対して、スイッチＳＷ５０〜ＳＷ６０を構成するＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴは、上記電圧Ｖ１の２倍の昇圧電圧Ｖ２しか印加されないので上記よりも耐圧の低い中耐圧ＭＯＳＦＥＴを用いることができる。上記電圧Ｖ１を１Ｖとすると、スイッチＳＷ５０〜ＳＷ６０を構成するＭＯＳＦＥは、２Ｖ程度の中耐圧を持つものであればよいのに対して、スイッチＳＷ６２〜ＳＷ７０を構成するＭＯＳＦＥＴは、７Ｖ程度もの高耐圧を有するものとなる。ＭＯＳＦＥＴの高耐圧化のためにはゲート絶縁膜を厚く形成したり、チャネル長を大きく形成したりする必要があり、サイズが大型化するとともにオン抵抗値も大きくなる。

例えば、上記中耐圧のＭＯＳＦＥＴは、チャネル長Ｌが０．８ｕｍでチネル幅Ｗが１ｕｍ程度のサイズでオン抵抗値が約１００Ω程度である。これに対して、上記高耐圧のＭＯＳＦＥＴは、チャネル長Ｌが４ｕｍでチネル幅Ｗが２５ｕｍのように大きくなサイズで、オン抵抗値は１０ＫΩ程度にもなってしまう。これにより、上記図１６の電源回路では、回路規模が大きくて動作開始から所望の出力電圧を得るまでの時間が長くかかってしまうという問題を有する。例えば、デジタルスチルカメラ等に搭載される電源回路では、立ち上がり時間が長いと、シャッターチャンスを逃してしまうことがあるので高速化が望まれる。

本発明の目的は、高効率化、小型化及び高速化を実現した電源回路及び高速応答性を図った表示装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施例の１つは、下記の通りである。第１ないし第３チャージポンプ回路を有する。第１チャージポンプ回路は、第１タイミングでオン状態となる第１と第２ＭＯＳＦＥＴをそれぞれ介して第１容量の第１電極に接地電位を供給し、第２電極に第１電圧を供給する第１動作と、第２タイミングでオン状態となる第３と第４ＭＯＳＦＥＴをそれぞれ介して第１容量の第１電極に第１電圧を供給し、第２電極から第２電圧を出力する第２動作とを交互に繰り返し行う。第２チャージポンプ回路は、第３タイミングでオン状態となる第５と第６ＭＯＳＦＥＴを介して第２容量の第１電極に第１電圧を供給し、第２電極に接地電位を供給する第３動作と、第４タイミングでオン状態となる第７と第８ＭＯＳＦＥＴを介して第２容量の第１電極に接地電位を供給し、第２電極から上記第１電圧とは異なる極性の第３電圧を出力する第４動作とを交互に繰り返し行う。第３チャージポンプ回路は、第５タイミングでオン状態となる第９、１１ないし第１３ＭＯＳＦＥＴをそれぞれ介して第３容量の第１電極に接地電位を供給し、第２電極に上記第２電圧を供給し、第４容量の第１電極に第３電圧を供給し、第２電極に第２電圧を供給する第５動作と、第６タイミングでオン状態となる第１０、第１４，第１５ＭＯＳＦＥＴをそれぞれ介して第３容量の第１電極に第２電圧を供給し、第３容量の第２電極と第４容量の第１電極とを接続し、第４容量の第２電極から第４電圧を出力する第６動作とを交互に繰り返し行う。上記第１ないし第９ＭＯＳＦＥＴは、第１耐圧を有するＭＯＳＦＥＴであり、上記第１０ないし第１５ＭＯＳＦＥＴは、上記第１耐圧よりも高い第２耐圧を有する。

本願において開示される実施例の他の１つは、下記の通りである。第１ない第３チャージポンプ回路を有する。第１チャージポンプ回路は、第１タイミングでオン状態となる第１と第２ＭＯＳＦＥＴをそれぞれ介して第１容量の第１電極に接地電位を供給し、第２電極に接地電位を供給する第１動作と、第２タイミングでオン状態となる第３と第４ＭＯＳＦＥＴをそれぞれ介して第１容量の第１電極に第１電圧を供給し、第２電極から第２電圧を出力する第２動作とを交互に繰り返し行う。第２チャージポンプ回路は、第３タイミングでオン状態となる第５と第６ＭＯＳＦＥＴを介して第２容量の第１電極に第１電圧を供給し、第２電極に接地電位を供給する第３動作と、第４タイミングでオン状態となる第７と第８ＭＯＳＦＥＴを介して第２容量の第１電極に接地電位を供給し、第２電極から上記第１電圧とは異なる極性の第３電圧を出力する第４動作とを交互に繰り返し行う。第３チャージポンプ回路は、第５タイミングでオン状態となる第９ないし第１２ＭＯＳＦＥＴをそれぞれ介して第３容量の第１電極に第２電圧を供給し、第２電極に接地電位を供給し、第４容量の第１電極に第２電圧を供給し、第２電極に上記第３電圧を供給する第５動作と、第６タイミングでオン状態となる第１３ないし第１５ＭＯＳＦＥＴをそれぞれ介して第３容量の第１電極に接地電位を供給し、第３容量の第２電極と第４容量の第１電極とを接続し、第４容量の第２電極から第５電圧を出力する第６動作とを交互に繰り返し行う。第１ないし第９と第１３ＭＯＳＦＥＴは、第１耐圧を有するＭＯＳＦＥＴであり、第１０ないし第１２ＭＯＳＦＥＴと第１４と第１５ＭＯＳＦＥＴは、上記第１耐圧よりも高い第２耐圧を有する。

本願において開示される実施例の更に他の１つは、下記の通りである。表示装置は、電源回路、走査駆動回路、信号線駆動回路と表示パネルとを有する。上記電源回路は、前記第１ないし第４チャージポンプ回路を有する。上記走査線駆動回路は、第３チャージポンプ回路で形成された第４電圧と第４チャージポンプ回路で形成された第５電圧とを電源電圧として動作する。上記信号線駆動回路は、上記第１チャージポンプ回路で形成された第２電圧と接地電位で動作する。

高耐圧ＭＯＳＦＥＴの数が少なくできるので電源回路の高効率化、小型化及びこれを用いた表示装置の高速応答性を実現できる。

図１には、液晶又は有機ＥＬ等の表示用半導体集積回路に搭載される電源回路の一実施例の回路図が示されている。この実施例の電源回路は、第１ないし第３チャージポンプ回路ＣＰＧ１０〜ＣＰＧ３０を有する。第１チャージポンプ回路ＣＰＧ１０は、スイッチＳＷ１０ないしＳＷ１３と容量Ｃ１０，Ｃ１１から構成される。スイッチＳＷ１０〜ＳＷ１３は、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを並列して構成された公知のＣＭＯＳスイッチが用いられる。また、特に制限されないが、容量Ｃ１０とＣ１１は、半導体集積回路の外部に設けられる外付素子で構成される。

上記チャージポンプ回路ＣＰＧ１０において、上記スイッチＳＷ１０とＳＷ１２は、第１タイミングでオン状態となり、上記容量Ｃ１０の第１電極に接地電位ＶＳＳを供給し、スイッチＳＷ１２を介して上記容量Ｃ１０の第２電極に電源電圧ＶＤＤ等に対応した電圧Ｖ１を供給する。上記スイッチＳＷ１１とＳＷ１３は、上記第１タイミングと異なる第２タイミングでオン状態となり、スイッチＳＷ１１を介して上記容量Ｃ１０の上記第１電極に上記電圧Ｖ１を供給し、スイッチＳＷ１３を介して上記容量Ｃ１０の上記第２電極から２倍昇圧Ｖ２（＝Ｖ１×２）を出力する。この電圧Ｖ２は、容量Ｃ１１に保持される。上記第１タイミングと第２タイミングは、交互に繰り返すものである。

上記第２チャージポンプ回路ＣＰＧ２０は、スイッチＳＷ２０ないしＳＷ２３と容量Ｃ２０，Ｃ２１から構成される。スイッチＳＷ２０〜ＳＷ２３は、前記同様にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを並列して構成された公知のＣＭＯＳスイッチが用いられ、容量Ｃ２０とＣ２１は、外付素子で構成される。上記チャージポンプ回路ＣＰＧ２０において、上記スイッチＳＷ２０とＳＷ２２は、特に制限されないが、上記第１タイミングでオン状態となり、上記容量Ｃ２０の第１電極に上記電圧Ｖ１を供給し、スイッチＳＷ２２を介して上記容量Ｃ２０の第２電極に接地電位ＶＳＳを供給する。上記スイッチＳＷ２１とＳＷ２３は、上記第２タイミングでオン状態となり、スイッチＳＷ２１を介して上記容量Ｃ２０の上記第１電極に接地電位ＶＳＳを供給し、スイッチＳＷ２３を介して上記容量Ｃ２０の上記第２電極から−Ｖ１のような負電圧Ｖ３を出力する。この電圧Ｖ３は、容量Ｃ２１に保持される。上記第１及び第２タイミングに代えて、上記スイッチＳＷ２０とＳＷ２２は、第３タイミングでオン状態にし、スイッチＳＷ２１とＳＷ２３は、上記第３と異なる第４タイミングでオン状態にしてもよい。

上記第３チャージポンプ回路ＣＰＧ３０は、スイッチＳＷ３０ないしＳＷ３７と容量Ｃ３０ないしＣ３２から構成される。スイッチＳＷ３０〜ＳＷ３７は、前記同様にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを並列して構成された公知のＣＭＯＳスイッチが用いられ、容量Ｃ３０ないしＣ３２は、外付素子で構成される。上記チャージポンプ回路ＣＰＧ３０において、スイッチＳＷ３２、ＳＷ３３、ＳＷ３５、ＳＷ３６は、第５タイミングでそれぞれオン状態となる。スイッチＳＷ３２は、容量３０の第１電極に接地電位ＶＳＳを供給する。スイッチＳＷ３３は、上記容量３０の第２電極に上記電圧Ｖ２を供給する。スイッチＳＷ３５は、容量３１の第１電極に上記電圧Ｖ３を供給する。スイッチＳＷ３６は、上記容量Ｃ３１の第２電極に上記電圧Ｖ２を供給する。

スイッチＳＷ３１、ＳＷ３３及びＳＷ３７は、上記第５タイミングと異なる第６タイミングでそれぞれオン状態となる。スイッチＳＷ３１は、上記容量３０の上記第１電極に上記電圧Ｖ２を供給する。スイッチＳＷ３４は、上記容量Ｃ３０上記第２電極と上記容量Ｃ３１の上記第１電極とを接続する。スイッチＳＷ３７は、上記容量Ｃ３１の上記第２電極から７倍昇圧Ｖ４（＝Ｖ１×７）を出力する。この電圧Ｖ４は、容量Ｃ３２に保持される。上記第５タイミングと第６タイミングは、交互に繰り返すものである。

例えば、上記電圧Ｖ１が１Ｖであるときには、上記チャージポンプ回路ＣＰＧ１０では最大２Ｖの電圧を扱うので、スイッチＳＷ３１〜３２を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲートには２Ｖ−０Ｖ振幅のスイッチ制御信号が伝えられる。それ故、これらスイッチＳＷ３１〜３２を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴは、２Ｖ耐圧を持つものとされる。また、上記チャージポンプ回路ＣＰＧ２０でも１Ｖと−１Ｖの電圧を扱うので、スイッチＳＷ２０〜２３を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートに伝えられる制御電圧は、１Ｖと−１Ｖの２Ｖ振幅の電圧とされるので前記同様に２Ｖ程度の耐圧を持つものとされる。

上記第３チャージポンプ回路ＣＰＧ３０において、スイッチＳＷ３１とＳＷ３２は、最大でも上記電圧Ｖ２を扱うものであるので、前記同様に２Ｖ程度の耐圧を持つＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成される。これに対して、スイッチＳＷ３３ないしＳＷ３７は、最大で７Ｖの昇圧電圧Ｖ４と、負電圧Ｖ３とを扱うことが必要とされるので、Ｖ４とＶ３に対応した高耐圧（前記の例では８Ｖ）のＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成される。つまり、これらのスイッチＳＷ３３ないしＳＷ３７を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲートには、電圧Ｖ４とＶ３を動作電圧とする制御回路で形成された高振幅（Ｖ４−Ｖ３）の制御信号が伝えられる。なお、厳密には、スイッチＳＷ３３〜ＳＷ３６は、上記８倍電圧そのものが印加されることはないが、それぞれの電圧に応じて様々の耐圧を持つＭＯＳＦＥＴを形成することは半導体集積回路においては実際的でないので上記最大電圧に対応した高耐圧ＭＯＳＦＥＴが用いられる。

図２には、図１の電源回路の動作を説明するためのタイミング図が示されている。チャージポンプ回路ＣＰＧ１０において、スイッチＳＷ１０とＳＷ１２のＮチャネルＭＯＳＦＥＴは、第１タイミング（充電）でハイレベル（Ｖ２）される制御信号によりオン状態にされる。このとき、ＰチャネルＭＯＳＦＥＴは、図示しないけれども上記ＮチャネルＭＯＳＦＥＴとは逆に接地電位ＶＳＳがゲートに与えられてオン状態にされる。スイッチＳＷ１１とＳＷ１３のＮチャネルＭＯＳＦＥＴは、上記第１タイミングと重なり合うことの無い第２タイミング（出力）でハイレベル（Ｖ２）にされる制御信号によりオン状態にされる。つまり、第１タイミングと第２タイミングとは互いに重なり合うことがないデッドタイムを持つノンオーバーラップとされる。スイッチＳＷ１１と１３においても、上記第２タイミングではＰチャネルＭＯＳＦＥＴのゲートに供給される制御信号は、図示しないけれども上記ＮチャネルＭＯＳＦＥＴとは逆に接地電位ＶＳＳとされる。

チャージポンプ回路ＣＰＧ２０において、スイッチＳＷ２０とＳＷ２２のＮチャネルＭＯＳＦＥＴは、第１タイミング（充電）でハイレベル（Ｖ１）される制御信号がゲートに与えられてオン状態にされる。このとき、ＰチャネルＭＯＳＦＥＴは、図示しないけれども上記ＮチャネルＭＯＳＦＥＴとは逆にロウレベル（Ｖ３＝−Ｖ１）がゲートに与えられてオン状態にされる。上記第２タイミング（出力）では、スイッチＳＷ２１とＳＷ２３のＮチャネルＭＯＳＦＥＴは、上記ハイレベル（Ｖ１）にされる制御信号によりオン状態にされ、ＰチャネルＭＯＳＦＥＴは、図示しないけれどもロウレベル（Ｖ３＝−Ｖ１）される制御信号によりオン状態にされる。上記チャージポンプ回路ＣＰＧ１０とＣＰＧ２０は、制御信号の信号レベルは、異なるけれども同じタイミング（同じ周期）でスイッチ制御が行われる。

チャージポンプ回路ＣＰＧ３０において、スイッチＳＷ３２のＮチャネルＭＯＳＦＥＴは、第５タイミング（充電）でハイレベル（Ｖ２）される制御信号がゲートに与えられてオン状態にされる。このとき、ＰチャネルＭＯＳＦＥＴは、図示しないけれども上記ＮチャネルＭＯＳＦＥＴとは逆にロウレベル（ＶＳＳ）がゲートに与えられてオン状態にされる。スイッチＳＷ３１のＮチャネルＭＯＳＦＥＴは、上記第５タイミングと重なり合うことの無い第６タイミング（出力）でハイレベル（Ｖ２）にされる制御信号によりオン状態にされる。つまり、第５タイミングと第６タイミングとは前記同様に互いに重なり合うことがないデッドタイムを持つノンオーバーラップとされる。

チャージポンプ回路ＣＰＧ３０において、スイッチＳＷ３５，ＳＷ３６のＮチャネルＭＯＳＦＥＴは、上記第５タイミング（充電）でハイレベル（Ｖ４）される制御信号がゲートに与えられてオン状態にされる。このとき、ＰチャネルＭＯＳＦＥＴは、図示しないけれども上記ＮチャネルＭＯＳＦＥＴとは逆にロウレベル（Ｖ３＝−Ｖ１）がゲートに与えられてオン状態にされる。また、スイッチＳＷ３４とＳＷ３７のＮチャネルＭＯＳＦＥＴは、上記ロウレベル（Ｖ３）が与えられることによりオフ状態にされている。スイッチＳＷ３４とＳＷ３７のＮチャネルＭＯＳＦＥＴは、上記第６タイミング（出力）でハイレベル（Ｖ４）にされる制御信号によりオン状態にされる。ＰチャネルＭＯＳＦＥＴは、図示しないけれども上記ＮチャネルＭＯＳＦＥＴとは逆にロウレベル（Ｖ３＝−Ｖ１）がゲートに与えられてオン状態にされる。また、スイッチＳＷ３５とＳＷ３６のＮチャネルＭＯＳＦＥＴは、上記ロウレベル（Ｖ３）が与えられることによりオフ状態にされる。

特に制限されないが、上記第５と第６タイミングは、前記第１（第３）と第２（第４）タイミングの２倍の周期とされる。この理由は、チャージポンプ回路ＣＰＧ３０においては、上記高耐圧ＭＯＳＦＥＴを用いたスイッチＳＷ３３〜ＳＷ３７のオン抵抗値が後述するように大きいので、上記容量Ｃ３０，Ｃ３１の充電時間を確保し、容量Ｃ３２への昇圧電圧Ｖ４の出力時間を確保することが必要であるからである。また、上記チャージポンプ回路ＣＰＧ１０とＣＰＧ２０では、上記スイッチＳＷ１０，２０等のオン抵抗が十分小さいことと、上記出力電圧Ｖ２やＶ３を用いて昇圧電圧Ｖ４を形成しているので、これらの電圧の安定化を図るために上記短い周期とされる。

図３には、図１の電源回路のチャージポンプ回路ＣＰＧ３０動作を説明するための回路図が示されている。充電動作は、図３（Ａ）に示すように、スイッチＳＷ３２、ＳＷ３３がオン状態となり、容量Ｃ３０に接地電位ＶＳＳと電圧Ｖ２を供給して、２倍の昇圧電圧（Ｖ１×２）を充電させる。また、スイッチＳＷ３５、ＳＷ３６がオン状態となり、容量Ｃ３１に負電圧Ｖ３（−Ｖ１）と電圧Ｖ２を供給して、３倍の昇圧電圧（Ｖ１×３）を充電させる。出力（昇圧）動作は、図３（Ｂ）に示すように、スイッチＳＷ３１、ＳＷ３４及びＳＷ３７がオン状態となり、容量Ｃ３０に電圧Ｖ２を供給して、容量Ｃ３１を直列接続して昇圧電圧Ｖ４（Ｖ１×７）を出力させる。

図４には、図１の電源回路の動作を説明するための等価回路図が示されている。図４（Ａ）充電動作では、チャージポンプ回路ＣＰＧ１０の容量Ｃ１０の充電電圧ＶＣ１０がＶ１とし、チャージポンプ回路ＣＰＧ２０の容量Ｃ２０の充電電圧ＶＣ２０をＶ１とし、チャージポンプ回路ＣＰＧ３０の容量Ｃ３０の充電電圧ＶＣ３０をＶ１×２とし、容量Ｃ３１の充電電圧ＶＣ３１を（Ｖ１×３）とする。図４（Ｂ）出力動作では、チャージポンプ回路ＣＰＧ１０において容量Ｃ１０の充電電圧ＶＣ１０に電圧Ｖ１を加えてＶ１×２の電圧Ｖ２を形成し、チャージポンプ回路ＣＰＧ２０において容量Ｃ２０の充電電圧ＶＣ２０を接地電位ＶＳＳを基準にした負電圧Ｖ３（−Ｖ１）を形成する。そして、チャージポンプ回路ＣＰＧ３０において、容量Ｃ３０の充電電圧ＶＣ３０（Ｖ１×２）と容量Ｃ３１の充電電圧ＶＣ３１（Ｖ１×３）及び上記電圧Ｖ２（Ｖ１×２）を加えて、昇圧電圧Ｖ４（Ｖ１×７）を形成する。

図１の電源回路においては、小さい回路面積で、出力抵抗の低い、液晶ディスプレイを駆動するために高電圧を発生するチャージポンプ回路を実現することができる。つまり、予め用意したプラス２倍チャージポンプ回路ＣＰＧ１０で入力電圧Ｖ１の２倍以下の電圧Ｖ２を発生、また別に用意したチャージポンプ回路ＣＰＧ２０では−１倍の負電圧Ｖ３を発生する。液晶を駆動するシステムから液晶ドライバに供給される電源電圧ＶＤＤ（Ｖ１）を前記の２基のチャージポンプ回路ＣＰＧ１０，ＣＰＧ２０に与えた場合、回路に使用されるＭＯＳＦＥＴに印加される電圧をＶ１×２倍の中耐圧ＭＯＳＦＥＴの使用電圧以下にすることができ、そのサイズが前記図１６の回路で説明したように小さいので低面積、低出力抵抗の中耐圧ＭＯＳで回路を構成することができる。

一方、高電圧Ｖ４を発生するチャージポンプ回路ＣＰＧ３０は、前記の中耐圧ＭＯＳＦＥＴで構成された回路で発生した＋２倍昇圧電圧Ｖ２と−１倍の負電圧Ｖ３を使用してポンピング容量Ｃ３１を充電するため、容量Ｃ３１に３倍の電圧（Ｖ１×３）を蓄えることができる。高電圧を発生するチャージポンプ回路ＣＰＧ３０は、昇圧動作を行うスイッチに前記Ｖ１×８（Ｖ４−Ｖ３）のような高耐圧ＭＯＳＦＥＴを使用するため、前記図１６の回路で説明したように素子面積が大きく、高い出力抵抗になりやすいが、使用するスイッチＳＷ３３〜ＳＷ３７のように５個となり、前記図１６に示した回路の９個に比べてもほぼ半減させることができ、回路面積の大幅な低減が図れ、しかも出力時にはスイッチＳＷ３４とＳＷ３７の２個が直列に接続されだけなので、前記図１６の回路の３個に比べ少なくなり出力抵抗低減が可能となり、所望の出力電圧を得るまでの時間を短縮することができる。

前記図１６の回路の説明に従うなら、スイッチＳＷ１１等を構成する中耐圧のＭＯＳＦＥＴは、前記スイッチＳＷ３３等の高耐圧のＭＯＳＦＥＴに比べると極く小さいので回路面積は、上記高耐圧ＭＯＳＦＥＴの数でほぼ決定される。それ故、回路面積でみると、図１６に比べて５／９のようにほぼ半減させることができる。これらのスイッチＳＷ３３〜ＳＷ３７をスイッチ制御するゲート容量の充電／放電として消費される消費電流をそれに比例して低減させることもできる。

上記出力時の出力抵抗も、スイッチＳＷ３１等を構成する中耐圧ＭＯＳＦＥＴの抵抗値は、スイッチＳＷ３４等の高耐圧のＭＯＳＦＥＴの抵抗値に比べると極く小さいので出力抵抗は、上記高耐圧ＭＯＳＦＥＴの数で決定される。それ故、出力抵抗でみても図１の電源回路の昇圧出力電圧Ｖ４は、前記図１６の回路に比べて２／３に低減させることができる。この結果、容量Ｃ３１，Ｃ３２に保持された電荷を容量Ｃ３２に転送する際の時間を短くすることができる。つまり、前記図２のチャージポンプ回路ＣＰＧ３０のタイミング周期もほぼ前記図１６の回路に比べて２／３に短縮することができる。この結果、例えばデジタルスチルカメラ等に適用した場合、電源投入から約１秒以内での撮影（液晶表示）が可能となり、表示動作が遅れることによるシャッターチャンスを逃してしまうことが少なくなる。

図１において、スイッチＳＷ３０は、昇圧電圧Ｖ４を６倍昇圧電圧（Ｖ１×６）に切り替えるときに用いられる。すなわち、第６タイミングにおいて、スイッチＳＷ３１に代えてスイッチＳＷ３０をオン状態にすれば、Ｖ１＋Ｖ１×２（ＶＣ３０）＋Ｖ１×３（ＶＣ３１）＝Ｖ１×６の６倍昇圧電圧を得ることができる。更に、上記第６タイミングにおいて、スイッチＳＷ３１に代えてスイッチＳＷ３３をオン状態にすれば、Ｖ２（Ｖ１×２）＋Ｖ１×３（ＶＣ３１）＝Ｖ１×５の５倍昇圧電圧を得ることができる。

図１の実施例では、チャージポンプ回路ＣＰＧ１０を電圧Ｖ２をチャージポンプ回路ＣＰＧ３０に伝える信号経路及びチャージポンプ回路ＣＰＧ２０を電圧Ｖ３をチャージポンプ回路ＣＰＧ３０に伝える信号経路は、特に制限されないが、外部配線により行われる。つまり、チャージポンプ回路ＣＰＧ３０に上記電圧Ｖ２を入力するための外部端子（Ｖ２）、チャージポンプ回路ＣＰＧ２０に上記電圧Ｖ３を入力するための外部端子（Ｖ３）が設けられて、半導体集積回路装置の外部配線により接続される。

上記電源回路を半導体集積回路装置に形成する場合、上記スイッチ同士を接続する配線であるので、内部配線で行うことが外部端子数を減らすこと、及び配線抵抗値を小さくすることができるという利点を有する。反面、回路が固定化されて前記のようなスイッチＳＷ３０を設け、スイッチ制御を動作モードに応じて変更しても、前記のように入力電圧Ｖ１の５倍、６倍、７倍の３通りの出力電圧Ｖ４しか得られない。液晶駆動回路等の半導体集積回路装置では、駆動する液晶パネルの仕様が様々であり、様々の出力電圧を得ることが要求される。前記図１の実施例のように外部端子を設けて外部配線でチャージポンプ回路ＣＰＧ１０，ＣＰＧ２０とチャージポンプ回路ＣＰＧ３０とを接続した場合には、図１の回路のように入力電圧Ｖ１の５倍、６倍、７倍の３通りの出力電圧Ｖ４を得ることができることの他、別に設けられた電源回路からの前記電圧Ｖ２やＶ３とは異なる任意の電圧を上記チャージポンプ回路ＣＰＧ３０の上記端子（Ｖ２）や（Ｖ３）に供給することにより、これらの電圧に対応した電圧も形成することができ、前記とは異なる様々な液晶表示パネル、あるいは有機ＥＬパネルに向けた電圧も形成することができる。

図５には、この発明に係る電源回路の他の一実施例の回路図が示されている。この実施例の電源回路は、前記第１と第２チャージポンプ回路ＣＰＧ１０，ＣＰＧ２０に、第４チャージポンプ回路ＣＰＧ４０が組み合わされる。第４チャージポンプ回路ＣＰＧ４０は、前記第１チャージポンプ回路ＣＰＧ１０で形成された電圧Ｖ２と、前記第２チャージポンプ回路ＣＰＧ２０で形成された電圧Ｖ３とが入力されて、−５倍のような負昇圧電圧Ｖ５を形成する。第１と第２チャージポンプ回路ＣＰＧ１０，ＣＰＧ２０は、前記図１と同様であるので説明を省略する。

上記第４チャージポンプ回路ＣＰＧ４０は、スイッチＳＷ４０ないしＳＷ４７と容量Ｃ４０ないしＣ４２から構成される。スイッチＳＷ４０〜ＳＷ４７は、前記同様にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを並列して構成された公知のＣＭＯＳスイッチが用いられ、容量Ｃ４０ないしＣ４２は、外付素子で構成される。上記チャージポンプ回路ＣＰＧ４０において、前記スイッチＳＷ４１、ＳＷ４３、ＳＷ４５、ＳＷ４６は、特に制限されないが、前記第５タイミングでそれぞれオン状態となる。スイッチＳＷ４１は、容量４０の第１電極に電圧Ｖ２を供給する。スイッチＳＷ３３は、上記容量３０の第２電極に接地電位ＶＳＳを供給する。スイッチＳＷ４５は、容量４１の第１電極に上記電圧Ｖ２を供給する。スイッチＳＷ４６は、上記容量Ｃ４１の第２電極に上記電圧Ｖ３を供給する。

スイッチＳＷ４２、ＳＷ４３及びＳＷ４７は、特に制限されないが、前記第６タイミングでそれぞれオン状態となる。スイッチＳＷ４２は、上記容量４０の上記第１電極に接地電位ＶＳＳを供給する。スイッチＳＷ４４は、上記容量Ｃ４０上記第２電極と上記容量Ｃ４１の上記第１電極とを接続する。スイッチＳＷ４７は、上記容量Ｃ４１の上記第２電極から−５倍昇圧Ｖ５（＝−Ｖ１×５）を出力する。この電圧Ｖ５は、容量Ｃ４２に保持される。上記第５タイミングと第６タイミングは、前記のようにノンオーバーラップで交互に繰り返すものである。

例えば、上記電圧Ｖ１が１Ｖであるときには、前記同様に上記チャージポンプ回路ＣＰＧ１０では最大２Ｖの電圧を扱うので、スイッチＳＷ３１〜３２を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲートには２Ｖ−０Ｖ振幅のスイッチ制御信号が伝えられる。それ故、これらスイッチＳＷ３１〜３２を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴは、２Ｖ耐圧を持つものとされる。また、上記チャージポンプ回路ＣＰＧ２０でも１Ｖと−１Ｖの電圧を扱うので、スイッチＳＷ２０〜２３を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートに伝えられる制御電圧は、１Ｖと−１Ｖの２Ｖ振幅の電圧とされるので前記同様に２Ｖ程度の耐圧を持つものとされる。

上記第４チャージポンプ回路ＣＰＧ４０において、スイッチＳＷ４１とＳＷ４２は、最大でも上記電圧Ｖ２を扱うものであるので、前記同様に２Ｖ程度の耐圧を持つＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成される。これに対して、スイッチＳＷ４３ないしＳＷ４７は、最大で−５Ｖの昇圧電圧Ｖ５と、上記２倍昇圧電圧Ｖ２とを扱うことが必要とされるので、Ｖ５とＶ２に対応した高耐圧（前記の例では７Ｖ）のＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより構成される。つまり、これらのスイッチＳＷ４３ないしＳＷ４７を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲートには、電圧Ｖ５とＶ３を動作電圧とする制御回路で形成された高振幅（Ｖ５−Ｖ２）の制御信号が伝えられる。なお、前記同様にスイッチＳＷ４３〜ＳＷ４６は、上記７倍電圧そのものが印加されることはないが、それぞれの電圧に応じて様々の耐圧を持つＭＯＳＦＥＴを形成することは半導体集積回路においては実際的でないので上記最大電圧に対応した高耐圧ＭＯＳＦＥＴが用いられる。

図５の電源回路の動作を説明するためのタイミング図は、省略するけれども、前記図２と同様なタイミング信号が用いられる。ただし、チャージポンプ回路ＣＰＧ４０において、スイッチＳＷ４１〜ＳＷ４７のスイッチ制御のためのタイミング信号のハイレベル／ロウレベルの電圧レベルが前記図２のチャージポンプ回路ＣＰＧ３０のものとは前記のように異なるものである。

図６には、図５の電源回路の動作を説明するための等価回路図が示されている。図６（Ａ）充電動作では、前記図４と同様にチャージポンプ回路ＣＰＧ１０の容量Ｃ１０の充電電圧ＶＣ１０がＶ１とし、チャージポンプ回路ＣＰＧ２０の容量Ｃ２０の充電電圧ＶＣ２０をＶ１とする。そして、上記充電動作において、チャージポンプ回路ＣＰＧ４０の容量Ｃ４０の充電電圧ＶＣ４０をＶ１×２とし、容量Ｃ４１の充電電圧ＶＣ４１を（Ｖ１×３）とする。図４（Ｂ）出力動作では、前記図４と同様にチャージポンプ回路ＣＰＧ１０において容量Ｃ１０の充電電圧ＶＣ１０に電圧Ｖ１を加えてＶ１×２の電圧Ｖ２を形成し、チャージポンプ回路ＣＰＧ２０において容量Ｃ２０の充電電圧ＶＣ２０を接地電位ＶＳＳを基準にした負電圧Ｖ３（−Ｖ１）を形成する。そして、上記チャージポンプ回路ＣＰＧ４０において、容量Ｃ４０の充電電圧ＶＣ４０（Ｖ１×２）と容量Ｃ４１の充電電圧ＶＣ４１（Ｖ１×３）を加え、接地電位ＶＳＳを基準にした負電圧Ｖ５（Ｖ１×５）を形成する。

この実施例においても、図１の電源回路においては、小さい回路面積で、出力抵抗の低い、液晶ディスプレイを駆動するために負電圧を発生するチャージポンプ回路を実現することができる。つまり、負電圧Ｖ５を発生するチャージポンプ回路ＣＰＧ４０は、前記の中耐圧ＭＯＳＦＥＴで構成された回路で発生した＋２倍昇圧電圧Ｖ２と−１倍の負電圧Ｖ３を使用してポンピング容量Ｃ４１を充電するため、容量Ｃ４１に３倍の電圧（Ｖ１×３）を蓄えることができるので、前記同様に高耐圧ＭＯＳＦＥＴの低減が図られて、回路面積の大幅な低減と、出力抵抗低減が可能となり、所望の出力電圧を得るまでの時間を短縮することができる。

図５において、スイッチＳＷ４０は、電圧Ｖ５を４倍負圧電圧（−Ｖ１×４）に切り替えるときに用いられる。すなわち、第６タイミングにおいて、スイッチＳＷ４１に代えてスイッチＳＷ４０をオン状態にすれば、Ｖ１＋−Ｖ１×２（ＶＣ４０）−Ｖ１×３（ＶＣ４１）＝−Ｖ１×４の４倍負圧電圧を得ることができる。更に、上記第６タイミングにおいて、スイッチＳＷ４１に代えてスイッチＳＷ４３をオン状態にすれば、−Ｖ１×３（ＶＣ３１）＝−Ｖ１×３の３倍負圧電圧を得ることができる。

図５の実施例では、チャージポンプ回路ＣＰＧ１０を電圧Ｖ２をチャージポンプ回路ＣＰＧ３０に伝える信号経路及びチャージポンプ回路ＣＰＧ２０を電圧Ｖ３をチャージポンプ回路ＣＰＧ４０に伝える信号経路は、特に制限されないが、内部配線により行われる。つまり、上記のような３通りの電圧が得られれば良いときには、上記内部配線で固定回路として外部端子の削減及び配線抵抗の削減を図ることができる。これに代えて、前記図１のようにチャージポンプ回路ＣＰＧ４０に電圧Ｖ２とＶ３を入力する外部端子を設け、外部配線で上記チャージポンプ回路ＣＰＧ１０，ＣＰＧ２０と接続してもよい。

図７には、この発明に係る電源回路を液晶表示パネル駆動回路に向けた一実施例の回路図が示されている。この実施例は、基本的には前記図１の実施例と図５の実施例を組み合わせて、７倍昇圧電圧Ｖ４と５倍負電圧Ｖ５を形成するものである。この電圧Ｖ４とＶ５は、後述するような液晶パネルの走査線電極、つまりは液晶画素のＴＦＴトランジスタのゲートに供給される選択／非選択レベルに用いられる。上記の７倍昇圧電圧Ｖ４は、ＴＦＴトランジスタのゲートに供給してオン状態とするために用いられ、上記の５倍負電圧Ｖ５は、ＴＦＴトランジスタのゲートに供給してオフ状態にするために用いられる。更に、この実施例の電源回路のチャージポンプ回路ＣＰＧ１０の２倍昇圧電圧Ｖ２は、液晶パネルの信号電極、つまりは液晶画素に伝えられる階調電圧を形成するために用いられる。階調電圧生成回路では、上記電圧Ｖ２から複数の階調電圧を生成する。信号線駆動回路は、表示データに対応した階調電圧を選択し、上記液晶パネルの信号線電極に出力する。これにより、選択された画素では上記ＴＦＴトランジスタを通して上記階調電圧が書き込まれる。

チャージポンプ回路ＣＰＧ１０は、前記のようにチャージポンプ回路ＣＰＧ３０，４０及び階調電圧生成回路が負荷回路とされる。それ故、この実施例では電流能力を２倍にすべく、２つのチャージポンプ回路を相補的に動作させるダブルレートとされる。一方のチャージポンプ回路は、スイッチＳＷ１０１〜ＳＷ１３１と容量Ｃ１０１により構成され、他方チャージポンプ回路は、スイッチＳＷ１０２〜ＳＷ１３２と容量Ｃ１０２により構成される。これらの２つのチャージポンプ回路の出力電圧は、前記のような容量Ｃ１１に共通に伝えられる。

図８には、図７のチャージポンプ回路ＣＰＧ１０の動作を説明するためのタイミング図が示されている。スイッチＳＷ１０１〜ＳＷ１３１と容量Ｃ１０１により構成され一方のチャージポンプ回路が第１のタイミングで容量Ｃ１０１に充電動作を行うとき、スイッチＳＷ１０２〜ＳＷ１３２と容量Ｃ１０２により構成される他方のチャージポンプ回路は出力動作を行う。そして、上記一方のチャージポンプ回路が第２のタイミングで出力動作を行うとき、上記他方のチャージポンプ回路は充電動作を行う。これにより、容量Ｃ１１は、第１タイミングでは容量Ｃ１０２から電荷供給を受け、第２タイミングでは容量Ｃ１０１から電荷供給を受けるので容量Ｃ１０１とＣ１０２の容量値を等しくすると、電流供給能を２倍にすることができ、上記のような３つの負荷駆動を可能にする。上記スイッチＳＷ１０１〜ＳＷ１３１及びスイッチＳＷ１０２〜ＳＷ１３２を制御する制御電圧は、ハイレベルがＤＤＶＤＨとされ、ロウレベルが接地電位ＶＳＳとされ、前記図２に示したにノンオーバーラップとされる。

図７において、チャージポンプ回路ＣＰＧ２０は、前記１と同様にスイッチＳＷ２０〜ＳＷ２３と容量Ｃ２０，Ｃ２１により構成される。その動作は、図９に示されているように、前記図２に示したものと同様である。これにより、チャージポンプ回路ＣＰＧ２０の出力電圧Ｖ３は、−Ｖ１のような負電圧とされる。

図７において、チャージポンプ回路ＣＰＧ３０は、前記図１と同様にスイッチＳＷ３０ないしＳＷ３７と容量Ｃ３０ないしＣ３２から構成される。このチャージポンプ回路ＣＰＧ３０において、図１０のタイミング図に示すように、スイッチＳＷ３２、ＳＷ３３、ＳＷ３５、ＳＷ３６は、第５タイミングでそれぞれオン状態となる。スイッチＳＷ３１、ＳＷ３３及びＳＷ３７は、上記第５タイミングと異なる第６タイミングでそれぞれオン状態となり、出力電圧ＶＧＨを形成する。この電圧ＶＧＨ、前記電圧Ｖ４に対応しており、Ｖ１×７の昇圧電圧とされる。このチャージポンピング動作は、基本的には前記図２のタイミング図に示したものと同様である。前記図２と異なるのは、スイッチＳＷ３１〜ＳＷ３２において、ハイレベルが前記ＤＤＶＤＨとされる点である。また、スイッチＳＷ３４〜ＳＷ３７では、ハイレベルが上記ＶＧＨとされ、ロウレベルがチャージポンプ回路４０で形成される前記電圧Ｖ５に対応した負電圧ＶＧＬである。

図７において、チャージポンプ回路ＣＰＧ４０は、前記図１と同様にスイッチＳＷ４０ないしＳＷ４７と容量Ｃ４０ないしＣ４２から構成される。このチャージポンプ回路ＣＰＧ４０において、図１１のタイミング図に示すように、スイッチＳＷ４２、ＳＷ４３、ＳＷ４５、ＳＷ４６は、第５タイミングでそれぞれオン状態となる。スイッチＳＷ３１、ＳＷ３３及びＳＷ３７は、上記第５タイミングと異なる第６タイミングでそれぞれオン状態となり、出力電圧ＶＧＬを形成する。この電圧ＶＧＬ、前記電圧Ｖ５に対応しており、Ｖ１×−５の負電圧とされる。このチャージポンピング動作は、基本的には前記図６の等価回路で示したものと同様である。同図においても、前記図１０同様にスイッチＳＷ４１〜ＳＷ４２に供給されるハイレベルが前記ＤＤＶＤＨとされ、スイッチＳＷ４４〜ＳＷ４７では、ハイレベルが前記チャージポンプ回路ＣＰＧ３０で形成されたＶＧＨとされ、ロウレベルが上記負電圧ＶＧＬとされる。

図１２には、図７の電源回路における電圧説明図が示されている。同図は、入力電圧Ｖ１を基にして高電圧Ｖ４（ＶＧＨ）及び、負電圧Ｖ５（ＶＧＬ）の両方を出力した場合の各電圧Ｖ１〜Ｖ５の電位関係を示したものである。この電源回路では、電圧Ｖ４，Ｖ５を発生するために、中間の電圧Ｖ２、Ｖ３を発生するがＶ２−ＶＳＳ間（ｂ）及びＶ１−Ｖ３間（ａ）は同じ電圧Ｖ１×２となり、チャージポンプ回路ＣＰＧ１０とＣＰＧ２０のスイッチを構成するＭＯＳＦＥＴは、同じ中耐圧のＭＯＳＦＥＴを用いることができる。これに対してＶ４−Ｖ５間（ｃ）は、最大でＶ１×１２の大きな電圧となるので高耐圧のＭＯＳＦＥＴが用いる必要がある。

したがって、前記２つのチャージポンプ回路ＣＰＧ３０とＣＰＧ４０を構成する高耐圧スイッチのＭＯＳＦＥＴは、ＶＧＨ−ＶＧＬ＝１２×Ｖ１もの高電圧が供給される。これにより、例えば、前記ＤＤＶＤＨ−ＶＳＳ＝２×Ｖ１が供給される中耐圧に比べて、上記高耐圧のＭＯＳＦＥＴのサイズは大幅に大きくなる。例えば、入力電圧Ｖ１を１Ｖとした場合、上記ＤＤＶＤＨは２Ｖとなるので中耐圧のものはＮチャネルＭＯＳＦＥＴで説明すると、チャネル長Ｌが０．８ｕｍでチャネル幅Ｗが１ｕｍ程度のサイズにされ、オン抵抗値が約１００Ω程度になる。これに対して、ＶＧＨは＋７Ｖで、ＶＧＨは−５Ｖになるので上記高耐圧のＮチャネルＭＯＳＦＥＴは、チャネル長Ｌが４ｕｍでチャネル幅Ｗが２５ｕｍのように大きくなサイズになり、オン抵抗値が１０ＫΩ程度にもなってしまう。同じ抵抗値を得るためのＰチャネルＭＯＳＦＥＴは、そのチャネル幅Ｗが対応するＮチャネルＭＯＳＦＥＴの約２倍に大きくされる。

これにより、前記説明したように液晶表示パネルの動作に必要な走査線駆動電圧と、信号線駆動用の電圧とを得る場合、前記図１６に示した回路に比べても回路面積が半分で、しかも出力時の出力抵抗が約半分になる。これにより、小面積で高効率化及び高速化を実現した電源回路を得ることができる。

図１３には、この発明に係る電源回路の更に他の一実施例の回路図が示されている。この電源回路は、前記図１の電源回路の変形例であり、第３チャージポンプ回路ＣＰＧ３０の容量Ｃ３０とＣ３１に、第１と第２チャージポンプ回路ＣＰＧ１０とＣＰＧ２０で生成した電圧Ｖ２とＶ３で充電を行う。つまり、第５タイミングでスイッチＳＷ３１、ＳＷ３３及びＳＷ３５、ＳＷ３６をオン状態にする。第６タイミングでスイッチＳＷ３０、ＳＷ３３及びＳＷ３７をオン状態にする。これにより、スイッチＳＷ３７を介して容量Ｃ３２に伝えられる電圧Ｖ４は、Ｖ１×８の８倍昇圧電圧となる。この実施例では、スイッチＳＷ３０〜ＳＷ３７が高耐圧ＭＯＳＦＥＴで構成される。スイッチＳＷ３１は、７倍昇圧電圧を得るときに用いられる。つまり、上記第６タイミングで上記スイッチＳＷ３２に代えてオン状態にすることにより、Ｖ１＋Ｖ１×３（容量Ｃ３０の充電電圧）＋Ｖ１×３（容量Ｃ３１の充電電圧）＝Ｖ１×７の７倍昇圧電圧を得ることができる。

図１４には、この発明に係る電源回路の更に他の一実施例の回路図が示されている。この電源回路は、前記図５の電源回路の変形例であり、第４チャージポンプ回路ＣＰＧ４０の容量Ｃ４０に、第１と第２チャージポンプ回路ＣＰＧ１０とＣＰＧ２０で生成した電圧Ｖ２とＶ３で充電を行う。前記図５の容量Ｃ４１及びそれに対応したスイッチＳＷが削除される。つまり、第５タイミングでスイッチＳＷ４０及びＳＷ４２をオン状態にする。第６タイミングでスイッチＳＷ４１及びＳＷ４３をオン状態にする。これにより、スイッチＳＷ４３を介して容量Ｃ４１に伝えられる電圧Ｖ５は、Ｖ１×−３の負電圧となる。この実施例では、スイッチＳＷ４２とＳＷ４３が高耐圧ＭＯＳＦＥＴで構成される。

前記図１３及び図１４の電源回路は、それぞれを単独の電源回路として用いるもの他、前記図７に示したようにチャージポンプ回路ＣＰＧ１０とＣＰＧ２０を共通とし、昇圧電圧Ｖ１×８と負電圧Ｖ１×−３を出力して、前記液晶表示パネルの走査線駆動信号としてもよい。

図１５に、この発明に係るＬＣＤドライバＬＳＩを搭載した液晶表示装置の一実施例の全体ブロック図が示されている。本実施例における液晶表示装置３００は、液晶パネル３０１、同図に点線で示したＬＣＤドライバＬＳＩで構成される。ＬＣＤドライバＬＳＩは、液晶パネル３０１の信号線に表示データに対応した階調電圧を出力する階調電圧生成部を搭載した信号線駆動回路である信号線駆動回路３０２、液晶パネル３０１の走査線に走査信号を印加するための走査線駆動回路３０３、信号線駆動回路３０２と走査線駆動回路３０３に動作用電源を供給する電源回路３０４から構成される。電源回路３０４は、前記図７の実施例のような回路から構成され、液晶パネルの走査線のハイレベル（選択レベル）とロウレベル（非選択レベル）としての前記電圧ＶＧＨとＶＧＬを生成する。また、前記ＤＤＶＤＨを信号線駆動回路３０２に供給し、階調電圧生成回路１００ではこの電圧ＤＤＶＤＨを用いて複数通りの階調電圧を生成する。この液晶表示装置３００には、液晶パネル３０１に画像を表示させるための各種処理を行うＭＰＵ（マイクロプロセッサユニット）３０５が接続されている。制御レジスタに設定情報の書き込み等を行う。

上記信号線駆動回路３０２は、上記ＭＰＵ３０５との間で表示データ及び制御用データのやり取りを行うためのシステムインターフェース３０６と、システムインターフェース３０６より出力された表示データを格納するための表示データメモリ３０７と、タップ調整レジスタ１０１、分圧比調整レジスタ１０２、振幅調整レジスタ１０３、傾き調整レジスタ１０４、微調整レジスタ１０５及び画面構成レジスタの各種レジスタからなる制御レジスタ３０８、階調電圧生成回路１００、及びデコード回路１０６を含んだ構成となっている。

システムインターフェース３０６は、ＭＰＵ３０５が出力する表示データ及びインストラクションを受け、制御レジスタ３０８へ出力する動作を行う。動作の詳細は、例えば６８系１６ｂｉｔのバスインターフェースに準拠しており、チップ選択を示すＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）信号、制御レジスタ３０８のアドレスを指定するのかデータを指定するのかを選択するＲＳ（Ｒｅｇｉｓｔｅｒ Ｓｅｌｅｃｔ）信号、処理動作の起動を指示するＥ（Ｅｎａｂｌｅ）信号、データの書き込み又は読み出しを選択するＷＲ（Ｗｒｉｔｅ Ｒｅａｄ）信号、制御レジスタ３０８のアドレス又はデータの設定値であるＤＡＴＡ信号及びリセット信号ＸＲＥＳで構成される。

上記インストラクションとは、ＬＣＤドライバＬＳＩ３０２、走査線駆動回路３０３、電源回路３０４の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、駆動電圧等の各種パラメータを含む。また、振幅調整、傾き調整、微調整、タップ調整、及び分圧比調整、画面構成に関する情報も含む。そして、制御レジスタ３０８は、インストラクションのデータを格納し、これを各駆動回路のブロックへ出力する。制御レジスタ３０８の各レジスタの設定値は、外部から独立に容易に変更可能となり、ガンマ特性の各調整を容易とし、例えばガンマ特性調整機能に加えて多様な液晶パネルにおいて、正確な色再現性を実現することができるようにされている。説明を簡単にするため、液晶の駆動等で必要な極性反転駆動に関する概念を省いたが、コモン反転、列毎反転、ドット反転といった各種方式へも容易に適用可能である。なお、表示データのビット数を６としたが、これに限られる訳ではない。

上記ＬＣＤドライバＬＳＩ３０２において、電源回路３０４や走査線駆動回路３０３において、前記高電圧が供給されるＭＯＳＦＥＴは、高耐圧あるいは中耐圧のＭＯＳＦＥＴで構成される。一方、前記入力電圧Ｖ１に対応した低電圧で動作する表示データメモリ３０７、制御レジスタ３０８、システムインピーダンス３０６等の内部回路は、上記入力電圧Ｖ１に対応した低耐圧ＭＯＳＦＥＴで構成される。つまり、この実施例のＬＣＤドライバＬＳＩ３０２では、低耐圧、中耐圧及び高耐圧からなる３種類のＭＯＳＦＥＴで構成される。

図１５において、電源回路は図１３，図４に示したような電源回路を組み合わせて構成されるものであってよい。また、前記制御レジスタにより、電源回路の動作モードを設定するものであってもよい。つまり、搭載された昇圧回路に応じて５倍、６倍、７倍又は７倍と８倍のいずれかの倍率を設定するもの、負電圧回路では−３倍、−４倍、−５倍のいずれかのい倍率に設定するものであってもよい。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。ＬＣＤドライバ３０２は、前記実施例のように１つの半導体集積回路装置で構成されるもの他、信号線駆動回路３０２、電源回路３０４及び走査線駆動回路３０３をそれぞれ別個の半導体集積回路装置で構成してもよい。これらの半導体集積回路装置を構成するチップを１のパッケージに搭載したものであってもよい。この場合、電源回路３０３は、上記信号線駆動回路に組み込んで構成してもよい。

容量Ｃ１０〜Ｃ４２等は、半導体集積回路装置に内蔵させるものであってもよい。半導体集積回路装置及び表示装置は、前記のような液晶表示パネルに向けたＬＣＤドライバＬＳＩ及び表示装置の他、他の表示形式の表示パネルである有機ＥＬパネルに向けたドライバＬＳＩ及び表示装置であってもよい。また、電源回路は、上記表示用ドライバの他に、不揮発性メモリのように昇圧電圧や負電圧を必要とする各種半導体集積回路装置に広く利用することができるものである。

この発明は、チャージポンプ回路を用いた電源回路及び表示装置に広く利用できる。

この発明に係る半導体集積回路に搭載される電源回路の一実施例の回路図である。 図１の電源回路の動作を説明するためのタイミング図である。 図１のチャージポンプ回路ＣＰＧ３０動作を説明するための回路図である。 図１の電源回路の動作を説明するための等価回路図である。 この発明に係る電源回路の他の一実施例の回路図である。 図５の電源回路の動作を説明するための等価回路図である。 この発明に係る電源回路の他の一実施例の回路図である。 図７のチャージポンプ回路ＣＰＧ１０の動作を説明するためのタイミング図である。 図７のチャージポンプ回路ＣＰＧ２０の動作を説明するためのタイミング図である。 図７のチャージポンプ回路ＣＰＧ３０の動作を説明するためのタイミング図である。 図７のチャージポンプ回路ＣＰＧ４０の動作を説明するためのタイミング図である。 図７の電源回路における電圧説明図である。 この発明に係る電源回路の更に他の一実施例の回路図である。 この発明に係る電源回路の更に他の一実施例の回路図である。 この発明に係るＬＣＤドライバＬＳＩを搭載した液晶表示装置の一実施例の全体ブロック図である。 本願発明者等においては先に検討されたチャージポンプ回路の回路図である。 図１６のチャージポンプ回路の動作説明図である。

符号の説明

ＣＰＧ１０〜ＣＰＧ４０…チャージポンプ回路、ＣＰＧ１〜ＣＰＧ２…チャージポンプ回路、
ＳＷ３０〜ＳＷ４７…スイッチ、Ｃ１０〜Ｃ４２…容量、ＳＷ５０〜ＳＷ７０…スイッチ、Ｃ１〜Ｃ５…容量、
３００…液晶表示装置、３０１…液晶パネル、３０２…信号線駆動回路、３０３…走査線駆動回路、３０４…電源回路、３０５…ＭＰＵ、３０６…システムインターフェース、３０７…表示データメモリ、３０８…制御レジスタ。

Claims (12)

1. 第１タイミングでオン状態となる第１ＭＯＳＦＥＴを介して第１容量の第１電極に接地電位を供給し、第２ＭＯＳＦＥＴを介して上記第１容量の第２電極に第１電圧を供給する第１動作と、上記第１タイミングと異なる第２タイミングでオン状態となる第３ＭＯＳＦＥＴを介して上記第１容量の上記第１電極に上記第１電圧を供給し、第４ＭＯＳＦＥＴを介して上記第１容量の上記第２電極から第２電圧を出力する第２動作とを交互に繰り返し行う第１チャージポンプ回路と、
   第３タイミングでオン状態となる第５ＭＯＳＦＥＴを介して第２容量の第１電極に上記第１電圧を供給し、第６ＭＯＳＦＥＴを介して上記第２容量の第２電極に接地電位を供給する第３動作と、上記第３タイミングと異なる第４タイミングでオン状態となる第７ＭＯＳＦＥＴを介して上記第２容量の上記第１電極に接地電位を供給し、第８ＭＯＳＦＥＴを介して上記第２容量の上記第２電極から上記第１電圧とは異なる極性の第３電圧を出力する第４動作とを交互に繰り返し行う第２チャージポンプ回路と、
   第５タイミングでオン状態となる第９ＭＯＳＦＥＴを介して第３容量の第１電極に接地電位を供給し、第１１ＭＯＳＦＥＴを介して上記第３容量の第２電極に上記第２電圧を供給し、第１２ＭＯＳＦＥＴを介して第４容量の第１電極に上記第３電圧を供給し、第１３ＭＯＳＦＥＴを介して上記第４容量の第２電極に上記第２電圧を供給する第５動作と、上記第５タイミングと異なる第６タイミングでオン状態となる第１０ＭＯＳＦＥＴを介して上記第３容量の上記第１電極に上記第２電圧を供給し、第１４ＭＯＳＦＥＴを介して上記第３容量の上記第２電極と上記第４容量の上記第１電極とを接続し、第１５ＭＯＳＦＥＴを介して上記第４容量の上記第２電極から第４電圧を出力する第６動作とを交互に繰り返し行う第３チャージポンプ回路とを有し、
   上記第１ないし第１０ＭＯＳＦＥＴは、上記第２電圧に対応した第１耐圧を有するＭＯＳＦＥＴであり、
   上記第１１ないし第１５ＭＯＳＦＥＴは、上記第１耐圧よりも高い上記第４電圧に対応した第２耐圧を有するＭＯＳＦＥＴである電源回路。
2. 請求項１において、
   上記第３容量の上記第１電極は、上記第１電圧を供給する上記第１耐圧の第１６ＭＯＳＦＥＴを更に有し、
   上記第１６ＭＯＳＦＥＴと上記第１０ＭＯＳＦＥＴとは、動作モードに応じていずれかが上記第６タイミングでオン状態となり、上記第１電圧又は第２電圧を選択的に供給することが可能な電源回路。
3. 請求項２において、
   上記第９ＭＯＳＦＥＴと上記第１０ＭＯＳＦＥＴとは、動作モードに応じていずれかが上記第６タイミングでオン状態にされることが可能な電源回路。
4. 請求項３において、
   上記第１タイミングと第３タイミングは、同じタイミングであり、
   上記第２タイミングと第４タイミングは、同じタイミングであり、
   上記第１ＭＯＳＦＥＴないし第１６ＭＯＳＦＥＴは、それぞれがＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの並列回路からなる電源回路。
5. 請求項４において、
   上記第１チャージポンプ回路は、上記第４ＭＯＳＦＥＴを介して出力された第２電圧を保持する第５容量を有し、
   上記第２チャージポンプ回路は、上記第８ＭＯＳＦＥＴを介して出力された第３電圧を保持する第６容量を有し、
   上記第３チャージポンプ回路は、上記第１５ＭＯＳＦＥＴを介して出力された第４電圧を保持する第７容量を有する電源回路。
6. 請求項５において、
   上記第１チャージポンプ回路は、上記第２タイミングでオン状態となる第１７ＭＯＳＦＥＴ介して第８容量の第１電極に上記接地電位を供給し、第１８ＭＯＳＦＥＴを介して上記第８容量の第２電極に第１電圧を供給する第１動作と、上記第１タイミングでオン状態となる第１９ＭＯＳＦＥＴを介して上記第８容量の上記第１電極に上記第１電圧を供給し、第２０ＭＯＳＦＥＴを介して上記第８容量の第２電極から第５電圧を出力する第２動作とを交互に繰り返し行う回路を更に有し、
   上記第１７ないし第２０ＭＯＳＦＥＴは、上記第１耐圧を有するものであり、
   上記第２電圧と上記第５電圧は共通にされる電源回路。
7. 請求項５において、
   上記第５タイミングでオン状態となる第２１ＭＯＳＦＥＴを介して第９容量の第１電極に上記第２電圧を供給し、第２２ＭＯＳＦＥＴを介して上記第９容量の第２電極に接地電位を供給し、第２３ＭＯＳＦＥＴを介して第１０容量の第１電極に上記第２電圧を供給し、第２４ＭＯＳＦＥＴを介して上記第１０容量の第２電極に上記第３電圧を供給する第７動作と、上記第６タイミングでオン状態となる第２５ＭＯＳＦＥＴを介して上記第９容量の上記第１電極に接地電位を供給し、第２６ＭＯＳＦＥＴを介して上記第９容量の上記第２電極と上記第１０容量の上記第１電極とを接続し、第２７ＭＯＳＦＥＴを介して上記第１０容量の第２電極から第６電圧を出力する第８動作とを繰り返し行う第４チャージポンプ回路を更に有し、
   上記第２１と第２５ＭＯＳＦＥＴは、第１耐圧を有するＭＯＳＦＥＴであり、
   上記第２２ないし第２４ＭＯＳＦＥＴと第２６と第２７ＭＯＳＦＥＴは、上記第１耐圧よりも高い第２耐圧を有するＭＯＳＦＥＴである電源回路。
8. 請求項７において、
   上記第１ないし第２７ＭＯＳＦＥＴは、１つの半導体基板上に形成され、
   上記第１容量ないし第１０容量は、外部端子を介して接続される素子で構成され、
   上記第１チャージポンプ回路で形成された第２電圧及び上記第２チャージポンプ回路で形成された第３電圧を上記第３及び第４チャージポンプ回路に供給する配線は、外部端子を介した配線により構成される電源回路。
9. 第１タイミングでオン状態となる第１ＭＯＳＦＥＴを介して第１容量の第１電極に接地電位を供給し、第２ＭＯＳＦＥＴを介して上記第１容量の第２電極に第１電圧を供給する第１動作と、上記第１タイミングと異なる第２タイミングでオン状態となる第３ＭＯＳＦＥＴを介して上記第１容量の上記第１電極に上記第１電圧を供給し、第４ＭＯＳＦＥＴを介して上記第１容量の上記第２電極から第２電圧を出力する第２動作とを交互に繰り返し行う第１チャージポンプ回路と、
   第３タイミングでオン状態となる第５ＭＯＳＦＥＴを介して第２容量の第１電極に上記第１電圧を供給し、第６ＭＯＳＦＥＴを介して上記第２容量の第２電極に接地電位を供給する第３動作と、上記第３タイミングと異なる第４タイミングでオン状態となる第７ＭＯＳＦＥＴを介して上記第２容量の上記第１電極に接地電位を供給し、第８ＭＯＳＦＥＴを介して上記第２容量の上記第２電極から上記第１電圧とは異なる極性の第３電圧を出力する第４動作とを交互に繰り返し行う第２チャージポンプ回路と、
   第５タイミングでオン状態となる第９ＭＯＳＦＥＴを介して第３容量の第１電極に上記第２電圧を供給し、第１０ＭＯＳＦＥＴを介して上記第３容量の第２電極に接地電位を供給し、第１１ＭＯＳＦＥＴを介して第４容量の第１電極に上記第２電圧を供給し、第１２ＭＯＳＦＥＴを介して上記第４容量の第２電極に上記第３電圧を供給する第７動作と、上記第５タイミングと異なる第６タイミングでオン状態となる第１３ＭＯＳＦＥＴを介して上記第３容量の上記第１電極に接地電位を供給し、第１４ＭＯＳＦＥＴを介して上記第３容量の上記第２電極と上記第４容量の上記第１電極とを接続し、第１５ＭＯＳＦＥＴを介して上記第４容量の第２電極から第５電圧を出力する第８動作とを繰り返し行う第４チャージポンプ回路とを有し、
   上記第１ないし第９ＭＯＳＦＥＴと第１３ＭＯＳＦＥＴは、上記第２電圧に対応した第１耐圧を有するＭＯＳＦＥＴであり、
   上記第１０ないし第１２ＭＯＳＦＥＴと第１４と第１５ＭＯＳＦＥＴは、上記第１耐圧よりも高い上記第５電圧に対応した第２耐圧を有するＭＯＳＦＥＴである電源回路。
10. 請求項９において、
    上記第１タイミングと第３タイミングは、同じタイミングであり、
    上記第２タイミングと第４タイミングは、同じタイミングであり、
    上記第１ＭＯＳＦＥＴないし第１５ＭＯＳＦＥＴは、それぞれがＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの並列回路からなる電源回路。
11. 第１タイミングでオン状態となる第１ＭＯＳＦＥＴを介して第１容量の第１電極に接地電位を供給し、第２ＭＯＳＦＥＴを介して上記第１容量の第２電極に第１電圧を供給する第１動作と、上記第１タイミングと異なる第２タイミングでオン状態となる第３ＭＯＳＦＥＴを介して上記第１容量の上記第１電極に上記第１電圧を供給し、第４ＭＯＳＦＥＴを介して上記第１容量の上記第２電極から第２電圧を出力する第２動作とを交互に繰り返し行う第１チャージポンプ回路と、
    第３タイミングでオン状態となる第５ＭＯＳＦＥＴを介して第２容量の第１電極に上記第１電圧を供給し、第６ＭＯＳＦＥＴを介して上記第２容量の第２電極に接地電位を供給する第３動作と、上記第３タイミングと異なる第４タイミングでオン状態となる第７ＭＯＳＦＥＴを介して上記第２容量の上記第１電極に接地電位を供給し、第８ＭＯＳＦＥＴを介して上記第２容量の上記第２電極から上記第１電圧とは異なる極性の第３電圧を出力する第４動作とを交互に繰り返し行う第２チャージポンプ回路と、
    第５タイミングでオン状態となる第９ＭＯＳＦＥＴを介して第３容量の第１電極に接地電位を供給し、第１１ＭＯＳＦＥＴを介して上記第３容量の第２電極に上記第２電圧を供給し、第１２ＭＯＳＦＥＴを介して第４容量の第１電極に上記第３電圧を供給し、第１３ＭＯＳＦＥＴを介して上記第４容量の第２電極に上記第２電圧を供給する第５動作と、上記第５タイミングと異なる第６タイミングでオン状態となる第１０ＭＯＳＦＥＴを介して上記第３容量の上記第１電極に上記第２電圧を供給し、第１４ＭＯＳＦＥＴを介して上記第３容量の上記第２電極と上記第４容量の上記第１電極とを接続し、第１５ＭＯＳＦＥＴを介して上記第４容量の上記第２電極から第４電圧を出力する第６動作とを交互に繰り返し行う第３チャージポンプ回路と、
    上記第５タイミングでオン状態となる第２１ＭＯＳＦＥＴを介して第９容量の第１電極に上記第２電圧を供給し、第２２ＭＯＳＦＥＴを介して上記第９容量の第２電極に接地電位を供給し、第２３ＭＯＳＦＥＴを介して第１０容量の第１電極に上記第２電圧を供給し、第２４ＭＯＳＦＥＴを介して上記第１０容量の第２電極に上記第３電圧を供給する第７動作と、上記第６タイミングでオン状態となる第２５ＭＯＳＦＥＴを介して上記第９容量の上記第１電極に接地電位を供給し、第２６ＭＯＳＦＥＴを介して上記第９容量の上記第２電極と上記第１０容量の上記第１電極とを接続し、第２７ＭＯＳＦＥＴを介して上記第１０容量の第２電極から第６電圧を出力する第８動作とを繰り返し行う第４チャージポンプ回路とを有し、
    上記第１チャージポンプ回路は、上記第４ＭＯＳＦＥＴを介して出力された第２電圧を保持する第５容量を有し、
    上記第２チャージポンプ回路は、上記第８ＭＯＳＦＥＴを介して出力された第３電圧を保持する第６容量を有し、
    上記第３チャージポンプ回路は、上記第１５ＭＯＳＦＥＴを介して出力された第４電圧を保持する第７容量を有し、
    上記第４チャージポンプ回路は、上記第２７ＭＯＳＦＥＴを介して出力された第６電圧を保持する第１１容量を有し、
    上記第１ないし第１０ＭＯＳＦＥＴ及び上記第２１と第２５ＭＯＳＦＥＴは、上記第２電圧に対応した第１耐圧を有するＭＯＳＦＥＴであり、
    上記第１１ないし第１５ＭＯＳＦＥＴ及び上記第２２ないし第２４ＭＯＳＦＥＴと第２６と第２８ＭＯＳＦＥＴは、上記第１耐圧よりも高い上記第４電圧に対応した第２耐圧を有するＭＯＳＦＥＴである電源回路と、
    上記第４電圧と上記第６電圧とを電源電圧として動作する走査線駆動回路と、
    上記第２電圧と接地電位を電源電圧として動作する信号線駆動回路と、
    上記走査線駆動回路と信号線駆動回路により表示動作を行う表示パネルとを備えた表示装置。
12. 請求項１１において、
    上記電源回路、走査線駆動回路及及び信号線駆動回路とは１つの半導体基板上に形成され、
    上記半導体基板上には、上記第１耐圧よりも小さな第３耐圧のＭＯＳＦＥＴを更に有して、上記第１電圧で動作する信号処理回路を構成し、
    上記第１ないし第１１容量は、外付け素子で構成される表示装置。

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