TWI304259B - Semiconductor device and method of manufacturing the same - Google Patents

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TWI304259B TW091105789A TW91105789A TWI304259B TW I304259 B TWI304259 B TW I304259B TW 091105789 A TW091105789 A TW 091105789A TW 91105789 A TW91105789 A TW 91105789A TW I304259 B TWI304259 B TW I304259B
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1304259 A7 ^^-____ B7 五、發明說明（1 ) 贿 〜 -- 發明背景 (請先閲讀背面之注意事項再填寫本頁) 本發明請求於2001年π月15曰於日本專利局申請之曰 本專利申請案第2〇〇1_35〇323號之利益，該申請案之揭露 内容係包含於此處以作為參考之用。 發明領域 本發明大致係有關於半導體元件，且更詳而言之係有 關具有鐵電質膜之半導體元件。 』諸如所謂動態隨機存取記憶體（DRAM)或靜態隨機存 取圮憶體（SRAM)之半導體元件被廣泛地作為包括電腦之 各種育訊處理裝置内之高速主記憶體元件。然而，此等半 導體疋件具有揮發性記憶體，且當電源被切斷時，儲存於 其間之資訊將遺失。傳統上，非揮發性磁碟單元已被作為 用以儲存程式與資料之大容量次級儲存元件使用。 然而，磁碟單元之缺點為體積大且易碎、 力消耗，且更詳而言之，於讀取及寫入資訊時:、= 度較低。近期，電氣可抹除可規劃唯讀記憶體（EEPR0M) 或快閃記憶體元件被廣泛地使用以將資訊儲存於電荷形式 之浮動閘極電極内。特別是，快閃記憶體元件傾向於具有 高集積密度’因其具有類似於DRAM之晶胞構造，且被期 待成為可與磁碟單元相較之大容量儲存元件。 在EEPROM及快閃記憶體元件中，資訊之寫人係藉由 經由隧穿絕緣膜將熱電子注入浮動閘極電極而達成。如此 一來，快閃記憶體元件具有之缺點為其無可避免地需要時 間寫入且在寫入與抹除操作重複數次之後隨穿絕緣膜將退 g紙張尺度適用中國國家標準（CNS) A4規格（210X297公复） 1304259 A7 ___B7_ 五、發明説明（2 ) 化。當隧穿絕緣膜退化時，寫入與抹除操作將變為不穩定。 (請先閱讀背面之注意事項再填寫本頁} 有鑑於此，本發明提出用以將資訊以自然極化形式儲 存於鐵電質膜之鐵電質記憶體元件（下文將以FeRAM稱 之）。在此種FeRAM中，以如同DRAM之情形之單一 MOSFET組成之各別記憶體晶胞電晶體包含一種結構，其 中記憶體晶胞電容器内之介電膜係以諸如PZT (Pb(Zr， Ti)〇3)或PLZT(Pb(Zr，Ti，La)03)等鐵電質材料置換，且更 詳而言之，係以SBT(SrBi2Ta203)或 SBTN(SfBi2(Ta，Nb)2〇3) 等鐵電質材料置換，且因而可以高集積密度集積。此外， FeRAM具有之優點特徵為由於其藉由施加電場控制鐵電 質電容器之自然極化，因此可以高速寫入操作，較藉由注 入熱電子實施寫入之EEPROM或快閃記憶體元件快速1〇〇〇 以上之因數，且與EEPROM或快閃記憶體元件相較，電力 消耗被減至1/10。此外，其使用期限更長，因其並無需使 用隧穿氧化物膜；此FeRAM元件可被抹除一千萬次或更 多。 發明領域說明 苐1圖顯示揭露於日本專利公開申請案第2〇〇〇_ 1 56470 號中之FeRAM 10之結構。 參考第1圖，對應於藉由元件隔離絕緣膜丨2所界定之 主動£ ’ FeRAMlO係形成於Si基體11上。FeRAMi〇包括 經由未顯示於圖上之閘極絕緣膜而形成於Si基體上之閘極 電極13，及形成於Si基體11内之閘極電極13之任一側上之 擴散區11A與11B。 | 紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） _ 5 · 1304259 A7 B7 五、發明説明（ ------------------裝…： (請先閱讀背面之注意事項再填窝本頁) 内層絕緣膜14被形成於Si基體11上以遮蓋閘極電極 13。其中之較低電極15、鐵電質膜16、及較高電極17係為 連續層狀結構之鐵電質電容器被形成於内層絕緣膜上。 鐵電質電容器係被遮蓋以形成於内層絕緣膜丨4上之分 離内層絕緣膜1 8。通過内層絕緣膜14且各別曝光擴散區 11A及11B之接觸孔18A、18B係形成於内層絕緣膜18内。 此外’曝光較低電極15之接觸孔18C及曝光較高電極17之 接觸孔1 8D係形成於内層絕緣膜丨8内。 、τ 在第1圖之FeRAM中，接觸孔18A至18D係各別被填入 具有TiN膜、Al-Cu膜、TiN膜及Wsi膜之連續層狀結構之 接觸插塞1 9A至19D。詳而言之，與接觸插塞接觸之内接 圖案係形成於内層絕緣膜1 8上。 特別係在最近，諸如Ir〇x或SrRuOx等傳導氧化物經 常被使用作為用於FeRAM内之鐵電質電容器之較高電 極。此種傳導氧化物在化學及結晶特性上係類似於由氧化 物組成之鐵電質膜，且在最佳化鐵電質膜之電氣特性上較 為方便。 在第1圖之FeRAM中，接觸插塞19A至19D係藉由賤鑛 法形成。然而，在濺鍍法中，若半導體元件被微小化，則 接觸孔1 8A至1 8D内之階梯覆蓋率將輕易形成缺陷並產生 產量與可靠性之問題。 在一般半導體元件中，此種接觸插塞通常係以化學蒸 錢沉積（CVD)法藉由沉積W層而形成，並於稍後以化學機 械拋光（CMP)法移除絕緣膜上之w層。因此，即使係填入 1304259 A7 __ B7 五、發明説明（4 ) 縱橫較大之接觸孔内，藉由CVD法以W插塞穩固地填入接 觸孔係有可能的。 然而，在諸如FeRAM之具有鐵電質膜的半導體中， 以CVD法沉積W層之嘗試產生之問題為在沉積期間包含於 氣氛内之I作用於鐵電質膜並還原鐵電質膜。當鐵電質 膜還原時，具有所欲磁滯現象特徵之電氣特性消失。 在嘗試避免此問題之一方法中其考慮形成供擴散區用 之W插塞，且於而後形成供鐵電質電容器用之接觸孔等步 驟。 舉例言之，在第1圖之FeRAMlO中，可考慮先形成接 觸孔18A及18B，而後再以W插塞19A及19β各自填塞接觸 孔18A及18B以形成接觸孔18C、18D。根據此種分段，在 W插塞19A及19B之形成中，鐵電質膜16係藉由内層絕緣 膜18而密封，並可避免鐵電質膜還原之問題。 然而，在此種方法中，其需藉由乾蝕刻法於鐵電質電 容器内形成接觸孔18C及18D。特別係於較高電極17係以 傳導氧化物膜形成時，此乾钱刻法將牽涉到較高電極17下 之鐵電貝膜16將被部份還原，並產生氧缺陷之問題。 因此，在接觸孔18C及18D係於之後形成之情形中， 用以補償氧缺陷之氧化氣氛内之熱處理係有需要的。然 而，當熱處理係於氧化氣氛中進行時，先前形成之w插塞 19A及l9B被氧化，並產生有關接觸電阻增加之問題。 發明概述
五、發明説明（5 ) 據此，本發明之一般目的係用以提供可解決上述問題 之新穎且實用之半導體元件，及其製造方法。 更岸而σ之，本發明之特殊目的係用以提供且 鐵電質電容器之半導體 》 /、有 亍守筱兀仵之方法，籍由CVD法，此方法 形成接觸鐵電質電容器之較高電極之接觸插塞而無需氧化 以諸如W等材料組成之導體接觸插塞，同時可抑止鐵電質 電容器内鐵電質膜之退化。本發明之再一目的係用以提供 以此種製造方法所形成之半導體元件。 上述目的可藉由提供具有··半導體基體；形成於此半 導體基體上並包括形成於半導體基體内之擴散區之電晶 體，开V成於半導體基體上並具有較低電極、鐵電質膜、及 車乂同電極之連續層狀結構之電容器；形成於半導體基體上 以遮蓋電容器之絕緣膜；形成於絕緣膜内以曝光電容器之 較面電極之第一接觸孔；形成於絕緣膜内以曝光擴散區之 第一接觸孔；形成於第一接觸孔内之第一傳導插塞；及形 成於第二接觸孔内之第二傳導插塞；傳導氮化物膜係形成 於第一傳導插塞與較高電極間以接觸第一接觸孔之内壁及 較高電極之表面之半導體元件而達成。 本發明更可藉由提供一半導體元件之製造方法達成上 述目的，此半導體元件包含半導體基體、形成於此半導體 基體並包括形成於半導體基體内之擴散區之電晶體；形成 於半導體基體上並具有較低電極、鐵電質膜及較高電極之 連續層狀結構之鐵電質電容器；其中此方法包含下列步 驟·（a)於半導體基體上形成絕緣膜以遮蓋鐵電質電容器； I㈡本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）
圖 1304259 發明説明（6 (b)^絕緣膜上形成第一接觸孔及第二接觸孔以各別曝光 較咼電極與較低電極；（c)在鐵電容器上於一氧化氣氛内 進行熱處理；（d)於絕緣膜内形成第三接觸孔以曝光擴散 區，（e)於絕緣膜上形成傳導氮化物膜以遮蓋第一、第二 及第三接觸孔；及（f)於傳導氮化物膜上形成傳導層使得 傳導層填注第一、第二、及第三接觸孔。 圖式簡要說明 第1圖係顯示傳統FeRAM結構之圖； 第2圖係顯示根據本發明之第一實施例iFeRAM結構 的圖， 第3 A至31圖係顯示根據本發明之第二實施例之 FeRAM的製造步驟之圖； 第4A至4C圖係顯示根據本發明之第三實施例之 FeRAM的製造步驟之圖； 第5 A至5H圖係顯示根據本發明之第四實施例之 FeRAM的製造步驟之圖； 第6A至6B圖係顯示根據本發明之第四實施例之轉換 較佳實施例詳細說明 本發明之發明人已經由實驗察知本發明之基礎，即傳 導氣化物膜可作為有效氯阻隔層使用。有鑑於此，本發明 提議在伴隨接觸孔之形成之氧化氣氛内進行熱處理後，在 本紙張尺度適用中國國家標準（CNS) A4規格（21〇X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、可丨 1304259 A7 ^-----———— _ 五、發明説明（7 ) " ~ (請先閲讀背面之注意事項再填窝本頁) 曝光鐵電質電容器之較高與較低電極之接觸孔内形成傳導 氮化物膜。經由接觸孔作用於鐵電質電容器且退化其電氣 特性之風氣氛之問題，可如上所述在使用氫氣氛之後續 CVD處理期間藉由在接觸孔内形成傳|氮化物膜而加以避 免。如此一來，即可能藉由對階梯覆蓋率而言係較佳者之 CVD法形成填注接觸孔或曝光擴散區之低電阻金屬插塞， 且亦可旎製造無退化特性之半導體元件。 第一實施例 第2圖顯示根據本發明之第一實施例之FeRAM2〇之結 構。 參考第2圖，FeRAM20係形成於可為p型或n型中之任 一者之Si基體21上，且其具有藉由場絕緣膜22界定之ρ型 井21A及η型井21B。多晶矽化金屬結構之閘極電極24A係 經由閘極絕緣膜23 A形成於ρ型井21A上。類似地，多晶矽 化金屬結構之閘極電極24B係經由閘極絕緣膜23B形成於η 型井21Β上。更詳而言之，在ρ型井21Α内，η型擴散區 及2 lb係形成於閘極電極24A之任一側中，且在n型井21B 内’ ρ型擴散區21c及2 Id係形成於閘極電極24Β之任一側 中。閘極電極24A延伸於主動區外之場氧化物膜22上並構 成FeRAM字組線（WL)之部份。 每一閘極電極24A、24B具有一側壁絕緣膜，且係遮 蓋以藉由CVD法形成於Si基體21上厚度約為2〇〇nm之SiON 遮蓋膜25以遮蓋場絕緣膜22。 04本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 1304259 A7 B7 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 此遮蓋膜25更被遮蓋以厚度約為1 /z m且係以使用 TEOS氣體作為前驅物之CVD法形成之Si02内層絕緣膜 26。而後，此内層絕緣膜26之表面係藉由CMP法而平坦化。 具有連續層狀結構之鐵電質電容器被形成於内層絕緣 膜26之平坦化表面上，其中此結構包括較低電極27，其中 厚度介於10至30nm間、較佳者為20nm之Ti膜、厚度介於100 至3 00nm間、較佳者為175nm之Pt膜係為連續層狀；以厚 度介於100至300nm間、較佳者為240nm之PZT(Pb(Zr，Ti)03) 或PZLT((Pb，La)(Zr，Ti)03)構成之鐵電質電容器絕緣膜 28 ;及由厚度介於100至300nm間、較佳者為200nm之IrOx 構成且係形成於鐵電質電容器絕緣膜28上之較高電極29。 Ti膜與Pt膜通常係以濺鍍法形成，且鐵電質電容器絕緣膜 28通常係於濺鍍法後在725°C之氧化氣氛内進行20秒之急 速熱處理而結晶。較佳者為，鐵電質膜28係被加入Ca與Sr， 且可藉由諸如離心（spin-on)法、sol-gel法、金屬有機沉積 (MOD)法或MOCVD法等其他非濺鍍法之方法而形成。其 亦可使用諸如 SBT(SrBi2(Ta，Nb)209)膜或 BT0(Bi4Ti2012)膜 等其他膜代替PZT或PLZT膜而供鐵電質電容器絕緣膜28 用。詳言之，其可藉由使用諸如BST ((Ba，Sr)Ti03)膜或 ST0(SrTi03)膜等高介電膜代替鐵電質電容器絕緣膜28而 形成DRAM。而後，構成較高電極29之IrOx膜通常係以濺 鍍形成。其仍可使用Pt膜或SR0(SrRu03)膜代替IrOx膜而 供較高電極29用。 以此方式形成之鐵電質電容器被遮蓋以於常溫下藉由 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -11- 1304259 A7 五、發明説明（ 濺鍍法而形成之厚度約為50nm之Al2〇3包封層330A。藉由 濺鍍法形成於内層絕緣膜26上之包封層330 A係遮蓋以厚 度約為20nm之Al2〇3之隔離包封層330。 由較高電極頂部起算、厚度約為400nm之Si02内層絕 緣膜30係藉由CVD法形成於包封層330上，此CVD法較佳 地係使用以諸如SiH4、Si2F6、Si3F8、Si2F3Cl或SiFj聚石夕 甲烷化合物，或TEOS作為前驅物之電漿CVD法。各別曝 光較高電極29及較低電極27之接觸孔30A、30B被形成於 内層絕緣膜30内。各別曝光擴散區21a、21b、21c及21d且 通過内層絕緣膜26延伸之接觸孔30(：、300、3(^及3 0?亦 被形成。詳而言之，曝光形成於元件隔離膜22上之字組線 圖案WL之接觸孔30G係經由内層絕緣膜30而形成。 在此實施例中，厚度約為50nm且係由諸如TiN之氮化 物構成之黏著性薄膜3 1A或3 1B被形成於每一接觸孔3〇A與 30B以直接接觸各別接觸孔之内壁平面並直接接觸較高電 極29或較低電極27之表面。在接觸孔30A中，以W構成之 傳導插塞32A被形成於TiN黏著性薄膜31A上，且在接觸孔 30B中，以w構成之傳導插塞32B被形成於TiN黏著性薄膜 31B上，兩者皆係以使用W]p6、Ar、及h2等混合氣體之cvd 法進行。在此實施例中，TiN黏著性薄膜31C至3 1G係各別 形成於接觸孔30C至30G之内壁平面，且w插塞32C至32G 係以相同之方式各別形成於TiN黏著性薄膜3 1C至3 1G上以 填注各別接觸孔。
以A1構成之互連圖案33A至33F係對應於每一各別W 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 12- (請先閱讀背面之注意事項再填寫本頁) _裝丨 、一叮| 1304259 A7 ___ B7 五、發明説明（10 ) 插塞32A至32G而形成於内層絕緣膜30上，且互連圖案33A 至33F係被遮蓋以由Si〇2構成藉電漿CVD法形成之下一内 層絕緣膜34。類似於内層絕緣膜30，内層絕緣膜34可使用 以諸如SiH4、Si2F6、Si3F8*SiF3Cl之聚矽甲烷化合物，或 TEOS作為前驅物而形成。 詳而言之’以厚度大於l〇〇nm之Si〇2構成之保護絕緣 膜3 5係藉由CVD法而形成於内層絕緣膜34上。以此方式形 成之保遵絕緣膜3 5遮盡精由跟隨内層絕緣膜3 4之形成之平 坦化階段（CMP)曝光之狹縫（腔室）。 通過保護絕緣膜35並曝光互連圖案33A及33F之接觸 孔35A、35B係形成於内層絕緣膜34内。此外，w插塞37A、 37B係經由TiN黏著性薄膜3 6 A及3 6B而形成於接觸孔 35A、35B之内壁平面上。 詳而言之，由A1或A1合金構成之與W插塞37A、37B 接觸之互連圖案38A、3 8B係形成於保護絕緣膜35上。而 後，遮蓋接觸孔35A、35B之内壁平面之TiN黏著性薄膜 36A、36B延伸於互連圖案38A或38B與保護絕緣膜35間。 互連圖案38A、38B被遮蓋以由類似於内層絕緣膜3〇 或34之方法形成之内層絕緣膜39。内層絕緣膜39被遮蓋以 類似保護絕緣膜35之保護絕緣膜40，且包括位元線（BL)之 互連圖案41A至41E被形成於保護絕緣膜40上。 本發明之發明人已經由實驗確知構成本發明之基礎為 在形成供各別接觸孔30A、30B用之W插塞32A、32B時， 藉由連續地以各別丁11^膜31八及316遮蓋接觸孔30八、306 -13- (請先閲讀背面之注意事項再填寫本頁) ”|7本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱〉 1304259 A7 " ' -----—B7___ 五、發明説明（11 ) 之内壁平面與底部平面，進入較高電極29與鐵電質膜28之 氮氣可有效地被抑制，且更詳而言之，當W插塞32a、32B 係使用WF0、Ar、及&等混合氣體經由CVD法形成時，鐵 電質膜28之電氣特性退化可被有效抑制。另一方面，當使 用具有傳統層狀結構之Ti膜與TiN膜之膜以供黏著性薄膜 遮蓋相關接觸孔之内壁平面與底部平面時，特別係曝光較 高電極29之接觸孔30A時，可觀察到接觸電阻明顯增加。 此顯示於下列表1。 表1 系較高電極與S/D 用之接觸金屬 S/D接觸電阻 較而電極之接觸電阻 TiN(5 0nm)/Ti(20nm) 7.7 6171 ~ TiN(50nm) 8.3 8.0 參考表1，可發現當使用厚度為20nm之Ti膜與厚度為 50nm之TiN膜之層狀結構黏著性薄膜層時，曝光擴散區2u 或21b之接觸孔30C或30D内之接觸電阻為7.7 Ω/via，而 曝光較尚電極29之接觸孔30A内之接觸電阻為61.1 Q /via 〇 相反地，當使用厚度為50nmiTiN膜時，兩接觸孔内 之接觸電阻為8.0-8.3 Ω/via，且未觀察到接觸孔3〇a内之 接觸電阻增加。 因此可考慮當Ti膜與TiN膜之層狀結構被使用時，下 列反應可能發生
Ti + IrOx — TiOx + lr -14- (請先閲讀背面之注意事項再填寫本頁) III#紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 1304259 A7 -—- —__£7____ 五、發明説明（12 ) 當Ti膜接觸TrOx較高電極29，並因而形成7丨〇\膜使接觸 電阻增加。相反地，若僅使用TiN膜作為黏著性薄膜，此 種反應將不會發生且如此一來接觸電阻將不會增加。
TiN膜具有以TiNx表示之組成物且理想地具有以丁込… 表示之化學計量組成物。據此，當TiN黏著薄膜組成物變 為與上述化學計量組成物更為接近時，其被考慮為因接觸 電阻增加而產生之抑制效應將更為明顯。詳而言之，對於 伴隨TiN黏著性薄膜之使用而來之接觸電阻增加之壓縮效 應並未限於較高電極29係IrOx膜之情況，其被考量為對於 具有諸如SrRuOx膜之傳導氧化物膜亦有影響。 第二實施例 此處，根據本發明之第二實施例之第2圖中之FeRAM 的製造步驟將參考第3A至31圖說明如下。在此等圖中， 對應於前述之元件具有相同之元件標號且因此省略其解 釋。 參考第3A圖，藉由使用TEOS作為前驅物以遮蓋閘極 電極24A、24B之電漿CVD法、厚度約為Ιμηι之Si02内層絕 緣膜26被形成於具有擴散區2 la至2 Id並具有多晶矽化金屬 閘極電極24A、24B之Si基體21上。内層絕緣膜26係藉由 CMP法而平坦化。各自具有厚度為20nm與175nm之Ti膜與 Pt膜被連續地沉積，且如前所述，較佳地具有Ca與Sr之厚 度為240nm之鐵電質膜係藉由濺鍍法而形成於其上。以此 方式形成之PLZT膜係於725°C藉由急速熱處理20秒、以每 轉#紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -15- (請先閱讀背面之注意事項再填寫本頁；> 袭- 、τ· 1304259 A7 -----B7 五、發明説明（13 ) 秒上升125°C之速率形成於氧化氣氛内。 (請先閲讀背面之注意事項再填寫本頁) 在鐵電質膜被結晶化後，藉由濺鍍法、厚度為2〇〇nm 之IrOX膜被形成於鐵電質膜上。 以此方式形成之IrOX係藉由電阻處理而圖案化，且 形成較高電極29。在電阻處理後，鐵電質膜再次於65(rc 之於氧化軋氣中進行60分鐘之熱處理，且於賤鍍階段期間 及IrOX膜之圖案化階段期間產生於鐵電質膜之缺陷被補 償。 其次，包括較高電極29之電阻圖案被形成且使用此種 電阻圖案作為光罩將鐵電質膜圖案化。而後鐵電質電容器 絕緣膜28被形成。在鐵電質電容器絕緣膜28形成後，内層 絕緣膜2 6係藉由更於氮氣氛中進行熱處理而脫水。 詳而言之，用以保護鐵電質電容器絕緣膜28不受h2 損害之包封層330A係藉於一般溫度濺鍍Al2〇3膜而形成以 遮蓋鐵電質電容器絕緣膜28與較高電極29。其亦可沉積 pzt膜、plzt膜或Tiox膜以取代ai2o3膜以供包封層膜 330A用。在包封層330A形成後，熱處理係於55〇°C、於增 強堅固包封層330A之膜特性之氧化氣氛中進行6〇分鐘。 詳而言之，電阻圖案被形成於包封層330A上，且Pt/Ti 層係使用此種電阻圖案作為光罩而圖案化，且較低電極被 形成。 在較低電極27之圖案化期間使用之電阻圖案被移除， 且較低電極於350°C被施以30分鐘之熱處理。包封層33〇係 以濺錢Al2〇3之方式形成於内層絕緣層26上使得包封層330 :5參位本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) ~ 1304259 A7 _ B7 五、發明説明（14 ) 遮蓋基本包封層330A。 在第3A圖所示之步驟中，在形成包封層33〇後，熱處 理係於650 C之氧化氣氛内進行3〇分鐘，用以補償因鐵電 質電容器絕緣膜28所致之傷害。詳而言之，如前所述，厚 度約為1200nm之内層絕緣膜3〇係經由使用諸如μη4、
SiJ6、SiJ8、S^FgCl或SiF4作為前驅物之聚矽甲烷化合 物之電漿CVD法形成於包封層330上。其亦可使用TEOS作 為前驅物形成内層絕緣膜30。此外，除電漿cvd法外，亦 可使用熱激發C VD法及雷射激發c VD。在内層絕緣膜3 〇形 成後，其被拋光直至由較高電極29表面測得之厚度約為 400nm，而後被平坦化。 在第3B圖所示之步驟中，在使用化電漿或n2〇電漿將 内層絕緣膜30脫水之階段後，各自通過包封層33〇與33〇A 並曝光較高電極29與較低電極27之接觸孔30A與30B係藉 由使用CHF3、CF4及Ar之混合氣體之電阻處理而形成於内 層絕緣膜3 0。
在第3B圖所示之步驟中，其所形成之結構係於氧化 氣氛内於550。(：進行60分鐘之熱處理，且伴隨接觸孔3〇A 至30B之形成而來之鐵電質容器絕緣膜28之品質退化被修 復。 在第3C圖所示之步驟中，具有對應於接觸孔3〇(：至3〇F 之開孔之電阻圖案R被形成於第3B圖之結構上。内層絕緣 膜30與26及疊置於其間之包封層33〇係藉由使用電阻圖案 R作為光罩而圖案化，形成各別曝光擴散區21&至21(1之接 3®$本紙張尺度適用中國國家標準（⑽）A4規格（210X297公爱） •17- (請先閲讀背面之注意事項再填寫本頁) 訂...... 1304259 A7 _B7_ 五、發明説明（15 ) 觸孔30C至30F。在第3C圖及下文之敘述中，由於其形成 係可輕易暸解之故，第2圖所示之接觸孔之形成並未顯示。 在第3D圖所示之結構中，電阻圖案被移除，且厚度 約為50nm之TiN膜31係於藉由Ar電漿蝕刻實施預先處理後 被形成於内層絕緣膜30上，使得TiN膜30連續地遮蓋接觸 孔30 A之内壁平面與底部平面及接觸孔30B之内壁平面與 底部平面。此種TiN膜係於接觸孔30A之底部平面接觸較 高電極29之曝光部份，並於接觸孔30B之底部平面接觸較 低電極27之曝光部份。TiN膜31亦於接觸孔30C至30F各別 接觸曝光擴散區21a至21d。 在第3E圖所示之步驟中，W層32係以第3D所示之結 構沉積於TiN膜31上以藉由使用WF6、Ar及H2iCVD法各 別填注接觸孔30C至30F。 在第3E圖所示之步驟中，雖然H2被用於W層之CVD階 段中，H2並未達到鐵電質膜28，因為包括鐵電質膜28之 全部鐵電質電容器係連續地以第3E圖所示之結構遮蓋以 TiN膜3 1，且如此一來可避免由於還原所引起之鐵電質電 容器之特性退化問題。 在第3F圖所示之步驟中，内層絕緣膜30上之W層32被 拋光並移除。因此，W插塞32A至32F係由接觸孔30A至30F 内之W層之剩餘部份各別形成。作為此種CMP處理之結 果，TiN膜31被平坦化且TiN圖案31A至31F係對應於接觸 孔30A至30F而形成。 在以此方式形成之W插塞32A至32F中，W插塞32A經 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -18 - (請先閲讀背面之注意事項再填寫本頁) 袭— -、可| 1304259 A7 B7 五、發明説明（16 由丁丨>^圖案31人接觸以11；〇\構成之較高電極29。然而，如 參考上文表1所述，TiN圖案並未與諸如IrOx之傳導氧化物 產生反應’且如此一來將不會增加接觸電阻。 在第3G圖所示之步驟中，具有n2之乾燥處理與膜品 質改良處理被實施以供内層絕緣膜3〇用。在接觸孔32A至 32F之每一表面係藉由rF蝕刻而清除後，藉由濺鍍法、厚 度為50nm之TiN膜、厚度為5nm之Al-Cu合金膜及厚度為 100nm之TiN膜之層狀結構被形成於内層絕緣膜3〇上。 在第3H圖所示之步驟中，以此方式形成之傳導層33 被圖案化以對應於接觸插塞32A至32F形成互連圖案33 a至 33E。 在第31圖所示之步驟中，由A12〇3構成之遮蓋膜33&係 藉由濺鍍法而形成於第3H圖所示之結構中。 詳而言之，下一内層絕緣膜被形成於第31圖所示之結 構上，且其係可藉由重複第3(}至31圖所示之步驟形成較 高層之互連層。 在此實施例中，在W層32形成後，在氧化氣氛實施之 熱處理階段並未進行，且因此與由於…插塞32八至32f所 引起之接觸電阻增加之問題並未發生。 第三實施例
第4A至4C圖顯示根據本發明之第三實施例之FeRAM 之製造方法’其中類似之元件具有相同之元件標號並因而 省略其解釋。 ㈣3本紙張尺度適财_家標準（CNS) μ規格⑵狀撕公幻― (請先閲讀背面之注意事項再填寫本頁)
-19- 1304259 A7 _______B7 _ _ 五、發明説明（18 ) 第5 A及5B圖對應於第3A及3B圖所示之步驟。形成於 内層絕緣膜26上之鐵電質電容器被遮蓋以内層絕緣膜30， 且藉由在曝光較高電極29之接觸孔30A與曝光較低電極27 之接觸孔30B被形成後進行氧化氣氛熱處理，鐵電質膜28 之品質退化被補償。 在第5C圖所示之步驟中，藉由濺鍍法、TiN膜31被形 成於第5B圖所示之結構上以連續地遮蓋内層絕緣膜30。 在第5D圖所示之步驟中，TiN膜31被圖案化且TiN圖案31a 被形成於鐵電質電容器上。 在第5E圖所示之步驟中，各別曝光擴散區21 a至2 Id 之接觸孔30C至30F係經由内層絕緣膜30而形成。在第5F 圖所示之步驟中，藉由濺鍍法、連續地與厚度為20nm之Ti 膜及厚度為50nm之TiN膜成層狀之厚度約為 70nm(=20 + 50nm)之Ti/TiN膜31b被形成於第5E圖所示之結 構上以遮蓋接觸孔30C至30F及TiN圖案31a。 在第5G圖所示之步驟中，W層32係以CVD法形成於 Ti/TiN層上以填注接觸孔30A至30F。在第5H圖所示之步 驟中，藉由以CMP法移除内層絕緣膜30上之W層32，W插 塞32A至32F係對應於接觸孔30A至30F而形成。因此，w 插塞32A或32B包括TiN膜、Ti膜、TiN膜及W膜之連續層 狀層系統。 另一方面，Ti/TiN圖案31C，至31F’被各別形成於接觸 孔30C至30F，藉以接觸每一接觸孔之内壁平面與底部平 面，且W插塞32C至32F係經由此種Ti/TiN圖案接觸對廉把 •w本紙張尺度適用中國國家標準（CNS) A4規格（210X29701) (請先閲讀背面之注意事項再填寫本頁) •、可| 1304259 A7 B7_ 五、發明説明（19 ) """ 散區21a至21d。換言之，在接觸孔3〇c至30F中，接觸插 塞具有Ti/TiN膜及W膜之層狀結構。 據此’藉由各別在接觸孔32C至32F形成Ti圖案31C， 至3 1F ’接觸孔32C至3 2F之黏著性將增加，且如表1所示， 接觸電阻將減少些許。 且在此實施例中，在W層32形成後並未進行氧化氣氛 内之熱處理，且有關因w插塞之氧化所引起之接觸電阻增 加之問題並未發生。 在第5D圖所示之步驟中，當以第5E圖所示之步驟於 接觸孔30C至30F實施電漿清理時，TiN膜31被圖案化以促 進電漿形成。然而，若此種電漿清理並不需要，或若係以 其他方法進行清理，即無需圖案化此種丁丨^膜3丨。在此情 形中’可獲得第6A及6B圖所示之對應於第5F及5G圖之結 構且在此情形中，若以CMP法將W層32由内層絕緣膜30移 除’可獲得與第5H圖所示之結構相同之結構。 本發明之較佳形式已說明如上，應注意者為本發明之 I巳圍並不限於此等實施例，且在不悖離本發明之範圍之情 形下所實施之變化與修改。 根據本發明，在具有良好鐵電質電容器之半導體元件 中’目前已有可能藉由以用以經由接觸孔接觸較高電極之 傳導氮化物膜遮蓋鐵電質電容器以防止使用於後處理階段 之氫氣氛進入鐵電質電容器。如此一來，即有可能以藉由 CVD法形成之…膜填注良好接觸孔以形成w插塞。由於即 使形成W插塞，鐵電容器之退化亦不會發生，因此即無需 -22- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董） 1304259 A7 B7 五、發明説明（20 於w插塞形成後於氧化氣氛進行減理，且有關㈣插塞 之氧化所引起之接觸電阻之增加將不會發生。 元件標號對照表 10 FeRAM 11 Si基體 11A〜11B 擴散區 12 隔離絕緣膜 13 閘極電極 14 内層絕緣膜 15 較低電極 16 鐵電質膜 17 幸父兩電極 18 内層絕緣膜 18A- ^ 18D 接觸孔 19A- ^ 190 接觸插塞 20 FeRAM 21 Si基體 21A P型井 21B η型井 21a〜21b η型擴散區 21c〜21d p型擴散區 22 場絕緣膜 23A〜23B 閘極絕緣膜 24Α- ^24B 閘極電極 25 遮蓋膜 26 内層絕緣膜 27 較低電極 28 絕緣膜 29 較高電極 30 内層絕緣膜 30A' 〜30G 接觸孔 31 TiN膜 31A〜31G黏著性薄膜 31C， 〜31F’ Ti/TiN 圖案 32 W層 32Α， 〜32G 插塞 33A〜33F 互連圖案 33a 遮蓋膜 34 内層絕緣膜 35 保護絕緣膜 35A〜35B 接觸孔 36A， 〜36B 黏著性薄膜 37A， 〜37Β 插塞 -23- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 1304259 A7 B7 五、發明説明（21 ) 38A〜38B 互連圖案 40 保護絕緣膜 39 内層絕緣膜 41A〜41E 互連圖案 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -24-

Claims (1)

1304259 吡年0月β日_正本丨 六、申請專利範圍 第91105789號專利申請索由士主奎』丨— Τ月茶甲明專利範圍修正本90 12 1〇 1· 一種半導體元件，包含： 一半導體基體； -形成於該半導體基體上並包括—形成於該半導體 基體内之一擴散區之電晶體； 一形成於該半導體基體上並具有-較低電極、-鐵 電質膜、及—較高電極之—連續層狀結構之電容器； 幵/成於《亥半導體基體上以遮蓋該電容器之絕緣 膜； -形成於該絕緣膜内以曝光該電容器之該較高電極 之第一接觸孔； -形成於該絕緣膜内以曝光該擴散區之第二接觸 孔； · -形成於該第-接觸孔内之第一傳導插塞；及 -形成於該第二接觸孔内之第二傳導插塞；其中 -傳導氮化物㈣形成於該第—傳導插塞與該較高 電極間以直接接觸㈣—接觸孔之—㈣及該較高電極 之一表面。 2. 如申請專利範圍第！項所述之半導體元件，其中另一傳導 氮化物膜係形成於介於該第二傳導插塞與該擴散區間之 該第二接觸孔内以接觸該第二接觸孔之一内壁及該擴散 區。 3. 如申請專利範圍第2項所述之半導體元件，其中該傳導氣 化物膜與該另一#導膜具有冑質上相同<組成物。 -25- 1304259 六、申請專利範圍 4·如申凊專利範圍第丨項所述之半導體元件，其中一金屬膜 係形成於介於該第二傳導插塞與該擴散區間之該第二接 觸孔内，且另一傳導氮化物膜係形成於該金屬膜上。 5·如申請專利範圍第4項所述之半導體元件，其中一層狀結 構包括一個具有與該金屬膜相同之組成物之金屬膜，且 具有與该另一傳導氮化物膜相同之組成物之傳導氮化 物膜係插置於該傳導氮化物膜與該第一接觸孔内之該第 一傳導插塞間。 6·如申請專利範圍第丨項所述之半導體元件，其中一傳導圖 案係形成於該絕緣膜上，且一個具有實質上與該傳導氮 化物膜相同之組成物之傳導氮化物膜係插置於該傳導圖 案與該絕緣膜間。 7·如申請專利範圍第1項所述之半導體元件，其中該等第一 與弟一傳導插塞包含嫣（W)。 8·如申請專利範圍第1項所述之半導體元件，其中該傳導氮 化物膜與該另一傳導氮化物膜包含氮化鈦。 9·如申請專利範圍第1項所述之半導體元件，其中該較高電 極包含一傳導氧化物。 10·如申請專利範圍第1項所述之半導體元件，其中該元件亦 包含一形成於該絕緣膜内之第三接觸孔以曝光該較低電 極，及一形成於該第三接觸孔内之第三傳導插塞；一設 於該較低電極與該第三接觸孔之該第三傳導插塞間之具 有與該傳導氮化物膜相同的組成物之傳導氮化物膜。 11·一種用以製造半導體元件之方法，該半導體元件包含一 -26- 1304259 六、申請專利範圍 半導體基體，一形成於該半導體基體上並包括一形成於 該半導體基體内之擴散區之電晶體；一形成於該半導體 基體内並具有一較低電極、一鐵電質膜、及一較高電極 之一連續層狀結構之鐵電質電容器；該方法包含下列步 驟： (a) 在該半導體基體上形成一絕緣膜以遮蓋該鐵電 質電容器； (b) 在該絕緣膜上形成一第一接觸孔及一第二接觸 孔以各別曝露該較高電極與該較低電極； (c) 在一氧化氣氛内於該鐵電質電容器上進行熱處 理 (d)在該絕緣膜内形成一第三接觸孔以曝露該擴散 區； (e) 在该絕緣膜上形成一直接與之接觸的第一傳導 氮化物膜以遮蓋該等第一、第二、及第三接觸孔； (f) 在该第一傳導氮化物膜上形成一直接與之接觸 的傳導層以填注該等第一、第二、及第三接觸孔。 U如申請專利範圍第u項所述之用以製造半導體元件之方 法，其中該第一傳導氮化物膜被形成以直接接觸該第一 接觸孔内之該曝光較高電極、直接接觸該第二接觸孔内 之該曝光較低電極、並直接接觸該第三接觸孔内之 散區。 13.如申凊專利範圍第12項所述之用以製造半導體元件之方 法，其中於該步驟（c)與該步驟⑷間更設有下列步驟· -27. 1304259 六、申請專利範圍 (c 1)沉積一第二傳導氮化物膜於該絕緣膜上以包括 該等第一與第二接觸孔，並直接地接觸該第一接觸孔内 之該曝光較高電極與直接地接觸該第二接觸孔内之該曝 光較低電極；及 (c2)移除除該等第一與第二接觸孔區外之該第二傳 導氮化物膜。 Η如申請專利範圍第項所述之用以製造半導體元件之方 法，其中該方法更包含一於該絕緣膜上連續沉積一金屬 膜與另一傳導氮化物膜以包括該等第一、第二、及第三 接觸孔之步驟。 15·如申請專利範圍第13項所述之用以製造半導體元件之方 法，其中該方法更包含一於該絕緣膜上連續沉積一金屬 膜與另一傳導氮化物膜以包括該等第一、第二、及第二 接觸孔之步驟。 16.如申請專利範圍第n項所述之用以製造半導體元件之方 法，其中該方法更包含由該絕緣膜表面移除該傳導層與 該傳導氮化物膜之該步驟。 曰一 Π.如申請專利範圍第16項所述之用以製造半導體騎之方 法’其中移除該傳導層與該傳導氮化物膜之該步驟係以 化學機械抛光法實施。 ' 18. 如申請專利範圍第16項所述之用以製造半導體元件之方 法’其中移除該傳導層與該傳導氮化物膜之該步驟 乾餘刻法實施。 19. 如申請專利範圍第17項所述之用以製造半導體元件之方 •28- 1304259 申請專利範圍 法：其中移除該傳導氮化物膜之該步驟係以形成於該傳 '氮匕物膜上之-傳導圖案作為自行對齊光罩使用之乾 蝕刻法實施。 20·如申#專利範圍第丨丨項所述之用以製造半導體元件之方 法，其中沉積該傳導層之該步驟係以CVD法實施。 21·如申％專利範圍第丨丨項所述之半導體元件製造方法，其 L積傳導氮化物膜之該步驟係以濺鍍法實施。 22洳申睛專利範圍第1項所述之半導體元件，其中該傳導 氮化物膜具有一化學計量組成物。 3 ·如申％專利範圍第11項所述之用以製造半導體元件之 方法，其中該傳導氮化物獏具有一化學計量組成物。
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