TW556295B - Semiconductor device and manufacturing method of the same - Google Patents

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TW556295B
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insulating substrate
connection
conductor
connection electrode
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Kosuke Azuma
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Nec Electronics Corp
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Description

556295
五、發明說明（1) 【發明之背景 本發明係關於一種用以將半導體晶片安裝於 板之配線基板上之安裝構造，尤其關於一種半二如主機 及其製造方法，其中吸收了半導體晶片與主機板門破置以 之熱應力以改善安裝可靠度。 < 所產生 習知之描述 目前存在有一種覆晶連接構造，其中為半導 曰 設置之焊料凸塊係直接與為主機板而設置之配線焊晶片而 觸，猶如由矽所組成之半導體晶片係安裝於例如主盤接 (主要由例如環氧樹脂之樹脂所組成）上之配線基^板 造。覆晶構造具有一種簡單構造，並能簡易安裝。然，， 因為具有彼此不同之熱膨脹係數之矽與樹脂係直接連接， 所以會由於它們熱膨脹係數之差異而在半導體晶片與主機 板之間產生熱應力，熱應力係被施加至焊料凸塊或配線焊 盤以導致焊料凸塊之破裂而破壞半導體晶片之連接，從而 ，致配線之破壞。為了吸收這種熱應力，傳統上已經有人 提出一種將具有熱膨脹係數值在矽與樹脂之間之底部填充 樹脂充填在半導體晶片與主機板之間之構造。然而，因為 半導體晶片一旦安裝於主機板上就無法被移除以供置換， 所以使甩這種底部填充樹脂之習知技術會導致一項維修 題。 因此’以下說明在不使用底部填充樹脂之情況下用以 及收產生在半導體晶片與主機板之間的熱應力之習知技
$5^295 彡、發明說明（2) 術，而日本專利第273871 1號公告提出一構造以作 板之配線焊盤，其中一個電極構造具有朝水平方向 變形特徵與彈性特徵，以熱應力造成配線焊盤變形之自言= 方式吸收熱應力，而可避免焊料凸塊之破裂。一 ^春 瑰^構造之製造方法係為：使一剝離膜形成於主機板^二 面上，使形成配線焊盤之一金屬膜形成於剝離膜上· 伏圖案形成於金屬膜上，俾能於水平方向具有一 狀或-曲線形狀。x，形成有圖案之配線焊盤具有二= 產.使^之一端部固定至主機板，蝕刻並接著移除 Ϊ表=ί配線焊盤形成以作為使另一端部係處於在主機 =因…為要形成配： 為處於浮動狀態之一自由端，藉由接=以 $ 2 2凸塊與另一端部，所產生之熱應力係被由於電極 =;r:f彈性特徵之形變所吸收，從而避= 缺而，士你 及特開平卜303731號公報令。 除之i程，以”要形成剝離膜並藉由蝕刻而將其移 二 便形成處於主機板表面上之浮動狀能之雷 在主機板表面= 電極之另-端部浮動 等等時，存在有传# f在電極碰觸其他部分、外來材料 損壞之危險。J者表面上之電極可能變形或 動構造之電極；t之焊：凸塊而使半導體晶片與浮 ° 狀悲中’由於電極之彈性而使得半導
第7頁 556295 五、發明說明（3) 體晶片對於主機板是處於不穩定狀能 體晶片容易受到外力而從主機板掉；之=存在有使半導 此外’雖然形成主機板之配線焊盤以作為習知技 之洋動構造之電極，但是配線焊盤之數目合因 :板而變得很大，這使得以較佳方式來製；所有盤 ===存在一項使製造良率變差並使主機板因此 ^貴之問題。因此，可能使用下述構造：f尤像習知技 =使用習知配線焊盤構造來作為主機板，將半導 :裝於中間基板(以中介部表示）上，並使晶片介隔著中介 =而安裝於主機板上。舉例而言，日本特開2〇〇〇_1 64635 ^公報揭露-構造，於其中半導體晶片係安裝於中介部基 並使用例如焊球之電極作為外部電極。中介部基板 糸，由使用-種具有與主機板相同的熱膨脹係數之材料而 形成’-個電極構造係形成於半導體晶片與中介部之間以 :收熱應力，#而消除主機板與中介部之間的熱應力。利 =技：可Ξί:能只針對中介部採用用以吸收熱應力 ^ β 製造良率並可避免主機板變成昂貴構 件0 & & ί ^於3如日本特開平1 ~1 5 5 6 3 3號公報之技術，係可 收中介部基板中之熱應力之電極構造。於此 κ ’ ：層具有導體之有機薄膜介設在半導體晶片盥
主機板之間1提供作為有機薄膜之導體之-端部與U 焊；ΐ接’並將導體之另-端部與主機板之配： 4盤連接。然後，作墓辦r丄 便導體形成懸臂式構造，俾能建構彈性
五、發明說明（4) 特徵妙並可吸收在半導體晶片與配線板間之熱應力。 J而，在說明於此公報之技術 w 導體之有機薄膜的導體之構造實f 供作為具有 上述公報之主機板之浮動構造之電極^用至說明於 要利用剝離膜之製造方法而使製彳 ^目同，故其需 導體具有浮動構造而使其很；=成；=外，因為 中介部上時會由於導體之彈性而 皮 使牛導體曰曰片谷易藉由外力而掉落之危險。 【發明概要】 $發：之一個目的係提供_種易於製造 置，其可在吸收產生於半導體晶片與 ：體裝 之熱應力時穩定地固定半導體 Βθ 土板之間 導體裝置之製造方法 90 # ’本發明亦提供上述半 導體裝 二構件 成於該 電極構 連接區 被剝離 之第一 半導體 有一絕 基板之 二電極係形 接。該第二 一電極之一 基板之表面 半導體裝置 包含：一個 裝基板，具 成於該絕緣 一種依據本發明之半 有一第一電極；以及一第 一電極，該第 該第一電極連 電極在與該第 容易從該絕緣 本發明之 導體裝置，其 部；以及一安 連接電極係形 置包含·· 一第一構件，具 ，具有一絕緣基板與一第 絕緣基板之一表面上並與 成為一連接電極，該連接 域中，係比其他區域來得 實施形態，係關於一種半 晶片，具有一導體隆起 緣基板與一連接電極，該 表面上並與該導體隆起^ 556295 發明說明（5) _ =接。該連接電極具有使該連接電極在與該 =區域中，①其他區域來得容易從該d體隆：部連 剝離之一構造。 緣基板之表面被 t發明之半導體裝置之第二施形 體裝置’丨包含：一個半導體晶片，具有二：於-種半導 一中介部，安裝該半導體晶片；以及一主導體隆起部； :部。該中介部具有：—絕緣基板；一連安褒該中 =基板之表面上’一端部係與該半導成於 =連接，而另一端部係由該絕緣基板所片:導體隆 導體球，形成於該絕緣基板之一背面上體支撐，以及 ;之另-端部連接。該主機板具有與該中介22接電 2一配線焊盤。胃中介部係由具有與該主：之導：球連 或實質上相等的熱膨脹係數之-材膨脹 *谷易從該絕緣基板之表面被剝離之一構造^比另-端 導體ίϊ明ίί:體裝置之第三實施形態，係關於-種半 :體=介ΐ包半導體晶片’具有-導體隆Γ 該中介部。該中介導體晶片其以及-主機板，安裝 成於該絕緣基板之:二連=極，形 杜泰^ 上，以及 導體球，設置於該連 之 ‘ 4 ’該導體球係與該主機板之一配線焊盤連 接。安裝在I絕緣基板之一表面上的該帛導體晶片之該導 體隆起，係連接至該連接電極之另—端部。該中介部係由 具有與該半導體晶片之熱膨脹係數相等或實質上相等的熱
第10頁 556295 五、發明說明（6) 料所組成 另一端部 形成有該 粗糖表面 部呈緊密 部與該另 該絕緣基 使其能容 =該連接電極具有 -易從該絕緣基板之一下；= 連：：；；該絕緣基板之-表面 接：Ξΐ電極係形成為與該粗 ^狀態°再者’該連接電極 柒部之一互連部分係以一彎曲 ，之表面上，而該一端部與該互 易從該絕緣基板之表面被剝離。 之半導體裝置之製造方法中，該 膨脹係數之一材 &之一端部比該 剥離之一構造。 於此’上面 最好是形成為一 才造表面之數個凸 中’連接該一端 圖案形狀形成在 連部分係形成以 又，在第一實施形態 主遒⑽ ，γ胆裂造方 以及 +導體裝置具有··一第一構侔， 你 第-姐Μ 稱仵具有一第一電極，从久一 t構件，具有形成於絕緣基板之表面上並與該第一電極 =接之一第二電極。該第二構件之製造方法包含以下步 騍老於該絕緣基板之一個所需位置上形成一個貫通孔；執 了處理以減少除了位於該絕緣基板之表面上之該貫通孔之 區域以.外的一區域之表面之表面活性度；以及以一所需圖 案在包含位於該絕緣基板之一表面上之該貫通孔之區域 中’形成由一個連接電極所組成之該第二電極，其中該第 二電極係於該貫通孔區域中與該絕緣基板連接，且形成為 使其在除了貫通孔以外之區域中容易從該絕緣基板之表面 被剝離之狀態。 在本發明之製造方法中，執行處理以減少除了位於該 絕緣基板之表面上之該貫通孔之區域以外的一區域之表面 之表面活性度之該步驟更包含以下步驟：使得位於該絕緣
第11頁 ^295 發明說明^^ " ----— --—-—> 基板之表面 、 凹部與凸部上之區域變成一粗輪表面，以形成複數個微小 上，以於診笠以及塗佈表面低活性劑於該絕緣基板之表面 驟更包含=荨凹部中留下該活性劑。形成該第二電極之步 上以及貫、下步驟·電鍍一導電材料於該絕緣基板之表面 案形成該雷内表面上以形成一電鍍膜；及以一所需圖 之表面上氷=一、，以分別於該貫通孔内表面與該絕緣基板 極係形成為使電極與一連接電極，其中該第二電 一部分中於，絕ί:: 與該貫通孔電極連#，且在另 之狀態。X '、緣土板之凸部之頂點與絕緣基板緊密接觸 或者 半導體晶 體隆起部 主機板 板之熱膨 中介部之 該貫通孔 於該絕緣 機板連接 此外 一個半導 半導體晶 係為為該 板，而該 明之製造方法中， 一電極係為為該半 二構件係為用以將 介部，該第二構件 等的熱膨脹係數。 之貫通孔電極會形 之連接電極所組成 面上，而與該貫通 球係形成於該絕緣 明之製造方法中， 一中介部，該第一 脹係數相等的熱膨 導體球，該 置於該主機 安裝 該主 貫穿 端部 係形 和該 上。 為安 有與 ’在本發 片，該第 ，而該第 上之一中 服係數相 絕緣基板 電極連接 基板之表 之一導體 ’在本發 體晶片之 片之熱膨 中介部設置之一 第二電極係為設 该苐一構件係 導體晶片設置 該半導體晶片 實質上具有與 朝一厚度方向 成，由在另一 之該第二電極 孔電極連接以 基板之一背面 該第一構件係 構件實質上具 服係數，該爸 第二構件係為 板之表面上之
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焊盤，其中形 該貫通孔電極 於該絕緣基板 配置於一端部 成朝一厚度方 ’並形成連接 之一背面上與 中。 向貫穿該中介部 電極，於其中該 另一端部連接， 之絕緣基板之 貫通孔電極係 而該導體球係 依據本發明之半導體裝置 之差異而產生在第一構件與第 加至第一電極與第二電極時， 構件之絕緣基板之表面被剝離 形而吸收熱應力，從而避免第 又’因為在熱應力未施加時， 之緊密接觸狀態，所以可將第 二當熱應力基於熱膨脹係數 一構件之間，且將熱應力施 連接，極係在一部分從第二 ，以藉由連接電極之彈性變 一電極與第二電極破損。 連接電極係處於與第二構件 一構件安裝成穩定狀態。 【較佳實施例之說明】 接—著，將參考附圖說明本發明之實施例。圖i係為本 發明之第一實施例之剖面圖，而圖2係為圖j之一部分、、之放 大剖面圖。複數個半導體晶片1係藉由倒裝連接而分別安 裝在個別中介部2上，且半導體晶片丨與中介部2構成半導 體裝置。半導體晶片1係為一種使所需元件（未顯示）形成 於例如矽之半導體基板11上之半導體晶片，複數個連接焊 盤1 2係配置在其主表面上，複數個焊料凸塊4係設置於這 些連接焊盤12之表面上，而晶片係以主表面朝下的方式安 裝於中介部2上。中介部2主要由一絕緣基板2 1構成，複數 個連接電極2 2 (說明於後）係形成於絕緣基板2 1之上表面 上，而複數個焊料凸塊4係接合至其一端部。又，連接電
556295 五、發明說明（9) = 朝！度方向貫穿絕緣基㈣之貫通孔 緣基板21之下矣而接。貝通孔電極23之底端面係露出至絕 置於中介> 而焊球5係於該處接合。然後，將配 ΐ=Γ二表上面表上面之上焊，^ 而安I係因此而^配線焊盤32，如附圖所示， 之乃說明中介部2。圖3Α與36係分別為中介部2 ί=ί;平面圖與底部平面視圖。圖4係為其-的材料(^11面立體圖。中介部2係主要由與主機板相同 或與具有實質上等於主機板之二 係各自配成·’而貫通孔電極23 ^ 、一锨離開丰導體晶片1之連接焊盤1 2之平面 。貝通孔電極23係依據下述方式構成：使一導電 b充填至朝厚度方向貫穿絕緣基板21 i 者，在形成於絕緣基板21之上表面上之連接’電』：：再 端係形成作為配置於對應至半導體晶片1之1^焊盤 通孔一晶片焊接區，另一端部221)係形成作為與貫 通孔電極23之頂端面成一體連接之一貫通孔焊接區， =係設計成使焊接區22a、22b藉由一個具有彎曲於相， 面上之圖案形狀之互連部分22c而交互連接。於此 干 中，互連部分22c係由一弧形部分22ca與一直線部 所組成，弧形部分22ca包圍貫通孔焊接區22b之實"Cb 周長，而直線部分22cb從弧形部分2 2ca延伸至晶上3/4 22a。請注意到焊球5係於中介部2之下表面亩曰曰焊接區 叫且丧接合至貫
第14頁 556295 五、發明說明（ίο) 通孔電極23之底端面。 、 又，如圖5顯示中介部2之一部份之放大概要剖面圖， 連接電極22具有使除了貫通孔焊接區22b以外之區域（亦 I7除與貝通孔電極23連接之區域以外之晶片焊接區22a $互連部分22c的區域）容易剝離絕緣基板21之表面之構 w ’且其特別以使區域可藉由被施加至晶片焊接區2之 應力=相當容易剝離絕緣基板21之上表面的方式構成。舉 =而言，於此例子中之相當粗糙之凹凸部24係形成於絕緣 土板21之上表面上，表面低活性劑2 5 (說明於後）係塗佈於 凹凸部24之内部，而連接電極22之背面只有在凹凸部以之 2點與絕緣基板2 1之上表面（未塗佈有表面低活性劑2 5 )緊 密接觸。因此，被施加至連接電極22之應力可相當容易地 從絕緣基板2 1之上表面剝離連接電極2 2。 以下將說明包含連接電極22之中介部2之製造方法之 例子。如圖6 A所示，朝厚度方向貫穿之開口（亦即，貫通 孔23a)係藉由一種選擇性蝕刻方法或一機械孔形成方法 例如鑽孔與衝孔）而形成於中介部2之絕緣基板2丨之需要 位置上。接著’將包含微粒之液體喷灑於絕緣基板2 1之上 ^面上’並藉由所謂的濕式喷砂法使微小凹凸部24形成於 >、緣基板2 1之上表面上以使其變成粗链。然後，如圖6 b所 不，將具有低表面活性（表面低活性劑）25之材料薄薄地塗 :於、、邑緣基板2 1之上表面上。由於塗佈過程，4吏表面低活 性，25只附著至凹凸部24之凹部内部，而其並不會附著至 凸部之頂點區域。接著，藉由選擇性電鍍方法，將例如Cu
556295 五、發明說明（11) 導體充填至貫通孔23a内部以形成貫通孔電極23。然後， 如圖6C所示，藉由電鍍方法，使Cu，au，Ni等等之電鍍膜 22A形成於絕緣基板21之上表面上。接著，如圖go所示， 藉由光刻技術等等而選擇性地蝕刻上表面上之電鍍膜2 2 A 以形成類似圖3A之圖案，因而使連接電極22形成於絕緣基 板21之上表面上。在依上述方式形成之連接電極22中，絕 緣基板2 1之上表面變成粗糙表面，而表面低活性劑2 5係塗 佈至凹凸部2 4之内部。因此，雖然貫通孔焊接區2 2 b係利 用貫通孔電極2 3而均一化，並與絕緣基板2丨達成確實連接 狀態，但是晶片焊接區2 2a與互連部分22c之下表面只有緊 密接觸凹凸部24之頂點，其乃容易從絕緣基板2丨之上表面 被相當小的力量剝離。舉例而言，其具有大約丨.96 n/cin (〇·2 kgf/cm)之剝離強度。 依據上述構造之半導體裝置，當其在安裝於主機板3 上之狀態接收熱遲滯時，熱應力並不在主機板3與中介部2 之間產生，此乃因為它們具有實質上相等之熱膨脹係數， 並I f免發生在接合至主機板3之配線焊盤32之焊球5中的 破裂等等。另一方面，基於不同熱膨脹係數之熱應力係產 生於半導體晶片1與中介部2之間。熱應力係被施加至焊料 凸塊4，並更進一步被施加至與焊料凸塊4連接之中介部2 ，連接電極22。因此，如圖7所示，與焊料凸塊4連接之連 電極22之晶片焊接區2 2a係從中介部2之絕緣基板21之上 j面被剝離。此外，從連接電極22之晶片焊接區22a到互 、邛刀2 2 c之區域係依據應力施加大小而被剝離，但是貫
第16頁 556295 五、發明說明（12) 通孔焊接區22b並不會被剝離，此乃因 極23之頂端面成一體連接。然後，與貫通孔電 極22之狀態下，從晶片焊接區22a到互^部分：之區：電 =連接電極本身之剛性與彈性而處於在絕緣基二之 iiL之上之浮動狀態。如上所述，從絕緣基板21剝離之 彈ι±轡^22與從晶片焊接區22a到互連部分22c之區域產生 Ϊΐΐ 而吸收產生在半導體晶片1與中介部2之間之 因此，在本發明之半導體裝置之製程中，在形成中 °柃將絕緣基板2 1之表面處理成粗糙表面，而與藉由習 开;ϋ的導Γ膜而形成電極之製程相同之電鍍法與圖案 =、4 i i，係在粗糙表面製程之後執行，然後形成本發明 之各籀雪二因此，並不需要先前使連接電極類似習知 ίίϊίΓ 動狀態之製程，這可簡化製程並實現 22係：ΐί確L 發明之中介部2中，因為連接電極 安=if? 時之時間點’直到在將半導體晶片1 離，時間點’與絕緣基板21之表面達成緊密接觸狀態，戶: :連接電極22並未在安裝半導體晶片（之前受到損壞。再 ，即使在產生熱應力以剝離連接電極2 2之狀態下，盘 料凸塊4接合之所有連接電極22並不會剝離。正常地/因 為半導體晶片1之中心區域具有比周邊區域較低之熱應 力，所以在中心區域之連接電極22並不會常被剝離，w並可 能使並沒有被剝離之連接電極穩定地使半導體晶片丨固定 第17頁 556295 五、發明說明（13) '-- 於中介部2上。 於此，在中介部中，藉由適當調整形成於絕緣基板2 i 之上表面上之凹凸部24之粗輪度，或在圖6A與6B之製程中 之表面低活性劑25之塗佈數量等等，即可調整連接電極22 與絕緣基板2 1之緊密接觸力量（亦即，剝離強度）。舉例而 言’藉由使得粗糙表面變得更加粗糙以縮小連接電極2 2與 絕緣基板2 1緊密接觸之區域，即可使剝離較容易達成。 又’藉由在形成連接電極2 2之前增加表面低活性劑2 5之塗 佈數量，可減少在連接電極22與絕緣基板21之間之緊密接 觸程度以使剝離較容易達成。或者，在形成連接電極22之 後，藉由提供化學液體以縮小在連接電極22與絕緣基板21 間之緊密接觸程度，亦可使剝離較容易達成。藉由這些方 法，藉由依據在半導體晶片丨與中介部2間之熱膨脹係數之 差異、，，導體晶片1之尺寸差異等等，而將剝離強度設定 為適當等級，即可獲得可適當吸收產生在半導體晶片丨盥 中介部2間之熱應力之半導體裝置，其中連接電極並不 容易地被剝離以穩定固定半導體晶片丨。當中介部2係由具 有熱膨脹係數值在半導體晶片丨與主機板3之熱膨脹係數之 間的材料所組成時，這乃特別有效。 ▲ 、f8A係為本發明之第二實施例之主要部份之剖面圖。 凊注息到在下述貫施例中，相同的參考數字碼係指與第一 實施例相同的元件。於本實施例中，提供作為中介部2之 連接電極22係為雙層構造。具體言之，連接電極22係由一 下層221與一上層2 22所組成，下層221係由具有大熱膨脹
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係數之金屬材料製成，@上層222係由具有小於下層之熱 膨脹係數之金屬材料所製成。舉例而言，下層221係由銅 所組成，而上層22 2係由銅合金所組成。藉由此種構造， 在半導體裝置接收將連接電極22朝上彎曲成凹狀狀態之熱 遲滯時’雙金屬效應會由於在下層221與上層222間之熱膨 脹係數之差異而產生於連接電極22中，如圖8β所示。此種 考曲力篁促使在絕緣基板2丨之上表面上之連接電極22之剝 離得以便利化’且可改善緩和焊料凸塊4中之熱應力之效 果。 圖9係為本發明之第三實施例之主要部份之剖面圖。 於本實，例中，係使用組合式焊料凸塊以取代形成於位於 半導體晶片1之主表面上之連接焊盤12上之焊料凸塊4。裡 面具有相當堅硬的核心本體41之組合式焊料凸塊4 a係依據 下述方式構成：藉由將一焊料薄膜42配置成能覆蓋核心本 體41之周圍。具有熱阻或高熔點金屬之剛性樹脂係被使用 作為核心本體41。藉由使用這種組合式焊料凸塊4八，當將 半導體晶片1安裝於中介部2上時，只有在組合式焊料凸塊 4A之周邊之薄膜狀態之焊料42熔化，而連接焊盤12與連接 電極22係於插入核心本體41之狀態下連接。這可限制藉由 於此時點之熱處理而熔化之焊料42數量的增加，並可^免 溶化焊料42流動至鄰近電極而導致在電極之間之短路。 又，核心本體41維持在半導體晶片！與中介部2間之間隙尺 寸’其可更有效地避免由熔化焊料所導致的在鄰近電極 之短路。利用此種構造，可促使半導體晶片i之連接焊盤曰 556295 五、發明說明（15) ----- 12與中介部2之連接電極22之配置間隔尺寸更細微化，^ 可實現較高的集積度。 ^ 或者，在第三實施例中，焊料43，44係印刷於半 晶片1之連接焊盤12之表面，以及中介部2之連接電極22 一端部（晶片焊接區）22a之表面，而由金屬球或樹脂球所 組成之一個核心球45(已對其執行Au等等之金屬電鍍）， 暫時固定於半導體晶片1之連接焊盤12上，如於圖1〇之剖、 面圖所示。然後，在將核心球45置於中介部2之連接電^ 22之狀態下執行回流，而其可能以下述方式構成：使焊料 43，44熔化以允許其沿著核心球45之表面流動，用以經由 焊料連接連接焊盤12與連接電極22。一種連接狀態將盘圖 9之實施例之情況相同。又，於此構造中，焊料之數量減 少用以避免由熔化焊料所導致的在鄰近電極間之短路，並 可實現較高的集積度。 ' 於此情況下，如圖11所示，可能之構成方式為：一個 具有需要高度之由Cu等等所組成之柱狀之柱體46，係以站 立方式成一體設置於中介部2之連接電極22之一端部（晶片 知接區）2 2 a上’而¥料4 3係類似於上述實施例地印刷於半 導體晶片1之連接焊盤12之表面上。藉由使用譬如光罩等 等，而將一層具有需要厚度之選擇性電鍍層塗敷於連接電 極2 2之表面上，即可製造出柱體46 Q柱體46之高度尺寸係 為譬如0· 05mm。於本實施例中，在使半導體晶片1之連接 焊盤1 2對準柱體4 6並與柱體4 6接觸後之狀態下執行回流， 係可允許柱體46之上表面被焊接至連接焊盤12，其更進一
第20頁 556295 五、發明說明（16) :地減少焊料量’炫化焊料並不會於 流動，從而避免由煜祖 接電極22之表面上 圖㈣為鄰近電極間之短路。 實施例之構成方式如下要部份之剖面圖。本 之焊球4 t當等於貫通UV"成於絕緣基板21之下表面上 ^ ^ ^ ^ ^ t ^ „ 2 成凸出絕緣基板21之下；=:構造方式如T :使配置 於開啟於中介部2之絕緣基板之厚度方向之貫通二存中在 Λ一部f係、於焊球5之頂端部與形成於絕緣基板η 遠接Ξΐΐί接電極22之另一端部(貫通孔焊接區)22b 連接利用此種方法，當形成中介部2時，不需要藉由電 鍍方法而於絕緣基板21之貫通孔23a中形成導電膜，9而電 鍍製程變成不必要的。因此，可以縮短製程時間並減少導 ，材料，並可達成較容易的製造與較低的製造成本。請注 意到即使在連接電極22在從晶片焊接區22a到互連部分22c 之區域被剝離的狀況下，亦可避免連接電極2 2之貫通孔部 刀2 2 b由於與焊球5連接所導致的剝離，其乃與上述實施例 相同。 雖然上述每一個實施例係為將依據本發明之連接電極 22應用至與將半導體晶片1與中介部2連接之焊料凸塊4連 接之區域之例子，但是其亦可應用至將中介部2與主機板3 連接之焊球5之區域。舉例而言，如顯示為第五實施例之 圖1 3之剖面圖所示，半導體晶片1係介隔著焊料凸塊4而安 裝於具有實質上等於矽之熱膨脹係數的熱膨脹係數之中介
556295 五、發明說明（17) 部2上，以構成介隔著設置於中介部2之下表面上之焊球5 而安裝於主機板3上之半導體裝置。於此，貫通孔電極23 係形成於中介部2之絕緣基板21上，凹凸部24等等係類似 於上述實施例之連接電極地形成於絕緣基板2 1之下表面 上，從而形成容易從絕緣基板2 1之下表面剝離之連接電極 22。在形成之連接電極22中，焊球5係形成於一端部22a， 而另一端部22b係與貫通孔電極23之底端面連接。又，與 半導體晶片1連接之焊料凸塊4係接合至位於絕緣基板2 1之 上表面上之貫通孔電極23之頂端面。 於本實施例中，當半導體晶片1與中介部2接收熱遲滯 時’熱應力並不產生於具有實質上相等之熱膨脹係數之半 導體晶片1與中介部2之間，且於焊料凸塊4中並不會發生 破裂等等。另一方面，熱應力係被施加至在具有不同的熱 知脹係數之中介部2與主機板3間之焊球5，但是從絕緣基 板2 1之下表面之剝離會於此時點產生於中介部2之連接電 極22之一端部22a與互連部分22c中，用以吸收熱應力，這 可避免破裂等等發生於焊球5與配線焊盤32中。 凊注意到可採用顯示於圖丨4 a至1 4B之各種圖案以作為 連接電極22之圖案形狀。在這些圖案形狀中，因為圖i4A = 14D係塑造成圓形形狀，其中互連部分22c之弧形部分 ca包圍另一端部（貫通孔焊接區）22b，最好是當熱應力 生，平面方向之任何方向時，使剝離產生於連接電極Μ =，收應力。又，，為在圖14E至UH中互連部分22c形 成很短，故可有效地限制連接電極之變形程度，而且即使
556295 五、發明說明（18) ;3 H ί2-2:由ΐ熱應力而於-端部22a被剝離時，亦 二# ϋ 1二S =疋半導體晶片。現在，很明顯可見到連 除顯示在附圖中以外之圖案。 & ^ A t ΐ π面低活性劑係塗佈在位於上述實施例之 電柽2^且右低拔自上之凹凸部24上，但是亦可使用與連接 低接觸特性之材料以取代表面 又， 亦可能形成表面低活ί =基；21之表面上的狀況下’ 易從絕緣基板21之表面2另—材料膜以使連接電極22容 如上所述，依據本發明之半導體裝置與製造方法， 包含例如半導體晶Η >笼 Μ .. 中介邻之第Ϊ: 件及安裝第一構件之例如 宁；丨邛之第一構件之半導體裝置中，二 與第一電極之連接區域中，容易從第二構件之絕緣其板 ίΐ離i連接電極’❿第二電極係被提供作為盥i-構 之第二構件…，當基於熱膨u 之差異而在第一構件與第二構件之間產生熱應力， 應力施加至第—電極與第二電極時， ' 你笛-谣彼4 Μ 思按電極係在一部分 之彈：基；it面；剝離’以吸收由連接電極 第二，件緊;電極係與 利用此，可S一 I二1'極狀態。 並H件一b與—高HI導體裝置。口尺寸二 556295 圖式簡單說明 圖1係為本發明之半導體裝置之剖面圖-圖2係為圖1之局部放大圖。 圖3A與3B係分別為中介部之俯視平 ，、底部平面 圖 视 圖 圖 圖4係為中介部之一部分之破裂放大立體 圖5係為中介部之放大剖面圖。 圖。 圖6A产6D係為顯示中介部之製造方法之 圖7係為顯示對應至圖2之連接電極之動^剖面圖。 邛狀態的剖面 圖8A與8B#'為本發明之另_個實施例 圖9係為本發明之另一個不同實施例之4面圖。 圖1 〇係為圖9所示之實施例之變形例二面圖。 圖Π係為圖9所示之實施例之變形例的=面圖。 叩另—個剖 面 圖 圖12係為本發明之另一個不同實施 圖13係為本發明之又另一個不同實施4面圖。 圖1 4A至1 4H係為顯示連接電極之不圖=剖面圖。 圖案形狀之视 符號說明】 1〜半導體晶片 2〜中介部 3〜主機板 4〜焊料凸塊 第24頁 556295 圖式簡單說明 4A〜 組合式焊料 凸塊 5〜焊球 1卜 半導體基板 12〜 連接焊盤 2卜 絕緣基板 22〜 連接電極 22A 〜電鍍膜 2 2a 、22b〜焊接 區 22c 〜互連部分 2 2 c a〜孤形部分 22cb〜直線部分 23〜 貫通孔電極 23a 〜貫通孔 23b 〜導電材料 24〜 凹凸部 25〜 表面低活性 劑 3卜 絕緣基板 32〜 配線焊盤 4卜 核心本體 42、 ‘43 、4 4〜焊 料 4 5〜核心球 46〜柱體 2 2 1〜下層 22 2〜上層
第25頁

Claims (1)

  1. 556295 六 、申請專利範圍 種半導體裝置，包含·· 構件，星古 咕 ..^ "、有一第一電極；以及 第 一弟一構件，具有—絕一 電極係形成於該絕緣基& t # & Y > ί 一 5亥第 接，立中： 暴板之一表面上並與該第一電極連 該第二電極構成為 一電極之一連接區域中 基板之表面被剝離。 一連接電極，該連接電極在與該第 ，係比其他區域來得容易從^緣 2· —種半導體裝置，包含： 一個半導體晶片，具有一導體隆起部；以及 一安裝基板，具有一絕緣基板與一連接電極，該 電極係形成於該絕緣基板之表面上並與該導體隆 接，其中： ^ 該連接電極具有使該連接電極在與該導體隆起部 之區域中，比其他區域來得容易從該絕緣基板之 離之一構造。 被剝 3. —種半導體裝置，包含： 一個半導體晶片，具有一導體隆起部； 一中介部，安裝該半導體晶片；以及 一主機板，安裝該中介部， 該中介部具有·· 一絕緣基板； 面上’一端 一端部係由 一連接電極，形成於該絕緣基板之表 部係與該半導體晶片之導體隆起部連接，而另
    第26頁 556295
    六、申請專利範圍 該絕緣基板所一體支撐；以及 該連接電:Πί端以該:緣基板之-背面上’並與 盤，=機板具有與該中介部之導體球連接之—配線焊 該中"4係由具有與該主機板之熱膨脹係數相等或實 貝上相等的熱膨脹係數 " 、 τ双 < 一材枓所組成，而該連接電極具 有使與該導體隆起部連接之〆端部比另—端部容易從該絕 緣基板之表面被剝離之一構造。 4· 一種半導體震置，包含： 一個半導體晶片，具有一導體隆起部； 一中介部’安裝該半導體晶片；以及 一主機板，安裝該中介部， 該中介部具有： 一絕緣基板； 一連接電極，形成於該絕緣基板之一背面上；以 少 一導體球，設置於該連接電極之一端部，該導體 球係與該主機板之一配線焊盤連接，其中： 安裝在該絕緣基板之一表面上的該半導體晶片之該導 體隆起邛係連接至該連接電極之另一端部；且 式…^中介f係由具有與該半導體晶片之熱膨服係數相等 ’實免上相等的熱膨脹係數之一材料所組成，而該連接電 極具有使該連接電極之一端部比該另一端部容易從該絕緣
    第27頁 556295 六、申請專利範圍 基板之一下表面被剝離之一構造。 裝置5，.ίΠ專利範圍第1至4項中之任-項所述之半導體 ‘开彡志i二4 f形成有該連接電極之該絕緣基板之—表面 ' ^ 且輪表面，而該連接電極係形$ g is·該& g > 面之數個凸部呈緊密接觸狀態。 >成為一粗糙表 6. 如申請專利範圍第1至4項中之任—項所述之半 2遠Ϊ工該連接電極"，連接該-端部與該另-端部： , 二刀係以一彎曲圖案形狀形成在該絕緣基板之表面 綾其：：端部與該互連部分係形成以使其能容易從該絕 緣基板之表面被剝離。 7. ::請專利範圍第2至4項中之任一項所述之半導體 2献署工I该導體隆起部係由具有高硬度之-核心材料以 -置在該核心材料周圍之焊料所構成。 裝置8: ΐ範圍第2至4項中之任-項所述之半導體 一端1^ ^ 柱體係以一站立方式為該連接電極之 螭部而一體設置。 f詈9· ί I明專利範圍第1至4項中之任-項所述之半導體 數斧金屬極係藉由具有不同的熱膨脹係數之複 数層金屬層而構成多層構造。 有·=·楚一種半導體裝置之製造方法，該半導體裝置具 有形：於7構ί’具有一第一電極；以及一第二構件，具 t j緣土板之表面上並與該第一電極連接之一第二 電極，其中該第二構件之製造方法包含以下步驟： 於該絕緣基板之—個所需位置上形成一個貫通孔；
    第28頁 556295
    通孔之2祕里以減J除了位於該絕緣基板之表面上之該貫 以二域以外的一區域之表面之表面活性度；以及 貫通^之圖案纟包含纟於該絕緣基板之—I面上之該 極，苴中;，形成由一個連接電極所組成之該第二電 技二二第二電極係於該貫通孔區域中與該絕緣基板連 缘為使其在除了貫通孔以外之區域中容易從該絕 緣&板之表面被剝離之狀態。 方法u其^中申請專利範圍第10項所述之半導體裝置之製造 執行處理以減少除了位於該絕緣基板之表面上 之區域以外的一區域之表面之表面活性度之該 包含以下步驟： 使付位於該絕緣基板之表面上之區域變成一粗 面，以形成複數個微小凹部鱼· 塗佈表面低活性劑於該絕板：：面上，以 凹部中留下該活性劑；且 之該 步驟 糙表 於該 貫更 等 内 之 形成該第二電極之步驟 電鍛一導電材料於該絕 表面上以形成一電鍍膜； 更包含以下步驟： 緣基板之表面上以及貫通孔 及 Μ /Tf禺圓系 面與該絕緣基板之表面上於該貫通孔内〜 極，其中該第二電極係形U —貫通孔電極與一連接電 電極連接，且在另一部分2使其在-部分中與該貫通孔 絕緣基板緊密接觸之狀態。；該絕緣基板之凸部之頂點與
    第29頁 556295 六、申請專利範圍 ，12 ·如申請專利範圍第1 〇或i 製造方法，其中該第一構件係為 電極係為為該半導體晶片設置之 構件係為用以將該半導體晶片安 4 ’该第二構件實質上具有與該 的熱膨脹係數，其中朝一厚度方 板之貝通孔電極會形成，由在另 接之連接電極所組成之該第二電 表面上，而與該貫通孔電極連接 體球係形成於該絕緣基板之一背 1 3 .如申請專利範圍第1 〇或1 製造方法，其中該第一構件係為 中介部，該第/構件實質上具有 係數相等的熱膨脹係數，該第一 之一導體球，該第二構件係為一 為設置於該主機板之表面上之一 厚度方向貫穿該中介部之絕緣基 成連接電極，於其中該貫通孔電 面上與另一端部連接，而該導體 1項所述之半導體裝置之 一個半導體晶片，該第一 一導體隆起部，而該第二 裝於主機板上之一中介 主j板之熱膨脹係數相等 向貝牙該中介部之絕緣基 &部與該貫通孔電極連 極係形成於該絕緣基板之 以和該主機板連接之一導 面上。 項所述之半導體裝置之 女裝一個丰I 千導體晶一 /、該半導體晶 雷炻仫A 片之熱膨脹 電極係為為該中介 主機板，而該塗 卩5又置 配線焊盤，其Ϊ;電極係 ， τ形成朝一 板之該貫通孔雷 , 电極，並形 極係於該絕緣基板之办 球係配置於一端部中。月
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
JP3856130B2 (ja) * 2002-10-11 2006-12-13 セイコーエプソン株式会社 半導体装置
CN100477180C (zh) * 2003-09-24 2009-04-08 揖斐电株式会社 中继基板及多层印刷电路板
EP1667225A4 (en) * 2003-09-24 2009-04-01 Ibiden Co Ltd INTERMEDIATE MEMBER AND MULTILAYER CONDUCTOR PLATE
US7239023B2 (en) * 2003-09-24 2007-07-03 Tai-Saw Technology Co., Ltd. Package assembly for electronic device
US7265446B2 (en) * 2003-10-06 2007-09-04 Elpida Memory, Inc. Mounting structure for semiconductor parts and semiconductor device
KR100513422B1 (ko) * 2003-11-13 2005-09-09 삼성전자주식회사 집적회로 모듈의 구조
US7245022B2 (en) * 2003-11-25 2007-07-17 International Business Machines Corporation Semiconductor module with improved interposer structure and method for forming the same
JP2005183669A (ja) * 2003-12-19 2005-07-07 Tdk Corp 実装基板およびそれを用いた電子部品
US8039959B2 (en) * 2003-12-23 2011-10-18 Tessera, Inc. Microelectronic connection component
US20050133915A1 (en) * 2003-12-23 2005-06-23 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid pattern
JP3751625B2 (ja) * 2004-06-29 2006-03-01 新光電気工業株式会社 貫通電極の製造方法
US9953259B2 (en) * 2004-10-08 2018-04-24 Thin Film Electronics, Asa RF and/or RF identification tag/device having an integrated interposer, and methods for making and using the same
JP2007165383A (ja) 2005-12-09 2007-06-28 Ibiden Co Ltd 部品実装用ピンを形成したプリント基板
JP4654897B2 (ja) * 2005-12-09 2011-03-23 イビデン株式会社 部品実装用ピンを有するプリント配線板の製造方法
JP2007250712A (ja) * 2006-03-15 2007-09-27 Nec Corp 半導体装置及びその製造方法
JP4812686B2 (ja) * 2006-05-15 2011-11-09 パナソニック株式会社 回路基板とその製造方法及び半導体装置
JP4729438B2 (ja) * 2006-06-01 2011-07-20 富士通株式会社 半導体装置、およびその製造方法
JP5331371B2 (ja) * 2007-04-24 2013-10-30 パナソニック株式会社 電子部品パッケージ、回路基板、電子部品実装装置、およびそれらの接合部の検査方法
KR101059970B1 (ko) 2008-03-26 2011-08-26 가부시키가이샤후지쿠라 전자부품 실장용 기판 및 그 제조방법과 전자 회로 부품
JP5325440B2 (ja) * 2008-03-26 2013-10-23 株式会社フジクラ 電子部品実装用基板及びその製造方法と、電子回路部品
JP4852565B2 (ja) * 2008-04-01 2012-01-11 株式会社フジクラ 電子部品実装用基板及びその製造方法と電子回路部品
TWI415528B (zh) * 2008-04-24 2013-11-11 Kinik Co 高導熱性電路載板及其製作方法
WO2010038433A1 (ja) * 2008-09-30 2010-04-08 ローム株式会社 プローブカードの製造方法、プローブカード、半導体装置の製造方法およびプローブの形成方法
CN102224768A (zh) * 2008-11-25 2011-10-19 Kovio股份有限公司 印刷天线, 制作印刷天线之方法, 以及包含印刷天线之设备
WO2010106703A1 (ja) 2009-03-19 2010-09-23 富士通株式会社 半導体装置とその製造方法、電子装置、及び電子部品
US8044512B2 (en) * 2009-06-25 2011-10-25 International Business Machines Corporation Electrical property altering, planar member with solder element in IC chip package
US8426959B2 (en) * 2009-08-19 2013-04-23 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US8154119B2 (en) * 2010-03-31 2012-04-10 Toyota Motor Engineering & Manufacturing North America, Inc. Compliant spring interposer for wafer level three dimensional (3D) integration and method of manufacturing
JP2011258835A (ja) * 2010-06-10 2011-12-22 Fujitsu Ltd 実装構造、電子部品、回路基板、基板組立体、電子機器、及び応力緩和部材
KR101088824B1 (ko) * 2010-06-16 2011-12-06 주식회사 하이닉스반도체 모듈 기판, 이를 갖는 메모리 모듈 및 메모리 모듈 형성방법
DE102010025966B4 (de) 2010-07-02 2012-03-08 Schott Ag Interposer und Verfahren zum Herstellen von Löchern in einem Interposer
US8723048B2 (en) * 2010-11-09 2014-05-13 Broadcom Corporation Three-dimensional coiling via structure for impedance tuning of impedance discontinuity
JP5561190B2 (ja) * 2011-01-31 2014-07-30 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
JP2011211211A (ja) * 2011-05-11 2011-10-20 Nec Corp 配線基板、半導体装置及びその製造方法
US8803001B2 (en) 2011-06-21 2014-08-12 Toyota Motor Engineering & Manufacturing North America, Inc. Bonding area design for transient liquid phase bonding process
KR101301838B1 (ko) * 2011-12-28 2013-08-29 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US10058951B2 (en) 2012-04-17 2018-08-28 Toyota Motor Engineering & Manufacturing North America, Inc. Alloy formation control of transient liquid phase bonding
US9044822B2 (en) 2012-04-17 2015-06-02 Toyota Motor Engineering & Manufacturing North America, Inc. Transient liquid phase bonding process for double sided power modules
JP5842859B2 (ja) * 2013-04-15 2016-01-13 株式会社村田製作所 多層配線基板およびこれを備えるモジュール
US20150206855A1 (en) * 2014-01-22 2015-07-23 Mediatek Inc. Semiconductor package
KR101514636B1 (ko) * 2014-02-04 2015-04-23 재단법인 서울테크노파크 외팔보 구조물을 이용한 반도체소자 테스트 소켓용 컨택터 및 그 제조 방법
KR20170034984A (ko) * 2015-09-21 2017-03-30 삼성전자주식회사 더미 웨이퍼, 박막 형성 방법 및 반도체 소자의 제조 방법
JP6702019B2 (ja) * 2016-06-22 2020-05-27 株式会社ジェイテクト 半導体装置
KR102515126B1 (ko) * 2021-05-06 2023-03-29 주식회사 지니틱스 카메라 모듈의 반도체 패키지
TWI778816B (zh) * 2021-09-28 2022-09-21 欣興電子股份有限公司 晶片互聯的封裝結構及其封裝方法
KR20230082266A (ko) * 2021-12-01 2023-06-08 엘지이노텍 주식회사 반도체 패키지

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52124865A (en) * 1976-04-13 1977-10-20 Sharp Corp Semiconductor device
JP2533511B2 (ja) 1987-01-19 1996-09-11 株式会社日立製作所 電子部品の接続構造とその製造方法
JPS6450539A (en) 1987-08-21 1989-02-27 Hitachi Ltd Connection of electronic component and transfer type microlead faceplate used therefor
JPH01155633A (ja) 1987-12-14 1989-06-19 Hitachi Ltd 半導体装置
JPH01303731A (ja) 1988-06-01 1989-12-07 Hitachi Ltd マイクロリード付配線基板とその製法
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US6097098A (en) * 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
KR100426883B1 (ko) * 1997-03-21 2004-06-30 세이코 엡슨 가부시키가이샤 반도체장치,필름캐리어테이프및이들의제조방법
WO1999021224A1 (fr) * 1997-10-17 1999-04-29 Ibiden Co., Ltd. Substrat d'un boitier
JP2000068408A (ja) 1998-08-25 2000-03-03 Noge Denki Kogyo:Kk 樹脂膜を用いた平面実装用回路基板の製造方法およびその回路基板
US6069407A (en) * 1998-11-18 2000-05-30 Vlsi Technology, Inc. BGA package using PCB and tape in a die-up configuration
JP3147106B2 (ja) 1998-11-25 2001-03-19 日本電気株式会社 半導体装置
US6075712A (en) * 1999-01-08 2000-06-13 Intel Corporation Flip-chip having electrical contact pads on the backside of the chip
TW410446B (en) * 1999-01-21 2000-11-01 Siliconware Precision Industries Co Ltd BGA semiconductor package
JP3180800B2 (ja) 1999-04-08 2001-06-25 カシオ計算機株式会社 半導体装置及びその製造方法
JP4712940B2 (ja) 1999-07-12 2011-06-29 大日本印刷株式会社 電子部材の製造方法
US6362525B1 (en) * 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
US6535398B1 (en) * 2000-03-07 2003-03-18 Fujitsu Limited Multichip module substrates with buried discrete capacitors and components and methods for making

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