JP4852565B2 - 電子部品実装用基板及びその製造方法と電子回路部品 - Google Patents

電子部品実装用基板及びその製造方法と電子回路部品 Download PDF

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Description

本発明は電子部品実装用基板に関り、より詳しくは、電子部品の高さのばらつきによらずに十分な接触圧を確保することができ、かつ導通抵抗、及びインダクタンスを小さくすることが可能な電子部品実装用基板及びその製造方法と、該電子部品実装用基板を備えた電子回路部品に関する。
従来、電極の高さの異なる回路基板等への電子部品の実装方法としては、例えば特許文献1には異方性導電エラストマーシートを用いた実装用基板を用いた方法、例えば図15に示すような導電性エラストマーを用いた実装用基板を用いた方法、及び例えば図16に示すような板バネを用いた実装用基板を用いた方法が開示されている。
しかしながら、特許文献1に記載された異方性導電エラストマーシートを用いた方法では、導電性微粒子がエラストマー中に分散されて導電性を有しているため、金属等の良導体と比較すると、どうしても大きな接触抵抗、導通抵抗を有してしまう。また、狭ピッチ化が困難であり、異方性導電エラストマーシート自体が高価であるためコストがかかってしまう。
また、図15に示すような導電性エラストマー103を用いて電子部品160半田バンプαと回路基板170の導電部βとを電気的に接続させて実装する方法においても、異方性導電エラストマーシートを用いた場合と同様に、金属等の良導体と比較すると接触抵抗、導通抵抗が大きくなってしまう。接触抵抗、導通抵抗を小さくしようとすると、エラストマーと混合する導電性微粒子の配合比を大きくすればよいが、これは導電性エラストマー103の変形能を小さくしてしまう、即ち高弾性〜剛体となってしまい、接触電極のストロークとして十分な変位量を持たせることが難しくなってしまう。このように、十分なストローク量を具備していないと、高さばらつきを持つ電極を備えた電子部品160や回路基板170を実装した際に、高さの高い電極とは機械的に接触して導通を図ることができるが、高さの低い電極との機械的な接触が不十分となり、接触抵抗の増大、導通不良が生じる虞がある。
また図16に示すような板バネ113を用いて電子部品160と回路基板170を電気的に接続させて実装する方法では、機械的なバネ構造を持たせる必要があり、端子ピッチを小さくすることが困難である。また、板バネ113の酸化により導電性が低下する虞もある。
さらに、充分なストローク量を確保するためには板バネを長くする必要があり、また端子ピッチを小さくする場合には板バネを細くする必要がある。ゆえに、いずれの場合にもおいてもインダクタンスが大きくなるために高周波電子部品に適用することが困難であった。
特開平11−214594号公報
本発明は、上記事情に鑑みてなされたものであって、導電部の高さの異なる電子部品を実装する場合であっても十分な接触圧を確保することができ、接触抵抗及びインダクタンスが小さく、かつ導電性に優れ、低コスト化が図れる電子部品実装用基板を提供することを目的とする。
本発明の請求項1に記載の電子部品実装用基板は、板状の弾性体からなる基体、前記基体の少なくとも一面に所定の間隔で並んで配された複数の第一凸部、前記基体の厚さ方向にあって、前記凸部の間にそれぞれ配された貫通孔、前記貫通孔内に本体部の少なくとも一部が充填されるとともに、前記本体部の一端と前記凸部の頂面とが同一平面上にあり、前記本体部の一端と他端とにそれぞれ第一突出部と第二突出部とを有し、前記第一突出部が前記基体の一面に、前記第二突出部が前記基体の他面に突出するように配された導電部材、並びに複数の前記凸部の頂面と接するように前記基体の一面側に配され、前記第一突出部がそれぞれ貫通するような第一開口部を設けてなる可撓性の基板、及び前記基板上に複数配され、各々に前記第一突出部が貫通するような第二開口部が一端側の近傍に設けてなる長丸状の電極、からなる構造体から少なくともなり、前記電極は互いに離間部を設けて配されていることを特徴とする。
本発明の請求項2に記載の電子部品実装用基板は、請求項1において、前記電極の他端側の形状に沿って、前記基板にスリットが配されていることを特徴とする。
本発明の請求項3に記載の電子部品実装用基板は、請求項1または2において、前記構造体が、前記基体の他面にも配されていることを特徴とする。
本発明の請求項4に記載の電子部品実装用基板は、請求項3において、前記凸部が前記基体の他面にも配されていることを特徴とする。
本発明の請求項5に記載の電子部品実装用基板は、請求項1〜4のいずれかにおいて、前記電極の一面にあって、かつ前記電極の他端側に凸部が配されていることを特徴とする。
本発明の請求項6に記載の電子部品実装用基板は、請求項1〜4のいずれかにおいて、前記電極の一面にあって、かつ前記電極の他端側に凹部が配されていることを特徴とする。
本発明の請求項7に記載の電子部品実装用基板の製造方法は、板状の弾性体からなる基体、前記基体の少なくとも一面に所定の間隔で並んで配された複数の凸部、前記基体の厚さ方向にあって、前記凸部の間にそれぞれ配された貫通孔、前記貫通孔内に本体部の少なくとも一部が充填されるとともに、前記本体部の一端と前記凸部の頂面とが同一平面上にあり、前記本体部の一端と他端とにそれぞれ第一突出部と第二突出部とが配され、前記第一突出部が前記基体の一面に、前記第二突出部が前記基体の他面に突出するように配された導電部材、並びに複数の前記凸部の頂面と接するように前記基体の一面側に配され、前記第一突出部がそれぞれ貫通するような第一開口部を設けてなる可撓性の基板、及び前記基板上に複数配され、各々に前記第一突出部が貫通するような第二開口部が一端側の近傍に設けてなる長丸状の電極、からなる構造体、から少なくともなり、前記電極は互いに離間部を設けて配されている電子部品実装用基板の製造方法であって、前記基体の前記凸部間に前記貫通孔を複数設ける工程、前記導電部材の前記第一突出部位と前記第二突出部位とがそれぞれ前記基体の一面と他面とに突出するように前記貫通孔に前記導電部材を挿入する工程、前記基板の一面に複数の前記電極を設け、前記基板の前記第一突出部位に相当する位置に第一開口部を、前記電極の前記第一突出部位に相当する位置に第二開口部を設けて構造体を形成する工程、及び前記構造体の第一開口部と第二開口部とに前記導電部材の前記第一突出部位が挿入され、かつ前記基体の一面に配された前記凸部の頂面に前記基板の他面が接するように前記構造体を設ける工程、を少なくとも有することを特徴とする。
本発明の請求項8に記載の電子部品は、請求項1〜6のいずれかに記載の電子部品実装用基板を備えたことを特徴とする。
本発明によれば、電極が電子部品等の導電部と接触した際に、電子部品の導電部に高さのばらつきがある場合においても、基体に配された凸部が該導電部の高さのばらつきを吸収するので、電極と導電部との間で所定の接触圧を保つことができる。そのため、良好な接触状態を保つことができ、接触不良を低減するとともに、接続抵抗を小さくすることも可能となる。また、導電部材として導電性のピンを用いていることから、導通抵抗を小さくすることができるとともに、導通部を幅広く、かつ短くすることができるため、電極のインダクタンスを小さくすることができる。そのため、本発明の電子部品実装用基板は、高周波電子部品の実装・接続に用いることができる。また容易に電極間隔を小さくすることができるため、平面内に高密度配列した電極配置を実現することが可能な電子部品実装用基板を提供することができる。
<第1実施形態>
以下、本発明を、図面を参照して詳細に説明するが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更が可能である。図1は、本発明の電子部品実装用基板10(10A)の第1実施形態を模式的に示した図である。図1(a)は上面図、図1(b)は、図1(a)におけるL−L断面図である。
本発明の電子部品用実装基板10(10A)は、板状の弾性体からなる基体1、基体1の一面1aに所定の間隔で並んで配された複数の凸部1A、基体1の厚さ方向にあって、凸部1Aの間にそれぞれ配された貫通孔2、貫通孔2内に本体部3cの少なくとも一部が充填されるとともに、本体部3cの一端と凸部1Aの頂面1Atとが同一平面上にあり、本体部3cの一端と他端とにそれぞれ第一突出部3aと第二突出部3bとが配され、第一突出部3aが基体1の一面1aに、第二突出部3bが基体1の他面1bに突出するように配された導電部材3、並びに複数の凸部1Aの頂面1Atと接するように基体1の一面1a側に配され、第一突出部3aがそれぞれ貫通するような第一開口部4cを設けてなる可撓性の基板4、及び基板4上に複数配され、各々に第一突出部3aが貫通するような第二開口部5dが一端5e側の近傍に設けてなる長丸状の電極5、からなる構造体6、から概略構成されている。また、電極5は互いに離間部7をもって配されている。以下、それぞれについて詳細に説明する。
基体1は、板状の弾性体からなり、その一面1aに所定の間隔で配された凸部1Aを有する。ここで、所定の間隔とは、例えば0.5mmピッチ〜1mmピッチである。また、導電部材3を挿入するための貫通孔2が基体1の厚さ方向にあって、それぞれの凸部1A間に設けられている。基体1は、必要とされるストローク量に応じてその厚さ及び硬さ(弾性)を適宜調節して用いればよいが、例えば200μm〜1000μmである。
基体1は、エラストマーであり、例えば天然ゴム、ラテックス、ブチルゴム、シリコーンゴム、フッ素ゴム等が挙げられ、必要とされるストローク量や特性に応じて、適宜選択して用いることができる。気密性が求められる場合には、気密性に優れたブチルゴムを用いることが望ましい。また、荷重−除重が頻繁に繰り返される場合においては、永久変位が小さく、かつ再現性がよいことからシリコーンゴムを用いることが望ましい。
シリコーンゴムは、その硬さ(弾性)を、加硫の方法や、ゴム材料と混ぜ合わせるフィラーの量で調節することができる。一般に、フィラーの量が少ない場合には軟らかく変形しやすいゴムとしてストローク量の大きい基体1を得ることができ、フィラーを多くすれば硬く変形し難いストローク量の小さい基体1を得ることができる。このフィラーとしては、例えば二酸化ケイ素(SiO)や、カーボンブラックを用いることができる。
フッ素ゴムとしては、ビニリデンフロライド、ヘキサフルオロプロピレン、テトラフルオロエチレン、パーフルオロメチルビニルエーテル等のフッ素化合物モノマーを原料として用いることができる。この所定量の原料モノマーを重合して得られるポリマーに、過酸化物やポリオールにより架橋反応させることで、フッ素ゴムを得ることができる。
凸部1Aは、基体1の一面1aに複数配されており、基体1と同一のものからなる。凸部1Aの大きさ、高さは、電子部品を実装した際に必要とされるストローク量に応じて適宜調節して設定できるが、例えば基体1の一面1aから凸部1A頂面までの高さは50μm〜300μm、幅は100μm〜500μmである。また、その形状としては、適当なストローク量を有することが出来、基板を安定して載置できるものであれば特に限定されるものではないが、例えば円柱状、三角柱や四角柱などの多角柱や正多角柱、円錐または三角錐や四角錐などの多角錐や正多角錐の頂面を平坦としたものなどが挙げられる。
また、それぞれの凸部1Aの高さは同一で、凸部1Aの頂面が同一平面上にあることが好ましい。構造体6が安定して凸部1Aの頂面に載置され、電子部品との接触圧を一定とすることができる。
なお、複数の構造体を基体1の一面1aに配する場合は、それぞれの構造体6ごとに凸部1Aの高さ及び幅を変えることもできる。
基体1の一面1aに凸部1Aが配されたことで、基体1として使用するエラストマーの弾性が高い(硬い)場合においても、十分なストローク量が確保できる。すなわち、凸部1A周辺には空間14が設けられていることから、電極5を支持する箇所の基体1(凸部1A)が変形しやすくなる。そのため、弾性が高い(硬い)エラストマーを基体1として使用できるようになる。したがって、荷重とストローク量の設定範囲を広くすることが可能となり、電子部品実装用基板の最適設計が容易となる。
貫通孔2には、導電部材3の本体部3cの少なくとも一部が配されている。貫通孔2は、電極5や実装する電子部品の導電部の配された場所に応じて基体1に設けることが好ましい。貫通孔2の大きさとしては、要求されるインダクタンスに(導電部材3の大きさに)応じて適宜調節して設けることができるが、例えば50μm〜250μmである。
導電部材3は、貫通孔2内に少なくともその一部が充填された本体部3cと、本体部3cの一端と他端とにそれぞれ配された第一突出部3aと第二突出部3bとからなるピン状のものである。また本体部3cの一端は、凸部1Aの頂面1Atと同一平面上にあり、第一突出部3aは基体1の一面側に、第二突出部3bは基体1の他面1b側に突出している。
導電部材3としては、導電性に優れた銅や真鍮、アルミニウム、ステンレススチール等からなるものを用い、電極5と電気的接続が良好となるように、必要に応じて表面処理されたものであってもよい。特に導電部材3と電極5とを半田付けする場合、導電部材3としては銅材や真鍮を用い、必要に応じて電極5との接続部分にフラックス等が塗布されたものであってもよい。
このように、金属製の導電部材3を用いることで、従来の異方性導電エラストマーや導電性エラストマーを用いたものと比較し、接触抵抗、導通抵抗を小さくすることができる。また、ピン状の導電部材3を用いることで、導通部(本体部3c)の幅を広く、かつ短くすることが可能であるので、従来の板バネを用いたものと比較し、インダクタンスの低減が図れる。
基板4は基体1の一面1aにあって、各凸部1Aの頂面1Atと接するように配されている。また、導電部材3の第一突出部3aが貫通するような第一開口部4cが複数、設けられている。このような基板4としては、可撓性の基板を用いることが好ましく、例えばポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)等からなるフィルム状の基板、あるいはポリイミド、ポリアミドイミド、ポリエーテルイミド等からなる基板等が挙げられる。また、その厚さは例えば25μm〜125μmである。
電極5は、基板4の一面4dに複数配され、それぞれの電極5同士は離間部7を有している。また、電極5は長丸状であり、その一端側5eには導電部材3の第一突出部3aが露呈するような第二開口部5dが設けられている。さらに電極5の他端5f側(電子部品の導電部と接触する側)は、基体1の一面1aに配された凸部1Aの頂面1Atと重なるように配されている。電極5の一面5cと第一突出部3aの頂面とは略一面であってもよいし、略一面でなくてもよい。ここで、略一面とは電極5の一面5cと第一突出部位3aの頂面との段差が−10μm〜+10μmのことをいう。電子部品を実装した際に、略一面とすることで第一突出部3aが他の電子部品と接触することを防ぐことができる。また、第一突出部3aの側面が電極5と接触する面積を最大とすることができ、導通の向上が図れる。
このような電極5としては、柔軟で加工しやすく、導電性のあるものであれば特に制限されるものではないが、例えば銅や銀等が挙げられる。また、ライン&スペースは10〜15μmである。
電極5の形状としては、電子部品を実装した際に、十分にストローク量を得られるものであれば図1に記載の長丸状に限定されるものではなく、例えば図2(a)に示すようなひょうたん状の電極15であってもよいし、図2(b)に示すような先端が細くなった形状の電極25であってもよい。
図3〜図5は、本発明の電子部品実装用基板10Aの製造方法を模式的に示した図である。
まず図3に示すように、一面1aに複数の凸部1Aを有し、かつ凸部1A間に貫通孔2を備えた基体1を成形する。なお、図3(a)は上面図、図3(b)は、図3(a)におけるL−L断面図である。
貫通孔2及び凸部1Aを有した基体1は、金型を用いた射出成型技術を用いることで、簡便に作製することができる。あるいは、凸部1Aを有したシート状の基体1を成型した後、機械加工やレーザによる穿孔加工で貫通孔2を形成してもよい。
次に、図4に示すように、導電部材3の第一突出部3aと第二突出部3bとがそれぞれ基体1の一面1aと他面1bとに突出するように、図3で作製した貫通孔2に導電部材3の本体3cを挿入する。この際、第一突出部3aは、基体1の一面1aに配された凸部1Aの頂面1Atよりも突出するようにする。なお、図4(a)は上面図、図4(b)は、図4(a)におけるL−L断面図である。
導電部材3を貫通孔2に挿入する方法としては、圧入及びインサート成形等が一般に用いられるが、基体1に損傷なく挿入できれば、特に限定されるものではない。
次に、図5に示すように、基板4の一面4dに複数の電極5を形成し、導電部材3の第一突出部位3aが貫通する第一開口部4cを基板4に、第二開口部5dを電極5に作製して構造体6を形成する。あるいは、第一開口部4cを先に基板4に形成してから、電極5が第二開口部5dを有するように形成することも可能である。
構造体6の形成方法に関しては、従来公知の方法で行え、基板4が例えばPET,PEN,PES等のフィルムからなる場合、これらのフィルム上にAg粉末を含む導電性ペースト等を印刷、塗布、あるいは描画して電極5形成する。また基板4がポリイミド、ポリアミドイミド、ポリエーテル等からなる場合、これら基板4の一面4dに、Cuを主成分とする金属の電極5を形成する。金属の電極5を形成する方法としては、基板4上に圧延銅箔あるいは電解銅箔を貼り付けた銅張フレキシブル基板に、リソグラフィー技術(レジスト塗布、露光、現像、エッチング、及びレジストの除去、といった一連のプロセスによる回路パターン形成)によるサブトラクティブ法が挙げられる。また、前述のフィルム上に0.1〜1.0μm程度の銅の層を無電解めっき等により形成した後、レジストを塗布してからリソグラフィー技術を用いてめっきレジストパターンを形成し、電解めっきにより電極5部分にのみ電解銅めっき等により銅箔を厚膜化し、その後不要なシード層を除去するセミアディティブ法、レジストによる電極5のパターン形成後に銅電極パターンを成長させるアディティブ法等が用いられる。
その後、第一開口部4cと第二開口部5dとに導電部材3の第一突出部3aが挿入され、基体1の一面1aに配された凸部1Aの頂面1Atが基板4の他面4eと接するように構造体6を配置する。
以上で、図1に示す本発明の電子部品用実装基板10Aが得られる。
図6は、本実施形態の電子部品実装用基板10Aを用いて、電子部品60(例えば半導体電子回路60)を回路基板70に実装して得た電子回路部品の一例を模式的に示した断面図である。電子部品60の第一基材61の一面61aに配された半田バンプαが電極5と接触し、導電部材3の第二突出部3bが回路基板70の第二基材71の一面に配された導電部βと接触し、半田バンプαと導電部βとが電気的に接続されている。
電子部品60及び回路基板70としては、特に限定されるものではなく公知のものを用いることができる。半導体電子回路60に配された半田バンプα、及び回路基板70に配された導電部βとしては、従来公知のものを用いることができ、そのサイズ等は特に限定されるものではない。
半田バンプαが電極5と接触する部位は、電極5の他端5f側であって、基体1の凸部1A上が好ましい。電極5が半田バンプαと接触した際に、凸部1Aが弾性変形し、図6に示すように凸部1Aの側面1Asが曲面となる。ゆえに、適切な荷重で電極5と半田バンプαとを接続した状態とすることができる。
本発明によれば、凸部1Aの大きさや硬さ、形状を変えるだけで簡便にストローク量を適宜調節することができるため、実装する電子部品に応じて半田バンプαと電極5との接触部位を変化させて適正なストローク量を得ることで、半田バンプαと電極5との接触圧を十分に確保することができ、導通不良や接触抵抗の増加を抑制することができる。
また、半田バンプα等が電極5に接触して加圧することで、半田バンプαや電極5の表面がワイピング効果により酸化被膜が破壊され、導電性の向上を図ることができる。
<第2実施形態>
図7は、本発明の第2実施形態に関る電子部品実装用基板10(10B)を模式的に示した図である。第1実施形態と同様なものには同一の符号を付し、説明を省略することがある。図7(a)は上面図、図7(b)は、図7(a)におけるL−L断面図である。本実施形態が第1実施形態と異なる点は、電極5の他端5f側の形状に沿って、基板4にスリット9が配されている点である。
スリット9は、少なくとも電極5の一端5f側の外周を囲むように配されていればよい。このスリット9によりストローク量が増大し、第1実施形態と同様に電子部品60を実装した際に、半田バンプαの高さのばらつきをより吸収することができる。ゆえに電極5と電子部品60の半田バンプαとの接触圧力を基体1と基体1の一面1aに設けた凸部1Aとにより広範囲で調節することができる。そのため、よりいっそう電子部品の高さの均一化を図ることができ、接触不良等をより効果的に抑制することができる。
このようなスリット9を基板4に作製するには、穿孔機あるいはレーザにより加工することで、簡便に精度よく設けることができる。
図8は、本実施形態の電子部品実装用基板10(10B)を用いて、電子部品60(例えば半導体電子回路60)を回路基板70に実装した一例を模式的に示した断面図である。スリット9が配されたことによって、電素部品60を実装した際に構造体6がよりフレキシブルに稼働して凸部1Aが弾性変形し、半田バンプαなどの高さのばらつきをより吸収することが可能となる。
<第3実施形態>
図9は、本発明の第3実施形態に関る電子部品実装用基板10(10C)を模式的に示した図である。第1実施形態あるいは第2実施形態と同様なものには同一の符号を付し、説明を省略することがある。図9(a)は、第1実施形態や第2実施形態と同様な断面図、図9(b)は、本実施形態に係る電子部品実装用基板を用いて電子部品60(例えば半導体電子回路60)を回路基板70に実装した一例を模式的に示した断面図である。本実施形態が第2実施形態と異なる点は、基体1の他面1bにも、構造体6bが配されている点である。
本実施形態のように基体1の両面1a,1bに、電極5(5a、5b)が配された基板4(4a,4b)、すなわち構造体6(6a、6b)を設けることで、電子部品等を実装した際に基体1の両面で高さのばらつきをより効果的に吸収することができる。したがって、高さにばらつきのある電子部品60や回路基板70を両面に実装することが可能となり、設計自由度高く電子回路部品を組み立てることが可能となる。
なお、図9では基体1の両面に配された基板4(4a,4b)にスリット9を設けた電子部品実装用基板を図示しているが、必要とされるストローク量が小さい場合は、第1実施形態と同様に基板4にスリット9を設けなくてもよいし、どちらかの基板4a,4bの一方にのみ設けてもよい。
図9(b)は、本実施形態の電子部品実装用基板10Cを用いて、電子部品60(例えば半導体電子回路60)を回路基板70に実装した一例を模式的に示した断面図である。半導体電子回路60に配された半田バンプαが基体1の一面1aに配された電極5aと接触し、基体1の他面1bに配された電極5bが回路基板70の導電部βと接触し、半田バンプαと導電部βとが電気的に接続されている。上述した第1実施形態〜第2実施形態と同様の効果が得られるほか、本実施形態では基体1の両面に構造体6(6a、6b)が配されていることから、高さにばらつきのある回路基板70を実装することが可能となり、設計自由度の高い電子回路部品を得ることができる。また、導電部βが電極5bに接触して加圧することで、導電部βや電極5bの表面がワイピング効果により酸化被膜が破壊され、導電性の向上を図ることができる。
なお、図9では基板4にスリット9を設けた電子部品実装用基板を図示しているが、必要とされるストローク量が小さい場合は、第1実施形態と同様に基板4にスリット9を設けなくてもよい。
<第4実施形態>
図10は、本発明の第4実施形態に関わる電子部品実装用基板10(10D)を模式的に示した断面図である。第1実施形態〜第3実施形態と同様なものには同一な符号を付し、説明を省略することがある。図10(a)は、第1実施形態や第2実施形態と同様な断面図、図10(b)は、本実施形態に係る電子部品実装用基板を用いて電子部品60(例えば半導体電子回路60)を回路基板70に実装した一例を模式的に示した断面図である。本実施形態が第3実施形態と異なる点は、基体1の他面1bにも凸部1Bが配され、該凸部1Bの頂面1Btに接するように構造体6bが配されている点である。
基体1の他面1bに配された凸部1Bに関しては、上述した第1実施形態の凸部1Aと同様であり、実装する電子部品や回路基板、基体1の厚さや硬さ等に応じて凸部1Bの高さや大きさ、形状などを適宜調節することができる。なお、図では凸部1Aと凸部1Bとが基体1の一面1aと他面1bとにおいて同一な部位に配置されているが、特にこの配置に限定されるものではなく、一面1aと他面1bとで異なる位置に配されていてもよい。
本実施形態のように、基体1の一面1aと他面1bとに凸部(1A,1B)を設けることで第3実施形態の電子部品実装用基板10Cよりもストローク量が増加し、実装する電子部品や回路基板に配された導電部の高さのばらつきをより広範囲で吸収することができる。したがって、実装する電子部品や回路基板に適した電子部品実装用基板をより広範囲な条件で得ることが可能となる。
なお、図10では基板4にスリット9を設けた電子部品実装用基板を図示しているが、必要とされるストローク量が小さい場合は、第1実施形態と同様に基板4にスリット9を設けなくてもよい。
<第5実施形態>
図11は、本発明の第5実施形態に関る電子部品実装用基板10(10E)を模式的に示した図である。図10(a)は上面図、図10(b)は、図10(a)におけるL−L断面図である。本実施形態が第2実施形態と異なる点は、電極5の一面5cにあって、かつ電極5の他端5f側に隆起部51が配されている。
隆起部51は、電極5が電子部品60の導電部(半田バンプα)と接触する接触点に配されたものである。この隆起部51としては、その形状は特に限定されるものではなく、例えば図11にあるように表面が曲面な隆起部51であってもよいし、表面に複数の凹凸を有したものであってもよい。
このように隆起部51を設けることで、電子部品60との接触圧を大きくすることができる。ゆえに、より効果的に接触不良を抑制することができる。
なお、図11では基板4にスリット9を設けた電子部品実装用基板を図示しているが、必要とされるストローク量が小さい場合は、第1実施形態と同様に基板4にスリット9を設けなくてもよい。
図12(a)は、本実施形態の電子部品実装用基板10Eを用いて、電子部品60(例えば半導体電子回路60)を回路基板70に実装した一例を模式的に示した断面図である。半導体電子回路60の一面に配された半田バンプαが電極5上に配された隆起部51と接触し、導電部材3の第二突出部3bが回路基板70に配された導電部βと接触し、半田バンプαと導電部βとが電気的に接続されている。このように隆起部51を介して接触することで、接触圧を大きくすることができ、より効果的に接触不良を抑制することができる。また、隆起部51と半田バンプαとの接触面におけるワイピング効果が強くなるため、酸化被膜が破壊されやすくなり、導電性の向上が図れる。
<第6実施形態>
図12(b)は、第3実施形態の電子部品実装用基板10Cの電極5に、同様に隆起部51を設けた第6実施形態に関わる電子部品実装用基板10Fを用いて電子部品60(例えば半導体電子回路60)を回路基板70に実装した一例を模式的に示した断面図である。この場合においても、上述した電子部品実装用基板10Eと同様な効果が得られるほかに、基体1の他面1bにも構造体6bが配されていることから、導電部βに高さのばらつきのある回路基板70をも実装することができ、より自由度高く電子回路部品を組み立てることができる。
<第7実施形態>
図13は、本発明の第6実施形態に関る電子部品実装用基板10(10G)を模式的に示した図である。図13(a)は上述した第1実施形態〜第4実施形態と同様に、電子部品実装用基板の断面図を模式的に示したものである。なお、平面図(上面図)に関しては第5実施形態と同様になるため、省略する。
本実施形態が第4実施形態と異なる点は、基体1の両面1a、1bに配された構造体6(6a,6b)の電極5(5a,5b)において、電子部品との接触点に隆起部51(51a,51b)が配されている点である。隆起部51に関しては、第5実施形態と同様である。
本実施形態によれば、隆起部51を設けることで、電子部品60及び回路基板70との接触圧を大きくすることができ、より効果的に接触不良を抑制することができる。
なお、図13では基体1の両面1a,1bに配された基板4(4a,4b)にスリット9を設けた電子部品実装用基板を図示しているが、必要とされるストローク量が小さい場合は、第1実施形態と同様に基板4(4a、4b)にスリット9を設けなくてもよいし、どちらかの基板4a,4bの一方にのみスリット9を設けてもよい。
図13(b)は、本実施形態の電子部品実装用基板10Gを用いて、電子部品60(例えば半導体電子回路60)を回路基板61に実装した一例を模式的に示した断面図である。半導体電子回路60の一面に配された半田バンプαが電極5a上に配された隆起部51aと接触し、回路基板70に配された導電部βが基体1の電極5b上に配された隆起部51bと接触し、半田バンプαと導電部βとが電気的に接続されている。このように、基体1の両面に配された電極5(5a,5b)のそれぞれに隆起部51(51a,51b)を設けることで、電子部品60及び回路基板70との接触圧を大きくすることができ、より効果的に接触不良を抑制することができる。また、隆起部51aと半田バンプα、及び隆起部51bと導電部βとの接触面におけるワイピング効果が強くなるため、酸化被膜が破壊されやすくなり、導電性の向上が図れる。
<第8実施形態>
図14は、本発明の第7実施形態に関る電子部品実装用基板10Hを模式的に示した平面図である。本実施形態が第1実施形態と異なる点は、電極5及びスリット9が互い違いに配されている点である。本実施形態においては、電極5とスリット9がそれぞれ互い違いに配されているが、列ごとに互い違いに配されたものであってもよい。本実施形態においても、上述した第3実施形態〜第6実施形態のように、構造体6を基体1の両面1a,1bに設けてもよいし、また電極5に隆起部を設けてもよい。上述した第1実施形態〜第6実施形態で得られる電子部品実装用基板と同様な効果が得られる。
なお、図14では基板4にスリット9を設けた電子部品実装用基板を図示しているが、必要とされるストローク量が小さい場合は、第1実施形態と同様に基板4にスリット9を設けなくてもよい。
また、上記第1実施形態〜第7実施形態の電子部品実装用基板10(10A〜10H)において、電極5の他端5f側、すなわち電子部品60との接触点に、窪み部を設けてもよい。窪み部としては、その形状は、例えば曲面であるが、接触する電子部品や回路基板の導電部(α、β)の形状に応じて、適宜変更することが可能である。このように窪み部を設けることで、半田バンプαや導電部βと接触させる際の位置合わせが行いやすくなり、生産性の向上を図ることができる。
<実施例>
シリコーンゴムからなる厚さ800μmのエラストマーに、0.5mmピッチで貫通孔を設け、洗浄・表面処理を行った銅を主成分とする導電性ピンを該貫通孔に圧入れした。その後、ポリイミドからなる基板上に銅を主成分とする回路を形成した構造体をエラストマーの両面に設けて、これを実施例の電子部品実装用基板とした。
<比較例1>
特許文献1に記載されているような異方性導電エラストマーを用いて0.5mmピッチの電子部品実装用基板を作製し、これを比較例1とした。
<比較例2>
図14に記載されているような導電性エラストマーを用いて1mmピッチの電子部品実装用基板を作製し、これを比較例2とした。
<比較例3>
図15に記載されているような板バネを用いて1.3mmピッチの電子部品実装用基板を作製し、これを比較例3とした。
上記で作製した実施例と比較例1〜3の電子部品実装用基板を用いて、導通性、インダクタンス、ストローク量、荷重の比較を行った。その結果を表1に示す。
なお、導通抵抗および接触抵抗が大きかったものを×、充分に小さい導通抵抗が得られたものを○とし、インダクタンスが1.0nH以上のものを×、1.0nHより小さかった場合を○とする。
Figure 0004852565
表1より、導電性エラストマーを用いた比較例2、及び板バネを用いた比較例3では、インダクタンスが1.0nHを超え、大きい値を示したのに対し、実施例及び比較例1ではインダクタンスは1.0nHより小さい値を示し、高周波電子部品に適用できることがわかった。
異方性導電エラストマーを用いた比較例1と、導電性エラストマーを用いた比較例2では、導通抵抗が大きくなってしまったのに対し、実施例と板バネを用いた比較例4では、導通抵抗を充分に小さくすることができた。
比較例1〜3ではストローク量が0.3〜0.36mm程度であったのに対し、実施例では0.2〜0.5mmのストローク量を得ることができた。また、比較例1〜3での荷重は、20〜100gfの範囲内のいずれかであったのに対し、実施例では5〜50gfであった。すなわち、実施例の電子部品実装用基板によれば、従来のものより小さい力で荷重することも可能となった。
したがって、本発明の電子部品実装用基板によれば、より広い範囲のストローク量と精確な荷重を備えることができ、高さの異なる導電部を備えた電子部品であっても、接触圧を適度に保つことができる。ゆえに、安定した接続状態を維持することが可能となる。
本発明は、高さの異なる導電部材を備えた電子部品間の実装に適用することができる。
本発明の第1実施形態に関る電子部品実装用基板を模式的に示した図である。 電極の他の形状を模式的に示した平面図である。 本発明の電子部品実装用基板の製造方法を模式的に示した第一工程図である。 本発明の電子部品実装用基板の製造方法を模式的に示した第二工程図である。 本発明の電子部品実装用基板の製造方法を模式的に示した第三工程図である。 第1実施形態に関る電子部品実装用基板を用いて電子部品を実装した一例を模式的に示した断面図である。 本発明の第2実施形態に関る電子部品実装用基板を模式的に示した図である。 第2実施形態に関る電子部品実装用基板を用いて電子部品を実装した一例を模式的に示した断面図である。 本発明の第3実施形態に関る電子部品実装用基板を模式的に示した図である。 本発明の第4実施形態に関る電子部品実装用基板を模式的に示した図である。 本発明の第5実施形態に関る電子部品実装用基板を模式的に示した図である。 第5〜6実施形態に関る電子部品実装用基板を用いて電子部品を実装した一例を模式的に示した断面図である。 本発明の第7実施形態に関る電子部品実装用基板、及び第6実施形態に関る電子部品実装用基板を用いて電子部品を実装した一例を模式的に示した断面図である。 本発明の第8実施形態に関る電子部品実装用基板を模式的に示した平面図である。 従来の電子部品実装用基板の一例を模式的に示した断面図である。 従来の電子部品実装用基板の他の一例を模式的に示した断面図である。
符号の説明
1 基体、1a 基体の一面、1b 基体の他面、1A,1B 凸部、1At,1Bt凸部の頂面、1As,1Bs 凸部の側面、2 貫通孔、3 導電部材、3a 第一突出部、3b 第二突出部、3c 本体部、4,4a,4b 基板、5,5a,5b,15,25 電極、6,6a,6b 構造体、9 スリット、51,51a,51b 凸部、60 電子部品、61 第一基材、61a 第一基材の一面、70 回路基板、71 第二基材、71a 第二基材の一面、α 半田バンプ、β 導電部。

Claims (8)

  1. 板状の弾性体からなる基体、
    前記基体の少なくとも一面に所定の間隔で並んで配された複数の凸部、
    前記基体の厚さ方向にあって、前記凸部の間にそれぞれ配された貫通孔、
    前記貫通孔内に本体部の少なくとも一部が充填されるとともに、前記本体部の一端と前記凸部の頂面とが同一平面上にあり、前記本体部の一端と他端とにそれぞれ第一突出部と第二突出部とが配され、前記第一突出部が前記基体の一面に、前記第二突出部が前記基体の他面に突出するように配された導電部材、
    並びに複数の前記凸部の頂面と接するように前記基体の一面側に配され、前記第一突出部がそれぞれ貫通するような第一開口部を設けてなる可撓性の基板、
    及び前記基板上に複数配され、各々に前記第一突出部が貫通するような第二開口部が一端側の近傍に設けてなる長丸状の電極、からなる構造体、から少なくともなり、
    前記電極は互いに離間部を設けて配されていることを特徴とする電子部品実装用基板。
  2. 前記電極の他端側の形状に沿って、前記基板にスリットが配されていることを特徴とする請求項1に記載の電子部品実装用基板。
  3. 前記構造体が、前記基体の他面にも配されていることを特徴とする請求項1または2に記載の電子部品実装用基板。
  4. 前記凸部が前記基体の他面にも配されていることを特徴とする請求項3に記載の電子部品実装用基板。
  5. 前記電極の一面にあって、かつ前記電極の他端側に隆起部が配されていることを特徴とする請求項1〜4のいずれかに記載の電子部品実装用基板。
  6. 前記電極の一面にあって、かつ前記電極の他端側に窪み部が配されていることを特徴とする請求項1〜4のいずれかに記載の電子部品実装用基板。
  7. 板状の弾性体からなる基体、前記基体の少なくとも一面に所定の間隔で並んで配された複数の凸部、前記基体の厚さ方向にあって、前記凸部の間にそれぞれ配された貫通孔、前記貫通孔内に本体部の少なくとも一部が充填されるとともに、前記本体部の一端と前記凸部の頂面とが同一平面上にあり、前記本体部の一端と他端とにそれぞれ第一突出部と第二突出部とが配され、前記第一突出部が前記基体の一面に、前記第二突出部が前記基体の他面に突出するように配された導電部材、並びに複数の前記凸部の頂面と接するように前記基体の一面側に配され、前記第一突出部がそれぞれ貫通するような第一開口部を設けてなる可撓性の基板、及び前記基板上に複数配され、各々に前記第一突出部が貫通するような第二開口部が一端側の近傍に設けてなる長丸状の電極、からなる構造体、から少なくともなり、前記電極は互いに離間部を設けて配されている電子部品実装用基板の製造方法であって、
    前記基体の前記凸部間に前記貫通孔を複数設ける工程、
    前記導電部材の前記第一突出部位と前記第二突出部位とがそれぞれ前記基体の一面と他面とに突出するように前記貫通孔に前記導電部材を挿入する工程、
    前記基板の一面に複数の前記電極を設け、前記基板の前記第一突出部位に相当する位置に第一開口部を、前記電極の前記第一突出部位に相当する位置に第二開口部を設けて構造体を形成する工程、
    及び前記構造体の第一開口部と第二開口部とに前記導電部材の前記第一突出部位が挿入され、かつ前記基体の一面に配された前記凸部の頂面に前記基板の他面が接するように前記構造体を設ける工程、を少なくとも有することを特徴とする電子部品実装用基板の製造方法。
  8. 請求項1〜6のいずれかに記載の電子部品実装用基板を備えたことを特徴とする電子回路部品。
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JPH11214594A (ja) * 1998-01-20 1999-08-06 Jsr Corp 異方性導電ゴムシート
JP3860000B2 (ja) * 2001-09-07 2006-12-20 Necエレクトロニクス株式会社 半導体装置およびその製造方法
JP4064091B2 (ja) * 2001-11-09 2008-03-19 株式会社フジクラ 電気コネクタの製造方法
JP2003198068A (ja) * 2001-12-27 2003-07-11 Nec Corp プリント基板、半導体装置、およびプリント基板と部品との電気的接続構造
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