TW200409337A - Multi-layer wiring circuit module and the manufacturing method thereof - Google Patents

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    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Description

200409337 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種謀求薄型化和高密度配線化的多層配 線電路模組及其製造方法。 本申請係在日本國以2002年7月3曰所申請的日本專利申 請號碼2002-1950 18為基礎而主張優先權，此申請藉由參考 引用於本申請。 【先前技術】 例如個人電腦、行動電話、視頻機器、聲頻機器等各種 數位電子機器上設有裝載各種IC元件或LSI元件等半導體 晶片的多晶片電路模組。在各種數位電子機器方面，藉由 電路圖案細微化、IC封裝小型化或積集規模迅速提高、多 插腳化或封裝方法改善等謀求多晶片電路模組的小型化、 高功能化，藉此謀求小型輕量化或薄型化，並且謀求高性 旎化、高功能化、多機能化、高速處理化等。 多晶片電路模組中也有構成所謂系統LSI者，其裝載有如 例如邏輯功能和記憶功能或類比功能和數位功能等具備不 同功能的電路。多晶片電路模組中也有將各製程的功能塊 作為個別半導體晶片加以製造，將這些半導體晶片封裝於 同一基板上的構成所謂多晶片電路模組者。 、、且說在多晶片電路模組方面，$更加謀求性能提高而要 γ U處理态同速化或圯憶體晶片間的信號配線高密度化， 需要也謀求對於配線延遲問題的因應。在多晶片電：模組 方面，即使謀求在各元件（晶片）内超過十億赫的時鐘頻率實 85727 200409337 =因在晶w的配線所造成的信號延遲或反料問題也 =以—t數單位降低時鐘頻率。此外，纟多晶片電路模 方面，Ik著谋求#唬配線的高速化、高宓 —„(EMI： ele_magnetlc 磁適應性（EMC:electoromagneticc〇mpatib出⑺的對叢。因 此，在多晶片電路模組方面’不僅晶片形成技術，而且需 要作為包含封裝或板等封裝技術的系統技術，全體謀求高 積集化或高性能化。 入端子等。多晶片電路模組1〇〇係將各半導體晶片1〇2分別 復日日連接於預定焊接區i 〇3上而裝載於插入物1 〇 1的主面 l〇la，並用填充料1G4覆蓋連接部分。多晶片電路模組_ 以往作為多晶片電路模組，有如圖丨所示所構成者。圖】 所示者係覆晶型多晶片電路模組1〇〇，其係在插入物⑻的 主面l〇la上裝載多數個半導體晶片1〇2八、i〇2b而成。多晶 片電路模組1〇〇在插入物101的正反主面1〇u、i〇ib，雖然 名略圖不，但分別形成有適當的電路圖案或焊接區、輸出 係烊錫球1 05分別裝載於形成於插入物丨〇丨的主面1 〇 1 b的焊 接區在載置於例如母基板等的狀態施以回流焊錫處理後 ，藉由將焊錫球1 05熔化、凝固而被封裝。 如上述’習知多晶片電路模組1〇〇係多數個半導體晶片 102在插入物ι〇1的主面1〇la排列成橫排狀態地被封裝，但 連接各半導體晶片丨02間的配線卻因形成於插入物101側的 電路圖案而受到限制。多晶片電路模組i 〇〇隨著裝載此模組 1〇〇的裝置的多功能化、高速化等而設有許多半導體晶片 85727 200409337 102’需要更多的配線數。多晶片電路模組_因形成於以 一般基板製造技術製造的;λ t^ 勺插入物1 0 1的配線圖案的間距受 到製造條件等限制，即使最4 4 忧取小也如約100 μη1程度般地大， 而在多數半導體晶片1 02間進杆今夕 運订命多連接時，需要大面積或 被多層化的插入物1 〇 1。 在多晶片電路模組100方面，使用被多層化的插入物ΗΠ 時，係進行透過通道孔的層間連接或各半導體晶片102間的 連接，但由加工條件，其孔徑即使最小也是約50 _程度， 並且焊接區直徑最小為約50 μπι程度，所以需要大型的插入 物1〇1。多晶片電路模组⑽此隨著形成於連接各半導體晶 片102間的插入物101的配線圖案變長而形成許多通道孔， 有L、C、R成分變大這種問題。 在例如半導體裝置的製程方面也提出一種技術，盆俜在 石夕基板上形成絕緣層膜後’經過形成通道孔溝和配線溝的 乾式㈣製程和導體金屬層的成膜形成製程而形成細微配 線圖案。這種配線形成方法係對於絕緣層施以第一乾式蝕 刻處理而形成多數個通道孔溝’並且施以第二乾式姓刻處 理而圖案形成配線溝。此配線形成方法係在絕緣層全面用 例如電锻形成銅膜層後，藉由對此銅膜層施以研磨處理而 形成通道孔和預定的配線圖案。 糟由這種配線形成方法’和—般的配線形成方法比較， 般的配線形成方法係用機械加工或雷射加工形成通道 ’亚且對銅IS施以㈣處理而形成電路圖案，可將細微 且向密度的配線圖案形成於多層。此配線形成方法需要施 85727 200409337 以溝深度不同的精密第-乾式㈣處理和第二乾式姓刻處 理’亚且適用於-般多層配線基板的製程困難。此外，用 此配線形成方法有下述問題：由於切基板上將配線層形 成=多層’所以封裝於母基板等的構造成為複雜，小型化 的貫現困難，並且配線圖案也變長。 【發明内容】 本發明之目的在於提供一種可解決如上述的習知多晶片 電路模組具有的問題點的新穎多層配線電路模組及其製造 方法。 本發明之其他目的在於提供_種各單㈣線層具有細微 以密度的配線圖帛’同時係、通道孔上有通道孔構造，以 最短配線長進行層間連接，隨著小型化可實現薄型化，謀 求高速處理化或可靠性提高的多層配線電路模組及其製造 方法。 關於本發明的多層配線電路模組係多數單位配線層透過 多數個通道孔層間連接而層4，各單位配線層包含第一絕 緣層、第二絕緣層及施以研磨處理的導體金屬^。第一絕 緣層用感光性絕緣樹脂材料成膜，施以微影處理而形成與 各通道孔對應的多數個通道孔溝。第二絕緣層在n緣 層上用感光性絕緣樹脂材料成膜，施以微影處理而圖案形 成配線溝，其在一部分具有和各通道孔溝的連通部，與配 線圖案對應。導體金屬層在第二絕緣層上，在各通道孔溝 和配線溝内都填充導體金屬而全面成膜。各單位配線層角 導體金屬形成各通道孔和配線圖案，該導體金屬係填充於 85727 200409337 施以研磨處理到使第 而在此第二絕緣 的各通道孔溝和 ^ 、七緣層的主面露出 層的主面構成同_面 厅路出的導體金屬層 配線溝内。 藉由關於本發明的多層配線電路模纽， 絕緣樹脂材料成膜的第―絕緣 芦用感先性 簡易設備和作業進行㈣〜 弟—n層分別施以由 ^ ^ 的放衫處理而形成解析度高的通道孔 配線圖案。藉由多=通這孔或細微且高密度的 線電路模組，將各單位配線層利用 心孔上有通道孔構造以最短互相層間連接而層疊形成， 猎此縮短配線長而減低所傳送信號的衰減，同時信號延遲 縮減，最小限度且可謀求薄型化，可因應例如大容量、高 速、局禮、度匯流排。 扣關於本毛明的多層配線電路模組之製造方法係製造多數 單位配線層透過多數個通道孔互相層間連接而層疊形成的 多層配線電路模組的方法。在此多層配線電路模組之製造 方法，各早位配線層的形成製程包含以下製矛呈··用感光性 、、、巴、、彖ΜI材料形成第—絕緣層；對於第—絕緣層施以微影 處理而形成與各通道孔對應的多數個通道孔溝；在第一絕 緣層上全面塗佈感光性絕緣樹脂材料而形成第二絕緣層薄 膜；對於第二絕緣層施以微影處理而形成配線溝，其與在 一部分具有和各通道孔溝的連通部的配線圖案對應；在第 一、纟巴緣層上’在各通道孔溝和配線溝内都填充導體金屬而 全面形成導體金屬層薄膜；及，研磨導體金屬層到使第二 絕緣層的主面露出。各通道孔和配線圖案用導體金屬形成 85727 -10- 200409337 ’该導體金屬係填充於施以研磨處理而在第二絕緣層主面 構成同一面所露出的導體金屬層的各通道孔溝和配I溝内 。在此製造方法，第-層的單位配線層係將第-絕緣層成 於基底基板上’上層的單位配線層係將各第_絕緣層成 膜於下層的單位配線層的第二絕緣層上所形成。 藉由關於本發明的多層配線電路模組之製造方法，由於 對用感光性絕緣樹脂材料成膜形成的第—絕緣層和第二絕 緣層知以微影處理而形成解析度高的通道孔溝和配線溝， 所以可形成微小的通道孔或細微且高密度的配線圖案。藉 由使用此製造方法’將各單位配線層利用通道孔上有通道 孔構造以最短互相層間連接而層4形成，藉此縮短配線長 而減低所傳送信號的衰減，同時信號延遲縮減到最小限度 亡：謀求薄型π，可製造可謀求因應例如大容量、高速、 鬲袷度匯流排的多層配線電路模組。 益由在
本I明之另外其他目的，由本發明得到的具體效 以下參考附圖所說明的實施形態說明當可更加明白 【實施方式】 實施發明之最佳形態 參考附圖說明適用本發明的多層配線電路模組 下只簡稱為電路模組）及其製造方法。 能』，二：明的電路模組具有例如資訊通信功能或儲存# :、於個人電腦、行動電話或聲頻機器等各種電子 “，或是構成作為選件所裝卸的超小型 的南頻電路部。電路模組雖然省略詳細，但形成高頻= 85727 11 200409337 /、利用由收發信號一度變換 方式，或是# Λ a # ίΛ_ < 、成中間頻率的超外差 A疋形成尚頻收發電路部，苴 間頻率而、隹> 一 ，、j用不進行變換成中 、羊而進仃貧訊信號收發的直接變換方式。 關於本發明的電路模組！如圖2所示 部2 :以筮 ^ 匕5夕層配線電路 基板3::面Μ裝載面，透過封裝用凸起4裝載於母 夕數個（圖2為2個）半導體晶片（lsi)6a、6b 個半導體封裝用凸起5裝載於此多層配線電路部2的 -主面2b’·及，密封樹脂層”密封這些半導體晶“Α 。電路模組以多層配線電路部2起作用作為裝載半導 缺：6_A、沾的插入物。又，關於本發明的電路模組⑽ ’’、、圖不’但適當的電子零件或元件零件也封裝於多層配 線電路部2的第二主面2b上。 制關於本發明的電路模組丨係多層配線電路部2經過後述的 製程在第一層單位配線層8主面上層疊形成第二層單位配 次層9以下在第二層單位配線層9主面上依次層疊形成第 三層單位配線層10至第五層單位配線層12，藉此由五層構 造所構成。此電路模組丨係多層配線電路部2透過貫通第一 層單位配線層8至第五層單位配線層12的全層、上下層或多 數層間所形成的通道孔13做層間連接。此外，電路模組以呈 過後述的製程，在多層配線電路部2内形成謀求細微化、微 小化及高密度化的數位電路網。 關於本發明的電路模組1如後述，具備所謂的通道孔上有 通道孔（Via-on-Via)構造，其在多層配線電路部2的第一層 單位配線層8至第五層單位配線層1 2，在下層單位配線層側 85727 -12- 200409337 的通道孔上直接形成上層單位配線層側的通道孔。备如 如 笔路模 組1藉由封裝於母基板3,從此母基板3侧的電路 、 ^ τ夕層配 、'泉黾路部2進行預定信號或電源的供應。因此，關於本發曰 的電路模組丨透過通道孔13直接連接母基板3和封裝於 配線電路部2的第二主面2b上的半導體晶片6Α、6Β，謀= 配線長的縮短化。此電路模組丨可減低母基板3和半導體晶 片6Α、6Β間的#送信號衰;咸’並彳進行將信號延遲縮= 最小限度的連接。 關於本發明的電路模組1如後述，藉由對半導體晶片 、6Β和密封樹脂層7施以研磨處理而薄型化，謀求全體的薄 型化。電路模組1如後述，係多層配線電路部2在平坦主面 上設有剝離層21的基底基板20上形成第一層單位配線層8 ，以下在第一層單位配線層8上依次形成第二層單位配線 層9至第五層單位配線層12。多層配線電路部2經過預定製 私後，透過剝離層21從基底基板2〇被剝離。又，基底基板 20施以洗淨等處理後被再利用。 關於本發明的電路模組1係多層配線電路部2如後述，在 具有平坦面的基底基板20上形成第一層單位配線層8,包含 此弟層早位配線層8的各早位配線層使各主面平坦化，依 次繼續形成上層的單位配線層。因此，電路模組丨係第一單 位配線層8至第五層單位配線層丨2高精度且謀求高密度化 形成各配線圖案’並且謀求薄型化。電路模組1藉由使多層 配線電路部2薄型化，使連接和各半導體晶片6a、6B之間 的配線長度更加縮短化。 85727 -13 - 200409337 術：：:莫組1在多層配線電路部2内利用薄膜技術或厚膜技 元=容器元件14、暫存器元件15或螺旋型感應器 用 $谷态70件14為例如去耦電容器或切斷直流成分 麵：容器，係由氧化组(Ta0)膜或氮 膜：，件15為例如終端電阻用的暫存器，係、由氮化钮 」斤構成。此電路模組!如上述，係第一層單位配線層8至 弟五層早位配線層12依次層疊於基底基板20或下層單位配 i層的平坦面上般地所形成，所以可形成高精度的電容器 儿件"、暫存器元件15或感應器元件16。電路模組工藉由將 使：習知晶片零件的電容器元件、暫存器元件或感應器元 件寺無源元件形成於多層配線電路部2内，可縮短配線長而 封裝極小型且高性能的無源元件。 關於本發明的電路模雖係經過後述的製程所製造，但 第層單位配線層8至第五層單位配線層丨2分別包含第一 絕緣層22、第二絕緣層23及導體金屬層24。在此電路模組工 勺製知第層單位配線層8至第五層單位配線層丨2的製程 分別具有對於第一絕緣層22形成通道孔13的通道孔溝乃形 成製程和用作對於第二絕緣層23形成在一部分具有和通道 孔溝25的連通部的配線圖案26的配線溝27形成製程。在電 路模組1的製程，第一層單位配線層8至第五層單位配線層 12的製程分別具有形成對於第二絕緣層23的導體金屬層 的鍍銅製程和研磨導體金屬層24的化學一機械研磨（cMp :Chemical-Mechanical polishing)製程。在電路模組工的製 程，經過上述製程而在第一層單位配線層8至第五層單位配 85727 14 200409337 線層12㈣錢線圖案抑通道孔^。 關於本發明的f路模組旧於多層輯電， 豐形成經過上述製程而 ” k'層 乂成於基底基板2〇上的第一声 配線層8至帛五層單位配線声 ^層早位 . I、'求層12而構成，具有在第一主 上封裝半導體晶片6Α、6Β 樹脂層7密封這此半導用密封 炉千 一 ¥虹日日片6A、6B的密封樹脂層形成穿 私。電路模組1的萝寇 ^ 有㈣研磨半導體晶片6A、6B和 始封树月日層7的研磨制妒这 ο々 &及以—基底基板糊離多層配 線％路部2的剝離製程，製造電路模組卜 _Μ於本發明的電路模組1的製程係對第—絕緣層22和第 -、·巴、康層23¼以南解析度的微影製程而形成通道孔溝u和 配線溝27:藉由電路模組i的製程，和習知製程比較，其經 ° &广逼孔用的孔加工’並對於形成銅箔層的基板使用 開口光罩的圖案形成製程和濕式蝕刻製程或電鍍製程等， 形成可謀求高精度且高密度、細微化和微小化的具有通道 孔1 3或配線圖案2 6的電路模組1。 關於本發明的電路模組1利用上述製程製造，藉此在第— 層單位配線層8至第五層單位配、線層12,將各通道孔13微小 且精密形成到幾_程度’並且各配線圖案26也將間距非常 細，形成為幾_級。電路模組1|f由在第m立配線層8 :第五層單位配線層12形成例如將上下層以接地夾住的微 帶線，可形成被阻抗控制的配線圖案26。 利用關於本發明的製造方法製造的電路模組1相較於採 用習知製造方法製造的電路模組’在面積尺寸可縮小到約 85727 200409337 1/10程度，可提高使用極 電路模 度的厗度形成構成多層配線I 路：2的第-層單位配線層8至第五層單位配線層12，多： 電路部2的全體厚度亦可抑制到幾十_程度以内。： =發明的電路模組1係半導體晶片…Β也精密且最： 地研磨成為剛_程度的厚度，所以被大幅薄型化。 ^考®1 3至圖12詳細說明關於本發明的電路模組1之制 造方法的各製程。 、 衣 /關於本發明的電路模組1的製程，首先供應如圖3所示 般地所形成的基底基板2G。基底基板㈣由具有絕緣特性 、耐熱特性或耐藥品特性，可形成高精度平坦面，並且具 :機械剛性的例如矽基板、玻璃基板或石英基板等基板材 ^所形成。基底基板2〇藉由使用這種基板材料，對於後述 /賤錢處理^表面溫度上升抑制熱變化，並且微影處理時 焦點深度，謀求遮蔽的接觸對準特性的提高而可製造 :知度的甩路拉組工。又，基底基板2〇並不限於上述基板材 料也可以使用做過平坦化處理的其他適當的基板材料。 用於本發明製造方法的基底基板2Q係對主面、施以研 磨處理而形成作為高精度的平坦面，在此主面20a上形成剝 7 口曰1薄膜。剝離層2 1包含金屬薄膜層，其係用例如錢鍍 法或化學蒸鍍法（CVD : Chemical Vapor Depositi〇n)等在基 底基板20的主面2〇a上具有ι〇 _程度的均勻厚度且遍及全 面形成的鋼或艇等；及，樹脂薄膜層，其係在此金屬薄膜 層上用例如旋塗法等全面形成的厚度1 μιη〜2 μΐΏ程度的聚 85727 -16- 200409337 酿亞胺樹脂等。剝離層21在後述剝離製程，以第—層單# 配線層8為剝離面而從基底基板2。剝離多層配線電路；:位 關^本發明的電路模組1的製程，係在剝離層21上形成第 -層單位配線層8。第一層單位配線層δ的製程如圖3所干， 以在基底基板20的剝離層21上形成第—絕緣層的製 程為第-製程。第一絕緣層22使用例如聚醯亞胺系或環： 系的負型感光性絕緣樹脂材料，用可塗佈均㈣性或厚卢 控制特性的例如旋塗法、幕式塗佈法、滾塗法或浸塗^ 遍及全面成膜於剝離層21上1„絕緣層22藉由透過平土曰 的剝離層21成膜於平坦的基底基板2〇上，可以均勻的厚度 形成。 一:一層單位配線層8的製程以施以第一微影處理而在第 ,，、彖g 22|4通道孔1 3對應形成通道孔溝25的製程為第二 製程:―第-微影處理如圖4所示，具有將第一光罩3〇定位配 置於第一絕緣層22表面的處理、透過第一光罩3〇使第一絕 ^層22預定部位曝光的第一曝光處理及使第一絕緣層22顯 衫的第-顯影處理。第—光罩3()如圖4所示，係由片狀材料 構成，该片狀材料形成有以與通道孔13對應的通道孔溝25 的形成部位為遮光部30a，以其他部位為透光部30b的遮光 透光圖案，在定位於第一絕緣層22表面上且密合的狀態 下被配置。 〜 第曝光處理係採用照射例如在χ-γ方向控制動作的雷 射光的方法或照射來自水銀燈等的出射光的方法等適當方 法，如圖4所示，用從第一光罩30的透光部30b透過的處理 85727 -17- 200409337 光L· ’使第一絕緣層22選擇曝光。在第一絕緣層22用此第一 曝光處理如圖4中以虛線所示，除了形成通道孔丨3的部分之 外的部分遍及厚度方向的全區被選擇曝光而被潛像化。第 一顯影處理係藉由將做過例如第一曝光處理的基底基板2〇 泡在鹼性溶液中，如圖5所示，除去第一絕緣層22的未曝光 部分，即形成各通道孔13的部分而形成預定的通道孔溝25。 第一層單位配線層8的製程以在形成有通道孔溝25的第 一、纟巴緣層22上，如圖6所示，形成第二絕緣層23薄膜的製程 為第二製程。第二絕緣層23也和第一絕緣層22同樣，使用 例如聚醯亞胺系或環氧系的負型感光性絕緣樹脂材料，用 可塗佈均勻特性或厚度控制特性的例如旋塗法、幕式塗佈 法、滾塗法或浸塗法等遍及全面以均勻膜厚成膜形成於第 一絕緣層22上。絕緣樹脂材料如圖6所示，藉由第一製程也 填充於形成於第一絕緣層22的通道孔溝25内。 第一層早位配線層8的製程以施以第二微影處理而在第 "、、巴、、彖層23與配線圖案26對應形成配線溝27的製程為第四 製程。第二微影處理也如圖7所示，具有在第二絕緣層23表 9面配：第一光罩31的處理、透過第二光罩”使第二絕緣層 々預疋邛位曝光的第二曝光處理及使第二絕緣層U顯影的 第7頌衫處理。第二光罩3 1如圖7所示，係由片狀材料構成 、/片狀材料形成有以形成與配線圖案26對應的.配線溝27 =。刀為遮光°卩3 1 a，以其他部位為透光部3 1 b的遮光、透 一回案在疋位於第二絕緣層23表面上且密合的狀態下被 85727 -18- 200409337 第二曝光處理也使用和上述第一曝光處理相同的曝光穿 置’用k弟一光罩31的透光部31b透過的處理光L9使第二絕 緣層23選擇曝光。第二曝光處理如圖7以虛線所示，係在第 二絕緣層23使除了配線圖案26對應部分之外的部分遍及厚 度方向的全區選擇曝光而進行潛像化。第二顯影處理係藉 由將做過例如第二曝光處理的基底基板2〇泡在鹼性溶液中 ，如圖8所示，除去第二絕緣層23的未曝光部分，即填充於 各通運孔溝25的絕緣樹脂材料和配線圖案26的對應部位而 和預定的通道孔溝25共同圖案形成配線溝27。 第一層單位配線層8的製程以對於形成有通道孔溝25和 配線溝27的第二絕緣層23施以金屬電鍍處理而成膜形成導 體金屬層24的製程為第五製程。金屬電鍍處理也可以是電 解電鑛或热電極電鐘的任何一種，如圖9所示，係和通道孔 溝25共同填充導體金屬到配線溝27内部而在第二絕緣層u 全面形成具有預定厚度的導體金屬層24。金屬電鍍處理具 體而言，係將導體金屬層24為形成導電率佳的銅膜層而施 以錢銅，利用電解電鍍形成導體金屬層24時，將剝離層21 作為施加電壓電極加以利用。 第一層單位配線層8的製程以對於導體金屬層24研磨到 使第二絕緣層23主面露出的製程為第六製程。研磨處理係 藉由和導體金屬層24共同研磨第二絕緣層23的-部分，如 圖1〇所示’將第-層單位配線層8的主面8a形成平坦面。研 磨處理係同％研磨材質不同的第二絕緣層23和導體金屬層 24,所以用⑽法進行，其CMP法具有增大導體金屬層24 85727 -19- 200409337 研磨速率之類的研磨選擇性。 第一層單位配線層8的製程係藉由施以上述研磨處理，
圖10所不，填充於通道孔溝25和配線溝27的導體金屬，艮 鋼層和第—絕緣層23構成同—面而露出，製作分別形成 通道孔13和配線圖案26的第一層單位配線層8。第一層單 配線層8如上述，係在基底基⑽上以高精度的厚度 :絕緣層22和第二絕緣層23，利㈣以高解析度的第 衫處理和第二微影處理所形成的通道孔溝25和配線溝^形 成通道孔13和配線圖案26而成。 夕 因此’第一層單位配線層8全體被薄型化而構成，配線圖 案26具有和第二絕緣層23厚度同等的厚度，所以可保持充 分的信號傳送特性。第一層單位配線層8係通道孔溝25和配 線溝27為高密度且細微化、微小化而形成於第一絕緣層。 和第-絕緣層23 ,藉此可形成謀求高密度且細微化、微 化的通道孔u或配線圖案26。第一層單位配線層8上雖㈣
細省略，但形成有用作和配線圖案26共同封裝於母基板㈣ 連接焊墊或輸出入電極。 又，在上述第一層單位配線層8的製程，雖然用負型感光 性絕緣樹脂材料成膜形成第-絕緣層22和第二絕緣層23 , 但也可以用正型感光性絕緣樹脂材料成膜形成。在這種製 矛第光罩30或第二光罩31以與通道孔溝25或配線溝27 對應的。P刀為透光部，以其他部分為遮光部。此外，在這 種製程’第二曝光處理之際要曝光到第-絕緣層22，所以 需要進行曝光量的控制。 85727 -20- 200409337 電路模組i的製程係在上述第一 9早位配線層8被平坦化 的主面8a上施以第二層單位配線 妗® W 9日7衣^。弟一層皁位配 ^的衣程係在第一層單位配線> 8 M + I。 承層8的主面8a上形成第一 絕緣層22薄膜後，施行施以形 /戚弟 ^ 丁也乂心成上述通道孔溝25的第一微 衫處理的製程、第二絕緣層23的 — 成I各、知以形成配線 〉的第二微影處理的製程、導體金屬層24的形成製程及 研磨製程。在第二層單位配線層9的製程，雖然省略詳細， 但利用適當的方法也形成電容 、 V力乂电谷的兀件14、暫存器元件15或 感應器元件1 6等無源元件。 ★在電路模組i的製程，係在第二層單位配線層9上施以9 第三層單位配線層的製程，以下依次施以上層單位配線層 的形成製程，藉此如圖U所示，在基底基板2〇上製作多層 配線電路部2。多層配線電路部2係形成於第—層單位配線 層8至第五層單位配線層12的通道孔13如圖u所示，在下層 侧的通逼孔上直接形成上層侧的通道孔而構成通道孔上有 通運孔構造。因此，多層配線電路部2可以最短配線長連接 第一層單位配線層8至第五層單位配線層丨2間。多層配線電 路部2因在被平坦化的下層單位配線層上依次形成上層單 位配線層，而抑制下層側的配線圖案厚度累積所造成的影 響’並在無翹曲、彎曲或凹凸的狀態形成最上層的第五單 位配線層1 2。因此，多層配線電路部2在第五單位配線層} 2 上再开v成局精度的單位配線層而可高積集化。 在電路模組1的製程，如圖12所示，係在構成多層配線電 路部2的第二主面2b的第五單位配線層1 2主面上施以封裝 85727 -21- 2U0409337 二導體晶片6A，的製程。第五單位配線層12上雖然省略 火但和配線㈣26„，形成有用作用覆晶 適當的封裝方法封裝半 无寺 丑日日片6A、6B的電極焊墊或用作 ,二、他電子零件或其他模㈣連接等的連接端子部。 ^端2極焊塾或連接端子部施以例如無電極鍵錄/銅而進 :，/:。+導體晶片封裝製程雖然省略詳細，但包含 在半$體晶片6A、6B的雷朽史壯h ii士 半導體”… 裝用凸起5的製程，將 干 > 體晶片6A、6B定位於筮X活从r丄 弟五早位配線層12上而載置的製 耘及靶以例如回流焊錫處理的製程等。 在電路模組1的製程火，如圖12所示，係施以密封製裎 其用密封樹脂層7密封封裝的半導體晶片6A、6B。:㈣ :層7係使用例如如環氧樹脂等熱硬化收縮率小的樹脂二 20戈运模法或印刷法等形成，抑制硬化後使基底基板 或夕層配線電路部2產生趣曲等的應力產生。 在電路模組1的製鞋 展 的I私係％以研磨半導體晶片6Α、6Β 密封樹脂層7到預定厚庚沾制 、子又的製程。研磨製程係利用例如 研磨機的機械研磨法、濕式钱刻的化學研磨法或 研磨法和化學研磨法的（： 一 祙械 ΜΡ荨進灯，措由和密封樹脂層7it 同將半導體a^6A、6B在對功能無阻礙的最大範圍研磨^ 表面，如圖13所示般妯續荆儿 ^ ^ /、 也溥i化。研磨製程係以基底基板2〇
為支持基板’在用密封樹脂層7密封半導體晶“A 狀態研磨’藉此不使各半導體晶片6α、6·生邊緣出缺等 損傷而以最大限度且精密地研磨。 在電路模組1的製裎，雜姑、_ 雖砰細省略，但將具有剝離層的 85727 -22- 200409337 第二基底基板與做過研磨處理的密封樹脂層7接合後，施以 從基底基板20剝離電路模組1的製程。第二基底基板為將電 路模組1封裝於母基板3等而在構成多層配線電路部2的第 一主面2a的第一單位配線層8形成電極焊墊或構成施以平 坦化處理之際的基底。 基底基板剝離製程係使經過上述製程而形成電路模組i 的基底基板20浸泡於例如鹽酸等酸性溶液中。電路模組丄係 在酸性溶液中，在剝離層21的金屬薄膜層和樹脂薄膜層的 界面剝離進行，纟將樹脂薄膜層留在第一單位配線層8側的 狀態從基底基板20被剝離。又，剝離製程也可以藉由例如 施以雷射消㈣理，將電路模組i從基底基板2()剝離。此外 ’留在第-單位配線層8側的樹脂薄膜層為例如氧電聚的 乾式蝕刻法等除去。 料層配線電路部2施以電極形成處理，其係、在形成於露 出山第-主面2a的第-層單位配線層8的連接焊塾或輸出入 端子表面用無f極電㈣成金·制。電路模⑷在連接焊 塾安裝封裝用凸起4 ’在定位於母基板3的狀態施以回流焊 錫而被封裝。又，電路模組！係、在母基板3的封裝製程之前 ’施以第二基底基板的剝離製程。 在上述電路模組1的製程，雖然說明了在基底基板2〇上製 作1個電路模組1的製程，但也可以使用比較大型的基底基 板-併製作多數個電路模組i。在電路模組i的製程，這 種情況係在從基底基板20的剝離製程之前，施以分離各電 路模組i的連結部切割處理。此外’在電路模組“勺製程， 85727 -23 - 200409337 雖然在由石夕基板或玻璃基板構成的基底基板20上製作電路 模組1 ’但也可以使用做過例如平坦化處理的在一般多層基 板的製私所用的各種有機基板。 關於本發明的電路模組丨雖然構成如下：多層配線電路部 2也〃、備作為封裝半導體晶片6 a、6B的插入物的功能，值 田：、、i也可以用作單獨的多層配線電路模組。此外，當然電 路杈組1也可以在多層配線電路部2的第一主面2a側也封裝 半V to aa片或封裝零件。電路模組丨在這種情況，係在第一 主面2a側也將第二基底基板作為基底而施以平坦化處理。 又本^明並不限於參考附圖而說明的上述實施例，不 脫離附上㈣請範圍及其主旨，可進行各種變更、調換或 其同等者，對熟悉本技藝而言是顯而易見的。 產業上的利用可能性 返，本發明的各單位配線層係對用感光性絕緣樹月丨 材㈣成的第—絕緣層施以微影處理而形成通道孔溝，孟 在此弟-絕緣層上對用感光性絕緣樹脂材料形成的第 ，層施以微影處理而形成配線溝，對在通道孔溝㈣ 研磨處理到使第-絕導體金屬層施以 ，… 層的主面露出而用填㈣通道孔聋 ^配線溝内的導體金屬形成通道孔和 解析度高的微影處理，高密度 I心μ 於利用通道孔上有通道孔=:;:。藉由叫 層'所™短化―信號的衰減：:： 85727 -24- 200409337 傳送的延遲縮減到最小限戶，、， 此可課求可靠性的提高，:可^也^雜訊的影響，藉 度化匯流排的因應。 、、大谷里、向速化、高密 【圖式簡單說明】 圖1為顯示習知電路模組的縱截面圖。 圖2為顯示關於本發明的電 叼兒路杈組的要部縱截面圖。 圖3為顯不第一絕緣層形成 、 V刀乂表私的縱截面圖。 圖4為顯示對第一絕緣層施 订的弟一曝光製程的縱截面 圍0 圖 圖5為顯不對第-絕緣層施行的S _顯影製程的縱截面 圖6為為顯不第二絕緣層形成製程的縱截面圖。 圖7為顯不對第二絕緣層施行的第二曝光製程的縱截面 圖8為顯示對第二絕緣層施行的第二顯影製程的縱截面 圖。 圖9為顯示對第二絕緣層施行的導體金屬層形成製程 縱截面圖。 、 圖10為顯示導體金屬層施以化學一機械研磨處理的研磨 製程的縱截面圖。 … 圖11為顯示形成於基底基板上的多層配線電路部的縱 面圖。 、，截4 图12為顯示將半導體晶片封裝於多層配線電路部的制。 的縱截面圖。 王 85727 -25- 200409337 圖1 3為顯示對半導體晶片和密封樹脂層施以研磨處理的 研磨製程的縱截面圖。 【圖式代表符號說明】 1 電路模組 2 多層配線電路部 2a 第一主面 2b 第二主面 3 母基板 4 封裝用凸起 5 半導體封裝用凸起 6A，6B 半導體晶片 7 密封樹脂層 8 第一層單位配線層 8a 主面 9 第二層單位配線層 10 第三層單位配線層 11 第四層單位配線層 12 第五層單位配線層 13 通道孔 14 電容器元件 15 暫存器元件 16 感應器元件 20 基底基板 20a 主面
85727.doc -26- 200409337 21 剝離層 22 第一絕緣層 23 第二絕緣層 24 導體金屬層 25 通道孔溝 26 配線圖案 27 配線溝 30 第一光罩 30a 遮光部 30b 透光部 31 第二光罩 31a 遮光部 31b 透光部 100 多晶片電路模組 101 插入物 101a 主面 101a，101b 正反主面 102A， 102B 半導體晶片 103 焊接區 104 填充料 105 焊錫球 85727 -27 -

Claims (1)

  1. 200409337 拾、申請專利範圍： 多數層單位配線層透過多數 疊形成，其特徵在於.· ~種多層配線電路模組，係 個通道孔互相層間連接而層 上述各單位配線層包含·· 性絕緣樹脂材料成膜形成，被 與上述各通道孔對應的多數個 第一絕緣層：用感光 施以微影處理而形成有 通道孔溝； 木一粑緣層··在上述第 ,,,,, '吻儿Ί王粑緣樹 :材：成膜形成’被施以微影處理而圖案形成有配線 與在—部分具有和上述各通道孔溝的連通部的 配線圖案對應；及 導體金屬層：在上述第二絕緣層上，在上述各通道 孔溝和上述配線溝内都填充導體金屬而成膜形成； 用導體金屬形成上述各通道孔和上述配線圖荦，★亥 導體金屬係填充於施以研磨處理到使上述第二絕緣層 4面路出’而在此第二絕緣層的主面構成與其同一 面露出的上述導體金屬層的上述各通道孔溝和上述配 線溝内者。 2."請專利範圍第1項之多層配線電路模組，其中上述第 —絕緣層和第二絕緣層用負型感紐絕緣樹脂材料成膜 形成。
    4. 如申請專利範圍第！項之多層配線電路模組，#中上述導 體金屬層被施以化學-機械研磨法的研磨處理。 如申請專利範圍第丨項之多層配線電路模組，#中上述導 85727 200409337 體金屬層係用鍍銅形成的銅膜層。 5.如申請專利範圍第1項之多層配線電路模組，^最下層 的上述單位配線層形成於基底基板上，其具有成^形: 於平坦主面上的剝離層，層疊形成特定層後 剝離層被剝離。 W I 6·如申請專利範圍第1項之多層配線電路模組，其中在最上 層的上述單位配線層安裝有IC晶片、Lsi或安裝零件取 7. 一種多層配線電路模組之製造方法，係多數^位配線 層透過多數個通道孔互相層間連接而層疊形成@多心 線電路模組之製造方法，其特徵在於： 上述各單位配線層的形成製程包含以下製程： 用感光性絕緣樹脂材料形成第一絕緣層； ，對於上述第-絕緣層施以微影處理而形成與上述各 通道孔對應的多數個通道孔溝； 在上述第-絕緣層上全面塗佈感光性絕緣樹脂材料 而成膜形成第二絕緣層； 對於上述第二絕緣層施以微影處理而形成配線溝， /、/、在^分具有和上述各通道孔溝的連通部的配線 圖案對應； 在上述第二絕緣層上，在上述各通道孔溝和上述配 線溝内都填充導體金屬而全面成膜形成導體金屬層； 及， 研磨上述導體金屬層到使上述第二絕緣層的主面露 出； 85727 200409337 :¥體金屬形成上述各通道孔和上述配線圖案 金屬係填充於施以上述研磨處理而在上述第二： 緣層的主面構成盥苴同一 、’巴 μ、+、々 稱成一其同面路出的上述導體金屬層的 上述σ通這孔溝和上述配線溝内， 於的上述單位配線層係將上述第-絕緣層成膜 二土&基板上’上層的上述單位配線層係將各上述第 —絕緣層成膜於下層的上述單位配線層的上述第 緣層上者。 8. 9. 如申請專利範圍第7項之多層配線電路模組之製造方法 ，中用於上述第-絕緣層形成製程和第二絕緣層形成 W的感光1%緣樹脂材料係負型感光性絕緣樹脂材料。 如申請專利範圍第7項之多層配線電路模組之製造方法 八中對於上述導體金屬層的研磨製程係化學-機械研磨 法的研磨處理。 ι〇·=請專利範圍第7項之多層配線電路模組之製造方法 其中在上述各第二絕緣層上形成導體金屬層的製程係 施以鍍銅而形成銅膜層的製程。 11.如申明專利範圍第7項之多層配線電路模組之製造方法 ，其中第一層的上述單位配線層形成製程係在將剝離層 成膜形成於平坦主面上的基底基板上進行， 形成特定層的上述單位配線層後，具有透過上述剝離 層被剝離的製程。 12·如申明專利範圍第7項之多層配線電路模組之製造方法 其中具有下述製程：在最上層的上述單位配線層安裝 1C晶片、LSI或安裝零件。 85727
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