RU2413979C2 - Способ и устройство для предоставления возможности совместной передачи сигналов о прерывании общей шины в многоранковой подсистеме памяти - Google Patents

Способ и устройство для предоставления возможности совместной передачи сигналов о прерывании общей шины в многоранковой подсистеме памяти Download PDF

Info

Publication number
RU2413979C2
RU2413979C2 RU2009109200/08A RU2009109200A RU2413979C2 RU 2413979 C2 RU2413979 C2 RU 2413979C2 RU 2009109200/08 A RU2009109200/08 A RU 2009109200/08A RU 2009109200 A RU2009109200 A RU 2009109200A RU 2413979 C2 RU2413979 C2 RU 2413979C2
Authority
RU
Russia
Prior art keywords
memory
memory device
rank
memory controller
line
Prior art date
Application number
RU2009109200/08A
Other languages
English (en)
Other versions
RU2009109200A (ru
Inventor
Барри Джо УОЛФОРД (US)
Барри Джо УОЛФОРД
Мл. Джеймс Эдвард САЛЛИВАН (US)
Мл. Джеймс Эдвард САЛЛИВАН
Original Assignee
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед
Publication of RU2009109200A publication Critical patent/RU2009109200A/ru
Application granted granted Critical
Publication of RU2413979C2 publication Critical patent/RU2413979C2/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Multi Processors (AREA)

Abstract

Изобретение относится к системам памяти, более конкретно к сигнализации между контроллером памяти и памятью в системе памяти. Техническом результатом является возможность передачи сигналов о прерывании общей шины в многоранковой подсистеме памяти. Система памяти включает в себя первое и второе устройства памяти и контроллер памяти, сконфигурированный для селективного активирования одного из устройств памяти, причем контроллер памяти имеет первую линию, связанную с первым и вторым устройствами памяти, и вторую линию, связанную с первым и вторым устройствами памяти. Первое устройство памяти сконфигурировано для предоставления сообщения на контроллер памяти по первой линии и второе устройство памяти сконфигурировано для предоставления сообщения на контроллер памяти по второй линии. Первое устройство памяти дополнительно сконфигурировано так, чтобы не загружать первую линию, и второе устройство памяти дополнительно сконфигурировано так, чтобы не загружать вторую линию, когда контроллер записывает на активированное устройство памяти. 6 н. и 18 з.п. ф-лы, 7 ил.

Description

Заявление о приоритете в соответствии с 35 §119 Кодекса законов США
Настоящая заявка на выдачу патента испрашивает приоритет по предварительной заявке США №60/822,279, озаглавленной «Способ и устройство для совместной передачи прерывания в общей шине в многоранковой подсистеме памяти», поданной 14 августа 2006 г., переуступленной правопреемнику настоящей заявки и настоящим полностью включена в настоящий документ посредством ссылки.
Область техники, к которой относится изобретение
Настоящее раскрытие относится, в общем, к системам памяти, более конкретно к сигнализации между контроллером памяти и памятью в системе памяти.
Уровень техники
В настоящее время системы памяти широко используются в системах обработки данных для хранения данных, необходимой для различных процессорных модулей. Система памяти обычно включает в себя контроллер памяти, который управляет доступом к памяти. Память, как правило, сконфигурирована в виде матрицы, образованной строками и столбцами ячеек памяти, и каждая ячейка памяти способна хранить один бит информации. Блок ячеек памяти может быть доступен процессорному модулю или другому источнику посредством обеспечения подходящего адреса контроллеру памяти.
Адрес от процессорного модуля может быть отправлен контроллеру памяти по шине с адресом строки, занимающим старшие разряды и адресом начала столбца, занимающим младшие разряды. Для отправки в память адреса строки после адреса начала столбца контроллер памяти использует схему уплотнения.
Когда процессорному модулю требует доступ к блоку памяти, он направляет команду считывания или записи на контроллер памяти. Каждая команда считывания и записи включает в себя адрес. Порядок, по которому контроллер памяти исполняет каждую команду, зависит от того, пытается ли процессорный модуль осуществить доступ к открытой странице памяти. Обычно «страница» ассоциируется со строкой памяти, а «открытая страница» означает, что память указывает на строку памяти и для доступа к блоку памяти требуется только адрес начала столбца и строб доступа к столбцу (CAS). Для доступа к неоткрытой странице памяти контроллер памяти должен представить адрес строки и строб доступа к строке (RAS) в память для перемещения указателя перед тем, как представить в память адрес начала столбца и CAS.
В настоящее время в системах памяти используются разнообразные памяти. Синхронное динамическое оперативное запоминающее устройство (SDRAM) является лишь одним примером. Когда процессорный модуль производит запись в SDRAM или иную память, данные передаются по шине данных между контроллером памяти и памятью. Маска данных может быть применена контроллером памяти для маскирования данных в информационной шине. Когда маска данных не утверждается, данные на информационной шине будут записаны в память. Если маска данных утверждается, данные на информационной шине будут проигнорированы, а операция записи не будет выполнена.
Маска данных применяется только во время операции записи. Когда процессорный модуль не производит запись в SDRAM или другие устройства памяти, контроллер памяти трижды определяет маску данных. Таким образом, существует возможность использовать маску данных для других целей, когда процессорный модуль не выполняет операцию записи. Используя маску данных таким образом, дополнительные связи могут осуществляться между контроллером памяти и данной памятью без увеличения количества выводов на устройстве памяти.
Раскрытие изобретения
Раскрывается один аспект системы памяти. Система памяти включает в себя первое и второе устройства памяти и контроллер памяти, сконфигурированный для селективного активирования одного из устройств памяти, причем контроллер памяти имеет первую линию, связанную с первым и вторым устройствами памяти, и вторую линию, связанную с первым и вторым устройствами памяти. Первое устройство памяти сконфигурировано так, чтобы предоставлять сообщение на контроллер памяти по первой линии, а второе устройство памяти сконфигурировано так, чтобы предоставлять сообщение на контроллер по второй линии. Первое устройство памяти дополнительно сконфигурировано так, чтобы не загружать первую линию, а второе устройство памяти дополнительно сконфигурировано так, чтобы не загружать вторую линию, когда контроллер памяти осуществляет запись в активированное устройство памяти.
Раскрывается другой аспект изобретения. Система памяти включает в себя первый и второй ранки памяти, каждый из ранков памяти имеет устройство памяти, а контроллер памяти сконфигурирован для селективного активирования одного из ранков памяти и записи данных в активированный ранк памяти, причем контроллер памяти имеет первую и вторую линии, каждая связана с первым и вторым ранками памяти, первая и вторая линии сконфигурированы так, чтобы обеспечивать маску данных, относящуюся к упомянутым данным. Устройство памяти в первом ранке памяти сконфигурировано так, чтобы предоставить сообщение на контроллер памяти по первой линии, а устройство памяти во втором ранке памяти сконфигурировано так, чтобы предоставить сообщение на контроллер памяти по второй линии.
Раскрывается один аспект способа передачи данных между контроллером памяти и памятью, имеющей первое и второе устройства памяти. Контроллер памяти включает в себя линию, связанную с первым и вторым устройствами памяти. Способ включает в себя этапы, на которых предоставляют сообщение от первого устройства памяти на контроллер памяти по первой линии, активируют второе устройство памяти таким образом, чтобы контроллер памяти записывал данные во второе устройство памяти, и установки первого устройства памяти в такое состояние, в котором линия не нагружается, когда контроллер памяти записывает во второе устройство памяти.
Другой аспект способа передачи данных между контроллером памяти и памятью, имеющей первый и второй ранки памяти. Каждый из ранков памяти включает в себя устройства памяти. Контроллер памяти включает в себя первую линию, связанную с устройством первого ранка памяти, и вторую линию, связанную с устройством второго ранка памяти. Способ включает в себя этапы, на которых предоставляют сообщение от устройства первого ранка памяти на контроллер памяти по первой линии, активируют второй ранк памяти таким образом, чтобы контроллер памяти записывал во второй ранк памяти, предоставляют маску данных от контроллера памяти в второй ранк памяти по первой и второй линиям, когда контроллер памяти записывает во второе устройство памяти.
Раскрывается дополнительный аспект системы памяти. Система памяти включает в себя первое и второе устройства памяти и контроллер памяти, сконфигурированный для селективного активирования одного из устройств памяти, контроллер памяти имеет первую линию, связанную с первым и вторым устройствами памяти и вторую линию, связанную с первым и вторым устройствами памяти. Первое устройство памяти дополнительно включает в себя средство для предоставления сообщения на контроллер памяти по первой линии, а второе устройство памяти включает в себя средство для предоставления сообщения на контроллер памяти по второй линии. Средство для предоставления сообщения на контроллер памяти по первой линии и средство для предоставления сообщения на контроллер памяти по второй линии каждое сконфигурировано так, чтобы не загружать соответствующую ей линию, когда контроллер памяти производит запись на активированное устройство памяти.
Раскрывается другой аспект системы памяти. Система памяти включает в себя первый и второй ранки памяти, каждый из ранков памяти имеет устройство памяти и контроллер памяти, сконфигурированный так, чтобы селективно активировать один из ранков памяти и записывать данные в активированный ранк памяти. Контроллер памяти имеет первую и вторую линии, каждая из которых связана с первым и вторым ранками памяти, первая и вторая линии сконфигурированы так, чтобы выводить маску данных, относящуюся к данным. Устройство памяти в первом ранке памяти включает в себя средство для предоставления сообщения на контроллер памяти по первой линии, и устройство памяти во втором ранке памяти включает в себя средство для предоставления сообщения на контроллер памяти по второй линии.
Понятно, что другие аспекты настоящего изобретения будут легко понятны для специалистов в данной области техники из подробного описания, в котором показаны различные варианты осуществления изобретения вместе с приложенными чертежами. Понятно, что изобретение может быть осуществлено и в других различных вариантах, его некоторые детали могут быть модифицированы в разных отношениях, не выводящих его за рамки настоящего изобретения. Соответственно, чертежи и подробное описание следует рассматривать как иллюстративный, но не ограничивающий объем заявки, материал.
Краткое описание чертежей
Фиг.1 - концептуальная блок-схема, представляющая пример системы обработки данных;
Фиг.2 - концептуальная блок-схема системы памяти;
Фиг.3 - временная диаграмма, представляющая пример выполнения операции записи в систему памяти;
Фиг.4 - функциональная блок-схема, представляющая пример устройства памяти;
Фиг.5 - концептуальная блок-схема, представляющая другой пример системы памяти;
Фиг.6 - концептуальная блок-схема, представляющая пример сигнализации в системе памяти на Фиг.5;
Фиг.7 - функциональная блок-схема, представляющая другой пример устройства памяти.
Осуществление изобретения
Подробное описание, приведенное ниже вместе с приложенными чертежами, предназначено для описания различных вариантов осуществления настоящего изобретения и не подразумевает представления только этих вариантов, как единственно возможных, в которых может быть реализовано настоящее изобретение. Раздел осуществления изобретения содержит конкретные детали с целью обеспечения полного понимания настоящего изобретения. Однако, очевидно, что для специалистов в данной области техники, настоящее изобретение может быть осуществлено без этих конкретных подробностей. В некоторых случаях на блок-схемах изображены хорошо известные структуры и компоненты, с тем, чтобы избежать неопределенности, и представляют концепцию настоящего изобретения.
На Фиг.1. приведена концептуальная блок-схема, иллюстрирующая пример системы обработки данных. Система 100 обработки данных может быть набором устройств, которые взаимодействуют для выполнения одной или нескольких процессорных функций. Обычные приложения системы 100 обработки данных включают в себя, но этим не ограничиваются, настольные ПК, портативные ПК, серверы, мобильные телефоны, персональные цифровые секретари (PDA), игровые консоли, пейджеры, модемы, аудиоустройства, медицинские устройства, самодвижущиеся устройства, видеоустройства, промышленное оборудование, или любые другие машины или устройства, способные обрабатывать информацию, извлекать и хранить информацию.
Система 100 обработки данных показана с системой 104 памяти, которая может быть доступна любому количеству процессорных модулей. В конфигурации, показанной на Фиг.1, изображены три процессора 102 в соединении с системой 104 памяти. Каждый процессор 102 может быть универсальным вычислительным устройством, таким как микропроцессор, специализированным вычислительным устройством, таким как устройство цифровой обработки сигналов (DSP), специализированная интегральная микросхема (ASIC), контроллер прямого доступа в память (DMA), мост, программируемый логический компонент или любые другие устройства, которым требуется доступ в систему 104 памяти.
На Фиг.2 представлена блок-схема системы памяти. Система 104 памяти содержит контроллер 202 памяти, который управляет доступом в память 204. На Фиг.2 показана память 204 как группа блоков памяти с четырьмя блоками 204a-204d, но может иметь любое количество блоков в зависимости от особенностей применения. Группа блоков памяти может пониматься как набор отдельных памятей, интегрированных в едином кристалле кремния. В альтернативных вариантах осуществления системы 104 памяти контроллер 202 памяти может быть сконфигурирован для управления доступом к множеству устройств памяти, причем каждое устройство памяти является одноблоковым или многоблоковым устройством. Специалистам в данной области техники будет понятно, что разнообразные концепции, приведенные в настоящем описании, могут быть применены в системах памяти с различной конфигурацией.
Контроллер 202 памяти может быть устройством, которое управляет работой одного или нескольких устройств памяти, включающих в себя специальную микросхему контроллера памяти, процессор, который непосредственно управляет памятью, схему контроллера в устройстве памяти или любая другая подходящая конфигурация. Каждое устройство памяти может быть любого вида устройства временного хранения, таким как синхронное динамическое ОЗУ (SDRAM), динамическое ОЗУ (DRAM) или оперативное запоминающее устройство (RAM), или устройства длительного хранения, таким как постоянное запоминающее устройство (ROM), стираемое программируемое постоянное запоминающее устройство (EPROM), электрически стираемое программируемое постоянное запоминающее устройство (EEPROM) и т.д. В данном примере устройство памяти будет описано в контексте SDRAM, однако различные концепции, приведенные в настоящем описании, могут быть распространены на другие устройства памяти.
Пример операции записи в устройство памяти будет описан в соответствии с временной диаграммой, представленной на Фиг.3. Устройство памяти активируется по утверждению сигнала выбора 301 микросхемы (CS). Перед выполнением операции считывания или записи в блок внутри устройства памяти должна быть открыта строка этого блока. Это выполняется отправкой обоих адресов - адреса 308 блока и адреса 310 строки - в устройство памяти и утверждением CS 301 и RAS 302 путем перевода его в состояние логического «0» в момент 320. В этом примере все сигналы управления, кроме маски данных, «утверждаются» состоянием логического «0», однако на практике могут переключаться полярности.
Когда строка устройства памяти открыта, контроллер памяти может считывать или записывать в эту строку. В момент времени 322 контроллер памяти инициирует операции записи отправкой в устройство памяти адреса 308 блока и адреса 312 начала столбца и утверждением CS 301, CAS 304 и активирования 306 записи (WE). После предварительно заданной задержки следующей за утверждением WE 306, контроллер памяти начинает передачу данных, подлежащих записи, в устройство памяти по шине 316 данных (см. момент 324). Устройство памяти проигнорирует информацию в шине 316 и не произведет операцию записи, если утверждена маска данных. В данном примере маска данных утверждена (например, переведена в состояние логической «I») во время первого информационного интервала 326. В результате эта информация не является записанной в устройство памяти. Во время второго 328 и третьего 330 информационных интервалов маска данных снимается, и данные, передаваемые по шине 316, записываются в устройство памяти. Как было отмечено ранее, полярность утвержденной маски данных выбрана в этом примере для удобства объяснения, но на практике может быть любой полярности. Перед моментом 332 и вслед за операцией записи шина 316 данных и маска 318 данных не загружаются, например, за счет перевода в состояние высокого импеданса или в режим троичного состояния.
На Фиг.4 приведена блок-схема, иллюстрирующая пример устройства 400 памяти. Устройство 400 памяти содержит управляющую логику 401, которая принимает CS, RAS, CAS, WE команды от контроллера памяти (не показано) и генерирует соответствующие переключения для выполнения операций считывания и записи.
Устройство 400 памяти содержит также регистр 402 адреса, который принимает адрес от контроллера памяти. Регистр 402 адреса разделяет адреса, отправляя адреса блока в логику 403 управления блока, адрес строки на мультиплексор 404 и адрес начала столбца на счетчик 405 адреса столбца. Логика 403 управления блока разделяет декодеры от декодеров 408, 410 адресов строк и столбцов, размещенных в адресе блока. Мультиплексор 404 мультиплексирует адрес строки из адресного регистра 402 с выходным сигналом из счетчика 406 регенерации на выбранный декодер в декодере 408 адреса строки. Счетчик 406 регенерации используется для генерации последовательности адресов во время заданного цикла. Выбранный декодер в декодере 408 адресов строк декодирует адрес строки, когда он принимает пусковой сигнал от управляющей логики 401. Декодированный адрес строки предоставляется в матрицу 414 памяти для открытия строки в блоке памяти, управляемой выбранным декодером в декодере 408 адреса строки.
Когда строка открыта в блоке памяти, выдается адрес начала столбца из счетчика 405 адреса столбца, когда он принимает пусковой сигнал от управляющей логики 401. Последующие пусковые сигналы от управляющей логики 401 используются для приращения счетчика 405 адреса столбца и для создания последовательности адресов столбцов, достаточной для доступа в блок памяти в строке блока памяти и для завершения операции считывания или записи. Адрес столбца отправляется на декодер в декодере 410 адреса столбца, выбранном управляющей логикой 405. Выбранный декодер декодирует адрес столбца и предоставляет декодированный адрес в устройство ввода/вывода и логический блок 416 маскирования информации. Сигнал из управляющей логики 401 отправляется также в устройство ввода/вывода и логический блок 416 маски данных, чтобы указать, что обмен с шиной производится в режиме считывания или записи. В случае операции считывания, контент матрицы 414 памяти определяется блоком, строкой, и адрес столбца считывается в устройство ввода/вывода и логику 416 маски данных, перед тем как будет передано в контроллер памяти с помощью драйвера 423 шины данных через драйвер 418 шины. В случае операции записи обмен данных с шиной 418 данных происходит через устройство ввода/вывода и логику 416 маски данных с помощью приемника 422 шины. Маска 430 данных передается на устройство ввода/вывода и логику 416 маски данных с помощью приемника 428 маски данных. Если маска данных снята устройство ввода/вывода и логика 416 маски данных записывает данные в заданный адрес в матрице 414 памяти. Если, наоборот, маска данных утверждена, данные не считываются и операция записи не выполняется.
Как было объяснено выше, маска данных имеет три состояния, кроме режима, когда контроллер памяти записывает в устройство 400 памяти. В течение этого времени маска данных может быть использована для предоставления данных или сообщения, какого-либо типа, на контроллер памяти. В одной конфигурации устройства 400 памяти маска данных может быть использована для индикации контроллеру памяти, что произошло изменение статуса устройства 400 памяти. Эта концепция может быть использована для устранения необходимости опрашивать статус устройства 400 памяти и обеспечить режим работы контроллера как сигнализатора события. В качестве примера, но не как ограничение, устройство 400 памяти может использовать маску данных для индикации изменения температуры. Альтернативно, или в дополнение к указанному, маска данных может использоваться для индикации ошибки синхронизации, такой как цикловой. Маска данных может также использоваться для индикации ошибки в ЕСС (корректирующего ошибки кода). Специалисты в данной области техники легко могут определить информацию или типы сообщений, которые лучше всего подходят к конкретному случаю применения.
Машина 426 состояний или другое устройство используется для мониторинга изменений в статусе устройства 400 памяти. Когда обнаруживается изменение, сигнал или прерывание выводится из машины 426 состояний и предоставляется на вход драйвера 424 маски данных. Машина 426 состояний также предоставляет сигнал 470 активирования в драйвер 424 маски данных. Сигнал 470 активирования деактивируется из драйвера 424 маски данных, когда операция записи выполняется. Деактивированием сигнала активирования, драйвер 424 маски данных переключается в троичное состояние, которое позволяет контроллеру памяти использовать маску данных во время операции записи. В одном варианте машина 426 состояний содержит внутренний таймер (не показан), чьи выходные данные управляют сигналом активирования. Внутренний таймер (не показан) переключается или активизируется, когда WE утверждается, и остается активированным в течение периода времени, достаточного для завершения операции записи. Сигнал активирования снимается из драйвера 424 маски данных, пока внутренний таймер (не показан) активизирован.
На Фиг.5 приведена концептуальная блок-схема другого примера системы памяти. В этом примере контроллер 502 памяти показан в соединении с двухранковой памятью 504 через 32-разрядную информационную шину 506. Первый ранк 508 включает в себя два 16-разрядных устройства 508А-508В памяти, соединенных вместе для поддержания связи с 32-разрядной шиной. В качестве примера, устройство 508А памяти может быть использовано для разрядов низшего порядка, устройство 508В может быть использовано для разрядов высшего порядка при взаимодействии с шиной. Второй ранк 510 также включает в себя два 16-разрядных устройства 510А-510В памяти, соединенных друг с другом подобным образом. Каждое устройство 508А-508В, 510А-510В может быть одноблоковым или многоблоковым устройством.
Схема сигнализации и адресации между контроллером 502 памяти и памятью 504 подобна той, которая была описана касательно Фиг.3 с общим сигналом CS для каждого устройства памяти в ранке. Этот общий сигнал CS может рассматриваться как сигнал выбора ранка (RS) потому, что он выбирает все устройства памяти в ранке. В этом примере, контроллер 502 памяти посылает адрес по шине 506 данных на устройства памяти в выбранный ранк, утверждает RAS для открытия строки в блоке устройства памяти и утверждает CAS для считывания или записи в эту строку. В случае операции записи, контроллер памяти также утверждает WE.
На Фиг.6 приведена блок-схема, иллюстрирующая пример сигнализации маски данных в системе памяти, представленной на Фиг.5. Маска данных может быть выработана для каждого байтового тракта шины 506 данных (см. Фиг.5). Так как шина имеет четыре байтовых тракта (т.е. 32 разрядных), имеется четыре маски 601-604 данных. Устройства 508А, 510А, соединенные с двумя байтовыми трактами, содержащими разряды низшего порядка, принимают две маски 601, 602 данных. Устройства памяти 508В, 510В, соединенные с байтовыми трактами, содержащими разряды высшего порядка, принимают маски 603, 604 данных. Четыре маски 601-604 данных используются для облегчения передачи информации между контроллером 502 памяти и памятью, когда используется только часть шины данных. В качестве примера, при взаимодействии с шиной может требоваться только запись одного байта в память 504. Контроллер 502 может выполнять эту передачу отправкой данных по одному байтовому тракту шины данных и утверждением масок данных для других байтовых трактов. Маски данных используются ранком памяти с утвержденным сигналом RS для определения, по какому байтовому тракту передаются данные.
Маски 601-604 данных могут также использоваться памятью 504 для индикации изменения статуса, как было обсуждено ранее в отношении Фиг.4. Различные маски данных могут быть назначены для каждого устройства 508А-508В, 510А-510В памяти для отправки сигнала или прерывания на контроллер памяти, когда операция записи не выполняется. В качестве примера, первая маска 601 данных может быть присвоена устройству 508А, обрабатывающему разряды низшего порядка в первом ранке 508, вторая маска 602 данных может быть присвоена устройству 510А, обрабатывающему разряды низшего порядка во втором ранке 510, третья маска 603 данных может быть присвоена устройству 508В памяти, обрабатывающему разряды высшего порядка в первом ранке 508, и четвертая маска 601 данных может быть присвоена устройству 510В памяти, обрабатывающему разряды высшего порядка во втором ранке 510. Контроллер памяти может определить, какое из четырех устройств 508А-508В, 510А-510В памяти посылает данные или сообщение, основываясь на конкретной маске данных, несущей сигнал или прерывание. Все четыре маски 601-604 данных не могут быть загружены устройствами 508А-508В, 510А-510В памяти во время операции записи в какое-либо из устройств памяти. Могут применяться различные способы для предотвращения загрузки масок 601-604 устройствами 508А-508В, 510А-510В памяти во время операции записи, включающие в себя, такие как троичное состояние линии, ограничение линий, переключающие технологии и др.
На Фиг.7 приведена функциональная блок-схема устройства памяти, представленного на Фиг.6. В этом примере управляющая логика 701 принимает RAS, CAS, WE от контроллера памяти (не показано). С утвержденным сигналом RS управляющая логика 701 вырабатывает соответствующие переключения для выполнения операций считывания и записи. Управляющая логика 701 не вырабатывает соответствующие переключения, если сигнал RS не утвержден.
Сигналы RAS, CAS, WE предоставляются на машину 726 состояний независимо от состояния сигнала RS. Как было объяснено выше в отношении Фиг.4, WE может быть использован для переключения внутреннего таймера (не показан), который удаляет сигнал активирования из драйвера 728 маски данных, пока работает внутренний таймер. Внутренний таймер включается на период времени, которого достаточно для завершения операции записи в устройство памяти любого ранка в системе памяти. Во время, когда внутренний таймер не активирован, драйвер 728 маски данных может быть использован для отправки прерывания или сигнала в контроллер памяти для передачи сообщения об изменении статуса.
В одном варианте осуществления изобретения маска данных, используемая устройством 700 памяти для индикации изменения статуса, программируется. В этом варианте драйвер маски данных, либо драйвер 728 или 729 маски данных, предоставляется для каждого изменения статуса. Как показано на Фиг.7, изготовитель оборудования, поставщик и/или потребитель может выбрать один или два драйвера маски данных для выполнения прерывания через программный вход машины 726 состояний. В ответ на входные данные программы, машина 726 состояний может выбрать драйвер 728 маски данных, активируя сигнал 770 активирования для возбуждения маски 730 данных. В частности, машина 726 состояний активирует драйвер 728 маски данных на время, пока включен внутренний таймер (не показан). Деактивируя сигнал 775 активирования, другой драйвер 729 деактивируется машиной 726 состояний, переводя драйвер 729 маски данных в троичное состояние. Программное изменение может быть сделано для выбора другого драйвера маски данных путем соединения внутреннего таймера с другим драйвером 729 маски данных и деактивирования первоначально выбранного драйвера 728 маски данных.
Различные иллюстративные логические блоки, модули, схемы, элементы и/или компоненты, описанные в материалах, относящиеся к вариантам осуществления настоящего изобретения, могут быть применены или выполнены с универсальным процессором, устройством цифровой обработки сигналов (DSP), специализированной интегральной микросхемой (ASIC), программируемой пользователем логической матрицей (FPGA) или другими программируемыми логическими компонентами, дискретными ключевыми или транзисторными логическими устройствами, дискретными аппаратными компонентами или любой их комбинацией, сконструированной для выполнения приведенных в настоящих материалах функций. Универсальный процессор может быть микропроцессором, но и в другом варианте, процессор может быть любым стандартным процессором, контроллером, микроконтроллером или машиной состояний. В качестве процессора может быть также применена комбинация вычислительных компонентов, например комбинация устройств цифровой обработки информации DSP и микропроцессор, множество микропроцессоров, один или несколько микропроцессоров, объединенных в сети DSP или любые другие такие конфигурации.
Способы и алгоритмы, описанные для раскрытых здесь вариантов осуществления изобретения, могут быть выполнены непосредственно на аппаратных средствах программными модулями, реализованными процессором или комбинацией обоих вариантов. Программный модуль может размещаться в оперативной памяти, флэш-памяти, постоянном запоминающем устройстве, программируемом стираемом ПЗУ, электрически стираемом программируемом ПЗУ, в регистрах, на жестких дисках, на съемных дисках, компакт дисках или любых других видах машиночитаемых носителей, известных из уровня техники. Машиночитаемые носители могут быть связаны с процессором так, чтобы процессор мог считывать с них и записывать на них информацию. Возможен другой вариант, когда машиночитаемые носители могут быть интегрированы в процессор.
Приведенное выше описание раскрытых вариантов осуществления изобретения предназначено для того, чтобы специалисты могли создать или использовать настоящее изобретение. Различные модификации этих вариантов осуществления будут легко понятны для специалистов в данной области техники, характерные принципы, определенные в настоящих материалах, могут быть легко применены к другим вариантам осуществления без изменения сущности и объема настоящего изобретения. Таким образом, настоящее изобретение не считается ограниченным примерами осуществления, приведенными здесь, но должно быть в соответствии с полным объемом притязаний, содержащихся в формуле изобретения, где ссылка на элемент в единственном числе не подразумевает значение «один и только один», если специально это не оговаривается, но даже означает «один или более». Все структурные и функциональные эквиваленты элементов в различных вариантах осуществления, описанных во всех настоящих материалах, которые известны или станут известны впоследствии для тех, кто имеет обычную квалификацию в данной области техники, являются включенными в настоящие материалы по ссылкам, и полагается, что входят в объем заявки. Более того, никакие материалы, раскрытые здесь не считаются открытыми для общественности, невзирая на то, что такое раскрытие подробно изложено в формуле изобретения. Ни один пункт формулы не должен рассматриваться по положениям раздела 35 Кодекса законов США, §112, 6 параграф, если этот пункт формулы не был определенно изложен с использованием фразы «средство для», или в случае пункта формулы на способ, пункт формулы излагается с использованием оборота «этап для».

Claims (24)

1. Система памяти, содержащая:
первое и второе устройства памяти; и
контроллер памяти, сконфигурированный для селективного активирования одного из устройств памяти, причем контроллер памяти имеет первую линию, связанную с первым и вторым устройствами памяти, и вторую линию, связанную с первым и вторым устройствами памяти;
при этом первое устройство памяти сконфигурировано для предоставления сообщения на контроллер памяти по первой линии, и второе устройство памяти сконфигурировано для предоставления сообщения на контроллер памяти по второй линии, и при этом
первое устройство памяти включает в себя драйвер, сконфигурированный для предоставления своего сообщения на контроллер памяти по первой линии, и второе устройство памяти включает в себя драйвер, сконфигурированный для предоставления своего сообщения на контроллер памяти по второй линии, и в которой каждое из устройств памяти дополнительно сконфигурировано для перевода своего драйвера в троичное состояние, чтобы не загружать первую и вторую линии, когда контроллер памяти записывает в активированное устройство памяти.
2. Устройство памяти по п.1, в котором первое устройство памяти дополнительно содержит средство для программирования своего драйвера для предоставления сообщения первого устройства памяти на контроллер памяти, и второе устройство памяти содержит средство для программирования своего драйвера для предоставления сообщения второго устройства памяти на контроллер памяти.
3. Система памяти по п.1, в которой контроллер памяти дополнительно сконфигурирован для передачи сигнала об операции записи на активированное устройство памяти, каждое из устройств памяти сконфигурировано для переключения своего драйвера в троичное состояние в ответ на упомянутый сигнал.
4. Система памяти по п.1, дополнительно содержащая первый и второй ранки, причем первый ранк содержит первое множество устройств памяти, включающее в себя первое устройство памяти, и второй ранк содержит второе множество устройств памяти, включающее в себя второе устройство памяти, и при этом контроллер памяти дополнительно сконфигурирован для активирования первого устройства памяти активированием первого ранка и для активирования второго устройства памяти активированием второго ранка.
5. Система памяти по п.1, в которой контроллер памяти дополнительно сконфигурирован для предоставления одной маски данных по первой и второй линиям, когда контроллер памяти записывает в активированное устройство памяти.
6. Система памяти по п.1, в которой сообщение, предоставленное на контроллер памяти первым устройством памяти, указывает изменение в статусе первого устройства памяти, и сообщение, предоставленное на контроллер памяти вторым устройством памяти, указывает изменение в статусе второго устройства памяти.
7. Система памяти, содержащая:
первый и второй ранки памяти, каждый из ранков памяти имеет устройство памяти; и
контроллер памяти, сконфигурированный для селективного активирования одного из ранков памяти и записи данных в активированный ранк памяти, причем контроллер памяти имеет первую и вторую линии, каждая из которых связана с первым и вторым ранками памяти, первая и вторая линии сконфигурированы для предоставления маски данных, относящейся к данным;
причем устройство памяти в первом ранке памяти сконфигурировано для предоставления сообщения на контроллер памяти по первой линии, и устройство памяти во втором ранке памяти сконфигурировано для предоставления сообщения на контроллер памяти по второй линии.
8. Система памяти по п.7, в которой устройство памяти в первом ранке памяти сконфигурировано так, чтобы не загружать первую линию, и второе устройство памяти сконфигурировано так, чтобы не загружать вторую линию, когда контроллер памяти записывает информацию в активированный ранк памяти.
9. Система памяти по п.8, в которой устройство памяти в первом ранке памяти включает в себя драйвер, сконфигурированный для предоставления своего сообщения на контроллер памяти по первой линии, и устройство памяти во втором ранке памяти включает в себя драйвер, сконфигурированный для предоставления сообщения на контроллер памяти по второй линии, и в которой каждое устройство памяти дополнительно сконфигурировано для перевода своего драйвера в троичное состояние с тем, чтобы не загружать первую и вторую линии, когда контроллер памяти производит запись в активированный ранк памяти.
10. Система памяти по п.9, в которой контроллер памяти дополнительно сконфигурирован для передачи сигнала об операции записи на активированный ранк памяти, причем каждое устройство памяти сконфигурировано для перевода своего драйвера в троичное состояние в ответ на упомянутый сигнал.
11. Система памяти по п.7, в которой каждое устройство памяти включает в себя первый драйвер, связанный с первой линией, и второй драйвер, связанный со второй линией, и в которой устройство памяти в первом ранке памяти дополнительно сконфигурировано для использования своего первого драйвера для предоставления своего сообщения на контроллер памяти, и устройство памяти во втором ранке памяти дополнительно сконфигурировано для использования своего второго драйвера для предоставления своего сообщения на контроллер памяти.
12. Устройство памяти по п.11, в котором устройство памяти в первом ранке памяти дополнительно содержит средство для программирования своего первого драйвера для предоставления своего сообщения на контроллер памяти, и устройство памяти во втором ранке памяти содержит средство для программирования своего второго драйвера для предоставления своего сообщения на контроллер памяти.
13. Устройство памяти по п.7, в котором сообщение, предоставленное на контроллер памяти каждым из устройств памяти, указывает на изменение статуса такого устройства памяти.
14. Способ передачи данных между контроллером памяти и памятью, имеющей первое и второе устройства памяти, причем контроллер памяти, имеющий линию, связанную с первым и вторым устройствами памяти, содержит этапы, на которых:
предоставляют сообщение от первого устройства памяти на контроллер памяти по первой линии;
активируют второе устройство памяти с тем, чтобы контроллер памяти мог записывать во второе устройство памяти;
устанавливают первое устройство памяти в состояние, при котором устройство не загружает первую линию, когда контроллер памяти записывает во второе устройство памяти.
15. Способ по п.14, в котором контроллер памяти дополнительно содержит вторую линию, связанную с первым и вторым устройствами памяти, при этом способ дополнительно содержит этап, на котором предоставляют сообщение от второго устройства памяти на контроллер памяти по второй линии.
16. Способ по п.14, дополнительно содержащий этап, на котором предоставляют маску данных от контроллера памяти на второе устройство памяти, когда контроллер памяти записывает во второе устройство памяти.
17. Способ по п.14, дополнительно содержащий этап, на котором передают сигнал об операции записи на второе устройство памяти, и причем первое устройство памяти использует упомянутый сигнал для установки его в состояние, которое не загружает линию, когда контроллер памяти записывает во второе устройство памяти.
18. Способ по п.14, в котором сообщение, предоставленное на контроллер памяти первым устройством памяти, указывает изменение статуса первого устройства памяти.
19. Способ передачи данных между контроллером памяти и памятью, имеющей первый и второй ранки памяти, причем каждый ранк памяти имеет устройство памяти, и при этом контроллер памяти включает в себя первую линию, связанную с устройством памяти в первом ранке, и вторую линию, связанную с устройством памяти во втором ранке, причем способ содержит этапы, на которых:
предоставляют сообщение от устройства памяти в первом ранке памяти на контроллер памяти по первой линии;
активируют второй ранк памяти для того, чтобы контроллер памяти мог записывать во второй ранк памяти;
предоставляют маску данных от контроллера памяти на второй ранк памяти по первой и второй линиям, когда контроллер памяти записывает во второе устройство памяти.
20. Способ по п.19, дополнительно содержащий этап, на котором устанавливают устройство памяти в первом ранке памяти в состояние, которое не загружает первую линию, когда контроллер памяти производит запись во второй ранк памяти.
21. Способ по п.20, дополнительно содержащий этап, на котором передают сигнал об операции записи во второй ранк памяти и используют упомянутый сигнал для установки устройства памяти в первом ранке памяти в состояние, которое не загружает первую линию, когда контроллер памяти записывает во второй ранк памяти.
22. Способ по п.19, в котором сообщение, предоставленное устройством памяти в первом ранке памяти на контроллер памяти, указывает на изменение статуса такого устройства памяти.
23. Система памяти, содержащая:
первое и второе устройства памяти; и
контроллер памяти, сконфигурированный для селективного активирования одного из устройств памяти, причем контроллер памяти имеет первую линию, связанную с первым и вторым устройствами памяти, и вторую линию, связанную с первым и вторым устройствами памяти;
причем первое устройство памяти дополнительно включает в себя средство для предоставления сообщения на контроллер памяти по первой линии, и второе устройство памяти включает в себя средство для предоставления сообщения на контроллер памяти по второй линии;
причем средство для предоставления сообщения на контроллер памяти по первой линии и средство для предоставления сообщения на контроллер памяти по второй линии каждое сконфигурированы так, чтобы не загружать соответствующую линию, когда контроллер памяти записывает данные в активированное устройство памяти.
24. Система памяти, содержащая:
первый и второй ранки памяти, каждый из ранков памяти имеет устройство памяти; и
контроллер памяти, сконфигурированный для селективного активирования одного из ранков памяти и записи данных на активированный ранк памяти, причем контроллер памяти имеет первую и вторую линии, каждая из которых связана с первым и вторым ранками памяти, при этом первая и вторая линии сконфигурированы для вывода маски данных, относящейся к данным;
причем устройство памяти в первом ранке данных включает в себя средство для предоставления сообщения на контроллер памяти по первой линии, и устройство памяти во втором ранке памяти включает в себя средство для предоставления сообщения на контроллер памяти по второй линии.
RU2009109200/08A 2006-08-14 2007-08-08 Способ и устройство для предоставления возможности совместной передачи сигналов о прерывании общей шины в многоранковой подсистеме памяти RU2413979C2 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US82227906P 2006-08-14 2006-08-14
US60/822,279 2006-08-14
US11/565,034 2006-11-30
US11/565,034 US9262326B2 (en) 2006-08-14 2006-11-30 Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem

Publications (2)

Publication Number Publication Date
RU2009109200A RU2009109200A (ru) 2010-09-27
RU2413979C2 true RU2413979C2 (ru) 2011-03-10

Family

ID=39001902

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009109200/08A RU2413979C2 (ru) 2006-08-14 2007-08-08 Способ и устройство для предоставления возможности совместной передачи сигналов о прерывании общей шины в многоранковой подсистеме памяти

Country Status (11)

Country Link
US (1) US9262326B2 (ru)
EP (2) EP2057548B1 (ru)
JP (1) JP4902740B2 (ru)
KR (1) KR101052945B1 (ru)
CN (1) CN101501659B (ru)
BR (1) BRPI0715900A2 (ru)
CA (1) CA2658411C (ru)
ES (2) ES2435427T3 (ru)
MX (1) MX2009001454A (ru)
RU (1) RU2413979C2 (ru)
WO (1) WO2008021909A2 (ru)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010101754A2 (en) * 2009-03-06 2010-09-10 Rambus Inc. Memory interface with interleaved control information
CN102279802A (zh) * 2010-06-13 2011-12-14 中兴通讯股份有限公司 提高同步动态随机存储控制器的读操作效率的方法和装置
JP6370528B2 (ja) * 2011-09-30 2018-08-08 ラムバス・インコーポレーテッド メモリデバイス群間でのチェックビットメモリデバイスの共有
WO2013188696A2 (en) 2012-06-15 2013-12-19 Soft Machines, Inc. An instruction definition to implement load store reordering and optimization
WO2013188460A2 (en) 2012-06-15 2013-12-19 Soft Machines, Inc. A virtual load store queue having a dynamic dispatch window with a distributed structure
EP2862084A4 (en) 2012-06-15 2016-11-30 Soft Machines Inc METHOD AND SYSTEM FOR IMPLEMENTING RECOVERY FROM A SPECULATIVE TRANSMISSION OF FAULT FORECASTS / ERRORS DUE TO THE CHANGE AND OPTIMIZATION OF MEMORY LOADS
EP2862068B1 (en) 2012-06-15 2022-07-06 Intel Corporation Reordered speculative instruction sequences with a disambiguation-free out of order load store queue
KR101826080B1 (ko) 2012-06-15 2018-02-06 인텔 코포레이션 통합된 구조를 갖는 동적 디스패치 윈도우를 가지는 가상 load store 큐
CN104583942B (zh) * 2012-06-15 2018-02-13 英特尔公司 乱序加载的基于锁的和基于同步的方法
KR101818967B1 (ko) 2012-06-15 2018-01-16 인텔 코포레이션 명확화 없는 비순차 load store 큐
US9515204B2 (en) 2012-08-07 2016-12-06 Rambus Inc. Synchronous wired-or ACK status for memory with variable write latency
KR102133573B1 (ko) * 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
KR101687492B1 (ko) * 2015-08-06 2016-12-16 주식회사 엘지씨엔에스 분산적으로 데이터를 저장하는 방법 및 암호학적 정보 처리 장치
KR20180078864A (ko) * 2016-12-30 2018-07-10 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10459659B2 (en) * 2017-03-31 2019-10-29 Intel Corporation Technologies for issuing commands on selected memory devices
CN110720126B (zh) * 2017-06-30 2021-08-13 华为技术有限公司 传输数据掩码的方法、内存控制器、内存芯片和计算机系统
US10296230B1 (en) * 2017-12-22 2019-05-21 Advanced Micro Devices, Inc. Scheduling memory requests with non-uniform latencies
US11262949B2 (en) * 2020-05-28 2022-03-01 Advanced Micro Devices, Inc. Command throughput in PIM-enabled memory using available data bus bandwidth

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4010449A (en) * 1974-12-31 1977-03-01 Intel Corporation Mos computer employing a plurality of separate chips
US4363108A (en) * 1979-06-25 1982-12-07 Honeywell Information Systems Inc. Low cost programmable video computer terminal
JPS6083296A (ja) * 1983-10-13 1985-05-11 Nec Corp 集積回路
JPS6150280A (ja) * 1985-07-26 1986-03-12 Hitachi Ltd メモリ
JPH0459582A (ja) 1990-06-29 1992-02-26 Toshiba Corp エレベータの点検用安全装置
US5278796A (en) * 1991-04-12 1994-01-11 Micron Technology, Inc. Temperature-dependent DRAM refresh circuit
US5216672A (en) * 1992-04-24 1993-06-01 Digital Equipment Corporation Parallel diagnostic mode for testing computer memory
US5640521A (en) * 1992-06-17 1997-06-17 Texas Instruments Incorporated Addressable shadow port and protocol with remote I/O, contol and interrupt ports
JPH06175747A (ja) 1992-12-08 1994-06-24 Nec Eng Ltd 情報処理装置
JPH07141865A (ja) * 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
JPH07105146A (ja) * 1993-10-01 1995-04-21 Toyota Motor Corp 共有メモリ装置
JP3579461B2 (ja) * 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
JPH08124380A (ja) 1994-10-20 1996-05-17 Hitachi Ltd 半導体メモリ及び半導体メモリアクセス方法
US6804760B2 (en) * 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
TW388982B (en) 1995-03-31 2000-05-01 Samsung Electronics Co Ltd Memory controller which executes read and write commands out of order
JPH08315569A (ja) 1995-05-16 1996-11-29 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
US5860080A (en) * 1996-03-19 1999-01-12 Apple Computer, Inc. Multicasting system for selecting a group of memory devices for operation
JP3351953B2 (ja) 1996-03-19 2002-12-03 富士通株式会社 モードレジスタ制御回路およびこれを有する半導体装置
US5787255A (en) * 1996-04-12 1998-07-28 Cisco Systems, Inc. Internetworking device with enhanced protocol translation circuit
US5982697A (en) * 1996-12-02 1999-11-09 Micron Technology, Inc. Method for initializing and reprogramming a control operation feature of a memory device
US5784328A (en) 1996-12-23 1998-07-21 Lsi Logic Corporation Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array
JPH10198599A (ja) 1997-01-13 1998-07-31 Fuji Xerox Co Ltd メモリ制御装置
US6430634B1 (en) * 1997-02-07 2002-08-06 Mitsubishi Denki Kabushiki Kaisha Bus controller and bus control system
US20010011318A1 (en) * 1997-02-27 2001-08-02 Vishram P. Dalvi Status indicators for flash memory
US6049856A (en) * 1997-05-27 2000-04-11 Unisys Corporation System for simultaneously accessing two portions of a shared memory
NZ334610A (en) * 1997-07-14 2000-10-27 Matsushita Electric Ind Co Ltd Automatic compensation sensor, controller compensates output signal from signal output terminal
US6279084B1 (en) * 1997-10-24 2001-08-21 Compaq Computer Corporation Shadow commands to optimize sequencing of requests in a switch-based multi-processor system
US6154816A (en) * 1997-10-24 2000-11-28 Compaq Computer Corp. Low occupancy protocol for managing concurrent transactions with dependencies
US6415364B1 (en) * 1997-12-31 2002-07-02 Unisys Corporation High-speed memory storage unit for a multiprocessor system having integrated directory and data storage subsystems
US7024518B2 (en) * 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6038177A (en) * 1998-02-23 2000-03-14 Texas Instruments Incorporated Data pipeline interrupt scheme for preventing data disturbances
JP3580702B2 (ja) 1998-06-03 2004-10-27 シャープ株式会社 不揮発性半導体記憶装置
US6134167A (en) * 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
US5963482A (en) * 1998-07-14 1999-10-05 Winbond Electronics Corp. Memory integrated circuit with shared read/write line
US6021076A (en) * 1998-07-16 2000-02-01 Rambus Inc Apparatus and method for thermal regulation in memory subsystems
GB2358944B (en) 1998-08-18 2002-12-11 Intel Corp Method and apparatus to control the temperature of a component
JP3954208B2 (ja) * 1998-08-19 2007-08-08 富士通株式会社 半導体記憶装置
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
US6453218B1 (en) * 1999-03-29 2002-09-17 Intel Corporation Integrated RAM thermal sensor
KR100330164B1 (ko) * 1999-04-27 2002-03-28 윤종용 무효 블록들을 가지는 복수의 플래시 메모리들을 동시에 프로그램하는 방법
US6401213B1 (en) * 1999-07-09 2002-06-04 Micron Technology, Inc. Timing circuit for high speed memory
JP2001043671A (ja) * 1999-07-28 2001-02-16 Oki Micro Design Co Ltd 半導体装置
DE69933670D1 (de) * 1999-08-31 2006-11-30 St Microelectronics Srl Temperaturfühler in Cmos-Technologie
JP2001167586A (ja) * 1999-12-08 2001-06-22 Toshiba Corp 不揮発性半導体メモリ装置
US20050160218A1 (en) 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
JP2002025288A (ja) 2000-06-30 2002-01-25 Hitachi Ltd 半導体集積回路
US6728798B1 (en) 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6570804B1 (en) * 2000-08-29 2003-05-27 Micron Technology, Inc. Fuse read sequence for auto refresh power reduction
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US20020078282A1 (en) * 2000-12-18 2002-06-20 International Business Machines Corporation Target directed completion for bus transactions
US6665755B2 (en) * 2000-12-22 2003-12-16 Nortel Networks Limited External memory engine selectable pipeline architecture
CN1203419C (zh) * 2001-01-09 2005-05-25 深圳市中兴集成电路设计有限责任公司 一种具有改进结构的微处理器系统
US6757857B2 (en) * 2001-04-10 2004-06-29 International Business Machines Corporation Alternating current built in self test (AC BIST) with variable data receiver voltage reference for performing high-speed AC memory subsystem self-test
JP2002311099A (ja) * 2001-04-16 2002-10-23 Oki Electric Ind Co Ltd メモリ制御回路
JP4700223B2 (ja) 2001-05-18 2011-06-15 株式会社バッファロー Ｄｒａｍ装置およびｄｒａｍ装置のリフレッシュ方法
KR100413761B1 (ko) * 2001-05-31 2003-12-31 삼성전자주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법
US6532180B2 (en) * 2001-06-20 2003-03-11 Micron Technology, Inc. Write data masking for higher speed DRAMs
US6438057B1 (en) * 2001-07-06 2002-08-20 Infineon Technologies Ag DRAM refresh timing adjustment device, system and method
US6918016B1 (en) * 2001-07-17 2005-07-12 Advanced Micro Devices, Inc. Method and apparatus for preventing data corruption during a memory access command postamble
DE10136853B4 (de) * 2001-07-27 2004-11-18 Infineon Technologies Ag Verfahren zur Datenkommunikation mehrerer Halbleiterspeicherbausteine mit einem Controllerbaustein und dafür eingerichteter Halbleiterspeicherbaustein
US6594748B1 (en) * 2001-11-09 2003-07-15 Lsi Logic Corporation Methods and structure for pipelined read return control in a shared RAM controller
KR20030044314A (ko) 2001-11-29 2003-06-09 엘지전자 주식회사 클럭신호 변경에 따른 시스템의 운영 장치및 방법
KR100878231B1 (ko) * 2002-02-08 2009-01-13 삼성전자주식회사 액정 표시 장치 및 그 구동 방법과 프레임 메모리
US6937958B2 (en) * 2002-02-19 2005-08-30 Sun Microsystems, Inc. Controller for monitoring temperature
US7664903B2 (en) * 2002-02-25 2010-02-16 Solid Access Technologies LLC Control unit with PCI and SCSI buses and computing system with electronic semiconductor disk
US6801459B2 (en) * 2002-03-22 2004-10-05 Intel Corporation Obtaining data mask mapping information
US6957308B1 (en) * 2002-07-11 2005-10-18 Advanced Micro Devices, Inc. DRAM supporting different burst-length accesses without changing the burst length setting in the mode register
KR100475736B1 (ko) * 2002-08-09 2005-03-10 삼성전자주식회사 고속 테스트에 적합한 편이온도 검출회로를 갖는온도감지기 및 편이온도 검출방법
US6851032B2 (en) * 2002-08-16 2005-02-01 Micron Technology, Inc. Latency reduction using negative clock edge and read flags
US7313639B2 (en) 2003-01-13 2007-12-25 Rambus Inc. Memory system and device with serialized data transfer
JP4366968B2 (ja) 2003-03-25 2009-11-18 ソニー株式会社 温度検出回路および記憶装置
JP4505195B2 (ja) * 2003-04-01 2010-07-21 エイティアイ テクノロジーズ インコーポレイテッド メモリデバイスにおいてデータを反転させるための方法および装置
WO2004102403A2 (en) * 2003-05-13 2004-11-25 Advanced Micro Devices, Inc. A system including a host connected to a plurality of memory modules via a serial memory interconnect
DE10330812B4 (de) * 2003-07-08 2006-07-06 Infineon Technologies Ag Halbleiterspeichermodul
KR100532448B1 (ko) * 2003-07-12 2005-11-30 삼성전자주식회사 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법
US7404071B2 (en) * 2004-04-01 2008-07-22 Micron Technology, Inc. Memory modules having accurate operating current values stored thereon and methods for fabricating and implementing such devices
US7370170B2 (en) * 2004-04-27 2008-05-06 Nvidia Corporation Data mask as write-training feedback flag
US7304905B2 (en) * 2004-05-24 2007-12-04 Intel Corporation Throttling memory in response to an internal temperature of a memory device
US8122187B2 (en) 2004-07-02 2012-02-21 Qualcomm Incorporated Refreshing dynamic volatile memory
JP2006072968A (ja) * 2004-08-31 2006-03-16 Samsung Electronics Co Ltd 非周期クロックを有するメモリモジュール、メモリユニット、ハブ及びこれらを用いた方法
US7046538B2 (en) * 2004-09-01 2006-05-16 Micron Technology, Inc. Memory stacking system and method
US7953921B2 (en) * 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
US7230876B2 (en) 2005-02-14 2007-06-12 Qualcomm Incorporated Register read for volatile memory
US7620783B2 (en) * 2005-02-14 2009-11-17 Qualcomm Incorporated Method and apparatus for obtaining memory status information cross-reference to related applications
US7640392B2 (en) * 2005-06-23 2009-12-29 Qualcomm Incorporated Non-DRAM indicator and method of accessing data not stored in DRAM array
US7454586B2 (en) * 2005-03-30 2008-11-18 Intel Corporation Memory device commands
US7613883B2 (en) * 2006-03-10 2009-11-03 Rambus Inc. Memory device with mode-selectable prefetch and clock-to-core timing
US20070271495A1 (en) * 2006-05-18 2007-11-22 Ian Shaeffer System to detect and identify errors in control information, read data and/or write data
WO2008011148A2 (en) 2006-07-21 2008-01-24 Edison Welding Institute, Inc. Conductive heat resistance deformation welding method
US7593279B2 (en) * 2006-10-11 2009-09-22 Qualcomm Incorporated Concurrent status register read
KR20100108697A (ko) 2009-03-30 2010-10-08 삼성전자주식회사 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치
JP6264833B2 (ja) 2012-11-22 2018-01-24 三菱マテリアル株式会社 切削インサート及びその製造方法

Also Published As

Publication number Publication date
WO2008021909A2 (en) 2008-02-21
US9262326B2 (en) 2016-02-16
CA2658411C (en) 2013-12-10
MX2009001454A (es) 2009-04-15
CA2658411A1 (en) 2008-02-21
WO2008021909A3 (en) 2008-05-08
JP4902740B2 (ja) 2012-03-21
US20080040559A1 (en) 2008-02-14
CN101501659B (zh) 2012-09-05
EP2057548B1 (en) 2013-09-18
EP2057548A2 (en) 2009-05-13
BRPI0715900A2 (pt) 2013-07-30
CN101501659A (zh) 2009-08-05
ES2435427T3 (es) 2013-12-19
KR20090042313A (ko) 2009-04-29
JP2010501098A (ja) 2010-01-14
EP2680154B1 (en) 2015-10-21
KR101052945B1 (ko) 2011-07-29
EP2680154A1 (en) 2014-01-01
RU2009109200A (ru) 2010-09-27
ES2560258T3 (es) 2016-02-18

Similar Documents

Publication Publication Date Title
RU2413979C2 (ru) Способ и устройство для предоставления возможности совместной передачи сигналов о прерывании общей шины в многоранковой подсистеме памяти
KR102152281B1 (ko) 불휘발성 메모리의 다수의 파티션을 동시에 액세스하기 위한 장치 및 방법
TWI421696B (zh) Semiconductor device
US5893135A (en) Flash memory array with two interfaces for responding to RAS and CAS signals
JP4869713B2 (ja) マルチチップパッケージデバイス
CN107710175B (zh) 存储器模块以及操作系统和方法
US20170024162A1 (en) Computing system and data transferring method thereof
TW202046326A (zh) 記憶體定址方法及相關聯的控制器
JP2008009817A (ja) 半導体装置及びデータ転送方法
JP2006073188A (ja) リフレッシュの実行時に、リフレッシュするバンクの個数を可変できる半導体メモリ装置及びその動作方法
US5915080A (en) Reprogramming device of a flash memory
US6532529B1 (en) Microcomputer including flash memory overwritable during operation and operating method thereof
JP2002358232A (ja) メモリアクセス装置
KR970076214A (ko) 마이크로 프로세서와 메모리간의 데이타 인터페이스 방법
US11983411B2 (en) Methods, devices and systems for including alternate memory access operations over memory interface
US11513725B2 (en) Hybrid memory module having a volatile memory subsystem and a module controller sourcing read strobes to accompany read data from the volatile memory subsystem
KR20230036356A (ko) 어드레스 래치, 어드레스 제어회로 및 이를 포함하는 반도체 장치
TW202328925A (zh) 地址譯碼電路、記憶體及控制方法
JP2000149550A (ja) 自動リフレッシュ機能付ｄｒａｍ
JPH04116750A (ja) Ｄｍａメモリ転送装置
JPH01310459A (ja) メモリ制御回路
JPH05197612A (ja) データ・アクセス回路
JPS62224854A (ja) マイクロ・コンピユ−タ
JP2014160433A (ja) 複数のメモリからデータを提供するための装置および方法
JPS6266333A (ja) 間接アドレスレジスタ制御方式

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180809