JP4902740B2 - マルチランクメモリサブシステムにおいて共用バス割込みの共同シグナリングを可能にする方法および装置 - Google Patents

Description

米国特許法第１１９条の優先権主張

本特許出願は、譲受人に譲渡され全体的に参照することにより本書に明白に組み込まれる、２００６年８月１４日提出の「マルチランクメモリサブシステムにおいて共用バス割込みの共同シグナリングを可能にする方法および装置」とタイトルをつけられた仮出願番号６０／８２２２７９の優先権を主張する。

本開示は一般的にはメモリシステムに関し、より詳しくはメモリシステムにおけるメモリ制御装置およびメモリ間のシグナリングに関する。

メモリシステムは、処理システムにおいて様々な処理エンティティ（processing entity）によって必要とされるデータを格納するために広範囲に渡って用いられる。メモリシステムは一般的に、メモリへのアクセスを管理するメモリ制御装置を含む。メモリは典型的には、各メモリセルが１ビットのデータを格納することができるメモリセルの行(rows)および列(columns)により形成されるマトリックス構造で構成される。メモリセルのブロックはメモリ制御装置へ適切なアドレスを供給することによって、処理エンティティあるいは他のソースによってアクセスされる。処理エンティティからのアドレスは上位ビットを占める行アドレスと下位ビットを占める開始列アドレスとを用いてバスを通してメモリ制御装置に送信される。メモリ制御装置は、開始列アドレスを伴ってメモリへ行アドレスを送信するために多重化スキームを使用する。

処理エンティティがメモリブロックへのアクセスを要求するとき、それはメモリ制御装置に読み出しあるいは書き込みコマンドを送信する。各読み出しおよび書き込みコマンドはアドレスを含む。メモリ制御装置が各コマンドを実行する方法は、処理エンティティがメモリのオープンページへのアクセスを試みているか否かによる。「ページ」は通常メモリの行に関連付けられ、「オープンページ」はメモリがメモリの行を指していることを意味し、メモリのブロックへアクセスするために開始列アドレスと列アクセスストローブ（ＣＡＳ）のみを要求する。メモリの非オープンページにアクセスするために、メモリ制御装置は、メモリへ開始列アドレスおよびＣＡＳを提供する前に、ポインタを移動するためにメモリへ行アドレスおよび行アクセスストローブ（ＲＡＳ）を提示しなければならない。

今日様々なメモリがメモリシステムにおいて用いられる。同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）は一例に過ぎない。処理エンティティがＳＤＲＡＭまたは他のメモリ装置に書き込みする際、データはメモリ制御装置およびメモリの間のデータバスを通して送信される。データマスクはデータバスのデータをマスクするためにメモリ制御装置によって使用される。データマスクがデアサート(deassert)される際、データバスのデータはメモリに書き込まれる。データマスクがアサートされる際、データバスのデータは無視され、書き込み動作は実行されない。

データマスクは書き込み動作中のみ使用される。処理エンティティがＳＤＲＡＭまたは他のメモリ装置に書き込みしていないとき、メモリ制御装置はデータマスクをトライステート（ｔｒｉ−ｓｔａｔｅ）する。このように処理エンティティが書き込み動作を実行していないときに、他の目的でデータマスクを使用する機会が存在する。このようにデータマスクを使用することによって、メモリ装置のピンの数を増加することなくメモリ制御装置およびメモリ間で追加の通信を発生することができる。

メモリシステムの一側面が開示される。メモリシステムは第１および第２のメモリ装置と、メモリ装置のうちの１つを選択的にイネーブル（ｅｎａｂｌｅ）にするよう構成されたメモリ制御装置とを含み、メモリ制御装置は第１および第２のメモリ装置に結合された第１のラインと、第１および第２のメモリ装置に結合された第２のラインとを有する。第１のメモリ装置は第１のラインでメモリ制御装置に通知を供給するよう構成され、第２のメモリ装置は第２のラインでメモリ制御装置に通知を供給するよう構成される。メモリ制御装置がイネーブルにされたメモリ装置に書き込みしているときは、第１のメモリ装置は第１のラインをロードしないよう更に構成され、第２のメモリ装置は第２のラインをロードしないよう更に構成される。

メモリシステムのもう１つの側面が開示される。メモリシステムは第１および第２のメモリランク(memory ranks)を含み、メモリランクの夫々はメモリ装置を有し、メモリ制御装置はメモリランクのうちの１つを選択的にイネーブルにしてイネーブルにされたメモリランクにデータを書き込むよう構成され、メモリ制御装置は第１および第２のラインを有し、夫々は第１および第２のメモリランクに結合され、第１および第２のラインはデータに関するデータマスクを供給するよう構成される。第１のメモリランクのメモリ装置は第１のラインでメモリ制御装置に通知を供給するよう構成され、第２のメモリでランクのメモリ装置は第２のラインでメモリ制御装置に通知を供給するよう構成される。

メモリ制御装置と第１および第２のメモリ装置を有するメモリとの間で通信する方法の１つの側面が開示される。メモリ制御装置は第１および第２のメモリ装置に結合されたラインを含む。方法は第１のラインで第１のメモリ装置からの通知をメモリ制御装置に供給することと、メモリ制御装置が第２のメモリ装置に書き込むために第２のメモリ装置をイネーブルにすることと、メモリ制御装置が第２のメモリ装置に書き込みをしているときは、第１のメモリ装置を、ラインをロードしない状態にすることとを含む。

メモリ制御装置と第１および第２のメモリランクを有するメモリとの間で通信する方法のもう１つの側面が開示される。メモリランクの夫々はメモリ装置を含む。メモリ制御装置は第１のランクのメモリ装置に結合された第１のラインと、第２のランクのメモリ装置に結合された第２のラインとを含む。方法は第１のラインでメモリ制御装置に第１のメモリランクのメモリ装置からの通知を供給することと、メモリ制御装置が第２のメモリランクに書き込みをするために第２のメモリランクをイネーブルにすることと、メモリ制御装置が第２のメモリ装置に書き込みをしているとき、第１および第２のラインで第２のメモリランクにメモリ制御装置からのデータマスクを供給することとを含む。

メモリシステムの更なる側面が開示される。メモリシステムは第１および第２のメモリ装置と、メモリ装置のうちの１つを選択的にイネーブルにするよう構成されたメモリ制御装置とを含み、メモリ制御装置は第１および第２のメモリ装置に結合された第１のラインと第１および第２のメモリ装置に結合された第２のラインとを有する。第１のメモリ装置は第１のラインでメモリ制御装置に通知を供給する手段を更に含み、第２のメモリ装置は第２のラインでメモリ制御装置に通知を供給する手段を含む。第１のラインでメモリ制御装置に通知を供給する手段および第２のラインでメモリ制御装置に通知を供給する手段は夫々、メモリ制御装置がイネーブルにされたメモリ装置に書き込みをしているとき、それぞれのラインをロードしないよう構成される。

メモリシステムのもう１つの側面が開示される。メモリシステムは、メモリランクの夫々がメモリ装置を有する第１および第２のメモリランクと、メモリランクのうちの１つを選択的にイネーブルにしてイネーブルにされたメモリランクにデータを書き込むよう構成されたメモリ制御装置とを含む。メモリ制御装置は第１および第２のラインを有し、夫々は第１および第２のメモリランクに結合され、第１および第２のラインはデータに関するデータマスクを出力するよう構成される。第１のメモリランクのメモリ装置は第１のラインでメモリ制御装置へ通知を供給する手段を含み、第２のメモリランクのメモリ装置は第２のラインでメモリ制御装置へ通知を供給する手段を含む。

本発明の他の側面は、発明の様々な実施例が図面を用いて図示および説明されている下記詳細な説明から当業者にとって容易に自明であることを理解されたい。認識されている通り、発明は他のおよび異なる実施例が可能であり、その様々な詳細は様々な他の側面において本発明から逸脱しない範囲で変更が可能である。従って、図面および詳細な説明は実際上、例示的とみなされるべきであり、限定的であるとみなされるべきでない。

加工システムの一例を図示する概念ブロックダイアグラム。 メモリシステムの概念ブロックダイアグラム。 メモリシステムの書き込み動作の一例を図示するタイミングダイアグラム。 メモリ装置の一例を図示する機能的ブロックダイアグラム。 メモリシステムのもう１つの例を図示する概念ブロックダイアグラム。 図５のメモリシステムのシグナリングの一例を図示する概念ブロックダイアグラム。 メモリ装置のもう１つの例を図示する機能的ブロックダイアグラム。

発明の詳細な説明

添付の図面と関連した以下に記載の詳細な説明は本発明の様々な実施例の説明を意図し、本発明が実施される唯一の実施例を提示することを意図しない。詳細な説明は本発明の完全な理解を提供する目的で特別な詳細を含む。しかし、本発明はそれらの特別な詳細なしで実施されるということは当業者にとって自明である。いくつかの例において、周知の構成および構成要素は、本発明の概念を不明瞭にすることを回避するためにブロックダイアグラム形式で示される。

図１は処理システムの一例を図示する概念ブロックダイアグラムである。処理システム１００は１以上の処理機能を実行するために協業する装置の集まりである。処理システム１００の典型的アプリケーションはデスクトップコンピュータ、ラップトップコンピュータ、サーバ、携帯電話、個人用携帯型情報端末（ＰＤＡ）、ゲームコンソール、ポケットベル、モデム、オーディオ機器、医療用装置、自動車、ビデオ機器、工業用機器、あるいは情報を処理、検索、格納することができる他の機械または装置を含むが、これらに限定されない。

処理システム１００は任意の数の処理エンティティによってアクセスされるメモリシステム１０４を有して図示されている。図１に示される構成において、３つのプロセッサ１０２がメモリシステム１０４と通信しているように図示されている。各プロセッサ１０２はマイクロプロセッサのような汎用プロセッサ、デジタル信号処理装置（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、ダイレクトメモリアクセス（ＤＭＡ）制御装置、ブリッジ、プログラム可能な論理要素のような特定目的プロセッサ、あるいはメモリシステム１０４へのアクセスを要求する任意の他のエンティティである。

図２はメモリシステムの概念ブロックダイアグラムである。メモリシステム１０４はメモリ２０４へのアクセスを管理するメモリ制御装置２０２を含む。メモリ２０４は４つのバンク２０４ａ〜２０４ｄを有するマルチバンクメモリとして図２に示されるが、特定のアプリケーション次第で任意数のバンクを有することができる。マルチバンクメモリ装置は単一片のシリコンに一体化された一連の分離メモリとみなすことができる。メモリシステム１０４の別の実施例において、メモリ制御装置２０２は、各メモリ装置が単一バンクまたは複数バンク装置である複数のメモリ装置へのアクセスを管理するよう構成される。本開示全体に渡り説明される様々な概念が異なる構成を有するメモリシステムに適用できることは、当業者によって容易に理解される。

メモリ制御装置２０２は、専用メモリ制御装置チップ、メモリを直接制御するプロセッサ、メモリ装置の制御装置回路、あるいは他の適切な装置を含む１以上のメモリ装置の動作を制御する任意のエンティティである。各メモリ装置はＳＤＲＡＭ、ＤＲＡＭあるいはＲＡＭのような一時的格納装置、あるいはフラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリなどのような長期間格納装置のうち任意のタイプである。当該例において、メモリ装置はＳＤＲＡＭという文脈の中で説明されるが、本開示を通して説明される様々な概念は他のメモリ装置にも適用可能である。

メモリ装置への書き込み動作の一例が図３のタイミングダイアグラムを参照して説明される。メモリ装置はチップ選択（ＣＳ）３０１をアサート(assert)することによってイネーブルにされる。読み出しまたは書き込み動作がメモリ装置内のバンクに実行されることができる前に、そのバンクの行がオープンにならなくてはならない。これはメモリ装置にバンクアドレス３０８と行アドレス３１０の双方を送信して、時間３２０においてそれを論理「０」状態にすることによってＣＳ３０１およびＲＡＳ３０２をアサートすることによって達成される。この例において、データマスクを除いて全ての制御信号は論理「０」状態で「アサート」されるが、極性は実際には切り替え得る。

行がメモリ装置においてオープンになると、メモリ制御装置はその行から読み出し、またはその行に書き込む。時間３２２において、メモリ制御装置はバンクアドレス３０８および開始列アドレス３１２をメモリ装置に送信して、ＣＳ３０１、ＣＡＳ３０４および書き込みイネーブル（ＷＥ）３０６をアサートすることによって書き込み動作を開始する。ＷＥ３０６のアサートに続く所定の遅延後、メモリ制御装置はデータバス３１６のメモリ装置に書き込まれるべきデータの送信を開始する（時間３２４参照）。データマスクがアサートされるときは、メモリ装置はバス３１６上のデータを無視し、書き込み動作を実行しない。この例において、データマスクは第１のデータ保有期間(data tenure)３２６中にアサートされる（すなわち論理「１」状態にされる）。結果としてそのデータはメモリ装置に書き込みされない。第２ ３２８および第３ ３３０のデータ保有期間中、データマスクはデアサートされ、バス３１６を送信されるデータはメモリ装置に書き込まれる。先に指摘した通り、アサートされたデータマスクの極性は説明の簡便化のために本例において選択されるが、実際には任意の極性でよい。時間３３２に先立って、また書き込み動作に続いて、データバス３１６およびデータマスク３１８はロードされず、例えば、高インピーダンス状態に、もしくはトライステートされる。

図４はメモリ装置４００の一例を図示する機能的ブロックダイアグラムである。メモリ装置４００はメモリ制御装置（図示せず）からＣＳ、ＲＡＳ、ＣＡＳおよびＷＥを受信して、読み出しおよび書き込み動作を実行するための適切なトリガを生成する制御ロジック４０１を含む。

メモリ装置４００はまた、メモリ制御装置からアドレスを受信するアドレスレジスタ４０２を含む。アドレスレジスタ４０２は、バンクアドレスをバンク制御ロジック４０３に、行アドレスを多重化装置４０４に、開始列アドレスを列アドレスカウンタ４０５に送信して、アドレスを分離する。バンク制御ロジック４０３はバンクアドレスに基づいて行および列アドレスデコーダ４０８、４１０からデコーダを選択する。多重化装置４０４はアドレスレジスタ４０２からの行アドレスを、リフレッシュカウンタ４０６から行アドレスデコーダ４０８の選択されたデコーダへの出力と多重化する。リフレッシュカウンタ４０６はリフレッシュ期間中に一連の行アドレスを生成するために使用される。行アドレスデコーダ４０８の選択されたデコーダは、制御ロジック４０１からトリガを受信すると、行アドレスをデコードする。デコードされた行アドレスは行アドレスデコーダ４０８の選択されたデコーダによって制御されるメモリバンクの行をオープンにするためにメモリアレイ４１４に供給される。

行がメモリバンクにおいてオープンになると、開始列アドレスは制御ロジック４０１からトリガを受け取ったとき列アドレスカウンタ４０５から出力される。制御ロジック４０１からのその後のトリガは、読み出しまたは書き込み動作を完全にするために、列アドレスカウンタ４０５を増加させてメモリバンク行のメモリブロックにアクセスするのに十分な一連の列アドレスを生成するために使用される。列アドレスはバンク制御ロジック４０５によって選択された列アドレスデコーダ４１０のデコーダに供給される。選択されたデコーダは列アドレスをデコードして、デコードされたアドレスを入力／出力およびデータマスクロジックユニット４１６に供給する。制御ロジック４０１からの信号はまた、バストランザクションが読み出しまたは書き込み動作であるか否かを指示するために、入力／出力およびデータマスクロジック４１６に供給される。読み出し動作の場合、バンク、列および列アドレスによって特定されたメモリアレイ４１４の内容は、バスドライバ４１８を経由してデータバスドライバ４２３によってメモリ制御装置に送信される前に、入力／出力およびデータマスク論理４１６に読み出される。書き込み動作の場合、データバス４１８のデータはバス受信機４２２によって入力／出力およびデータマスクロジック４１６に供給される。データマスク４３０はまたデータマスク受信機４２８によって入力／出力およびデータマスクロジック４１６に供給される。データマスクがデアサートされると、入力／出力およびデータマスクロジック４１６はメモリアレイ４１４の特定されたアドレスにデータを書き込む。一方、データマスクがアサートされると、データは無視されて書き込み動作は実行されない。

先に述べた通り、データマスクは、メモリ制御装置がメモリ装置４００に書き込みをしているときを除き、トライステートされる。その時間中、データマスクはメモリ制御装置に情報またはいくつかのタイプの通知を供給するために使用される。メモリ装置４００の一構成において、データマスクはメモリ装置４００の状態に変化があったということをメモリ制御装置に指示するために使用される。この概念は、メモリ制御装置がメモリ装置４００の状態を探査する必要性を除去し、イベントドリブンのメモリ制御装置を提供するために使用される。例として、限定的でなく、メモリ装置４００は温度の変化を指示するためにデータマスクを使用する。一方、あるいは加えて、データマスクはリフレッシュエラーのようなタイミングエラーを指示するために使用される。データマスクはまた、ＥＣＣ(error-correcting code)（エラー補正コード）エラーを指示するためにも使用される。当業者であれば、特定のアプリケーションに最適な情報または通知のタイプを容易に判定することができるであろう。

状態マシン４２６または他のエンティティはメモリ装置４００の状態の変化を監視するために使用される。変化が検出されると、信号または割込みが状態マシン４２６から出力され、データマスクドライバ４２４の入力に供給される。状態マシン４２６はまたデータマスクドライバ４２４にイネーブル信号４７０を供給する。イネーブル信号４７０は書き込み動作が実行されているときは、データマスクドライバ４２４から無効にされる。イネーブル信号を無効にすることによって、データマスクドライバ４２４は、メモリ制御装置が書き込み動作中にデータマスクを使用することを許可するトライステート状態にされる。一実施例において、状態マシン４２６はその出力がイネーブル信号を制御する内部タイマ（図示せず）を含む。内部タイマ（図示せず）はＷＥがアサートされて書き込み動作を完了するために十分な期間アクティブになっているとき、起動あるいはアクティブにされる。イネーブル信号は内部タイマ（図示せず）がアクティブである間、データマスクドライバ４２４から削除される。

図５はメモリシステムのもう１つの例を図示する概念ブロックダイアグラムである。この例において、メモリ制御装置５０２は３２ビットデータバス５０６上で２つのランクメモリ５０４と通信中であるように図示されている。第１のランク５０８は３２ビットバス接続をサポートするために互いに接続された２つの１６ビット幅メモリ装置５０８ａ〜５０８ｂを含む。例として、メモリ装置５０８ａはバストランザクションの下位ビットに使用され、メモリ装置５０８ｂは上位ビットに使用される。第２のランク５１０はまた、同様に互いに接続された２つの１６ビット幅メモリ装置５１０ａ〜５１０ｂを含む。各メモリ装置５０８ａ〜５０８ｂ、５１０ａ〜５１０ｂは単一バンクまたはマルチバンク装置である。

メモリ制御装置５０２およびメモリ５０４間のシグナリングおよびアドレス指定スキームは、ランクのメモリ装置毎に共通ＣＳを有する図３に関連して説明したそれに類似する。この共通ＣＳはランクの全メモリ装置を選択するので、ランク選択（ＲＳ）と呼ばれる。この例において、メモリ制御装置５０２は選択されたランクのメモリ装置にデータバス５０６を介してアドレスを送信し、メモリ装置のバンクの行をオープンにするためにＲＡＳをアサートしてその行に対し読み出しまたは書き込みをするためにＣＡＳをアサートする。書き込み動作の場合、メモリ制御装置はさらにＷＥもアサートする。

図６は図５のメモリシステムにおけるデータマスクシグナリングの例を図示する概念ブロックダイアグラムである。データマスクはデータバス５０６上でバイトレーン(byte lane)毎に供給される（図５参照）。バスに４つのバイトレーンがあるので（すなわち３２ビット）、４つのデータマスク６０１〜６０４がある。下位ビットを伝送している２つのバイトレーンに接続されたメモリ装置５０８ａ、５１０ａは２つのデータマスク６０１、６０２を受信する。上位ビットを伝送している２つのバイトレーンに接続されたメモリ装置５０８ｂ、５１０ｂは他の２つのデータマスク６０３、６０４を受信する。４つのデータマスク６０１〜６０４は、データバスの一部のみが使用されるとき、メモリ制御装置５０２とメモリ５０４との間のデータ通信を容易にするために使用される。例として、バストランザクションはメモリ５０４への単一バイトの書き込みのみを要求する。メモリ制御装置５０２はデータバスの単一バイトレーンのデータを送信して、他のバイトレーンのデータマスクをアサートすることによってこのバストランザクションを実行する。データマスクは、データがどのバイトレーンで送信されているかを判定するために、アサートされたＲＳとともにメモリランクによって使用される。

データマスク６０１〜６０４はまた、図４と関連して先述した通り、状態の変化を指示するためにメモリ５０４によって使用される。書き込み動作が実行されていないとき、異なるデータマスクはメモリ制御装置に信号または割込みを供給するために各メモリ装置５０８ａ〜５０８ｂ、５１０ａ〜５１０ｂに割り当てられる。例として、第１のデータマスク６０１は第１のランク５０８の下位ビットを処理するメモリ装置５０８ａに割り当てられ、第２のデータマスク６０２は第２のランク５１０の下位ビットを処理するメモリ装置５１０ａに割り当てられ、第３のデータマスク６０３は第１のランク５０８の上位ビットを処理するメモリ装置５０８ｂに割り当てられ、第４のデータマスク６０１は第２のランク５１０の上位ビットを処理するメモリ装置５１０ｂに割り当てられる。メモリ制御装置は、４つのメモリ装置５０８ａ〜５０８ｂ、５１０ａ〜５１０ｂのうちどれが情報または通知を送信しているかを、信号または割込みを伝送している特定のデータマスクに基づいて判定することができる。４つのデータマスク６０１〜６０４全ては、メモリ装置のうちいずれかへの書き込み動作中は、メモリ装置５０８ａ、５０８ｂ、５１０ａ、５１０ｂによってロードされない。ラインをトライステートすること、ラインを終了すること、技術を切り替えることなどを含む書き込み動作中にメモリ装置５０８ａ、５０８ｂ、５１０ａ、５１０ｂによってデータマスク６０１〜６０４がロードされないことを保証するために、様々な方法が使用される。

図７は図６のメモリ装置の機能的ブロックダイアグラムである。この例において、制御ロジック７０１はメモリ制御装置（図示せず）からＲＡＳ、ＣＡＳおよびＷＥを受信する。ＲＳがアサートされると、制御ロジック７０１は読み出しおよび書き込み動作を実行するために適切なトリガを生成する。制御ロジック７０１はＲＳがデアサートされると、トリガを生成しない。

ＲＡＳ、ＣＡＳおよびＷＥはＲＳの状態に関係無く状態マシン７２６に供給される。図４に関して先に説明したとおり、ＷＥは内部タイマがアクティブである間、データマスクドライバ７２８からイネーブル信号を除去する内部タイマ（図示せず）を起動するために使用される。内部タイマはメモリシステムの任意のランクのメモリ装置への書き込み動作を完了するのに十分な期間アクティブにされる。内部タイマがアクティブにされていないとき、データマスクドライバ７２８は状態の変化の通知を供給するために、メモリ制御装置に割込みまたは信号を送信するために使用される。

一実施例において、状態の変化を指示するためにメモリ装置７００によって使用されるデータマスクはプログラム可能である。この実施例においてデータマスク、すなわちマスクドライバ７２８または７２９のいずれかは状態の変化毎に供給される。図７に示されるとおり、機器製造者、販売者および／またはユーザは状態マシン７２６へのプログラム入力を介して割込みとしての役割を果たすために、２つのデータマスクのうち１つを選択することができる。プログラム入力に応答して、状態マシン７２６はイネーブル信号７７０がデータマスク７３０をドライブすることを可能にすることによりデータマスクドライバ７２８を選択する。特に、状態マシン７２６は内部時間(internal time)（図示せず）がアクティブな状態である限り、データマスクドライバ７２８をイネーブルにする。イネーブル信号７７５を無効にすることによって、他のデータマスクドライバ７２９は状態マシン７２６によって無効にされ、そのデータマスクドライバ７２９をトライステート状態にする。プログラム変更は、内部タイマを他のデータマスクドライバ７２９に接続して、元のデータマスクドライバ７２８を無効にすることによって、他のデータマスクドライバを選択するようにされる。

ここに開示の実施例と関連して記載された、様々な説明的論理ブロック、モジュール、回路、素子および／または構成要素は汎用処理装置、デジタル信号プロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、ユーザ自身が書き込み可能なゲートアレイ（ＦＰＧＡ）あるいは他のプログラム可能な論理要素、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウエア要素、あるいはここに記載の機能を実行するために設計された任意の組み合わせを用いて実施または実行される。汎用処理装置はマイクロプロセッサであるが、代りとして処理装置は従来のプロセッサ、制御装置、マイクロ処理処置あるいは状態マシンでもよい。プロセッサはまた、例えばＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１以上のマイクロプロセッサ、または他のそのような構成のような、演算要素の組み合わせとして実施されてもよい。

ここに開示の実施例と関連して説明される方法またはアルゴリズムは、ハードウエア、プロセッサによって実行されるソフトウエアモジュールまたはその２つの組み合わせ内に直接組み込まれてもよい。ソフトウエアモジュールはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能なディスク、ＣＤ−ＲＯＭまたは本分野において周知の他の形態の格納媒体にあってよい。格納媒体はプロセッサが情報を格納媒体から読み出し、そして情報を書き込むことができるようにプロセッサに結合される。代りとして、格納媒体はプロセッサの内部にあってもよい。

開示の実施例の上記説明は当業者が本発明を実施または使用することができるために提供される。これらの実施例の様々な変更は当業者にとって自明であり、ここに定義された一般的原理は発明の精神または範囲を逸脱しない範囲で他の実施例に適用される。従って、本発明はここに示された実施例に限定されることを意図せず、請求項と整合した全範囲に従うべきである。また、単数形の要素への言及は特別にそのように記載されない限り「１および１のみ」を意味することを意図せず、むしろ「１またはそれ以上」を意味する。本分野において通常の技術を有する者にとって周知または後に周知となる本開示全体を通して記載された様々な実施例の要素との全ての構成的・機能的均等物は、参照することによってここに明示的に組み込まれ、請求項によって包囲されることを意図する。しかもそのような開示が請求項に明示的に引用されているか否かに関わらず、ここに記載のいずれも公共に捧げることを意図するものではない。要素が「ための手段（ｍｅａｎｓ ｆｏｒ）」というフレーズを使用して明示的に引用され、もしくは方法クレームの場合、要素が「ための工程（ｓｔｅｐ ｆｏｒ）」というフレーズを使用して引用されない限り、いかなる請求項の要素も米国特許法第１１２条第６段落の前文の下に解釈されるべきでない。

Claims (25)

1. 第１および第２のメモリ装置と；
   前記メモリ装置のうちの１つを選択的にイネーブルにするように構成されたメモリ制御装置と、なお、前記メモリ制御装置は、前記第１および第２のメモリ装置に結合された第１のラインと、前記第１および第２のメモリ装置に結合された第２のラインとを有する；
   を具備し、
   前記第１のメモリ装置は前記第１のラインで前記メモリ制御装置に通知を供給するように構成され、前記第２のメモリ装置は前記第２のラインで前記メモリ制御装置に通知を供給するように構成され、前記メモリ制御装置が前記イネーブルにされたメモリ装置に書き込みしているときは、前記第１のメモリ装置は前記第１のラインをロードしないように構成され、前記第２のメモリ装置は前記第２のラインをロードしないように構成された、メモリシステム。
2. 前記第１のメモリ装置は、その通知を前記第１のラインで前記メモリ制御装置に供給するように構成されたドライバを含み、前記第２のメモリ装置は、その通知を前記第２のラインで前記メモリ制御装置に供給するよう構成されたドライバを含み、前記メモリ装置の夫々は、前記メモリ制御装置が前記イネーブルにされたメモリ装置に書き込みしているときは、前記第１および第２のラインをロードしないよう、そのドライバをトライステートするように更に構成された、請求項１に記載のメモリシステム。
3. 前記第１のメモリ装置は、前記メモリ制御装置へ前記第１のメモリ装置の通知を供給するためにそのドライバをプログラムする手段を更に具備し、前記第２のメモリ装置は、前記メモリ制御装置へ前記第２のメモリ装置の通知を供給するためにそのドライバをプログラムする手段を更に具備する、請求項２に記載のメモリ装置。
4. 前記メモリ制御装置は、前記イネーブルにされたメモリ装置への書き込み動作を合図するように更に構成され、前記メモリ装置の夫々は前記信号に応答してそのドライバをトライステートするように構成された、請求項２に記載のメモリシステム。
5. 第１および第２のランクを更に具備し、前記第１のランクは前記第１のメモリ装置を含む第１の複数のメモリ装置を具備し、前記第２のランクは前記第２のメモリ装置を含む第２の複数のメモリ装置を具備し、前記メモリ制御装置は、前記第１のランクをイネーブルにすることにより前記第１のメモリ装置をイネーブルにし、前記第２のランクをイネーブルにすることにより前記第２のメモリ装置をイネーブルにするように更に構成された、請求項１に記載のメモリシステム。
6. 前記メモリ制御装置は、前記メモリ制御装置が前記イネーブルにされたメモリ装置に書き込みしているときに、前記第１および第２のラインの前記データマスクを供給するように更に構成された、請求項１に記載のメモリシステム。
7. 前記第１のメモリ装置によって前記メモリ制御装置に供給された前記通知は前記第１のメモリ装置の状態の変化を指示し、前記第２のメモリ装置によって前記メモリ制御装置に供給された前記通知は前記第２のメモリ装置の状態の変化を指示する、請求項１に記載の前記メモリシステム。
8. 第１および第２のメモリランクと、なお、前記メモリランクの夫々はメモリ装置を有する；
   前記メモリランクのうちの１つを選択的にイネーブルにして前記イネーブルにされたメモリランクにデータを書き込むように構成されたメモリ制御装置と、なお、前記メモリ制御装置は第１および第２のラインを有し、夫々は前記第１および第２のメモリランクに結合され、前記第１および第２のラインは前記データに関するデータマスクを供給するよう構成されている；
   を具備し、
   前記第１のメモリランクの前記メモリ装置は、前記第１のラインで前記メモリ制御装置に通知を供給するように構成され、前記第２のメモリランクの前記メモリ装置は、前記第２のラインで前記メモリ制御装置に通知を供給するように構成された、メモリシステム。
9. 前記メモリ制御装置が前記イネーブルにされたメモリランクにデータを書き込みしているときは、前記第１のメモリランクの前記メモリ装置は前記第１のラインをロードしないように構成され、前記第２のメモリは前記第２のラインをロードしないように構成された、請求項８に記載のメモリシステム。
10. 前記第１のメモリランクの前記メモリ装置は、前記第１のラインで前記メモリ制御装置にその通知を供給するように構成されたドライバを含み、前記第２のメモリランクの前記メモリ装置は、前記第２のラインで前記メモリ制御装置にその通知を供給するように構成されたドライバを含み、前記メモリ装置の夫々は、前記メモリ制御装置が前記イネーブルにされたメモリランクに書き込みしているときは、前記第１および第２のラインをロードしないよう、そのドライバをトライステートするように更に構成された、請求項９に記載のメモリシステム。
11. 前記メモリ制御装置は、前記イネーブルにされたメモリランクへの書き込み動作を合図するように更に構成され、前記メモリ装置の夫々は、前記信号に応答してそのドライバをトライステートするように構成された、請求項１０に記載のメモリシステム。
12. 前記メモリ装置の夫々は、前記第１のラインに結合された第１のドライバと前記第２のラインに結合された第２のドライバとを含み、前記第１のメモリランクの前記メモリ装置は、前記メモリ制御装置にその通知を供給するためにその第１のドライバを使用するように更に構成され、前記第２のメモリランクの前記メモリ装置は、前記メモリ制御装置にその通知を供給するためにその第２のドライバを使用するように更に構成された、請求項８に記載のメモリシステム。
13. 前記第１のメモリランクの前記メモリ装置は、前記メモリ制御装置にその通知を供給するためにその第１のドライバをプログラムする手段を更に具備し、前記第２のメモリランクの前記メモリ装置は、前記メモリ制御装置にその通知を供給するためにその第２のドライバをプログラムする手段を具備する、請求項１２に記載のメモリ装置。
14. 前記メモリ装置の夫々によって前記メモリ制御装置に供給された前記通知は、そのメモリ装置の状態の変化を指示する、請求項８に記載のメモリシステム。
15. メモリ制御装置と第１および第２のメモリ装置を有するメモリとの間で通信する方法であって、前記メモリ制御装置は前記第１および第２のメモリ装置に結合されたラインを有し、前記方法は、
    前記第１のラインで前記メモリ制御装置に前記第１のメモリ装置からの通知を供給することと；
    前記メモリ制御装置が前記第２のメモリ装置に書き込むために前記第２のメモリ装置をイネーブルにすることと；
    前記メモリ制御装置が前記第２のメモリ装置に書き込みをしているときは、前記第１のメモリ装置を、前記ラインをロードしない状態にすることと；
    を具備する。
16. 前記メモリ制御装置は、前記第１および第２のメモリ装置に結合された第２のラインをさらに具備し、前記方法は、前記第２のラインで前記メモリ制御装置に前記第２のメモリ装置からの通知を供給することを更に具備する、請求項１５に記載の方法。
17. 前記メモリ制御装置が前記第２のメモリ装置に書き込みをしているときは、前記第２メモリ装置に前記メモリ制御装置からのデータマスクを供給することを更に具備する、請求項１５に記載の方法。
18. 前記第２のメモリ装置に書き込み動作を合図することを更に具備し、前記第１のメモリ装置は、前記メモリ制御装置が前記第２のメモリ装置に書き込みをしているときは、前記ラインをロードしない状態にするために前記合図を使用する、請求項１５に記載の方法。
19. 前記第１のメモリ装置によって前記メモリ制御装置に供給された前記通知は、前記第１のメモリ装置の状態の変化を指示する、請求項１５に記載の方法。
20. メモリ制御装置と第１および第２のメモリランクを有するメモリとの間で通信する方法であって、前記メモリランクの夫々はメモリ装置を有し、前記メモリ制御装置は前記第１のランクのメモリ装置に結合された第１のラインと前記第２のランクの前記メモリ装置に結合された第２のラインとを含み、前記方法は、
    前記第１のラインで前記メモリ制御装置に前記第１のメモリランクの前記メモリ装置からの通知を供給することと；
    前記メモリ制御装置が前記第２のメモリランクに書き込みをするために前記第２のメモリランクをイネーブルにすることと；
    前記メモリ制御装置が前記第２のメモリ装置に書き込みをしているときは、前記第１および第２のラインで前記第２のメモリランクに前記メモリ制御装置からのデータマスクを供給することと；
    を具備する。
21. 前記メモリ制御装置が前記第２のメモリランクに書き込みをしているときは、前記第１のメモリランクの前記メモリ装置を、前記第１のラインをロードしない状態にすることを更に具備する、請求項２０に記載の方法。
22. 前記第２のメモリランクへの書き込み動作を合図することと、前記メモリ制御装置が前記第２のメモリランクに書き込みをしているときは、前記第１のメモリランクの前記メモリ装置を、前記第１のラインをロードしない状態にするために前記合図を使用することとを更に具備する、請求項２１に記載の方法。
23. 前記第１のメモリランクの前記メモリ装置によって前記メモリ制御装置に供給された前記通知は、そのメモリ装置の状態の変化を指示する、請求項２０に記載の方法。
24. 第１および第２のメモリ装置と；
    前記メモリ装置のうちの１つを選択的にイネーブルにするように構成されたメモリ制御装置と、なお、前記メモリ制御装置は、前記第１および第２のメモリ装置に結合された第１のラインと前記第１および第２のメモリ装置に結合された第２のラインとを有する；
    を具備し、
    前記第１のメモリ装置は、前記第１のラインで前記メモリ制御装置に通知を供給する手段を更に含み、前記第２のメモリ装置は前記第２のラインで前記メモリ制御装置に通知を供給する手段を含み；
    前記第１のラインで前記メモリ制御装置に通知を供給する前記手段および前記第２のラインで前記メモリ制御装置に通知を供給する前記手段は、夫々、前記メモリ制御装置が前記イネーブルにされたメモリ装置に書き込みをしているときは、それぞれのラインをロードしないように構成された、メモリシステム。
25. 第１および第２のメモリランクと、なお、前記メモリランクの夫々はメモリ装置を有する；
    前記メモリランクのうちの１つを選択的にイネーブルにして前記イネーブルにされたメモリランクにデータを書き込むように構成されたメモリ制御装置と、なお、前記メモリ制御装置は第１および第２のラインを有し、夫々は前記第１および第２のメモリランクに結合され、前記第１および第２のラインは前記データに関するデータマスクを出力するよう構成されている；
    を具備し、
    前記第１のメモリランクの前記メモリ装置は、前記第１のラインで前記メモリ制御装置へ通知を供給する手段を含み、前記第２のメモリランクの前記メモリ装置は前記第２のラインで前記メモリ制御装置へ通知を供給する手段を含む、メモリシステム。

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