JPH0371483A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH0371483A JPH0371483A JP1207439A JP20743989A JPH0371483A JP H0371483 A JPH0371483 A JP H0371483A JP 1207439 A JP1207439 A JP 1207439A JP 20743989 A JP20743989 A JP 20743989A JP H0371483 A JPH0371483 A JP H0371483A
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- Pending
Links
- 230000003068 static effect Effects 0.000 claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 5
- DOBMPNYZJYQDGZ-UHFFFAOYSA-N dicoumarol Chemical compound C1=CC=CC2=C1OC(=O)C(CC=1C(OC3=CC=CC=C3C=1O)=O)=C2O DOBMPNYZJYQDGZ-UHFFFAOYSA-N 0.000 description 10
- 101100290429 Mus musculus Mcm3 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 241000698776 Duma Species 0.000 description 4
- AZVARJHZBXHUSO-DZQVEHCYSA-N methyl (1R,4R,12S)-4-methyl-3,7-dioxo-10-(5,6,7-trimethoxy-1H-indole-2-carbonyl)-5,10-diazatetracyclo[7.4.0.01,12.02,6]trideca-2(6),8-diene-4-carboxylate Chemical compound COC1=C(OC)C(OC)=C2NC(C(=O)N3C[C@H]4C[C@]44C5=C(C(C=C43)=O)N[C@@](C5=O)(C)C(=O)OC)=CC2=C1 AZVARJHZBXHUSO-DZQVEHCYSA-N 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 206010010071 Coma Diseases 0.000 description 1
- 102100040489 DNA damage-regulated autophagy modulator protein 2 Human genes 0.000 description 1
- 101000968012 Homo sapiens DNA damage-regulated autophagy modulator protein 2 Proteins 0.000 description 1
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ページモードまたはスタティックカラムモ
ートを有する、ダイナミックＲＡＭ（ｒａｎｄｏｍ−ａ
ｃｃｅｓｓ ｍｅｍｏｒｙ）て構成される記′ｔ！！装
置に対するアクセスを効率的に行うためのメモリアクセ
ス制御装置に関するものである。
ートを有する、ダイナミックＲＡＭ（ｒａｎｄｏｍ−ａ
ｃｃｅｓｓ ｍｅｍｏｒｙ）て構成される記′ｔ！！装
置に対するアクセスを効率的に行うためのメモリアクセ
ス制御装置に関するものである。
第４図は、従来の例えば１台の演算処理袋７ｊ（以下Ｃ
ＰＵという）ヒ、１台の周辺制御装置と、ページモード
またはスタティックカラムモードを有する記憶装置が共
通のデータバスに接続されたシステムにおけるメモリア
クセス制御装置のブロック図である。図において、１は
記憶装置をアクセスするＣＰＵ、２はベージモートまた
はスタティックカラムモートを有する複数個のダイナミ
ックＲＡＭ（以下ＤＲＡＭという〉素子からなる記憶装
置、３は周辺ｊｃ＋＋御装置、４はＣＰ Ｕ １ カ）
ら出力される上位アドレスと下位アドレスをラッチする
ためのアドレスレジスタ、５はＣＰＵアクセス時に、カ
レント（現）サイクルの上位アドレス値の変化を検出す
るために設Ｇプたカレントサイクルより以前のサイクル
のに位アドレスを格納しておくための旧アドレスレジス
タ、６は上位アドレス値の変化を検出するためのアドレ
ス比較回路、７ａはＣＰＵＩ、周辺制御装置３が記憶装
置２をアクセスする場合、ＤＲＡＭｔ７−に対するタイ
ミングを発生するタイミング制御回路、８ａはタイミン
グ制御回路７ａで生成されるタイミングによりＤＲＡＭ
素子に供給するロウアドレスを選択するロウアドレス選
択回路、９は同じくカラムアドレスを選択するカラムア
ドレス選択回路、１０はメモリタイミング制御回路７ａ
により出力されるタイミングによってロウアドレス、カ
ラムアドレスを切り替えるアドレスマルチプレクサ、１
１は使用するＤＲＡＭ素ｒ−が外部リフレッシュを必要
とする場合、そのリフレッシュを制御するリフレッシュ
コントローラとその時のりフレッシヱアトレスを生成す
るリンレッシュアトレスカウンタ、１２は周辺制御装置
３と記憶装置２間で直接データ転送を行うために用いら
れるＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓ
ｓ）コントローラ、１３はＤＲＡＭ２をアクセスするリ
フレッシュコントローラ１１．ＤＭＡコントローラ１２
ＣＰＵＩのどれにアクセスを許可するか調停を行う
アービタである。
ＰＵという）ヒ、１台の周辺制御装置と、ページモード
またはスタティックカラムモードを有する記憶装置が共
通のデータバスに接続されたシステムにおけるメモリア
クセス制御装置のブロック図である。図において、１は
記憶装置をアクセスするＣＰＵ、２はベージモートまた
はスタティックカラムモートを有する複数個のダイナミ
ックＲＡＭ（以下ＤＲＡＭという〉素子からなる記憶装
置、３は周辺ｊｃ＋＋御装置、４はＣＰ Ｕ １ カ）
ら出力される上位アドレスと下位アドレスをラッチする
ためのアドレスレジスタ、５はＣＰＵアクセス時に、カ
レント（現）サイクルの上位アドレス値の変化を検出す
るために設Ｇプたカレントサイクルより以前のサイクル
のに位アドレスを格納しておくための旧アドレスレジス
タ、６は上位アドレス値の変化を検出するためのアドレ
ス比較回路、７ａはＣＰＵＩ、周辺制御装置３が記憶装
置２をアクセスする場合、ＤＲＡＭｔ７−に対するタイ
ミングを発生するタイミング制御回路、８ａはタイミン
グ制御回路７ａで生成されるタイミングによりＤＲＡＭ
素子に供給するロウアドレスを選択するロウアドレス選
択回路、９は同じくカラムアドレスを選択するカラムア
ドレス選択回路、１０はメモリタイミング制御回路７ａ
により出力されるタイミングによってロウアドレス、カ
ラムアドレスを切り替えるアドレスマルチプレクサ、１
１は使用するＤＲＡＭ素ｒ−が外部リフレッシュを必要
とする場合、そのリフレッシュを制御するリフレッシュ
コントローラとその時のりフレッシヱアトレスを生成す
るリンレッシュアトレスカウンタ、１２は周辺制御装置
３と記憶装置２間で直接データ転送を行うために用いら
れるＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓ
ｓ）コントローラ、１３はＤＲＡＭ２をアクセスするリ
フレッシュコントローラ１１．ＤＭＡコントローラ１２
ＣＰＵＩのどれにアクセスを許可するか調停を行う
アービタである。
第５図はこのメモリアクセス制御装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
以下、この従来例の動作を説明する。
ページモード、スタティックカラムモードを有するＤＲ
ＡＭを用いる場合、アクセス効率をあげるために、ＤＲ
ＡＭ２に時分割に人力されるメモリアドレスは、ＣＰＵ
ＩやＤＭＡコントローラ１２が一般的に連続したもしく
は隣接のアドレスをアクセスすることを生して、ロウア
ドレスには上位アドレスが、カラムアドレスには下位ア
ドレスが供給されるようになっている。
ＡＭを用いる場合、アクセス効率をあげるために、ＤＲ
ＡＭ２に時分割に人力されるメモリアドレスは、ＣＰＵ
ＩやＤＭＡコントローラ１２が一般的に連続したもしく
は隣接のアドレスをアクセスすることを生して、ロウア
ドレスには上位アドレスが、カラムアドレスには下位ア
ドレスが供給されるようになっている。
まず、ＣＰＵＩが記憶装置２をアクセスする場合、ＣＰ
ＵＩは上位アドレスＵＡ、Ｆ位アドレスＬＡ、アドレス
ステータス信号ＡＤＳを出力する。このアドレスは、ア
ドレスレジスタ４にアドレスステータス信号ＡＤＳによ
ってラッチされ、それぞＲＣＰＵ上位アトＬ／スＣＵＭ
Ａ、ＣＰＵ下位アドレスＣＬＭＡとして出力される。ロ
ウアドレス選択回路８ａは、ＣＰＵアクセスのときは、
メモリタイミング制御回路７ａから出力されるロウアド
レスセレクト信号ＲＭＡＳによってＣＰＵ上位アドレス
ＣＵＭＡが選択されるようになっており、アドレスマル
チプレクサ１０にロウアドレスとして人力される。カラ
ムアドレス選択回路９は、同様にＣＰＵ下位アドレスＣ
ＬＭＡがカラムアドレスセレクト信号ＣＭＡＳによって
選択されており、アドレスマルチプレクサ１０にカラム
アドレスとして人力される。マルチプレクサＩＯは後述
するアドレス切替信号ＡＭＰＸに応じて、ロウアドレス
、カラムアドレスを時分割にメモリアドレスバスＭＡに
出力する。このようにＣＰＵアクセスのときはアドレス
レジスタ４に保持されているアドレス値が記憶装置２の
アドレス入力にあたえられる。
ＵＩは上位アドレスＵＡ、Ｆ位アドレスＬＡ、アドレス
ステータス信号ＡＤＳを出力する。このアドレスは、ア
ドレスレジスタ４にアドレスステータス信号ＡＤＳによ
ってラッチされ、それぞＲＣＰＵ上位アトＬ／スＣＵＭ
Ａ、ＣＰＵ下位アドレスＣＬＭＡとして出力される。ロ
ウアドレス選択回路８ａは、ＣＰＵアクセスのときは、
メモリタイミング制御回路７ａから出力されるロウアド
レスセレクト信号ＲＭＡＳによってＣＰＵ上位アドレス
ＣＵＭＡが選択されるようになっており、アドレスマル
チプレクサ１０にロウアドレスとして人力される。カラ
ムアドレス選択回路９は、同様にＣＰＵ下位アドレスＣ
ＬＭＡがカラムアドレスセレクト信号ＣＭＡＳによって
選択されており、アドレスマルチプレクサ１０にカラム
アドレスとして人力される。マルチプレクサＩＯは後述
するアドレス切替信号ＡＭＰＸに応じて、ロウアドレス
、カラムアドレスを時分割にメモリアドレスバスＭＡに
出力する。このようにＣＰＵアクセスのときはアドレス
レジスタ４に保持されているアドレス値が記憶装置２の
アドレス入力にあたえられる。
またアドレスレジスタ４に保持されている上位アドレス
比較回路は、旧アドレスレジスタ５に入力される。この
旧アドレスレジスタ５は、後述するニューアドレス信号
ＮＡＬが有意レベルになったときにこのＣＰＵ上位アド
レスＣＵＭＡをラッチし、これを旧アドレスＯＭＡとし
て出力する。旧アドレスＯＭＡ及びＣＰＵ１位アドレス
ＣＵＭＡはアドレス比較回路６に入力され、両アドレス
の−・致比較を行い、不一致の場合には不−致信号ＮＥ
を出力する。そして、この不一致信号ＮＥはメモリタイ
ミング制御回路７ａに入力される。メモリタイミング制
御回路７ａには、アドレスステータス信号ＡＤＳ、
リセット信号ＲＳＴ。
比較回路は、旧アドレスレジスタ５に入力される。この
旧アドレスレジスタ５は、後述するニューアドレス信号
ＮＡＬが有意レベルになったときにこのＣＰＵ上位アド
レスＣＵＭＡをラッチし、これを旧アドレスＯＭＡとし
て出力する。旧アドレスＯＭＡ及びＣＰＵ１位アドレス
ＣＵＭＡはアドレス比較回路６に入力され、両アドレス
の−・致比較を行い、不一致の場合には不−致信号ＮＥ
を出力する。そして、この不一致信号ＮＥはメモリタイ
ミング制御回路７ａに入力される。メモリタイミング制
御回路７ａには、アドレスステータス信号ＡＤＳ、
リセット信号ＲＳＴ。
リフレッシュコントローラ１１にリフレッシュを行うこ
とを許すリフレッシュ許可信号ＲＦＥ。
とを許すリフレッシュ許可信号ＲＦＥ。
ＤＭＡコントローラ１２にＤＭＡ転送を許可する信号Ｈ
ＡＣに、ＤＭＡコントローラ１２が出力するメモリコマ
ンド信号ＭＣＭＤが入力されている。ＣＰＵアクセス時
には、リフレッシュ許可信号ＲＦＥ、ＤＭＡ転送許可信
号ＨＡＣＫ、ＤＭＡコントローラ１２か出力するメモリ
コマンド信号ＭＣＭＤは有意レベルになることはない。
ＡＣに、ＤＭＡコントローラ１２が出力するメモリコマ
ンド信号ＭＣＭＤが入力されている。ＣＰＵアクセス時
には、リフレッシュ許可信号ＲＦＥ、ＤＭＡ転送許可信
号ＨＡＣＫ、ＤＭＡコントローラ１２か出力するメモリ
コマンド信号ＭＣＭＤは有意レベルになることはない。
このメモリタイミング制御回路７ａは、これらの人力信
号に基づいてアドレス切替信″；＋ＡＭＰＸ。
号に基づいてアドレス切替信″；＋ＡＭＰＸ。
ニューアドレス信号ＮＡＬ、ロウアドレスセレクト信号
ＲＭＡＳ、カラムアドレスセレクト信号ＣＭＡＳ、記憶
装置２に対するロウアドレスストローブ信号ＲＡｓ、カ
ラムアドレスストローブ信ｓ；−ＣＡ Ｓ 、及びＣＰ
ＵＩ対するレディ信号ＲＤＹをそれぞれ出力する。ＤＲ
ＡＭ２とＣＰＵＩあるいは周辺制御装置３はデータバス
ＤＡＴＡで接続されており、ＣＰ Ｕ １あるいはＤＭ
Ａ転送などでＤＲＡＭ２かアクセスされるとこのデータ
バスＤＡＴＡを介してデータの授受が行われる。
ＲＭＡＳ、カラムアドレスセレクト信号ＣＭＡＳ、記憶
装置２に対するロウアドレスストローブ信号ＲＡｓ、カ
ラムアドレスストローブ信ｓ；−ＣＡ Ｓ 、及びＣＰ
ＵＩ対するレディ信号ＲＤＹをそれぞれ出力する。ＤＲ
ＡＭ２とＣＰＵＩあるいは周辺制御装置３はデータバス
ＤＡＴＡで接続されており、ＣＰ Ｕ １あるいはＤＭ
Ａ転送などでＤＲＡＭ２かアクセスされるとこのデータ
バスＤＡＴＡを介してデータの授受が行われる。
周辺制御装置３と記恰装置２の間で直接データを転送す
る場合（即ちＤＭＡ転送の場合〉、周辺制御装置３がＤ
ＭＡコントローラ１２に対してＤＭＡ転送要求信号ＤＲ
Ｑを出力する。ＤＭＡコントローラ１２はデータバスの
制御権を要求する信号ＨＲＱを出力する。このデータバ
ス要求イ５号ＨＲＱはアービタ１３に人力され、アービ
タ１３はｃｐｕｔに対してホールド信−ｑＨｏｔ、ｏを
出力する。ＣＰＵＩは、現在のメモリアクセスが終ｒ後
、データバスを解放したことをｔＴ＜ずアクノリ・ンジ
信号ＨＬＤＡを出力する。アービタ１３はアクノリッジ
信号ＨＬＤＡを受けて、データバスの制御権を要求優先
順位に応じて許可する４３号を出力する。ＤＭＡコント
ローラ１２にデータバス制御権を与えるときは、その許
可信号ＨＡ ＣＫを、リフレッシュコントローラ１！に
リフー・ンシコ、を許可するときは、その許可信号ＲＥ
Ｆを出力する。
る場合（即ちＤＭＡ転送の場合〉、周辺制御装置３がＤ
ＭＡコントローラ１２に対してＤＭＡ転送要求信号ＤＲ
Ｑを出力する。ＤＭＡコントローラ１２はデータバスの
制御権を要求する信号ＨＲＱを出力する。このデータバ
ス要求イ５号ＨＲＱはアービタ１３に人力され、アービ
タ１３はｃｐｕｔに対してホールド信−ｑＨｏｔ、ｏを
出力する。ＣＰＵＩは、現在のメモリアクセスが終ｒ後
、データバスを解放したことをｔＴ＜ずアクノリ・ンジ
信号ＨＬＤＡを出力する。アービタ１３はアクノリッジ
信号ＨＬＤＡを受けて、データバスの制御権を要求優先
順位に応じて許可する４３号を出力する。ＤＭＡコント
ローラ１２にデータバス制御権を与えるときは、その許
可信号ＨＡ ＣＫを、リフレッシュコントローラ１！に
リフー・ンシコ、を許可するときは、その許可信号ＲＥ
Ｆを出力する。
ＤＭＡコントローラ１２は、許可イ、−；＋Ｔ′１ＨＡ
ＣＫを受けると、あらかしめＤＭＡコントローラ１２に
セットされているＤＭＡ転送を行いたいメモリアＩ・レ
スＤＵＭＡ、ＤＬＭＡを出力する。この上位アドレスＤ
ＵＭＡはロウアドレス選択回路８ａに人力され、ＤＭＡ
転送時は、メモリタイミングＩＩＩ御回路７ａから出力
されるロウアドレスセレクト信号ＲＭＡＳによ−って、
この王位アドレスＤＵＭＡが選択される。これによりア
ドレスマルチプレクサ１０にはロウアドレスとしてＤＭ
Ａの上位アドレスＤＵＭＡが出力される。また、ＤＭＡ
下位アドレスＤＬＭＡはカラムアドレス選択回路９に人
力され、同様にカラムアドレスセレクト信号ＣＭＡＳに
よって選択されアドレスマルチプレクサ１０に出力され
る。ＤＭＡコントローラ１２は、周辺制御装置３に対し
てＩ１０コマンド信号Ｉ１０ ＣＭＤを、メモリタイ
ミング制御回路７ａに対してメモリコマンド信号ＭＣＭ
Ｄを出力する。メモリタイミング制御回路７ａは、この
メモリコマンド信号ＭＣＭＤに基づいて、アドレス切替
信号ＡＭＰＸ、記憶装置２に対するロウアドレスストロ
ーブ信号ＲＡＳ、並びｃカラムアドレスストローブ信号
ＣＡＳをそれぞれ出力する。これにより、記愼装置２か
ら出力されるデータはデータバスＤＡＴＡを介して周辺
制御装置３に書き込まれる、あるいは周辺制御装置３か
らのデータはデータバスＤＡＴＡを介して記憶装置２に
身き込まれる。
ＣＫを受けると、あらかしめＤＭＡコントローラ１２に
セットされているＤＭＡ転送を行いたいメモリアＩ・レ
スＤＵＭＡ、ＤＬＭＡを出力する。この上位アドレスＤ
ＵＭＡはロウアドレス選択回路８ａに人力され、ＤＭＡ
転送時は、メモリタイミングＩＩＩ御回路７ａから出力
されるロウアドレスセレクト信号ＲＭＡＳによ−って、
この王位アドレスＤＵＭＡが選択される。これによりア
ドレスマルチプレクサ１０にはロウアドレスとしてＤＭ
Ａの上位アドレスＤＵＭＡが出力される。また、ＤＭＡ
下位アドレスＤＬＭＡはカラムアドレス選択回路９に人
力され、同様にカラムアドレスセレクト信号ＣＭＡＳに
よって選択されアドレスマルチプレクサ１０に出力され
る。ＤＭＡコントローラ１２は、周辺制御装置３に対し
てＩ１０コマンド信号Ｉ１０ ＣＭＤを、メモリタイ
ミング制御回路７ａに対してメモリコマンド信号ＭＣＭ
Ｄを出力する。メモリタイミング制御回路７ａは、この
メモリコマンド信号ＭＣＭＤに基づいて、アドレス切替
信号ＡＭＰＸ、記憶装置２に対するロウアドレスストロ
ーブ信号ＲＡＳ、並びｃカラムアドレスストローブ信号
ＣＡＳをそれぞれ出力する。これにより、記愼装置２か
ら出力されるデータはデータバスＤＡＴＡを介して周辺
制御装置３に書き込まれる、あるいは周辺制御装置３か
らのデータはデータバスＤＡＴＡを介して記憶装置２に
身き込まれる。
記憶装置２を外部からりフレフシ２′４−る場合、リフ
レッシュコントローラ１１からリフレッシュ要求信号Ｒ
ＲＱがアービタ１３に対して出力される。アービタ１３
はＤＭＡコントローラ１２との優先順位を決定した後、
ｃｐｕｔに対してホールト（２号ＨＯＬＤを出力する。
レッシュコントローラ１１からリフレッシュ要求信号Ｒ
ＲＱがアービタ１３に対して出力される。アービタ１３
はＤＭＡコントローラ１２との優先順位を決定した後、
ｃｐｕｔに対してホールト（２号ＨＯＬＤを出力する。
ＣＰＵＩは現７〔のメモリアクセスが終了後、データバ
スを解放したことを示すアクノリッジイε月ＨＬＤＡを
出力する。
スを解放したことを示すアクノリッジイε月ＨＬＤＡを
出力する。
アービタ１３はアクノリッジ信）ＨＬＤＡを受けてリフ
レッシュコントローラ１１とメモリタイミング制御回路
７ａに対して、リフレッシュ許ｉ′ｉ丁信号ＲＦＥを出
力する。リフレッシュコントローラ１！はリフレッシュ
アドレスカウンタよりリフレッシュアドレスＲＦＡをロ
ウアドレス選択回路８ａに出力する。リフレッシュの場
合、メモリタイミング制御回路７ａが出力するロウアド
レスセレクト（３２−ＲＭ Ａ Ｓはこのリフレッシュ
アドレスＲＦＡを選択するようじなっており、アドレス
マルチプレクサ１０に出力する。また、リフー・ンシュ
許可信号ＲＦＥを受けたメモリタイミング制御回路７ａ
はリフレッシュアドレスＲＦＡがメモリバスＭＡに出力
されているときにロウアドレスストローブ信号ＲＡＳを
出力する。これにより、記忙装置２はリフレッシュが行
われる。
レッシュコントローラ１１とメモリタイミング制御回路
７ａに対して、リフレッシュ許ｉ′ｉ丁信号ＲＦＥを出
力する。リフレッシュコントローラ１！はリフレッシュ
アドレスカウンタよりリフレッシュアドレスＲＦＡをロ
ウアドレス選択回路８ａに出力する。リフレッシュの場
合、メモリタイミング制御回路７ａが出力するロウアド
レスセレクト（３２−ＲＭ Ａ Ｓはこのリフレッシュ
アドレスＲＦＡを選択するようじなっており、アドレス
マルチプレクサ１０に出力する。また、リフー・ンシュ
許可信号ＲＦＥを受けたメモリタイミング制御回路７ａ
はリフレッシュアドレスＲＦＡがメモリバスＭＡに出力
されているときにロウアドレスストローブ信号ＲＡＳを
出力する。これにより、記忙装置２はリフレッシュが行
われる。
次に前述のような回路の動作を第５図に示すタイミング
チャートを参照して説明する。
チャートを参照して説明する。
第５図に示すタイミングチャートは、リセット信号Ｒ３
Ｔがメモリタイミング制御回路７ａに入力された後に、
ｃｐｕｔが（ＯＯＦＥ）＋＋。
Ｔがメモリタイミング制御回路７ａに入力された後に、
ｃｐｕｔが（ＯＯＦＥ）＋＋。
（ＯＯＦＦ）Ｈ，（０１００）１１．（０１０１）ｕと
連続したアドレスをアクセスした後、周辺制御装置３と
記墳装置２の間でＤＭＡ転送が行ねわ、その後再びＣＰ
ＵＩが記憶装置２をアクセスするときのものである。
連続したアドレスをアクセスした後、周辺制御装置３と
記墳装置２の間でＤＭＡ転送が行ねわ、その後再びＣＰ
ＵＩが記憶装置２をアクセスするときのものである。
まず、リセット信号Ｒ３Ｔの入力後、ＣＰＵＩか第１の
アドレス（００Ｆ Ｅ ） ｕとアドレスステータス信
号ＡＤＳを出力する。このときＣＰＵ−に位アドレスＵ
Ａは＜ ００ ） 、、、に、ＣＰＵ下位アドレスＬＡ
は（ＦＥ）Ｈに割り当てられているものとする。前記ア
１ζレスステータス信号へ〇Ｓが人力されることにより
、アドレスレジスタ４はＣＰＵ １からのＣＰＵ上位ア
ドレスＵＡおよび下位アドレスＬＡを保持する。このヒ
き旧アドレスレジスタ５はその値が不定であるため、ア
ドレス比較回路６は、ｃＰＵ上位アドレスＣＵＭＡと旧
アドレスＯＭＡとが不一致であるとして不一致信号’Ｎ
Ｅを出力する。また、メモリタイミング制御回路７ａ
は、不一致信号ＮＥが人力されたこと、並びに前記アド
レスステータス信号ＡＤＳがリセット後初めて入力され
たものであることからニューアドレス信号ＮＡＬを出力
する。このニューアドレス信号ＮＡＬが入力されること
により、旧アドレスレジスタ５はＣＰＵ上位アドレスＣ
Ｕ Ｍ Ａ −（ＯＯ） ｕを保持する。他方、リセッ
ト後にタイミング制御回路７ａは、リフレッシュ許可信
号ＲＦＥ、ＤＭＡ転送許可信号ＨＡＣＫが有意レベルで
ないことから、ロウアドレスセレノ１４５号ＲＭＡＳ、
カラムアドレスセレクト（ｉｉ号ＣＭＡＳをそわぞれＣ
ＰＵの一ヒ位アドレスＣＵＭＡ、下位アドレスＣＬＭＡ
を選択できるよう出力するとともに、ア１よレス切替信
号ＡＨＰＸを“Ｌ″レヘル設定する。アドレス切替信号
ＡＭＰＸが“１−°゛レベルあるとき、アドレスマルチ
プレクサ１０は、ロウアドレス選択量路８て選択された
ロウアドレスをメモリアドレスバスＭＡに出力する。す
なわち、ハスＭＡには（００＞Ｈか出力される。続いて
、メモリタイミング制御回路７ａはロウアドレスストロ
ーブ信号ＲＡＳを出力することにより、記憶装置２はこ
のロウアドレスを素子内部に保持する。さらに、メモリ
タイミング制御回路７ａはアドレス切替信号ＡＭＰＸを
“Ｈ”レベルに設定する。これにより、アドレスマルチ
プレクサ１０はカラムアドレス選択回路９で選択されて
いるカラムアドレス（ＦＥ）＋＋をメモリアドレスバス
ＭＡに出力する。又、カラムアドレス（ＦＥ）□が出力
されているタイミングで第５図に示すようにカラムアド
レスストローブ信号ＣＡＳを出力する。
アドレス（００Ｆ Ｅ ） ｕとアドレスステータス信
号ＡＤＳを出力する。このときＣＰＵ−に位アドレスＵ
Ａは＜ ００ ） 、、、に、ＣＰＵ下位アドレスＬＡ
は（ＦＥ）Ｈに割り当てられているものとする。前記ア
１ζレスステータス信号へ〇Ｓが人力されることにより
、アドレスレジスタ４はＣＰＵ １からのＣＰＵ上位ア
ドレスＵＡおよび下位アドレスＬＡを保持する。このヒ
き旧アドレスレジスタ５はその値が不定であるため、ア
ドレス比較回路６は、ｃＰＵ上位アドレスＣＵＭＡと旧
アドレスＯＭＡとが不一致であるとして不一致信号’Ｎ
Ｅを出力する。また、メモリタイミング制御回路７ａ
は、不一致信号ＮＥが人力されたこと、並びに前記アド
レスステータス信号ＡＤＳがリセット後初めて入力され
たものであることからニューアドレス信号ＮＡＬを出力
する。このニューアドレス信号ＮＡＬが入力されること
により、旧アドレスレジスタ５はＣＰＵ上位アドレスＣ
Ｕ Ｍ Ａ −（ＯＯ） ｕを保持する。他方、リセッ
ト後にタイミング制御回路７ａは、リフレッシュ許可信
号ＲＦＥ、ＤＭＡ転送許可信号ＨＡＣＫが有意レベルで
ないことから、ロウアドレスセレノ１４５号ＲＭＡＳ、
カラムアドレスセレクト（ｉｉ号ＣＭＡＳをそわぞれＣ
ＰＵの一ヒ位アドレスＣＵＭＡ、下位アドレスＣＬＭＡ
を選択できるよう出力するとともに、ア１よレス切替信
号ＡＨＰＸを“Ｌ″レヘル設定する。アドレス切替信号
ＡＭＰＸが“１−°゛レベルあるとき、アドレスマルチ
プレクサ１０は、ロウアドレス選択量路８て選択された
ロウアドレスをメモリアドレスバスＭＡに出力する。す
なわち、ハスＭＡには（００＞Ｈか出力される。続いて
、メモリタイミング制御回路７ａはロウアドレスストロ
ーブ信号ＲＡＳを出力することにより、記憶装置２はこ
のロウアドレスを素子内部に保持する。さらに、メモリ
タイミング制御回路７ａはアドレス切替信号ＡＭＰＸを
“Ｈ”レベルに設定する。これにより、アドレスマルチ
プレクサ１０はカラムアドレス選択回路９で選択されて
いるカラムアドレス（ＦＥ）＋＋をメモリアドレスバス
ＭＡに出力する。又、カラムアドレス（ＦＥ）□が出力
されているタイミングで第５図に示すようにカラムアド
レスストローブ信号ＣＡＳを出力する。
これにより記憶装置２は前記のＣＰＵ上位アドレスＣＵ
Ｍ Ａ ＝ （００） ｕ 、下位アドレスＣＬＭＡ
＝ （ＦＥ）Ｈを取り込み、このアドレスをアクセスし
てデータを読み出し、データバスＤＡＴＡを介してＣＰ
Ｕ Ｉに転送する。又はＣＰＵＩからのデータを前記ア
ドレスエリアに青き込む（図は読み出しの場合）。一方
、ｃｐｕｔに対しレディ信号ＲＤＹを出力することで、
このサイクル（アクセス）を終了する。次に、ＣＰＵ１
が第２のアドレス（ＯＯＦＦ）Ｈとアドレスステータス
信号ＡＤＳを出力する。このときのアドレスも前述の場
合と同様上位アドレスＵＡ、下位アドレスＬＡに分けら
れる。すなわち、ＣＰＵ上位アドレスＣＵＭＡ＝ （０
０）□、ｃｐｕ下位アドレスＣＬＭＡ＝ （ＦＦ）□と
なる。このとき旧アドレスレジスタ５には前の１位アド
レス（００） ）ｌが保持されているので、ＣＰＵ上位
アドレスＣＵＭＡと旧アドレスＯＭＡとが一致している
。このため、アドレス比較回路６は不一致信号ＮＥを出
力しない。不一致信号ＮＥが入力されないメモリタイミ
ング制御回路７ａは、ニューアドレス信号ＮＡＬを出力
しない。これにより旧アドレスレジスタ５の値ＯＭＡは
変化しない。また、メモリタイミング制御回路７ａはア
ドレス切替信号ＡＭＰＸを“Ｈ”レベルに設定した状態
のまま、カラムアドレスストローブ信号ＣＡＳのみを出
力する。アドレスマルチプレクサ１０は、カラムアドレ
スすなわちＣＰＵ下位アドレス（ＦＦ）Ｈをメモリバス
ＭＡに出力し、記憶装置２はカラムアドレスストローブ
信号ＣＡＳによってアクセスされる。
Ｍ Ａ ＝ （００） ｕ 、下位アドレスＣＬＭＡ
＝ （ＦＥ）Ｈを取り込み、このアドレスをアクセスし
てデータを読み出し、データバスＤＡＴＡを介してＣＰ
Ｕ Ｉに転送する。又はＣＰＵＩからのデータを前記ア
ドレスエリアに青き込む（図は読み出しの場合）。一方
、ｃｐｕｔに対しレディ信号ＲＤＹを出力することで、
このサイクル（アクセス）を終了する。次に、ＣＰＵ１
が第２のアドレス（ＯＯＦＦ）Ｈとアドレスステータス
信号ＡＤＳを出力する。このときのアドレスも前述の場
合と同様上位アドレスＵＡ、下位アドレスＬＡに分けら
れる。すなわち、ＣＰＵ上位アドレスＣＵＭＡ＝ （０
０）□、ｃｐｕ下位アドレスＣＬＭＡ＝ （ＦＦ）□と
なる。このとき旧アドレスレジスタ５には前の１位アド
レス（００） ）ｌが保持されているので、ＣＰＵ上位
アドレスＣＵＭＡと旧アドレスＯＭＡとが一致している
。このため、アドレス比較回路６は不一致信号ＮＥを出
力しない。不一致信号ＮＥが入力されないメモリタイミ
ング制御回路７ａは、ニューアドレス信号ＮＡＬを出力
しない。これにより旧アドレスレジスタ５の値ＯＭＡは
変化しない。また、メモリタイミング制御回路７ａはア
ドレス切替信号ＡＭＰＸを“Ｈ”レベルに設定した状態
のまま、カラムアドレスストローブ信号ＣＡＳのみを出
力する。アドレスマルチプレクサ１０は、カラムアドレ
スすなわちＣＰＵ下位アドレス（ＦＦ）Ｈをメモリバス
ＭＡに出力し、記憶装置２はカラムアドレスストローブ
信号ＣＡＳによってアクセスされる。
次にＣＰＵＩか、第３のアドレス（０１００）！４をア
ドレスステータス信号ＡＤＳと共に出力する。このとき
のＣＰＵ上位アドレスＣＵＭＡ＝（０１）ｎ、ＣＰＵＦ
位アドレスＣＬＭＡ＝（００）□であり、１８アドレス
レジスタ５の保持値ＯＭ Ａ ＝ （００） ＋＋のた
め、アドレス比較回路６は不一致信号ＮＥを出力する。
ドレスステータス信号ＡＤＳと共に出力する。このとき
のＣＰＵ上位アドレスＣＵＭＡ＝（０１）ｎ、ＣＰＵＦ
位アドレスＣＬＭＡ＝（００）□であり、１８アドレス
レジスタ５の保持値ＯＭ Ａ ＝ （００） ＋＋のた
め、アドレス比較回路６は不一致信号ＮＥを出力する。
この不−ｆｉ信号ＮＥが人力されることによりメモリタ
イミング制御回路７ａは、ニューアドレス信号ＮＡＬを
出力する。従って旧アドレスレジスタ５はＣＰＵ上位ア
ドレスＣＵＭＡを取り込み旧アドレスＯＭＡは更新され
る。この後、メモリタイミング制御回路７ａは、いった
んＲＡＳ信号を“Ｈ”レベルに戻し、記憶装置２に対し
てページモードアクセスが終ｒしたことを伝える。また
、アドレス切替信号ＡＭＰＸを″Ｌ″レベルにすること
により、メモリアドレスバスＭＡにロウアドレスが出力
される。このときのロウアドレスはＣＰＵＩ位アドレス
ＣＵＭＡ＝ （０１）Ｈである。メモリタイミング制御
回路７ａは再びロウアドレスか出力されている期間中に
ロウアドレスストローブＲＡＳを出力し、アドレス切替
信号ＡＭＰＸを“Ｈ”レベルにする。このことにより、
メモリアドレスバスＭＡにはＣＰＵ下位アドレス（００
））Ｉか出力される。
イミング制御回路７ａは、ニューアドレス信号ＮＡＬを
出力する。従って旧アドレスレジスタ５はＣＰＵ上位ア
ドレスＣＵＭＡを取り込み旧アドレスＯＭＡは更新され
る。この後、メモリタイミング制御回路７ａは、いった
んＲＡＳ信号を“Ｈ”レベルに戻し、記憶装置２に対し
てページモードアクセスが終ｒしたことを伝える。また
、アドレス切替信号ＡＭＰＸを″Ｌ″レベルにすること
により、メモリアドレスバスＭＡにロウアドレスが出力
される。このときのロウアドレスはＣＰＵＩ位アドレス
ＣＵＭＡ＝ （０１）Ｈである。メモリタイミング制御
回路７ａは再びロウアドレスか出力されている期間中に
ロウアドレスストローブＲＡＳを出力し、アドレス切替
信号ＡＭＰＸを“Ｈ”レベルにする。このことにより、
メモリアドレスバスＭＡにはＣＰＵ下位アドレス（００
））Ｉか出力される。
その後カラムアドレスストローブ信号ＣＡＳを第５図に
示すようにカラムアドレスが出力されている期間に出力
し記憶装置２をアクセスする。
示すようにカラムアドレスが出力されている期間に出力
し記憶装置２をアクセスする。
このように、ｅｐｕｉが記憶装置２をアクセスする場合
、ＣＰＵＩの上位アドレスが変化しないときは、カラム
アドレス及びカラムアドレスストローブを出力するだけ
のベージモートアクセスが継続され、ＣＰＵＩの上位ア
ドレスが変化する場合には、記憶装置２に対して新しい
ＣＰＵ」二値アドレスＣＯＭＡか人力され、新しいベー
ジアクセスが行われる。このように旧アドレスレジスタ
５は、ＣＰＵＩの上位アドレスが変化することを検出す
るために設けられている。以下、ＣＰＵＩがアドレス（
０１０１）Ｈのエリアをアクセスした場合は同様にペー
ジモードが継続される。
、ＣＰＵＩの上位アドレスが変化しないときは、カラム
アドレス及びカラムアドレスストローブを出力するだけ
のベージモートアクセスが継続され、ＣＰＵＩの上位ア
ドレスが変化する場合には、記憶装置２に対して新しい
ＣＰＵ」二値アドレスＣＯＭＡか人力され、新しいベー
ジアクセスが行われる。このように旧アドレスレジスタ
５は、ＣＰＵＩの上位アドレスが変化することを検出す
るために設けられている。以下、ＣＰＵＩがアドレス（
０１０１）Ｈのエリアをアクセスした場合は同様にペー
ジモードが継続される。
ＣＰＵ１がアドレス（０１０１）Ｈのエリアをアクセス
しているときに、ＤＭＡ転送要求があった場合、アクセ
ス終了後、ＣＰＵＩはその要求信号ＨＯＬＤに対して、
アクノリッジ信号ＨＬＤＡを返す。アービタ１３はＤＭ
Ａコントローラ１２とメモリタイミング制御回路７ａに
対し、ＤＭＡ転送許可信号ＨＡＣにを出力する。メモリ
タイミング制御回路７ａは、この（２寸によりＲＡＳ信
号を“Ｈ“レベルに戻しページアクセスが終了したこと
を伝え、又、ア）；レス切替信号ＡＭＰＸを“Ｌ”レベ
ルにすると共に、ロウアｒレスセレクト信号ＲＡＭ５．
カラムアドレスセレクト信号ＣＭＡＳを、ＤＭＡコント
ローラ１２の出力するアドレスが選択されるように切替
える。
しているときに、ＤＭＡ転送要求があった場合、アクセ
ス終了後、ＣＰＵＩはその要求信号ＨＯＬＤに対して、
アクノリッジ信号ＨＬＤＡを返す。アービタ１３はＤＭ
Ａコントローラ１２とメモリタイミング制御回路７ａに
対し、ＤＭＡ転送許可信号ＨＡＣにを出力する。メモリ
タイミング制御回路７ａは、この（２寸によりＲＡＳ信
号を“Ｈ“レベルに戻しページアクセスが終了したこと
を伝え、又、ア）；レス切替信号ＡＭＰＸを“Ｌ”レベ
ルにすると共に、ロウアｒレスセレクト信号ＲＡＭ５．
カラムアドレスセレクト信号ＣＭＡＳを、ＤＭＡコント
ローラ１２の出力するアドレスが選択されるように切替
える。
ＤＭＡコントローラ１２が出力するアドレスが（１０２
０） ｕのとき、ロウアドレス選択回路８はＤＭＡ士位
アドレスＤＵＭＡ＝（１０）Ｈを、カラムアドレス選択
回路９はＤＭＡ下位アドレスＤＬＭＡ＝ （２０）Ｈを
選択する。またアドレスマルチプレクサ１０はアドレス
切替信号ＡＭＰＸが“し”レベルのため、Ｄ Ｍ Ａ
Ｌ位アドレス”（１０）ＨをメモリアドレスバスＭＡに
出力する。
０） ｕのとき、ロウアドレス選択回路８はＤＭＡ士位
アドレスＤＵＭＡ＝（１０）Ｈを、カラムアドレス選択
回路９はＤＭＡ下位アドレスＤＬＭＡ＝ （２０）Ｈを
選択する。またアドレスマルチプレクサ１０はアドレス
切替信号ＡＭＰＸが“し”レベルのため、Ｄ Ｍ Ａ
Ｌ位アドレス”（１０）ＨをメモリアドレスバスＭＡに
出力する。
次にＤＭＡコントローラ１２からのメモリコマントイ：
；号ＭＣＭＤがメモリタイミング制御回路７ａに入力さ
れると、記憶装置２に対してロウアドレスストローク信
号ＲＡＳが出力され、上位アドレス（１０） Ｈが取り
込まれ、その後、アドレス切替信号ＡＭＰＸを“Ｈ”と
する。これによつてメモリハスＭＡにはＤＭＡの下位ア
ドレスＤ Ｌ Ｍ Ａ ＝ （２０） ＋＋が出力され
る。その後第５図にボずタイミングでカラムアドレスス
トローブ信ｑｃＡｓか出力されることにより、記憶装置
２かアクセスされ、データバスＤＡＴＡに読出しデータ
か出力される。
；号ＭＣＭＤがメモリタイミング制御回路７ａに入力さ
れると、記憶装置２に対してロウアドレスストローク信
号ＲＡＳが出力され、上位アドレス（１０） Ｈが取り
込まれ、その後、アドレス切替信号ＡＭＰＸを“Ｈ”と
する。これによつてメモリハスＭＡにはＤＭＡの下位ア
ドレスＤ Ｌ Ｍ Ａ ＝ （２０） ＋＋が出力され
る。その後第５図にボずタイミングでカラムアドレスス
トローブ信ｑｃＡｓか出力されることにより、記憶装置
２かアクセスされ、データバスＤＡＴＡに読出しデータ
か出力される。
方、このデータバスＤＡＴＡに接続される周辺制御装置
３は、ＤＭＡコントローラ１２が出力されているＩ１０
コマンド信号−１１０ＣＭＤによってこのデータを取り
込む。すなわち、記憶装置２から直接データか転送され
たことになる。また逆に記憶装置２に対してライトコマ
ンドを、周辺制御装置３に対してリードコマンドが出力
された場合、周辺制御装置３から記憶装置２ヘデータが
転送されることになる。木タイミグはＤＭＡのシングル
トランフファモードにて、！ｔいているが、テマンドモ
ートの場合は複数回のアクセスが行われることはどうま
でもない。ＤＭＡ転送後の記憶装置２へのアクセスはペ
ージモードから抜けた状態となっている。
３は、ＤＭＡコントローラ１２が出力されているＩ１０
コマンド信号−１１０ＣＭＤによってこのデータを取り
込む。すなわち、記憶装置２から直接データか転送され
たことになる。また逆に記憶装置２に対してライトコマ
ンドを、周辺制御装置３に対してリードコマンドが出力
された場合、周辺制御装置３から記憶装置２ヘデータが
転送されることになる。木タイミグはＤＭＡのシングル
トランフファモードにて、！ｔいているが、テマンドモ
ートの場合は複数回のアクセスが行われることはどうま
でもない。ＤＭＡ転送後の記憶装置２へのアクセスはペ
ージモードから抜けた状態となっている。
周辺制御装置３が記憶装置２との直接転送が終了すると
、ＤＭＡコントローラ１２に対してＤＭＡ転送要求信号
ＤＲＱを取りさげることにより、ＤＭＡコントローラ１
２もアービタ１３に対しその要求信号ＨＲＱを取りさげ
る。アービタ１３は、ＤＭＡコントローラ１２以外にバ
ス制御権を要求しているもの、ここではリフレッシュ要
求がなければ、ＣＰＵＩに対してバス使用要求信℃〜Ｈ
ＯＬＤを取り下げ、ＣＰＵＩにバス使用権を返す。
、ＤＭＡコントローラ１２に対してＤＭＡ転送要求信号
ＤＲＱを取りさげることにより、ＤＭＡコントローラ１
２もアービタ１３に対しその要求信号ＨＲＱを取りさげ
る。アービタ１３は、ＤＭＡコントローラ１２以外にバ
ス制御権を要求しているもの、ここではリフレッシュ要
求がなければ、ＣＰＵＩに対してバス使用要求信℃〜Ｈ
ＯＬＤを取り下げ、ＣＰＵＩにバス使用権を返す。
ＣＰＵＩは、アクノリッジ信吟ＨＡＣＫをディセーブル
して、再びメモリアクセスを開始する。このときのアク
セスするアドレスが（０１０２）Ｈの場合、旧ア］・レ
スレジスタ５の値と比較され、アドレス比較回路６は、
一致するため、不一致信号ＮＥを出力しないが、メモリ
タイミング制御装置７ａがＤＭＡ転送後ベージアクセス
になっていないことを検出して、そのメモリサイクルを
不一致信号ＮＥが出たときと同じアクセス方法で動作さ
せる。すなわち、（０１００）ｕをアクセスした場合と
同じ動作となる。次に、ＣＰＵＩが（０１０３）□をア
クセスした場合は前述した（０１０１）ｕと全く同じ動
作となる。
して、再びメモリアクセスを開始する。このときのアク
セスするアドレスが（０１０２）Ｈの場合、旧ア］・レ
スレジスタ５の値と比較され、アドレス比較回路６は、
一致するため、不一致信号ＮＥを出力しないが、メモリ
タイミング制御装置７ａがＤＭＡ転送後ベージアクセス
になっていないことを検出して、そのメモリサイクルを
不一致信号ＮＥが出たときと同じアクセス方法で動作さ
せる。すなわち、（０１００）ｕをアクセスした場合と
同じ動作となる。次に、ＣＰＵＩが（０１０３）□をア
クセスした場合は前述した（０１０１）ｕと全く同じ動
作となる。
〔発明が解決しようとする課題）
従来のメモリアクセス制御装置は以−ｔ＝のように構成
されているので、ＣＰＵのアクセスに比へて数段遅いＤ
ＭＡ運転か頻繁に行われるシステムにおいては、記憶装
置にページモードまたはスタデイツクカラムモードを有
するＤＲＡＭを使用したにもかかわらず、ＣＰＵからの
アクセス効率があがらないという問題点があった。
されているので、ＣＰＵのアクセスに比へて数段遅いＤ
ＭＡ運転か頻繁に行われるシステムにおいては、記憶装
置にページモードまたはスタデイツクカラムモードを有
するＤＲＡＭを使用したにもかかわらず、ＣＰＵからの
アクセス効率があがらないという問題点があった。
この発明は前述のような問題を解消するためになされた
もので、ＤＭＡ転送後、ＣＰＵがメモリ（記憶装置）を
アクセスする場合に、メモリが持つベージモートアクセ
ス方式やスタティックカラムモートアクセス方式を右動
に使用することができ、従って、メモリの高速アクセス
を実現することがでさるメモリアクセス制御装置を得る
ことを目的とする。
もので、ＤＭＡ転送後、ＣＰＵがメモリ（記憶装置）を
アクセスする場合に、メモリが持つベージモートアクセ
ス方式やスタティックカラムモートアクセス方式を右動
に使用することができ、従って、メモリの高速アクセス
を実現することがでさるメモリアクセス制御装置を得る
ことを目的とする。
この発明、前記目的を達成するため、ＤＭＡ転送終了後
、或は記憶装置が外部リフレッシュを有するもののとき
そのリフレッシュ終了後、ＣＰＵがメモリアクセスに移
行する前に、ベージモートアクセス又はスタティックカ
ラムモードアクセス状態とするもので、詳しくはメモリ
アクセス制御装置をつぎの（１）のとおりに構成するも
のである。
、或は記憶装置が外部リフレッシュを有するもののとき
そのリフレッシュ終了後、ＣＰＵがメモリアクセスに移
行する前に、ベージモートアクセス又はスタティックカ
ラムモードアクセス状態とするもので、詳しくはメモリ
アクセス制御装置をつぎの（１）のとおりに構成するも
のである。
（１）１合以上の演算処理装置と１台以上の周辺制御装
置とページモード又はスタティックカラムモードを有す
るダイナミックＲＡＭ素子を構成要素とする記憶装置と
が共通のデータバスに接続されたシステムにおけるメモ
リアクセス制御装置であって、当該演算処理装置とは別
の演算処理装置又は周辺制御装置と前記記憶装置との間
のＤＭＡ転送終了後、或は該記憶装置が外部リフレッシ
ュを要するもののときのそのリフレッシュ終了後、当該
演算処理装置がメモリアクセスに移行するまでに、当該
演算処理装置の上位アドレスの変化検出用に設けたｌ［
ｌアドレスレジスタのアドレス値を前記記憶装置に供給
するように制御する手段と、該アドレス値に対応するス
トローブ信号を該記憶装置に供給する手段とを備えたメ
モリアクセス制御装置。
置とページモード又はスタティックカラムモードを有す
るダイナミックＲＡＭ素子を構成要素とする記憶装置と
が共通のデータバスに接続されたシステムにおけるメモ
リアクセス制御装置であって、当該演算処理装置とは別
の演算処理装置又は周辺制御装置と前記記憶装置との間
のＤＭＡ転送終了後、或は該記憶装置が外部リフレッシ
ュを要するもののときのそのリフレッシュ終了後、当該
演算処理装置がメモリアクセスに移行するまでに、当該
演算処理装置の上位アドレスの変化検出用に設けたｌ［
ｌアドレスレジスタのアドレス値を前記記憶装置に供給
するように制御する手段と、該アドレス値に対応するス
トローブ信号を該記憶装置に供給する手段とを備えたメ
モリアクセス制御装置。
（作用）
前記（１）の構成により、ＤＭＡ転送終了後、或は外部
リフレッシス終了後、その前にＣＰＵがアクセスしてい
た−に位アトＩノスを記憶装置に出力し、これに対応す
るアドレスストローブを擬似的に記憶装置に出力し、Ｃ
ＰＵがメモリアクセスを開始したときには、記憶装置は
ページモードアクセス又はスタティックカラムモードア
クセスに入っており、カラムアドレスのみ出力するだけ
でアクセスできることになる。従って高速アクセスを実
現することができる。
リフレッシス終了後、その前にＣＰＵがアクセスしてい
た−に位アトＩノスを記憶装置に出力し、これに対応す
るアドレスストローブを擬似的に記憶装置に出力し、Ｃ
ＰＵがメモリアクセスを開始したときには、記憶装置は
ページモードアクセス又はスタティックカラムモードア
クセスに入っており、カラムアドレスのみ出力するだけ
でアクセスできることになる。従って高速アクセスを実
現することができる。
以下この発明を実施例により詳しく説明する。
第１図はこの発明の一実施例である“メそリアクセス訓
御装置“の構成を示すブロック図である。図において、
第４図の従来例と同一符号は同一部分を示したおり、同
一部分の説明はここでは省略する。第１図において、７
は従来例と同じ＜ｃｐｕｔ、周辺制御装置３が記憶装置
２をアクセスする場合、記憶装置（ＤＲＡＭ）２に対す
るタイミングを発生するメモリタイミング制御回路であ
り、ＤＭＡ転送終了時或は外部リフレッシュ終了時に、
ＣＰＵアクセスに先だって擬似的Ｃメモリアクセスを開
始する様制御できるタイミング制御回路である。８はメ
モリタイミング制御回路７からのロウアドレスセレクト
信号ＲＭＡ Ｓを受け、動作モードに応じて記憶装置２
に供給するロウアドレスを選択するロウアドレス選択回
路で、旧アドレスレジスタの値ＯＭＡが供給されており
選択することができるものである。
御装置“の構成を示すブロック図である。図において、
第４図の従来例と同一符号は同一部分を示したおり、同
一部分の説明はここでは省略する。第１図において、７
は従来例と同じ＜ｃｐｕｔ、周辺制御装置３が記憶装置
２をアクセスする場合、記憶装置（ＤＲＡＭ）２に対す
るタイミングを発生するメモリタイミング制御回路であ
り、ＤＭＡ転送終了時或は外部リフレッシュ終了時に、
ＣＰＵアクセスに先だって擬似的Ｃメモリアクセスを開
始する様制御できるタイミング制御回路である。８はメ
モリタイミング制御回路７からのロウアドレスセレクト
信号ＲＭＡ Ｓを受け、動作モードに応じて記憶装置２
に供給するロウアドレスを選択するロウアドレス選択回
路で、旧アドレスレジスタの値ＯＭＡが供給されており
選択することができるものである。
本実施例の動作を第２図に示すタイミングチャートを用
いて説明する。ｃｐｕｉがアクセスするときは従来例と
全く同じである。すなわち、ＣＰＵＩが連続した（ＯＯ
ＦＥン、４． （００Ｆ Ｆ ＞＋ｖ。
いて説明する。ｃｐｕｉがアクセスするときは従来例と
全く同じである。すなわち、ＣＰＵＩが連続した（ＯＯ
ＦＥン、４． （００Ｆ Ｆ ＞＋ｖ。
（０１００）ｎ、（０１０１）ｎとアクセスするところ
までは全く同じである。このときの旧アドレスレジスタ
５の値はＯＭＡ＝ （０１） 、Ｉである。周辺制御装
置３を記憶装置２との間でＤＭＡ転送を行うとき、周辺
制御装置３からＤＭＡ転送要求信号ＤＲＱを出力してか
ら、ＤＭＡコントローラ１２が出力するメモリコマンド
ＭＣＭＤと周辺制御装置３に対するＩ１０コマンド信号
１１０ ＣＭＤか出力され、記憶装置２と周辺制御装
置３の間でデータが授受されるところまでは従来例と全
く同し動作をする。コマンドが無効になったときにデー
タの転送は終了し、記憶装置２に対しては、−環ページ
モードから抜ける。ＤＭＡコントローラ１２はＣＰＵＩ
の周波数より数段遅いクロックにて動作しているため、
ＣＰＵＩにバス制御権が移るまでに、すなわちＤＭＡ転
送サイクルが終わってメモリタイミング制御回路７は本
来のＤＭＡ転送に必要なアドレスホールド時間を確保し
たのち、旧アドレスレジスタ５の値ＯＭＡがロウアドレ
ス選択回路８で選択できるようロウアドレス選択回路が
流れるよう、アドレス切替信号ＡＭＰＸが出力されてい
る。アドレス切替信号が“Ｌ”となっているこの期間中
にロウアドレスストローブ信号ＲＡＳを擬似的に出力し
て、ｃｐｕｔがＤＭＡ転送前にアクセスしていたメモリ
エリアをページモードでアクセスし始める。ここでは、
ＤＭＡ転送終了時にＣＰＵＩにバスの制御権が移ったこ
とを示すアクノリッジ信号が無効になったタイミングで
ロウアドレスストーブ信号を擬似的に作り出して出力し
ている。
までは全く同じである。このときの旧アドレスレジスタ
５の値はＯＭＡ＝ （０１） 、Ｉである。周辺制御装
置３を記憶装置２との間でＤＭＡ転送を行うとき、周辺
制御装置３からＤＭＡ転送要求信号ＤＲＱを出力してか
ら、ＤＭＡコントローラ１２が出力するメモリコマンド
ＭＣＭＤと周辺制御装置３に対するＩ１０コマンド信号
１１０ ＣＭＤか出力され、記憶装置２と周辺制御装
置３の間でデータが授受されるところまでは従来例と全
く同し動作をする。コマンドが無効になったときにデー
タの転送は終了し、記憶装置２に対しては、−環ページ
モードから抜ける。ＤＭＡコントローラ１２はＣＰＵＩ
の周波数より数段遅いクロックにて動作しているため、
ＣＰＵＩにバス制御権が移るまでに、すなわちＤＭＡ転
送サイクルが終わってメモリタイミング制御回路７は本
来のＤＭＡ転送に必要なアドレスホールド時間を確保し
たのち、旧アドレスレジスタ５の値ＯＭＡがロウアドレ
ス選択回路８で選択できるようロウアドレス選択回路が
流れるよう、アドレス切替信号ＡＭＰＸが出力されてい
る。アドレス切替信号が“Ｌ”となっているこの期間中
にロウアドレスストローブ信号ＲＡＳを擬似的に出力し
て、ｃｐｕｔがＤＭＡ転送前にアクセスしていたメモリ
エリアをページモードでアクセスし始める。ここでは、
ＤＭＡ転送終了時にＣＰＵＩにバスの制御権が移ったこ
とを示すアクノリッジ信号が無効になったタイミングで
ロウアドレスストーブ信号を擬似的に作り出して出力し
ている。
次に、ＣＰＵＩが（０１０２）＋＋のアドレスエリアを
アクセスした場合、旧アドレスレジスタの値（０１）と
一致し、不一致信号ＮＥが出ないため、ページモードア
クセスが続行される。従ってＣＰＵＩの下位アドレス（
０２） ＋４を出力するだけで記憶装置２へのアクセス
が実現されることになる。次にＣＰＵＩが（Ｏｆ０３）
ｎをアクセスした場合は今までと同様に動作する。
アクセスした場合、旧アドレスレジスタの値（０１）と
一致し、不一致信号ＮＥが出ないため、ページモードア
クセスが続行される。従ってＣＰＵＩの下位アドレス（
０２） ＋４を出力するだけで記憶装置２へのアクセス
が実現されることになる。次にＣＰＵＩが（Ｏｆ０３）
ｎをアクセスした場合は今までと同様に動作する。
以−し、周辺制御装置と記憶装置との間のＤＭＡ転送終
了時の動作を説萌したが、リフレッシュコントローラ１
１による外部リフレッシュ終了の際にも同様に実施する
ことができる。
了時の動作を説萌したが、リフレッシュコントローラ１
１による外部リフレッシュ終了の際にも同様に実施する
ことができる。
更に、第３図に示すように、当該演算処理装置１とは別
の演算処理装置１４・・・・・・、複数の周辺制御装置
３−−−−−・を有するシステムにおいても同様に実施
できる。（前記別の演算処理装置と記憶装置との間のデ
ータ転送は、当該演算処理装置からみてＤＭＡ転送に相
当する。、） 〔発明の効果〕 以上説明したように、この発明によれば、ＤＭＡ転送中
のメモリアクセスが終了した後、或は外部リフレッシュ
か終了した後に、ＣＰＵアクセス時の−に位アクセスの
変化を検出するために設けた１目アドレスレジスタの値
、すなわちＤＭＡ転送等の前にＣＰＵがアクセスしてい
たエリアのアドレスをＣＰＵがアクセスを始める前に記
憶装置に供給し、記憶装置をアクセスできるように構成
したので、１台以上のＣＰＵと１台以上の周辺制御装置
とベージモート又はスタティックカラムモートを有する
ＤＲＡＭを用いた記憶装置が共通のデータバスに接続さ
れるシステムにおいて、ページモードアクセス、スタテ
ィックカラムモートアクセスを（ｆ効に使用し、記憶装
置への高速アクセスが実現できる。
の演算処理装置１４・・・・・・、複数の周辺制御装置
３−−−−−・を有するシステムにおいても同様に実施
できる。（前記別の演算処理装置と記憶装置との間のデ
ータ転送は、当該演算処理装置からみてＤＭＡ転送に相
当する。、） 〔発明の効果〕 以上説明したように、この発明によれば、ＤＭＡ転送中
のメモリアクセスが終了した後、或は外部リフレッシュ
か終了した後に、ＣＰＵアクセス時の−に位アクセスの
変化を検出するために設けた１目アドレスレジスタの値
、すなわちＤＭＡ転送等の前にＣＰＵがアクセスしてい
たエリアのアドレスをＣＰＵがアクセスを始める前に記
憶装置に供給し、記憶装置をアクセスできるように構成
したので、１台以上のＣＰＵと１台以上の周辺制御装置
とベージモート又はスタティックカラムモートを有する
ＤＲＡＭを用いた記憶装置が共通のデータバスに接続さ
れるシステムにおいて、ページモードアクセス、スタテ
ィックカラムモートアクセスを（ｆ効に使用し、記憶装
置への高速アクセスが実現できる。
第１図はこの発明の一実施例のブロック図、第２図は同
実施例の動作を示すタイミングチャート、第３図はパー
ソナルコンピュータのデータバスの概略図、第４図は従
来例のブロック図、第５図は同従来例の動作を示すタイ
ミングチャートである。 図において、１．１４は演算処理装置、２は記憶装置、
３は周辺制御装置、５は旧アドレスレジスタ、７はメモ
リタイミング制御回路、８はロウアドレス選択回路、１
０はアドレスマルチプレクサである。 なお、図中、同一符号は同−又は相当部分を示す。
実施例の動作を示すタイミングチャート、第３図はパー
ソナルコンピュータのデータバスの概略図、第４図は従
来例のブロック図、第５図は同従来例の動作を示すタイ
ミングチャートである。 図において、１．１４は演算処理装置、２は記憶装置、
３は周辺制御装置、５は旧アドレスレジスタ、７はメモ
リタイミング制御回路、８はロウアドレス選択回路、１
０はアドレスマルチプレクサである。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）１台以上の演算処理装置と１台以上の周辺制御装
置とページモード又はスタティックカラムモードを有す
るダイナミックＲＡＭ素子を構成要素とする記憶装置と
が共通のデータバスに接続されたシステムにおけるメモ
リアクセス制御装置であって、当該演算処理装置とは別
の演算処理装置又は周辺制御装置と前記記憶装置との間
のＤＭＡ転送終了後、或は該記憶装置が外部リフレッシ
ュを要するもののときのそのリフレッシュ終了後、当該
演算処理装置がメモリアクセスに移行するまでに、当該
演算処理装置の上位アドレスの変化検出用に設けた旧ア
ドレスレジスタのアドレス値を前記記憶装置に供給する
ように制御する手段と、該アドレス値に対応するストロ
ーブ信号を該記憶装置に供給する手段とを備えたことを
特徴とするメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207439A JPH0371483A (ja) | 1989-08-10 | 1989-08-10 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207439A JPH0371483A (ja) | 1989-08-10 | 1989-08-10 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371483A true JPH0371483A (ja) | 1991-03-27 |
Family
ID=16539789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207439A Pending JPH0371483A (ja) | 1989-08-10 | 1989-08-10 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
-
1989
- 1989-08-10 JP JP1207439A patent/JPH0371483A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| US6789210B2 (en) | 1993-10-15 | 2004-09-07 | Renesas Technology Corp. | Data processing system having memory including mode register |
| US7254737B2 (en) | 1993-10-15 | 2007-08-07 | Renesas Technology Corp. | Data processing system and image processing system |
| US7711976B2 (en) | 1993-10-15 | 2010-05-04 | Renesas Technology Corp. | Data processing system and image processing system |
| US8332683B2 (en) | 1993-10-15 | 2012-12-11 | Renesas Electronics Corporation | Data processing system and image processing system |
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