KR960012058A - 적층형 세라믹칩 인덕터 및 그 제조방법 - Google Patents

적층형 세라믹칩 인덕터 및 그 제조방법 Download PDF

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Abstract

본 발명은, 노이즈대책부품등 디지틀기기의 소형·박형화에 따른 고밀도실장회로에 많이 사용되고 있는 적충형세라믹칩인덕터의 고임피던스화와 저도체저항화를 양림하고 또한 저적층화에 의해 신뢰성향과 저코스트화를 목적으로 하며, 그 구성에 있어서, 전주법에 의해 형성한 두루감기코일형상도금도체(2)(5)를 각각 시이트 형성자성체충(1)(6)에 전시하는 동시에, 시이트형상자성체충(3)에 형성한 관통구멍(4)을 개재해서, 두루감기 코일형상도금도체(2)와 (5)를 접속함으로써, 저적층화, 고임피던스화 및 저도체저항화를 동시에 실현할 수 있는 것이다.

Description

적층형 세라막칩 인덕터 및 그 제조방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 있어서의 적충형 세라믹칩 인덕터의 구조를 표시한 분해사시도,
제2도는 동 제1실시예에 있어서의 적충한 세라믹칩 인덕터의 제조공정을 표시한 설명도,
제3도는 동 실시예의 있어서의 적충형 세라믹칩 인덕터의 제조공정을 표시한 설명도.

Claims (13)

  1. 자성체 또는 절연체층과 도체층을 고호로 복수대적층하고, 각 도체층간을 전기적접속함으로써, 코일형상 도체선로를 구성하는 적충형칩 인덕터에 있어서, 상기 도체층의 적어도 1개가 전주법에 의해 패턴형성한 도금 도세충인 것을 특징으로 하는 적층형세라믹칩인덕터.
  2. 제1항에 있어서, 도금도체층에 접속하는 도체의 적어도 1개가 인쇄에 의해 형성한 후막도체인 것을 특징으로 하는 적충형 세라믹칩인덕터.
  3. 자성체 또는 절연체층과 도체층을 교호로 복수매 적층하고, 각 도체충간을 전기적접속함으로써, 코일형상 도체선로를 구성하는 적충형칩인덕터에 있어서, 자성체 또는 절연체충의 충간에 끼워지돌록 형성한 직선형상 또는 지그재그형상에 도체충을 가지고, 이들 도체충이 전주법에 의해 패턴형성한 도금에 의한 도체충인 것을 특징으로 하는 적충형세라믹침인덕터.
  4. 도전성을 가진 베이스판상에 전주법에 의해 도금도체패턴을 형성하는 공정과, 시이트형성자성체 또는 절연체충에 상기 도금도체패턴을 전시하는 공정과, 상기 도금체패턴을 전시한 사이트형상자성체 또는 절연체 충을 복수적충하고, 인접하는 각 시이트형상자성체 또는 절연체충상의 도체패턴간을 전기적으로 접속해서 적충체를 형성하는 공정과, 상기 적충체를 소성하는 공정을 가진 것을 특징으로 하는 적충형세라믹칩인덕터의 제조방법.
  5. 도전성을 가진 베이판상에 전주법에 의해 도금도체패턴을 형성하는 공정과, 시이트형성자성체 또는 절연체층에 상기 도금도체패턴을 전사하여 제1시이트를 형성하는 공정과, 시이트형성자성체 또는 절연체층에 후막도체패턴을 인쇄형성하여 제2시이트를 형성하는 공정과, 상기 제1시이트 및 제2시이트를 교호로 복수충 적충 하고, 인접하는 제1시이트와 제2시이트상의 도금도체패턴과 후막도체패턴을 전기적으로 접속해서 적충체를 형성하는 공정과, 상기 적충체를 소성하는 공정을 가진 것을 특징으로 하는 적충형 세라믹칩인덕터의 제조방법.
  6. 도전성을 가진 베이스판상에 전주법에 의해 도금도체패턴을 형성하는 공정과, 시이트형성자성체 또는 절연체충에 상기 도금도체패턴을 전시하여 제1사이트를 형성하는 공정과, 관통구명을 가진 시이트형성자성체 또는 절연체충의 상기 관통구멍 및 그 주위에 후막체를 인쇄도포형성하여 제2사이트를 형성하는 공정과, 제2시이트를 2매의 제1시이트사이에 끼우도록 상기 제1시이트 및 제2시이트를 교호로 적충하고, 인접하는 제1시이트와 제2시이트상의 도금체패턴과 후막도체를 전기적으로 접속해서 적충체를 형성하는 공정과, 상기 적충체를 소성하는 공정을 가진 것을 특징으로 하는 적충형세라믹칩인덕터의 제조방법.
  7. 제4항 또는 제5항 또는 제6항에 있어서, 도전성을 가진 베이스판상에 전주버바에 의해 형성한 도금도체패턴상에, 자성체 또는 절연체를 인쇄, 건조하는 공정과, 상기 자성체 또는 절연체상에, 가열발포함으로써 열이형성을 가진 발포시이트를 접착하는 공정과, 상기 베이스판을 상기 도금도체패턴, 자성체 또는 절연체 및 발포시이트로부터 박리함으로써 도금도체부착그린시이트를 형성하는 공정을 가지고, 이 도금도체부착그린시이트를 사용해서 적충체를 형성한 것을 특징으로 하는 적충형 세라믹칩인덕터의 제조방법.
  8. 제4항 또는 제5항 또는 제6항에 있어서, 도전성을 가진 베이스판상에 전주법에 의해 형성한 도금도체패턴상에, 가열발포함으로써 열이형성을 가진 발포시이트를 접착하는 공정과, 상기 베이스판을 상기 도금도체패턴 및 발포시이트로부터 박리한 후, 상기 도금도체패턴상에 시이트형상의 자성체 또는 절연체를 전시하는 공정과, 상기 발포시이트를 도금도체패턴으로부터 박리함으로써 도금도체부착그린시이트를 형성하는 공정을 가지고,이 도금도체부착그린시이트를 사용해서 적충체를 형성한 것을 특징으로 하는 적충형 세라믹칩인덕터의 제조방법.
  9. 제4항 또는 제5항 또는 제6항에 있어서, 전주법으로서, 도전성을 가진 베이스판상에 소망의 도금도체패턴과는 반대의 패턴을 가진 레지스트막을 형성하고, 상기 레지스트막의 베이스판이 노출한 부분에 도체재료를 형성한 후, 상기 레지스트막을 상기 베이스판으로부터 박리함으로써 상기 도금도체패턴을 형성하는 방법을 사용한 것을 특징으로 하는 적충형 세라믹칩인덕터의 제조방법.
  10. 제4항 또는 제5항 또는 제6항에 있어서, 베이스판이 도전성을 가지도록 이형처리된 금속판인 것을 특징으로 하는 적충형세라믹칩인덕터의 제조방법.
  11. 제4항 또는 제5항 또는 제6항에 있어서, 도전성을 가진 베이스판은 스테인테스판인 것을 특징으로 하는 적충형세라믹칩인덕터의 제조방법.
  12. 제4항 또는 제5항 또는 제6항에 있어서, 도금도체패턴을 Ag로 구성하고, 이 Ag 도금도체패턴을 pH가 8.5 이하의 Ag 도금욕에 의해 형성한 것을 특징으로 하는 적층형세라믹칩인덕터의 제조방법.
  13. 제4항 또는 제5항 또는 제6항에 있어서, 도금도체패턴을 형성하는 베이스판의 표면거칠기(Ra)가 0.05∼1㎛인 것을 특징으로 하는 적충형세라믹칩인덕터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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