JPH05258973A - 薄膜インダクタ素子およびその製造方法 - Google Patents
薄膜インダクタ素子およびその製造方法Info
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- JPH05258973A JPH05258973A JP4051315A JP5131592A JPH05258973A JP H05258973 A JPH05258973 A JP H05258973A JP 4051315 A JP4051315 A JP 4051315A JP 5131592 A JP5131592 A JP 5131592A JP H05258973 A JPH05258973 A JP H05258973A
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- Japan
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- conductor
- layers
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- film inductor
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Abstract
(57)【要約】
【目的】 工程が簡単な、小型電子回路用の薄膜化イン
ダクタ素子およびその製造方法を提供する。 【構成】 絶縁層11，14，18とリング状の導体層12，1
5，19を交互に積層する。そして、前記導体層12，15，1
9の先端に設けられた接続用の拡大部13，16，17，20に
全層を貫通する貫通孔を設け、この貫通孔内に導電体を
形成し、各導体層12，15，19を電気的に接続し、一つの
コイルを構成する。
ダクタ素子およびその製造方法を提供する。 【構成】 絶縁層11，14，18とリング状の導体層12，1
5，19を交互に積層する。そして、前記導体層12，15，1
9の先端に設けられた接続用の拡大部13，16，17，20に
全層を貫通する貫通孔を設け、この貫通孔内に導電体を
形成し、各導体層12，15，19を電気的に接続し、一つの
コイルを構成する。
Description
【０００１】
【産業上の利用分野】この発明は、電子回路を小形化す
るために使用される薄膜インダクタ素子及びその製造方
法に関するものである。
るために使用される薄膜インダクタ素子及びその製造方
法に関するものである。
【０００２】
【従来の技術】図７及び図８は、例えばBarry Breen
“Multi-Layer Inductor for High Frequency Applicat
ions”P551 1991 41st Electronic Components & Techn
ology Conferenceに示された従来のインダクタ素子で、
図７はその斜視図、図８は図７のVIII−VIII線における
断面図である。図において、１は、アルミナ基板、２
は、前記アルミナ基板１上に形成された第一の渦巻き状
導体、３は、前記第一の渦巻き状導体２上に設けられた
絶縁層、４は、前記第一の渦巻き状導体２の表面が露出
するように前記絶縁層３に形成された開口部、５は、こ
の開口部４に挿入され前記第一の渦巻き状導体２と電気
的に接続された導電性充填物、６は、前記絶縁層３上に
形成された第二の渦巻き状導体で、その第二の渦巻き状
導体の一部が前記導電性充填物５を介して第一の渦巻き
状導体２に接続されている。７は、前記第二の渦巻き状
導体６上に設けられた封止用絶縁物、８ａは、前記第一
の渦巻き状導体の最外部２ａと電気的に接続されている
電極端子、８ｂは、前記第二の渦巻き状導体の最外部６
ａと電気的に接続されている電極端子である。
“Multi-Layer Inductor for High Frequency Applicat
ions”P551 1991 41st Electronic Components & Techn
ology Conferenceに示された従来のインダクタ素子で、
図７はその斜視図、図８は図７のVIII−VIII線における
断面図である。図において、１は、アルミナ基板、２
は、前記アルミナ基板１上に形成された第一の渦巻き状
導体、３は、前記第一の渦巻き状導体２上に設けられた
絶縁層、４は、前記第一の渦巻き状導体２の表面が露出
するように前記絶縁層３に形成された開口部、５は、こ
の開口部４に挿入され前記第一の渦巻き状導体２と電気
的に接続された導電性充填物、６は、前記絶縁層３上に
形成された第二の渦巻き状導体で、その第二の渦巻き状
導体の一部が前記導電性充填物５を介して第一の渦巻き
状導体２に接続されている。７は、前記第二の渦巻き状
導体６上に設けられた封止用絶縁物、８ａは、前記第一
の渦巻き状導体の最外部２ａと電気的に接続されている
電極端子、８ｂは、前記第二の渦巻き状導体の最外部６
ａと電気的に接続されている電極端子である。
【０００３】従来のインダクタ素子は、上記のように構
成され、例えばアルミナ基板１に導体金属をめっき等に
より形成した後、写真製版技術により第一の渦巻き状導
体２を形成する。次に、第一の渦巻き状導体２上に絶縁
層３を塗布により形成した後、前記絶縁層３に開口部４
を形成して、第一の渦巻き状導体２の表面を露出させ
る。次に、前記開口部４に導電性充填物５を挿入する。
そして、絶縁層３上に導体金属をめっき等により形成し
た後、写真製版技術により第二の渦巻き状導体６を形成
する。この第二の渦巻き状導体６は導電性充填物５上に
も形成されて、導電性充填物５を介して第一の渦巻き状
導体２と電気的に接続される。次に、第二の渦巻き状導
体６上を、封止用絶縁物７を用いて封止する。そして、
第一の渦巻き状導体の最外部２ａと電気的に接続するよ
うに電極端子８ａを取付ける。同様に、第二の渦巻き状
導体の最外部６ａと電気的に接続するように電極端子８
ｂを取付ける。
成され、例えばアルミナ基板１に導体金属をめっき等に
より形成した後、写真製版技術により第一の渦巻き状導
体２を形成する。次に、第一の渦巻き状導体２上に絶縁
層３を塗布により形成した後、前記絶縁層３に開口部４
を形成して、第一の渦巻き状導体２の表面を露出させ
る。次に、前記開口部４に導電性充填物５を挿入する。
そして、絶縁層３上に導体金属をめっき等により形成し
た後、写真製版技術により第二の渦巻き状導体６を形成
する。この第二の渦巻き状導体６は導電性充填物５上に
も形成されて、導電性充填物５を介して第一の渦巻き状
導体２と電気的に接続される。次に、第二の渦巻き状導
体６上を、封止用絶縁物７を用いて封止する。そして、
第一の渦巻き状導体の最外部２ａと電気的に接続するよ
うに電極端子８ａを取付ける。同様に、第二の渦巻き状
導体の最外部６ａと電気的に接続するように電極端子８
ｂを取付ける。
【０００４】このようにして、第一の渦巻き状導体２と
第二の渦巻き状導体６を接続して、一つのインダクタン
スコイルとして機能させ、小型でプリント基板面に実装
するチップ型の高周波用インダクタ素子を実現してい
る。
第二の渦巻き状導体６を接続して、一つのインダクタン
スコイルとして機能させ、小型でプリント基板面に実装
するチップ型の高周波用インダクタ素子を実現してい
る。
【０００５】
【発明が解決しようとする課題】上記のような従来のイ
ンダクタ素子では、第一の渦巻き状導体２と第二の渦巻
き状導体６間を開口部４に挿入された導電性充填物５を
用いて接続しているので、大きなインダクタンスを得る
ためには、渦巻き状導体の数を増加させるたびに各絶縁
層に開口部４を設け、導電性充填物５を挿入しなければ
ならない。この結果、多層化して大容量化しようとする
と、工程数が増大して、大容量化が困難という問題があ
った。
ンダクタ素子では、第一の渦巻き状導体２と第二の渦巻
き状導体６間を開口部４に挿入された導電性充填物５を
用いて接続しているので、大きなインダクタンスを得る
ためには、渦巻き状導体の数を増加させるたびに各絶縁
層に開口部４を設け、導電性充填物５を挿入しなければ
ならない。この結果、多層化して大容量化しようとする
と、工程数が増大して、大容量化が困難という問題があ
った。
【０００６】この発明は、かかる問題点を解決するため
になれたものであり、工程数を増大させることなく、大
容量化できる薄膜インダクタ素子およびその製造方法を
提供することを目的としている。
になれたものであり、工程数を増大させることなく、大
容量化できる薄膜インダクタ素子およびその製造方法を
提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明に係る薄膜イン
ダクタ素子においては、交互に積層された導体層および
絶縁層を貫通する貫通孔を設け、この貫通孔に導電体を
形成し、各導体層間を電気的に接続したものである。
ダクタ素子においては、交互に積層された導体層および
絶縁層を貫通する貫通孔を設け、この貫通孔に導電体を
形成し、各導体層間を電気的に接続したものである。
【０００８】また、線状のパターンに形成された導体層
に拡大部を設け、この拡大部に貫通孔を形成しものであ
る。
に拡大部を設け、この拡大部に貫通孔を形成しものであ
る。
【０００９】また、この発明に係る薄膜インダクタ素子
の製造方法においては、導体層と絶縁層を交互に積層し
た後、全層を貫通する孔を穿設し、この孔に導電体を形
成して、各導電体層間を電気的に接続したものである。
の製造方法においては、導体層と絶縁層を交互に積層し
た後、全層を貫通する孔を穿設し、この孔に導電体を形
成して、各導電体層間を電気的に接続したものである。
【００１０】
【作用】上記のように構成された薄膜インダクタ素子
は、導体層および絶縁層を貫通する孔に導電体を形成し
て、各導体層間を電気的に接続することにより、工程が
簡素化され、安価な薄膜インダクタ素子を容易に得るこ
とができる。
は、導体層および絶縁層を貫通する孔に導電体を形成し
て、各導体層間を電気的に接続することにより、工程が
簡素化され、安価な薄膜インダクタ素子を容易に得るこ
とができる。
【００１１】また、上記のように構成された薄膜インダ
クタ素子の製造方法においては、導体層と絶縁層を交互
に積層した後、全層を貫通した孔を穿設し、この孔に導
電体を形成して、各導体層間を電気的に接続することに
より、工程が簡素化され工程数を増大させることなく大
容量の薄膜インダクタ素子が製作できる。
クタ素子の製造方法においては、導体層と絶縁層を交互
に積層した後、全層を貫通した孔を穿設し、この孔に導
電体を形成して、各導体層間を電気的に接続することに
より、工程が簡素化され工程数を増大させることなく大
容量の薄膜インダクタ素子が製作できる。
【００１２】
実施例１．図１〜３は、この発明の第１実施例を示す図
で、図１はこの発明による薄膜インダクタ素子を示す分
解構成図、図２は薄膜インダクタ素子の要部を示す拡大
断面図、図３は薄膜インダクタ素子による導体層の接続
状態を示す説明図である。図において、11は第一の絶縁
層、12は前記第一の絶縁層11上に形成されたリング状の
第一の導体層、13は前記第一の導体層の一端に形成され
た接続用の拡大部、14は前記第一の導体層12および拡大
部13上に形成された第二の絶縁層、15は前記第二の絶縁
層14上に形成されたリング状の第二の導体層、16は前記
第二の導体層15の一端に形成された接続用の拡大部、17
は前記第二の導体層15の他端に形成された接続用の拡大
部、18は前記第二の導体層15および拡大部16，17上に形
成された第三の絶縁層、19は前記第三の絶縁層18上に形
成されたリング状の第三の導体層、20は前記第三の導体
層19の一端に形成された接続用の拡大部である。21は図
２に示すように積層された全層を貫通して明けられた第
一の貫通孔、22は前記第一の貫通孔21と同様に明けられ
た第二の貫通孔である。23は前記第一の貫通孔21内に形
成された第一の導電体、24は前記第一の導電体23と同様
に第二の貫通孔22内に形成された第二の導電体である。
で、図１はこの発明による薄膜インダクタ素子を示す分
解構成図、図２は薄膜インダクタ素子の要部を示す拡大
断面図、図３は薄膜インダクタ素子による導体層の接続
状態を示す説明図である。図において、11は第一の絶縁
層、12は前記第一の絶縁層11上に形成されたリング状の
第一の導体層、13は前記第一の導体層の一端に形成され
た接続用の拡大部、14は前記第一の導体層12および拡大
部13上に形成された第二の絶縁層、15は前記第二の絶縁
層14上に形成されたリング状の第二の導体層、16は前記
第二の導体層15の一端に形成された接続用の拡大部、17
は前記第二の導体層15の他端に形成された接続用の拡大
部、18は前記第二の導体層15および拡大部16，17上に形
成された第三の絶縁層、19は前記第三の絶縁層18上に形
成されたリング状の第三の導体層、20は前記第三の導体
層19の一端に形成された接続用の拡大部である。21は図
２に示すように積層された全層を貫通して明けられた第
一の貫通孔、22は前記第一の貫通孔21と同様に明けられ
た第二の貫通孔である。23は前記第一の貫通孔21内に形
成された第一の導電体、24は前記第一の導電体23と同様
に第二の貫通孔22内に形成された第二の導電体である。
【００１３】前記のように構成された薄膜インダクタ素
子においては、図２に示すように導体層12の拡大部13と
第二の導体層15の拡大部16は、貫通孔内の第一の導電体
23を介して接続されている。また、第二の導体層15の拡
大部17と第三の導体層19の拡大部20は、貫通孔内の第二
の導電体24を介して接続されている。その結果、図３に
示すような接続状態となり一つのコイルが構成される。
子においては、図２に示すように導体層12の拡大部13と
第二の導体層15の拡大部16は、貫通孔内の第一の導電体
23を介して接続されている。また、第二の導体層15の拡
大部17と第三の導体層19の拡大部20は、貫通孔内の第二
の導電体24を介して接続されている。その結果、図３に
示すような接続状態となり一つのコイルが構成される。
【００１４】次にその製造方法について説明する。図１
に示すように、第一の絶縁層11上に金属めっき等により
被着あるいは金属箔を接着により導体層を形成した後、
写真製版技術を用いてリング状をなした第一の導体層12
および接続用の拡大部13を形成する。次に、前記第一の
導体層12および拡大部13上に第二の絶縁層14を形成した
後、その上に、前記第一の導体層12および拡大部13と同
様の方法で、リング状をなした第二の導体層15および接
続用の拡大部16，17を形成する。次に、前記第二の導体
層15および拡大部16，17上に第三の絶縁層18を形成した
後、その上に、前記第一の導体層12および拡大部13と同
様の方法でリング状をなした第三の導体層19および接続
用の拡大部20を形成する。なお、層数を更に増加する場
合には、層数に応じて前述の各工程を繰り返えすことに
よって大容量化を図ることができる。
に示すように、第一の絶縁層11上に金属めっき等により
被着あるいは金属箔を接着により導体層を形成した後、
写真製版技術を用いてリング状をなした第一の導体層12
および接続用の拡大部13を形成する。次に、前記第一の
導体層12および拡大部13上に第二の絶縁層14を形成した
後、その上に、前記第一の導体層12および拡大部13と同
様の方法で、リング状をなした第二の導体層15および接
続用の拡大部16，17を形成する。次に、前記第二の導体
層15および拡大部16，17上に第三の絶縁層18を形成した
後、その上に、前記第一の導体層12および拡大部13と同
様の方法でリング状をなした第三の導体層19および接続
用の拡大部20を形成する。なお、層数を更に増加する場
合には、層数に応じて前述の各工程を繰り返えすことに
よって大容量化を図ることができる。
【００１５】次に、図２に示すように、各導体層間接続
用の拡大部13，16，17，20に全層を一括して貫通した貫
通孔21，22を明ける。そして、前記貫通孔21，22内にめ
っき等により導電体23，24を形成し、各導体層間を電気
的に接続する。
用の拡大部13，16，17，20に全層を一括して貫通した貫
通孔21，22を明ける。そして、前記貫通孔21，22内にめ
っき等により導電体23，24を形成し、各導体層間を電気
的に接続する。
【００１６】このように、多層化して全層を一括して貫
通した貫通孔21，22を設け、この貫通孔に導電体23，24
を形成して、各導体層間を電気的に接続したので、工程
が簡素化され、工程数を増大させることなく大容量の薄
膜インダクタ素子を得ることができる。
通した貫通孔21，22を設け、この貫通孔に導電体23，24
を形成して、各導体層間を電気的に接続したので、工程
が簡素化され、工程数を増大させることなく大容量の薄
膜インダクタ素子を得ることができる。
【００１７】また、各導体層間接続用の拡大部13，16，
17，20に貫通孔21，22を設けたことにより、その貫通孔
21，22の全周に亘って導体層が形成されるため、貫通孔
内の導電体23，24との接触面積が増大し、各導体層間の
接続状態が良好となり信頼性を向上できる。
17，20に貫通孔21，22を設けたことにより、その貫通孔
21，22の全周に亘って導体層が形成されるため、貫通孔
内の導電体23，24との接触面積が増大し、各導体層間の
接続状態が良好となり信頼性を向上できる。
【００１８】実施例２．上記第１実施例では、導体層を
リング状に形成しているが、第２実施例として、図４，
５に示すように渦巻き状に形成した導体層25，26，27，
28を用いることにより、同一面積でも大きなインダクタ
ンスが得られる。
リング状に形成しているが、第２実施例として、図４，
５に示すように渦巻き状に形成した導体層25，26，27，
28を用いることにより、同一面積でも大きなインダクタ
ンスが得られる。
【００１９】実施例３．図６は、この発明の第３実施例
を示す断面図である。図において、図２の各部に対応す
る部分には同一符号を付し、その説明を省略する。32は
貫通孔21の内壁面に形成された傾斜部である。
を示す断面図である。図において、図２の各部に対応す
る部分には同一符号を付し、その説明を省略する。32は
貫通孔21の内壁面に形成された傾斜部である。
【００２０】上記第３実施例によれば、貫通孔21の内壁
面に傾斜部32を形成したことにより、上記第１実施例に
比べて、貫通孔内に形成された導電体23と接続用の拡大
部13，16の接触面積が増大され、接続抵抗の低減と機械
的強度の向上を図ることができる。
面に傾斜部32を形成したことにより、上記第１実施例に
比べて、貫通孔内に形成された導電体23と接続用の拡大
部13，16の接触面積が増大され、接続抵抗の低減と機械
的強度の向上を図ることができる。
【００２１】なお、上記実施例では、絶縁層と導体層と
を交互に順次積層するものについて示したが、絶縁層と
導体層とからなる構成体を複数個形成し、この各構成体
間に接着シートを介して積層した状態で、加熱，加圧に
より接着シートを溶融して積層しても、何らさしつかえ
ないものである。また、この発明は上記実施例に限定さ
れるものではなく、図１において、第一の絶縁層11とし
て基板を用いてもよい。さらに、薄膜インダクタ素子を
基板あるいは半導体素子上に形成しても何らさしつかえ
ない。
を交互に順次積層するものについて示したが、絶縁層と
導体層とからなる構成体を複数個形成し、この各構成体
間に接着シートを介して積層した状態で、加熱，加圧に
より接着シートを溶融して積層しても、何らさしつかえ
ないものである。また、この発明は上記実施例に限定さ
れるものではなく、図１において、第一の絶縁層11とし
て基板を用いてもよい。さらに、薄膜インダクタ素子を
基板あるいは半導体素子上に形成しても何らさしつかえ
ない。
【００２２】
【発明の効果】以上のように、この発明によれば、交互
に積層された導体層および絶縁層を貫通する貫通孔を設
け、この貫通孔に導電体を形成して、各導体層間を電気
的に接続したことにより、工程が簡素化され、安価で大
容量の薄膜インダクタ素子を容易に得ることができる。
に積層された導体層および絶縁層を貫通する貫通孔を設
け、この貫通孔に導電体を形成して、各導体層間を電気
的に接続したことにより、工程が簡素化され、安価で大
容量の薄膜インダクタ素子を容易に得ることができる。
【００２３】また、各導体層間接続用の拡大部に貫通孔
を設けたことにより、その貫通孔の全周に亘って導体層
が形成されるため、貫通孔内の導電体との接触面積が増
大して、各導体層間の接続状態が良好となり信頼性が高
い薄膜インダクタ素子を得ることができる。
を設けたことにより、その貫通孔の全周に亘って導体層
が形成されるため、貫通孔内の導電体との接触面積が増
大して、各導体層間の接続状態が良好となり信頼性が高
い薄膜インダクタ素子を得ることができる。
【図１】この発明の一実施例を示す分解構成図である。
【図２】この発明の一実施例による要部を示す拡大断面
図である。
図である。
【図３】この発明の一実施例による導体層の接続状態を
示す説明図である。
示す説明図である。
【図４】この発明の他の実施例を示す図である。
【図５】この発明の他の実施例による導体層の接続状態
を示す説明図である。
を示す説明図である。
【図６】この発明の更に他の実施例を示す断面図であ
る。
る。
【図７】従来のインダクタ素子を示す斜視図である。
【図８】従来のインダクタ素子を示す断面図である。
11 絶縁層 12 導体層 13 拡大部 14 絶縁層 15 導体層 16 拡大部 17 拡大部 18 絶縁層 19 導体層 20 拡大部 21 貫通孔 22 貫通孔 23 導電体 24 導電体
Claims (3)
- 【請求項１】 導体層と絶縁層を交互に積層し、かつ前
記各導体層間を電気的に接続した薄膜インダクタ素子に
おいて、前記導体層および絶縁層を貫通する貫通孔を設
け、この貫通孔に導電体を形成して、各導体層間を電気
的に接続したことを特徴とする薄膜インダクタ素子。 - 【請求項２】 導体層を線状のパターンに形成し、この
導体層の各相互間接続部に拡大部を設け、この拡大部に
貫通孔を形成したことを特徴とする請求項第１項記載の
薄膜インダクタ素子。 - 【請求項３】 導体層と絶縁層を交互に積層し、かつ前
記各導体層間を電気的に接続した薄膜インダクタ素子に
おいて、前記導体層と絶縁層を交互に積層した後、全層
を貫通する孔を穿設し、この孔に導電体を形成して、各
導体層間を電気的に接続することを特徴とする薄膜イン
ダクタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051315A JPH05258973A (ja) | 1992-03-10 | 1992-03-10 | 薄膜インダクタ素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051315A JPH05258973A (ja) | 1992-03-10 | 1992-03-10 | 薄膜インダクタ素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258973A true JPH05258973A (ja) | 1993-10-08 |
Family
ID=12883489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051315A Pending JPH05258973A (ja) | 1992-03-10 | 1992-03-10 | 薄膜インダクタ素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258973A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054733A3 (en) * | 1997-05-29 | 1999-05-14 | Tdk Corp Of America | Low profile pin-less planar magnetic devices and method of making same |
| US6073339A (en) * | 1996-09-20 | 2000-06-13 | Tdk Corporation Of America | Method of making low profile pin-less planar magnetic devices |
| US6293001B1 (en) | 1994-09-12 | 2001-09-25 | Matsushita Electric Industrial Co., Ltd. | Method for producing an inductor |
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