KR20230148803A - Ｅｕｖ 리소그래피용 ｐｅｃｖｄ 막 - Google Patents

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KR20230148803A
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네이더 샴마
토마스 마운트시어
도날드 슐로서
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램 리써치 코포레이션
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Abstract

매우 작은 또는 저감된 오차를 갖는 광학적 수평성 검사 (leveling) 센서의 사용을 가능하게 하면서 피처의 크기를 점점 줄이고 피처의 에지를 평탄화하는 최적의 에칭 콘트라스트 (contrast) 를 달성하도록 제작된 극자외선 (EUV) 리소그래피용 다중층 스택이 제공된다. 이 다중층 스택은 모노레이어의 두께 (monolayer) 보다 작은 평균 국부적 조도 (roughness) 를 갖는 원자적으로 평탄한 (atomically smooth) 층 및 하나 이상의 하층을 포함하며, 이 원자적으로 평탄한 층과 하나 이상의 하층은 패터닝될 타겟 층과 포토레지스트 간에 개재될 수 있다. 또한, 극자외선 리소그래피용 다중층 스택을 증착하는 방법이 제공된다.

Description

ＥＵＶ 리소그래피용 ＰＥＣＶＤ 막{PECVD FILMS FOR EUV LITHOGRAPHY}
패터닝 방법은 반도체 프로세싱에서 중요하다. 특히, 극자외선 (EUV) 리소그래피가 개발되어서 리소그래피 기술이 자신의 광학적 한계점을 넘어서까지 확장되고 있으며 작은 임계 치수 (critical dimension) 의 피처를 패터닝하는 현재의 포토리소그래피 방법을 대체하고 있다. 현재의 EUV 리소그래피 방법으로는 에지 조도 (roughness) 가 불량하며 약한 패턴이 발생하게 되며 이로써 궁극적으로는 기판을 쓸 수 없게 만들어 버린다.
본 명세서에서는 반도체 프로세싱에서 다중층 스택을 증착하기 위한 극자외선 리소그래피 및 방법에 적합한 다중층 스택이 제공된다. 일 측면은 극자외선 리소그래피을 위한 반도체 기판 상의 다중층 스택 (stack) 에 관한 것이며, 이 다중층 스택은 모노레이어의 두께 (monolayer) 보다 작은 평균 국부적 조도 (roughness) 를 갖는 원자적으로 평탄한 (atomically smooth) 층; 및 하나 이상의 하층이 자신에 인접하는 층들에 대해서 높은 에칭 콘트라스트 (high etch contrast) 를 갖도록상기 하나 이상의 하층 (underlayer) 을 포함한다.
다양한 실시예들에서, 상기 다중층 스택은 포토레지스트; 및 타겟 층을 더 포함하며, 상기 원자적으로 평탄한 층 및 상기 하나 이상의 하층들은 상기 원자적으로 평탄한 층이 상기 포토레지스트에 인접하도록 상기 포토레지스트와 상기 타겟 층 간에 존재한다. 몇몇 실시예들에서, 상기 포토레지스트는 약 100 Å 내지 약 600 Å 의 두께를 갖는다. 몇몇 실시예들에서, 상기 원자적으로 평탄한 층은 약 30 Å 내지 약 60 Å 의 두께를 갖는다.
다수의 실시예들에서, 상기 하나 이상의 하층 중 하나는 타겟 층에 인접한 하드마스크이다. 몇몇 실시예들에서, 상기 하드마스크는 약 20 ％ 보다 작은 수소 함유량을 갖는 비정질 탄소를 포함한다. 몇몇 실시예들에서, 상기 비정질 탄소 하층은 약 400 Å 내지 약 900 Å 이다. 몇몇 실시예들에서, 상기 비정질 탄소 하층은 약 1:1 의 모듈러스 (modulus) 대 응력 비를 갖는다. 다양한 실시예들에서, 상기 하나 이상의 하층 중 하나는 약 5 ％ 보다 작은 수소 함유량을 갖는 비정질 실리콘을 포함한다.
다양한 실시예들에서, 원자적으로 평탄한 층은 산화물을 포함한다. 몇몇 실시예들에서, 상기 하나 이상의 하층 중 적어도 하나는 웨이퍼 수평성 (leveling) 을 측정하기 위해서 상기 기판과 충돌한 수평성 검사 빔 (leveling beam) 을 반사 또는 흡수한다. 몇몇 실시예들에서, 상기 원자적으로 평탄한 층의 평균 국부적 조도는 약 2 Å 보다 작다.
본 발명의 다른 측면은 극자외선 리소그래피용 반도체 기판을 프로세싱하는 방법에 관한 것이며, 이 방법은 타겟 층 상에 하나 이상의 하층들을 증착하는 단계, 모노레이어의 두께 (monolayer) 보다 작은 조도를 갖는 원자적으로 평탄한 (atomically smooth) 층을 증착하는 단계, 및 상기 원자적으로 평탄한 층 상면에 포토레지스트 층을 증착하는 단계를 포함한다.
다양한 실시예들에서, 각 층은 플라즈마 강화 화학 기상 증착 (PECVD) 에 의해서 증착된다. 다수의 실시예들에서, 상기 하나 이상의 하층들을 증착하는 단계는 상기 기판을 하이드로카본 프리커서 (hydrocarbon precursor) 에 노출시킴으로써 상기 타겟 층 상에 비정질 탄소 층을 증착하는 단계를 더 포함한다.
몇몇 실시예들에서, 상기 원자적으로 평탄한 층은 약 30 Å 내지 약 60 Å 의 두께로 증착된다. 다양한 실시예들에서, 이 방법은 극자외선 포토리소그래피를 사용하여 상기 포토레지스트 층을 패터닝하는 단계를 더 포함한다.
다른 측면은 반도체 기판을 프로세싱하는 장치에 관한 것으로서, 이 장치는 하나 이상의 프로세스 챔버; 상기 하나 이상의 프로세스 챔버 및 이와 연관된 플로우 제어 하드웨어 내로의 하나 이상의 가스 유입구들; 저 주파수 무선 주파수 (LFRF) 생성기; 고 주파수 무선 주파수 (HFRF) 생성기; 및 하나 이상의 프로세서 및 메모리를 갖는 제어기를 포함한다. 상기 하나 이상의 프로세서 및 메모리는 서로 통신 가능하게 연결되며, 상기 하나 이상의 프로세서는 상기 플로우 제어 하드웨어, 상기 LFRF 생성기 및 상기 HFRF 생성기와 적어도 동작 가능하게 연결되며, 상기 메모리는 기판 상에 하나 이상의 하층들을 증착하기 위한 컴퓨터 실행 가능한 인스트럭션과, 모노레이어의 두께 (monolayer) 보다 작은 조도를 갖는 원자적으로 평탄한 (atomically smooth) 층을 증착하기 위한 컴퓨터 실행 가능한 인스트럭션과, 상기 원자적으로 평탄한 층 상면에 포토레지스트 층을 증착하기 위한 컴퓨터 실행 가능한 인스트럭션을 저장한다.
다양한 실시예들에서, 상기 원자적으로 평탄한 층은 약 30 Å 내지 약 60 Å 의 두께로 증착된다. 몇몇 실시예들에서, 상기 기판 상에 증착된 하나 이상의 하층 중 적어도 하나는 비정질 탄소를 포함한다.
이러한 측면 및 다른 측면들은 첨부 도면을 참조하여서 이하에서 상세하게 기술된다.
도 1은 개시된 실시예들에 따른 반도체 기판 상의 다중층 스택의 개략도이다.
도 2는 개시된 실시예들에 따른 사용 시의 광학적 수평성 센서의 개략도이다.
도 3은 개시된 실시예들에 따른 방법의 프로세스 흐름도이다.
도 4는 개시된 실시예들에 따른 사용 시의 증착 챔버의 개략도이다.
도 5는 개시된 실시예들에 따른 사용 시의 증착 툴의 개략도이다.
도 6a 내지 도 6d 및 도 7a 내지 도 7d는 개시된 실시예들을 사용한 실험 결과로서 형성된 패턴 이미지들을 나타내고 있다.
다음의 설명 부분에서, 다수의 특정 세부 사항들이 제공된 실시예들의 철저한 이해를 제공하기 위해서 제시된다. 개시된 실시예들은 이러한 특정 세부 사항이 전혀 없거나 그 일부가 없어도 실시될 수 있다. 다른 경우로서, 잘 알려진 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 하기 위해서 세부적으로 기술되지는 않는다. 개시된 실시예들은 특정 실시예들과 함께 기술될 것이지만, 이러한 특정 실시예들은 개시된 실시예들을 한정하기 위한 것은 아니다.
반도체 프로세싱 중 박막 패터닝은 반도체를 제조 및 가공하는데 있어서 때로 중요한 공정이다. 리소그래피용 스택은 하층 (underlayer) 위에 있는 포토레지스트 층을 포함하며, 포토레지스트 층은 통상 스핀 온 방법에 의해서 하드마스크 상에 증착된다. 하드마스크는 때로 단일 조성으로 구성되며 하드마스크 자체는 타겟 층 (target layer) 상에 증착된다. 통상적인 패터닝은 193 nm 리소그래피와 같은 포토리소그래피와 관련된다. 포토리소그래피에서, 광자 소스로부터 광자를 마스크 상에 방사하고 패턴을 감광성 포토레지스트 상에 인쇄함에 의해, 포토레지스트에서 화학적 반응이 발생하여서 패턴이 형성되도록 포토레지스트의 소정의 부분들이 제거되며, 이로써 패턴이 인쇄되게 된다. 통상적인 리소그래피에서, 포토레지스트와 충돌할 수 있는 광자의 수는 변할 수 있다. 다수의 실시들에서, 각 광자가 작은 에너지를 가지면서 많은 개수의 광자들이 포토레지스트와 충돌할 수 있다. 많은 개수의 광자들이 사용될 수 있기 때문에, 몇몇 표유 (stray) 광자들로 인한 에러 (error) 는 결과적으로 규정된 패턴에 실질적인 영향을 주지 않는다.
디바이스들의 크기가 줄어듬에 따라서, 보다 작은 피처들을 인쇄할 필요성은 증가하고 있다. 다수의 패터닝 기술들이 통상적인 포토리소그래피와 함께 사용되기 위해서 개발되었지만, 다수의 패터닝 기술들이 증착 프로세스 및 에칭 프로세스에서 다수의 층들을 사용한다. 진보된 반도체 집적 회로 (IC) 및 다른 디바이스들에서 피처들이 스케일링됨에 따라서 리소그래피의 분해능도 높아져서 보다 매우 작은 이미징 (imaging) 소스 파장으로 이동하고 있다.
극자외선 (EUV) 리소그래피가 개발되어서 스캐너라고 또한 지칭되는 최첨단 리소그래피 툴에서 대략 13.5 nm 파장의 EUV 광 소스를 사용하여서 포토레지스트 상에 보다 작은 패턴들을 인쇄하여 왔다. 이러한 EUV 방사선은 석영 및 물을 포함하여서 광범위한 재료에서 흡수되며 따라서 진공에서도 동작한다.
EUV 리소그래피에서, 소수의 광자들이 소스로부터 방사되어 포토레지스트와 충돌하여서 패턴을 형성한다. 이러한 리소그래피에서 사용되는 각 광자는 통상적인 리소그래피에서 사용되는 광자보다 높은 에너지를 가지고 있다. 또한, EUV 리소그래피에서는, 소수의 고 에너지 광자가 포토레지스트와 충돌하기 때문에 작은 수의 표유 광자가 포토레지스트 자리를 벗어나기만 해도 결과적으로 규정된 패턴에서는 큰 오차가 발생하게 된다. 많은 개수의 저 에너지 광자들이 사용되므로 소수의 표유 광자들은 최종 패턴에는 실질적으로 영향을 주지 않는 통상적인 리소그래피와 비교하여서, EUV 리소그래피에서는 이러한 광자 및 감광제 쇼트 노이즈 (shot noise) 로 인한 확률적 (stochastic) 영향이 특별한 관건이다.
본 명세서에서는 매우 작은 또는 저감된 오차를 갖는 광학적 수평성 검사 (leveling) 센서의 사용을 가능하게 하면서 피처의 크기를 줄이고 피처의 에지를 평탄화하는 최적의 에칭 콘트라스트 (contrast) 를 달성하도록 제작된 다중층 스택이 제공된다. 이 다중 층 스택이 사용되어서 집적 회로 내에 라인 또는 공간 또는 컨택트 및 구멍들을 형성할 수 있으며 ITRS (International Technology Roadmap for Semiconductors) 에 의해서 규정된 바와 같은 진보된 기술적 노드 (technology node) 를 위한 피처들을 형성할 수 있다. 이러한 진보된 기술적 노드의 실례는 22 nm 노드, 16 nm 노드 및 그보다 작은 크기의 노드를 포함한다. 16 nm 노드의 경우에, 다마신 (Damascene) 구조물의 통상적인 비아 또는 라인의 폭은 약 30 nm 보다 크지 않는다.
도 1은 반도체 기판 상의 다중 층 스택의 예시의 개략도이다. 웨이퍼 (100) 는 타겟 층 (110), 다중층 스택 (120), 선택사양적 하층 (130) 및 포토레지스트 층 (140) 을 포함한다. 타겟 층 (110) 은 금속, 산화물, 유전체 재료 또는 초저 k (ULK) 기판과 같은 임의의 타겟 층 또는 기판일 수 있다. 다수의 실시예들에서, 타겟 층 (110) 은 실리콘 기판이다.
다중층 스택 (220) 은 원자적으로 평탄한 (atomically smooth) 층 (120a) 및 하층들 (120b,120c) 을 포함한다. 다수의 실시예들에서, 다중층 스택 (120) 은 (다중층 스택 (120) 에서 도시된 바와 같이) 2 개의 하층을 포함하거나, 2 개 보다 많거나, 3 개보다 많거나, 4 개보다 많거나, 5 개보다 많은 하층을 포함한다. 몇몇 실시예들에서, 하층 (130) 이 다중층 스택 (120) 의 일부로서 포함된다. 선택 사양적인 층 (130) 은 스핀 온 층이거나 PECVD 에 의해서 증착된 층일 수 있다. 예시적으로, 도 1은 2 개의 하층 (120b, 120c) 및 원자적으로 평탄한 층 (120a) 을 나타낸다.
다양한 실시예들에서, 타겟 층 (110) 에 인접한 하층은 강성의 (robust) 하드마스크 층이며 그 강성은 모듈러스 (modulus) 및 응력 (stress) 에 의해서 측정될 수 있다. 예를 들어서, 강성의 하드마스크 층은 최소 100 MPa의 모듈러스 및 약 500 MPa 보다 작은 응력을 가질 수 있다. 다수의 실시예들에서, 하층 (120c) 또는 타겟 층 (110) 에 인접한 하층은 비정질 탄소 층이다. 몇몇 실시예들에서, 비정질 탄소로 된 하층 (120c) 의 모듈러스 대 응력 비는 최소 약 1:1이다. 하층 (110) 을 위해서 사용되는 강성의 하드마스크 층의 실례는 또한 다이아몬드성 탄소 (DLC), 도핑된 비정질 탄소 및 스핀-온 탄소 (SoC) 를 포함할 수 있다.
다양한 실시예들에서, 하층들 (120b 및 120c) 은 패턴을 후속 층으로 전사한 후에 제거될 수 있다. 예를 들어서, 하층 (120b) 은 패턴이 하층 (120c) 으로 전사된 후에 제거될 수 있다. 몇몇 실시예들에서, 웨이퍼 수평성 (levelness) 이 측정되도록 하층들 (120b 및 120c) 은 기판 상으로 방사된 수평성 검사 빔을 반사, 굴절 또는 흡수할 수 있다.
하층들 (120b 및 120c) 의 조성은 산화물, 금속 (예를 들어서, 하프늄, 코발트, 텅스텐, 티타늄), 도전성 막 (예를 들어서, 티타늄 질화물, 티타늄 규화물 (silicide), 코발트 규화물), 유전체 재료 (예를 들어서, 실리콘 산화물, 실리콘 질화물), 하드마스크 재료 (예를 들어서, 비정질 탄소, 비정질 실리콘) 또는 실리콘 옥시질화물 (SiON), 무질소 반사 방지 층 (NFARL) 또는 실리콘 반사 방지 코팅 (SiARC) 와 같은 다른 재료와 같은 다수의 종류의 조성들 중 하나로부터 선택될 수 있다. 일 실례에서, 하층 (120b) 은 비정질 실리콘 층이며 하층 (120c) 은 비정질 탄소 층이다. 대부분의 실시예들에서, 하층 (120b) 및 하층 (120c) 은 각각 약 100 Å 내지 약 900 Å 의 두께를 가질 수 있다.
하층들 (120b 및 120c) 은 인접하는 층들에 대한 자신의 에칭 콘트라스트에 기초하여서 선택된다. 다수의 실시예들에서, 하층 (120b) 은 하층 (120c) 에 대해서 높은 에칭 콘트라스트를 가지며 하층 (120a) 에 대해서도 역시 높은 에칭 콘트라스트를 가질 수 있다. 다양한 실시예들에서, 하층 (120c) 은 하층 (120b) 및 타겟 층 (110) 모두에 대해서 높은 에칭 콘트라스트를 갖는다. 예를 들어서, 하층 (120c) 이 비정질 탄소 층이면, 하층 (120b) 은 원자적으로 평탄한 (atomically smooth) 층 (120a) 및 비정질 탄소 층 (120c) 모두에 대해서 높은 에칭 콘트라스트를 가질 수 있다.
하층들 (120b 및 120c) 은 또한 물리적 특성, 화학적 특성 및 광학적 특성과 같은 다른 최적화 가능한 특성에 기초하여서 선택될 수 있다. 이러한 특성의 실례는 표면 에너지, 본딩 구조, 소수성, 굴절율 및 소광 계수 (extinction coefficient) 를 포함할 수 있다.
원자적으로 평탄한 층 (120a) 은 포토레지스트 층 (140) 아래의 제 1 층 또는 제 2 층과 같은, 다중층 스택의 상면 근처의 층 내에 통상적으로 증착된 얇은 층이다. 이 원자적으로 평탄한 층 (120a) 은 조도가 매우 낮다는 것이 특징이다. "원자적으로 평탄한 (atomically smooth)" 은 평균 선 (mean line) 으로부터의 편차 (deviation) 가 한 개의 모노레이어 (monolayer) 두께 또는 한 개의 모노레이어 두께의 약 1/2보다 작은 조도를 갖는 것을 의미한다. 또한, "국부적" 조도란 웨이퍼의 1 ㎛2의 표면적에서의 조도로서 규정된다. 층의 조도는 관측 및 AFM (atomic force microscopy) 에 의해서 평가될 수 있다. 조도는 평균 선으로부터의 요철 프로파일의 수직 편차의 평균을 구함으로써 측정될 수 있다. 일 실례에서, "원자적으로 평탄한" 층 (120a) 은 약 2 Å 보다 작은 평균 조도를 가질 수 있다. 또한, 조도는 평균 선으로부터의 요철 프로파일의 수직 편차의 RMS (root mean square) 을 구함으로써 측정될 수 있다.
다수의 실시예들에서, 원자적으로 평탄한 층 (120a) 은 얇은 층이다. 원자적으로 평탄한 층 (120a) 의 두께는 약 30 Å 내지 약 60 Å 일 수 있다. 원자적으로 평탄한 층 (120a) 은 인접하는 층들에 대해서 높은 에칭 콘트라스트를 가지며 또한 패턴이 후속 층으로 전사된 후에 제거될 수 있다. 다양한 실시예들에서, 원자적으로 평탄한 층 (120a) 은 산화물 층이다. 몇몇 실례들에서, 원자적으로 평탄한 층 (120a) 은 실리콘 산화물 얇은 층이다.
다중층 스택은 크기 작아짐 효과 (shrinking effect) 를 사용함으로써 EUV 리소그래피에서 사용될 수 있다. 보다 큰 피처가 EUV 리소그래피를 사용하여서 포토레지스트에 인쇄될 수 있으며 다중 측 스택 내의 각 층이 아래 방향으로 에칭됨에 따라서 피처의 크기가 작아지고 상술한 바와 같은 광자 및 감광제 쇼트 노이즈에 의해서 생성되는 조도를 감소시킬 수 있다. 다수의 실시예에서, 타겟 층 내의 패터닝된 피처들이 포토레지스트 내의 패턴의 임계 치수의 크기 또는 폭의 약 70 ％ 와 같거나 이보다 작은 임계 치수를 갖도록 상기 포토레지스트에 인쇄된 피처의 크기는 점점 작아진다. 이러한 크기 작아짐 정도의 퍼센트는 다양한 에칭 프로세스들에 의해서 최적화될 수 있다. 이러한 크기 작아짐 정도의 퍼센트는 또한 피치 (pitch) 에 의해서 그 한계치가 정해질 수 있다.
EUV 리소그래피에서 다중측 스택을 사용함으로써 몇몇 최적화된 효과가 달성될 수 있다. 예를 들어서, 다중 층 스택을 사용하면 최적화된 낮은 라인 에지 조도 (line edge roughness:LER) 가 획득될 수 있다. 라인 에지 조도는 (위에서 아래로 보았을 때에) 이상적인 평탄한 형상으로부터의 피처 에지의 편차로서 규정될 수 있는데, 즉 피처를 인쇄하는데 사용된 이미징 툴의 분해능 한계치보다 작은 수치적 스케일 (dimensional scale) 로 해서 발생할 수 있는 피처의 에지 편차를 말한다. LER의 크기는 노광 방사선의 광자 쇼트 노이즈 (short noise), 현상제 내에서 포토레지스트의 용해의 확률적 성질 (stochastic nature), SEM (scanning electron microscope) 에 의해 초래되는 계측 노이즈 (metrology noise) 및 포토레지스트와 그 아래의 막 간의 화학적 상호 작용과 같은 복수의 요인들에 의해 영향을 받을 수 있다. 패터닝된 포토레지스트 상의 측벽 요철 (roughness) 은 높은 이방성을 가지며 이 요철은 포토레지스트와 기판 간의 계면으로부터 포토레지스트 패턴 측벽 위로 전파될 수 있다. 두께가 약 100 nm보다 작을 수 있는 극히 얇은 포토레지스트 막에서는, 요철은 포토레지스트와 기판 간의 계면에서 포토레지스트와 공기 간의 계면까지 다수의 상이한 포토레지스트 재료 플랫폼들에 걸쳐서 서로 밀접하게 관련될 수 있다. EUV 리소그래피에서, 특히 높은 체적물을 제조할 시에는, 포토레지스트 LER은 약 1 nm (3α) 보다 작은 값으로 되는 것이 요망된다. 다중층 스택 내의 각 층이 아래로 에칭됨에 따라서, 피처의 측벽은 평탄화되고 LER은 1 nm 보다 작은 값에 보다 가깝게 되도록 최적화된다.
다중측 스택을 사용하는 것의 최적화된 다른 효과는 개선된 처리량이다. 다중층 스택을 사용할 경우에, EUV 리소그래피를 사용함으로써 고 체적물 제조가 가능하게 되거나 실질적으로 가능하게 된다. 보다 얇은 포토레지스트 막들이 사용될 수 있어서 포토레지스트를 패터닝하는데 사용되는 노광량을 감소시킬 수 있다. 예를 들어서, 포토레지스트 두께를 약 1000 Å에서 약 300 Å으로 줄이면 포토레지스트를 노광시키는데 사용되는 노광량이 크게 감소하며 이로써 스캐너 처리량을 증가시킬 수 있다. 또한, 포토레지스트는 그 아래의 막들에 대해 반응성 이온 에칭 (RIE) 을 수행하여서 마스크 패턴을 타겟 층으로 전사하는 동안에 마스크 역할을 한다. 포토레지스트가 이러한 목적을 위해서 마스크 역할을 할 경우에, 포토레지스트 두께 하한치는 포토레지스트가 마스크로서 사용될 수 있으면 되는 최소 두께로 결정될 수 있다.
다중층 스택을 사용하는 바의 다른 최적화된 효과는 LCDU (local critical dimension uniformity) 이 낮아진다는 것이다. 다양한 실시예들에서, 이러한 낮은 LCDU은 보다 큰 피처를 규정하도록 EUV 리소그래피를 사용하고 패턴이 아래로 각 층으로, 예를 들어서 원자적으로 평탄한 층, 이어서 하나 이상의 하층, 그리고 마지막으로 타겟 층으로 전사될 때마다 피처의 폭을 좁게 하거나 크기를 작게 함으로써 획득될 수 있다.
다중층 스택을 사용하여서 얻게 되는 다른 최적화된 효과는 광학적 수평성 검사 (levelling) 센서를 효과적으로 사용하여서 웨이퍼 수평성을 양호하게 판정할 수 있다는 것이다. 통상적인 리소그래피에서 패턴을 정확하게 인쇄하기 위해서, 광자가 수평으로 놓인 포토레지스트와 충돌하여서 패턴을 포토레지스에 정확하게 인쇄할 수 있도록 보장하기 위해서 수평성 검사 방법이 사용된다. 포토레지스트 내에 적합한 이미지를 형성하는 바는 때로 포토레지스트 막 상으로 투사되는 노광 방사선의 초점면 (focal plane) 을 정밀하게 정렬하는 동작과 관련된다. 이는 반도체 기판을 에칭하고 반도체 스택의 후속 층들을 규정하는데 있어서 포토레지스트의 규정된 패턴이 개시 지점으로서 사용되기 때문에 중요하다.
기판의 수평성은 광학적 수평성 센서에 의해서 측정될 수 있다. 도 2는 웨이퍼의 수평성을 검출하는 광학적 수평성 센서의 개략적 도면의 실례를 제공한다. 웨이퍼 또는 기판은 패터닝될 수 있는 금속 (201); 산화물 층 (203); 비정질 탄소 (α-C) 층 또는 비정질 실리콘 (α-Si) 층일 수 있는 하드마크스 층 (205); 실리콘 옥시질화물 (SiON) 층일 수 있는 캡 층 (207), 하층 (209); 및 포토레지스트 (211) 를 포함한다. 광학적 수평성 센서는 수평성 검사 빔 (213) 과 관련되며, 이는 종종 포토레지스트 (211) 상으로 빔을 방사할 수 있다. 광학적 센서는 또한 광대역 수평성 검사 빔으로도 지칭되는 대략 500 nm 내지 1800 nm 파장 범위에서 동작할 수 있다. 포토레지스트 (211) 는 이 빔을 반사시키고 이 반사된 빔은 센서 (215) 에 의해서 검출된다. 포토레지스트 또는 웨이퍼의 특성에 따라서, 센서는 기판이 수평으로 놓여 있는지의 여부를 정확하게 검출할 수 있다. 다수의 서로 상이한 타입의 웨이퍼들이 툴 또는 장치에서 처리되기 때문에, 광학적 수평성 센서는 다양한 타입의 웨이퍼의 수평성을 판정할 수 있어야 한다. 그러나, 포토레지스트 (211) 가 예를 들어서 도 2의 금속 (201) 과 같은 다른 굴절 특성 또는 반사 특성을 가질 수 있는 그 아래의 층으로 빔을 굴절시킬 수 있기 때문에, 이 후속 층이 이 수평성 검사 빔을 반사 및/또는 굴절시키게 되고 이 굴절 또는 반사된 빔이 센서 (215) 에 의해서 또한 검출되게 된다. 도시된 바와 같이, 금속 층 (201) 으로부터 반사된 빔이 센서 (215) 에 의해서 검출된다. 이로써, 포토레지스트 표면을 검출할 시에 발생하는 에러들의 일 근원은 입사된 광대역 빔이 이미 존재한 웨이퍼 토포그래피로부터 반사되는 것이다. 이로써, 센서는 웨이퍼의 수평성을 정확하게 판정할 수 없을 수 있다. 광학적 수평성 센서가 수평성을 신속하게는 판정할 수 있을지라도, 광학적 수평성 센서는 통상적인 리소그래피에서 사용되는 다양한 웨이퍼 타입으로 인해서 큰 오차 레벨을 가질 수 있다.
이와 달리, 리소그래피 시에 웨이퍼의 수평성을 평가하기 위해서, 공기 게이지가 사용될 수 있다. 공기 게이지는 웨이퍼 아래의 후방 압력을 측정하며 웨이퍼가 불균형 상태에 있는지의 여부를 검출할 수 있다. 그러나, 이러한 측정은 보다 정확할지라도, 웨이퍼가 수평으로 놓여 있는지의 여부를 측정하는데에 시간이 오래 걸려서 웨이퍼 처리량을 저감시킬 수 있다.
통상적인 리소그래피에서와는 대조적으로, EUV 리소그래피는 대부분 통상적으로 진공에서 수행된다. 공기 게이즈는 압력을 측정하기 때문에 리소그래피를 위해서 웨이퍼가 수평으로 놓여 있는지의 여부를 검출하는데 사용될 수 없다. 따라서, EUV 리소그래피에서 사용되는 웨이퍼 및 표준 웨이퍼의 수평성을 측정하는데 사용되는 광학적 수평성 센서는 빔을 반사 또는 굴절시키는 반사 또는 굴절 현상을 유발하므로 오 (wrong) 반사된 또는 오 굴절된 빔을 검출하는 에러를 범할 수 있다.
본 명세서에서 기술된 다중측 스택을 하나 이상의 하층들이 광 흡수 특성을 가져서 수평성 검사 빔이 후속 층들로부터 굴절 또는 반사되는 것을 방지하며 이로써 이 센서에 의해서 검출되는 측정치의 오차를 줄일 수 있다는 점에서 유용하다. 따라서, 현재 사용되고 있는 막들을 본 명세서에서 개시된 바와 같은 최적화된 다중층 스택으로 대체함으로써 본 발명의 다중측 스택은 EUV 리소그래피 시에 정확한 광학적 포커싱 (focusing) 및 수평성 검사 시스템을 가능하게 한다.
이러한 최적화된 특성을 보일 수 있는 다중층 스택의 일 실례가 제공된다. 각 층은 PECVD를 사용하여서 증착될 수 있다. 타겟 층은 약 1500 Å의 두께를 갖는 TEOS 층과 같은 실리콘 산화물 기반 층일 수 있다. 이 타겟 층 상에 애시가능한 (ashable) 하드마스크일 수 있는 비정질 탄소의 제 1 하층이 존재할 수 있다. 이 비정질 탄소 층은 강성의 층이며 특히 후속 단계들에서 패터닝될 때에 미세 패턴을 유지하도록 높은 모듈러스를 가질 수 있다. 이 비정질 탄소 층의 탄소 층의 예시적인 두께는 약 400 Å 또는 약 900 Å일 수 있다. 이 비정질 탄소 층 상에 비정질 탄소에 대해서 높은 에칭 콘트라스트를 갖는 비정질 실리콘의 제 2 하층이 존재할 수 있다. 몇몇 실시예들에서, 비정질 실리콘은 도핑된다. 몇몇 실시예들에서, 이 비정질 실리콘은 도핑되지 않는다. 이 층은 약 100 Å 두께를 가질 수 있다. 이 비정질 실리콘 층 상에 원자적으로 평탄한 층이 존재할 수 있다. 비정질 실리콘 층은 이 원자적으로 평탄한 층에 대해서 높은 에칭 콘라스트를 가질 수 있다. 이 원자적으로 평탄한 층은 약 30 Å 내지 약 60 Å 두께를 갖는 실리콘 산화물 층일 수 있으며 이 막의 조도가 모노레이어의 두께 (monolayer) 보다 작도록 증착될 수 있다. 예를 들어서, 이 원자적으로 평탄한 층의 평균 조도 (average roughness) 는 약 2 Å 일 수 있다. 이 원자적으로 평탄한 층 상에는 포토레지스트 층이 존재할 수 있다. 다중층 스택의 이러한 실례는 EUV 리소그래피에서 포토레지스트 층 내에서 소망하는 피처보다 더 큰 피처를 패터닝하고 패턴이 하향으로 각 층에 대해서 에칭되면서 피처의 크기가 감소하도록 패턴을 하향으로 패터닝 및 에칭하며 각 층을 제거함으로써 사용될 수 있다.
방법
개시된 실시예들에 따라서 다중층 스택을 증착하는 방법들이 본 명세서에서 제공된다. 도 3은 다중층 스택을 증착하는 방법 (300) 의 프로세스 흐름도이다. 동작 (303) 이전에, 타겟 층이 기판 상에 증착되거나 타겟 층을 포함하는 기판이 제공될 수 있다. 다수의 실례들에서, 타겟 층은 실리콘 웨이퍼와 같은 기판 또는 웨이퍼 상에 증착된다. 몇몇 실시예들에서, 타겟 층은 금속 층, 산화물 층, 유전체 층 또는 초저 k 층일 수 있다. 특정 실시예에서, 타겟 층은 TEOS (tetraethyl orthosilicate) 층이다. 이 타겟 층의 두께는 약 200 Å 내지 약 2000 Å 또는 약 1500 Å 간에서 변할 수 있다.
동작 (303) 에서, 하나 이상의 하층들이 기판 상에 증착된다. 다수의 실시예들에서, 하층들이 타겟 층 상면에 직접적으로 증착된다. 몇몇 실시예들에서, 일 하층이 증착된다. 다양한 실시예들에서, 2 개의 하층들이 증착된다. 증착될 수 있는 하층의 개수는 1 개 내지 적어도 4 개 또는 적어도 5 개 이상 간에서 변할 수 있다.
각 하층은 인접하는 층과 상이한 조성을 갖거나 동일한 조성을 가질 수 있으며 패턴을 후속 층으로 전사한 후에 제거될 수 있다. 다양한 실시예들에서, 이 하층들 중 적어도 하나는 하드마스크 층이다. 하층들은 산화물, 금속, 도전성 막, 유전체 재료 또는 다른 재료로 구성될 수 있다. 예시적인 금속은 하프늄, 코발트, 텅스텐 및 티타늄을 포함하며, 예시적인 도전성 막은 티타늄 질화물, 티타늄 규화물 및 코발트 규화물을 포함한다. 예시적인 유전체 재료는 실리콘 산화물 및 실리콘 질화물을 포함한다. 다른 예시적인 하층 조성은 비정질 탄소, 비정질 실리콘, 실리콘 옥시질화물 (SiON), 무질소 반사 방지 층 (NFARL) 및 실리콘 반사 방지 코팅 (SiARC) 을 포함한다. 몇몇 실시예들에서, 타겟 층 상면에 직접적으로 증착된 하층은 높은 모듈러스를 갖거나 큰 강성을 가지는데 이러한 강성은 모듈러스 또는 응력에 의해서 측정될 수 있다. 이 강성의 하층의 실례는 비정질 탄소 또는 다이아몬드성 탄소를 포함한다. 몇몇 실시예들에서, 비정질 탄소 층이 기판을 하이드로카본 프리커서 (hydrocarbon precursor) 에 노출시킴으로써 하나 이상의 하층들 중 일 하층으로서 증착될 수 있다.
다양한 실시예들에서, 이 타겟 층 상면에 직접적으로 증착된 하층은 타겟 층에 대해서 높은 에칭 콘트라스트를 갖는다. 각 하층은 인접하는 하층에 대해서 높은 에칭 콘트라스트를 갖는다. 예를 들어서, TEOS 타겟 층은 비정질 탄소 층에 대해서 높은 에칭 콘트라스트를 갖는다. 따라서, 몇몇 실시예들에서, 비정질 탄소 하층은 TEOS 타겟 층의 상면에 증착될 수 있다.
각 하층의 두께는 약 100 Å 내지 약 900 Å 또는 약 400 Å 내지 약 900 Å의 범위에 존재할 수 있다. 몇몇 실시예들에서, 각 하층의 두께는 동일하다. 몇몇 실시예들에서, 각 하층의 두께는 서로 상이하다. 다양한 실시예들에서, 타겟 층 상면에 놓인 하층의 두께는 다른 하층들의 두께보다 클 수 있다. 특정 실례에서, 400 Å 두께의 비정질 탄소 하층이 타겟 층 상에 증착되고 낮은 수소 함유량을 갖는 100 Å 두께의 비정질 실리콘 층이 이 비정질 탄소 층 상에 증착될 수 있다. 수소를 낮은 양으로 함유하는 비정질 실리콘 층에서의 수소 함유량은 약 5 ％ 보다 작거나 약 10 ％ 보다 작거나 약 20 ％ 보다 작을 수 있다. 이 낮은 수소 함유량은 비정질 실리콘 층 상면 상에서 층의 접착력에 의존할 수 있다. 다수의 실시예들에서, 비정질 탄소 층도 역시 수소를 낮은 함유량으로 포함할 수 있으며 수소 함유량은 약 10 ％ 보다 작거나 약 20 ％ 보다 작을 수 있다.
도 3으로 돌아가면, 동작 (305) 에서, 원자적으로 평탄한 층이 기판 상에 증착될 수 있다. "원자적으로 평탄한 (atomically smooth)" 이라는 용어는 한 개의 모노레이어의 두께 또는 한 개의 모노레이어의 두께의 약 1/2 보다 작은 국부적 조도를 갖는 바로서 규정될 수 있다. "국부적"이란 웨이퍼 표면적 1 ㎛2 에서 측정되는 조도로서 규정될 수 있다. 이 층의 조도 (roughness) 는 관측 또는 AFS (atomic force spectroscopy) 에 의해서 평가되거나 평균 선으로부터의 요철 프로파일의 수직 편차의 평균을 평가하거나 평균 선으로부터의 요철 프로파일의 수직 편차의 RMS (root mean square) 을 구함으로써 측정될 수 있다. 몇몇 실시예들에서, 이 원자적으로 평탄한 층의 평균 국부적 조도는 약 2 Å 보다 작다.
다수의 실시예들에서, 이 원자적으로 평탄한 층은 하나 이상의 하층 상에 증착된다. 특정 실시예에서, 이 원자적으로 평탄한 층은 낮은 수소 함유량을 갖는 비정질 실리콘 층 상면에 증착된다. 다양한 실시예들에서, 원자적으로 평탄한 층은 패턴을 후속 층으로 전사한 후에 제거 가능하다. 원자적으로 평탄한 층은 얇은 층이며 약 30Å 내지 약 60 Å 의 두께를 가질 수 있다. 그 아래의 하층들 및 그 위의 임의의 층들에 대해서, 이 원자적으로 평탄한 층은 높은 에칭 콘트라스트를 가질 수 있다. 특정 실례에서, 원자적으로 평탄한 층은 실리콘 산화물 (SiO2) 의 얇은 층이다. 다수의 실시예들에서, 이 원자적으로 평탄한 층은 산화물 층이다.
동작 (307) 에서, 포토레지스트가 원자적으로 평탄한 층 상에 증착된다. 다양한 실시예들에서, 포토레지스트가 원자적으로 평탄한 층 상면에 직접적으로 증착되도록 포토레지스트는 원자적으로 평탄한 층에 직접적으로 인접할 수 있다. 수많을 실시예들에서, 원자적으로 평탄한 층 및 그 아래의 하나 이상의 하층들은 포토레지스트와 타겟 층 간에 개재되도록 증착된다. 몇몇 실시예들에서, 포토레지스트가 증착되기 이전에, 하나 이상의 하층들이 원자적으로 평탄한 층 상면에 증착된다. 수많을 실시예들에서, 포토레지스트는 폴리(메틸 메타크릴레이트) 폴리 (메틸 글루타리미드) (PMGI) 또는 페놀 포르말데히드 수지일 수 있다. 이 포토레지스트의 두께는 약 100 Å 내지 약 600 Å 간에 존재하며 예를 들어서 약 300 Å 일 수 있다. 몇몇 실시예들에서, 증착된 포토레지스트의 두께는 약 600 Å 일 수 있다.
몇몇 실시예들에서, 극자외선 리소그래피를 사용하여서 포토레지스트가 패터닝될 수 있다. 수많을 실시예들에서, 이 극자외선 리소그래피는 규정된 패턴의 감광성 사이트들 (sites) 을 포토레지스트 상에 증착하고 이 패턴을 포토레지스트에 인쇄하는 동작들을 포함한다. 수많을 실시예들에서, 패턴이 포토레지스트에 규정된 후에, 각 층이 패터닝되고 제거됨에 따라서 규정된 피처들의 크기가 감소하도록 하는 크기를 점점 줄이는 방법 (shrinking method) 에 의해서 패턴이 후속 층들로 전사된다.
방법 (300) 에서 기술된 각 층은 다양한 방법들에 의해서 증착될 수 있다. 이 증착 프로세스의 실례들은 원자 층 증착 (ALD), 플라즈마 강화 ALD (PEALD), 컨포멀 막 증착 (CFD), 화학 기상 증착 (CVD), 플라즈마 강화 CVD (PECVD), 물리적 기상 증착 (PVD) 및 스핀-온 방법을 포함한다. 몇몇 실시예들에서, 동작 (303) 에서의 하층은 PECVD와 같은 증착 기술에 의해서 증착되며 하이드로카본 프리커서를 포함하는 증착 가스로부터 증착 챔버 내에서 플라즈마를 생성하는 동작이 수행될 수 있다. 이 하이드로카본 프리커서는 화학식 CxHy에 의해서 규정될 수 있으며, 여기서 x는 2 내 10 간의 정수이며 y는 2 내지 24 간의 정수이다. 그 실례는 메탄 (CH4), 아세틸렌 (C2H2), 에틸렌 (C2H4), 프로필렌 (C3H6), 부탄 (C4H10), 사이클로헥산 (C6H12), 벤젠 (C6H6) 및 톨루엔 (C7H8) 을 포함한다. 고주파수 (HF) 전력 및 저주파수 (LF) 전력을 포함하는 이중 무선 주파수 (RF) 플라즈마 소스가 사용될 수 있다.
장치
본 명세서에서 기술된 다중층 스택 증착 및 사용은 반도체 프로세싱에 적합한 임의의 장치 상에서 수행될 수 있다. 몇몇 실시예들에서, 이 장치는 통합되며 반도체 기판을 프로세싱하기 위한 하나 이상의 챔버 또는 스테이션을 가질 수 있다. 본 명세서에서 기술된 방법들을 실시하기에 적합한 장치는 리소그래피 툴, 증착 출, 에칭 툴 및 다른 툴들을 포함할 수 있다.
일 실례로서, 본 명세서에서 제공되는 증착 기술들은 PECVD 반응기 또는 CFD 반응기에서 구현될 수 있다. 이러한 반응기는 다수의 형태를 취할 수 있으며 각각이 하나 이상의 웨이퍼를 하우징하며 다양한 웨이퍼 동작들을 수행하도록 구성될 수 있는 하나 이상의 챔버 또는 반응기 (때로 복수의 스테이션을 포함함) 를 포함할 수 있는 장치의 일부일 수 있다. 하나 이상의 챔버들은 규정된 위치 또는 위치들 내에서 (이 규정된 위치 내에서 예를 들어서, 회전, 진동 또는 다른 운동과 같은 운동을 하면서 또는 이러한 운동을 하지 않고) 웨이퍼를 유지할 수 있다. 일 구현예에서, 개시된 실시예들에서 수행되는 동작들 이전에, 막 증착을 받고 있는 웨이퍼는 이 프로세스 동안에 반응기 또는 챔버 내에서 일 스테이션에서 다른 스테이션으로 전달될 수 있다. 다른 구현예들에서, 상이한 동작을 수행하기 위해서 웨이퍼는 이 장치 내에서 챔버 간에서 전달될 수 있다. 임의의 증착 단계에서 총 막 두께의 전체 또는 일부가 단일 스테이션에서 모두 증착될 수 있다. 이 프로세스 동안에, 각 웨이퍼는 페디스탈, 웨이퍼 척 및/또는 다른 웨이퍼 유지 장치에 의해서 그 자리에서 유지될 수 있다. 웨이퍼가 가열될 소정의 동작에서, 본 장치는 가열 플레이트와 같은 가열기를 포함할 수 있다. 미국 캘리포니아 프레몬트 소재의 Lam Research 사가 생산하고 있는 VectorTM (예를 들어서, C3 Vector) 반응기 또는 SequelTM (예를 들어서, C2 Sequel) 반응기들 모두는 본 명세서에서 개시되는 기술들을 구현하는데 사용될 수 있는 적합한 반응기의 실례들이다.
도 4는 본 명세서에서 기술되는 방법들을 구현하도록 구성된 다양한 반응기 구성 요소들을 나타내는 간단한 블록도이다. 도시된 바와 같이, 반응기 (400) 는 반응기 (400) 의 다른 구성 요소들을 그 내에 봉입하고 접지된 가열기 블록 (420) 과 함께 동작하는 샤워헤드 (414) 를 포함하는 용량성 방전 타입 시스템에 의해서 생성되는 플라즈마를 그 내에 포함하는 프로세스 챔버 (424) 를 포함한다. 고주파수 (HF) 의 무선 주파수 생성기 (404) 및 저주파수 (LF) 의 무선 주파수 생성기 (402) 가 매칭 네트워크 (406) 및 샤워헤드 (414) 에 연결될 수 있다. 매칭 네트워크 (406) 에 의해서 공급된 전력 및 주파수는 프로세스 챔버 (424) 에 공급된 프로세스 가스로부터 플라즈마를 생성하는데 충분할 수 있다. 통상적인 프로세스에서, HF 무선 주파수 성분은 일반적으로 5 MHz 내지 60 MHz, 예를 들어서 13.56 MHz 일 수 있다. LF 무선 주파수 성분이 존재하는 동작에서, 이 LF 무선 주파수 성분은 약 100 kHz 내지 2 MHz, 예를 들어서 430 kHz 일 수 있다.
이 반응기 내에서, 웨이퍼 페디스탈 (418) 은 기판 (416) 을 지지할 수 있다. 웨이퍼 페디스탈 (418) 은 기판을 유지하며 동작들 간에서 기판을 챔버 (424) 내로 반입 또는 외부로 반출하는 척, 포크 또는 리프트 핀 (lift pin) (미도시) 을 포함할 수 있다. 척은 정전 척, 기계적 척 또는 본 산업 분야에서 사용되고/되거나 연구를 위해서 입수 가능한 다양한 다른 타입의 척일 수 있다.
다양한 프로세스 가스들이 유입구 (412) 를 통해서 도입될 수 있다. 다수의 소스 가스 라인들 (410) 이 메니폴드 (408) 에 연결된다. 이 가스들은 사전 혼합되거나 그렇지 않을 수 있다. 적합한 밸브 및 대용량 플로우 제어 메카니즘이 사용되어서 올바른 프로세스 가스가 본 프로세스의 각 동작의 증착 및 플라즈마 처리 국면 (phase) 동안에 전달되는 것을 보장할 수 있다. 화학적 프리커서(들)가 액체 형태로 전달되는 경우에, 액체 플로우 제어 메카니즘이 사용될 수 있다. 이어서, 이러한 액체는 증착 챔버 (424) 에 도달하기 이전에, 액체 형태로 공급된 화학적 프리커서의 기화 온도 위의 온도로 가열되는 메니폴드 내에서 이송되는 동안에 기화되어서 프로세스 가스와 혼합될 수 있다.
프로세스 가스는 유출구 (422) 를 통해서 챔버 (4220 를 빠져 나갈 수 있다. 예를 들어서 1 단 (stage) 또는 2 단의 기계적 건식 펌프 및/또는 터보분자 펌프 (440) 와 같은 진공 펌프가 사용되어서 쓰로틀 밸브 또는 펜더럼 밸브와 같은 폐루프 제어형 플로우 제약 장치를 사용함으로써 프로세스 가스를 프로세스 챔버 (424) 외부로 인출시켜서 프로세스 챔버 (424) 내의 압력을 적절하게 낮은 압력으로 유지할 수 있다.
상술한 바와 같이, 본 명세서에서 기술되는 증착 기술은 다중 스테이션 툴 또는 단일 스텔이션 툴 상에서 구현될 수 있다. 특정 구현예들에서, 4 스테이션 증착 방식을 갖는 300 mm Lam VectorTM 또는 6 스테이션 증착 방식을 갖는 200 mm SequelTM 이 사용될 수 있다. 몇몇 구현예들에서, 450 mm 웨이퍼를 프로세싱하기 위한 툴이 사용될 수 있다. 다양한 구현예들에서, 매 증착 프로세스 후에 웨이퍼들이 인덱싱되거나 에칭 챔버들 또는 스테이션들이 동일한 툴의 일부인 경우에는 에칭 단계들 후에 웨이퍼들이 인덱싱되거나 다수의 증착 및 처리들이 단일 스테이션에서 수행된 후에 웨이퍼가 인덱싱될 수 있다. 몇몇 구현예들에서, 하층이 증착된 후이거나 원자적으로 평탄한 층이 증착된 후와 같이 각 층이 증착된 후에 웨이퍼들이 인덱싱될 수 있다.
몇몇 실시예들에서, 본 명세서에서 개시되는 기술들을 수행하도록 구성된 장치가 제공될 수 있다. 적합한 장치는 다양한 프로세스 동작들을 수행하기 위한 하드웨어 및 개시된 실시예들에 따른 프로세스 동작은 제어하기 위한 인스트럭션들을 갖는 시스템 제어기 (550) 를 포함할 수 있다. 이 시스템 제어기 (550) 는 하나 이상의 메모리 장치 및 하나 이상의 프로세서를 통상적으로 포함하며, 이 하나 이상의 프로세서는 예를 들어서 밸브, RF 생성기, 웨이퍼 핸들링 시스템 등과 같은 다양한 프로세서 제어 장비와 통신 가능하게 연결되어서 본 장치가 개시된 실시예들에 따른 기술들, 예를 들어서 도 3의 동작들로 제공된 바와 같은 기술을 수행할 수 있도록 상기 인스트럭션들을 실행시키도록 구성된다. 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독 가능한 매체가 시스템 제어기 (550) 에 연결될 수 있다. 이 시스템 제어기 (550) 는 예를 들어서 대용량 플로우 제어기, 밸브, RF 생성기, 진공 펌프 등과 같은 다양한 하드웨어와 통신 가능하게 연결되어서 본 명세서에서 기술된 증착 동작들과 연관된 다양한 프로세스 파라미터들을 제어할 수 있다.
몇몇 실시예들에서, 시스템 제어기 (550) 는 반응기 (400) 의 모든 동작들을 제어할 수 있다. 시스템 제어기 (550) 는 대용량 저장 장치 내에 저장되어서 메모리 장치 내로 로딩되어서 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행시킬 수 있다. 이와 달리, 제어 로직이 제어기 (430) 내에 하드 코딩될 수 있다. 이러한 목적을 위해서, ASIC (application specific integrated circuit), PLD (programmable logic device) (예를 들어서, FPGA (field-programmable gate array) ) 등이 사용될 수 있다. 다음의 설명 부분에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 대응하는 하드 코딩된 로직이 그 대신에 사용될 수 있다. 시스템 제어 소프트웨어는 가스 플로우, 웨이퍼 이동, RF 생성기 활성화에 대한 타이밍을 제어하기 위한 인스트럭션들 및 반응기 장치 (400) 에 의해서 수행되는 특정 프로세스의 가스 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타겟 전력 레벨, RF 전력 레벨, 기판 페디스탈, 척 및/또는 서스셉터 (susceptor) 위치 및 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수 있다. 이 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수 있다. 예를 들어서, 다양한 프로세스 툴의 프로세스를 실행시키는데 필요한 프로세스 툴 구성 요소들의 동작을 제어하도록 다양한 프로세스 툴 구성 요소 서브루틴 또는 제어 객체가 기록될 수 있다. 이 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로서 코딩될 수 있다.
시스템 제어기 (550) 는 통상적으로 하나 이상의 메모리 장치들 및 본 개시에 따른 기술을 본 장치가 수행할 수 있도록 하는 인스트럭션들을 실행시키도록 구성된 하나 이상의 프로세서를 포함할 수 있다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독 가능한 매체가 시스템 제어기 (550) 에 연결될 수 있다.
본 명세서에서 상술한 장치 및/또는 방법은 예를 들어서 반도체 장치, 디스플레이, LED, 광전 패널 등의 제조 또는 가공을 위한 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수 있다. 통상적으로, 이러한 툴들 또는 프로세스들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 사용 또는 수행될 수 있다. 막 리소그래피 패터닝은 통상적으로 다음의 단계들 중 몇몇 또는 모두를 포함하며, 다음의 각 단계는 복수의 가능한 툴을 사용하여서 수행되며, 이러한 단계들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여서, 개시된 실시예들에서 제공된 바와 같은 기판 또는 다중측 스택과 같은 작업 대상 (workpiec)에 포토레지스트를 도포하는 단계, (2) 고온 플레이트 퍼니스 또는 UV 경화 툴을 사용하여서 포토레지스트를 경화하는 단계, (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여서 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 단계, (4) 습식 벤치 (wet bench) 와 같은 툴을 사용하여서 레지스트를 선택적으로 제거하여서 이를 패터닝하도록 상기 포토레지스트를 현상하는 단계, (5) 건식 또는 플라즈마 보조 에칭 툴을 사용하여서 상기 포토레지스트 패턴을 비정질 탄소 하층과 같은 그 아래의 막 또는 작업 대상에 전사하는 단계 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 탈피기 (stripper) 와 같은 툴을 사용하여서 포토레지스트를 제거하는 단계를 포함할 수 있다.
하나 이상의 프로세스 스테이션들은 다중 스테이션 프로세스 툴 내에 포함될수 있다. 도 5는 어느 하나 또는 모두가 원격 플라즈마 소스를 포함할 수 있는 인바운드 로드 락 (inbound load lock) (502) 및 아웃바운드 로드 락 (504) 을 갖는 다중 스테이션 프로세싱 툴 (500) 의 일 실시예를 개략도이다. 대기 압력 하에 있는 로봇 (506) 이 웨이퍼를 포드 (508) 를 통해서 로딩된 카세트로부터 대기 압력 포트 (510) 를 통해서 인바운드 로드 락 (502) 내로 이동시키도록 구성된다. 웨이퍼는 로봇 (506) 에 의해서 인바운드 로드 락 (502) 내의 페디스탈 (512) 상에 배치되며, 대기 압력 포트 (510) 가 폐쇄되고, 인바운드 로드 락이 펌핑 다운된다. 이 인바운드 로드 락 (502) 이 원격 플라즈마 소스를 포함할 경우에, 웨이퍼는 프로세싱 챔버 (514) 내로 도입되기 이전에 이 인바운드 로드 락 내에서 원격 플라즈마 처리를 받게 된다. 또한, 웨이퍼는 예를 들어서 습기 및 흡수된 가스가 제거되도록 이 인바운드 로드 락 (502) 내에서 가열될 수 있다. 이어서, 프로세싱 챔버 (514) 로의 챔버 전송 포트 (502) 가 개방되고 다른 로봇 (미도시) 이 웨이퍼를 프로세싱을 위해서 반응기 내에 배치하되 반응기 내에 도시된 제 1 스테이션의 페디스탈 상에 배치한다. 도시된 실시예들은 로드 락들을 포함하지만, 몇몇 실시예들에서는, 로드락을 거치지 않고 웨이퍼가 프로세스 스테이션으로 바로 반입될 수 있다.
도시된 프로세싱 챔버 (514) 는 도 5에 도시된 실시예에서는 참조부호 (1) 내지 (4)로 표시된 4 개의 프로세스 스테이션을 포함한다. 각 스테이션은 가열된 페디스탈 (스테이션 (1) 에서는 참조 부호 (518) 로 표시됨) 및 가스 라인 유입구를 갖는다. 몇몇 실시예들에서, 각 프로세스 스테이션들은 상이하거나 복수의 목적을 가질 수 있다. 예를 들어서, 몇몇 실시예들에서, 프로세스 스테이션은 CFD 프로세스 모드와 PECVD 프로세스 모드 간에 스위칭될 수 있다. 이와 달리 또는 추가적으로, 몇몇 실시예들에서, 프로세싱 챔버 (514) 는 서로 함께 쌍을 이루는 CFD 프로세스 스테이션 및 PECVD 프로세스 스테이션의 하나 이상의 쌍들을 포함할 수 있다. 도시된 프로세싱 챔버 (514) 는 4 개의 스테이션을 포함하고 있지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 개수의 스테이션을 가질 수 있다. 예를 들어서, 몇몇 실시예들에서, 프로세싱 챔버는 5 개 이상의 스테이션을 가질 수 있는 반면에, 다른 실시예에서는 프로세싱 챔버는 3 개 이하의 스테이션을 가질 수 있다.
도 5는 또한 프로세싱 챔버 (514) 내에서 웨이퍼들을 전달하기 위한 웨이퍼 핸들링 시스템 (509) 의 실시예를 나타내고 있다. 몇몇 실시예들에서, 웨이퍼 핸들링 시스템 (509) 은 다양한 프로세스 스테이션들 간에서 및/또는 프로세스 스테이션과 로드 락 간에서 웨이퍼를 전달할 수 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 사용될 수 있다. 비한정적인 실례들은 웨이퍼 카로우젤 (carousel) 및 웨이퍼 핸들링 로봇을 포함한다. 도 5는 또한 프로세스 툴 (500) 의 프로세스 조건 및 하드웨어 상태를 제어하도록 사용되는 시스템 제어기 (550) 의 실시예를 나타내고 있다. 이 시스템 제어기 (556) 는 하나 이상의 메모리 장치 (556), 하나 이상의 대용량 저장 장치 (554) 및 하나 이상의 프로세서 (552) 를 포함한다. 이 프로세서 (552) 는 CPU, 컴퓨터, 아날로그 및/또는 디지털 입출력 접속부, 스텝퍼 모터 제어기 보드 및 다른 유사한 구성 요소들을 포함한다.
몇몇 실시예들에서, 시스템 제어기 (550) 는 프로세스 툴 (500) 의 모든 동작들을 제어할 수 있다. 시스템 제어기 (550) 는 대용량 저장 장치 (554) 내에 저장되어서 메모리 장치 (556) 내에 로딩되어 프로세서 (552) 상에서 실행되는 시스템 제어 소프트웨어 (558) 를 실행시킬 수 있다. 이와 달리, 제어 로직이 제어기 (550) 내에 하드 코딩될 수 있다. 이러한 목적을 위해서, ASIC (application specific integrated circuit), PLD (programmable logic device) (예를 들어서, FPGA (field-programmable gate array) ) 등이 사용될 수 있다. 다음의 설명 부분에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 대응하는 하드 코딩된 로직이 그 대신에 사용될 수 있다. 시스템 제어 소프트웨어 (558) 는 프로세스 툴 (500) 에 의해서 수행되는 특정 프로세스의 타이밍, 가스 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타겟 전력 레벨, RF 전력 레벨, RF 노출 시간, 기판 페디스탈, 척 및/또는 서스셉터 위치 및 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수 있다. 이 시스템 제어 소프트웨어 (558) 는 임의의 적합한 방식으로 구성될 수 있다. 예를 들어서, 다양한 프로세스 툴의 프로세스를 실행시키는데 필요한 프로세스 툴 구성 요소들의 동작을 제어하도록 다양한 프로세스 툴 구성 요소 서브루틴 또는 제어 객체가 기록될 수 있다. 이 시스템 제어 소프트웨어 (558) 는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로서 코딩될 수 있다.
몇몇 실시예들에서, 시스템 제어 소프트웨어 (558) 는 상술한 바와 같은 다양한 파라미터를 제어하기 위한 인스트럭션들을 시퀀싱하는 IOC (input/output control) 를 포함한다. 예를 들어서, 증착 프로세스의 각 동작은 시스템 제어기 (550) 에 의해서 실행되도록 하나 이상의 인스트럭션들을 포함할 수 있다. PECVD 프로세스 동작을 위한 프로세스 조건을 설정하기 위한 인스트럭션들이 대응하는 PECVD 레시피 프로세스 동작 내에 포함될 수 있다. 몇몇 실시예들에서, 이 PECVD 프로세스 동작들은 순차적으로 배열되어서 PECVD 프로세스를 위한 모든 인스트럭션들이 해당 프로세스 국면 (phase) 과 동시에 실행될 수 있다.
시스템 제어기 (550) 와 연관된 대용량 저장 장치 (554) 및/또는 메모리 장치 (556) 내에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 몇몇 실시예들에서 사용될 수 있다. 이러한 목적을 위한 프로그램 또는 프로그램 섹션들의 실례는 기판 포지션닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 가열기 제어 프로그램 및 플라즈마 제어 프로그램을 포함한다.
기판 포지션닝 프로그램은 기판을 페디스탈 (518) 상에 로딩하고 이 기판과 프로세스 툴 (500) 의 다른 구성 요소 간의 이격 정도를 제어하도록 사용되는 프로세트 툴 구성 요소들에 대한 프로그램 코드를 포함할 수 있다.
프로세스 가스 제어 프로그램은 가스 성분 및 플로우 레이트를 제어하고 선택 사양적으로는 프로세스 스테이션 내의 압력을 안정화시키기 위해서 다중층 스택 증착 이전에 가스를 하나 이상의 프로세스 스테이션 내로 유입시키기 위한 코드를 포함할 수 있다. 몇몇 실시예들에서, 제어기 (550) 는 하나 이상의 하층을 증착하고 이어서 원자적으로 평탄한 층을 증착하기 위한 인스트럭션들을 포함한다.
압력 제어 프로그램은 예를 들어서 프로세스 스테이션 내로의 가스 플로우 또는 프로세스 스테이션의 배기 시스템 내의 쓰로틀 밸브를 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수 있다. 몇몇 실시예들에서, 제어기 (550) 는 하나 이상의 하층을 증착하고 원자적으로 평탄한 층을 증착하기 위한 인스트럭션들을 포함한다.
가열기 제어 프로그램은 기판을 가열하는데 사용되는 가열부로의 전류를 제어하기 위한 코드를 포함할 수 있다. 이와 달리, 가열기 제어 프로그램은 기판으로의 열 전달 가스 (가령, 헬륨) 의 공급을 제어할 수 있다. 소정의 구현예들에서, 제어기 (550) 는 하나 이상의 하층을 증착하고 원자적으로 평탄한 층을 증착하기 위한 인스트럭션들을 포함한다.
플라즈마 제어 프로그램은 본 명세서에서 개시된 실시예들에 따라서 하나 이상의 프로세스 스테이션 내의 RF 전력 레벨 및 노출 시간을 설정하기 위한 코드를 포함할 수 있다. 몇몇 실시예들에서, 제어기 (550) 는 하나 이상의 하층을 증착하고 원자적으로 평탄한 층을 증착하기 위한 인스트럭션들을 포함한다.
몇몇 실시예들에서, 시스템 제어기 (550) 와 연관된 사용자 인터페이스가 존재할 수 있다. 이 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 상태의 그래픽 소프트웨어 디스플레이 및 포인팅 장치, 키보드, 터치 스크린, 마이크폰 등과 같은 사용자 입력 장치를 포함할 수 있다.
몇몇 실시예들에서, 시스템 제어기 (550) 에 의해서 조절되는 파라미터들은 프로세스 조건과 관련될 수 있다. 비한정적 실례들은 프로세스 가스 성분 및 플로우 레이트, 온도, 압력, (RF 바이어스 전력 레벨 및 노출 시간과 같은) 플라즈마 조건, 등을 포함할 수 있다. 이러한 파라미터들은 사용자 인터페이스를 사용하여서 입력될 수 있는 레시피의 형태로 해서 사용자에게 제공될 수 있다.
이러한 프로세스를 모니터링하기 위한 신호가 다양한 프로세스 툴 센서로부터 시스템 제어기 (550) 의 아날로그 및/또는 디지털 입력 접속부들에 의해서 제공될 수 있다. 프로세스를 제어하기 위한 신호는 프로세스 툴 (500) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수 있다. 모니터링될 수 있는 이러한 프로세스 툴 센서들의 비한정적 실례들은 대량 플로우 제어기, (마노미터와 같은) 압력 센서, 써모커플 등을 포함할 수 있다. 적절하게 프로그램된 피드백 알고리즘 및 제어 알고리즘이 이러한 센서들로부터의 데이터와 함께 사용되어서 프로세스 조건들을 관리할 수 있다.
시스템 제어기 (550) 는 상술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수 있다. 이러한 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도 등과 같은 다양한 프로세스 파라미터들을 제어할 수 있다. 이 인스트럭션들은 본 명세서에서 개시된 다양한 실시예들에 따른 다중층 막 스택의 인 시츄 증착 (in-situ deposition) 을 동작시키도록 이러한 파라미터들을 제어할 수 있다.
시스템 제어기 (550) 는 통상적으로 하나 이상의 메모리 장치 및 본 개시된 실시예들에 따른 방법을 본 장치가 수행하도록 하는 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서를 포함할 수 있다. 본 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독 가능한 비일시적 매체가 이 시스템 제어기 (550) 에 연결될 수 있다.
실험 결과
극자외선 리소그래피에서 다중층 스택을 사용한 효과를 평가하기 위해서 실험이 수행되었다. 2 개의 타입의 다중층 스택이 사용되어서 일반적인 비아 홀 (via hole) 을 패터닝하였다.
제 1 실험에서, 1500 Å 두께의 TEOS 층이 타겟 층으로서 실리콘 기판 상에 증착되었다. 900 Å 두께의 비정질 탄소 하층이 타겟 층 상에 증착되고 이어서 낮은 수소 함유량을 갖는 200 Å 두께의 비정질 실리콘 층이 상기 탄소 하층 상에 증착되었다. 이어서, 이 비정질 실리콘 층 상에 60 Å 두께의 원자적으로 평탄한 층이 증착되었다. 이어서, 100 Å 두께의 하층이 상기 원자적으로 평탄한 층 상에 증착되고, 이어서 600 Å 두께의 포토레지스트가 증착되었다. 이러한 다중층 스택을 갖는 웨이퍼가 극자외선 리소그래피를 사용하여서 패터닝되어서 포토레지스트 내에 큰 홀들이 패터닝되었다. 52 nm 피치의 30 nm 비아에 대한 LCDU (local critical dimension uniformity) 가 개선됨이 평가되었다. 목표 LCDU 은 2.5 nm (3α) 였다. 극자외선 리소그래피 이후의 포토레지스트의 평균 임계 치수 (CD) 는 28.9 nm 였으며 LCDU 은 4.92 nm (3α) 였다. 다중층 스택 상의 패터닝된 포토레지스트의 위에서 아래로 본 이미지가 도 6a에 도시되어 있다.
피처의 크기를 목표 크기로 줄여가면서 후속층이 아래로 패터닝 및 에칭되었다. 포토레지스트가 사전 처리되고 패턴이 하드마스크 개방 에칭 (이하에서는, HMO) 에 의해서 비정질 탄소로 전사된 후에, 평균 CD는 27.9 nm이며 LCDU 은 2.56 nm (3α) 였다. HMO 후의 패터닝된 기판의 위에서 아래로 본 이미지가 도 6b에 도시되어 있다. 마지막으로, 타겟 층이 패터닝되고 국부적 CD 평균치가 23.1 nm이며 LCDU 은 2.38 nm (3α) 였다. 패터닝된 타겟 층을 위에서 아래로 본 이미지가 도 6c에 제공되며, 이 패터닝된 타겟 층의 측 프로파일 이미지가 도 6d에서 제공된다. 타겟 층의 CD가 포토레지스트에서의 CD 크기의 대략 70 ％가 되도록 결과적으로 생성된 CD의 크기는 줄어 들었다. 타겟 층 에칭은 2.5 nm (3α) 의 목표 LCDU에 보다 근사하게 되었다. 도 6c 및 도 6d에 도시된 바와 같이, 패터닝된 타겟 층은 평탄한 에지 및 낮은 라인 에지 조도를 갖는다.
제 2 실험에서, 1000 Å 두께의 TEOS 층이 타겟 층으로서 실리콘 기판 상에 증착되었다. 400 Å 두께의 비정질 탄소 하층이 타겟 층 상에 증착되고 이어서 낮은 수소 함유량을 갖는 100 Å 두께의 비정질 실리콘 층이 상기 탄소 하층 상에 증착되었다. 이어서, 이 비정질 실리콘 층 상에 30 Å 두께의 원자적으로 평탄한 층이 증착되었다. 이어서, 100 Å 두께의 하층이 상기 원자적으로 평탄한 층 상에 증착되고, 이어서 300 Å 두께의 표준 포토레지스트가 증착되었다. 이러한 다중층 스택을 갖는 웨이퍼가 극자외선 리소그래피를 사용하여서 패터닝되어서 포토레지스트 내에 큰 홀들이 패터닝되었다. 52 nm 피치의 30 nm 비아에 대한 LCDU (local critical dimension uniformity) 가 개선됨이 평가되었다. 목표 LCDU 은 2.5 nm (3α) 였다. 극자외선 리소그래피 이후의 포토레지스트의 평균 임계 치수 (CD) 는 28.6 nm 였으며 LCDU 은 4.29 nm (3α) 였다. 다중층 스택 상의 패터닝된 포토레지스트를 위에서 아래로 본 이미지가 도 7a에 도시되어 있다.
피처의 크기를 목표 크기로 줄여가면서 후속층이 아래로 패터닝 및 에칭되었다. 하드마스크 개방 에칭 (HMO) 이후에, 평균 CD는 20.9 nm이며 LCDU 은 3.39 nm (3α) 였다. HMO 후의 패터닝된 기판의 위에서 아래로 본 이미지가 도 7b에 도시되어 있다. 마지막으로, 타겟 층이 패터닝되고, 국부적 CD 평균치가 22.8 nm이며 LCDU 은 2.77 nm (3α) 였다. 패터닝된 타겟 층을 위에서 아래로 본 이미지가 도 7c에 제공되며, 이 패터닝된 타겟 층의 측 프로파일 이미지가 도 7d에서 제공된다. 타겟 층의 CD가 포토레지스트에서의 CD 크기의 대략 70 ％가 되도록 결과적으로 생성된 CD의 크기는 줄어 들었다. 타겟 층 에칭은 2.5 nm (3α) 의 목표 LCDU에 보다 근사하게 되었다. 도 7c 및 도 7d에서의 패터닝된 타겟 층의 품질은 도 6c 및 도 6d에서의 패터닝된 타겟 층의 품질과 차이가 나지 않는다. 이는 보다 얇은 하층들 또는 보다 얇은 포토레지스트와 같은 보다 얇은 막들도 역시 EUV 리소그래피에서 사용될 수 있음을 의미한다. 이로써, 반도체 프로세싱 시에 웨이퍼의 처리량이 증가하게 된다.
전술한 실시예들이 이해의 명료성을 위해서 어느 정도 세부적으로 기술되었지만, 소정의 변경 및 수정이 첨부된 청구 범위 내에서 실시될 수 있다. 본 실시예들의 프로세스, 시스템 및 장치를 구현하는 다수의 다른 방식들이 존재할 수 있다. 따라서, 본 실시예들은 예시적이며 비한정적으로 해석되어야 하며 실시예들은 본 명세서에서 주어진 세부 사항으로 한정되는 것은 아니다.

Claims (23)

  1. 극자외선 리소그래피 (extreme ultraviolet lithography) 를 위한 반도체 기판 상의 다중층 스택에 있어서,
    타겟 층;
    상기 타겟 층 위 그리고 상기 타겟 층에 인접한 하드마스크;
    상기 하드마스크 위의 제 1 하층; 및
    상기 제 1 하층 위 그리고 상기 제 1 하층에 인접한 포토레지스트를 포함하고,
    상기 제 1 하층 및 상기 하드마스크는 상기 포토레지스트와 상기 타겟 층 사이에 있는, 다중층 스택.
  2. 제 1 항에 있어서,
    상기 하드마스크는 비정질 탄소를 포함하는, 다중층 스택.
  3. 제 1 항에 있어서,
    상기 하드마스크는 1:1 의 모듈러스 (modulus) 대 응력 비를 갖는, 다중층 스택.
  4. 제 1 항에 있어서,
    상기 포토레지스트는 100 Å 내지 600 Å 두께인, 다중층 스택.
  5. 제 1 항에 있어서,
    상기 제 1 하층의 두께는 30 Å 내지 60 Å 인, 다중층 스택.
  6. 제 1 항에 있어서,
    상기 제 1 하층은 탄소, 수소, 산소, 실리콘, 텅스텐 중 적어도 하나를 포함하는, 다중층 스택.
  7. 제 1 항에 있어서,
    상기 제 1 하층은 제거될 수 있는, 다중층 스택.
  8. 제 1 항에 있어서,
    상기 제 1 하층의 평균 국부적 조도는 2 Å보다 더 작은, 다중층 스택.
  9. 제 1 항에 있어서,
    상기 제 1 하층은 인접한 층들에 대해서 높은 에칭 콘트라스트를 갖는, 다중층 스택.
  10. 제 1 항에 있어서,
    상기 제 1 하층은 5 ％보다 더 작은 수소 함유량을 갖는, 다중층 스택.
  11. 제 1 항에 있어서,
    상기 제 1 하층은 웨이퍼 수평성 (leveling) 을 측정하기 위해 상기 반도체 기판 상에 충돌된 수평성 검사 빔 (levelness beam) 을 흡수하는, 다중층 스택.
  12. 극자외선 리소그래피용 반도체 기판을 프로세싱하는 방법에 있어서,
    타겟 층 위 그리고 상기 타겟 층에 인접한 하드마스크 상에 박형 하층을 증착하는 단계; 및
    상기 박형 하층 위 그리고 상기 박형 하층에 인접하게 포토레지스트 층을 증착하는 단계를 포함하고,
    상기 박형 하층은 플라즈마 강화 CVD (PECVD) 에 의해 증착되는, 기판 프로세싱 방법.
  13. 제 12 항에 있어서,
    상기 박형 하층은 하이드로카본 프리커서 (hydrocarbon precursor) 를 사용하여 증착되는, 기판 프로세싱 방법.
  14. 제 12 항에 있어서,
    상기 박형 하층은 모노레이어보다 더 작은 조도를 갖는, 기판 프로세싱 방법.
  15. 제 12 항에 있어서,
    상기 박형 하층은 30 Å 내지 60 Å 의 두께로 증착되는, 기판 프로세싱 방법.
  16. 제 12 항에 있어서,
    상기 박형 하층은 실리콘 산화물을 포함하는, 기판 프로세싱 방법.
  17. 제 12 항에 있어서,
    상기 박형 하층은 5 ％ 보다 작은 수소 함유량을 갖는, 기판 프로세싱 방법.
  18. 제 12 항에 있어서,
    상기 포토레지스트 층은 300 Å 의 두께로 증착되는, 기판 프로세싱 방법.
  19. 제 12 항에 있어서,
    상기 포토레지스트 층은 반응성 이온 에칭 동안 매칭부로서 역할하는, 기판 프로세싱 방법.
  20. 제 12 항에 있어서,
    진공에서 극자외선 리소그래피를 수행하는 단계를 더 포함하는, 기판 프로세싱 방법.
  21. 제 12 항에 있어서,
    극자외선 리소그래피를 사용하여 상기 포토레지스트 층을 패터닝하는 단계를 더 포함하는, 기판 프로세싱 방법.
  22. 제 12 항에 있어서,
    상기 반도체 기판 상으로 입사 빔을 방사하는 단계로서, 상기 입사 빔은 반사된 빔을 형성하도록 상기 반도체 기판으로부터 반사되는, 상기 입사 빔 방사 단계; 광학 수평성 센서를 사용하여 상기 반사된 빔을 검출하는 단계; 및 상기 반사된 빔에 기초하여 상기 반도체 기판의 수평성을 결정하는 단계를 더 포함하는, 기판 프로세싱 방법.
  23. 반도체 기판들을 프로세싱하기 위한 장치에 있어서,
    하나 이상의 프로세스 챔버들;
    상기 하나 이상의 프로세스 챔버들 및 연관된 플로우 제어 하드웨어 내로의 하나 이상의 가스 유입구들;
    저 주파수 무선 주파수 (LFRF) 생성기;
    고 주파수 무선 주파수 (HFRF) 생성기; 및
    적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고,
    상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신 가능하게 연결되고, 상기 적어도 하나의 프로세서는 적어도 상기 플로우 제어 하드웨어, 상기 LFRF 생성기, 및 상기 HFRF 생성기와 동작 가능하게 연결되고, 그리고
    상기 메모리는,
    하드마스크 상에 박형 하층의 증착을 유발하고; 그리고
    상기 박형 하층의 상면 상에 포토레지스트 층의 증착을 유발하기 위한 컴퓨터 실행 가능한 인스트럭션들을 저장하고,
    상기 박형 하층은 하이드로카본 프리커서를 사용한 PECVD에 의해 증착되는, 장치.
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