KR20220063142A - 표시 장치 및 표시 장치의 제작 방법 - Google Patents

표시 장치 및 표시 장치의 제작 방법 Download PDF

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Abstract

본 발명은, 가요성이 높은 표시 장치 및 그 제작 방법을 제공한다. 가요성을 갖는 기판 위에, 투광성을 갖는 반도체막을 포함하는 트랜지스터와, 제1 전극 및 제2 전극의 사이에 유전체막이 설치된 용량 소자와, 반도체막을 덮는 제1 절연막을 형성한다. 용량 소자는, 제1 전극과 유전체막이 접하는 영역을 갖고, 제1 절연막은, 당해 영역을 덮지 않는다.

Description

표시 장치 및 표시 장치의 제작 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING DISPLAY DEVICE}
본 발명은 물체, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스, 머신, 매뉴팩처, 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 발광 장치, 표시 장치, 및 그것들의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어, 전기 광학 장치, 표시 장치, 발광 장치, 반도체 회로, 트랜지스터, 및 전자 기기는, 반도체 장치를 구비하고 있는 경우가 있다.
최근 들어, 표시 소자에 액정 소자를 사용한 액정 표시 장치, 표시 소자에 유기 EL(일렉트로 루미네센스, 유기 발광 다이오드, OLED 등이라고도 함) 소자 등의 발광 소자를 사용한 발광 표시 장치 등의 표시 장치가 널리 보급되고 있다. 또한, 이 표시 장치는 가요성을 도모할 수 있으므로, 가요성을 갖는 기판을 사용한 표시 장치가 검토되고 있다.
가요성을 갖는 기판을 사용한 표시 장치의 제작 방법으로서는, 유리 기판이나 석영 기판과 같은 기판 위에 박막 트랜지스터 등의 반도체 소자를 제작한 후, 예를 들어 해당 반도체 소자와 기판 사이에 유기 수지를 충전하여, 유리 기판이나 석영 기판으로부터 다른 기판(예를 들어 가요성을 갖는 기판)으로 반도체 소자를 이동 적재하는 기술이 개발되어 있다(특허문헌 1).
일본 특허 공개 제2003-174153호 공보
본 발명의 일 형태는, 가요성이 높은 표시 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 깨지기 어려운 표시 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 경량의 표시 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 구부리기 쉬운 표시 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 신뢰성이 양호한 표시 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 신규의 표시 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 가요성을 갖는 기판 위에, 투광성을 갖는 반도체막을 포함하는 트랜지스터와, 제1 전극과 제2 전극 사이에 유전체막이 설치된 용량 소자와, 반도체막을 덮는 절연막을 갖고, 용량 소자는, 제1 전극과 유전체막이 접하는 영역을 갖고, 절연막은 당해 영역을 덮지 않는 것을 특징으로 하는 표시 장치이다.
본 발명의 일 형태는, 가요성을 갖는 기판 위에, 투광성을 갖는 반도체막을 포함하는 트랜지스터와, 제1 전극과 제2 전극 사이에 유전체막이 설치된 용량 소자와, 발광 소자와, 반도체막을 덮는 제1 절연막을 갖고, 용량 소자는, 제1 전극과 유전체막이 접하는 영역을 갖고, 제1 절연막은 당해 영역을 덮지 않는 것을 특징으로 하는 표시 장치이다.
제1 전극은, 반도체막과 동일한 표면 위에 형성된다. 발광 소자는, 예를 들어, 백색광을 발광할 수 있다. 또한, 발광 소자와 중첩하여, 착색층을 형성할 수 있다.
표시 장치는, 톱 에미션 구조, 보텀 에미션 구조, 또는 듀얼 에미션 구조로 할 수 있다.
표시 장치를 구부리기 쉽게 할 수 있다. 또한, 본 발명의 일 형태에 의하면, 굽힘 동작이 반복되었을 경우에도 파손되기 어렵기 때문에, 신뢰성이 양호한 표시 장치를 실현할 수 있다.
본 발명의 일 형태에 의하면, 가요성이 높은 표시 장치, 및 그 제작 방법을 제공할 수 있다.
본 발명의 일 형태에 의하면, 신뢰성이 양호한 표시 장치, 및 그 제작 방법을 제공할 수 있다.
본 발명의 일 형태에 의하면, 신규의 표시 장치, 및 그 제작 방법을 제공할 수 있다.
도 1은 표시 장치의 일 형태를 설명하는 사시도이다.
도 2는 표시 장치의 일 형태를 설명하는 단면도이다.
도 3은 표시 장치의 일 형태를 설명하는 블록도 및 회로도이다.
도 4는 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 5는 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 6은 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 7은 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 8은 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 9는 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 10은 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 11은 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 12는 표시 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 13은 표시 장치의 일 형태를 설명하는 단면도이다.
도 14는 트랜지스터의 일 형태를 설명하는 도면이다.
도 15는 트랜지스터의 일 형태를 설명하는 도면이다.
도 16은 트랜지스터의 일 형태를 설명하는 도면이다.
도 17은 트랜지스터의 밴드 구조를 설명하는 도면이다.
도 18은 발광 소자의 구성예를 설명하는 도면이다.
도 19는 전자 기기 및 조명 장치의 일례를 설명하는 도면이다.
도 20은 전자 기기의 일례를 설명하는 도면이다.
도 21은 표시 장치의 일 형태를 설명하는 단면도이다.
도 22는 표시 장치의 일 형태를 설명하는 단면도이다.
도 23은 표시 장치의 일 형태를 설명하는 단면도이다.
도 24는 표시 장치의 일 형태를 설명하는 단면도이다.
실시 형태에 대해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 서로 다른 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은, 발명을 명료화하기 위해 과장 또는 생략되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 특히 상면도에 있어서, 도면을 이해하기 쉽게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한, 도면 등에서 나타내는 각 구성의, 위치, 크기, 범위 등은, 발명의 이해를 용이하게 하기 위해서, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지는 않는다. 예를 들어, 실제의 제조 공정에 있어서, 에칭 등의 처리에 의해 레지스트 마스크 등이 의도하지 않게 감소하는 경우가 있지만, 이해를 용이하게 하기 위해 생략하고 나타내는 경우가 있다.
또한, 특히 상면도(「평면도」라고도 함)에 있어서, 도면을 이해하기 쉽게 하기 위해서, 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한, 본 명세서 등에서의 「제1」, 「제2」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 첨부하는 것으로, 공정순 또는 적층순 등, 어떤 순서나 순위를 나타내는 것이 아니다. 또한, 본 명세서 등에서 서수사가 첨부되어 있지 않은 용어라도, 구성 요소의 혼동을 피하기 위해서, 특허 청구 범위에서 서수사가 첨부되는 경우가 있다.
또한, 본 명세서 등에서 「전극」이나 「배선」이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이고, 또한, 직접 접하고 있는 것을 한정하는 것이 아니다. 예를 들어, 「절연층 A 위의 전극 B」의 표현이라면, 절연층 A 위에 전극 B가 직접 접하여 형성되어 있을 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 소스 및 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 것을 소스 또는 드레인으로 한정하기 어렵다. 이로 인해, 본 명세서에서는, 소스 및 드레인의 용어는, 바꾸어서 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 개재하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간에서의 전기 신호의 교환을 가능하게 하는 것이라면, 특별히 제한을 받지 않는다. 따라서, 「전기적으로 접속한다」라고 표현되는 경우에도, 실제 회로에서는, 물리적인 접속 부분이 없고, 배선이 연장되고 있을 뿐인 경우도 있다.
또한, 본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」 및 「직교」란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서에서, 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우에는, 특별한 설명이 없는 한, 포토리소그래피 공정에서 형성한 레지스트 마스크는, 에칭 공정 종료 후에 제거하는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다. 도 1의 (A)는 표시 장치(100)의 사시도이다. 본 실시 형태에 예시하는 표시 장치(100)는, 표시 소자에 발광 소자를 사용한 발광 표시 장치이다. 또한, 본 실시 형태에 예시하는 표시 장치(100)는 가요성을 갖고, 도 1의 (B) 및 도 1의 (C)에 도시한 바와 같이, 자유자재로 구부리는 것이 가능하다. 또한, 도 2는, 도 1의 (A)에 일점 쇄선 A1-A2로 나타내는 부위의 단면도이다.
<표시 장치의 구성>
본 실시 형태에 예시하는 표시 장치(100)는, 표시 영역(131), 제1 구동 회로(132), 제2 구동 회로(133)를 갖는다. 표시 영역(131), 제1 구동 회로(132), 및 제2 구동 회로(133)는, 복수의 트랜지스터에 의해 구성되어 있다. 예를 들어, 제2 구동 회로(133)는, 복수의 트랜지스터(233)에 의해 구성되어 있다. 또한, 표시 장치(100)는, 전극(115), EL층(117), 전극(118)을 포함하는 발광 소자(125)와, 단자 전극(116)을 갖는다. 발광 소자(125)는 표시 영역(131) 중에 복수 형성되어 있다. 또한, 각 발광 소자(125)에는, 발광 소자(125)의 발광량을 제어하는 트랜지스터(231)(도시하지 않음)가 전기적으로 접속되어 있다. 또한, 트랜지스터(231)에는, 용량 소자(232)가 전기적으로 접속되어 있다. 또한, 트랜지스터(231)에는, 데이터 신호를 공급할 수 있는 트랜지스터(431)가 전기적으로 접속되어 있다.
제1 구동 회로(132), 및 제2 구동 회로(133)는, 외부 전극(124)으로부터 공급된 신호를, 표시 영역(131) 중의 특정한 발광 소자(125)에 특정한 타이밍에서 공급하는 기능을 갖는다.
또한, 표시 장치(100)는, 접착층(120)을 개재하여 기판(111)과 기판(121)이 접합된 구조를 갖는다. 기판(111) 위에는, 접착층(112)을 개재하여 절연막(205)이 형성되어 있다. 절연막(205)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화알루미늄, 산화질화알루미늄, 또는 질화산화알루미늄 등을, 단층 또는 다층으로 형성하는 것이 바람직하다. 절연막(205)은 스퍼터링법이나 CVD법, 열산화법, 도포법, 인쇄법 등을 사용하여 형성하는 것이 가능하다.
또한, 절연막(205)은 하지층으로서 기능하여, 기판(111)이나 접착층(112) 등으로부터 트랜지스터나 발광 소자에 대한 불순물 원소의 확산을 방지, 또는 저감할 수 있다.
기판(111) 및 기판(121)으로서는, 유기 수지 재료나 가요성을 갖는 정도의 두께의 유리 재료 등을 사용할 수 있다. 표시 장치(100)를 소위 보텀 에미션 구조(하면 사출 구조)의 표시 장치, 또는 양면 사출형의 표시 장치로 하는 경우에는, 기판(111)에 EL층(117)으로부터의 발광에 대하여 투광성을 갖는 재료를 사용한다. 또한, 표시 장치(100)를 상면 사출형의 표시 장치, 또는 양면 사출형의 표시 장치로 하는 경우에는, 기판(121)에 EL층(117)으로부터의 발광에 대하여 투광성을 갖는 재료를 사용한다.
기판(121) 및 기판(111)에 사용할 수 있는, 가요성 및 가시광에 대한 투광성을 갖는 재료로서는, 폴리에틸렌테레프탈레이트 수지, 폴리에틸렌나프탈레이트 수지, 폴리아크릴로니트릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카르보네이트 수지, 폴리에테르술폰 수지, 폴리아미드 수지, 시클로올레핀 수지, 폴리스티렌 수지, 폴리아미드이미드 수지, 폴리염화비닐 수지 등이 있다. 또한, 투광성을 갖지 않는 기판으로서는, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판 등이 있다.
그 밖에도, 기판(121) 및 기판(111)으로서, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 폴리염화비닐, 폴리아미드, 폴리이미드, 무기 증착 필름, 또는 종이류 등을 사용할 수 있다. 또는, 셀로판 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르), 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등을 사용할 수도 있다.
또한, 기판(121) 및 기판(111)의 열팽창 계수는, 바람직하게는 30ppm/K 이하, 더욱 바람직하게는 10ppm/K 이하로 한다. 또한, 기판(121) 및 기판(111)의 표면에, 미리 질화 실리콘이나 산화질화 실리콘 등의 질소와 규소를 포함하는 막이나 질화알루미늄 등의 질소와 알루미늄을 포함하는 막과 같은 투수성이 낮은 보호막을 성막해 두어도 된다. 또한, 기판(121) 및 기판(111)으로서, 섬유체에 유기 수지가 함침된 구조물(소위, 프리프레그라고도 함)을 사용해도 된다.
이러한 기판을 사용함으로써, 깨지기 어려운 표시 장치를 제공할 수 있다. 또는, 경량의 표시 장치를 제공할 수 있다. 또는, 구부리기 쉬운 표시 장치를 제공할 수 있다.
또한, 트랜지스터(231), 트랜지스터(431), 용량 소자(232), 트랜지스터(233), 및 단자 전극(116)은 절연막(205) 위에 형성되어 있다(도 2 참조). 또한, 본 실시 형태에서는, 트랜지스터(431) 및 트랜지스터(233)를, 채널이 형성되는 반도체층을 2개의 게이트 전극 사이에 개재한 구조의, 듀얼 게이트형의 트랜지스터로서 예시하고 있다. 그러나, 트랜지스터(431) 및 트랜지스터(233)를, 싱글 게이트형의 트랜지스터로 하는 것도 가능하다. 예를 들어, 트랜지스터(431) 및 트랜지스터(233)로서, 채널 보호형의 트랜지스터나, 톱 게이트형의 트랜지스터 등을 사용하는 것도 가능하다.
또한, 도 2에 도시하지 않은 트랜지스터(231)도, 다른 트랜지스터와 마찬가지의 구조로 할 수 있다. 또한, 트랜지스터(231), 트랜지스터(431), 및 트랜지스터(233)는 마찬가지의 구조를 가져도 되고, 상이한 구조를 가져도 된다. 또한, 트랜지스터의 사이즈(예를 들어, 채널 길이, 및 채널 폭) 등은, 각 트랜지스터에서 적절히 조정하면 된다.
트랜지스터(431) 및 트랜지스터(233)는, 게이트 전극(206), 게이트 절연막(207), 산화물 반도체막(208), 소스 전극(209a), 드레인 전극(209b)을 갖는다.
또한, 트랜지스터(431) 및 트랜지스터(233) 위에 절연막(108)이 형성되고, 절연막(108) 위에 절연막(109)이 형성되고, 절연막(109) 위에 절연막(110)이 형성되어 있다. 절연막(110)은 보호 절연층으로서 기능하여, 절연막(110)보다 위의 층으로부터 트랜지스터(431) 및 트랜지스터(233)로의 불순물 원소가 확산되는 것을 방지 또는 저감할 수 있다.
또한, 트랜지스터(431) 및 트랜지스터(233)와 중첩하지 않는 영역에서, 절연막(108) 및 절연막(109)의 일부가 제거되어 있다. 절연막(108) 및 절연막(109)을 제거함으로써, 표시 장치(100)를 보다 구부리기 쉽게 할 수 있다.
또한, 절연막(110) 위에 절연막(211)이 형성되어 있다. 발광 소자(125)의 피형성면의 표면 요철을 저감하기 위하여 절연막(211)에 평탄화 처리를 행해도 된다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP))나 건식 에칭 처리에 의해 행할 수 있다.
또한, 절연막(211) 위에, 발광 소자(125)와, 해당 발광 소자(125)와 인접하는 다른 발광 소자(125)를 이격하기 위한 격벽(114)이 형성되어 있다.
또한, 기판(121)에는, 차광막(264), 착색층(266), 및 오버코트층(268)이 형성되어 있다. 표시 장치(100)는 EL층(117)으로부터 방출되는 광(235)을 착색층(266)을 통해 기판(121)측으로부터 사출하는, 소위 톱 에미션 구조(상면 사출 구조)의 표시 장치이다.
또한, 발광 소자(125)는, 절연막(211), 절연막(110), 절연막(109), 및 절연막(108)에 형성된 개구에 있어서, 배선(241)을 통해 트랜지스터(231)와 전기적으로 접속되어 있다.
또한, 단자 전극(116)과 중첩하여, 절연막(211), 절연막(110), 절연막(109), 및 절연막(108)에 형성된 개구에 있어서, 외부 전극(124)과 단자 전극(116)이 이방성 도전 접속층(123)을 개재하여 전기적으로 접속되어 있다. 외부 전극(124)으로서는, 예를 들어, FPC를 사용할 수 있다.
이방성 도전 접속층(123)은, 공지된 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나, 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용하여 형성할 수 있다.
이방성 도전 접속층(123)은, 열경화성, 또는 열경화성 및 광경화성의 수지에 도전성 입자를 혼합한 페이스트 상태 또는 시트 형상의 재료를 경화시킨 것이다. 이방성 도전 접속층(123)은, 광조사나 열 압착에 의해 이방성의 도전성을 나타내는 재료가 된다. 이방성 도전 접속층(123)에 사용되는 도전성 입자로서는, 예를 들어 구형(spherical) 유기 수지를 Au나 Ni, Co 등의 박막 형상의 금속으로 피복한 입자를 사용할 수 있다.
이방성 도전 접속층(123)을 개재하여 외부 전극(124)과 단자 전극(116)을 전기적으로 접속함으로써, 표시 장치(100)에 전력이나 신호를 입력하는 것이 가능하게 된다.
또한, 도 21에 도시한 바와 같이, 기판(121)의 위에 터치 센서를 형성해도 된다. 터치 센서로서는, 저항형, 용량형, 광 센서형 등, 다양한 방식을 사용할 수 있다. 도 21에 도시한 바와 같이, 터치 센서용 전극(910a)과 터치 센서용 전극(910b)이, 배선(912)을 통해 접속되어 있다. 별도의 터치 센서용 전극(910c)과 접촉하지 않도록 하기 위해서, 그 위에 절연층(911)이 설치되어 있다. 터치 센서용 전극(910a, 910b, 910c)은, 광을 투과시키기 위해서, 인듐 주석 산화물이나 인듐 아연 산화물 등의 투명 도전막으로 형성되는 것이 바람직하다. 배선(912)에 대해서는, 배치되는 면적이 작기 때문에, 비투광성의 도전 재료, 예를 들어, Al, Mo, Ti, W, 등을 갖는 단층막, 또는 다층막을 사용하여 구성할 수 있다. 단, 인듐 주석 산화물이나 인듐 아연 산화물 등의 투명 도전막을 사용해도 된다. 도 21과 같이, 기판(121)에 터치 센서를 직접 형성함으로써, 표시 장치(100)를 구부렸을 때에, 위치 어긋남을 일으키기 어렵다는 장점이 있다.
또한, 기판(121) 위에는, 편광판, 위상차판 등의 광학 시트를 설치해도 된다.
또한, 기판(121) 이외의 기판에, 터치 센서를 설치하는 것도 가능하다. 도 22에는, 기판(121) 이외의 위에 터치 센서를 설치한 경우의 예를 나타낸다. 일례로서는, 기판(921)은 가장 외측에 배치된 기판이며, 표시 장치(100)에서의 커버에 상당한다. 따라서, 커버에 직접, 인간의 손가락이나 터치펜이 접촉됨으로써 조작된다. 도 22에서는, 일례로서, 기판(921)의 이측에 터치 센서를 설치하고 있다. 기판(921)과 기판(121) 사이에는, 접착층(920)이 설치되어 고정되어 있다. 접착층(920)은, 접착층(120)과 마찬가지의 재료로 형성하면 된다. 이에 의해, 표시 장치(100)를 굽혔을 때에도, 위치 어긋남을 일으키기 어렵다는 장점이 있다. 또한, 사이에 공기층이 들어가지 않기 때문에, 외광이 반사되기 어렵다. 그로 인해, 시인성이 향상된다는 장점도 있다.
또한, 기판(921)은, 표시 장치(100)를 굽혀서 사용하는 경우에는, 기판(121) 및 기판(111)과 마찬가지의 재질로 형성되어 있는 것이 바람직하다. 단, 표시 장치(100)가 깨지기 어렵다는 점을 활용하여, 표시 장치(100)를 굽혀서 사용하지 않는 경우에는, 기판(921)은 유리 기판을 사용해도 된다. 특히, 화학 처리된 강화 유리를 사용함으로써, 흠집이 생기기 어렵고, 튼튼한 표시 장치를 구성할 수 있다. 예를 들어, 알칼리 알루미노규산염의 소재를 사용한 유리를 사용하는 것이 가능하다. 또한, 표시 장치(100)는 구부러지기 때문에, 낙하시켰다고 해도, 깨져버릴 가능성이 낮아, 튼튼한 표시 장치를 구성할 수 있다.
<화소 회로 구성예>
이어서, 도 3을 사용하여, 표시 장치(100)의 보다 구체적인 구성예에 대하여 설명한다. 도 3의 (A)는 표시 장치(100)의 구성을 설명하기 위한 블록도이다. 표시 장치(100)는, 표시 영역(131)과, 제1 구동 회로(132)와, 제2 구동 회로(133)를 갖는다. 제1 구동 회로(132)는 예를 들어 주사선 구동 회로로서 기능한다. 또한, 제2 구동 회로(133)는 예를 들어 신호선 구동 회로로서 기능한다.
또한, 표시 장치(100)는, 각각이 대략 평행하게 배치되고, 또한, 제1 구동 회로(132)에 의해 전위가 제어되는 m개의 주사선(135)과, 각각이 대략 평행하게 배치되고, 또한, 제2 구동 회로(133)에 의해 전위가 제어되는 n개의 신호선(136)을 갖는다. 또한, 표시 영역(131)은 매트릭스 형상으로 배치된 복수의 화소(134)를 갖는다. 또한, 제1 구동 회로(132) 및 제2 구동 회로(133)를 통합하여 구동 회로부라고 하는 경우가 있다.
각 주사선(135)은, 표시 영역(131)에서 m행 n열로 배치된 화소(134) 중, 어느 하나의 행에 배치된 n개의 화소(134)와 전기적으로 접속된다. 또한, 각 신호 선(136)은 m행 n열로 배치된 화소(134) 중, 어느 하나의 열에 배치된 m개의 화소(134)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다.
도 3의 (B) 및 도 3의 (C)는, 도 3의 (A)에 나타내는 표시 장치의 화소(134)에 사용할 수 있는 회로 구성을 나타내고 있다.
〔발광 표시 장치용 화소 회로의 일례〕
또한, 도 3의 (B)에 나타내는 화소(134)는, 트랜지스터(431)와, 용량 소자(232)와, 트랜지스터(231)와, 발광 소자(125)를 갖는다.
트랜지스터(431)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 부여되는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(431)의 게이트 전극은, 게이트 신호가 부여되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(431)는, 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 노드(435)에 대한 기입을 제어하는 기능을 갖는다.
용량 소자(232)의 한 쌍의 전극 중 한쪽은, 특정한 전위가 부여되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 노드(435)에 전기적으로 접속된다. 또한, 트랜지스터(431)의 소스 전극 및 드레인 전극 중 다른 쪽은, 노드(435)에 전기적으로 접속된다.
용량 소자(232)는, 노드(435)에 기입된 데이터를 유지하는 유지 용량 소자로서의 기능을 갖는다.
트랜지스터(231)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(231)의 게이트 전극은, 노드(435)에 전기적으로 접속된다.
발광 소자(125)의 애노드 및 캐소드 중 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(231)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(125)로서는, 예를 들어 유기 일렉트로루미네센스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 단, 발광 소자(125)로서는, 이것에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용해도 된다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는, 고전원 전위(VDD)가 부여되고, 다른 쪽에는, 저전원 전위(VSS)가 부여된다.
도 3의 (B)의 화소(134)를 갖는 표시 장치에서는, 제1 구동 회로(132)에 의해 각 행의 화소(134)를 순차 선택하고, 트랜지스터(431)를 온 상태로 하여 데이터 신호를 노드(435)에 기입한다.
노드(435)에 데이터가 기입된 화소(134)는, 트랜지스터(431)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 노드(435)에 기입된 데이터의 전위에 따라서 트랜지스터(231)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(125)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차 행함으로써 화상을 표시할 수 있다.
〔액정 표시 장치용 화소 회로의 일례〕
도 3의 (C)에 나타내는 화소(134)는, 액정 소자(432)와, 트랜지스터(431)와, 용량 소자(232)를 갖는다.
액정 소자(432)의 한 쌍의 전극 중 한쪽 전위는, 화소(134)의 사양에 따라서 적절히 설정된다. 액정 소자(432)는, 노드(436)에 기입되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소(134) 각각이 갖는 액정 소자(432)의 한 쌍의 전극 중 한쪽에, 공통의 전위(코먼 전위)를 부여해도 된다. 또한, 각 행의 화소(134)마다의 액정 소자(432)의 한 쌍의 전극 중 한쪽에 서로 다른 전위를 부여해도 된다.
예를 들어, 액정 소자(432)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용해도 된다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물에 의해 액정 소자(432)를 구성해도 된다. 블루상을 나타내는 액정은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 표시 소자로서, 발광 소자(125) 및 액정 소자(432) 이외의 표시 소자를 적용하는 것도 가능하다. 예를 들어, 표시 소자로서, 전기 영동 소자, 전자 잉크, 일렉트로웨팅 소자, MEMS(마이크로·일렉트로·메커니컬·시스템), 디지털 마이크로미러 디바이스(DMD), DMS(디지털·마이크로·셔터), MIRASOL(등록 상표), IMOD(인터페어런스·모듈레이션) 소자 등을 사용하는 것도 가능하다.
m행 n열째의 화소(134)에 있어서, 트랜지스터(431)의 소스 전극 및 드레인 전극 중 한쪽은, 신호선(DL_n)에 전기적으로 접속되고, 다른 쪽은 노드(436)에 전기적으로 접속된다. 트랜지스터(431)의 게이트 전극은, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(431)는 온 상태 또는 오프 상태가 됨으로써, 노드(436)에 대한 데이터 신호의 기입을 제어하는 기능을 갖는다.
용량 소자(232)의 한 쌍의 전극 중 한쪽은, 특정한 전위가 공급되는 배선(이하, 용량선(CL))에 전기적으로 접속되고, 다른 쪽은 노드(436)에 전기적으로 접속된다. 또한, 액정 소자(432)의 한 쌍의 전극 중 다른 쪽은 노드(436)에 전기적으로 접속된다. 또한, 용량선(CL)의 전위의 값은, 화소(134)의 사양에 따라서 적절히 설정된다. 용량 소자(232)는, 노드(436)에 기입된 데이터를 유지하는 유지 용량 소자로서의 기능을 갖는다.
예를 들어, 도 3의 (C)의 화소(134)를 갖는 표시 장치에서는, 제1 구동 회로(132)에 의해 각 행의 화소(134)를 순차 선택하고, 트랜지스터(431)를 온 상태로 하여 노드(436)에 데이터 신호를 기입한다.
노드(436)에 데이터 신호가 기입된 화소(134)는, 트랜지스터(431)가 오프 상태로 됨으로써 유지 상태가 된다. 이것을 행마다 순차 행함으로써, 화상을 표시할 수 있다.
<제작 방법의 일례>
이어서, 표시 장치(100)의 제작 방법의 일례에 대해서, 도 4 내지 도 12의 단면도를 사용하여 설명한다. 도 4 내지 도 12는, 도 2 중의 표시 영역(131)의 단면에 상당한다.
〔박리층을 형성한다〕
먼저, 소자 형성 기판(101) 위에 박리층(113)을 형성한다(도 4의 (A) 참조). 또한, 소자 형성 기판(101)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판 등을 사용할 수 있다. 또한, 본 실시 형태의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용해도 된다.
또한, 유리 기판에는, 예를 들어, 알루미노실리케이트 유리, 알루미노붕규산 유리, 바륨붕규산 유리 등의 유리 재료가 사용되고 있다. 또한, 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리가 얻어진다. 그 밖에도, 결정화 유리 등을 사용할 수 있다.
박리층(113)은, 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 니오븀, 니켈, 코발트, 지르코늄, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 실리콘에서 선택된 원소, 또는 상기 원소를 포함하는 합금 재료, 또는 상기 원소를 포함하는 화합물 재료를 사용하여 형성할 수 있다. 또한, 이들 재료를 단층 또는 적층하여 형성할 수 있다. 또한, 박리층(113)의 결정 구조는, 비정질, 미결정, 다결정의 모든 경우라도 된다. 또한, 박리층(113)을 산화알루미늄, 산화갈륨, 산화아연, 이산화티타늄, 산화인듐, 인듐 주석 산화물, 인듐 아연 산화물, 또는 InGaZnO(IGZO) 등의 금속 산화물을 사용하여 형성할 수도 있다.
박리층(113)은, 스퍼터링법이나 CVD법, 도포법, 인쇄법 등에 의해 형성할 수 있다. 또한, 도포법은 스핀 코팅법, 액적 토출법, 디스펜스법을 포함한다.
박리층(113)을 단층으로 형성하는 경우, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴을 포함하는 합금 재료를 사용하는 것이 바람직하다. 또는, 박리층(113)을 단층으로 형성하는 경우, 텅스텐의 산화물 또는 산화질화물, 몰리브덴의 산화물 또는 산화질화물, 또는 텅스텐과 몰리브덴을 포함하는 합금의 산화물 또는 산화질화물을 사용하는 것이 바람직하다.
또한, 박리층(113)으로서, 예를 들어, 텅스텐을 포함하는 층과 텅스텐의 산화물을 포함하는 층의 적층 구조를 형성하는 경우, 텅스텐을 포함하는 층에 접하여 산화물 절연막을 형성함으로써, 텅스텐을 포함하는 층과 산화물 절연막의 계면에, 산화텅스텐이 형성되는 것을 활용해도 된다. 또한, 텅스텐을 포함하는 층의 표면을, 열산화 처리, 산소 플라즈마 처리, 오존수 등의 산화력이 강한 용액으로의 처리 등을 행하여 텅스텐의 산화물을 포함하는 층을 형성해도 된다.
본 실시 형태에서는, 박리층(113)으로서 스퍼터링법에 의해 텅스텐을 형성한다.
〔하지층을 형성한다〕
이어서, 박리층(113) 위에 하지층으로서 절연막(205)을 형성한다(도 4의 (A) 참조). 절연막(205)은, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화알루미늄, 산화질화알루미늄, 또는 질화산화알루미늄 등을, 단층 또는 다층으로 형성하는 것이 바람직하다. 절연막(205)은 스퍼터링법이나 CVD법, 열산화법, 도포법, 인쇄법 등을 사용하여 형성하는 것이 가능하다.
절연막(205)의 두께는, 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하로 하면 된다.
절연막(205)은, 기판(111)이나 접착층(112) 등으로부터 발광 소자(125)에 대한 불순물 원소의 확산을 방지, 또는 저감할 수 있다. 본 실시 형태에서는, 절연막(205)으로서 플라즈마 CVD법에 의해 두께 200nm의 산화 실리콘막을 형성한다.
〔게이트 전극을 형성한다〕
이어서, 절연막(205) 위에 게이트 전극(206)을 형성한다(도 4의 (A) 참조). 게이트 전극(206)은, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수에서 선택된 금속 원소를 사용해도 된다. 또한, 게이트 전극(206)은 단층 구조나 2층 이상의 적층 구조로 해도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 또는 질화텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소의 막, 또는 복수 조합한 합금막, 또는 질화막을 사용해도 된다.
또한, 게이트 전극(206)은, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
먼저, 절연막(205) 위에 스퍼터링법, CVD법, 증착법 등에 의해, 게이트 전극(206)이 되는 도전막을 적층하고, 해당 도전막 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 이어서, 레지스트 마스크를 사용하여 게이트 전극(206)이 되는 도전막의 일부를 에칭하여, 게이트 전극(206)을 형성한다. 이때, 다른 배선 및 전극도 동시에 형성할 수 있다.
도전막의 에칭은, 건식 에칭법이나 습식 에칭법이어도 되고, 양쪽을 사용해도 된다. 또한, 건식 에칭법에 의해 에칭을 행한 경우, 레지스트 마스크를 제거하기 전에 애싱 처리를 행하면, 박리액을 사용한 레지스트 마스크의 제거를 용이하게 할 수 있다.
또한, 게이트 전극(206)은, 상기 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 된다.
게이트 전극(206)의 두께는, 5nm 이상 500nm 이하, 보다 바람직하게는 10nm 이상 300nm 이하, 보다 바람직하게는 10nm 이상 200nm 이하이다.
또한, 게이트 전극(206)을 차광성을 갖는 도전성 재료를 사용하여 형성함으로써, 외부로부터의 광이, 게이트 전극(206)측으로부터 산화물 반도체막(208)에 도달하기 어렵게 할 수 있다. 그 결과, 광조사에 의한 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
〔게이트 절연막을 형성한다〕
이어서, 게이트 절연막(207)을 형성한다(도 4의 (A) 참조). 게이트 절연막(207)은, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화알루미늄, 산화알루미늄과 산화 실리콘의 혼합물, 산화하프늄, 산화갈륨 또는 Ga-Zn계 금속 산화물 등을 사용하면 되고, 적층 또는 단층으로 설치한다.
또한, 게이트 절연막(207)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다. 예를 들어, 산화질화 실리콘과 산화하프늄의 적층일 수도 있다.
게이트 절연막(207)의 두께는, 5nm 이상 400nm 이하, 보다 바람직하게는 10nm 이상 300nm 이하, 보다 바람직하게는 50nm 이상 250nm 이하로 하면 된다.
게이트 절연막(207)은, 스퍼터링법, CVD법, 증착법 등으로 형성할 수 있다.
게이트 절연막(207)으로서 산화 실리콘막, 산화질화 실리콘막, 또는 질화산화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표 예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또한, 게이트 절연막(207)은, 질화물 절연막과 산화물 절연막을 게이트 전극(206)측부터 순서대로 적층하는 적층 구조로 해도 된다. 게이트 전극(206)측에 질화물 절연막을 설치함으로써, 게이트 전극(206)측으로부터의 불순물, 대표적으로는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 산화물 반도체막(208)으로 이동하는 것을 방지할 수 있다. 또한, 산화물 반도체막(208)측에 산화물 절연막을 설치함으로써, 게이트 절연막(207)과 산화물 반도체막(208)의 계면에서의 결함 준위를 저감하는 것이 가능하다. 그 결과, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 또한, 산화물 절연막으로서, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성하면, 게이트 절연막(207)과 산화물 반도체막(208)의 계면에서의 결함 준위를 더 저감하는 것이 가능하기 때문에 바람직하다.
또한, 게이트 절연막(207)을 상기와 같이 질화물 절연막과 산화물 절연막의 적층으로 할 경우, 산화물 절연막보다 질화물 절연막을 두껍게 하는 것이 바람직하다.
질화물 절연막은 산화물 절연막보다 비유전율이 크기 때문에, 게이트 절연막(207)의 막 두께를 두껍게 해도, 게이트 전극(206)에 발생하는 전계를 효율적으로 산화물 반도체막(208)에 전할 수 있다. 또한, 게이트 절연막(207) 전체를 두껍게 함으로써, 게이트 절연막(207)의 절연 내압을 높일 수 있다. 따라서, 반도체 장치의 신뢰성을 높일 수 있다.
또한, 게이트 절연막(207)은, 결함이 적은 제1 질화물 절연막과, 수소 블로킹성이 높은 제2 질화물 절연막과, 산화물 절연막이, 게이트 전극(206)측에서부터 순서대로 적층되는 적층 구조로 할 수 있다. 게이트 절연막(207)에, 결함이 적은 제1 질화물 절연막을 사용함으로써 게이트 절연막(207)의 절연 내압을 향상시킬 수 있다. 또한, 게이트 절연막(207)에, 수소 블로킹성이 높은 제2 질화물 절연막을 설치함으로써, 게이트 전극(206) 및 제1 질화물 절연막에 포함되는 수소가 산화물 반도체막(208)으로 이동하는 것을 방지할 수 있다.
제1 질화물 절연막, 제2 질화물 절연막의 제작 방법의 일례를 이하에 나타내었다. 먼저, 실란, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법에 의해, 결함이 적은 질화 실리콘막을 제1 질화물 절연막으로서 형성한다. 이어서, 원료 가스를, 실란 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고, 또한 수소를 블로킹하는 것이 가능한 질화 실리콘막을 제2 질화물 절연막으로서 성막한다. 이러한 형성 방법에 의해, 결함이 적고, 또한 수소의 블로킹성을 갖는 질화물 절연막이 적층된 게이트 절연막(207)을 형성할 수 있다.
또한, 게이트 절연막(207)은, 불순물의 블로킹성이 높은 제3 질화물 절연막과, 결함이 적은 제1 질화물 절연막과, 수소 블로킹성이 높은 제2 질화물 절연막과, 산화물 절연막이, 게이트 전극(206)측에서부터 순서대로 적층되는 적층 구조로 할 수 있다. 게이트 절연막(207)에, 불순물의 블로킹성이 높은 제3 질화물 절연막을 설치함으로써, 게이트 전극(206)으로부터의 불순물, 대표적으로는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 산화물 반도체막(208)으로 이동하는 것을 방지할 수 있다.
제1 질화물 절연막 내지 제3 질화물 절연막의 제작 방법의 일례를 이하에 나타낸다. 먼저, 실란, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라즈마 CVD법에 의해, 불순물의 블로킹성이 높은 질화 실리콘막을 제3 질화물 절연막으로서 형성한다. 이어서, 암모니아의 유량을 증가시킴으로써, 결함이 적은 질화 실리콘막을 제1 질화물 절연막으로서 형성한다. 이어서, 원료 가스를, 실란 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고, 또한 수소를 블로킹하는 것이 가능한 질화 실리콘막을 제2 질화물 절연막으로서 성막한다. 이러한 형성 방법에 의해, 결함이 적고, 또한 불순물의 블로킹성을 갖는 질화물 절연막이 적층된 게이트 절연막(207)을 형성할 수 있다.
또한, 게이트 절연막(207)으로서 산화갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성할 수 있다.
또한, 트랜지스터의 채널이 형성되는 산화물 반도체막(208)과, 산화하프늄을 포함하는 절연막을, 산화물 절연막을 개재하여 적층하고, 산화하프늄을 포함하는 절연막에 전자를 주입함으로써, 트랜지스터의 임계값 전압을 변화시킬 수 있다.
〔산화물 반도체막을 형성한다〕
이어서, 채널이 형성되는 산화물 반도체막(208)과, 나중에 용량 소자(232)의 한쪽의 전극으로서 기능하는 산화물 반도체막(209)을 게이트 절연막(207) 위에 형성한다(도 4의 (B) 참조). 산화물 반도체막(208) 및 산화물 반도체막(209)으로서는, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 사용할 수 있다.
또한, 산화물 반도체막(208)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때 In과 M의 원자수 비율은, 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
특히 산화물 반도체막(208)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(208) 및 산화물 반도체막(209)의 두께는, 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(208) 및 산화물 반도체막(209)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M, Zn>M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=5:5:6, In:M:Zn=2:1:2, In:M:Zn=3:1:2가 바람직하다. 또한, 성막되는 산화물 반도체막(208) 및 산화물 반도체막(209)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 또한, 산화물 반도체막(208)에 포함되는 In의 함유량이 많으면, 트랜지스터의 온 전류가 증대하여, 전계 효과 이동도가 높아진다. 이로 인해, 산화물 반도체막(208)으로서, 금속 원소의 원자수비가 In:M:Zn=3:1:2의 In-M-Zn 산화물의 스퍼터링 타깃을 사용하여 형성함으로써, 전기 특성이 우수한 트랜지스터를 제작할 수 있다.
산화물 반도체막(208)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(208)은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더욱 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하의 산화물 반도체막을 사용한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 임계값 전압 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체막(208)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(208)으로서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 「고순도 진성」 또는 「실질적으로 고순도 진성」이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 당해 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)으로 되는 것이 적은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 채널이 형성되는 반도체막에, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 사용한 트랜지스터는, 오프 전류가 현저하게 작아, 채널 폭이 1×106㎛이고 채널 길이(L)가 10㎛인 트랜지스터라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 당해 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는, 소실될 때까지 필요로 하는 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 그로 인해, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 함께, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손을 형성한다. 당해 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
이로 인해, 산화물 반도체막(208)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(208)에 있어서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
산화물 반도체막(208)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(208)에 있어서 산소 결손이 증가하여, n형화되어버린다. 이로 인해, 산화물 반도체막(208)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(208)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되어버리는 경우가 있다. 이로 인해, 산화물 반도체막(208)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(208)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가하여, n형화되기 쉽다. 그 결과, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 당해 산화물 반도체막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하며, 예를 들어, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는, 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
이하, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은, c축 배향한 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향에서 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열하고 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부간에서, 금속 원자의 배열에 규칙성은 나타나지 않는다.
또한, CAAC-OS막에 대하여 전자선 회절을 행하면, 배향성을 나타내는 스폿(휘점)이 관측된다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는, 한 변이 100nm 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체 내에 수용되는 크기의 경우도 포함된다. 단, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM상에 있어서, 2500nm2 이상, 5㎛2 이상 또는 1000㎛2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향에서 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 서로 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열한 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중에서, c축 배향한 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향한 결정부의 비율이 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은, 불순물 농도가 낮은 산화물 반도체막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은, 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은, 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라 칭한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 당해 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)으로 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 트랩이 적다. 그로 인해, 당해 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 필요로 하는 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 그로 인해, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
이어서, 다결정 산화물 반도체막에 대하여 설명한다.
다결정 산화물 반도체막은, TEM에 의한 관찰 상에서, 결정립을 확인할 수 있다. 다결정 산화물 반도체막에 포함되는 결정립은, 예를 들어, TEM에 의한 관찰 상에서, 2nm 이상 300nm 이하, 3nm 이상 100nm 이하 또는 5nm 이상 50nm 이하의 입경인 경우가 많다. 또한, 다결정 산화물 반도체막은, TEM에 의한 관찰 상에서, 결정립계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은, 복수의 결정립을 갖고, 당해 복수의 결정립간에서 결정의 방위가 상이한 경우가 있다. 또한, 다결정 산화물 반도체막에 대하여 XRD 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 다결정 산화물 반도체막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크, 2θ가 36° 근방의 피크, 또는 그 밖의 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은, 높은 결정성을 갖기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는다. 단, 다결정 산화물 반도체막은, 결정립계에 불순물이 편석되는 경우가 있다. 또한, 다결정 산화물 반도체막의 결정립계는 결함 준위가 된다. 다결정 산화물 반도체막은, 결정립계가 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터에 비해, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
이어서, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, TEM에 의한 관찰 상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 칭한다. 또한, nc-OS막은, 예를 들어, TEM에 의한 관찰 상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 가지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은, 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그로 인해, nc-OS막은, 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그로 인해, nc-OS막은, CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
따라서, nc-OS막은, CAAC-OS막에 비해, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은, 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는 경우가 있다. 또한, nc-OS막은, CAAC-OS막에 비해 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터에 비해, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 된다. 단, nc-OS막은, 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다 형성이 용이하게 되어, 용도에 따라서는 적절하게 사용할 수 있는 경우가 있다. 그로 인해, nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치는, 생산성 높게 제작할 수 있는 경우가 있다.
이어서, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은, 막 중에서의 원자 배열이 불규칙해서, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 일례이다.
비정질 산화물 반도체막은, TEM에 의한 관찰 상에서, 결정부를 확인할 수 없다.
비정질 산화물 반도체막에 대하여 XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자선 회절을 행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노 빔 전자선 회절을 행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
비정질 산화물 반도체막은, 수소 등의 불순물을 높은 농도로 포함하는 산화물 반도체막이다. 또한, 비정질 산화물 반도체막은, 결함 준위 밀도가 높은 산화물 반도체막이다.
불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막은, 캐리어 트랩이나 캐리어 발생원이 많은 산화물 반도체막이다.
따라서, 비정질 산화물 반도체막은, nc-OS막에 비해, 캐리어 밀도가 더 높아지는 경우가 있다. 그로 인해, 비정질 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성이 되기 쉽다. 따라서, 노멀리 온의 전기 특성이 요구되는 트랜지스터에 적절하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은, 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막이나 nc-OS막을 사용한 트랜지스터에 비해, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 된다.
이어서, 단결정 산화물 반도체막에 대하여 설명한다.
단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체막이다. 그로 인해, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성이 되는 경우가 적다. 또한, 단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮기 때문에, 캐리어 트랩이 적어지는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막은, 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체막은, 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체막은, 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 단결정 산화물 반도체막은, CAAC-OS막보다 밀도가 높다. 또한, CAAC-OS막은, 미결정 산화물 반도체막보다 밀도가 높다. 또한, 다결정 산화물 반도체막은, 미결정 산화물 반도체막보다 밀도가 높다. 또한, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체막은, 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 갖는 적층막이어도 된다.
산화물 반도체막(208) 및 산화물 반도체막(209)의 형성 방법에 대해서, 이하에 설명한다. 게이트 절연막(207) 위에 산화물 반도체막(208) 및 산화물 반도체막(209)이 되는 산화물 반도체막을 형성한다. 이어서, 산화물 반도체막 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성한 후, 레지스트 마스크를 사용하여 산화물 반도체막의 일부를 에칭함으로써, 산화물 반도체막(208) 및 산화물 반도체막(209)을 형성할 수 있다.
산화물 반도체막은, 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법, CVD법 등을 사용하여 형성할 수 있다. 또한, 스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스인 경우, 희가스에 대하여 산소의 가스 비율을 높이는 것이 바람직하다.
또한, 스퍼터링 타깃은, 형성하는 산화물 반도체막의 조성에 맞추어 적절히 선택하면 된다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는, 챔버 내를 고진공 배기할 뿐만 아니라 스퍼터 가스의 고순도화도 필요하다. 스퍼터 가스로서 사용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하까지 고순도화한 가스를 사용함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
여기에서는, 산화물 반도체막으로서, 원자수비로 In:Ga:Zn=1:1:1의 In-Ga-Zn 산화물 타깃을 사용한 스퍼터링법에 의해, 두께 35nm의 In-Ga-Zn 산화물 막을 형성한다. 이어서, 해당 산화물 반도체막 위에 레지스트 마스크를 형성하고, 해당 산화물 반도체막의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(208) 및 산화물 반도체막(209)을 형성할 수 있다.
그 후, 제1 가열 처리를 행해도 된다. 제1 가열 처리에 의해, 산화물 반도체막(208) 및 산화물 반도체막(209)에 포함되는 수소, 물 등을 탈리시켜, 산화물 반도체막(208) 및 산화물 반도체막(209)에 포함되는 수소 농도 및 물 농도를 저감할 수 있다. 해당 가열 처리의 온도는, 대표적으로는, 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
제1 가열 처리는, 전기로, RTA 장치 등을 사용하여 행할 수 있다. RTA 장치를 사용함으로써 단시간에 한하여, 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그 때문에 가열 처리 시간을 단축할 수 있다.
제1 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열해도 된다. 그 결과, 산화물 반도체막(208) 및 산화물 반도체막(209) 중에 포함되는 수소, 물 등을 탈리시킴과 함께, 산화물 반도체막(208) 및 산화물 반도체막(209) 중에 산소를 공급할 수 있다. 그 결과, 산화물 반도체막(208) 및 산화물 반도체막(209) 중에 포함되는 산소 결손량을 저감할 수 있다.
또한, 용량 소자(232)의 한쪽의 전극으로서, 산화물 반도체막(209)이 성막된 예를 나타냈지만, 본 발명의 실시 형태의 일 형태는, 이것에 한정되지 않는다. 경우에 따라서는, 또는, 상황에 따라, 용량 소자(232)의 한쪽의 전극으로서, 투광성을 갖지 않는 도전막을 사용해도 되고, 산화물 반도체막(208)이란, 별도의 공정 시에 형성된 막을 사용해도 된다. 즉, 게이트 절연막(207)의 상면과 접하지 않는 장소에 설치되어 있어도 된다.
〔소스 전극, 드레인 전극을 형성한다〕
이어서, 소스 전극(209a), 드레인 전극(209b), 및 전극(210)을 형성한다. 먼저, 절연막(205), 산화물 반도체막(208), 및 산화물 반도체막(209) 위에 도전막(220)을 형성한다(도 4의 (C) 참조).
도전막(220)으로서는, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈륨, 또는 텅스텐을 포함하는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조를 사용할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화티타늄막과, 그 티타늄막 또는 질화티타늄막 위에 중첩되어 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화몰리브덴막과, 그 몰리브덴막 또는 질화몰리브덴막 위에 중첩되어 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화몰리브덴막을 형성하는 3층 구조, 텅스텐막 위에 구리막을 적층하고, 또한 그 위에 텅스텐막을 형성하는 3층 구조 등이 있다.
또한, 인듐 주석 산화물, 아연 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 산소를 포함하는 도전성 재료, 질화티타늄, 질화탄탈륨 등의 질소를 포함하는 도전성 재료를 사용해도 된다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 할 수도 있다. 또한, 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 할 수도 있다. 또한, 상술한 금속 원소를 포함하는 재료, 산소를 포함하는 도전성 재료, 및 질소를 포함하는 도전성 재료를 조합한 적층 구조로 할 수도 있다.
또한, 도전막(220)의 두께는, 5nm 이상 500nm 이하, 보다 바람직하게는 10nm 이상 300nm 이하, 보다 바람직하게는 10nm 이상 200nm 이하이다. 본 실시 형태에서는, 도전막(220)으로서 두께 300nm의 텅스텐막을 형성한다.
계속해서 포토리소그래피 공정에 의해 도전막(220) 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 도전막(220)의 일부를 선택적으로 에칭함으로써, 소스 전극(209a), 드레인 전극(209b), 및 전극(210)을 형성한다. 또한, 단자 전극(116) 등의, 다른 전극 및 배선도 동시에 형성할 수 있다.
도전막(220)의 에칭은, 건식 에칭법이나 습식 에칭법이어도 되고, 양쪽을 사용해도 된다. 또한, 에칭 공정에 의해, 노출된 산화물 반도체막의 일부가 제거되는 경우가 있다(도 5의 (A) 참조).
〔산화물 절연막을 형성한다〕
이어서, 절연막(108)을 형성한다. 절연막(108)은 산소를 투과하는 산화물 절연막이다. 또한, 절연막(108)은 나중에 형성하는 절연막(109)을 형성할 때의, 산화물 반도체막(208)에 대한 대미지 완화막으로서도 기능한다(도 5의 (B) 참조).
절연막(108)으로서는, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다. 또한, 본 명세서 중에서, 산화질화막이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 막을 가리키고, 질화산화막란, 그 조성으로 하고, 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 절연막(108)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 신호로부터 얻어지는, 실리콘의 댕글링 본드에서 유래되는 g=2.001을 갖는 스핀의 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은, 절연막(108)에 포함되는 결함 밀도가 많으면, 당해 결함에 산소가 결합해버려, 절연막(108)에서의 산소의 투과량이 감소되어버리기 때문이다.
또한, 절연막(108)과 산화물 반도체막(208)의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 산화물 반도체막(208)의 결함에서 유래되는 g=1.93으로 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 나아가 검출 하한 이하인 것이 바람직하다.
또한, 절연막(108)에서는, 외부로부터 절연막(108)에 들어간 산소가 모두 절연막(108)의 외부로 이동하지 않고, 절연막(108)에 머무르는 산소도 있다. 또한, 절연막(108)에 산소가 들어감과 함께, 절연막(108)에 포함되는 산소가 절연막(108)의 외부로 이동함으로써, 절연막(108)에 있어서 산소의 이동이 발생하는 경우도 있다.
절연막(108)으로서 산소를 투과하는 산화물 절연막을 형성하면, 절연막(108) 위에 설치되는, 절연막(109)으로부터 탈리되는 산소를, 절연막(108)을 개재하여 산화물 반도체막(208)에 이동시킬 수 있다.
절연막(108)으로서는, 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다. 절연막(108)에 사용하는 산화 실리콘막 또는 산화질화 실리콘막은, 예를 들어, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 20Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의해 형성할 수 있다.
산화 실리콘막 또는 산화질화 실리콘막을 형성하기 위한 원료 가스로서, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화질소, 이산화질소 등이 있다.
상기 조건을 사용함으로써 절연막(108)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 절연막(108)을 설치함으로써, 절연막(109)의 형성 공정에서의 산화물 반도체막(208)에 대한 대미지를 저감하는 것이 가능하다.
또한, 당해 성막 조건에 있어서, 기판 온도를 상기 온도로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 그 결과, 절연막(108)으로서, 산소가 투과하고, 치밀하며, 또한 단단한 산화물 절연막, 대표적으로는, 25℃에서 0.5중량%의 불산에 대한 에칭 속도가 10nm/분 이하, 바람직하게는 8nm/분 이하인 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
또한, 가열을 하면서 절연막(108)을 형성함으로써, 당해 공정에서 산화물 반도체막(208) 및 산화물 반도체막(209)에 포함되는 수소, 물 등을 탈리시킬 수 있다. 구체적으로는, 소자 형성 기판(101)을 280℃ 이상 400℃ 이하로 유지하면서 절연막(108)을 형성함으로써, 산화물 반도체막(208)에 포함되는 수소, 물 등을 탈리시킬 수 있다. 산화물 반도체막(208)에 포함되는 수소는, 플라즈마 중에서 발생한 산소 라디칼과 결합하여 물이 된다. 절연막(108)의 성막 공정에서 기판이 가열되어 있기 때문에, 산소 및 수소의 결합에 의해 생성된 물은, 산화물 반도체막으로부터 탈리된다. 즉, 플라즈마 CVD법에 의해 절연막(108)을 형성함으로써, 산화물 반도체막에 포함되는 물 및 수소의 함유량을 저감할 수 있다.
또한, 절연막(108)을 형성하는 공정에서 가열하기 때문에, 산화물 반도체막(208) 및 산화물 반도체막(209)이 노출된 상태에서의 가열 시간이 적어, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 탈리량을 저감할 수 있다. 즉, 산화물 반도체막 중에 포함되는 산소 결손량을 저감할 수 있다.
나아가, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 절연막(108)에 포함되는 물의 함유량이 적어지기 때문에, 트랜지스터의 전기 특성의 변동을 저감시킴과 함께, 임계값 전압의 변동을 억제할 수 있다.
또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 절연막(108)을 성막할 때에 산화물 반도체막(208) 및 산화물 반도체막(209)에 대한 대미지를 저감하는 것이 가능하고, 산화물 반도체막(208) 및 산화물 반도체막(209)에 포함되는 산소 결손량을 저감할 수 있다. 특히, 절연막(108) 또는 후에 형성되는 절연막(109)의 성막 온도를 높게 하여, 대표적으로는 220℃보다 높은 온도로 함으로써, 산화물 반도체막(208) 및 산화물 반도체막(209)에 포함되는 산소의 일부가 탈리되어, 산소 결손이 형성되기 쉽다.
또한, 트랜지스터의 신뢰성을 높이기 위해서, 나중에 형성하는 절연막(109)을 막 내의 결함량이 적은 성막 조건을 사용하여 형성하면, 절연막(109)으로부터의 산소 탈리량이 저감하기 쉬워진다. 그러면, 절연막(109)으로부터의 산소 공급에 의해, 산화물 반도체막(208) 및 산화물 반도체막(209)의 산소 결손을 보충하는 것이 곤란해지는 경우가 있다. 그러나, 처리실의 압력을 100Pa 이상 250Pa 이하로 하고, 절연막(108)의 성막 시의 산화물 반도체막(208) 및 산화물 반도체막(209)에 대한 대미지를 저감함으로써, 절연막(109)으로부터의 산소 공급량이 적어도, 산화물 반도체막(208) 및 산화물 반도체막(209) 중의 산소 결손을 저감하는 것이 가능하게 된다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 절연막(108)에 포함되는 수소 함유량을 저감하는 것이 가능하다. 그 결과, 산화물 반도체막(208) 및 산화물 반도체막(209)에 혼입되는 수소량을 저감할 수 있기 때문에, 트랜지스터의 임계값 전압의 마이너스 시프트를 억제할 수 있다.
본 실시 형태에서는, 절연막(108)으로서, 실란 및 일산화이질소를 원료 가스로 한 플라즈마 CVD법에 의해, 두께 50nm의 산화질화 실리콘막을 형성한다. 당해 조건에 의해, 산소가 투과하는 산화질화 실리콘막을 형성할 수 있다.
이어서, 절연막(108)에 접하여 절연막(109)을 형성한다. 절연막(109)은 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 산소의 일부가 탈리된다. 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, TDS 분석에서, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시의 기판 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
또한, 절연막(108)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 절연막(109)을 형성하는 것이 바람직하다. 절연막(108)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 절연막(109)을 연속적으로 형성함으로써, 절연막(108) 및 절연막(109)에서의 계면의 대기 성분 유래의 불순물 농도를 저감할 수 있음과 함께, 절연막(109)에 포함되는 산소를 산화물 반도체막(208) 및 산화물 반도체막(209)으로 이동시키는 것이 가능하여, 산화물 반도체막(208) 및 산화물 반도체막(209)의 산소 결손량을 저감할 수 있다.
또한, 절연막(109)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래되는 g=2.001로 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(109)은 절연막(108)과 비교하여 산화물 반도체막(208)으로부터 이격되어 있기 때문에, 절연막(108)보다 결함 밀도가 많아도 된다.
절연막(109)으로서는, 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다. 절연막(109)에 사용하는 산화 실리콘막 또는 산화질화 실리콘막은, 예를 들어, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해 형성할 수 있다.
절연막(109)의 두께는, 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하로 할 수 있다.
절연막(109)의 성막 조건으로서, 상기 압력의 반응실에 있어서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 절연막(109) 중에서의 산소 함유량이 화학양론비보다 많아진다. 한편, 기판 온도가, 상기 온도에서 형성된 막에서는, 실리콘과 산소의 결합력이 약하기 때문에, 후의 공정의 가열 처리에 의해 막 내의 산소의 일부가 탈리된다. 그 결과, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다. 또한, 산화물 반도체막(208) 위에 절연막(108)이 설치되어 있다. 이로 인해, 절연막(109)의 형성 공정에서, 절연막(108)이 산화물 반도체막(208)의 보호막이 된다. 그 결과, 산화물 반도체막(208)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(109)을 형성할 수 있다.
또한, 절연막(109)의 성막 조건에 있어서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 절연막(109)의 결함량을 저감하는 것이 가능하다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래되는 g=2.001로 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 그 결과 트랜지스터의 신뢰성을 높일 수 있다.
본 실시 형태에서는, 절연막(109)으로서, 실란 및 일산화이질소를 원료 가스로 한 플라즈마 CVD법에 의해, 두께 400nm의 산화질화 실리콘막을 형성한다.
이어서, 제2 가열 처리를 행한다. 해당 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
제2 가열 처리는, 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 단시간에 한하여, 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그 때문에 가열 처리 시간을 단축할 수 있다.
제2 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
제2 가열 처리에 의해, 절연막(109)에 포함되는 산소의 일부를 산화물 반도체막(208)으로 이동시켜, 산화물 반도체막(208)에 포함되는 산소 결손을 보충하는 것이 가능하다. 그 결과, 산화물 반도체막(208)에 포함되는 산소 결손량을 더 저감할 수 있다.
또한, 절연막(108) 및 절연막(109)에 물, 수소 등이 포함되는 경우, 물, 수소 등을 블로킹하는 기능을 갖는 절연막(110)을 후에 형성하고, 가열 처리를 행하면, 절연막(108) 및 절연막(109)에 포함되는 물, 수소 등이, 산화물 반도체막(208)으로 이동하여, 산화물 반도체막(208)에 결함이 발생되어버린다. 그러나, 당해 가열에 의해, 절연막(108) 및 절연막(109)에 포함되는 물, 수소 등을 탈리시키는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 저감함과 함께, 임계값 전압의 변동을 억제할 수 있다.
또한, 가열하면서 절연막(109)을 절연막(108) 위에 형성함으로써, 산화물 반도체막(208)으로 산소를 이동시켜, 산화물 반도체막(208)에 포함되는 산소 결손을 보충하는 것이 가능하기 때문에, 제2 가열 처리를 행하지 않아도 된다.
여기에서는, 질소 및 산소의 혼합 가스 분위기에서, 350℃에서 1시간의 가열 처리를 행한다.
또한, 한 쌍의 소스 전극(209a), 드레인 전극(209b)를 형성할 때, 도전막(220)의 에칭에 의해, 산화물 반도체막(208)은 대미지를 받아, 산화물 반도체막(208)의 백 채널(산화물 반도체막(208)에서, 게이트 전극(206)과 대향하는 면과 반대측의 면)측에 산소 결손이 발생한다. 그러나, 절연막(109)에 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 당해 백 채널측에 발생한 산소 결손을 수복할 수 있다. 이에 의해, 산화물 반도체막(208)에 포함되는 결함을 저감할 수 있기 때문에, 트랜지스터의 신뢰성을 향상시킬 수 있다.
〔산화물 절연막의 일부를 제거한다〕
이어서, 포토리소그래피 공정에 의해 절연막(109) 위에 마스크를 형성하고, 절연막(109), 및 절연막(108)의 일부를 선택적으로 에칭하여, 산화물 반도체막(209) 위에 개구부(122)를 형성한다. 이때, 도시하지 않은 다른 개구부도 동시에 형성한다(도 5의 (C) 참조). 절연막(109), 및 절연막(108)의 에칭은, 건식 에칭법, 습식 에칭법, 또는 양쪽을 조합한 에칭법을 사용할 수 있다.
이 후, 제2 가열 처리를 행해도 된다. 제2 가열 처리에 의해, 절연막(109)에 포함되는 산소의 일부를 산화물 반도체막(208), 및 산화물 반도체막(209)으로 이동시켜, 산화물 반도체막(208), 및 산화물 반도체막(209)에 포함되는 산소 결손을 저감하는 것이 가능하다.
〔보호막을 형성한다〕
이어서, 절연막(110)을 형성한다(도 6의 (A) 참조). 절연막(110)으로서, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 절연막을 사용함으로써 산화물 반도체막(208), 절연막(108), 및 절연막(109)에 포함되는 산소가 외부로 확산하는 것을 방지할 수 있다. 또한, 외부로부터 산화물 반도체막(208)으로의 수소, 물 등의 불순물의 침입을 방지할 수 있다.
이러한 절연막으로서는, 질화 실리콘막, 질화산화 실리콘막, 질화알루미늄 막, 질화산화알루미늄막, 산화알루미늄막, 산화질화알루미늄막, 산화갈륨막, 산화질화갈륨막, 산화이트륨막, 산화질화이트륨막, 산화하프늄막, 산화질화하프늄 등의 질화 절연막이나 산화 절연막이 있다.
또한, 절연막(110)의 구성은 상기 구성에 한정되지 않고, 산화물 절연막 또는 질화물 절연막의 단층, 또는 복수층의 적층으로 할 수 있다.
본 실시 형태에서는, 절연막(110)으로서 수소를 포함하는 질화 실리콘막을 형성한다.
또한, 산화물 반도체막(209)은, 개구부(122)에서 절연막(110)과 접한다. 그러면, 절연막(110)에 포함되는 수소가, 개구부(122)에서 산화물 반도체막(209)으로 확산하여, 산화물 반도체막(209) 중의 산소와 결합하여 캐리어인 전자가 생성된다.
또한, 절연막(110)을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 개구부(122)에서 산화물 반도체막(209)이 플라즈마에 노출되어, 산화물 반도체막(209)에 산소 결손이 생성된다. 당해 산소 결손에 절연막(110)에 포함되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 그 결과, 산화물 반도체막(209)의 도전성이 높아져서, 도전성을 갖는 산화물 반도체막(209)이 된다. 즉, 도전성을 갖는 산화물 반도체막(209)은, 도전성이 높은 산화물 반도체막이라고도 할 수 있다. 또한, 도전성을 갖는 산화물 반도체막(209)은 도전성이 높은 금속 산화물 막이라고도 할 수 있다.
또한, 절연막(110)을 형성하기 전에 산화물 반도체막(209)을 희가스 및 수소를 포함하는 플라즈마에 노출시킴으로써, 산화물 반도체막(209)에 산소 결손을 형성함과 함께, 산화물 반도체막(209)에 수소를 첨가하는 것이 가능하다. 그 결과, 산화물 반도체막(209)에 있어서 캐리어인 전자를 더욱 증가시키는 것이 가능하여, 도전성을 갖는 산화물 반도체막(209)의 도전성을 더 높일 수 있다.
도전성을 갖는 산화물 반도체막(209)은, 산화물 반도체막(208)과 마찬가지의 금속 원소를 갖는 막이며, 또한 불순물이 포함되어 있는 것을 특징으로 한다. 불순물로서는 수소가 있다. 또한, 수소 이외의 불순물로서, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등이 포함되어 있어도 된다.
산화물 반도체막(208), 및 도전성을 갖는 산화물 반도체막(209)은 모두, 게이트 절연막(207) 위에 형성되지만, 포함되는 불순물 농도가 상이하다. 구체적으로는, 산화물 반도체막(208)보다, 도전성을 갖는 산화물 반도체막(209)의 불순물 농도가 높다. 예를 들어, 산화물 반도체막(208)에 포함되는 수소 농도는, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이고, 도전성을 갖는 산화물 반도체막(209)에 포함되는 수소 농도는, 8×1019 이상, 바람직하게는 1×1020atoms/cm3 이상, 보다 바람직하게는 5×1020 이상이다. 또한, 산화물 반도체막(208)과 비교하여, 도전성을 갖는 산화물 반도체막(209)에 포함되는 수소 농도는 2배, 바람직하게는 10배 이상이다.
또한, 도전성을 갖는 산화물 반도체막(209)은 산화물 반도체막(208)보다 저항률이 낮다. 산화물 반도체막(208)의 저항률은, 도전성을 갖는 산화물 반도체막(209)의 저항률의 1×101배 이상 1×108배 미만인 것이 바람직하다. 도전성을 갖는 산화물 반도체막(209)의 저항률은, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더욱 바람직하게는 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 된다.
또한, 본 발명의 실시 형태의 일 형태는, 이것에 한정되지 않고, 도전성을 갖는 산화물 반도체막(209)은 경우에 따라서는, 절연막(110)과 접하지 않는 것도 가능하다.
또한, 본 발명의 실시 형태의 일 형태는, 이것에 한정되지 않고, 도전성을 갖는 산화물 반도체막(209)을, 산화물 반도체막(208)과 다른 공정으로 형성해도 된다. 그 경우에는, 도전성을 갖는 산화물 반도체막(209)은, 산화물 반도체막(208)과 상이한 재질을 갖고 있어도 된다. 예를 들어, 도전성을 갖는 산화물 반도체막(209)은 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 포함하는 인듐 주석 산화물 등을 사용하여 형성해도 된다.
본 실시 형태에 나타내는 표시 장치는, 트랜지스터의 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극을 형성한다. 또한, 화소 전극으로서 기능하는 투광성을 갖는 도전막을 용량 소자의 다른 쪽의 전극으로서 사용한다. 따라서, 용량 소자를 형성하기 위해서, 새롭게 도전막을 형성하는 공정이 불필요하여, 반도체 장치의 제작 공정을 삭감할 수 있다. 또한, 용량 소자를 구성하는 한 쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 그 결과, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
이어서, 절연막(110), 절연막(109), 절연막(108)의 일부를 선택적으로 에칭함으로써 개구부(142)를 형성한다. 이때, 도시하지 않은 다른 개구부도 동시에 형성한다. 또한, 개구부(142) 등은, 포토리소그래피 공정에 의한 레지스트 마스크의 형성을 행하고, 레지스트 마스크에 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다(도 6의 (B) 참조). 개구부(142)의 저면에서, 소스 전극(209a)의 표면이 노출된다.
또한, 절연막(110), 절연막(109), 절연막(108)의 에칭은, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 이것에 한정되지 않고, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 방법을 사용해도 된다.
〔도전막을 형성한다〕
이어서, 도전막(145)을 형성하기 위한 도전막을, 개구부(122)를 덮어 절연막(110) 위에 형성한다. 해당 도전층 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 레지스트 마스크에 덮여 있지 않은 영역을 에칭하여, 도전막(145)을 형성한다(도 7의 (A) 참조).
또한, 도전막(145)의 형성과 동시에, 게이트 전극(206), 산화물 반도체막(208)과 중첩되는 영역에 전극(226)을 형성할 수 있다. 도전막(145) 및 전극(226)은 게이트 전극(206)과 마찬가지의 재료 및 방법에 의해 형성할 수 있다.
또한, 도전막(145)을, 투광성을 갖는 도전성 재료로 형성함으로써, 용량 소자(232)를, 투광성을 갖는 용량 소자로 할 수 있다. 본 실시 형태에서는, 도전막(145) 및 전극(226)으로서, 두께 100nm의 인듐 주석 산화물을 사용한다(도 7의 (A) 참조).
또한, 전극(226)은 게이트 전극으로서 기능시킬 수 있다. 또한, 게이트 전극(206) 및 전극(226) 중 어느 한쪽을, 단순히 「게이트 전극」이라고 하는 경우, 다른 쪽을 「백 게이트 전극」이라고 하는 경우가 있다. 또한, 게이트 전극(206) 및 전극(226) 중 어느 한쪽을, 「제1 게이트 전극」이라고 하고, 다른 쪽을 「제2 게이트 전극」이라고 하는 경우가 있다.
일반적으로, 백 게이트 전극은 도전막으로 형성되고, 게이트 전극과 백 게이트 전극으로 반도체층의 채널 형성 영역을 사이에 두도록 배치된다. 따라서, 백 게이트 전극은, 게이트 전극과 마찬가지로 기능시킬 수 있다. 백 게이트 전극의 전위는, 게이트 전극과 동일한 전위로 해도 되고, GND 전위나, 임의의 전위로 해도 된다. 백 게이트 전극의 전위를 변화시킴으로써, 트랜지스터의 임계값 전압을 변화시킬 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전막으로 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전계가, 채널이 형성되는 반도체층에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다.
또한, 백 게이트 전극측에서 광이 입사하는 경우에, 백 게이트 전극을, 차광성을 갖는 도전막으로 형성함으로써, 백 게이트 전극측에서 반도체층에 광이 입사하는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지하고, 트랜지스터의 임계값 전압이 시프트하는 등의 전기 특성의 열화를 방지할 수 있다.
산화물 반도체막(208)을 사이에 두고 게이트 전극(206) 및 전극(226)을 설치함으로써, 나아가 게이트 전극(206) 및 전극(226)을 동일 전위로 함으로써, 산화물 반도체막(208)에 있어서 캐리어가 흐르는 영역이 막 두께 방향에서 보다 커지기 때문에, 캐리어의 이동량이 증가한다. 그 결과, 트랜지스터의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아진다.
또한, 게이트 전극(206) 및 전극(226)은, 각각이 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 게이트 전극(206)보다 하층, 전극(226)보다 상층에 존재하는 전하가, 산화물 반도체막(208)에 영향을 미치지 않는다. 그 결과, 스트레스 시험(예를 들어, 게이트에 부의 전압을 인가하는 -GBT(Gate Bias-Temperature) 스트레스 시험이나, 게이트에 정의 전압을 인가하는 +GBT 스트레스 시험)의 전후에 있어서의 임계값 전압의 변동이 작다. 또한, 서로 다른 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다. 또한, 이 효과는, 게이트 전극(206) 및 전극(226)이 동일 전위이거나 상이한 전위이어도 발생한다.
또한, BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화(즉, 경년 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에 있어서의 트랜지스터의 임계값 전압의 변동량은, 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에 있어서, 임계값 전압의 변동량이 적을수록, 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 게이트 전극(206) 및 전극(226)을 갖고, 또한 게이트 전극(206) 및 전극(226)을 동일 전위로 함으로써, 임계값 전압의 변동량이 저감된다. 이로 인해, 복수의 트랜지스터에서의 전기 특성의 변동도 동시에 저감된다.
〔평탄화 막을 형성한다〕
이어서, 도전막(145) 위에 절연막(211)을 형성한다. 절연막(211)은 절연막(205)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
또한, 발광 소자(125)의 피형성면의 표면 요철을 저감하기 위해서, 절연막(211)에 평탄화 처리를 행해도 된다. 평탄화 처리로서 특별히 한정은 없지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP))나 건식 에칭 처리에 의해 행할 수 있다.
또한, 평탄화 기능을 갖는 절연 재료를 사용하여 절연막(211)을 형성함으로써 연마 처리를 생략할 수도 있다. 평탄화 기능을 갖는 절연 재료로서, 예를 들어, 폴리이미드 수지, 아크릴 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(211)을 형성해도 된다.
또한, 개구부(142)와 중첩하는 영역의 절연막(211)의 일부를 제거하여, 개구부(143)를 형성한다. 이때, 도시하지 않은 다른 개구부도 동시에 형성한다. 또한, 나중에 외부 전극(124)이 접속하는 영역의 절연막(211)도 제거한다. 또한, 개구부(143) 등은, 절연막(211) 위에 포토리소그래피 공정에 의한 레지스트 마스크의 형성을 행하고, 절연막(211)의 레지스트 마스크에 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다(도 7(B) 참조). 개구부(143)를 형성함으로써, 소스 전극(209a)의 표면을 노출시킨다.
또한, 절연막(211)에 감광성을 갖는 재료를 사용함으로써 레지스트 마스크를 사용하지 않고 개구부(143)를 형성할 수 있다. 본 실시 형태에서는, 감광성의 폴리이미드 수지를 사용하여 절연막(211) 및 개구부(143)를 형성한다.
〔양극을 형성한다〕
이어서, 절연막(211) 위에 전극(115)을 형성한다(도 8의 (A) 참조). 전극(115)은 후에 형성되는 EL층(117)이 방출하는 광을 효율적으로 반사하는 도전성 재료를 사용하여 형성하는 것이 바람직하다. 또한, 전극(115)은 단층에 한하지 않고, 복수층의 적층 구조로 해도 된다. 예를 들어, 전극(115)을 양극으로서 사용하는 경우, EL층(117)과 접하는 층을, 인듐 주석 산화물 등의 EL층(117)보다 일함수가 크고 투광성을 갖는 층으로 하고, 그 층에 접하여 반사율이 높은 층(알루미늄, 알루미늄을 포함하는 합금, 또는 은 등)을 설치해도 된다.
또한, 본 실시 형태에서는, 톱 에미션 구조의 표시 장치에 대하여 예시하지만, 보텀 에미션 구조(하면 사출 구조), 또는 듀얼 에미션 구조(양면 사출 구조)의 표시 장치로 할 수도 있다.
표시 장치를, 보텀 에미션 구조(하면 사출 구조), 및 듀얼 에미션 구조(양면 사출 구조)의 표시 장치로 하는 경우에는, 전극(115)에 투광성을 갖는 도전성 재료를 사용하면 된다.
전극(115)은, 절연막(211) 위에 전극(115)이 되는 도전막을 형성하고, 포토리소그래피 공정에 의한 레지스트 마스크의 형성을 행하고, 해당 도전막의 레지스트 마스크에 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다. 해당 도전막의 에칭은, 건식 에칭법, 습식 에칭법, 또는 양쪽을 조합한 에칭법을 사용할 수 있다.
〔격벽을 형성한다〕
이어서, 격벽(114)을 형성한다. 격벽(114)은 인접하는 발광 소자(125)가 의도하지 않고 전기적으로 단락하여, 오 발광하는 것을 방지하기 위해 설치한다. 또한, 후술하는 EL층(117)의 형성에 메탈 마스크를 사용하는 경우, 메탈 마스크가 전극(115)에 접촉하지 않도록 하는 기능도 갖는다. 격벽(114)은 에폭시 수지, 아크릴 수지, 이미드 수지 등의 유기 수지 재료나, 산화 실리콘 등의 무기 재료로 형성할 수 있다. 격벽(114)은 그 측벽이 테이퍼 또는 연속된 곡률을 갖고서 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(114)의 측벽을 이러한 형상으로 함으로써, 후에 형성되는 EL층(117)이나 전극(118)의 피복성을 양호한 것으로 할 수 있다.
〔EL층을 형성한다〕
EL층(117)의 구성에 대해서는, 실시 형태 7에서 설명한다.
〔음극을 형성한다〕
본 실시 형태에서는 전극(118)을 음극으로서 사용하기 때문에, 전극(118)을 후술하는 EL층(117)에 전자를 주입할 수 있는 일함수가 작은 재료를 사용하여 형성하는 것이 바람직하다. 또한, 일함수가 작은 금속 단체가 아니라, 일함수가 작은 알칼리 금속, 또는 알칼리 토금속을 수 nm 형성한 층을 완충층으로서 형성하고, 그 위에 알루미늄 등의 금속 재료, 인듐 주석 산화물 등의 도전성을 갖는 산화물 재료, 또는 반도체 재료를 사용하여 형성해도 된다. 또한, 완충층으로서, 알칼리 토금속의 산화물, 할로겐화물, 또는, 마그네슘-은 등의 합금을 사용할 수도 있다.
또한, 전극(118)을 개재하여, EL층(117)이 방출하는 광을 추출하는 경우에는, 전극(118)은 가시광에 대하여 투광성을 갖는 것이 바람직하다. 전극(115), EL층(117), 전극(118)에 의해 발광 소자(125)가 형성된다.
〔대향 기판을 형성한다〕
차광막(264), 착색층(266), 및 오버코트층(268)이 형성된 기판(121)(이하, 간단히 「기판(121)」이라고도 함)을 접착층(120)을 개재하여 전극(118) 위에 형성한다(도 9 참조). 또한, 기판(121)의 구성에 대해서는, 추후에 설명한다.
접착층(120)은 전극(118)에 접하여 형성하고 있다. 기판(121)은 접착층(120)에 의해 고정되어 있다. 접착층(120)으로서는, 광경화형의 접착제, 반응 경화형 접착제, 열경화형 접착제, 또는 혐기형 접착제를 사용할 수 있다. 예를 들어, 에폭시 수지, 아크릴 수지, 이미드 수지 등을 사용할 수 있다. 톱 에미션 구조의 경우에는 접착층(120)에 광의 파장 이하의 크기의 건조제(제올라이트 등)나, 굴절률이 큰 필러(산화티타늄이나 지르코늄 등)를 혼합하면, EL층(117)이 방출하는 광의 추출 효율이 향상되기 때문에 적합하다.
〔소자 형성 기판을 박리한다〕
이어서, 박리층(113)을 개재하여 절연막(205)과 접하는 소자 형성 기판(101)을 절연막(205)으로부터 박리한다(도 10 참조). 박리 방법으로서는, 기계적인 힘을 가하는 것(인간의 손이나 지그로 떼어내는 처리나, 롤러를 회전시키면서 분리하는 처리, 초음파 등)을 사용하여 행하면 된다. 예를 들어, 박리층(113)에 예리한 칼날 또는 레이저광 조사 등으로 칼집을 넣고, 그 칼집에 물을 주입한다. 또는, 그 칼집에 안개 상태의 물을 분사한다. 모세관 현상에 의해 물이 박리층(113)과 하지층(119) 사이에 배어듬으로써, 소자 형성 기판(101)을 용이하게 박리할 수 있다.
〔기판을 접합한다〕
이어서, 접착층(112)을 개재하여 기판(111)을 절연막(205)에 접합한다(도 11 참조). 이와 같이 하여, 표시 장치(100)를 제작할 수 있다. 접착층(112)은 접착층(120)과 마찬가지의 재료를 사용할 수 있다.
이와 같이 하여, 표시 장치(100)를 제작할 수 있다.
본 실시 형태에 나타내는 표시 장치(100)는, 트랜지스터(431) 및 트랜지스터(233)와 중첩하지 않는 영역에서, 절연막(108) 및 절연막(109)의 일부가 제거되어 있다. 절연막(108) 및 절연막(109)을 제거함으로써, 표시 장치(100)를 보다 구부리기 쉽게 할 수 있다. 따라서, 가요성이 높은 표시 장치를 실현할 수 있다. 또한, 본 발명의 일 형태에 의하면, 굽힘 동작이 반복된 경우에도 파손되기 어려워지기 때문에, 신뢰성이 양호한 표시 장치를 실현할 수 있다.
〔대향 기판의 구성〕
이어서, 기판(111)에 대향하여 설치되는 기판(121) 위에 형성되는 구조에 대해서 이하 설명을 행한다.
먼저, 기판(121)을 준비한다. 기판(121)으로서는, 기판(111)과 마찬가지의 재료를 사용할 수 있다. 이어서, 기판(121) 위에 차광막(264)을 형성한다(도 12의 (A) 참조). 그 후, 착색층(266)을 형성한다(도 12의 (B) 참조).
차광막(264) 및 착색층(266)은 여러가지 재료를 사용하여, 인쇄법, 잉크젯법, 포토리소그래피법을 사용하여 각각 원하는 위치에 형성한다.
이어서, 차광막(264) 및 착색층(266) 위에 오버코트층(268)을 형성한다(도 12의 (C) 참조).
오버코트층(268)으로서는, 예를 들어 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연막을 사용할 수 있다. 오버코트층(268)을 형성함으로써, 예를 들어, 착색층(266) 중에 포함되는 불순물 등이 발광 소자(125)측에 확산되는 것을 억제할 수 있다. 단, 오버코트층(268)은 반드시 설치할 필요는 없으며, 오버코트층(268)을 형성하지 않는 구조로 해도 된다.
이상의 공정으로 기판(121) 위에 형성되는 구조를 형성할 수 있다.
〔제막 방법에 대해서〕
본 실시 형태에서 개시된, 금속막, 반도체막, 무기 절연막 등 다양한 막은 스퍼터법이나 플라즈마 CVD법에 의해 형성할 수 있지만, 다른 방법, 예를 들어, 열 CVD(Chemical Vapor Deposition)법에 의해 형성해도 된다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical VaporDeposition)법이나 ALD(Atomic Layer Deposition)법을 사용해도 된다.
열 CVD법은, 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되지 않는다는 이점을 갖는다.
열 CVD법은, 원료 가스와 산화제를 동시에 챔버 내에 보내어, 챔버 내를 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 반응시켜서 기판 위에 퇴적시킴으로써 성막을 행해도 된다.
또한, ALD법은, 챔버 내를 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행해도 된다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환해서 2종류 이상의 원료 가스를 순서대로 챔버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제2 원료 가스의 도입시에도 동시에 불활성 가스를 도입해도 된다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입해도 된다. 제1 원료 가스가 기판의 표면에 흡착되어 제1층을 성막하고, 뒤에 도입되는 제2 원료 가스와 반응하여, 제2층이 제1층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하여, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 본 실시 형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들어, In-Ga-Zn-O막을 성막하는 경우에는, 트리메틸인듐, 트리메틸갈륨, 및 디메틸아연을 사용한다.
또한, 트리메틸인듐의 화학식은, In(CH3)3이다. 또한, 트리메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 디메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이들의 조합에 한정되지 않고, 트리메틸갈륨 대신에 트리에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 디메틸아연 대신에 디에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕시드 용액, 대표적으로는 테트라키스디메틸아미드하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스디메틸아미드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료 액으로서는, 테트라키스(에틸메틸아미드)하프늄 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트리메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료 액으로서는, 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5- 헵탄디오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 실리콘막을 형성하는 경우에는, 헥사클로로디실란을 피성막면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의해 텅스텐막을 성막하는 경우에는, WF6 가스와 B2H6 가스를 순차 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용해도 된다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차 반복 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2 가스와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 제한되지 않는다. 또한, 이들 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 된다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용해도 되지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용해도 된다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용해도 된다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용해도 된다. 또한, Zn(CH3)2 가스를 사용해도 된다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
톱 에미션 구조의 표시 장치(100)의 구성을 변형하여, 보텀 에미션 구조의 표시 장치(150)를 제작할 수 있다.
도 13에, 보텀 에미션 구조의 표시 장치(150)의 단면 구성예를 나타낸다. 또한, 도 13은, 표시 장치(100)의 사시도인 도 1의 (A) 중에 일점 쇄선 A1-A2로 나타낸 부위와 동등한 부위의 단면도이다. 보텀 에미션 구조의 표시 장치(150)는, 차광막(264), 착색층(266), 및 오버코트층(268)의 형성 위치가, 표시 장치(100)와 상이하다.
표시 장치(150)에서는, 차광막(264), 착색층(266), 및 오버코트층(268)이 기판(111) 위에 형성된다.
또한, 보텀 에미션 구조의 표시 장치(150)는, 전극(115)을, 투광성을 갖는 도전성 재료를 사용하여 형성되고, 전극(118)을, EL층(117)이 방출하는 광을 효율적으로 반사하는 도전성 재료를 사용하여 형성된다.
표시 장치(150)는, EL층(117)으로부터 방출되는 광(235)을 착색층(266)을 개재하여 기판(111)측으로부터 사출할 수 있다.
또한, 도 21과 마찬가지로, 도 23에 도시한 바와 같이, 기판(111)에, 터치 센서를 설치하는 것이 가능하다. 또한, 도 22와 마찬가지로, 도 24에 도시한 바와 같이, 기판(921)에 터치 센서를 설치하는 것도 가능하다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
또한, 표시 장치(100) 및 표시 장치(150)를 조합함으로써, EL층(117)으로부터 방출되는 광(235)을 기판(111)측 및 기판(121)측의 양쪽으로부터 사출하는 듀얼 에미션 구조(양면 사출 구조)의 표시 장치를 실현할 수 있다.
또한, 듀얼 에미션 구조(양면 사출 구조)의 표시 장치를 형성하는 경우에는, 전극(115) 및 전극(118) 모두, 투광성을 갖는 도전성 재료를 사용하여 형성하면 된다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상기 실시 형태에 개시한 트랜지스터(431)의 구성에 대하여 설명한다. 도 14에, 반도체 장치의 일례로서, 트랜지스터(431)의 상면도 및 단면도를 도시한다. 트랜지스터(431)는 채널 에치형 트랜지스터이다. 또한, 트랜지스터(233), 및 트랜지스터(231)도, 트랜지스터(431)와 마찬가지의 구조로 할 수 있다.
도 14의 (A)는, 트랜지스터(431)의 상면도이다. 또한, 도 14의 (B)는 도 14의 (A) 중의 일점 쇄선 X1-X2로 나타내는 부위의 단면도이며, 도 14의 (C)는 도 14의 (A) 중의 일점 쇄선 Y1-Y2로 나타내는 부위의 단면도이다. 또한, 도 14의 (B)는 트랜지스터(431)의 채널 길이 방향의 단면이며, 도 14의 (C)는 트랜지스터(431)의 채널 폭 방향의 단면이다.
트랜지스터(431)는, 게이트 전극(206)과, 게이트 절연막(207)과, 게이트 절연막(207)을 개재하여 게이트 전극(206)과 중첩되는 산화물 반도체막(208)과, 산화물 반도체막(208)에 접하는 소스 전극(209a), 드레인 전극(209b)을 갖는다. 또한, 게이트 절연막(207), 산화물 반도체막(208), 소스 전극(209a), 및 드레인 전극(209b) 위에는, 절연막(108), 절연막(109), 및 절연막(110)을 포함하는 보호막(141)이 형성된다. 또한, 절연막(110) 위에 산화물 반도체막(208)과 중첩되는 전극(226)을 갖는다.
트랜지스터(431)는, 복수의 게이트 전극을 갖고, 해당 전극의 사이에 산화물 반도체막(208)을 갖는 듀얼 게이트 구조의 트랜지스터이다. 도 14의 (C)에 나타내는 채널 폭 방향에 있어서, 산화물 반도체막(208)의 외측에 전극(226)의 단부가 위치한다. 또는, 채널 폭 방향에 있어서, 전극(226)은 보호막(141)을 개재하여 산화물 반도체막(208)의 단부를 넘어 설치되어 있다. 또한, 채널 폭 방향에 있어서, 산화물 반도체막(208)의 외측에서, 게이트 전극(206) 및 전극(226)은 게이트 절연막(207), 보호막(141)을 개재하여 대향한다.
도 14의 (C)를 사용하여, 게이트 전극(206), 산화물 반도체막(208), 전극(226)의 단부의 위치에 대해서 설명한다.
여기서, 산화물 반도체막(208)의 단부 및 전극(226)의 단부간의 거리를 d로 하고, 보호막(141)의 두께를 t로 하면, d는 보호막(141)의 t 이하인 것이 바람직하다. 산화물 반도체막(208)의 단부 및 전극(226)의 단부의 거리 d를, 보호막(141)의 t 이하로 함으로써, 산화물 반도체막(208)의 단부에, 전극(226)의 전계 영향을 주는 것이 가능하여, 산화물 반도체막(208)의 단부를 포함하는 전체를 채널로서 기능시킬 수 있다.
에칭 등으로 가공된 산화물 반도체막(208)의 단부는, 가공에서의 대미지에 의해 결함이 형성됨과 함께, 불순물 부착 등에 의해 오염되기 때문에, 전계 등의 스트레스가 부여됨으로써 활성화되기 쉽다. 즉, 에칭 등으로 가공된 산화물 반도체막의 단부는, n형화(저저항화)되기 쉽다.
이렇게 의도하지 않고 n형화된 영역이, 소스 전극(209a) 및 드레인 전극(209b)과 접하면, 당해 영역을 개재하여 소스 전극(209a) 및 드레인 전극(209b)간에 의도하지 않은 전류(「누설 전류」 또는 「리크 전류」라고도 함)가 흘러버린다. 즉, 당해 영역이 기생 채널로서 기능한다.
그러나, 도 14의 (C)에 도시한 바와 같이, 산화물 반도체막(208)의 외측에 게이트 전극(206)의 단부가 위치함으로써, 게이트 전극(206)의 전계 영향에 의해, 산화물 반도체막(208)의 측면, 또는 측면 및 그 근방을 포함하는 단부에서의 기생 채널의 발생이 억제된다. 그 결과, 게이트 전압이 임계값 전압을 초과했을 때의 드레인 전류의 상승이 급준(急峻)하게 되어, 전기 특성이 우수한 트랜지스터로 할 수 있다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 트랜지스터(231), 트랜지스터(233), 및 트랜지스터(431) 등에 사용하는 것이 가능한 트랜지스터(200)의 구성에 대해서, 도 15를 사용하여 설명한다.
도 15의 (A)는 트랜지스터(200)의 상면도이다. 또한, 도 15의 (B)는 도 15의 (A) 중의 일점 쇄선 X3-X4로 나타내는 부위의 단면도이며, 도 15의 (C)는 도 15의 (A) 중의 일점 쇄선 Y3-Y4로 나타내는 부위의 단면도이다. 또한, 도 15의 (B)는 트랜지스터(200)의 채널 길이 방향의 단면이며, 도 15의 (C)는 트랜지스터(200)의 채널 폭 방향의 단면이다.
트랜지스터(200)는 상기 실시 형태에서 설명한 트랜지스터(431)와 마찬가지로 제작할 수 있다. 단, 트랜지스터(200)와 트랜지스터(431)는 산화물 반도체막(208) 및 게이트 전극(206)의 형상이 상이하다.
트랜지스터(200)는, 채널 폭 방향뿐만 아니라, 채널 길이 방향에서도 게이트 전극(206)의 단부가 산화물 반도체막(208)의 단부보다 외측에 위치하도록 위치하고 있다(도 15의 (B) 참조). 게이트 전극(206)을 게이트 전극(206)의 단부가 산화물 반도체막(208)의 단부보다 외측에 위치하도록 설치함으로써, 광조사에 의한 트랜지스터의 전기 특성 변동을 보다 억제할 수 있다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 트랜지스터(231), 트랜지스터(233), 및 트랜지스터(431) 등에 사용하는 것이 가능한 트랜지스터(250)의 구성에 대해서, 도 16을 사용하여 설명한다.
도 16의 (A)는 트랜지스터(250)의 상면도이다. 또한, 도 16의 (B)는 도 16의 (A) 중의 일점 쇄선 X5-X6으로 나타내는 부위의 단면도이며, 도 16의 (C)는 도 16의 (A) 중의 일점 쇄선 Y5-Y6으로 나타내는 부위의 단면도이다. 도 16의 (D)는 도 16의 (B)에 나타내는 부위(290)의 확대도이다. 또한, 도 16의 (B)는 트랜지스터(250)의 채널 길이 방향의 단면이며, 도 16의 (C)는 트랜지스터(250)의 채널 폭 방향의 단면이다.
트랜지스터(250)는, 상기 실시 형태에서 설명한 트랜지스터(431)와 마찬가지로 제작할 수 있다. 단, 트랜지스터(250)는, 산화물 반도체막(208)에 접하여 산화물 반도체막(218)이 형성되어 있다. 또한, 트랜지스터(250)에서는 백 게이트 전극으로서 기능하는 전극(226)을 설치하고 있지 않지만, 필요에 따라 전극(226)을 설치해도 됨은 말할 필요도 없다.
산화물 반도체막(218)은, 산화물 반도체막(208)을 구성하는 금속 원소의 1종 이상으로 구성되는 산화물 막이다. 이로 인해, 산화물 반도체막(208)과 산화물 반도체막(218)의 계면에서, 계면 산란이 일어나기 어렵다. 따라서, 해당 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 전계 효과 이동도가 높아진다.
산화물 반도체막(218)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이며, 또한 산화물 반도체막(208)보다 전도대의 하단부의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(218)의 전도대의 하단부의 에너지와, 산화물 반도체막(208)의 전도대의 하단부의 에너지의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, 산화물 반도체막(218)의 전자 친화력과, 산화물 반도체막(208)의 전자 친화력의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
산화물 반도체막(218)은, In을 포함하면, 캐리어 이동도(전자 이동도)가 높아지기 때문에 바람직하다.
산화물 반도체막(218)으로서, Al, Ga, Y, Zr, La, Ce, 또는 Nd를 In보다 높은 원자수비로 가짐으로써, 이하의 효과를 갖는 경우가 있다. (1) 산화물 반도체막(218)의 에너지 갭을 크게 한다. (2) 산화물 반도체막(218)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물의 확산을 저감한다. (4) 산화물 반도체막(208)과 비교하여 절연성이 높아진다. 또한, Ga, Y, Zr, La, Ce, 또는 Nd는, 산소와의 결합력이 강한 금속 원소이기 때문에, Ga, Y, Zr, La, Ce, 또는 Nd를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 발생하기 어려워진다.
산화물 반도체막(218)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때 In과 M의 원자수 비율은, 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다.
또한, 산화물 반도체막(208) 및 산화물 반도체막(218)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(208)과 비교하여, 산화물 반도체막(218)에 포함되는 M(Ga, Y, Zr, La, Ce, 또는 Nd)의 원자수비가 크고, 대표적으로는, 산화물 반도체막(208)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체막(208) 및 산화물 반도체막(218)이, In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(218)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체막(208)을 In:M:Zn=x2:y2:z2[원자수비]라 하면, y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상이다. 더욱 바람직하게는 y1/x1이 y2/x2보다 2배 이상 크고, 보다 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이때, 산화물 반도체막에 있어서, y2가 x2 이상이면 당해 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면, 당해 산화물 반도체막을 사용한 트랜지스터의 전계 효과 이동도가 저하되어버리기 때문에, y2는 x2의 3배 미만이면 바람직하다.
산화물 반도체막(208)이 In-M-Zn 산화물(M은, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(208)을 성막하기 위해 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1라 하면, x1/y1은, 1/3 이상 6 이하, 나아가 1 이상 6 이하이며, z1/y1은, 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(208)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표 예로서는, In:M:Zn=1:1:1, In:M:Zn=5:5:6, In:M:Zn=2:1:2, In:M:Zn=3:1:2 등이 있다.
산화물 반도체막(218)이 In-M-Zn 산화물(M은, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(218)을 성막하기 위해 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2라 하면, x2/y2<x1/y1이며, z2/y2는, 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(218)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표 예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
또한, 산화물 반도체막(208) 및 산화물 반도체막(218)의 원자수비는, 각각 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(218)의 두께는, 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm로 한다.
또한, 산화물 반도체막(218)은, 산화물 반도체막(208)과 마찬가지로, 예를 들어 비단결정 구조이어도 된다. 또한, 비단결정 구조는, CAAC 구조, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다.
산화물 반도체막(218)은 예를 들어 비정질 구조이어도 된다. 비정질 구조의 산화물 반도체막은, 예를 들어, 원자 배열이 무질서하고 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물 막은, 예를 들어, 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(208) 및 산화물 반도체막(218)에 의해, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC 구조의 영역, 단결정 구조의 2종 이상을 갖는 혼합막을 구성해도 된다. 혼합막은, 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC 구조의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은, 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC 구조의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
여기에서는, 산화물 반도체막(208)과 절연막(108) 사이에, 산화물 반도체막(218)이 설치되어 있다. 이로 인해, 산화물 반도체막(218)과 절연막(108) 사이에서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 당해 트랩 준위와 산화물 반도체막(208) 사이에는 격차가 있다. 그 결과, 산화물 반도체막(208)을 흐르는 전자가 트랩 준위에 포획되기 어려워, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 해당 전자가 마이너스의 고정 전하로 되어버린다. 그 결과, 트랜지스터의 임계값 전압이 변동되어버린다. 그러나, 산화물 반도체막(208)과 트랩 준위 사이에 격차가 있기 때문에, 트랩 준위에서의 전자의 포획을 저감하는 것이 가능하고, 임계값 전압의 변동을 저감할 수 있다.
또한, 산화물 반도체막(218)은, 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(208)으로 이동하는 불순물량을 저감하는 것이 가능하다. 또한, 산화물 반도체막(218)은 산소 결손을 형성하기 어렵다. 이 때문에, 산화물 반도체막(208)에서의 불순물 농도 및 산소 결손량을 저감하는 것이 가능하다.
또한, 산화물 반도체막(208) 및 산화물 반도체막(218)은, 각 막을 단순히 적층하는 것이 아니라, 연속 접합(여기서는 특히 전도대의 하단부의 에너지가 각 막의 사이에서 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 가령, 적층된 산화물 반도체막(208)과 산화물 반도체막(218) 사이에 불순물이 혼재되어 있으면, 에너지 밴드의 연속성이 상실되어, 계면에서 캐리어가 포획되거나, 또는 재결합하여 소멸되어버린다.
연속 접합을 형성하기 위해서는, 로드 로크실(load lock chamber)을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속해서 적층하는 것이 필요해진다. 스퍼터링 장치에서의 각 챔버는, 산화물 반도체막에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa 내지 1×10-4Pa 정도까지) 하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
또한, 소스 전극(209a), 드레인 전극(209b)의 형성 공정에서, 산화물 반도체막(218)의 표면이 에칭되는 경우가 있다.
〔밴드 구조도〕
도 17은, 도 16의 (D)의 일점 쇄선 Z1-Z2로 나타낸 부위의 밴드 구조를 모식적으로 도시한 도이다. 도 17에 나타내는 EcI1은 게이트 절연막(207)의 전도대의 하단부의 에너지를 나타내고, EcS1은 산화물 반도체막(208)의 전도대의 하단부의 에너지를 나타내고, EcS2는 산화물 반도체막(218)의 전도대의 하단부의 에너지를 나타내고, EcI2는 절연막(108)의 전도대의 하단부의 에너지를 나타낸다.
도 17에 도시한 바와 같이, 산화물 반도체막(208) 및 산화물 반도체막(218)의 접합부에 있어서, 전도대 하단부의 에너지는 완만하게 변화한다. 환언하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 산화물 반도체막(208) 및 산화물 반도체막(218)은 공통의 금속 원소를 포함하고, 산화물 반도체막(208)과 산화물 반도체막(218) 사이에, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 17로부터, 산화물 반도체막(208)이 웰(우물)이 되고, 채널 영역이 산화물 반도체막(208)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체막(208) 및 산화물 반도체막(218)은, 전도대 하단부의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(208) 및 산화물 반도체막(218)이 연속 접합하고 있다고도 할 수 있다.
또한, 소스 전극(209a) 및 드레인 전극(209b)의 형성 공정에서, 산화물 반도체막(218)의 표면이 에칭되는 경우가 있다. 따라서, 산화물 반도체막(218)과 절연막(108)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 그러나, 산화물 반도체막(218)이 설치됨으로써, 산화물 반도체막(208)과 해당 트랩 준위를 멀어지게 할 수 있다. 단, EcS1과 EcS2의 에너지 차(dEcS)가 작은 경우, 산화물 반도체막(208)의 전자가 해당 에너지 차를 넘어서 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 마이너스의 고정 전하가 발생하여, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트되어버린다. 따라서, EcS1과 EcS2의 에너지 차(dEcS)를 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 임계값 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 발광 소자(125)에 사용할 수 있는 발광 소자의 구성예에 대하여 설명한다. 또한, 본 실시 형태에 나타내는 EL층(320)이, 다른 실시 형태에 나타낸 EL층(117)에 상당한다.
<발광 소자의 구성>
도 18의 (A)에 나타내는 발광 소자(330)는, 한 쌍의 전극(전극(318), 전극(322)) 사이에 EL층(320)이 개재된 구조를 갖는다. 또한, 이하의 본 실시 형태의 설명에서는, 예로서, 전극(318)을 양극으로서 사용하고, 전극(322)을 음극으로서 사용하는 것으로 한다.
또한, EL층(320)은 적어도 발광층을 포함하여 형성되어 있으면 되고, 발광층 이외의 기능층을 포함하는 적층 구조이어도 된다. 발광층 이외의 기능층으로서는, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 바이폴라성(전자 및 정공의 수송성이 높은 물질)의 물질 등을 포함하는 층을 사용할 수 있다. 구체적으로는, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 기능층을 적절히 조합하여 사용할 수 있다.
도 18의 (A)에 나타내는 발광 소자(330)는, 전극(318)과 전극(322) 사이에 발생한 전위차에 의해 전류가 흘러, EL층(320)에서 정공과 전자가 재결합하여 발광하는 것이다. 즉, EL층(320)에 발광 영역이 형성되는 구성으로 되어 있다.
본 발명에서, 발광 소자(330)로부터의 발광은, 전극(318), 또는 전극(322)측으로부터 외부로 추출된다. 따라서, 전극(318), 또는 전극(322) 중 어느 한쪽은 투광성을 갖는 물질로 이루어진다.
또한, EL층(320)은 도 18의 (B)에 나타내는 발광 소자(331)와 같이, 전극(318)과 전극(322) 사이에 복수 적층되어 있어도 된다. n층(n은 2 이상의 자연수)의 적층 구조를 갖는 경우에는, m번째(m은, 1≤m<n을 만족하는 자연수)의 EL층(320)과, (m+1)번째의 EL층(320) 사이에는, 각각 전하 발생층(320a)을 설치하는 것이 바람직하다.
전하 발생층(320a)은, 유기 화합물과 금속 산화물의 복합 재료, 금속 산화물, 유기 화합물과 알칼리 금속, 알칼리 토금속, 또는 이들 화합물과의 복합 재료 외에, 이들을 적절히 조합하여 형성할 수 있다. 유기 화합물과 금속 산화물의 복합 재료로서는, 예를 들어, 유기 화합물과 산화바나듐이나 산화몰리브덴이나 산화텅스텐 등의 금속 산화물을 포함한다. 유기 화합물로서는, 방향족 아민 화합물, 카르바졸 유도체, 방향족 탄화수소 등의 저분자 화합물, 또는, 그것들의 저분자 화합물의 올리고머, 덴드리머, 중합체 등, 다양한 화합물을 사용할 수 있다. 또한, 유기 화합물로서는, 정공 수송성 유기 화합물로서 정공 이동도가 10-6cm2/Vs 이상인 것을 적용하는 것이 바람직하다. 단, 전자보다 정공의 수송성이 높은 물질이라면, 이것들 이외의 것을 사용해도 된다. 또한, 전하 발생층(320a)에 사용하는 이들 재료는, 캐리어 주입성, 캐리어 수송성이 우수하기 때문에, 발광 소자(330)의 저전류 구동, 및 저전압 구동을 실현할 수 있다.
또한, 전하 발생층(320a)은, 유기 화합물과 금속 산화물의 복합 재료와 다른 재료를 조합하여 형성해도 된다. 예를 들어, 유기 화합물과 금속 산화물의 복합 재료를 포함하는 층과, 전자 공여성 물질 중에서 선택된 하나의 화합물과 전자 수송성이 높은 화합물을 포함하는 층을 조합하여 형성해도 된다. 또한, 유기 화합물과 금속 산화물의 복합 재료를 포함하는 층과, 투명 도전막을 조합하여 형성해도 된다.
이와 같은 구성을 갖는 발광 소자(331)는, 에너지의 이동이나 소광 등의 문제가 일어나기 어렵고, 재료의 선택의 폭이 넓어짐으로써 높은 발광 효율과 긴 수명을 갖는 발광 소자로 하는 것이 용이하다. 또한, 한쪽의 발광층에서 인광 발광, 다른 쪽에서 형광 발광을 얻는 것도 용이하다.
또한, 전하 발생층(320a)이란, 전극(318)과 전극(322)에 전압을 인가했을 때에, 전하 발생층(320a)에 접하여 형성되는 한쪽의 EL층(320)에 대하여 정공을 주입하는 기능을 갖고, 다른 쪽의 EL층(320)에 전자를 주입하는 기능을 갖는다.
도 18의 (B)에 나타내는 발광 소자(331)는, EL층(320)에 사용하는 발광 물질의 종류를 바꿈으로써 다양한 발광색을 얻을 수 있다. 또한, 발광 물질로서 발광색이 상이한 복수의 발광 물질을 사용함으로써, 광범위 스펙트럼의 발광이나 백색 발광을 얻을 수도 있다.
도 18의 (B)에 나타내는 발광 소자(331)를 사용하여 백색 발광을 얻는 경우, 복수의 EL층의 조합으로서는, 적, 청 및 녹색의 광을 포함하여 백색으로 발광하는 구성이면 되고, 예를 들어, 청색의 형광 재료를 발광 물질로서 포함하는 발광층과, 녹색과 적색의 인광 재료를 발광 물질로서 포함하는 발광층을 갖는 구성을 들 수 있다. 또한, 적색의 발광을 나타내는 발광층과, 녹색의 발광을 나타내는 발광층과, 청색의 발광을 나타내는 발광층을 갖는 구성으로 할 수도 있다. 또는, 보색의 관계에 있는 광을 방출하는 발광층을 갖는 구성이어도 백색 발광이 얻어진다. 발광층이 2층 적층된 적층형 소자에 있어서, 발광층으로부터 얻어지는 발광의 발광색과 발광층으로부터 얻어지는 발광의 발광색을 보색의 관계로 할 경우, 보색의 관계로서는, 청색과 황색, 또는 청녹색과 적색 등을 들 수 있다.
또한, 상술한 적층형 소자의 구성에서, 적층되는 발광층의 사이에 전하 발생층을 배치함으로써, 전류 밀도를 낮게 유지한 채, 고휘도 영역에서의 장수명 소자를 실현할 수 있다. 또한, 전극 재료의 저항에 의한 전압 강하를 작게 할 수 있으므로, 대면적에서의 균일한 발광이 가능하게 된다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 본 발명의 일 형태의 표시 장치가 적용된 전자 기기나 조명 장치의 예에 대해서, 도면을 참조하여 설명한다.
유연한 형상을 구비하는 표시 장치를 적용한 전자 기기로서, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
또한, 조명 장치나 표시 장치를, 가옥이나 빌딩의 내벽 또는 외벽이나, 자동차의 내장 또는 외장의 곡면을 따라 내장시키는 것도 가능하다.
도 19의 (A)는, 휴대 전화기의 일례를 나타내고 있다. 휴대 전화기(7400)는 하우징(7401)에 내장된 표시부(7402) 외에, 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 마이크(7406) 등을 구비하고 있다. 또한, 휴대 전화기(7400)는 표시 장치를 표시부(7402)에 사용함으로써 제작된다.
도 19의 (A)에 나타내는 휴대 전화기(7400)는, 표시부(7402)를 손가락 등으로 접촉함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 문자를 입력하는 등의 모든 조작은, 표시부(7402)를 손가락 등으로 접촉함으로써 행할 수 있다.
또한, 조작 버튼(7403)의 조작에 의해, 전원의 ON, OFF나, 표시부(7402)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어, 메일 작성 화면에서 메인 메뉴 화면으로 전환할 수 있다.
여기서, 표시부(7402)에는, 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 만곡된 표시부를 구비하고, 또한 신뢰성이 높은 휴대 전화기로 할 수 있다.
도 19의 (B)는, 손목 밴드형의 표시 장치의 일례를 나타내고 있다. 휴대 표시 장치(7100)는, 하우징(7101), 표시부(7102), 조작 버튼(7103), 및 송수신 장치(7104)를 구비한다.
휴대 표시 장치(7100)는, 송수신 장치(7104)에 의해 영상 신호를 수신 가능하고, 수신한 영상을 표시부(7102)에 표시할 수 있다. 또한, 음성 신호를 다른 수신 기기에 송신할 수도 있다.
또한, 조작 버튼(7103)에 의해, 전원의 ON, OFF 동작이나 표시하는 영상의 전환, 또는 음성의 볼륨의 조정 등을 행할 수 있다.
여기서, 표시부(7102)에는, 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 만곡된 표시부를 구비하고, 또한 신뢰성이 높은 휴대 표시 장치로 할 수 있다.
도 19의 (C) 내지 도 19의 (E)는, 조명 장치의 일례를 나타내고 있다. 조명 장치(7200), 조명 장치(7210), 조명 장치(7220)는, 각각 조작 스위치(7203)를 구비하는 받침부(7201)와, 받침부(7201)에 지지되는 발광부를 갖는다.
도 19의 (C)에 나타내는 조명 장치(7200)는, 물결 형상의 발광면을 갖는 발광부(7202)를 구비한다. 따라서 디자인성이 높은 조명 장치로 되어 있다.
도 19의 (D)에 나타내는 조명 장치(7210)가 구비하는 발광부(7212)는, 볼록 형상으로 만곡된 2개의 발광부가 대칭적으로 배치된 구성으로 되어 있다. 따라서 조명 장치(7210)를 중심으로 전방위를 비출 수 있다.
도 19의 (E)에 나타내는 조명 장치(7220)는, 오목 형상으로 만곡된 발광부(7222)를 구비한다. 따라서, 발광부(7222)로부터의 발광을, 조명 장치(7220)의 전방면에 집광하기 때문에, 특정한 범위를 밝게 비추는 경우에 적합하다.
또한, 조명 장치(7200), 조명 장치(7210) 및 조명 장치(7220)가 구비하는 각각의 발광부는 가요성을 갖고 있기 때문에, 당해 발광부를 가소성의 부재나 가동의 프레임 등의 부재로 고정하여, 용도에 맞춰서 발광부의 발광면을 자유자재로 만곡 가능한 구성으로 해도 된다.
여기서, 조명 장치(7200), 조명 장치(7210) 및 조명 장치(7220)가 구비하는 각각의 발광부에는, 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 만곡된 표시부를 구비하고, 또한 신뢰성이 높은 조명 장치로 할 수 있다.
도 20의 (A)에, 휴대형의 표시 장치의 일례를 나타낸다. 표시 장치(7300)는 하우징(7301), 표시부(7302), 조작 버튼(7303), 인출 부재(7304), 제어부(7305)를 구비한다.
표시 장치(7300)는 통 형상의 하우징(7301) 내에 롤 형상으로 감긴 유연한 표시부(7302)를 구비한다.
또한, 표시 장치(7300)는, 제어부(7305)에 의해 영상 신호를 수신 가능하고, 수신한 영상을 표시부(7302)에 표시할 수 있다. 또한, 제어부(7305)에는 배터리를 구비한다. 또한, 제어부(7305)에 커넥터를 구비하여, 영상 신호나 전력을 직접 공급하는 구성으로 해도 된다.
또한, 조작 버튼(7303)에 의해, 전원의 ON, OFF 동작이나 표시하는 영상의 전환 등을 행할 수 있다.
도 20의 (B)에, 표시부(7302)를 인출 부재(7304)에 의해 꺼낸 상태를 나타낸다. 이 상태에서 표시부(7302)에 영상을 표시할 수 있다. 또한, 하우징(7301)의 표면에 배치된 조작 버튼(7303)에 의해, 한 손으로 용이하게 조작할 수 있다.
또한, 표시부(7302)를 꺼냈을 때에 표시부(7302)가 만곡되지 않도록, 표시부(7302)의 단부에 보강을 위한 프레임을 설치하고 있어도 된다.
또한, 이 구성 이외에, 하우징에 스피커를 설치하여, 영상 신호와 함께 수신한 음성 신호에 의해 음성을 출력하는 구성으로 해도 된다.
표시부(7302)에는, 본 발명의 일 형태의 표시 장치가 내장되어 있다. 따라서, 표시부(7302)는 유연하고 또한 신뢰성이 높은 표시 장치이기 때문에, 표시 장치(7300)는 경량이고 또한 신뢰성이 높은 표시 장치로 할 수 있다.
또한, 본 발명의 일 형태의 표시 장치를 구비하고 있으면, 상기에서 나타낸 전자 기기나 조명 장치에 특별히 한정되지 않음은 물론이다.
본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
100 : 표시 장치 101 : 소자 형성 기판
103 : 게이트 전극 108 : 절연막
109 : 절연막 110 : 절연막
111 : 기판 112 : 접착층
113 : 박리층 114 : 격벽
115 : 전극 116 : 단자 전극
117 : EL층 118 : 전극
119 : 하지층 120 : 접착층
121 : 기판 122 : 개구부
123 : 이방성 도전 접속층 124 : 외부 전극
125 : 발광 소자 131 : 표시 영역
132 : 구동 회로 133 : 구동 회로
134 : 화소 135 : 주사선
136 : 신호선 141 : 보호막
142 : 개구부 143 : 개구부
145 : 도전막 150 : 표시 장치

Claims (3)

  1. 반도체 장치로서,
    트랜지스터; 및
    용량 소자를 포함하고,
    상기 트랜지스터는,
    제1 게이트 전극;
    상기 제1 게이트 전극과 중첩되는 영역을 갖는 산화물 반도체막;
    상기 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극; 및
    상기 산화물 반도체막을 개재하여 상기 제1 게이트 전극과 중첩되는 영역을 갖는 제2 게이트 전극을 포함하고,
    상기 용량 소자는,
    상기 산화물 반도체막과 동일한 표면 위에 제공되고 또한 상기 산화물 반도체막과 동일한 재료를 포함하는 제1 전극; 및
    상기 제2 게이트 전극과 동일한 표면 위에 제공되고 또한 상기 제2 게이트 전극과 동일한 재료를 포함하는 제2 전극을 포함하고,
    상기 산화물 반도체막 위에 있고 또한 상기 용량 소자와 중첩되지 않는 영역을 갖는 제1 절연막을 갖고,
    상기 제1 절연막 위에 있고 또한 상기 제1 전극의 상면에 접하는 영역을 갖는 제 2 절연막을 갖고,
    상기 트랜지스터 및 상기 용량 소자는, 상기 트랜지스터 위에 있고 또한 상기 트랜지스터와 전기적으로 접속된 제3 전극과 중첩되는 영역을 갖는, 반도체 장치.
  2. 제1항에 있어서,
    상기 트랜지스터의 채널 폭 방향에 있어서의 상기 산화물 반도체막의 외측에서, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 중첩되는 영역을 갖는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막은,
    상기 소스 전극과 접하는 제1 영역;
    상기 드레인 전극과 접하는 제2 영역; 및
    상기 제1 영역과 상기 제2 영역 사이에서 상기 제1 영역 및 상기 제2 영역보다 막 두께가 얇은 제3 영역을 갖고,
    상기 제1 전극은 상기 제1 영역 및 상기 제2 영역보다 막 두께가 얇은 제4 영역을 갖는, 반도체 장치.
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