JP2020008863A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2020008863A
JP2020008863A JP2019145180A JP2019145180A JP2020008863A JP 2020008863 A JP2020008863 A JP 2020008863A JP 2019145180 A JP2019145180 A JP 2019145180A JP 2019145180 A JP2019145180 A JP 2019145180A JP 2020008863 A JP2020008863 A JP 2020008863A
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
electrode
semiconductor film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019145180A
Other languages
English (en)
Other versions
JP6817388B2 (ja
Inventor
山崎 舜平
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020008863A publication Critical patent/JP2020008863A/ja
Application granted granted Critical
Publication of JP6817388B2 publication Critical patent/JP6817388B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/121Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1262Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy
    • Y02E10/549Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Control Of El Displays (AREA)
  • Optical Filters (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

【課題】可撓性の高い表示装置およびその作製方法を提供する。【解決手段】可撓性を有する基板上に、透光性を有する半導体膜を含むトランジスタと、第1の電極および第2の電極の間に誘電体膜が設けられた容量素子と、半導体膜を覆う第1の絶縁膜と、を形成する。容量素子は、第1の電極と誘電体膜が接する領域を有し、第1の絶縁膜は、当該領域を覆わない。【選択図】図1

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特に
、本発明の一態様は、半導体装置、発光装置、表示装置、およびそれらの作製方法に関す
る。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。例えば、電気光学装置、表示装置、発光装置、半導体回路、トランジスタ、
および電子機器は、半導体装置を有している場合がある。
近年、表示素子に液晶素子を用いた液晶表示装置、表示素子に有機EL(エレクトロルミ
ネッセンス、有機発光ダイオード、オーレッドなどとも言う)素子などの発光素子を用い
た発光表示装置などの表示装置が広く普及してきている。また、これらの表示装置は可撓
性が図れることから、可撓性を有する基板を用いた表示装置が検討されている。
可撓性を有する基板を用いた表示装置の作製方法としては、ガラス基板や石英基板といっ
た基板上に薄膜トランジスタなどの半導体素子を作製した後、例えば該半導体素子と基板
の間に有機樹脂を充填し、ガラス基板や石英基板から他の基板(例えば可撓性を有する基
板)へと半導体素子を転置する技術が開発されている(特許文献1)。
特開2003−174153号公報
本発明の一態様は、可撓性の高い表示装置、およびその作製方法を提供することを課題の
一つとする。または、本発明の一態様は、割れにくい表示装置、およびその作製方法を提
供することを課題の一つとする。または、本発明の一態様は、軽量な表示装置、およびそ
の作製方法を提供することを課題の一つとする。または、本発明の一態様は、曲げやすい
表示装置、およびその作製方法を提供することを課題の一つとする。
または、本発明の一態様は、信頼性の良好な表示装置、およびその作製方法を提供するこ
とを課題の一つとする。
または、本発明の一態様は、新規な表示装置、およびその作製方法を提供することを課題
の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。な
お、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、こ
れら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであ
り、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能であ
る。
本発明の一態様は、可撓性を有する基板上に、透光性を有する半導体膜を含むトランジス
タと、第1の電極および第2の電極の間に誘電体膜が設けられた容量素子と、半導体膜を
覆う絶縁膜と、を有し、容量素子は、第1の電極と誘電体膜が接する領域を有し、絶縁膜
は、当該領域を覆わないことを特徴とする表示装置である。
本発明の一態様は、可撓性を有する基板上に、透光性を有する半導体膜を含むトランジス
タと、第1の電極および第2の電極の間に誘電体膜が設けられた容量素子と、発光素子と
、半導体膜を覆う第1の絶縁膜と、を有し、容量素子は、第1の電極と誘電体膜が接する
領域を有し、第1の絶縁膜は、当該領域を覆わないことを特徴とする表示装置である。
第1の電極は、半導体膜と同一表面上に形成される。発光素子は、例えば、白色光を発光
することができる。また、発光素子と重畳して、着色層を形成することができる。
表示装置は、トップエミッション構造、ボトムエミッション構造、またはデュアルミッシ
ョン構造とすることができる。
表示装置を曲げやすくすることができる。また、本発明の一態様によれば、曲げ動作が繰
り返えされた場合においても破損しにくくなるため、信頼性の良好な表示装置を実現する
ことができる。
本発明の一態様によれば、可撓性の高い表示装置、およびその作製方法を提供することが
できる。
本発明の一態様によれば、信頼性の良好な表示装置、およびその作製方法を提供すること
ができる。
本発明の一態様によれば、新規な表示装置、およびその作製方法を提供することができる
表示装置の一形態を説明する斜視図。 表示装置の一形態を説明する断面図。 表示装置の一形態を説明するブロック図及び回路図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の作製方法の一形態を説明する断面図。 表示装置の一形態を説明する断面図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタの一形態を説明する図。 トランジスタのバンド構造を説明する図。 発光素子の構成例を説明する図。 電子機器および照明装置の一例を説明する図。 電子機器の一例を説明する図。 表示装置の一形態を説明する断面図。 表示装置の一形態を説明する断面図。 表示装置の一形態を説明する断面図。 表示装置の一形態を説明する断面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、発
明を明瞭化するために誇張または省略されている場合がある。よって、必ずしもそのスケ
ールに限定されない。特に上面図において、図面をわかりやすくするため一部の構成要素
の記載を省略する場合がある。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とす
るため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する
発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば
、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せず
に目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、特に上面図(「平面図」ともいう。)において、図面をわかりやすくするために、
一部の構成要素の記載を省略する場合がある。
なお、本明細書等における「第1」、「第2」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではな
い。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同
を避けるため、特許請求の範囲において序数詞が付される場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直
下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極
B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶
縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回
路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わる
ため、いずれがソースまたはドレインであるかを限定することが困難である。このため、
本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるも
のとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物
理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で
配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂
直」および「直交」とは、二つの直線が80°以上100°以下の角度で配置されている
状態をいう。従って、85°以上95°以下の場合も含まれる。
また、本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場
合は、特段の説明がない限り、フォトリソグラフィ工程で形成したレジストマスクは、エ
ッチング工程終了後に除去するものとする。
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置及びその作製方法について図面を参
照して説明する。図1(A)は表示装置100の斜視図である。本実施の形態に例示する
表示装置100は、表示素子に発光素子を用いた発光表示装置である。また、本実施の形
態に例示する表示装置100は可撓性を有し、図1(B)および図1(C)に示すように
、自在に曲げることが可能である。また、図2は、図1(A)に一点鎖線A1−A2で示
す部位の断面図である。
<表示装置の構成>
本実施の形態に例示する表示装置100は、表示領域131、第1の駆動回路132、第
2の駆動回路133を有する。表示領域131、第1の駆動回路132、および第2の駆
動回路133は、複数のトランジスタにより構成されている。例えば、第2の駆動回路1
33は、複数のトランジスタ233により構成されている。また、表示装置100は、電
極115、EL層117、電極118を含む発光素子125と、端子電極116を有する
。発光素子125は、表示領域131中に複数形成されている。また、各発光素子125
には、発光素子125の発光量を制御するトランジスタ231(図示せず。)が電気的に
接続されている。また、トランジスタ231には、容量素子232が電気的に接続されて
いる。また、トランジスタ231には、データ信号を供給することができるトランジスタ
431が電気的に接続されている。
第1の駆動回路132、および第2の駆動回路133は、外部電極124から供給された
信号を、表示領域131中の特定の発光素子125に特定のタイミングで供給する機能を
有する。
また、表示装置100は、接着層120を介して基板111と基板121が貼り合わされ
た構造を有する。基板111上には、接着層112を介して絶縁膜205が形成されてい
る。絶縁膜205は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、酸化窒化アルミニウム、または窒化酸化アルミニウム等を、単層
または多層で形成するのが好ましい。絶縁膜205は、スパッタリング法やCVD法、熱
酸化法、塗布法、印刷法等を用いて形成することが可能である。
なお、絶縁膜205は下地層として機能し、基板111や接着層112などからトランジ
スタや発光素子への不純物元素の拡散を防止、または低減することができる。
基板111および基板121としては、有機樹脂材料や可撓性を有する程度の厚さのガラ
ス材料などを用いることができる。表示装置100を所謂ボトムエミッション構造(下面
射出構造)の表示装置、または両面射出型の表示装置とする場合には、基板111にEL
層117からの発光に対して透光性を有する材料を用いる。また、表示装置100を上面
射出型の表示装置、または両面射出型の表示装置とする場合には、基板121にEL層1
17からの発光に対して透光性を有する材料を用いる。
基板121および基板111に用いることができる、可撓性及び可視光に対する透光性を
有する材料としては、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂
、ポリアクリロニトリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカ
ーボネート樹脂、ポリエーテルスルフォン樹脂、ポリアミド樹脂、シクロオレフィン樹脂
、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリ塩化ビニル樹脂、などがある。また、
透光性を有さない基板としては、ステンレス・スチル基板、ステンレス・スチル・ホイル
を有する基板、タングステン基板、タングステン・ホイルを有する基板、などがある。
その他にも、基板121、基板111として、ポリプロピレン、ポリエステル、ポリフッ
化ビニル、ポリ塩化ビニル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類など
を用いることが出来る。または、セロファン基板、石材基板、木材基板、布基板(天然繊
維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)、再生繊維(ア
セテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、又はゴム
基板などを用いることもできる。
また、基板121および基板111の熱膨張係数は、好ましくは30ppm/K以下、さ
らに好ましくは10ppm/K以下とする。また、基板121および基板111の表面に
、予め窒化シリコンや酸化窒化シリコン等の窒素と珪素を含む膜や窒化アルミニウム等の
窒素とアルミニウムを含む膜のような透水性の低い保護膜を成膜しておいても良い。なお
、基板121および基板111として、繊維体に有機樹脂が含浸された構造物(所謂、プ
リプレグとも言う)を用いてもよい。
このような基板を用いることにより、割れにくい表示装置を提供することができる。また
は、軽量な表示装置を提供することができる。または、曲げやすい表示装置を提供するこ
とができる。
また、トランジスタ231、トランジスタ431、容量素子232、トランジスタ233
、および端子電極116は、絶縁膜205上に形成されている(図2参照)。なお、本実
施の形態では、トランジスタ431およびトランジスタ233を、チャネルが形成される
半導体層を2つのゲート電極で挟む構造の、デュアルゲート型のトランジスタとして例示
している。しかしながら、トランジスタ431およびトランジスタ233を、シングルゲ
ート型のトランジスタとすることも可能である。例えば、トランジスタ431およびトラ
ンジスタ233として、チャネル保護型のトランジスタや、トップゲート型のトランジス
タなどを用いることも可能である。
また、図2に図示していないトランジスタ231も、他のトランジスタと同様の構造とす
ることができる。また、トランジスタ231、トランジスタ431、およびトランジスタ
233は、同様の構造を有していてもよいし、異なる構造を有していてもよい。なお、ト
ランジスタのサイズ(例えば、チャネル長、およびチャネル幅)等は、各トランジスタで
適宜調整すればよい。
トランジスタ431およびトランジスタ233は、ゲート電極206、ゲート絶縁膜20
7、酸化物半導体膜208、ソース電極209a、ドレイン電極209bを有する。
また、トランジスタ431およびトランジスタ233上に絶縁膜108が形成され、絶縁
膜108上に絶縁膜109が形成され、絶縁膜109上に絶縁膜110が形成されている
。絶縁膜110は、保護絶縁層として機能し、絶縁膜110よりも上の層からトランジス
タ431およびトランジスタ233への不純物元素が拡散することを防止または低減する
ことができる。
また、トランジスタ431およびトランジスタ233と重畳しない領域において、絶縁膜
108および絶縁膜109の一部が除去されている。絶縁膜108および絶縁膜109を
除去することによって、表示装置100をより曲げやすくすることができる。
また、絶縁膜110上に絶縁膜211が形成されている。発光素子125の被形成面の表
面凹凸を低減するために絶縁膜211に平坦化処理を行ってもよい。平坦化処理としては
、特に限定されないが、研磨処理(例えば、化学的機械研磨法(Chemical Me
chanical Polishing:CMP))、やドライエッチング処理により行
うことができる。
また、絶縁膜211上に、発光素子125と、該発光素子125と隣接する他の発光素子
125を離間するための隔壁114が形成されている。
また、基板121には、遮光膜264、着色層266、およびオーバーコート層268が
形成されている。表示装置100は、EL層117から発せられる光235を、着色層2
66を介して基板121側から射出する、所謂トップエミッション構造(上面射出構造)
の表示装置である。
また、発光素子125は、絶縁膜211、絶縁膜110、絶縁膜109、および絶縁膜1
08に設けられた開口において、配線241を介してトランジスタ231と電気的に接続
されている。
また、端子電極116と重畳し、絶縁膜211、絶縁膜110、絶縁膜109、および絶
縁膜108に設けられた開口において、外部電極124と端子電極116が、異方性導電
接続層123を介して電気的に接続されている。外部電極124としては、例えば、FP
Cを用いることができる。
異方性導電接続層123は、公知の異方性導電フィルム(ACF:Anisotropi
c Conductive Film)や、異方性導電ペースト(ACP:Anisot
ropic Conductive Paste)などを用いて形成することができる。
異方性導電接続層123は、熱硬化性、又は熱硬化性及び光硬化性の樹脂に導電性粒子を
混ぜ合わせたペースト状又はシート状の材料を硬化させたものである。異方性導電接続層
123は、光照射や熱圧着によって異方性の導電性を示す材料となる。異方性導電接続層
123に用いられる導電性粒子としては、例えば球状の有機樹脂をAuやNi、Co等の
薄膜状の金属で被覆した粒子を用いることができる。
異方性導電接続層123を介して外部電極124と端子電極116を電気的に接続するこ
とで、表示装置100に電力や信号を入力することが可能となる。
なお、図21に示すように、基板121の上に、タッチセンサを形成してもよい。タッチ
センサとしては、抵抗型、容量型、光センサ型など、様々な方式を用いることが出来る。
図21に示すように、タッチセンサ用電極910aと、タッチセンサ用電極910bとが
、配線912を介して、接続されている。別のタッチセンサ用電極910cと接触しない
ようにするため、その上に、絶縁層911が設けられている。タッチセンサ用電極910
a、910b、910cは、光を透過させるため、インジウム錫酸化物やインジウム亜鉛
酸化物などの透明導電膜で形成されることが望ましい。配線912については、配置され
る面積が小さいため、非透光性の導電材料、例えば、Al、Mo、Ti、W、などを有す
る単層膜、または多層膜を用いて構成することが出来る。ただし、インジウム錫酸化物や
インジウム亜鉛酸化物などの透明導電膜を用いてもよい。図21のように、基板121に
タッチセンサを直接形成することにより、表示装置100を折り曲げた時に、位置ずれを
起こしにくいというメリットがある。
なお、基板121の上には、偏光板、位相差板などの光学シートを設けてもよい。
なお、基板121以外の基板に、タッチセンサを設けることも可能である。図22には、
基板121以外の上にタッチセンサを設けた場合の例を示す。一例としては、基板921
は、一番外側に配置された基板であり、表示装置100におけるカバーに相当する。よっ
て、カバーに直接、人間の指やタッチペンが触れることにより、操作される。図22では
、一例として、基板921の裏側にタッチセンサを設けている。基板921と基板121
の間には、接着層920が設けられ、固定されている。接着層920は、接着層120と
同様な材料で形成すればよい。これにより、表示装置100を曲げた時にも、位置ずれを
起こしにくいというメリットがある。また、間に空気層が入らないため、外光が反射しづ
らい。そのため、視認性が向上するというメリットもある。
なお、基板921は、表示装置100を曲げて使用する場合には、基板121、基板11
1と同様な材質で形成されていることが望ましい。ただし、表示装置100が割れにくい
という点を活用し、表示装置100を曲げて使用しない場合には、基板921は、ガラス
基板を用いてもよい。特に、化学処理された強化ガラスを用いることにより、傷がつきに
くく、丈夫な表示装置を構成することが出来る。例えば、アルカリアルミノケイ酸塩の素
材を用いたガラスを使用することが可能である。また、表示装置100は、曲げられるた
め、落下させたとしても、割れてしまう可能性が低く、丈夫な表示装置を構成することが
出来る。
<画素回路構成例>
次に、図3を用いて、表示装置100のより具体的な構成例について説明する。図3(A
)は、表示装置100の構成を説明するためのブロック図である。表示装置100は、表
示領域131と、第1の駆動回路132と、第2の駆動回路133を有する。第1の駆動
回路132は、例えば走査線駆動回路として機能する。また、第2の駆動回路133は、
例えば信号線駆動回路として機能する。
また、表示装置100は、各々が略平行に配設され、且つ、第1の駆動回路132によっ
て電位が制御されるm本の走査線135と、各々が略平行に配設され、且つ、第2の駆動
回路133によって電位が制御されるn本の信号線136と、を有する。さらに、表示領
域131はマトリクス状に配設された複数の画素134を有する。また、第1の駆動回路
132および第2の駆動回路133をまとめて駆動回路部という場合がある。
各走査線135は、表示領域131においてm行n列に配設された画素134のうち、い
ずれかの行に配設されたn個の画素134と電気的に接続される。また、各信号線136
は、m行n列に配設された画素134のうち、いずれかの列に配設されたm個の画素13
4に電気的に接続される。m、nは、ともに1以上の整数である。
図3(B)および図3(C)は、図3(A)に示す表示装置の画素134に用いることが
できる回路構成を示している。
〔発光表示装置用画素回路の一例〕
また、図3(B)に示す画素134は、トランジスタ431と、容量素子232と、トラ
ンジスタ231と、発光素子125と、を有する。
トランジスタ431のソース電極及びドレイン電極の一方は、データ信号が与えられる配
線(以下、信号線DL_nという)に電気的に接続される。さらに、トランジスタ431
のゲート電極は、ゲート信号が与えられる配線(以下、走査線GL_mという)に電気的
に接続される。
トランジスタ431は、オン状態またはオフ状態になることにより、データ信号のノード
435への書き込みを制御する機能を有する。
容量素子232の一対の電極の一方は、特定の電位が与えられる配線(以下、電位供給線
VL_aという)に電気的に接続され、他方は、ノード435に電気的に接続される。ま
た、トランジスタ431のソース電極およびドレイン電極の他方は、ノード435に電気
的に接続される。
容量素子232は、ノード435に書き込まれたデータを保持する保持容量としての機能
を有する。
トランジスタ231のソース電極及びドレイン電極の一方は、電位供給線VL_aに電気
的に接続される。さらに、トランジスタ231のゲート電極は、ノード435に電気的に
接続される。
発光素子125のアノード及びカソードの一方は、電位供給線VL_bに電気的に接続さ
れ、他方は、トランジスタ231のソース電極及びドレイン電極の他方に電気的に接続さ
れる。
発光素子125としては、例えば有機エレクトロルミネセンス素子(有機EL素子ともい
う)などを用いることができる。ただし、発光素子125としては、これに限定されず、
無機材料からなる無機EL素子を用いても良い。
なお、電位供給線VL_a及び電位供給線VL_bの一方には、高電源電位VDDが与え
られ、他方には、低電源電位VSSが与えられる。
図3(B)の画素134を有する表示装置では、第1の駆動回路132により各行の画素
134を順次選択し、トランジスタ431をオン状態にしてデータ信号をノード435に
書き込む。
ノード435にデータが書き込まれた画素134は、トランジスタ431がオフ状態にな
ることで保持状態になる。さらに、ノード435に書き込まれたデータの電位に応じてト
ランジスタ231のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子
125は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画
像を表示できる。
〔液晶表示装置用画素回路の一例〕
図3(C)に示す画素134は、液晶素子432と、トランジスタ431と、容量素子2
32と、を有する。
液晶素子432の一対の電極の一方の電位は、画素134の仕様に応じて適宜設定される
。液晶素子432は、ノード436に書き込まれるデータにより配向状態が設定される。
なお、複数の画素134のそれぞれが有する液晶素子432の一対の電極の一方に、共通
の電位(コモン電位)を与えてもよい。また、各行の画素134毎の液晶素子432の一
対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子432を備える表示装置の駆動方法としては、TNモード、STNモー
ド、VAモード、ASM(Axially Symmetric Aligned Mi
cro−cell)モード、OCB(Optically Compensated B
irefringence)モード、FLC(Ferroelectric Liqui
d Crystal)モード、AFLC(AntiFerroelectric Liq
uid Crystal)モード、MVAモード、PVA(Patterned Ver
tical Alignment)モード、IPSモード、FFSモード、またはTBA
(Transverse Bend Alignment)モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ECB(Electric
ally Controlled Birefringence)モード、PDLC(P
olymer Dispersed Liquid Crystal)モード、PNLC
(Polymer Network Liquid Crystal)モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。
また、ブルー相(Blue Phase)を示す液晶とカイラル剤とを含む液晶組成物に
より液晶素子432を構成してもよい。ブルー相を示す液晶は、応答速度が1msec以
下と短く、光学的等方性であるため、配向処理が不要であり、かつ、視野角依存性が小さ
い。
なお、表示素子として、発光素子125および液晶素子432以外の表示素子を適用する
ことも可能である。例えば、表示素子として、電気泳動素子、電子インク、エレクトロウ
ェッティング素子、MEMS(マイクロ・エレクトロ・メカニカル・システム)、デジタ
ルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、M
IRASOL(登録商標)、IMOD(インターフェアレンス・モジュレーション)素子
などを用いることも可能である。
m行n列目の画素134において、トランジスタ431のソース電極及びドレイン電極の
一方は、信号線DL_nに電気的に接続され、他方はノード436に電気的に接続される
。トランジスタ431のゲート電極は、走査線GL_mに電気的に接続される。トランジ
スタ431は、オン状態またはオフ状態になることにより、ノード436へのデータ信号
の書き込みを制御する機能を有する。
容量素子232の一対の電極の一方は、特定の電位が供給される配線(以下、容量線CL
)に電気的に接続され、他方は、ノード436に電気的に接続される。また、液晶素子4
32の一対の電極の他方はノード436に電気的に接続される。なお、容量線CLの電位
の値は、画素134の仕様に応じて適宜設定される。容量素子232は、ノード436に
書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図3(C)の画素134を有する表示装置では、第1の駆動回路132により各
行の画素134を順次選択し、トランジスタ431をオン状態にしてノード436にデー
タ信号を書き込む。
ノード436にデータ信号が書き込まれた画素134は、トランジスタ431がオフ状態
になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
<作製方法の一例>
次に、表示装置100の作製方法の一例について、図4乃至図12の断面図を用いて説明
する。図4乃至図12は、図2中の表示領域131の断面に相当する。
〔剥離層を形成する〕
まず、素子形成基板101上に剥離層113を形成する(図4(A)参照。)。なお、素
子形成基板101としては、ガラス基板、石英基板、サファイア基板、セラミック基板、
金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を
有するプラスチック基板を用いてもよい。
また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス
、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、酸化バリウム(
BaO)を多く含ませることで、より実用的な耐熱ガラスが得られる。他にも、結晶化ガ
ラスなどを用いることができる。
剥離層113は、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コ
バルト、ジルコニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、
シリコンから選択された元素、または前記元素を含む合金材料、または前記元素を含む化
合物材料を用いて形成することができる。また、これらの材料を単層又は積層して形成す
ることができる。なお、剥離層113の結晶構造は、非晶質、微結晶、多結晶のいずれの
場合でもよい。また、剥離層113を、酸化アルミニウム、酸化ガリウム、酸化亜鉛、二
酸化チタン、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、またはIn
GaZnO(IGZO)等の金属酸化物を用いて形成することもできる。
剥離層113は、スパッタリング法やCVD法、塗布法、印刷法等により形成できる。な
お、塗布法はスピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層113を単層で形成する場合、タングステン、モリブデン、またはタングステンと
モリブデンを含む合金材料を用いることが好ましい。または、剥離層113を単層で形成
する場合、タングステンの酸化物若しくは酸化窒化物、モリブデンの酸化物若しくは酸化
窒化物、またはタングステンとモリブデンを含む合金の酸化物若しくは酸化窒化物を用い
ることが好ましい。
また、剥離層113として、例えば、タングステンを含む層とタングステンの酸化物を含
む層の積層構造を形成する場合、タングステンを含む層に接して酸化物絶縁膜を形成する
ことで、タングステンを含む層と酸化物絶縁膜との界面に、酸化タングステンが形成され
ることを活用してもよい。また、タングステンを含む層の表面を、熱酸化処理、酸素プラ
ズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含
む層を形成してもよい。
本実施の形態では、剥離層113としてスパッタリング法によりタングステンを形成する
〔下地層を形成する〕
次に、剥離層113上に下地層として絶縁膜205を形成する(図4(A)参照。)。絶
縁膜205は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸
化アルミニウム、酸化窒化アルミニウム、または窒化酸化アルミニウム等を、単層または
多層で形成するのが好ましい。絶縁膜205は、スパッタリング法やCVD法、熱酸化法
、塗布法、印刷法等を用いて形成することが可能である。
絶縁膜205の厚さは、30nm以上500nm以下、好ましくは50nm以上400n
m以下とすればよい。
絶縁膜205は、基板111や接着層112などから発光素子125への不純物元素の拡
散を防止、または低減することができる。本実施の形態では、絶縁膜205としてプラズ
マCVD法により厚さ200nmの酸化シリコン膜を形成する。
〔ゲート電極を形成する〕
次に、絶縁膜205上にゲート電極206を形成する(図4(A)参照。)。ゲート電極
206は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンか
ら選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を
組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのい
ずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極206は
、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウ
ム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、窒化チタン膜上にチ
タン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化
タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜
上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、
さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、
タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元
素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極206は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加
したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
まず、絶縁膜205上にスパッタリング法、CVD法、蒸着法等により、ゲート電極20
6となる導電膜を積層し、該導電膜上にフォトリソグラフィ工程によりレジストマスクを
形成する。次に、レジストマスクを用いてゲート電極206となる導電膜の一部をエッチ
ングして、ゲート電極206を形成する。この時、他の配線および電極も同時に形成する
ことができる。
導電膜のエッチングは、ドライエッチング法でもウエットエッチング法でもよく、両方を
用いてもよい。なお、ドライエッチング法によりエッチングを行った場合、レジストマス
クを除去する前にアッシング処理を行うと、剥離液を用いたレジストマスクの除去を容易
とすることができる。
なお、ゲート電極206は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジ
ェット法等で形成してもよい。
ゲート電極206の厚さは、5nm以上500nm以下、より好ましくは10nm以上3
00nm以下、より好ましくは10nm以上200nm以下である。
また、ゲート電極206を、遮光性を有する導電性材料を用いて形成することで、外部か
らの光が、ゲート電極206側から酸化物半導体膜208に到達しにくくすることができ
る。その結果、光照射によるトランジスタの電気特性の変動を抑制することができる。
〔ゲート絶縁膜を形成する〕
次に、ゲート絶縁膜207を形成する(図4(A)参照。)。ゲート絶縁膜207は、例
えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニ
ウム、酸化アルミニウムと酸化シリコンの混合物、酸化ハフニウム、酸化ガリウムまたは
Ga−Zn系金属酸化物などを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜207として、ハフニウムシリケート(HfSiO)、窒素が添加
されたハフニウムシリケート(HfSi)、窒素が添加されたハフニウムアル
ミネート(HfAl)、酸化ハフニウム、酸化イットリウムなどのhigh−
k材料を用いることでトランジスタのゲートリークを低減できる。例えば、酸化窒化シリ
コンと酸化ハフニウムの積層としてもよい。
ゲート絶縁膜207の厚さは、5nm以上400nm以下、より好ましくは10nm以上
300nm以下、より好ましくは50nm以上250nm以下とするとよい。
ゲート絶縁膜207は、スパッタリング法、CVD法、蒸着法等で形成することができる
ゲート絶縁膜207として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコ
ン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素等がある。
また、ゲート絶縁膜207は、窒化物絶縁膜と酸化物絶縁膜をゲート電極206側から順
に積層する積層構造としてもよい。ゲート電極206側に窒化物絶縁膜を設けることで、
ゲート電極206側からの不純物、代表的には、水素、窒素、アルカリ金属、またはアル
カリ土類金属等が酸化物半導体膜208に移動することを防ぐことができる。また、酸化
物半導体膜208側に酸化物絶縁膜を設けることで、ゲート絶縁膜207と酸化物半導体
膜208の界面における欠陥準位を低減することが可能である。この結果、電気特性の劣
化の少ないトランジスタを得ることができる。なお、酸化物絶縁膜として、化学量論的組
成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成すると、ゲート絶縁膜
207と酸化物半導体膜208の界面における欠陥準位をさらに低減することが可能であ
るため好ましい。
また、ゲート絶縁膜207を、上記のように窒化物絶縁膜と酸化物絶縁膜の積層とする場
合、酸化物絶縁膜よりも窒化物絶縁膜を厚くすることが好ましい。
窒化物絶縁膜は酸化物絶縁膜よりも比誘電率が大きいため、ゲート絶縁膜207の膜厚を
厚くしても、ゲート電極206に生じる電界を効率よく酸化物半導体膜208に伝えるこ
とができる。また、ゲート絶縁膜207全体を厚くすることで、ゲート絶縁膜207の絶
縁耐圧を高めることができる。よって、半導体装置の信頼性を高めることができる。
また、ゲート絶縁膜207は、欠陥の少ない第1の窒化物絶縁膜と、水素ブロッキング性
の高い第2の窒化物絶縁膜と、酸化物絶縁膜とが、ゲート電極206側から順に積層され
る積層構造とすることができる。ゲート絶縁膜207に、欠陥の少ない第1の窒化物絶縁
膜を用いることで、ゲート絶縁膜207の絶縁耐圧を向上させることができる。また、ゲ
ート絶縁膜207に、水素ブロッキング性の高い第2の窒化物絶縁膜を設けることで、ゲ
ート電極206及び第1の窒化物絶縁膜に含まれる水素が酸化物半導体膜208に移動す
ることを防ぐことができる。
第1の窒化物絶縁膜、第2の窒化物絶縁膜の作製方法の一例を以下に示す。はじめに、シ
ラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマCVD法により
、欠陥の少ない窒化シリコン膜を第1の窒化物絶縁膜として形成する。次に、原料ガスを
、シラン及び窒素の混合ガスに切り替えて、水素濃度が少なく、且つ水素をブロッキング
することが可能な窒化シリコン膜を第2の窒化物絶縁膜として成膜する。このような形成
方法により、欠陥が少なく、且つ水素のブロッキング性を有する窒化物絶縁膜が積層され
たゲート絶縁膜207を形成することができる。
また、ゲート絶縁膜207は、不純物のブロッキング性が高い第3の窒化物絶縁膜と、欠
陥の少ない第1の窒化物絶縁膜と、水素ブロッキング性の高い第2の窒化物絶縁膜と、酸
化物絶縁膜とが、ゲート電極206側から順に積層される積層構造とすることができる。
ゲート絶縁膜207に、不純物のブロッキング性が高い第3の窒化物絶縁膜を設けること
で、ゲート電極206からの不純物、代表的には、水素、窒素、アルカリ金属、またはア
ルカリ土類金属等が酸化物半導体膜208に移動することを防ぐことができる。
第1の窒化物絶縁膜乃至第3の窒化物絶縁膜の作製方法の一例を以下に示す。はじめに、
シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマCVD法によ
り、不純物のブロッキング性が高い窒化シリコン膜を第3の窒化物絶縁膜として形成する
。次に、アンモニアの流量を増加させることで、欠陥の少ない窒化シリコン膜を第1の窒
化物絶縁膜として形成する。次に、原料ガスを、シラン及び窒素の混合ガスに切り替えて
、水素濃度が少なく、且つ水素をブロッキングすることが可能な窒化シリコン膜を第2の
窒化物絶縁膜として成膜する。このような形成方法により、欠陥が少なく、且つ不純物の
ブロッキング性を有する窒化物絶縁膜が積層されたゲート絶縁膜207を形成することが
できる。
また、ゲート絶縁膜207として酸化ガリウム膜を形成する場合、MOCVD(Meta
l Organic Chemical Vapor Deposition)法を用い
て形成することができる。
なお、トランジスタのチャネルが形成される酸化物半導体膜208と、酸化ハフニウムを
含む絶縁膜を、酸化物絶縁膜を介して積層し、酸化ハフニウムを含む絶縁膜に電子を注入
することで、トランジスタのしきい値電圧を変化させることができる。
〔酸化物半導体膜を形成する〕
次に、チャネルが形成される酸化物半導体膜208と、後に容量素子232の一方の電極
として機能する酸化物半導体膜209をゲート絶縁膜207上に形成する(図4(B)参
照。)。酸化物半導体膜208および酸化物半導体膜209としては、代表的には、In
−Ga酸化物、In−Zn酸化物、In−M−Zn酸化物(MはAl、Ga、Y、Zr、
La、Ce、またはNd)を用いることができる。
なお、酸化物半導体膜208がIn−M−Zn酸化物であるとき、InおよびMの和を1
00atomic%としたときInとMの原子数比率は、好ましくは、Inが25ato
mic%以上、Mが75atomic%未満、さらに好ましくは、Inが34atomi
c%以上、Mが66atomic%未満とする。
特に酸化物半導体膜208は、エネルギーギャップが2eV以上、好ましくは2.5eV
以上、より好ましくは3eV以上である。このように、エネルギーギャップの広い酸化物
半導体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜208および酸化物半導体膜209の厚さは、3nm以上200nm以下
、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とす
る。
酸化物半導体膜208および酸化物半導体膜209がIn−M−Zn酸化物(MはAl、
Ga、Y、Zr、La、Ce、またはNd)の場合、In−M−Zn酸化物を成膜するた
めに用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn>Mを満
たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として
、In:M:Zn=1:1:1、In:M:Zn=5:5:6、In:M:Zn=2:1
:2、In:M:Zn=3:1:2が好ましい。なお、成膜される酸化物半導体膜208
および酸化物半導体膜209の原子数比はそれぞれ、誤差として上記のスパッタリングタ
ーゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。なお、酸
化物半導体膜208に含まれるInの含有量が多いと、トランジスタのオン電流が増大し
、電界効果移動度が高まる。このため、酸化物半導体膜208として、金属元素の原子数
比がIn:M:Zn=3:1:2のIn−M−Zn酸化物のスパッタリングターゲットを
用いて形成することで、電気特性の優れたトランジスタを作製することができる。
酸化物半導体膜208としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、
酸化物半導体膜208は、キャリア密度が1×1017個/cm以下、好ましくは1×
1015個/cm以下、さらに好ましくは1×1013個/cm以下、より好ましく
は1×1011個/cm以下の酸化物半導体膜を用いる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性(電界効果
移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とする
トランジスタの半導体特性を得るために、酸化物半導体膜208のキャリア密度や不純物
濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとするこ
とが好ましい。
なお、酸化物半導体膜208として、不純物濃度が低く、欠陥準位密度の低い酸化物半導
体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ
好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い(酸素欠損の少ない)こと
を「高純度真性」または「実質的に高純度真性」とよぶ。高純度真性または実質的に高純
度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くするこ
とができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトラン
ジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になる
ことが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導
体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、チャネルが形成される半導体膜に、高純度真性または実質的に高純度真性である酸
化物半導体膜を用いたトランジスタは、オフ電流が著しく小さく、チャネル幅が1×10
μmでチャネル長Lが10μmのトランジスタであっても、ソース電極とドレイン電極
間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメ
ータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることが
できる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気
特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体
膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定
電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜に
チャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物
としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸
素が脱離した格子(または酸素が脱離した部分)に酸素欠損を形成する。当該酸素欠損に
水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金
属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従
って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性とな
りやすい。
このため、酸化物半導体膜208は水素ができる限り低減されていることが好ましい。具
体的には、酸化物半導体膜208において、二次イオン質量分析法(SIMS:Seco
ndary Ion Mass Spectrometry)により得られる水素濃度を
、2×1020atoms/cm以下、好ましくは5×1019atoms/cm
下、より好ましくは1×1019atoms/cm以下、5×1018atoms/c
以下、好ましくは1×1018atoms/cm以下、より好ましくは5×10
atoms/cm以下、さらに好ましくは1×1016atoms/cm以下とす
る。
酸化物半導体膜208において、第14族元素の一つであるシリコンや炭素が含まれると
、酸化物半導体膜208において酸素欠損が増加し、n型化してしまう。このため、酸化
物半導体膜208におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる
濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/
cm以下とする。
また、酸化物半導体膜208において、二次イオン質量分析法により得られるアルカリ金
属またはアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは
2×1016atoms/cm以下にする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大
してしまうことがある。このため、酸化物半導体膜208のアルカリ金属またはアルカリ
土類金属の濃度を低減することが好ましい。
また、酸化物半導体膜208に窒素が含まれていると、キャリアである電子が生じ、キャ
リア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を用い
たトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜におい
て、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法に
より得られる窒素濃度は、5×1018atoms/cm以下にすることが好ましい。
以下、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、CAAC−OS膜について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Elect
ron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TE
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
なお、CAAC−OS膜に対し、電子線回折を行うと、配向性を示すスポット(輝点)が
観測される。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有して
いることがわかる。
なお、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体
内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10n
m未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただ
し、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面TEM像において、2500nm以上、5μm
以上または1000μm以上となる結晶領域が観察される場合がある。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnOの結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnOの結晶の(110)面に帰属される。InGaZnOの単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。
例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部
の割合が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成され
ることもある。
なお、InGaZnOの結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノー
マリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、TEMによる観察像で、結晶粒を確認することができる。多結
晶酸化物半導体膜に含まれる結晶粒は、例えば、TEMによる観察像で、2nm以上30
0nm以下、3nm以上100nm以下または5nm以上50nm以下の粒径であること
が多い。また、多結晶酸化物半導体膜は、TEMによる観察像で、結晶粒界を確認できる
場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位
が異なっている場合がある。また、多結晶酸化物半導体膜に対し、XRD装置を用いて構
造解析を行うと、例えばInGaZnOの結晶を有する多結晶酸化物半導体膜のout
−of−plane法による解析では、2θが31°近傍のピーク、2θが36°近傍の
ピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある
。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する
。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多
結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界が
キャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用い
たトランジスタは、CAAC−OS膜を用いたトランジスタと比べて、電気特性の変動が
大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下
、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm
以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocryst
al)を有する酸化物半導体膜を、nc−OS(nanocrystalline Ox
ide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、TE
Mによる観察像では、結晶粒界を明確に確認できない場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装
置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示
すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(
例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を
行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径(例えば1nm以上30nm以下
)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、スポット
が観測される。また、nc−OS膜に対しナノビーム電子線回折を行うと、円を描くよう
に(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナ
ノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
従って、nc−OS膜は、CAAC−OS膜と比べて、キャリア密度が高くなる場合があ
る。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、
nc−OS膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、
nc−OS膜は、CAAC−OS膜と比べて、欠陥準位密度が高いため、キャリアトラッ
プが多くなる場合がある。従って、nc−OS膜を用いたトランジスタは、CAAC−O
S膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジス
タとなる。ただし、nc−OS膜は、比較的不純物が多く含まれていても形成することが
できるため、CAAC−OS膜よりも形成が容易となり、用途によっては好適に用いるこ
とができる場合がある。そのため、nc−OS膜を用いたトランジスタを有する半導体装
置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、TEMによる観察像で、結晶部を確認することができない。
非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−p
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子線回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子線回折を行うと、スポットが観測されず、ハローパター
ンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。ま
た、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア
発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、nc−OS膜と比べて、さらにキャリア密度が高くな
る場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオ
ンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジス
タに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高
いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用い
たトランジスタは、CAAC−OS膜やnc−OS膜を用いたトランジスタと比べて、電
気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い(酸素欠損が少ない)
酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結
晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少な
い。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャ
リアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジ
スタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結
晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと
密度が高くなる。単結晶酸化物半導体膜は、CAAC−OS膜よりも密度が高い。また、
CAAC−OS膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導
体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶
質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CA
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜208および酸化物半導体膜209の形成方法について、以下に説明する
。ゲート絶縁膜207上に、酸化物半導体膜208および酸化物半導体膜209となる酸
化物半導体膜を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程によりレジ
ストマスクを形成した後、レジストマスクを用いて酸化物半導体膜の一部をエッチングす
ることで、酸化物半導体膜208および酸化物半導体膜209を形成することができる。
酸化物半導体膜は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレ
ーション法、CVD法等を用いて形成することができる。なお、スパッタリング法で酸化
物半導体膜を形成する場合、プラズマを発生させるための電源装置は、RF電源装置、A
C電源装置、DC電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、希ガス及び
酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して
酸素のガス比を高めることが好ましい。
また、スパッタリングターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選
択すればよい。
高純度真性または実質的に高純度真性である酸化物半導体膜を得るためには、チャンバー
内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとし
て用いる酸素ガスやアルゴンガスは、露点が−40℃以下、好ましくは−80℃以下、よ
り好ましくは−100℃以下、より好ましくは−120℃以下にまで高純度化したガスを
用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる
ここでは、酸化物半導体膜として、原子数比でIn:Ga:Zn=1:1:1のIn−G
a−Zn酸化物ターゲットを用いたスパッタリング法により、厚さ35nmのIn−Ga
−Zn酸化物膜を形成する。次に、該酸化物半導体膜上にレジストマスクを形成し、該酸
化物半導体膜の一部を選択的にエッチングすることで、酸化物半導体膜208および酸化
物半導体膜209を形成することができる。
こののち、第1の加熱処理を行ってもよい。第1の加熱処理によって、酸化物半導体膜2
08および酸化物半導体膜209に含まれる水素、水等を脱離させ、酸化物半導体膜20
8および酸化物半導体膜209に含まれる水素濃度及び水濃度を低減することができる。
該加熱処理の温度は、代表的には、300℃以上400℃以下、好ましくは320℃以上
370℃以下とする。
第1の加熱処理は、電気炉、RTA装置等を用いて行うことができる。RTA装置を用い
ることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのた
め加熱処理時間を短縮することができる。
第1の加熱処理は、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは
1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウム
等)の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素
、水等が含まれないことが好ましい。また、窒素または希ガス雰囲気で加熱処理した後、
酸素または超乾燥空気雰囲気で加熱してもよい。この結果、酸化物半導体膜208および
酸化物半導体膜209中に含まれる水素、水等を脱離させると共に、酸化物半導体膜20
8および酸化物半導体膜209中に酸素を供給することができる。この結果、酸化物半導
体膜208および酸化物半導体膜209中に含まれる酸素欠損量を低減することができる
なお、容量素子232の一方の電極として、酸化物半導体膜209が成膜された例を示し
たが、本発明の実施形態の一態様は、これに限定されない。場合によっては、または、状
況に応じて、容量素子232の一方の電極として、透光性を有さない導電膜を用いてもよ
いし、酸化物半導体膜208とは、別の工程時において形成された膜を用いてもよい。つ
まり、ゲート絶縁膜207の上面と接しないような場所に設けられていてもよい。
〔ソース電極、ドレイン電極を形成する〕
次に、ソース電極209a、ドレイン電極209b、および電極210を形成する。まず
、絶縁膜205、酸化物半導体膜208、および酸化物半導体膜209上に導電膜220
を形成する(図4(C)参照)。
導電膜220としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、
ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、また
はこれを主成分とする合金を単層構造または積層構造を用いることができる。例えば、シ
リコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構
造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミ
ニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タン
グステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜
または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタ
ン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、
そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し
、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造、タングステ
ン膜上に銅膜を積層し、さらにその上にタングステン膜を形成する三層構造等がある。
なお、インジウム錫酸化物、亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジ
ウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む
導電性材料を用いてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材
料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、
窒素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属
元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積
層構造とすることもできる。
また、導電膜220の厚さは、5nm以上500nm以下、より好ましくは10nm以上
300nm以下、より好ましくは10nm以上200nm以下である。本実施の形態では
、導電膜220として厚さ300nmのタングステン膜を形成する。
続いてフォトリソグラフィ工程により導電膜220上にレジストマスクを形成し、レジス
トマスクを用いて導電膜220の一部を選択的にエッチングすることで、ソース電極20
9a、ドレイン電極209b、および電極210を形成する。また、端子電極116など
の、他の電極および配線も同時に形成することができる。
導電膜220のエッチングは、ドライエッチング法でもウエットエッチング法でもよく、
両方を用いてもよい。なお、エッチング工程により、露出した酸化物半導体膜の一部が除
去される場合がある(図5(A)参照)。
〔酸化物絶縁膜を形成する〕
次に、絶縁膜108を形成する。絶縁膜108は、酸素を透過する酸化物絶縁膜である。
なお、絶縁膜108は、後に形成する絶縁膜109を形成する際の、酸化物半導体膜20
8へのダメージ緩和膜としても機能する(図5(B)参照)。
絶縁膜108としては、厚さが5nm以上150nm以下、好ましくは5nm以上50n
m以下の酸化シリコン、酸化窒化シリコン等を用いることができる。なお、本明細書中に
おいて、酸化窒化膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒
化酸化膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
また、絶縁膜108は、欠陥量が少ないことが好ましく、代表的には、ESR信号から得
られる、シリコンのダングリングボンドに由来するg=2.001を持つスピンの密度が
3×1017spins/cm以下であることが好ましい。これは、絶縁膜108に含
まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜108における酸素
の透過量が減少してしまうためである。
また、絶縁膜108と酸化物半導体膜208との界面における欠陥量が少ないことが好ま
しく、代表的には、ESR測定により、酸化物半導体膜208の欠陥に由来するg=1.
93に現れる信号のスピン密度が1×1017spins/cm以下、さらには検出下
限以下であることが好ましい。
なお、絶縁膜108においては、外部から絶縁膜108に入った酸素が全て絶縁膜108
の外部に移動せず、絶縁膜108にとどまる酸素もある。また、絶縁膜108に酸素が入
ると共に、絶縁膜108に含まれる酸素が絶縁膜108の外部へ移動することで、絶縁膜
108において酸素の移動が生じる場合もある。
絶縁膜108として酸素を透過する酸化物絶縁膜を形成すると、絶縁膜108上に設けら
れる、絶縁膜109から脱離する酸素を、絶縁膜108を介して酸化物半導体膜208に
移動させることができる。
絶縁膜108としては、酸化シリコン膜または酸化窒化シリコン膜を用いることが好まし
い。絶縁膜108に用いる酸化シリコン膜または酸化窒化シリコン膜は、例えば、プラズ
マCVD装置の真空排気された処理室内に載置された基板を280℃以上400℃以下に
保持し、処理室に原料ガスを導入して処理室内における圧力を20Pa以上250Pa以
下、さらに好ましくは100Pa以上250Pa以下とし、処理室内に設けられる電極に
高周波電力を供給する条件により形成することができる。
酸化シリコン膜または酸化窒化シリコン膜を形成するための原料ガスとして、シリコンを
含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代
表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体とし
ては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
上記条件を用いることで、絶縁膜108として酸素を透過する酸化物絶縁膜を形成するこ
とができる。また、絶縁膜108を設けることで、絶縁膜109の形成工程における酸化
物半導体膜208へのダメージを低減することが可能である。
また、当該成膜条件において、基板温度を上記温度とすることで、シリコン及び酸素の結
合力が強くなる。この結果、絶縁膜108として、酸素が透過し、緻密であり、且つ硬い
酸化物絶縁膜、代表的には、25℃において0.5重量%のフッ酸を用いた場合のエッチ
ング速度が10nm/分以下、好ましくは8nm/分以下である酸化シリコン膜または酸
化窒化シリコン膜を形成することができる。
また、加熱をしながら絶縁膜108を形成することで、当該工程において酸化物半導体膜
208および酸化物半導体膜209に含まれる水素、水等を脱離させることができる。具
体的には、素子形成基板101を280℃以上400℃以下に保持しながら絶縁膜108
を形成することで、酸化物半導体膜208に含まれる水素、水等を脱離させることができ
る。酸化物半導体膜208に含まれる水素は、プラズマ中で発生した酸素ラジカルと結合
し、水となる。絶縁膜108の成膜工程において基板が加熱されているため、酸素及び水
素の結合により生成された水は、酸化物半導体膜から脱離する。即ち、プラズマCVD法
によって絶縁膜108を形成することで、酸化物半導体膜に含まれる水及び水素の含有量
を低減することができる。
また、絶縁膜108を形成する工程において加熱するため、酸化物半導体膜208および
酸化物半導体膜209が露出された状態での加熱時間が少なく、加熱処理による酸化物半
導体膜からの酸素の脱離量を低減することができる。即ち、酸化物半導体膜中に含まれる
酸素欠損量を低減することができる。
さらには、処理室の圧力を100Pa以上250Pa以下とすることで、絶縁膜108に
含まれる水の含有量が少なくなるため、トランジスタの電気特性のばらつきを低減すると
共に、しきい値電圧の変動を抑制することができる。
また、処理室の圧力を100Pa以上250Pa以下とすることで、絶縁膜108を成膜
する際に、酸化物半導体膜208および酸化物半導体膜209へのダメージを低減するこ
とが可能であり、酸化物半導体膜208および酸化物半導体膜209に含まれる酸素欠損
量を低減することができる。特に、絶縁膜108または後に形成される絶縁膜109の成
膜温度を高くする、代表的には220℃より高い温度とすることで、酸化物半導体膜20
8および酸化物半導体膜209に含まれる酸素の一部が脱離し、酸素欠損が形成されやす
い。
また、トランジスタの信頼性を高めるため、後に形成する絶縁膜109を、膜中の欠陥量
が少ない成膜条件を用いて形成すると、絶縁膜109からの酸素脱離量が低減しやすくな
る。すると、絶縁膜109からの酸素供給により、酸化物半導体膜208および酸化物半
導体膜209の酸素欠損を補填することが困難となる場合がある。しかしながら、処理室
の圧力を100Pa以上250Pa以下とし、絶縁膜108の成膜時における酸化物半導
体膜208および酸化物半導体膜209へのダメージを低減することで、絶縁膜109か
らの酸素供給量が少なくても、酸化物半導体膜208および酸化物半導体膜209中の酸
素欠損を低減することが可能となる。
なお、シリコンを含む堆積性気体に対する酸化性気体量を100倍以上とすることで、絶
縁膜108に含まれる水素含有量を低減することが可能である。この結果、酸化物半導体
膜208および酸化物半導体膜209に混入する水素量を低減できるため、トランジスタ
のしきい値電圧のマイナスシフトを抑制することができる。
本実施の形態では、絶縁膜108として、シラン及び一酸化二窒素を原料ガスとしたプラ
ズマCVD法により、厚さ50nmの酸化窒化シリコン膜を形成する。当該条件により、
酸素が透過する酸化窒化シリコン膜を形成することができる。
次に、絶縁膜108に接して絶縁膜109を形成する。絶縁膜109は、化学量論的組成
を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を
満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、TDS分析にて、
酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm以上、好まし
くは3.0×1020atoms/cm以上である酸化物絶縁膜である。なお、上記T
DS分析時における基板温度としては100℃以上700℃以下、または100℃以上5
00℃以下の範囲が好ましい。
なお、絶縁膜108を形成した後、大気に曝すことなく、連続的に絶縁膜109を形成す
ることが好ましい。絶縁膜108を形成した後、大気開放せず、原料ガスの流量、圧力、
高周波電力及び基板温度の一以上を調整して、絶縁膜109を連続的に形成することで、
絶縁膜108及び絶縁膜109における界面の大気成分由来の不純物濃度を低減すること
ができると共に、絶縁膜109に含まれる酸素を酸化物半導体膜208および酸化物半導
体膜209に移動させることが可能であり、酸化物半導体膜208および酸化物半導体膜
209の酸素欠損量を低減することができる。
また、絶縁膜109は、欠陥量が少ないことが好ましく、代表的には、ESR測定により
、シリコンのダングリングボンドに由来するg=2.001に現れる信号のスピン密度が
1.5×1018spins/cm未満、更には1×1018spins/cm以下
であることが好ましい。なお、絶縁膜109は、絶縁膜108と比較して酸化物半導体膜
208から離れているため、絶縁膜108より、欠陥密度が多くともよい。
絶縁膜109としては、酸化シリコン膜または酸化窒化シリコン膜を用いることが好まし
い。絶縁膜109に用いる酸化シリコン膜または酸化窒化シリコン膜は、例えば、プラズ
マCVD装置の真空排気された処理室内に載置された基板を180℃以上280℃以下、
さらに好ましくは200℃以上240℃以下に保持し、処理室に原料ガスを導入して処理
室内における圧力を100Pa以上250Pa以下、さらに好ましくは100Pa以上2
00Pa以下とし、処理室内に設けられる電極に0.17W/cm以上0.5W/cm
以下、さらに好ましくは0.25W/cm以上0.35W/cm以下の高周波電力
を供給する条件により形成することができる。
絶縁膜109の厚さは、30nm以上500nm以下、好ましくは50nm以上400n
m以下とすることができる。
絶縁膜109の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力
を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、
原料ガスの酸化が進むため、絶縁膜109中における酸素含有量が化学量論比よりも多く
なる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱い
ため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組
成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜
を形成することができる。また、酸化物半導体膜208上に絶縁膜108が設けられてい
る。このため、絶縁膜109の形成工程において、絶縁膜108が酸化物半導体膜208
の保護膜となる。この結果、酸化物半導体膜208へのダメージを低減しつつ、パワー密
度の高い高周波電力を用いて絶縁膜109を形成することができる。
なお、絶縁膜109の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体
の流量を増加することで、絶縁膜109の欠陥量を低減することが可能である。代表的に
は、ESR測定により、シリコンのダングリングボンドに由来するg=2.001に現れ
る信号のスピン密度が6×1017spins/cm未満、好ましくは3×1017
pins/cm以下、好ましくは1.5×1017spins/cm以下である欠陥
量の少ない酸化物絶縁膜を形成することができる。この結果トランジスタの信頼性を高め
ることができる。
本実施の形態では、絶縁膜109として、シラン及び一酸化二窒素を原料ガスとしたプラ
ズマCVD法により、厚さ400nmの酸化窒化シリコン膜を形成する。
次に、第2の加熱処理を行う。該加熱処理の温度は、代表的には、150℃以上400℃
以下、好ましくは300℃以上400℃以下、好ましくは320℃以上370℃以下とす
る。
第2の加熱処理は、電気炉、RTA装置等を用いることができる。RTA装置を用いるこ
とで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加
熱処理時間を短縮することができる。
第2の加熱処理は、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは
1ppm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウム
等)の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素
、水等が含まれないことが好ましい。
第2の加熱処理により、絶縁膜109に含まれる酸素の一部を酸化物半導体膜208に移
動させ、酸化物半導体膜208に含まれる酸素欠損を補填することが可能である。この結
果、酸化物半導体膜208に含まれる酸素欠損量をさらに低減することができる。
また、絶縁膜108及び絶縁膜109に水、水素等が含まる場合、水、水素等をブロッキ
ングする機能を有する絶縁膜110を後に形成し、加熱処理を行うと、絶縁膜108及び
絶縁膜109に含まれる水、水素等が、酸化物半導体膜208に移動し、酸化物半導体膜
208に欠陥が生じてしまう。しかしながら、当該加熱により、絶縁膜108及び絶縁膜
109に含まれる水、水素等を脱離させることが可能であり、トランジスタの電気特性の
ばらつきを低減すると共に、しきい値電圧の変動を抑制することができる。
なお、加熱しながら絶縁膜109を、絶縁膜108上に形成することで、酸化物半導体膜
208に酸素を移動させ、酸化物半導体膜208に含まれる酸素欠損を補填することが可
能であるため、第2の加熱処理を行わなくともよい。
ここでは、窒素及び酸素の混合ガス雰囲気で、350℃、1時間の加熱処理を行う。
また、一対のソース電極209a、ドレイン電極209bを形成する際、導電膜220の
エッチングによって、酸化物半導体膜208はダメージを受け、酸化物半導体膜208の
バックチャネル(酸化物半導体膜208において、ゲート電極206と対向する面と反対
側の面)側に酸素欠損が生じる。しかし、絶縁膜109に化学量論的組成を満たす酸素よ
りも多くの酸素を含む酸化物絶縁膜を適用することで、加熱処理によって当該バックチャ
ネル側に生じた酸素欠損を修復することができる。これにより、酸化物半導体膜208に
含まれる欠陥を低減することができるため、トランジスタの信頼性を向上させることがで
きる。
〔酸化物絶縁膜の一部を除去する〕
次に、フォトリソグラフィ工程により絶縁膜109上にマスクを形成し、絶縁膜109、
および絶縁膜108の一部を選択的にエッチングして、酸化物半導体膜209上に開口部
122を形成する。この時、図示しない他の開口部も同時に形成する(図5(C)参照。
)。絶縁膜109、および絶縁膜108のエッチングは、ドライエッチング法、ウエット
エッチング法、または双方を組み合わせたエッチング法を用いることができる。
この後、第2の加熱処理を行ってもよい。第2の加熱処理により、絶縁膜109に含まれ
る酸素の一部を酸化物半導体膜208、および酸化物半導体膜209に移動させ、酸化物
半導体膜208、および酸化物半導体膜209に含まれる酸素欠損を低減することが可能
である。
〔保護膜を形成する〕
次に、絶縁膜110を形成する(図6(A)参照。)。絶縁膜110として、酸素、水素
、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する絶縁膜を用いるこ
とで、酸化物半導体膜208、絶縁膜108、および絶縁膜109に含まれる酸素が外部
への拡散することを防ぐことができる。また、外部から酸化物半導体膜208への水素、
水等の不純物の侵入を防ぐことができる。
このような絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜
、窒化酸化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウ
ム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニ
ウム膜、酸化窒化ハフニウム等の窒化絶縁膜や酸化絶縁膜がある。
なお、絶縁膜110の構成は上記構成に限定されず、酸化物絶縁膜または窒化物絶縁膜の
単層、または複数層の積層とすることができる。
本実施の形態では、絶縁膜110として水素を含む窒化シリコン膜を形成する。
また、酸化物半導体膜209は、開口部122において絶縁膜110と接する。すると、
絶縁膜110に含まれる水素が、開口部122において酸化物半導体膜209に拡散し、
酸化物半導体膜209中の酸素と結合してキャリアである電子が生成される。
また、絶縁膜110をプラズマCVD法またはスパッタリング法で成膜すると、開口部1
22において酸化物半導体膜209がプラズマに曝され、酸化物半導体膜209に酸素欠
損が生成される。当該酸素欠損に絶縁膜110に含まれる水素が入ることで、キャリアで
ある電子が生成される。これらの結果、酸化物半導体膜209の導電性が高くなり、導電
性を有する酸化物半導体膜209となる。即ち、導電性を有する酸化物半導体膜209は
、導電性の高い酸化物半導体膜ともいえる。また、導電性を有する酸化物半導体膜209
は、導電性の高い金属酸化物膜ともいえる。
なお、絶縁膜110を形成する前に酸化物半導体膜209を希ガス及び水素を含むプラズ
マに曝すことで、酸化物半導体膜209に酸素欠損を形成するとともに、酸化物半導体膜
209に水素を添加することが可能である。この結果、酸化物半導体膜209においてキ
ャリアである電子をさらに増加させることが可能であり、導電性を有する酸化物半導体膜
209の導電性をさらに高めることができる。
導電性を有する酸化物半導体膜209は、酸化物半導体膜208と同様の金属元素を有す
る膜であり、且つ不純物が含まれていることを特徴とする。不純物としては、水素がある
。なお、水素以外の不純物として、ホウ素、リン、スズ、アンチモン、希ガス元素、アル
カリ金属、アルカリ土類金属等が含まれていてもよい。
酸化物半導体膜208、および導電性を有する酸化物半導体膜209は共に、ゲート絶縁
膜207上に形成されるが、含まれる不純物濃度が異なる。具体的には、酸化物半導体膜
208よりも、導電性を有する酸化物半導体膜209の不純物濃度が高い。例えば、酸化
物半導体膜208に含まれる水素濃度は、5×1019atoms/cm未満、好まし
くは5×1018atoms/cm未満、好ましくは1×1018atoms/cm
以下、より好ましくは5×1017atoms/cm以下、さらに好ましくは1×10
16atoms/cm以下であり、導電性を有する酸化物半導体膜209に含まれる水
素濃度は、8×1019以上、好ましくは1×1020atoms/cm以上、より好
ましくは5×1020以上である。また、酸化物半導体膜208と比較して、導電性を有
する酸化物半導体膜209に含まれる水素濃度は2倍、好ましくは10倍以上である。
また、導電性を有する酸化物半導体膜209は、酸化物半導体膜208よりも抵抗率が低
い。酸化物半導体膜208の抵抗率は、導電性を有する酸化物半導体膜209の抵抗率の
1×10倍以上1×10倍未満で有ることが好ましい。導電性を有する酸化物半導体
膜209の抵抗率は、代表的には1×10−3Ωcm以上1×10Ωcm未満、さらに
好ましくは、抵抗率が1×10−3Ωcm以上1×10−1Ωcm未満であるとよい。
なお、本発明の実施形態の一態様は、これに限定されず、導電性を有する酸化物半導体膜
209は、場合によっては、絶縁膜110と接していないことも可能である。
また、本発明の実施形態の一態様は、これに限定されず、導電性を有する酸化物半導体膜
209を、酸化物半導体膜208と別の工程で形成してもよい。その場合には、導電性を
有する酸化物半導体膜209は、酸化物半導体膜208と、異なる材質を有していても良
い。例えば、導電性を有する酸化物半導体膜209は、インジウム錫酸化物、酸化タング
ステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チ
タンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化
物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等を用いて形成して
もよい。
本実施の形態に示す表示装置は、トランジスタの半導体膜と同時に、容量素子の一方とな
る電極を形成する。また、画素電極として機能する透光性を有する導電膜を容量素子の他
方の電極として用いる。よって、容量素子を形成するために、新たに導電膜を形成する工
程が不要であり、半導体装置の作製工程を削減できる。また、容量素子を構成する一対の
電極が透光性を有するため、容量素子は透光性を有する。この結果、容量素子の占有面積
を大きくしつつ、画素の開口率を高めることができる。
次に、絶縁膜110、絶縁膜109、絶縁膜108の一部を選択的にエッチングすること
で、開口部142を形成する。この時、図示しない他の開口部も同時に形成する。なお、
開口部142等は、フォトリソグラフィ工程によるレジストマスクの形成を行い、レジス
トマスクに覆われていない領域をエッチングすることで形成することができる(図6(B
)参照。)。開口部142の底面において、ソース電極209aの表面が露出する。
なお、絶縁膜110、絶縁膜109、絶縁膜108エッチングは、例えば、ドライエッチ
ング法を用いることができる。ただし、これに限定されず、ウエットエッチング法、また
はドライエッチング法とウエットエッチング法を組み合わせた方法を用いてもよい。
〔導電膜を形成する〕
次に、導電膜145を形成するための導電膜を、開口部122を覆って絶縁膜110上に
形成する。該導電層上にフォトリソグラフィ工程によりレジストマスクを形成し、レジス
トマスクに覆われていない領域をエッチングして、導電膜145を形成する(図7(A)
参照。)。
また、導電膜145の形成と同時に、ゲート電極206、酸化物半導体膜208と重畳す
る領域に電極226を形成することができる。導電膜145および電極226は、ゲート
電極206と同様の材料および方法により形成することができる。
また、導電膜145を、透光性を有する導電性材料で形成することで、容量素子232を
、透光性を有する容量素子とすることができる。本実施の形態では、導電膜145および
電極226として、厚さ100nmのインジウム錫酸化物を用いる(図7(A)参照。)
また、電極226は、ゲート電極として機能させることができる。なお、ゲート電極20
6および電極226のどちらか一方を、単に「ゲート電極」という場合、他方を「バック
ゲート電極」という場合がある。また、ゲート電極206および電極226のどちらか一
方を、「第1のゲート電極」といい、他方を「第2のゲート電極」という場合がある。
一般に、バックゲート電極は導電膜で形成され、ゲート電極とバックゲート電極で半導体
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電
極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位と
してもよく、GND電位や、任意の電位としてもよい。バックゲート電極の電位を変化さ
せることで、トランジスタのしきい値電圧を変化させることができる。
また、ゲート電極とバックゲート電極は導電膜で形成されるため、トランジスタの外部で
生じる電界が、チャネルが形成される半導体層に作用しないようにする機能(特に静電気
に対する静電遮蔽機能)も有する。
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有す
る導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐ
ことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフト
するなどの電気特性の劣化を防ぐことができる。
酸化物半導体膜208を挟んでゲート電極206および電極226を設けることで、更に
はゲート電極206および電極226を同電位とすることで、酸化物半導体膜208にお
いてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が
増加する。この結果、トランジスタのオン電流が大きくなると共に、電界効果移動度が高
くなる。
また、ゲート電極206および電極226は、それぞれが外部からの電界を遮蔽する機能
を有するため、ゲート電極206よりも下層、電極226よりも上層に存在する電荷が、
酸化物半導体膜208に影響しない。この結果、ストレス試験(例えば、ゲートに負の電
圧を印加する−GBT(Gate Bias−Temperature)ストレス試験や
、ゲートに正の電圧を印加する+GBTストレス試験)の前後におけるしきい値電圧の変
動が小さい。また、異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動を抑制
することができる。なお、この効果は、ゲート電極206および電極226が、同電位で
あっても、異なる電位であっても生じる。
なお、BTストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジ
スタの特性変化(即ち、経年変化)を、短時間で評価することができる。特に、BTスト
レス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重
要な指標となる。BTストレス試験前後において、しきい値電圧の変動量が少ないほど、
信頼性が高いトランジスタであるといえる。
また、ゲート電極206および電極226を有し、且つゲート電極206および電極22
6を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトラン
ジスタにおける電気特性のばらつきも同時に低減される。
〔平坦化膜を形成する〕
次に、導電膜145上に絶縁膜211を形成する。絶縁膜211は、絶縁膜205と同様
の材料および方法で形成することができる。
また、発光素子125の被形成面の表面凹凸を低減するために、絶縁膜211に平坦化処
理を行ってもよい。平坦化処理として特に限定はないが、研磨処理(例えば、化学的機械
研磨法(Chemical Mechanical Polishing:CMP))、
やドライエッチング処理により行うことができる。
また、平坦化機能を有する絶縁材料を用いて絶縁膜211を形成することで、研磨処理を
省略することもできる。平坦化機能を有する絶縁材料として、例えば、ポリイミド樹脂、
アクリル樹脂等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材
料(low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜
を複数積層させることで、絶縁膜211を形成してもよい。
また、開口部142と重畳する領域の絶縁膜211の一部を除去して、開口部143を形
成する。この時、図示しない他の開口部も同時に形成する。また、後に外部電極124が
接続する領域の絶縁膜211も除去する。なお、開口部143等は、絶縁膜211上にフ
ォトリソグラフィ工程によるレジストマスクの形成を行い、絶縁膜211のレジストマス
クに覆われていない領域をエッチングすることで形成できる(図7(B)参照。)。開口
部143を形成することにより、ソース電極209aの表面を露出させる。
また、絶縁膜211に感光性を有する材料を用いることで、レジストマスクを用いること
なく開口部143を形成することができる。本実施の形態では、感光性のポリイミド樹脂
を用いて絶縁膜211および開口部143を形成する。
〔陽極を形成する〕
次に、絶縁膜211上に電極115を形成する(図8(A)参照。)。電極115は、後
に形成されるEL層117が発する光を効率よく反射する導電性材料を用いて形成するこ
とが好ましい。なお、電極115は単層に限らず、複数層の積層構造としてもよい。例え
ば、電極115を陽極として用いる場合、EL層117と接する層を、インジウム錫酸化
物などのEL層117よりも仕事関数が大きく透光性を有する層とし、その層に接して反
射率の高い層(アルミニウム、アルミニウムを含む合金、または銀など)を設けてもよい
なお、本実施の形態では、トップエミッション構造の表示装置について例示するが、ボト
ムエミッション構造(下面射出構造)、またはデュアルエミッション構造(両面射出構造
)の表示装置とすることもできる。
表示装置を、ボトムエミッション構造(下面射出構造)、及びデュアルエミッション構造
(両面射出構造)の表示装置とする場合は、電極115に透光性を有する導電性材料を用
いればよい。
電極115は、絶縁膜211上に電極115となる導電膜を形成し、フォトリソグラフィ
工程によるレジストマスクの形成を行い、該導電膜のレジストマスクに覆われていない領
域をエッチングすることで形成できる。該導電膜のエッチングは、ドライエッチング法、
ウエットエッチング法、または双方を組み合わせたエッチング法を用いることができる。
〔隔壁を形成する〕
次に、隔壁114を形成する。隔壁114は、隣接する発光素子125が意図せず電気的
に短絡し、誤発光することを防ぐために設ける。また、後述するEL層117の形成にメ
タルマスクを用いる場合、メタルマスクが電極115に接触しないようにする機能も有す
る。隔壁114は、エポキシ樹脂、アクリル樹脂、イミド樹脂などの有機樹脂材料や、酸
化シリコンなどの無機材料で形成することができる。隔壁114は、その側壁がテーパー
または連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔
壁114の側壁をこのような形状とすることで、後に形成されるEL層117や電極11
8の被覆性を良好なものとすることができる。
〔EL層を形成する〕
EL層117の構成については、実施の形態7で説明する。
〔陰極を形成する〕
本実施の形態では電極118を陰極として用いるため、電極118を後述するEL層11
7に電子を注入できる仕事関数の小さい材料を用いて形成することが好ましい。また、仕
事関数の小さい金属単体ではなく、仕事関数の小さいアルカリ金属、またはアルカリ土類
金属を数nm形成した層を緩衝層として形成し、その上にアルミニウムなどの金属材料、
インジウム錫酸化物等の導電性を有する酸化物材料、または半導体材料を用いて形成して
もよい。また、緩衝層として、アルカリ土類金属の酸化物、ハロゲン化物、または、マグ
ネシウム−銀等の合金を用いることもできる。
また、電極118を介して、EL層117が発する光を取り出す場合には、電極118は
、可視光に対し透光性を有することが好ましい。電極115、EL層117、電極118
により、発光素子125が形成される。
〔対向基板を形成する〕
遮光膜264、着色層266、およびオーバーコート層268が形成された基板121(
以下、単に「基板121」ともいう。)を、接着層120を介して電極118上に形成す
る(図9参照。)。なお、基板121の構成については、追って説明する。
接着層120は、電極118に接して形成している。基板121は、接着層120により
固定されている。接着層120としては、光硬化型の接着剤、反応硬化型接着剤、熱硬化
型接着剤、または嫌気型接着剤を用いることができる。例えば、エポキシ樹脂、アクリル
樹脂、イミド樹脂等を用いることができる。トップエミッション構造の場合は接着層12
0に光の波長以下の大きさの乾燥剤(ゼオライト等)や、屈折率の大きいフィラー(酸化
チタンや、ジルコニウム等)を混合すると、EL層117が発する光の取り出し効率が向
上するため好適である。
〔素子形成基板を剥離する〕
次に、剥離層113を介して絶縁膜205と接する素子形成基板101を、絶縁膜205
から剥離する(図10参照。)。剥離方法としては、機械的な力を加えること(人間の手
や治具で引き剥がす処理や、ローラーを回転させながら分離する処理、超音波等)を用い
て行えばよい。たとえば、剥離層113に鋭利な刃物またはレーザ光照射等で切り込みを
いれ、その切り込みに水を注入する。または、その切り込みに霧状の水を吹き付ける。毛
細管現象により水が剥離層113と下地層119の間にしみこむことにより、素子形成基
板101を容易に剥離することができる。
〔基板を貼り合わせる〕
次に、接着層112を介して基板111を絶縁膜205に貼り合わせる(図11参照。)
。このようにして、表示装置100を作製することができる。接着層112は、接着層1
20と同様の材料を用いることができる。
このようにして、表示装置100を作製することができる。
本実施の形態に示す表示装置100は、トランジスタ431およびトランジスタ233と
重畳しない領域において、絶縁膜108および絶縁膜109の一部が除去されている。絶
縁膜108および絶縁膜109を除去することによって、表示装置100をより曲げやす
くすることができる。よって、可撓性の高い表示装置を実現することができる。また、本
発明の一態様によれば、曲げ動作が繰り返えされた場合においても破損しにくくなるため
、信頼性の良好な表示装置を実現することができる。
〔対向基板の構成〕
次に、基板111に対向して設けられる基板121上に形成される構造について、以下説
明を行う。
まず、基板121を準備する。基板121としては、基板111と同様の材料を用いるこ
とができる。次に、基板121上に遮光膜264を形成する(図12(A)参照)。その
後、着色層266を形成する(図12(B)参照)。
遮光膜264および着色層266は、様々な材料を用いて、印刷法、インクジェット法、
フォトリソグラフィ法を用いて、それぞれ所望の位置に形成する。
次に、遮光膜264および着色層266上にオーバーコート層268を形成する(図12
(C)参照)。
オーバーコート層268としては、例えばアクリル樹脂、エポキシ樹脂、ポリイミド等の
有機絶縁膜を用いることができる。オーバーコート層268を形成することによって、例
えば、着色層266中に含まれる不純物等を発光素子125側に拡散することを抑制する
ことができる。ただし、オーバーコート層268は、必ずしも設ける必要はなく、オーバ
ーコート層268を形成しない構造としてもよい。
以上の工程で基板121上に形成される構造を形成することができる。
〔製膜方法について〕
本実施の形態で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタ法や
プラズマCVD法により形成することができるが、他の方法、例えば、熱CVD(Che
mical Vapor Deposition)法により形成してもよい。熱CVD法
の例としてMOCVD(Metal Organic Chemical Vapor
Deposition)法やALD(Atomic Layer Deposition
)法を使っても良い。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱CVD法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り替えて2種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原
料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第
2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後
、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の層を
成膜し、後から導入される第2の原料ガスと反応して、第2の層が第1の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なFETを作製する場合に適している。
MOCVD法やALD法などの熱CVD法は、本実施形態に開示された金属膜、半導体膜
、無機絶縁膜など様々な膜を形成することができ、例えば、In−Ga−Zn−O膜を成
膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用い
る。なお、トリメチルインジウムの化学式は、In(CHである。また、トリメチ
ルガリウムの化学式は、Ga(CHである。また、ジメチル亜鉛の化学式は、Zn
(CHである。また、これらの組み合わせに限定されず、トリメチルガリウムに代
えてトリエチルガリウム(化学式Ga(C)を用いることもでき、ジメチル亜
鉛に代えてジエチル亜鉛(化学式Zn(C)を用いることもできる。
例えば、ALDを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体(ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム(TDMAH))を気化させた原料ガスと、酸化剤としてオ
ゾン(O)の2種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はHf[N(CHである。また、他の材料液としては、テトラキス(エチ
ルメチルアミド)ハフニウムなどがある。
例えば、ALDを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体(トリメチルアルミニウム(TMA)など)を気
化させた原料ガスと、酸化剤としてHOの2種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はAl(CHである。また、他の材料液としては、トリス(ジ
メチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,
2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。
例えば、ALDを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス(O
、一酸化二窒素)のラジカルを供給して吸着物と反応させる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF
スとBガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF
ガスとHガスを同時に導入してタングステン膜を形成する。なお、Bガスに代え
てSiHガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O
膜を成膜する場合には、In(CHガスとOガスを順次繰り返し導入してIn−
O層を形成し、その後、Ga(CHガスとOガスを同時に導入してGaO層を形
成し、更にその後Zn(CHガスとOガスを同時に導入してZnO層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてIn−Ga
−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。な
お、Oガスに変えてAr等の不活性ガスでバブリングして得られたHOガスを用いて
も良いが、Hを含まないOガスを用いる方が好ましい。また、In(CHガスに
かえて、In(Cガスを用いても良い。また、Ga(CHガスにかえて
、Ga(Cガスを用いても良い。また、In(CHガスにかえて、In
(Cガスを用いても良い。また、Zn(CHガスを用いても良い。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
(実施の形態2)
トップエミッション構造の表示装置100の構成を変形して、ボトムエミッション構造の
表示装置150を作製することができる。
図13に、ボトムエミッション構造の表示装置150の断面構成例を示す。なお、図13
は、表示装置100の斜視図である図1(A)中に一点鎖線A1−A2で示した部位と、
同等の部位の断面図である。ボトムエミッション構造の表示装置150は、遮光膜264
、着色層266、およびオーバーコート層268の形成位置が、表示装置100と異なる
表示装置150においては、遮光膜264、着色層266、およびオーバーコート層26
8が、基板111上に形成される。
また、ボトムエミッション構造の表示装置150は、電極115を、透光性を有する導電
性材料を用いて形成され、電極118を、EL層117が発する光を効率よく反射する導
電性材料を用いて形成される。
表示装置150は、EL層117から発せられる光235を、着色層266を介して基板
111側から射出することができる。
なお、図21と同様、図23に示すように、基板111に、タッチセンサを設けることが
可能である。また、図22と同様、図24に示すように、基板921にタッチセンサを設
けることも可能である。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
(実施の形態3)
また、表示装置100および表示装置150を組み合わせることで、EL層117から発
せられる光235を、基板111側および基板121側の双方から射出するデュアルエミ
ッション構造(両面射出構造)の表示装置を実現することができる。
なお、デュアルエミッション構造(両面射出構造)の表示装置を形成する場合は、電極1
15および電極118ともに、透光性を有する導電性材料を用いて形成すればよい。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、上記実施の形態に開示したトランジスタ431の構成について説明す
る。図14に、半導体装置の一例として、トランジスタ431の上面図及び断面図を示す
。トランジスタ431は、チャネルエッチ型のトランジスタである。なお、トランジスタ
233、およびトランジスタ231も、トランジスタ431と同様の構造とすることがで
きる。
図14(A)はトランジスタ431の上面図である。また、図14(B)は、図14(A
)中の一点鎖線X1−X2で示す部位の断面図であり、図14(C)は、図14(A)中
の一点鎖線Y1−Y2で示す部位の断面図である。なお、図14(B)は、トランジスタ
431のチャネル長方向の断面であり、図14(C)は、トランジスタ431のチャネル
幅方向の断面である。
トランジスタ431は、ゲート電極206と、ゲート絶縁膜207と、ゲート絶縁膜20
7を介して、ゲート電極206と重なる酸化物半導体膜208と、酸化物半導体膜208
に接するソース電極209a、ドレイン電極209bとを有する。また、ゲート絶縁膜2
07、酸化物半導体膜208、ソース電極209a、およびドレイン電極209b上には
、絶縁膜108、絶縁膜109、および絶縁膜110を含む保護膜141が形成される。
また、絶縁膜110上に、酸化物半導体膜208と重なる電極226を有する。
トランジスタ431は、複数のゲート電極を有し、該電極の間に酸化物半導体膜208を
有するデュアルゲート構造のトランジスタである。図14(C)に示すチャネル幅方向に
おいて、酸化物半導体膜208の外側に電極226の端部が位置する。または、チャネル
幅方向において、電極226は、保護膜141を介して酸化物半導体膜208の端部を超
えて設けられている。また、チャネル幅方向において、酸化物半導体膜208の外側で、
ゲート電極206および電極226は、ゲート絶縁膜207、保護膜141を介して対向
する。
図14(C)を用いて、ゲート電極206、酸化物半導体膜208、電極226の端部の
位置について説明する。
ここで、酸化物半導体膜208の端部及び電極226の端部間の距離をdとし、保護膜1
41の厚さをtとすると、dは保護膜141のt以下であることが好ましい。酸化物半導
体膜208の端部及び電極226の端部の距離dを、保護膜141のt以下とすることで
、酸化物半導体膜208の端部に、電極226の電界の影響を与えることが可能であり、
酸化物半導体膜208の端部を含む全体をチャネルとして機能させることができる。
エッチング等で加工された酸化物半導体膜208の端部は、加工におけるダメージにより
欠陥が形成されると共に、不純物付着などにより汚染されるため、電界などのストレスが
与えられることによって活性化しやすい。すなわち、エッチング等で加工された酸化物半
導体膜の端部は、n型化(低抵抗化)されやすい。
このように意図せずn型化された領域が、ソース電極209aおよびドレイン電極209
bと接すると、当該領域を介してソース電極209aおよびドレイン電極209b間に意
図しない電流(「漏れ電流」または「リーク電流」ともいう。)が流れてしまう。すなわ
ち当該領域が寄生チャネルとして機能する。
しかしながら、図14(C)に示すように、酸化物半導体膜208の外側にゲート電極2
06の端部が位置することで、ゲート電極206の電界の影響により、酸化物半導体膜2
08の側面、または側面及びその近傍を含む端部における寄生チャネルの発生が抑制され
る。この結果、ゲート電圧がしきい値電圧を超えた時のドレイン電流の上昇が急峻となり
、電気特性の優れたトランジスタとすることができる。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、トランジスタ231、トランジスタ233、およびトランジスタ43
1などに用いることが可能なトランジスタ200の構成について、図15を用いて説明す
る。
図15(A)はトランジスタ200の上面図である。また、図15(B)は、図15(A
)中の一点鎖線X3−X4で示す部位の断面図であり、図15(C)は、図15(A)中
の一点鎖線Y3−Y4で示す部位の断面図である。なお、図15(B)は、トランジスタ
200のチャネル長方向の断面であり、図15(C)は、トランジスタ200のチャネル
幅方向の断面である。
トランジスタ200は、上記実施の形態で説明したトランジスタ431と同様に作製する
ことができる。ただし、トランジスタ200とトランジスタ431は、酸化物半導体膜2
08およびゲート電極206の形状が異なる。
トランジスタ200は、チャネル幅方向のみでなく、チャネル長方向においてもゲート電
極206の端部が酸化物半導体膜208の端部より外側に位置するように位置している(
図15(B)参照)。ゲート電極206を、ゲート電極206の端部が酸化物半導体膜2
08の端部より外側に位置するように設けることで、光照射によるトランジスタの電気特
性の変動をより抑制することができる。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、トランジスタ231、トランジスタ233、およびトランジスタ43
1などに用いることが可能なトランジスタ250の構成について、図16を用いて説明す
る。
図16(A)はトランジスタ250の上面図である。また、図16(B)は、図16(A
)中の一点鎖線X5−X6で示す部位の断面図であり、図16(C)は、図16(A)中
の一点鎖線Y5−Y6で示す部位の断面図である。図16(D)は、図16(B)に示す
部位290の拡大図である。なお、図16(B)は、トランジスタ250のチャネル長方
向の断面であり、図16(C)は、トランジスタ250のチャネル幅方向の断面である。
トランジスタ250は、上記実施の形態で説明したトランジスタ431と同様に作製する
ことができる。ただし、トランジスタ250は、酸化物半導体膜208に接して酸化物半
導体膜218が形成されている。また、トランジスタ250ではバックゲート電極として
機能する電極226を設けていないが、必要に応じて電極226を設けてもよいことは、
言うまでもない。
酸化物半導体膜218は、酸化物半導体膜208を構成する金属元素の一種以上から構成
される酸化物膜である。このため、酸化物半導体膜208と酸化物半導体膜218との界
面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害
されないため、電界効果移動度が高くなる。
酸化物半導体膜218は、代表的には、In−Ga酸化物、In−Zn酸化物、In−M
−Zn酸化物(MはAl、Ga、Y、Zr、La、Ce、またはNd)であり、且つ酸化
物半導体膜208よりも伝導帯の下端のエネルギーが真空準位に近く、代表的には、酸化
物半導体膜218の伝導帯の下端のエネルギーと、酸化物半導体膜208の伝導帯の下端
のエネルギーとの差が、0.05eV以上、0.07eV以上、0.1eV以上、または
0.15eV以上、且つ2eV以下、1eV以下、0.5eV以下、または0.4eV以
下である。即ち、酸化物半導体膜218の電子親和力と、酸化物半導体膜208の電子親
和力との差が、0.05eV以上、0.07eV以上、0.1eV以上、または0.15
eV以上、且つ2eV以下、1eV以下、0.5eV以下、または0.4eV以下である
酸化物半導体膜218は、Inを含むと、キャリア移動度(電子移動度)が高くなるため
好ましい。
酸化物半導体膜218として、Al、Ga、Y、Zr、La、Ce、またはNdをInよ
り高い原子数比で有することで、以下の効果を有する場合がある(1)酸化物半導体膜2
18のエネルギーギャップを大きくする(2)酸化物半導体膜218の電子親和力を小さ
くする(3)外部からの不純物の拡散を低減する。(4)酸化物半導体膜208と比較し
て、絶縁性が高くなる。また、Ga、Y、Zr、La、Ce、またはNdは、酸素との結
合力が強い金属元素であるため、Ga、Y、Zr、La、Ce、またはNdをInより高
い原子数比で有することで、酸素欠損が生じにくくなる。
酸化物半導体膜218がIn−M−Zn酸化物であるとき、InおよびMの和を100a
tomic%としたときInとMの原子数比率は、好ましくは、Inが50atomic
%未満、Mが50atomic%以上、さらに好ましくは、Inが25atomic%未
満、Mが75atomic%以上とする。
また、酸化物半導体膜208および酸化物半導体膜218が、In−M−Zn酸化物(M
はGa、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜208と比較して
、酸化物半導体膜218に含まれるM(Ga、Y、Zr、La、Ce、またはNd)の原
子数比が大きく、代表的には、酸化物半導体膜208に含まれる上記原子と比較して、1
.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上高い原子数比である。
また、酸化物半導体膜208および酸化物半導体膜218が、In−M−Zn酸化物(M
はAl、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜218をI
n:M:Zn=x:y:z[原子数比]、酸化物半導体膜208をIn:M:Zn
=x:y:z[原子数比]とすると、y/xがy/xよりも大きく、好ま
しくは、y/xがy/xよりも1.5倍以上である。さらに好ましくは、y
がy/xよりも2倍以上大きく、より好ましくは、y/xがy/xより
も3倍以上大きい。このとき、酸化物半導体膜において、yがx以上であると、当該
酸化物半導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。た
だし、yがxの3倍以上になると、当該酸化物半導体膜を用いたトランジスタの電界
効果移動度が低下してしまうため、yはxの3倍未満であると好ましい。
酸化物半導体膜208がIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、ま
たはNd)の場合、酸化物半導体膜208を成膜するために用いるターゲットにおいて、
金属元素の原子数比をIn:M:Zn=x:y:zとすると/yは、1/
3以上6以下、さらには1以上6以下であって、z/yは、1/3以上6以下、さら
には1以上6以下であることが好ましい。なお、z/yを1以上6以下とすることで
、酸化物半導体膜208としてCAAC−OS膜が形成されやすくなる。ターゲットの金
属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=5
:5:6、In:M:Zn=2:1:2、In:M:Zn=3:1:2等がある。
酸化物半導体膜218がIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、ま
たはNd)の場合、酸化物半導体膜218を成膜するために用いるターゲットにおいて、
金属元素の原子数比をIn:M:Zn=x:y:zとすると/y<x
であって、z/yは、1/3以上6以下、さらには1以上6以下であることが好
ましい。なお、z/yを1以上6以下とすることで、酸化物半導体膜218としてC
AAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例として
は、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:
3:6、In:M:Zn=1:3:8等がある。
なお、酸化物半導体膜208および酸化物半導体膜218の原子数比は、それぞれ、誤差
として上記の原子数比のプラスマイナス40%の変動を含む。
酸化物半導体膜218の厚さは、3nm以上100nm以下、好ましくは3nm以上50
nmとする。
また、酸化物半導体膜218は、酸化物半導体膜208と同様に、例えば非単結晶構造で
もよい。なお、非単結晶構造は、CAAC構造、多結晶構造、微結晶構造、または非晶質
構造を含む。
酸化物半導体膜218は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、
例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜
は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜208および酸化物半導体膜218によって、非晶質構造の領域、
微結晶構造の領域、多結晶構造の領域、CAAC構造の領域、単結晶構造の二種以上を有
する混合膜を構成してもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域
、多結晶構造の領域、CAAC構造の領域、単結晶構造の領域のいずれか二種以上の領域
を有する場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、
多結晶構造の領域、CAAC構造の領域、単結晶構造の領域のいずれか二種以上の領域の
積層構造を有する場合がある。
ここでは、酸化物半導体膜208および絶縁膜108の間に、酸化物半導体膜218が設
けられている。このため、酸化物半導体膜218と絶縁膜108の間において、不純物お
よび欠陥によりトラップ準位が形成されても、当該トラップ準位と酸化物半導体膜208
との間には隔たりがある。この結果、酸化物半導体膜208を流れる電子がトラップ準位
に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共に、電界
効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、該電子が
マイナスの固定電荷となってしまう。この結果、トランジスタのしきい値電圧が変動して
しまう。しかしながら、酸化物半導体膜208とトラップ準位との間に隔たりがあるため
、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の変動を
低減することができる。
また、酸化物半導体膜218は、外部からの不純物を遮蔽することが可能であるため、外
部から酸化物半導体膜208へ移動する不純物量を低減することが可能である。また、酸
化物半導体膜218は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜208
における不純物濃度及び酸素欠損量を低減することが可能である。
なお、酸化物半導体膜208および酸化物半導体膜218は、各膜を単に積層するのでは
なく連続接合(ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構
造)が形成されるように作製する。すなわち、各膜の界面において、トラップ中心や再結
合中心のような欠陥準位を形成するような不純物が存在しないような積層構造とする。仮
に、積層された酸化物半導体膜208及び酸化物半導体膜218の間に不純物が混在して
いると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、あるいは
再結合して、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって不
純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプ
を用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい
また、ソース電極209a、ドレイン電極209bの形成工程において、酸化物半導体膜
218の表面がエッチングされる場合がある。
〔バンド構造図〕
図17は、図16(D)の一点鎖線Z1−Z2で示した部位のバンド構造を模式的に示し
た図である。図17に表すEcI1はゲート絶縁膜207の伝導帯下端のエネルギーを示
し、EcS1は酸化物半導体膜208の伝導帯下端のエネルギーを示し、EcS2は酸化
物半導体膜218の伝導帯下端のエネルギーを示し、EcI2は絶縁膜108の伝導帯下
端のエネルギーを示す。
図17に示すように、酸化物半導体膜208および酸化物半導体膜218の接合部におい
て、伝導帯下端のエネルギーはなだらかに変化する。換言すると、連続的に変化するとも
いうことができる。これは、酸化物半導体膜208および酸化物半導体膜218は共通の
金属元素を含み、酸化物半導体膜208および酸化物半導体膜218の間で、酸素が相互
に移動することで混合層が形成されるためであるということができる。
図17より、酸化物半導体膜208がウェル(井戸)となり、チャネル領域が酸化物半導
体膜208に形成されることがわかる。なお、酸化物半導体膜208および酸化物半導体
膜218は、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導体膜20
8および酸化物半導体膜218が連続接合している、ともいえる。
また、ソース電極209aおよびドレイン電極209bの形成工程において、酸化物半導
体膜218の表面がエッチングされる場合がある。よって、酸化物半導体膜218と絶縁
膜108との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。しか
しながら、酸化物半導体膜218が設けられることにより、酸化物半導体膜208と該ト
ラップ準位とを遠ざけることができる。ただし、EcS1とEcS2とのエネルギー差(
dEcS)が小さい場合、酸化物半導体膜208の電子が該エネルギー差を越えてトラッ
プ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイ
ナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、EcS1とEcS2とのエネルギー差(dEcS)を、0.1eV以上、好
ましくは0.15eV以上とすると、トランジスタのしきい値電圧の変動が低減され、安
定した電気特性となるため好適である。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
(実施の形態7)
本実施の形態では、発光素子125に用いることができる発光素子の構成例について説明
する。なお、本実施の形態に示すEL層320が、他の実施の形態に示したEL層117
に相当する。
<発光素子の構成>
図18(A)に示す発光素子330は、一対の電極(電極318、電極322)間にEL
層320が挟まれた構造を有する。なお、以下の本実施の形態の説明においては、例とし
て、電極318を陽極として用い、電極322を陰極として用いるものとする。
また、EL層320は、少なくとも発光層を含んで形成されていればよく、発光層以外の
機能層を含む積層構造であっても良い。発光層以外の機能層としては、正孔注入性の高い
物質、正孔輸送性の高い物質、電子輸送性の高い物質、電子注入性の高い物質、バイポー
ラ性(電子及び正孔の輸送性の高い物質)の物質等を含む層を用いることができる。具体
的には、正孔注入層、正孔輸送層、電子輸送層、電子注入層等の機能層を適宜組み合わせ
て用いることができる。
図18(A)に示す発光素子330は、電極318と電極322との間に生じた電位差に
より電流が流れ、EL層320において正孔と電子とが再結合し、発光するものである。
つまりEL層320に発光領域が形成されるような構成となっている。
本発明において、発光素子330からの発光は、電極318、または電極322側から外
部に取り出される。従って、電極318、または電極322のいずれか一方は透光性を有
する物質で成る。
なお、EL層320は図18(B)に示す発光素子331のように、電極318と電極3
22との間に複数積層されていても良い。n層(nは2以上の自然数)の積層構造を有す
る場合には、m番目(mは、1≦m<nを満たす自然数)のEL層320と、(m+1)
番目のEL層320との間には、それぞれ電荷発生層320aを設けることが好ましい。
電荷発生層320aは、有機化合物と金属酸化物の複合材料、金属酸化物、有機化合物と
アルカリ金属、アルカリ土類金属、またはこれらの化合物との複合材料の他、これらを適
宜組み合わせて形成することができる。有機化合物と金属酸化物の複合材料としては、例
えば、有機化合物と酸化バナジウムや酸化モリブデンや酸化タングステン等の金属酸化物
を含む。有機化合物としては、芳香族アミン化合物、カルバゾール誘導体、芳香族炭化水
素等の低分子化合物、または、それらの低分子化合物のオリゴマー、デンドリマー、ポリ
マー等など、種々の化合物を用いることができる。なお、有機化合物としては、正孔輸送
性有機化合物として正孔移動度が10−6cm/Vs以上であるものを適用することが
好ましい。但し、電子よりも正孔の輸送性の高い物質であれば、これら以外のものを用い
てもよい。なお、電荷発生層320aに用いるこれらの材料は、キャリア注入性、キャリ
ア輸送性に優れているため、発光素子330の低電流駆動、および低電圧駆動を実現する
ことができる。
なお、電荷発生層320aは、有機化合物と金属酸化物の複合材料と他の材料とを組み合
わせて形成してもよい。例えば、有機化合物と金属酸化物の複合材料を含む層と、電子供
与性物質の中から選ばれた一の化合物と電子輸送性の高い化合物とを含む層とを組み合わ
せて形成してもよい。また、有機化合物と金属酸化物の複合材料を含む層と、透明導電膜
とを組み合わせて形成してもよい。
このような構成を有する発光素子331は、エネルギーの移動や消光などの問題が起こり
難く、材料の選択の幅が広がることで高い発光効率と長い寿命とを併せ持つ発光素子とす
ることが容易である。また、一方の発光層で燐光発光、他方で蛍光発光を得ることも容易
である。
なお、電荷発生層320aとは、電極318と電極322に電圧を印加したときに、電荷
発生層320aに接して形成される一方のEL層320に対して正孔を注入する機能を有
し、他方のEL層320に電子を注入する機能を有する。
図18(B)に示す発光素子331は、EL層320に用いる発光物質の種類を変えるこ
とにより様々な発光色を得ることができる。また、発光物質として発光色の異なる複数の
発光物質を用いることにより、ブロードなスペクトルの発光や白色発光を得ることもでき
る。
図18(B)に示す発光素子331を用いて、白色発光を得る場合、複数のEL層の組み
合わせとしては、赤、青及び緑色の光を含んで白色に発光する構成であればよく、例えば
、青色の蛍光材料を発光物質として含む発光層と、緑色と赤色の燐光材料を発光物質とし
て含む発光層を有する構成が挙げられる。また、赤色の発光を示す発光層と、緑色の発光
を示す発光層と、青色の発光を示す発光層とを有する構成とすることもできる。または、
補色の関係にある光を発する発光層を有する構成であっても白色発光が得られる。発光層
が2層積層された積層型素子において、発光層から得られる発光の発光色と発光層から得
られる発光の発光色を補色の関係にする場合、補色の関係としては、青色と黄色、あるい
は青緑色と赤色などが挙げられる。
なお、上述した積層型素子の構成において、積層される発光層の間に電荷発生層を配置す
ることにより、電流密度を低く保ったまま、高輝度領域での長寿命素子を実現することが
できる。また、電極材料の抵抗による電圧降下を小さくできるので、大面積での均一な発
光が可能となる。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
(実施の形態8)
本実施の形態では、本発明の一態様の表示装置が適用された電子機器や照明装置の例につ
いて、図面を参照して説明する。
フレキシブルな形状を備える表示装置を適用した電子機器として、例えば、テレビジョン
装置(テレビ、又はテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジ
タルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、
携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機な
どの大型ゲーム機などが挙げられる。
また、照明装置や表示装置を、家屋やビルの内壁または外壁や、自動車の内装または外装
の曲面に沿って組み込むことも可能である。
図19(A)は、携帯電話機の一例を示している。携帯電話機7400は、筐体7401
に組み込まれた表示部7402の他、操作ボタン7403、外部接続ポート7404、ス
ピーカ7405、マイク7406などを備えている。なお、携帯電話機7400は、表示
装置を表示部7402に用いることにより作製される。
図19(A)に示す携帯電話機7400は、表示部7402を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる
操作は、表示部7402を指などで触れることにより行うことができる。
また操作ボタン7403の操作により、電源のON、OFFや、表示部7402に表示さ
れる画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュ
ー画面に切り替えることができる。
ここで、表示部7402には、本発明の一態様の表示装置が組み込まれている。したがっ
て、湾曲した表示部を備え、且つ信頼性の高い携帯電話機とすることができる。
図19(B)は、リストバンド型の表示装置の一例を示している。携帯表示装置7100
は、筐体7101、表示部7102、操作ボタン7103、及び送受信装置7104を備
える。
携帯表示装置7100は、送受信装置7104によって映像信号を受信可能で、受信した
映像を表示部7102に表示することができる。また、音声信号を他の受信機器に送信す
ることもできる。
また、操作ボタン7103によって、電源のON、OFF動作や表示する映像の切り替え
、または音声のボリュームの調整などを行うことができる。
ここで、表示部7102には、本発明の一態様の表示装置が組み込まれている。したがっ
て、湾曲した表示部を備え、且つ信頼性の高い携帯表示装置とすることができる。
図19(C)乃至図19(E)は、照明装置の一例を示している。照明装置7200、照
明装置7210、照明装置7220はそれぞれ、操作スイッチ7203を備える台部72
01と、台部7201に支持される発光部を有する。
図19(C)に示す照明装置7200は、波状の発光面を有する発光部7202を備える
。したがってデザイン性の高い照明装置となっている。
図19(D)に示す照明装置7210の備える発光部7212は、凸状に湾曲した2つの
発光部が対称的に配置された構成となっている。したがって照明装置7210を中心に全
方位を照らすことができる。
図19(E)に示す照明装置7220は、凹状に湾曲した発光部7222を備える。した
がって、発光部7222からの発光を、照明装置7220の前面に集光するため、特定の
範囲を明るく照らす場合に適している。
また、照明装置7200、照明装置7210及び照明装置7220が備える各々の発光部
はフレキシブル性を有しているため、当該発光部を可塑性の部材や可動なフレームなどの
部材で固定し、用途に合わせて発光部の発光面を自在に湾曲可能な構成としてもよい。
ここで、照明装置7200、照明装置7210及び照明装置7220が備える各々の発光
部には、本発明の一態様の表示装置が組み込まれている。したがって、湾曲した表示部を
備え、且つ信頼性の高い照明装置とすることができる。
図20(A)に、携帯型の表示装置の一例を示す。表示装置7300は、筐体7301、
表示部7302、操作ボタン7303、引き出し部材7304、制御部7305を備える
表示装置7300は、筒状の筐体7301内にロール状に巻かれたフレキシブルな表示部
7302を備える。
また、表示装置7300は制御部7305によって映像信号を受信可能で、受信した映像
を表示部7302に表示することができる。また、制御部7305にはバッテリを備える
。また、制御部7305にコネクタを備え、映像信号や電力を直接供給する構成としても
よい。
また、操作ボタン7303によって、電源のON、OFF動作や表示する映像の切り替え
等を行うことができる。
図20(B)に、表示部7302を引き出し部材7304により引き出した状態を示す。
この状態で表示部7302に映像を表示することができる。また、筐体7301の表面に
配置された操作ボタン7303によって、片手で容易に操作することができる。
なお、表示部7302を引き出した際に表示部7302が湾曲しないよう、表示部730
2の端部に補強のためのフレームを設けていてもよい。
なお、この構成以外に、筐体にスピーカを設け、映像信号と共に受信した音声信号によっ
て音声を出力する構成としてもよい。
表示部7302には、本発明の一態様の表示装置が組み込まれている。したがって、表示
部7302はフレキシブルで且つ信頼性の高い表示装置であるため、表示装置7300は
軽量で且つ信頼性の高い表示装置とすることができる。
なお、本発明の一態様の表示装置を具備していれば、上記で示した電子機器や照明装置に
特に限定されないことは言うまでもない。
本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜
組み合わせて用いることができる。
100 表示装置
101 素子形成基板
108 絶縁膜
109 絶縁膜
110 絶縁膜
111 基板
112 接着層
113 剥離層
114 隔壁
115 電極
116 端子電極
117 EL層
118 電極
119 下地層
120 接着層
121 基板
122 開口部
123 異方性導電接続層
124 外部電極
125 発光素子
131 表示領域
132 駆動回路
133 駆動回路
134 画素
135 走査線
136 信号線
141 保護膜
142 開口部
143 開口部
145 導電膜
150 表示装置

Claims (6)

  1. 第1のゲート電極と、
    前記第1のゲート電極上の第1の絶縁膜と、
    前記第1の絶縁膜上の、前記第1のゲート電極と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に接する領域を有するソース電極又はドレイン電極と、
    前記酸化物半導体膜上の第2の絶縁膜及び第3の絶縁膜と、
    前記第3の絶縁膜上の、前記酸化物半導体膜と重なる領域を有する第2のゲート電極と、
    容量素子と、を有し、
    前記容量素子は、第1の電極と、前記第1の電極上の第2の電極と、前記第1の電極と前記第2の電極との間の第4の絶縁膜と、を有し、
    前記第1の電極は、前記第4の絶縁膜と接する第1の領域を有し、
    前記第1の電極は、前記酸化物半導体膜と同一表面上に設けられ、かつ同一材料を有し、
    前記第4の絶縁膜は、前記第3の絶縁膜と同一材料を有し、
    前記第2の電極は、前記第2のゲート電極と同一材料を有することを特徴とする表示装置。
  2. 第1のゲート電極と、
    前記第1のゲート電極上の第1の絶縁膜と、
    前記第1の絶縁膜上の、前記第1のゲート電極と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に接する領域を有するソース電極又はドレイン電極と、
    前記酸化物半導体膜上の第2の絶縁膜及び第3の絶縁膜と、
    前記第3の絶縁膜上の、前記酸化物半導体膜と重なる領域を有する第2のゲート電極と、
    容量素子と、を有し、
    前記容量素子は、第1の電極と、前記第1の電極上の第2の電極と、前記第1の電極と前記第2の電極との間の第4の絶縁膜と、を有し、
    前記第1の電極は、前記第4の絶縁膜と接する第1の領域を有し、
    前記第2の絶縁膜の開口部は、前記第1の領域と重なる第2の領域を有し、
    前記第1の電極は、前記酸化物半導体膜と同一表面上に設けられ、かつ同一材料を有し、
    前記第4の絶縁膜は、前記第3の絶縁膜と同一材料を有し、
    前記第2の電極は、前記第2のゲート電極と同一材料を有することを特徴とする表示装置。
  3. 第1のゲート電極と、
    前記第1のゲート電極上の第1の絶縁膜と、
    前記第1の絶縁膜上の、前記第1のゲート電極と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に接する領域を有するソース電極又はドレイン電極と、
    前記酸化物半導体膜上の第2の絶縁膜及び第3の絶縁膜と、
    前記第3の絶縁膜上の、前記酸化物半導体膜と重なる領域を有する第2のゲート電極と、
    容量素子と、を有し、
    前記容量素子は、第1の電極と、前記第1の電極上の第2の電極と、前記第1の電極と前記第2の電極との間の第4の絶縁膜と、を有し、
    前記第1の電極は、前記第4の絶縁膜と接する第1の領域を有し、
    前記第1の電極は、前記酸化物半導体膜と同一表面上に設けられ、かつ同一材料を有し、
    前記第4の絶縁膜は、前記第3の絶縁膜と同一材料を有し、
    前記第2の電極は、前記第2のゲート電極と同一材料を有し、
    前記第2のゲート電極上及び前記第1の領域上に、有機膜を有することを特徴とする表示装置。
  4. 第1のゲート電極と、
    前記第1のゲート電極上の第1の絶縁膜と、
    前記第1の絶縁膜上の、前記第1のゲート電極と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に接する領域を有するソース電極又はドレイン電極と、
    前記酸化物半導体膜上の第2の絶縁膜及び第3の絶縁膜と、
    前記第3の絶縁膜上の、前記酸化物半導体膜と重なる領域を有する第2のゲート電極と、
    容量素子と、を有し、
    前記容量素子は、第1の電極と、前記第1の電極上の第2の電極と、前記第1の電極と前記第2の電極との間の第4の絶縁膜と、を有し、
    前記第1の電極は、前記第4の絶縁膜と接する第1の領域を有し、
    前記第2の絶縁膜の開口部は、前記第1の領域と重なる第2の領域を有し、
    前記第1の電極は、前記酸化物半導体膜と同一表面上に設けられ、かつ同一材料を有し、
    前記第4の絶縁膜は、前記第3の絶縁膜と同一材料を有し、
    前記第2の電極は、前記第2のゲート電極と同一材料を有し、
    前記第2のゲート電極上及び前記第2の領域上に、有機膜を有することを特徴とする表示装置。
  5. 第1のゲート電極と、
    前記第1のゲート電極上の第1の絶縁膜と、
    前記第1の絶縁膜上の、前記第1のゲート電極と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に接する領域を有するソース電極又はドレイン電極と、
    前記酸化物半導体膜上の第2の絶縁膜及び第3の絶縁膜と、
    前記第3の絶縁膜上の、前記酸化物半導体膜と重なる領域を有する第2のゲート電極と、
    前記ソース電極又は前記ドレイン電極と電気的に接続された発光素子と、
    容量素子と、を有し、
    前記容量素子は、第1の電極と、前記第1の電極上の第2の電極と、前記第1の電極と前記第2の電極との間の第4の絶縁膜と、を有し、
    前記第1の電極は、前記第4の絶縁膜と接する第1の領域を有し、
    前記第1の電極は、前記酸化物半導体膜と同一表面上に設けられ、かつ同一材料を有し、
    前記第4の絶縁膜は、前記第3の絶縁膜と同一材料を有し、
    前記第2の電極は、前記第2のゲート電極と同一材料を有し、
    前記発光素子は、前記容量素子と重なる領域を有することを特徴とする表示装置。
  6. 第1のゲート電極と、
    前記第1のゲート電極上の第1の絶縁膜と、
    前記第1の絶縁膜上の、前記第1のゲート電極と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に接する領域を有するソース電極又はドレイン電極と、
    前記酸化物半導体膜上の第2の絶縁膜及び第3の絶縁膜と、
    前記第3の絶縁膜上の、前記酸化物半導体膜と重なる領域を有する第2のゲート電極と、
    前記ソース電極又は前記ドレイン電極と電気的に接続された発光素子と、
    容量素子と、を有し、
    前記容量素子は、第1の電極と、前記第1の電極上の第2の電極と、前記第1の電極と前記第2の電極との間の第4の絶縁膜と、を有し、
    前記第1の電極は、前記第4の絶縁膜と接する第1の領域を有し、
    前記第2の絶縁膜の開口部は、前記第1の領域と重なる第2の領域を有し、
    前記第1の電極は、前記酸化物半導体膜と同一表面上に設けられ、かつ同一材料を有し、
    前記第4の絶縁膜は、前記第3の絶縁膜と同一材料を有し、
    前記第2の電極は、前記第2のゲート電極と同一材料を有し、
    前記発光素子は、前記容量素子と重なる領域を有することを特徴とする表示装置。
JP2019145180A 2013-07-12 2019-08-07 表示装置 Active JP6817388B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013146046 2013-07-12
JP2013146046 2013-07-12

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018166866A Division JP6571255B2 (ja) 2013-07-12 2018-09-06 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020214421A Division JP7055859B2 (ja) 2013-07-12 2020-12-24 表示装置

Publications (2)

Publication Number Publication Date
JP2020008863A true JP2020008863A (ja) 2020-01-16
JP6817388B2 JP6817388B2 (ja) 2021-01-20

Family

ID=52276432

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2014139349A Active JP6400961B2 (ja) 2013-07-12 2014-07-07 表示装置
JP2018166866A Active JP6571255B2 (ja) 2013-07-12 2018-09-06 表示装置
JP2019145180A Active JP6817388B2 (ja) 2013-07-12 2019-08-07 表示装置
JP2020214421A Active JP7055859B2 (ja) 2013-07-12 2020-12-24 表示装置
JP2022063454A Withdrawn JP2022089889A (ja) 2013-07-12 2022-04-06 発光表示装置
JP2023171129A Pending JP2023182716A (ja) 2013-07-12 2023-10-02 表示装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2014139349A Active JP6400961B2 (ja) 2013-07-12 2014-07-07 表示装置
JP2018166866A Active JP6571255B2 (ja) 2013-07-12 2018-09-06 表示装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2020214421A Active JP7055859B2 (ja) 2013-07-12 2020-12-24 表示装置
JP2022063454A Withdrawn JP2022089889A (ja) 2013-07-12 2022-04-06 発光表示装置
JP2023171129A Pending JP2023182716A (ja) 2013-07-12 2023-10-02 表示装置

Country Status (3)

Country Link
US (6) US9818763B2 (ja)
JP (6) JP6400961B2 (ja)
KR (5) KR102265688B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102252772B1 (ko) * 2020-12-09 2021-05-14 엘지디스플레이 주식회사 연성 디스플레이 장치

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6400961B2 (ja) * 2013-07-12 2018-10-03 株式会社半導体エネルギー研究所 表示装置
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
KR20230173733A (ko) 2013-11-28 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기 및 그 구동 방법
US9229481B2 (en) 2013-12-20 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN112965640B (zh) 2014-02-28 2024-06-25 株式会社半导体能源研究所 电子设备
KR20160053001A (ko) * 2014-10-30 2016-05-13 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
KR102309091B1 (ko) * 2015-03-02 2021-10-07 삼성디스플레이 주식회사 오토모티브 표시 장치
US10262570B2 (en) * 2015-03-05 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
US10204535B2 (en) * 2015-04-06 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2017010726A (ja) * 2015-06-19 2017-01-12 株式会社ジャパンディスプレイ 表示装置
CN111627975B (zh) * 2015-07-23 2023-11-07 株式会社半导体能源研究所 显示装置、模块及电子设备
KR102457204B1 (ko) 2015-08-27 2022-10-21 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US10481638B2 (en) 2015-11-18 2019-11-19 Semiconductor Energy Laboratory Co., Ltd. Electronic device
KR102465559B1 (ko) * 2015-12-28 2022-11-11 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
JPWO2017122360A1 (ja) * 2016-01-15 2018-11-08 パイオニア株式会社 発光装置
US10700212B2 (en) * 2016-01-28 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method thereof
JP6918560B2 (ja) 2016-04-28 2021-08-11 株式会社半導体エネルギー研究所 情報処理装置
US20180084548A1 (en) * 2016-09-22 2018-03-22 Intel Corporation Access point (ap), station (sta) and method for full-duplex (fd) communication in high-efficiency (he) arrangements
KR102349279B1 (ko) 2017-09-08 2022-01-11 삼성디스플레이 주식회사 디스플레이 장치
TWI785043B (zh) * 2017-09-12 2022-12-01 日商松下知識產權經營股份有限公司 電容元件、影像感測器、電容元件之製造方法及影像感測器之製造方法
JP6942602B2 (ja) * 2017-10-19 2021-09-29 株式会社ジャパンディスプレイ 表示装置の製造方法
JP2019096577A (ja) * 2017-11-28 2019-06-20 株式会社ジャパンディスプレイ 表示装置
JP7048292B2 (ja) * 2017-12-14 2022-04-05 株式会社ジャパンディスプレイ 有機el表示装置
CN108766249B (zh) * 2018-08-09 2020-12-29 武汉天马微电子有限公司 一种可折叠的显示面板及可折叠显示装置
US11239420B2 (en) 2018-08-24 2022-02-01 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
US20200118988A1 (en) * 2018-10-16 2020-04-16 Innolux Corporation Electronic device
CN110648629B (zh) * 2019-10-31 2023-09-22 厦门天马微电子有限公司 显示面板及其制作方法、显示装置
KR20210083678A (ko) 2019-12-27 2021-07-07 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
CN115380625A (zh) * 2020-05-25 2022-11-22 夏普株式会社 显示装置
US20240334741A1 (en) * 2021-10-11 2024-10-03 Sharp Display Technology Corporation Display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051599A (ja) * 2001-05-24 2003-02-21 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
US20050212447A1 (en) * 2004-03-23 2005-09-29 Du-Hwan Oh Organic electroluminescent display device and method of fabricating the same
US20120138932A1 (en) * 2010-12-01 2012-06-07 Au Optronics Corporation Pixel structure and manufacturing method thereof
JP2012114427A (ja) * 2010-11-05 2012-06-14 Semiconductor Energy Lab Co Ltd 可変容量素子、及び液晶表示装置
JP2013051423A (ja) * 2009-07-18 2013-03-14 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4202502B2 (ja) 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
US8158980B2 (en) 2001-04-19 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001133761A (ja) * 1999-11-04 2001-05-18 Toshiba Corp 液晶表示素子及び有機led素子
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002164181A (ja) * 2000-09-18 2002-06-07 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6906344B2 (en) 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
JP4027740B2 (ja) 2001-07-16 2007-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8415208B2 (en) 2001-07-16 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
JP4104489B2 (ja) * 2002-05-17 2008-06-18 東芝松下ディスプレイテクノロジー株式会社 表示装置及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4314926B2 (ja) * 2003-08-04 2009-08-19 セイコーエプソン株式会社 電気光学装置及びその製造方法並びに電子機器
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR100689316B1 (ko) * 2004-10-29 2007-03-08 엘지.필립스 엘시디 주식회사 유기전계발광다이오드소자 및 그 제조방법
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4553135B2 (ja) * 2005-07-26 2010-09-29 セイコーエプソン株式会社 有機強誘電体メモリ
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
EP1793366A3 (en) * 2005-12-02 2009-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP2924498A1 (en) 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
TWI481029B (zh) * 2007-12-03 2015-04-11 半導體能源研究所股份有限公司 半導體裝置
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5532568B2 (ja) * 2008-09-26 2014-06-25 セイコーエプソン株式会社 電気光学装置及び電子機器
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102251817B1 (ko) 2008-10-24 2021-05-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
TWI607670B (zh) * 2009-01-08 2017-12-01 半導體能源研究所股份有限公司 發光裝置及電子裝置
TWI552123B (zh) * 2009-01-28 2016-10-01 半導體能源研究所股份有限公司 顯示裝置
JP5099060B2 (ja) * 2009-03-26 2012-12-12 セイコーエプソン株式会社 有機el装置、有機el装置の製造方法、電子機器
CN102422338B (zh) * 2009-05-02 2015-04-01 株式会社半导体能源研究所 显示设备
JP5509703B2 (ja) * 2009-07-15 2014-06-04 セイコーエプソン株式会社 電気光学装置および電子機器
KR101739154B1 (ko) * 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101768786B1 (ko) 2009-07-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR102526493B1 (ko) * 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013502A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI596741B (zh) 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101149433B1 (ko) * 2009-08-28 2012-05-22 삼성모바일디스플레이주식회사 플렉서블 표시 장치 및 그 제조 방법
KR102480780B1 (ko) 2009-09-16 2022-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR101771268B1 (ko) * 2009-10-09 2017-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101949670B1 (ko) * 2009-10-09 2019-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101680047B1 (ko) * 2009-10-14 2016-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8685803B2 (en) 2009-12-09 2014-04-01 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
KR101393265B1 (ko) * 2009-12-25 2014-05-08 가부시키가이샤 리코 전계효과 트랜지스터, 반도체 메모리, 표시 소자, 화상 표시 장치, 및 시스템
CN105047669B (zh) 2009-12-28 2018-08-14 株式会社半导体能源研究所 存储器装置和半导体装置
WO2011089832A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device and liquid crystal display device
WO2012029644A1 (ja) * 2010-08-30 2012-03-08 シャープ株式会社 半導体装置およびその製造方法
KR101372852B1 (ko) 2010-10-05 2014-03-10 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
TWI422940B (zh) * 2010-12-16 2014-01-11 Innolux Corp 陣列基板的形成方法
KR101833235B1 (ko) 2011-07-14 2018-04-16 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101925540B1 (ko) 2011-08-04 2019-02-28 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US8723824B2 (en) * 2011-09-27 2014-05-13 Apple Inc. Electronic devices with sidewall displays
JP6111398B2 (ja) * 2011-12-20 2017-04-12 株式会社Joled 表示装置および電子機器
TWI580047B (zh) * 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
KR101884891B1 (ko) * 2012-02-08 2018-08-31 삼성디스플레이 주식회사 표시 장치
US20140014948A1 (en) 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101954984B1 (ko) * 2012-09-25 2019-03-08 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101962852B1 (ko) * 2012-10-09 2019-03-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US8981374B2 (en) 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI651839B (zh) 2013-02-27 2019-02-21 半導體能源研究所股份有限公司 半導體裝置、驅動電路及顯示裝置
US20140306219A1 (en) 2013-04-10 2014-10-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6456598B2 (ja) 2013-04-19 2019-01-23 株式会社半導体エネルギー研究所 表示装置
TWI809225B (zh) 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
KR102090710B1 (ko) * 2013-06-26 2020-03-19 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비하는 유기 발광 장치, 박막트랜지스터 기판 제조방법 및 유기 발광 장치 제조방법
JP6400961B2 (ja) * 2013-07-12 2018-10-03 株式会社半導体エネルギー研究所 表示装置
JP6556998B2 (ja) * 2013-11-28 2019-08-07 株式会社半導体エネルギー研究所 表示装置
KR102124025B1 (ko) * 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051599A (ja) * 2001-05-24 2003-02-21 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
US20050212447A1 (en) * 2004-03-23 2005-09-29 Du-Hwan Oh Organic electroluminescent display device and method of fabricating the same
JP2013051423A (ja) * 2009-07-18 2013-03-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012114427A (ja) * 2010-11-05 2012-06-14 Semiconductor Energy Lab Co Ltd 可変容量素子、及び液晶表示装置
US20120138932A1 (en) * 2010-12-01 2012-06-07 Au Optronics Corporation Pixel structure and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102252772B1 (ko) * 2020-12-09 2021-05-14 엘지디스플레이 주식회사 연성 디스플레이 장치
US11537167B2 (en) 2020-12-09 2022-12-27 Lg Display Co., Ltd. Flexible display device

Also Published As

Publication number Publication date
US9818763B2 (en) 2017-11-14
KR102265688B1 (ko) 2021-06-17
KR20210075926A (ko) 2021-06-23
JP2022089889A (ja) 2022-06-16
JP2018205772A (ja) 2018-12-27
KR102312112B1 (ko) 2021-10-14
KR102397135B1 (ko) 2022-05-13
US20180122831A1 (en) 2018-05-03
US20230132343A1 (en) 2023-04-27
US20210225882A1 (en) 2021-07-22
US10998341B2 (en) 2021-05-04
US20200212073A1 (en) 2020-07-02
JP2021073483A (ja) 2021-05-13
JP2023182716A (ja) 2023-12-26
KR20230117093A (ko) 2023-08-07
KR20210124153A (ko) 2021-10-14
US20150014681A1 (en) 2015-01-15
JP6817388B2 (ja) 2021-01-20
KR20150007983A (ko) 2015-01-21
JP2015034979A (ja) 2015-02-19
US10199393B2 (en) 2019-02-05
US10593703B2 (en) 2020-03-17
KR20220063142A (ko) 2022-05-17
JP6400961B2 (ja) 2018-10-03
US11502109B2 (en) 2022-11-15
US20190214410A1 (en) 2019-07-11
JP7055859B2 (ja) 2022-04-18
KR102563257B1 (ko) 2023-08-04
JP6571255B2 (ja) 2019-09-04

Similar Documents

Publication Publication Date Title
JP6571255B2 (ja) 表示装置
JP7364721B2 (ja) 半導体装置
KR102306498B1 (ko) 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
TWI688084B (zh) 顯示裝置
KR20220002209A (ko) 반도체 장치
JP2020106847A (ja) 表示装置の作製方法
JP2019165251A (ja) 半導体装置
KR20170139447A (ko) 트랜지스터
KR102723329B1 (ko) 트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
KR20240157007A (ko) 트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190906

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190906

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201224

R150 Certificate of patent or registration of utility model

Ref document number: 6817388

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250