KR20210158837A - 반도체 장치 - Google Patents
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Abstract
신뢰성이 높은 반도체 장치를 제공한다.
채널이 형성되는 산화물 반도체층 위에, 상기 산화물 반도체층보다 절연성이 높은 산화물 반도체 재료를 이용한 절연층을 형성한다. 절연성이 높은 산화물 반도체 재료로써, 원소(M)를 포함하는 화학식 InMZnOx(X>0)로 표기되는 재료, 또는 원소(M1) 및 원소(M2)를 포함하는 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만 및 (1-X)>0)로 표기되는 재료를 적용한다. 원소(M) 및 원소(M2)로써, 예를 들어, Ti, Zr, Hf, Ge, Ce, 또는 Y를 이용한다. 원소(M1)로, 예를 들어, Ga를 이용한다.
채널이 형성되는 산화물 반도체층 위에, 상기 산화물 반도체층보다 절연성이 높은 산화물 반도체 재료를 이용한 절연층을 형성한다. 절연성이 높은 산화물 반도체 재료로써, 원소(M)를 포함하는 화학식 InMZnOx(X>0)로 표기되는 재료, 또는 원소(M1) 및 원소(M2)를 포함하는 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만 및 (1-X)>0)로 표기되는 재료를 적용한다. 원소(M) 및 원소(M2)로써, 예를 들어, Ti, Zr, Hf, Ge, Ce, 또는 Y를 이용한다. 원소(M1)로, 예를 들어, Ga를 이용한다.
Description
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
한편, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터(박막 트랜지스터(TFT)라고도 한다)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로 실리콘계 반도체 재료가 널리 알려져 있으나, 기타 재료로써 산화물 반도체가 주목받고 있다.
예를 들어, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 아몰퍼스 산화물(IGZO계 아몰퍼스 산화물)로 이루어진 반도체층을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
그런데, 산화물 반도체를 이용한 트랜지스터를 갖는 반도체 장치에서, 고신뢰성의 달성은, 제품화에 있어 중요한 사항이다.
그러나, 반도체 장치는 복잡한 구조의 복수의 박막으로 구성되어 있고, 여러 종의 재료, 방법 및 공정으로 제작된다. 따라서, 이용되는 제작 공정에 따라서는, 얻어지는 반도체 장치의 형상 불량이나 전기 특성의 저하가 발생할 우려가 있다.
이와 같은 문제를 감안하여, 산화물 반도체를 이용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고, 생산성이 좋은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 채널이 형성되는 산화물 반도체층 위에, In 또는 Zn 중 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 상기 산화물 반도체층보다 절연성이 높은 산화물 반도체 재료를 이용한 보호층을 형성하는 것을 특징으로 하는 반도체 장치이다.
또한, In 또는 Zn 중 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 상기 산화물 반도체층보다 절연성이 높은 산화물 반도체 재료는, 채널이 형성되는 산화물 반도체층의 아래에 형성하여도 좋으며, 상기 산화물 반도체층의 위 및 아래에 형성하여도 좋다.
본 발명의 일 양태는, 채널이 형성되는 산화물 반도체층 위에, In, 원소(M)(원소(M)는, 3A족 원소, 4A족 원소, 또는 4B족 원소), 및 Zn을 포함하는 산화물 재료, 또는, In, 원소(M1)(원소(M1)는, 3B족 원소), 원소(M2)(원소(M2)는, 3A족 원소, 4A족 원소, 또는 4B족 원소), 및 Zn을 포함하는 산화물 재료를 이용한 보호층을 형성하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 일 양태는, 게이트 전극과, 게이트 절연층과, 산화물 반도체층과, 보호층을 갖고, 산화물 반도체층은, 게이트 절연층을 사이에 두고 게이트 전극과 중첩하고, 보호층은, 산화물 반도체층을 사이에 두고 게이트 절연층과 중첩하고, 또한, 보호층은, In, 원소(M), 및 Zn을 포함하는 산화물 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치이다.
In, 원소(M), 및 Zn을 포함하는 산화물 재료로는, 화학식 InMZnOX(X＞0)로 표기되는 재료를 이용할 수 있다.
원소(M)로는, 예를 들어, 4A족 원소인 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 4B족 원소인 게르마늄(Ge), 3A족 원소인 세륨(Ce), 이트륨(Y) 등을 이용할 수 있다.
또한, 원소(M)의 함유량은, In의 함유량의 0.3배 이상 1.3배 미만이다. 또한, 원소(M)의 함유량은, Zn의 함유량의 0.3배 이상 1.3배 미만이다. 원소(M)에 대해 상대적으로 In 또는 Zn의 수를 줄이면, 절연성을 높일 수 있다.
본 발명의 일 양태는, 게이트 전극과, 게이트 절연층과, 산화물 반도체층과, 보호층을 갖고, 산화물 반도체층은, 게이트 절연층을 사이에 두고 게이트 전극과 중첩하고, 보호층은, 산화물 반도체층을 사이에 두고 게이트 절연층과 중첩하고, 또한, 보호층은, In, 원소(M1), 원소(M2), 및 Zn을 포함하는 산화물 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치이다.
In, 원소(M1), 원소(M2), 및 Zn을 포함하는 산화물 재료로는, 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만)로 표기되는 재료를 이용할 수 있다. 한편, 원소(M2)에서 (1-X)의 값이 마이너스가 되는 경우는 없다.
원소(M1)로는, 예를 들어, 3B족 원소인 갈륨(Ga)을 이용할 수 있다. 또한, 원소(M2)로는, 예를 들어, 4A족 원소인 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 4B족 원소인 게르마늄(Ge), 3A족 원소인 세륨(Ce), 이트륨(Y) 등을 이용할 수 있다.
또한, 원소(M1)에 대해, 원소(M2)를 1 원자% 이상 50 원자% 미만, 바람직하게는 3 원자% 이상 40 원자% 이하로 함으로써, 절연성을 높일 수 있다.
In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료로 형성된 보호층을 산화물 반도체층에 접하여 형성함으로써, 보호층과 산화물 반도체층의 계면의 상태를 양호하게 유지할 수 있고, 트랜지스터의 특성을 양호한 것으로 할 수 있다. 따라서, 안정된 전기 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체층의 상층 또는 하층에, 산화물 반도체층보다 절연성이 높은 산화물 반도체를 형성함으로써, 절연층의 차지업에 따른 역치 전압의 변동을 억제하고, 정전기 등에 의한 트랜지스터의 특성 열화나 파손을 방지할 수 있다. 따라서, 반도체 장치를 좋은 수율로 제작할 수 있고, 반도체 장치의 생산성을 향상시킬 수 있다.
도 1은, 반도체 장치의 구성을 설명하는 도면이다.
도 2는, 반도체 장치의 제작 방법을 설명하는 도면이다.
도 3은, 반도체 장치의 구성을 설명하는 도면이다.
도 4는, 반도체 장치의 제작 방법을 설명하는 도면이다.
도 5는, 반도체 장치의 제작 방법을 설명하는 도면이다.
도 6은, 다계조 마스크를 설명하는 도면이다.
도 7은, 반도체 장치의 구성을 설명하는 도면이다.
도 8은, 반도체 장치의 구성을 설명하는 도면이다.
도 9는, 반도체 장치의 구성을 설명하는 도면이다.
도 10은, 반도체 장치의 구성을 설명하는 도면이다.
도 11은, 반도체 장치의 구성을 설명하는 도면이다.
도 12는, 반도체 장치의 구성과 등가 회로를 설명하는 도면이다.
도 13은, 전자 기기를 나타낸 도면이다.
도 14는, 전자 기기를 나타낸 도면과 충방전 제어 회로의 블럭도이다.
도 2는, 반도체 장치의 제작 방법을 설명하는 도면이다.
도 3은, 반도체 장치의 구성을 설명하는 도면이다.
도 4는, 반도체 장치의 제작 방법을 설명하는 도면이다.
도 5는, 반도체 장치의 제작 방법을 설명하는 도면이다.
도 6은, 다계조 마스크를 설명하는 도면이다.
도 7은, 반도체 장치의 구성을 설명하는 도면이다.
도 8은, 반도체 장치의 구성을 설명하는 도면이다.
도 9는, 반도체 장치의 구성을 설명하는 도면이다.
도 10은, 반도체 장치의 구성을 설명하는 도면이다.
도 11은, 반도체 장치의 구성을 설명하는 도면이다.
도 12는, 반도체 장치의 구성과 등가 회로를 설명하는 도면이다.
도 13은, 전자 기기를 나타낸 도면이다.
도 14는, 전자 기기를 나타낸 도면과 충방전 제어 회로의 블럭도이다.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 대해 도면을 이용하여 상세히 설명한다. 단, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시하는 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 한편, 제 1, 제 2 로 부여되는 서수사는 편의상 이용하는 것으로, 공정 순서 또는 적층 순서를 나타낸 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로 고유 명칭을 지칭하는 것은 아니다.
트랜지스터는 반도체 소자의 일종으로, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, 트랜지스터의 '소스'나 '드레인'의 기능은, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 이로 인해, 본 명세서에서는, '소스'나 '드레인'의 용어는, 바뀌어 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 '위'나 '아래'의 용어는, 구성 요소의 위치 관계가 '바로 위(직상)' 또는 '바로 아래(직하)'인 것에 한정하는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태로, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터를 예로 하여, 도 1 및 도 2를 이용하여 설명한다. 도 1(A)는, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터(110)의 평면 구성을 나타낸 상면도이고, 도 1(B)는, 도 1(A)에서 A1-A2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이다. 또한, 도 1(C)는, 도 1(B)에서의 부분 199의 확대도이다. 한편, 도면의 이해를 돕기 위해, 도 1(A)에서는 기판(101), 절연층(102), 게이트 절연층(104), 절연층(108)의 기재를 생략하였다.
도 1에 나타낸 트랜지스터(110)는, 채널 보호형(채널 스톱형이라고도 한다)이라 불리는 보톰게이트 구조의 트랜지스터의 하나이고, 또한, 역스태거형이라 불리는 트랜지스터의 하나이기도 하다.
도 1에서, 기판(101) 위에 절연층(102)이 형성되고, 절연층(102) 위에 게이트 전극(103)이 형성되어 있다. 또한, 게이트 전극(103) 위에 게이트 절연층(104)이 형성되고, 게이트 절연층(104) 위에 산화물 반도체층(105)이 형성되어 있다. 또한, 산화물 반도체층(105) 위에 보호층(106)이 형성되고, 보호층(106) 및 산화물 반도체층(105)의 일부와 접하여, 소스 전극(107a) 및 드레인 전극(107b)이 형성되어 있다. 나아가, 보호층(106) 위에 절연층(108)을 형성하여도 좋다. 한편, 보호층(106)은, 후술하는 채널폭 방향에서, 산화물 반도체층(105)의 단부를 넘어 신장되어 있다.
산화물 반도체층(105)에 이용하는 산화물 반도체로는, 적어도 인듐(In)을 포함한다. 특히 In과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물을 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로, 추가로 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스태빌라이저로 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마리움(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수 종을 가져도 좋다.
예를 들어, 산화물 반도체로, 산화 인듐, 산화 주석, 산화 아연, 이원계 금속 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
한편, 여기서, 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로 갖는 산화물이란 의미로, In과 Ga와 Zn의 비율은 관계없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로, 원소(Q)를 포함하는 화학식 IqQO3(ZnO)m(m>0)로 표기되는 재료를 이용하여도 좋다. 한편, 원소(Q)는, Zn, Ga, Al, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로, In2SnO5(ZnO)n(n>0)로 표기되는 재료를 이용하여도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 이용하는 것이 좋다.
그러나, 인듐을 포함하는 산화물 반도체는, 이에 한정되지 않고, 필요한 반도체 특성(이동도, 역치, 편차 등)에 따라 적절한 조성의 것을 이용하면 된다. 또한, 필요한 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 낮게 함으로써 이동도를 높일 수 있다.
한편, 예를 들어, In, Ga, Zn의 원자수 비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 말한다. r로는, 예를 들어, 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체층(105)에 이용하는 산화물 반도체는, 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 갖는다.
바람직하게는, 산화물 반도체층(105)으로 이용하는 산화물 반도체는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)로 한다.
CAAC-OS는, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS는, 비정질상으로 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 한편, 상기 결정부는, 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM으로는 CAAC-OS의 입계(그레인 바운더리라고도 한다)는 확인할 수 없다. 따라서, CAAC-OS는, 입계에서 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS에 포함되는 결정부는, c축이 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 보았을 때 삼각형상 또는 육각형상의 원자 배열을 갖고, c축에 수직인 방향에서 보았을 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 한편, 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 달라도 좋다. 본 명세서에서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다.
한편, CAAC-OS에서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들어, CAAC-OS의 형성 과정에서, 산화물 반도체막의 표면 측에서 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS에 포함되는 결정부의 c축은, CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬되므로, CAAC-OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 한편, 결정부의 c축 방향은, CAAC-OS가 형성되었을 때의 피형성면 또는 표면에 수직인 방향이 된다. 결정부는, 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS를 이용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
한편, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 더욱 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더욱 바람직하게는 0.1nm 이하의 표면 위에 형성하는 것이 좋다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)에 의해 평가 가능하다.
단, 본 실시형태에서 설명하는 트랜지스터(110)는, 보톰게이트형이므로, 산화물 반도체막의 하방에는, 게이트 전극(103)과 게이트 절연층(104)이 존재하고 있다. 따라서, 상기 평탄한 표면을 얻기 위해 기판 위에 게이트 전극(103) 및 게이트 절연층(104)을 형성한 후, 적어도 게이트 전극(103)과 중첩하는 게이트 절연층(104)의 표면에 대해 CMP 처리 등의 평탄화 처리를 행하여도 좋다.
산화물 반도체층(105)의 막후는, 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체층(105)은, 스퍼터링 타겟 표면에 대해, 대략 수직으로 복수의 기판 표면이 세팅된 상태에서 성막을 행하는 스퍼터링 장치를 이용하여 성막하여도 좋다.
보호층(106)은, 게이트 전극(103) 및 산화물 반도체층(105)과 중첩하는 위치에 형성되고, 채널 보호층으로 기능한다. 트랜지스터(110)의 채널 영역은, 산화물 반도체층(105) 중의, 게이트 전극(103)과 보호층(106)이 중첩하는 위치에 형성된다. 이로 인해, 트랜지스터(110)의 채널 길이(L)는, 캐리어가 흐르는 방향과 평행한 방향의, 보호층(106)의 길이로 정의된다. 또한, 트랜지스터(110)의 채널폭(W)은, 캐리어가 흐르는 방향과 직교하는 방향의, 산화물 반도체층(105)과 보호층(106)과 소스 전극(107a)이 접하는 부위의 길이와, 산화물 반도체층(105)과 보호층(106)과 드레인 전극(107b)이 접하는 부위의 길이 중, 짧은 쪽의 길이, 또는, 양 길이의 평균값으로 정의된다.
채널 영역 중의 요철을 경감하기 위해, 적어도 채널 길이 방향의 단면 구성에서, 게이트 전극(103)의 단부가 보호층(106)의 단부보다 외측에 위치하도록 구성하는 것이 바람직하다.
보호층(106)의 단면 형상, 구체적으로는 단부의 단면 형상(테이퍼각이나 막후 등)을 연구함으로써, 소스 전극(107a) 또는 드레인 전극(107b)과 중첩하는 보호층(106)의 단부 근방에 생길 우려가 있는 전계 집중을 완화하고, 트랜지스터(110)의 전기 특성의 열화를 억제할 수 있다.
구체적으로는, 보호층(106)의 단면 형상이 사다리꼴 또는 삼각형상이 되도록, 보호층(106)의 단부를 테이퍼 형상으로 한다. 여기서, 보호층(106) 단부의 테이퍼 각(θ)을, 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하로 한다. 이와 같은 각도 범위로 함으로써, 높은 게이트 전압이 게이트 전극(103)에 인가되는 경우, 소스 전극(107a) 또는 드레인 전극(107b)의 단부 근방에 생길 우려가 있는 전계 집중을 완화할 수 있다. 한편, 테이퍼 각(θ)이란, 테이퍼 형상을 갖는 층을, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향에서 관찰했을 때, 상기 층의 측면과 저면이 이루는 경사각을 말한다(도 1(C) 참조). 또한, 테이퍼 각이 90° 미만인 경우를 순테이퍼라 하고, 테이퍼 각이 90° 이상인 경우를 역테이퍼라 한다. 각 층의 단부를 순테이퍼 형상으로 함으로써, 그 위에 형성하는 층이 끊기는 현상(단절)을 방지하고, 피복성을 향상시킬 수 있다.
또한, 보호층(106)의 막후는, 0.3μm 이하, 바람직하게는 5nm 이상 0.1μm 이하로 한다. 이와 같은 막후 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 또는 전계 집중이 분산되어 전계에 집중되는 부분이 복수가 되고, 결과적으로 소스 전극(107a) 또는 드레인 전극(107b)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화할 수 있다.
이어서, 트랜지스터(110)의 제작 방법의 일 예를, 도 2를 이용하여 설명한다.
우선, 기판(101) 위에 절연층(102)을 형성한다. 기판(101)으로 사용할 수 있는 기판에 큰 제한은 없으나, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 외, 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 또한, 이들 기판 위에 반도체 소자가 형성된 것을 기판(101)으로 이용하여도 좋다.
유리 기판으로는, 예를 들어, 바륨붕규산 유리, 알루미노붕규산 유리 또는 알루미노규산 유리 등의 무알칼리 유리 기판을 이용하는 것이 좋다. 그 외에도 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 기판(101)으로, 가요성 기판(플렉서블 기판)을 이용하여도 좋다. 가요성 기판을 이용하는 경우, 가요성 기판 위에, 트랜지스터(110)를 직접 제작하여도 좋으며, 다른 제작 기판 위에 트랜지스터(110)를 제작하고, 그 후 가요성 기판에 박리, 전치하여도 좋다. 한편, 제작 기판에서 가요성 기판으로 박리, 전치하기 위해, 제작 기판과 트랜지스터 사이에 박리층을 형성하는 것이 좋다. 본 실시형태에서는, 기판(101)으로, 알루미노 붕규산 유리를 이용한다.
절연층(102)은 하지층으로 기능하고, 기판(101)에서의 불순물 원소의 확산을 방지 또는 저감할 수 있다. 절연층(102)은, 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 질화 실리콘, 산화 실리콘, 질화산화 실리콘 또는 산화질화 실리콘에서 선택된 재료를 단층으로 또는 적층하여 형성한다. 한편, 본 명세서에서 질화산화란, 그 조성으로 산소보다 질소의 함유량이 많은 것을 말하고, 산화질화란, 그 조성으로 질소보다 산소의 함유량이 많은 것을 말한다. 한편, 각 원소의 함유량은, 예를 들어, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 이용하여 측정할 수 있다. 절연층(102)은, 스퍼터링법, CVD법, 도포법, 인쇄법 등을 이용하여 형성할 수 있다.
또한, 하지층에, 염소, 불소 등의 할로겐 원소를 포함시킴으로써, 기판(101)에서의 불순물 원소의 확산을 방지 또는 저감하는 기능을 더욱 높일 수 있다. 하지층에 포함시키는 할로겐 원소의 농도는, 이차이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)을 이용한 분석에 의해 얻어지는 농도 피크에서, 1×1015/cm3 이상 1×1020/cm3 이하로 하면 된다.
본 실시형태에서는, 기판(101) 위에 절연층(102)으로 플라즈마 CVD법을 이용하여 막후 200nm의 산화질화 실리콘을 형성한다. 또한, 절연층(102) 형성 시의 온도는, 기판(101)이 견딜 수 있는 온도 이하에서, 더욱 높은 것이 바람직하다. 예를 들어, 기판(101)을 350℃ 이상 450℃ 이하의 온도로 가열하면서 절연층(102)을 형성한다. 한편, 절연층(102) 형성 시의 온도는 일정한 것이 바람직하다. 예를 들어, 절연층(102)의 형성을, 기판을 350℃로 가열하여 행한다.
또한, 절연층(102)의 형성 후, 감압 하, 질소 분위기 하, 희가스 분위기 하, 또는 초건조 에어 질소 분위기 하에서, 가열 처리를 행하여도 좋다. 가열 처리에 의해 절연층(102)에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 농도를 저감할 수 있다. 가열 처리 온도는, 기판(101)이 견딜 수 있는 온도 이하에서, 더욱 높은 온도에서 행하는 것이 바람직하다. 구체적으로는, 절연층(102)의 성막 온도 이상, 기판(101)의 변형점 이하에서 행하는 것이 바람직하다.
한편, 절연층(102) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 절연층(102)의 형성 후, 절연층(102)에 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온, 중 어느 하나를 포함)를 도입하여 절연층(102)을 산소 과잉의 상태로 하여도 좋다. 산소의 도입은, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 산소 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
또한, 산소의 도입에 의해, 절연층(102)을 구성하는 원소와 수소의 결합, 또는 상기 원소와 수산기 사이의 결합을 절단하는 동시에, 이들 수소 또는 수산기가 산소와 반응함으로써 물을 생성하므로, 산소의 도입 후에 가열 처리를 행하면, 불순물인 수소 또는 수산기가, 물로 탈리하기 쉬워진다. 따라서, 절연층(102)에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 추가로 절연층(102)에 산소를 도입하고, 절연층(102)을 산소 과잉의 상태로 하여도 좋다.
다음으로, 스퍼터링법, 진공 증착법, 또는 도금법을 이용하여 후에 게이트 전극(103)이 되는 도전층을 형성한다. 게이트 전극(103)이 되는 도전층은, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 금속 원소, 상기 금속 원소를 성분으로 하는 합금, 상기 금속 원소를 조합한 합금, 상기 금속 원소의 질화물 등을 이용하여 형성할 수 있다. 또한, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be) 중 어느 하나 또는 복수에서 선택된 금속 원소를 포함하는 재료를 이용하여도 좋다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 이용하여도 좋다.
또한, 게이트 전극(103)이 되는 도전층은, 단층 구조이어도 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄을 이용한 단층 구조, 알루미늄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 텅스텐을 적층하는 2층 구조, 질화 탄탈 위에 텅스텐을 적층하는 2층 구조, Cu-Mg-Al 합금 위에 Cu를 적층하는 2층 구조, 질화 티탄 위에 구리를 적층하고, 나아가 그 위에 텅스텐을 형성하는 3층 구조 등이 있다.
또한, 게이트 전극(103)이 되는 도전층은, 인듐주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐주석 산화물, 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소를 포함하는 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극(103)이 되는 도전층으로, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn계 산화물이나, 질소를 포함하는 In-Sn계 산화물이나, 질소를 포함하는 In-Ga계 산화물이나, 질소를 포함하는 In-Zn계 산화물이나, 질소를 포함하는 Sn계 산화물이나, 질소를 포함하는 In계 산화물이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다.
이들 재료는 5eV(전자 볼트) 이상의 일 함수를 갖고, 게이트 전극으로 이용한 경우, 트랜지스터의 전기 특성의 역치 전압을 플러스로 할 수 있어, 이른바 노멀리 오프의 n형 트랜지스터를 실현할 수 있다.
본 실시형태에서는, 게이트 전극(103)이 되는 도전층으로, 스퍼터링법에 의해 두께 100nm의 텅스텐을 형성한다.
다음으로, 게이트 전극(103)이 되는 도전층의 일부를 선택적으로 에칭하여 게이트 전극(103)(이와 동일한 층에 형성되는 배선을 포함)을 형성한다(도 2(A) 참조). 도전층의 일부를 선택적으로 에칭하는 경우는, 도전층 위에 레지스트 마스크를 형성하고, 건식 에칭법 또는 습식 에칭법에 의해, 도전층의 불필요한 부분을 제거하면 된다. 또한, 도전층의 에칭을, 건식 에칭법과 습식 에칭법 양쪽을 조합하여 행하여도 좋다. 도전층 위에 형성하는 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등을 적절히 이용할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않으므로, 제조 비용을 저감할 수 있다.
도전층의 에칭을 건식 에칭법으로 행하는 경우는, 에칭 가스로 할로겐 원소를 포함하는 가스를 이용할 수 있다. 할로겐 원소를 포함하는 가스의 일 예로는, 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4) 또는 사염화탄소(CCl4) 등으로 대표되는 염소계 가스, 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3) 또는 트리플루오로메탄(CHF3) 등을 대표로 하는 불소계 가스, 브롬화수소(HBr) 또는 산소를 적절히 이용할 수 있다. 또한 이용하는 에칭용 가스에 불활성 기체를 첨가하여도 좋다. 또한, 건식 에칭법으로는, 평행평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
한편, 포토리소그래피법을 이용하여 도전층이나 절연층 위에 임의 형상의 레지스트 마스크를 형성하는 공정을 포토리소그래피 공정이라 하나, 일반적으로 레지스트 마스크 형성 후에는, 에칭 공정과 레지스트 마스크의 박리 공정이 이루어지는 경우가 많다. 따라서, 특별히 설명이 없는 한, 본 명세서에서 말하는 포토리소그래피 공정에는, 레지스트 마스크의 형성 공정과, 도전층 또는 절연층의 에칭 공정과, 레지스트 마스크의 박리 공정이 포함되어 있는 것으로 한다.
이어서, 게이트 전극(103) 위에 게이트 절연층(104)을 형성한다.
한편, 게이트 절연층(104)의 피복성을 향상시키기 위해, 게이트 전극(103) 표면에 평탄화 처리를 행하여도 좋다. 특히 게이트 절연층(104)으로 막후가 얇은 절연층을 이용하는 경우, 게이트 전극(103) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연층(104)은, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다. 또한, μ파(예를 들어 주파수 2.45GHz)를 이용한 고밀도 플라즈마 CVD법 등을 적용할 수 있다. 또한, 게이트 절연층(104)은, 스퍼터링 타겟 표면에 대해, 대략 수직으로 복수의 기판 표면이 세팅된 상태에서 성막을 행하는 스퍼터링 장치를 이용하여 성막하여도 좋다.
게이트 절연층(104)의 재료로는, 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 질화 실리콘, 산화 실리콘, 질화산화 실리콘 또는 산화질화 실리콘에서 선택된 재료를, 단층으로 또는 적층하여 형성할 수 있다.
또한, 산화물 반도체층(105)의 채널이 형성되는 영역과 게이트 전극(103) 사이에서 형성되는 용량값은 클수록 바람직하나, 용량값을 늘리기 위해 게이트 절연층(104)을 얇게 하면, 게이트 전극(103)과 산화물 반도체층(105) 사이에 발생하는 누설 전류(리크 전류)가 증가하기 쉬워진다.
게이트 절연층(104)으로, 하프늄 실리케이트(HfSixOy), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써, 게이트 절연층(104)을 두껍게 하여도, 게이트 전극(103)과 산화물 반도체층(105) 사이의 용량값을 충분히 확보하는 것이 가능해진다.
예를 들어, 게이트 절연층(104)에 산화 실리콘을 이용한 경우와 동등한 용량값을, 게이트 절연층(104)을 두껍게 하여도 실현할 수 있으므로, 게이트 전극(103)과 산화물 반도체층(105) 사이에 발생하는 누설 전류(리크 전류)를 저감할 수 있다. 또한, 게이트 전극(103)과 동일한 층을 이용하여 형성된 배선과, 상기 배선과 중첩하는 다른 배선 사이에 발생하는 누설 전류(리크 전류)를 저감할 수 있다. 한편, high-k 재료와, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 및 산화 갈륨 중 어느 하나 이상과의 적층 구조로 하여도 좋다. 게이트 절연층(104)의 두께는, 10nm 이상 300nm 이하, 더욱 바람직하게는 50nm 이상 200nm 이하로 하는 것이 좋다. 예를 들어, 게이트 절연층(104)을, 두께 10nm 이상 50nm 이하의 질화 실리콘과, 두께 100nm 이상 300nm 이하의 산화질화 실리콘의 적층 구조로 하여도 좋다.
또한, 게이트 절연층(104) 형성 시의 온도는, 기판(101) 및 게이트 전극(103)이 견딜 수 있는 온도 이하에서, 더욱 높은 것이 바람직하다. 예를 들어, 게이트 절연층(104)으로 기판(101)을 350℃ 이상 450℃ 이하로 가열하면서, 고밀도 플라즈마 CVD법에 의해 두께 200nm의 산화질화 실리콘을 형성한다. 한편, 게이트 절연층(104) 형성 시의 온도는 일정한 것이 바람직하다. 예를 들어, 게이트 절연층(104)의 형성을, 기판을 350℃로 가열하여 행한다.
또한, 게이트 절연층(104)의 형성 후, 감압 하, 질소 분위기 하, 희가스 분위기 하, 또는 초건조 에어 질소 분위기 하에서, 가열 처리를 행하여도 좋다. 가열 처리에 의해 게이트 절연층(104)에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 농도를 저감할 수 있다. 가열 처리 온도는, 기판(101)이 견딜 수 있는 온도 이하에서, 더욱 높은 온도에서 행하는 것이 바람직하다. 구체적으로는, 게이트 절연층(104)의 성막 온도 이상, 기판(101)의 변형점 이하에서 행하는 것이 바람직하다.
한편, 게이트 절연층(104) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 게이트 절연층(104)은, 산화물 반도체층(105)과 접하는 부분에서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연층(104)은, 층 중(벌크 중)에 적어도 화학량논비를 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들어, 게이트 절연층(104)으로, 산화 실리콘을 이용하는 경우에는, SiO2+α(단, α>0)로 한다.
또한, 게이트 절연층(104)의 형성 후, 게이트 절연층(104)에 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온, 중 어느 하나를 포함)를 도입하여 게이트 절연층(104)을 산소 과잉의 상태로 하여도 좋다. 산소의 도입은, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 산소 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
또한, 산소의 도입에 의해, 게이트 절연층(104)을 구성하는 원소와 수소의 결합, 또는 상기 원소와 수산기 사이의 결합을 절단하는 동시에, 이들 수소 또는 수산기가 산소와 반응함으로써 물을 생성하므로, 산소의 도입 후에 가열 처리를 행하면, 불순물인 수소 또는 수산기가, 물로 탈리하기 쉬워진다. 따라서, 게이트 절연층(104)에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 추가로 게이트 절연층(104)에 산소를 도입하고, 게이트 절연층(104)을 산소 과잉의 상태로 하여도 좋다.
산소의 공급원이 되는 산소를 많이(과잉으로) 포함하는 게이트 절연층(104)을 산화물 반도체층(105)과 접하여 형성함으로써, 상기 게이트 절연층(104)에서 산화물 반도체층(105)으로 산소를 공급할 수 있다. 산화물 반도체층(105) 및 게이트 절연층(104)을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체층(105)으로의 산소의 공급을 행하여도 좋다.
산화물 반도체층(105)으로 산소를 공급함으로써, 산화물 반도체층(105) 중의 산소 결함을 보충할 수 있다. 나아가, 게이트 절연층(104)은, 제작하는 트랜지스터의 사이즈나 게이트 절연층(104)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
다음으로, 게이트 절연층(104) 위에, 후에 산화물 반도체층(105)이 되는 산화물 반도체층을 스퍼터링법에 의해 형성한다.
또한, 산화물 반도체층의 형성에 앞서, 게이트 절연층(104)의 산화물 반도체층(105)이 접하여 형성되는 영역에, 평탄화 처리를 행하여도 좋다. 평탄화 처리로는, 특별히 한정되지 않으나, 연마 처리(예를 들어, 화학전 기계 연마법(Chemical Mechanical Polishing: CMP)), 건식 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판 측에 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 한편, 아르곤 분위기 대신 질소, 헬륨, 산소 등을 이용하여도 좋다. 역스퍼터링을 행하면, 게이트 절연층(104)의 표면에 부착되어 있는 가루형 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
또한, 평탄화 처리로서의, 연마 처리, 건식 에칭 처리, 플라즈마 처리는 복수 회 행하여도 좋으며, 이들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 게이트 절연층(104) 표면의 요철 상태에 맞추어 적절히 설정하면 된다.
한편, 산화물 반도체층을 형성하기 위한 스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 스퍼터링 가스에는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
한편, 후에 산화물 반도체층(105)이 되는 산화물 반도체층은, 성막 시에 산소가 많이 포함되는 조건(예를 들어, 산소 100%의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)으로 성막하여, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에서의 화학량논적 조성에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
산화물 반도체를 스퍼터링법으로 제작하기 위한 타겟은, 예를 들어, In, Ga, 및 Zn을 포함하는 금속 산화물을, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성으로 갖는 타겟을 이용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성을 갖는 타겟, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성을 갖는 타겟, In2O3:Ga2O3:ZnO=2:1:8[mol수비]의 조성을 갖는 타겟을 이용할 수도 있다.
또한, 금속 산화물 타겟의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체를 치밀한 막으로 할 수 있다.
산화물 반도체의 성막은, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하 바람직하게는 300℃ 이상 500℃ 이하로 하여 행한다.
기판을 가열하면서 성막함으로써, 성막한 산화물 반도체에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용하여 산화물 반도체를 형성한다.
또한, 산화물 반도체 중의 Na나 Li 등의 알칼리 금속의 농도는, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하는 것이 좋다.
성막 조건의 일 예로는, 기판과 타겟 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 전력 0.5kW, 산소(산소유량비율 100%) 분위기 하의 조건이 적용된다. 한편, 펄스 직류 전원을 이용하면, 성막 시에 발생하는 가루형 물질(파티클, 먼지라고도 한다)을 경감할 수 있고, 막후 분포도 균일해지므로 바람직하다.
한편, 상기 스퍼터링 장치를 이용하여도, 산화물 반도체는 많은 질소를 포함하여 형성되는 경우가 있다. 예를 들어, SIMS로 측정되는 산화물 반도체 중의 질소 농도가, 5×1018atoms/cm3 미만으로 포함되는 경우가 있다.
여기서, 산화물 반도체를 형성하는 스퍼터링 장치에 대해, 이하에 상세히 설명한다.
산화물 반도체를 형성하는 처리실은, 리크 속도를 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 이에 따라 스퍼터링법에 의해 성막할 때, 막 중으로의 불순물의 혼입을 저감할 수 있다.
리크 속도를 낮게 하기 위해서는, 외부 리크 뿐만 아니라 내부 리크를 저감할 필요가 있다. 외부 리크란, 미세한 구멍이나 씰 불량 등에 의해 진공계 밖에서 기체가 유입되는 것이다. 내부 리크란, 진공계 내의 벨브 등의 칸막이로부터의 누출이나 내부 부재에서의 방출 가스에서 기인한다. 리크 속도를 1×10-10Pa·m3/초 이하로 하기 위해서는, 외부 리크 및 내부 리크의 양면에서 대책을 취할 필요가 있다.
외부 리크를 줄이는 데는, 성막실의 개폐 부분은 메탈 가스켓으로 씰하면 된다. 메탈 가스켓은, 불화철, 산화 알루미늄, 또는 산화 크롬에 의해 피복된 금속 재료를 이용하는 것이 바람직하다. 메탈 가스켓은 O링과 비교하여 밀착성이 높고, 외부 리크를 저감할 수 있다. 또한, 불화철, 산화 알루미늄, 산화 크롬 등의 부동태에 의해 피복된 금속 재료를 이용함으로써, 메탈 가스켓에서 생기는 수소를 포함하는 방출 가스가 억제되고, 내부 리크도 저감할 수 있다.
처리실의 내벽을 구성하는 부재로, 수소를 포함한 방출 가스가 적은 알루미늄, 크롬, 티탄, 지르코늄, 니켈 또는 바나듐을 이용한다. 또한, 상기의 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복하여 이용하여도 좋다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는, 강성이 있고, 열에 강하며, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위해 부재의 표면 요철을 연마 등에 의해 저감해 두면, 방출 가스를 저감할 수 있다. 또는, 상기 성막 장치의 부재를 불화철, 산화 알루미늄, 산화 크롬 등의 부동태로 피복하여도 좋다.
나아가, 스퍼터링 가스를 처리실에 도입하기 직전에, 스퍼터링 가스의 정제기를 형성하는 것이 바람직하다. 이때, 정제기에서 성막실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관에서의 방출 가스의 영향을 길이에 따라 저감시킬 수 있다.
처리실의 배기는, 드라이 펌프 등의 러핑 진공 펌프(a roughing vacuum pump)와, 스퍼터링 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 된다. 또한, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 승화 펌프를 이용하는 것이 바람직하다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 반면, 수소나 물의 배기 능력이 낮다. 또한, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터링 이온 펌프를 조합하는 것이 유효해진다. 또한, 터보 분자 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프 등의 흡착형 진공 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(더욱 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되므로, 상기 성막실에서 성막한 산화물 반도체에 포함되는 불순물의 농도를 저감할 수 있다.
처리실의 내측에 존재하는 흡착물은, 내벽에 흡착되어 있어 성막실의 압력에 영향을 주지 않으나, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 따라서, 리크 속도와 배기 속도에 관계는 없으나, 배기 능력이 높은 펌프를 이용하여, 성막실에 존재하는 흡착물을 가능한 탈리하고, 미리 배기해 두는 것이 중요하다. 한편, 흡착물의 탈리를 촉진하기 위해, 성막실을 베이킹하여도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 첨가하면서 흡착물의 제거를 행하면, 배기만으로는 탈리가 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다.
스퍼터링법에서, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다. 한편, 펄스 DC 전원을 이용하면, 성막 시에 발생하는 가루형 물질(파티클, 먼지라고도 한다)을 경감할 수 있고, 막후 분포도 균일해지므로 바람직하다.
본 실시형태에서는, 후에 산화물 반도체층(105)이 되는 산화물 반도체층으로, AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법에 의해, 막후 35nm의 In-Ga-Zn계 산화물(IGZO)을 형성한다. 또한, 타겟으로, In:Ga:Zn=1:1:1(=1/3:1/3:1/3)의 원자비의 In-Ga-Zn계 산화물 타겟을 이용한다. 한편, 성막 조건은, 산소 및 아르곤 분위기 하(산소유량비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는, 16nm/min이다.
또한, 산화물 반도체층 중의 나트륨(Na), 리튬(Li), 칼륨(K) 등의 알칼리 금속의 농도는, Na는 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm-3 이하, Li는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, K는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하는 것이 바람직하다.
산화물 반도체는 불순물에 대해 둔감하고, 산화물 반도체 중에는 꽤 많은 금속 불순물이 포함되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저가의 소다 석영 유리도 사용할 수 있다고 지적하고 있다(가미야, 노무라, 호소노, '아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상' 고체 물리, 2009년 9월호, Vol.44, p.621-633). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니므로, 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체층에 접하는 절연층이 산화물인 경우, 상기 절연층 중에 확산되어 Na+가 된다. 또한, Na는, 산화물 반도체층 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중에 끼어들게 된다. 그 결과, 예를 들어, 역치 전압이 마이너스 방향으로 시프트되는데 따른 노멀리온화, 이동도의 저하 등의, 트랜지스터의 특성의 열화가 일어나고, 또한, 특성의 편차도 발생한다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 편차는, 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 산화물 반도체 중의 알칼리 금속의 농도를 상기 값으로 하는 것이 강하게 요구된다.
또한, 산화물 반도체층(105)이 되는 산화물 반도체층 형성 전에, 감압 하, 질소 분위기 하, 희가스 분위기 하, 또는 초건조 에어 질소 분위기 하에서, 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기 하에서 350℃ 이상 450℃ 이하의 온도로 가열 처리를 행하여도 좋다. 예를 들어, 350℃에서, 1시간의 가열 처리를 행한다. 상기 가열 처리에 의해, 게이트 절연층(104) 표면에 부착된 수소, 수분, 하이드로 카본 등의 불순물을 경감할 수 있다. 한편, 상기 가열 처리 후에 기판(101)을 대기에 노출하지 않고, 연속하여 산화물 반도체층을 형성하는 것이 바람직하다.
또한, 게이트 절연층(104)의 형성에서 산화물 반도체층의 형성까지의 공정은, 도중에 대기에 노출되지 않고 연속하여 행하는 것이 바람직하다. 게이트 절연층(104)과 산화물 반도체층을 도중에 대기에 노출시키지 않고 연속하여 형성하면, 게이트 절연층(104) 표면에 수소, 수분, 하이드로 카본 등의 불순물이 흡착되는 것을 방지할 수 있다. 즉, 게이트 절연층(104)과 산화물 반도체층의 계면을 청정한 상태로 할 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수 있게 된다.
다음으로, 포토리소그래피 공정을 이용하여, 산화물 반도체층을 섬 모양의 산화물 반도체층(105)으로 가공한다(도 2(B) 참조). 또한, 산화물 반도체층(105)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않으므로, 제조 비용을 저감할 수 있다.
한편, 산화물 반도체층의 에칭은, 건식 에칭법이어도 습식 에칭법이어도 좋으며, 양쪽을 이용하여도 좋다. 습식 에칭법에 의해, 산화물 반도체층의 에칭을 행하는 경우는, 에칭액으로, 인산과 초산과 질산을 섞은 용액이나, 옥살산을 포함하는 용액 등을 이용할 수 있다. 또한, ITO-07N(칸토카가꾸)을 이용하여도 좋다. 또한, 건식 에칭법으로 산화물 반도체층의 에칭을 행하는 경우는, 예를 들어, 반응성 이온 에칭법(Reactive Ion Etching법)이나, ECR(Electron Cyclotron Resonance) 또는 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 이용한 건식 에칭법을 이용할 수 있다. 또한, 넓은 면적에 걸쳐 고르게 방전을 얻기 쉬운 건식 에칭법으로, ECCP(Enhanced Capacitively Coupled Plasma) 모드를 이용한 건식 에칭법이 있다. 이 건식 에칭법이라면, 예를 들어 기판으로, 제 10 세대의 3m를 넘는 사이즈의 기판을 이용하는 경우에도 대응할 수 있다.
또한, 산화물 반도체층(105)에, 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압 하 또는 질소 분위기 하, 희가스 분위기 하 등에서 행할 수 있다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층(105)에 대해 질소 분위기 하에서 350℃ 이상 450℃ 이하의 온도에서 1시간의 가열 처리를 하고, 나아가 질소 및 산소 분위기 하에서 350℃ 이상 450℃ 이하의 온도에서 1시간의 가열 처리를 행한다. 예를 들어, 350℃에서, 1시간의 가열 처리를 행한다.
한편, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체에서의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같이 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 가열 처리로, 650℃～700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분 간 가열한 후, 기판을 불활성 가스에서 꺼내는 GRTA를 행하여도 좋다.
한편, 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체층(105)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 에어(CRDS(캐비티링다운레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소하게 된 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체층(105)을 고순도화 및 i형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리하여 감소하게 될 우려가 있다. 산화물 반도체막에서, 산소가 탈리한 부분에서는 산소 결함이 존재하고, 상기 산소 결함에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 발생하게 된다.
따라서, 탈수화 또는 탈수소화 처리를 한 산화물 반도체층(105)에, 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온, 중 어느 하나를 포함)를 도입하여 막 중에 산소를 공급하여도 좋다.
산소의 도입은, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 산소 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
또한, 산소의 도입에 의해, 산화물 반도체를 구성하고 있는 원소와 수소의 결합, 또는 상기 원소와 수산기 사이의 결합을 절단하는 동시에, 이들 수소, 또는 수산기가, 산소와 반응함으로써 물을 생성하므로, 후에 이루어지는 가열 처리에 의해, 불순물인 수소, 또는 수산기를, 물로 탈리시키기 쉽도록 할 수 있다. 이로 인해, 산화물 반도체층(105)으로 산소를 도입한 후에 가열 처리를 하고, 그 후, 산화물 반도체층(105)으로 산소의 도입을 행하여도 좋다.
탈수화 또는 탈수소화 처리를 한 산화물 반도체층(105)에, 산소를 도입하여 층 중에 산소를 공급함으로써, 산화물 반도체층(105)을 고순도화, 및 i형(진성)화할 수 있다. 고순도화하고, i형(진성)화한 산화물 반도체층(105)을 갖는 트랜지스터는, 전기 특성 변동이 억제되어 있고, 전기적으로 안정적이다.
한편, 상기 탈수화 또는 탈수소화를 위한 가열 처리, 및 산소의 도입은, 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 섬 모양의 산화물 반도체층(105)으로 가공하기 전에 행하여도 좋으며, 섬 모양의 산화물 반도체층(105) 형성 후에 행하여도 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리 및 산소의 도입을 복수 회 행하여도 좋다.
한편, 산화물 반도체층(105) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
다음으로, 산화물 반도체층(105) 위에 보호층을 형성하고, 포토리소그래피 공정에 의해 섬 모양의 보호층(106)을 형성한다(도 2(C) 참조). 보호층(106)에 적용하는 재료로는, In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 산화물 반도체층(105)보다 절연성이 높은 산화물 반도체 재료를 이용한다.
예를 들어, 보호층(106)으로, 원소(M)를 포함하는 화학식 InMZnOX(X>0)로 표기되는 재료를 이용할 수 있다. 이때, 원소(M)로, 보호층(106)의 절연성이 산화물 반도체층(105)보다 높아지는 원소를 적용한다. 예를 들어, 원소(M)로 4A족 원소인 티탄(Ti), 지르코늄(Zr), 하프늄(Hf)이나, 3A족 원소인 세륨(Ce), 4B족 원소인 게르마늄(Ge) 등의 4가의 이온이 되는 금속 원소를 적용할 수 있다.
4가의 금속 원소는 3가의 금속 원소(예를 들어, Ga 등)보다 결합수가 1개 많아, 3가의 금속 원소보다 산소와의 결합력이 강하므로, 화학식 InMZnOX(X>0)로 표기되는 재료의 절연성을 높일 수 있다. 예를 들어, InZrZnO의 에너지갭은, InGaZnO의 에너지갭(약 3.2eV)보다 크고, InGaZnO보다 절연성이 높다고 할 수 있다.
한편, 절연성을 높이는 원소라면, 3A족 원소를 이용하는 것도 가능하다. 이와 같은 원소의 일 예로는, 이트륨(Y)을 들 수 있다. 이트륨은 Ga보다 전기 음성도가 작으므로, 산화물 반도체에서의 산소와의 결합을 더욱 강하게 할 수 있다.
한편, 본 명세서에서, '에너지갭'이라는 용어는, '밴드갭'이나, '금제대폭'과 동일한 의미로 사용되고 있다. 또한, 밴드갭의 값은, 재료의 단막의 엘립소미터로 측정하여 얻어지는 값을 이용한다.
또한, 화학식 InMZnOX(X>0)로 표기되는 재료 중의 원소(M)의 함유량은, In의 함유량의 0.3배 이상 1.3배 미만이다. 또한, 화학식 InMZnOX(X>0)로 표기되는 재료 중의 원소(M)의 함유량은, Zn의 함유량의 0.3배 이상 1.3배 미만이다. 원소(M)에 대해 상대적으로 In 또는 Zn의 수를 줄이면, 절연성을 높일 수 있다.
구체적으로는, 원소(M)를 포함시킨 산화물 반도체 재료를 스퍼터링법으로 형성하는 경우, 바람직하게는 원자수비가 In:M:Zn=1:1:1, 3:1:3, 3:2:4, 2:1:3, 4:5:4, 또는 4:2:3로 나타내는 산화물 타겟을 이용한다.
또한, 보호층(106)으로, 원소(M1) 및 원소(M2)를 포함하는 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만)로 나타내는 산화물 재료를 적용하여도 좋다. 구체적으로는, 상기 재료에서, 원소(M1)는 3가의 이온이 되는 금속 원소이고, 그 일부를 원소(M2)로 4가의 이온이 되는 금속 원소로 치환한다. 4가의 금속 원소는 3가의 금속 원소보다 결합수가 한 개 많으므로, 원소(M1)를 원소(M2)로 치환함으로써 산소와의 결합력을 높이고, 산소 결함이 형성되는 것을 억제한다. 즉, 원소(M1)에 대한 원소(M2)의 비율을 높임으로써, 상기 재료의 절연성을 높일 수 있다.
구체적으로는, 상기 산화물 재료에서, 원소(M1)에 대해, 원소(M2)를 1 원자% 이상 50 원자% 미만, 바람직하게는 3 원자% 이상 40 원자% 이하로 가하여, 재료 중에 산소 결함이 형성되는 것을 억제하여 절연성을 높인다. 한편, X는 자연수에 한정되지 않으며, 비자연수를 포함한다. 한편, 원소(M2)에서 (1-X)의 값이 마이너스가 되는 경우는 없다.
원소(M1)로는, 3B족 원소인 갈륨(Ga) 등을 들 수 있다. 원소(M2)로는, 4A족 원소인 티탄(Ti), 지르코늄(Zr), 하프늄(Hf)이나, 3A족 원소인 세륨(Ce), 4B족 원소인 게르마늄(Ge) 등을 들 수 있다. 한편, 상기 재료는 비단결정이다.
한편, 절연성을 높이는 원소라면, 원소(M2)로 3가의 금속 원소를 이용하는 것도 가능하다. 이와 같은 원소의 일 예로는, 3A족 원소인 이트륨(Y)을 들 수 있다. 이트륨은 Ga보다 전기 음성도가 작으므로, 산화물 반도체에서의 산소와의 결합을 강하게 하고, 절연성을 높일 수 있다.
또한, 상기 재료에서, 구성 원소 이외의 중금속 불순물은 거의 포함되지 않으며, 상기 재료의 순도는 3N, 바람직하게는 4N 이상이다.
본 실시형태에서는, 보호층(106)으로 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만, 또한, (1-X)>0)로 나타내는 재료를 이용한다. 구체적으로는, X=0.05로 한 In:Zr:Ga:Zn=3:0.05:0.95:2의 타겟을 이용하여, 스퍼터링법에 의해, InZrGaZnO막을 형성한다.
화학식 InMZnOX(X>0)로 표기되는 재료나, 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만, 또한, (1-X)>0)로 표기되는 재료는, 산화물 반도체층(105)과의 계면의 상태를 양호하게 유지할 수 있고, 트랜지스터의 특성을 양호한 것으로 할 수 있다. 또한, 보호층(106)에 산화물 반도체층(105)보다 절연성이 높은 산화물 반도체를 이용함으로써, 기생 채널이 발생하지 않고, 절연층의 차지업에 의한 역치 전압의 변동을 억제할 수 있다. 산화물 반도체층(105)보다 절연성이 높은 산화물 반도체로는, 상기 화학식으로 표기되는 재료를 적용할 수 있다.
또한, 보호층(106) 형성 후에, 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온, 중 어느 하나를 포함)를 도입하여 막 중에 산소를 공급하여도 좋다. 산소의 도입은, 보호층(106)에 직접 도입하여도 좋으며, 절연층(108) 등의 다른 막을 통과하여 보호층(106)으로 도입하여도 좋다. 산소를 다른 막을 통과하여 도입하는 경우는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 이용하면 된다. 또한, 보호층(106)으로 직접 산소를 도입하는 경우는, 상기의 방법에 추가로 산소 분위기 하에서 행하는 플라즈마 처리 등도 이용할 수 있다.
산소의 도입에 의해, 보호층(106)을 구성하고 있는 원소와 수소 사이의 결합, 또는 상기 원소와 수산기 사이의 결합을 절단하는 동시에, 이들 수소, 또는 수산기가, 산소와 반응함으로써 물을 생성하므로, 산소의 도입 후에 가열 처리를 함으로써, 불순물인 수소, 또는 수산기를, 물로, 탈리시키기 쉽도록 할 수 있다. 즉, 보호층(106) 중의 불순물 농도를 더욱 저감할 수 있다. 이로 인해, 보호층(106)에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 추가로 보호층(106)에 산소를 도입하고, 보호층(106)을 산소 과잉의 상태로 하여도 좋다.
한편, 보호층(106) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 보호층(106) 형성 전에, 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 행하고, 표면에 부착된 수분이나 유기물을 제거하는 것이 바람직하다. 보호층(106)의 형성을, 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 행한 후, 대기에 노출되지 않고 연속하여 행하는 것이 바람직하다.
또한, 보호층(106)의 에칭은, 습식 에칭법 또는 건식 에칭법으로 행할 수 있다.
섬 모양의 보호층(106)의 형성 후, 질소 분위기 하, 희가스 분위기 하, 산소 분위기 하, 질소와 산소, 또는 희가스와 산소의 혼합 가스 분위기 하에서 가열 처리를 행하여도 좋다. 본 실시형태에서는, 질소와 산소의 혼합 가스 분위기 하 300℃에서 1시간의 가열 처리를 행한다.
이어서, 산화물 반도체층(105), 및 보호층(106) 위에, 후에 소스 전극(107a) 및 드레인 전극(107b)이 되는 도전층을 형성한다(도 2(D) 참조).
소스 전극(107a) 및 드레인 전극(107b)이 되는 도전층은 후의 가열 처리에 견딜 수 있는 재료를 이용한다. 소스 전극(107a) 및 드레인 전극(107b)이 되는 도전층으로는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소를 포함하는 금속, 또는 상기 원소를 성분으로 하는 금속 질화물(질화 티탄, 질화 몰리브덴, 질화 텅스텐) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측 중 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속 또는 이들의 금속 질화물(질화 티탄, 질화 몰리브덴, 질화 텅스텐)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극(107a) 및 드레인 전극(107b)이 되는 도전층으로는, 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화인듐 산화주석(In2O3―SnO2, ITO로 약기), 산화인듐 산화아연(In2O3―ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
본 실시형태에서는, 소스 전극(107a) 및 드레인 전극(107b)이 되는 도전층으로 스퍼터링법에 의해 막후 100nm의 티탄, 막후 400nm의 알루미늄, 막후 100nm의 티탄의 적층을 형성한다. 도전층의 에칭은, ICP 에칭법에 의해, 티탄, 알루미늄, 티탄의 적층을 에칭하여, 소스 전극(107a) 및 드레인 전극(107b)(이와 동일한 층으로 형성되는 배선을 포함)을 형성한다. 그 결과, 소스 전극(107a) 및 드레인 전극(107b)의 단부는, 보호층(106)의 상면 또는 측면에 위치하는 구성이 된다.
도전층의 에칭은, 게이트 전극(103)의 형성과 마찬가지의 방법으로 행할 수 있다.
[0156]
본 실시형태에서는, 제 1 에칭 조건에서 티탄과 알루미늄 2층을 에칭한 후, 제 2 에칭 조건에서 나머지 티탄막 단층을 제거한다. 한편, 제 1 에칭 조건은, 에칭 가스(BCl3:Cl2=750sccm:150sccm)를 이용하고, 바이어스 전력을 1500W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다. 제 2 에칭 조건은, 에칭 가스(BCl3:Cl2=700sccm:100sccm)를 이용하고, 바이어스 전력을 750W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다.
한편, 소스 전극(107a) 및 드레인 전극(107b)의 형성에 의해 노출된 산화물 반도체층(105) 및 보호층(106)의 표면이나 측면에는, 소스 전극(107a) 및 드레인 전극(107b)을 구성하는 원소나, 처리실 내에 존재하는 원소, 에칭에 이용한 에칭 가스 또는 에칭액을 구성하는 원소가 불순물로 부착되는 경우가 있다.
불순물이 부착되면, 트랜지스터의 오프 전류의 증가, 또는 트랜지스터의 전기적 특성의 열화가 일어나기 쉽다. 또한, 산화물 반도체층(105)에 기생 채널이 생기기 쉬워지고, 전기적으로 분리되어야 할 전극이 산화물 반도체층(105)을 통해 전기적으로 접속되기 쉬워진다.
또한, 불순물에 따라서는, 산화물 반도체층(105) 내의 표면 근방이나 측면 근방에 혼입되고, 산화물 반도체층(105) 중의 산소를 인출하게 되고, 산화물 반도체층(105)의 표면 근방이나 측면 근방에 산소 결함이 형성되는 경우가 있다. 예를 들어, 상기 에칭 가스에 포함되는 염소나 보론이나, 처리실의 구성 재료인 알루미늄은, 산화물 반도체층(105)이 저저항화(n형화)되는 요인의 하나가 될 수 있다.
여기서, 본 발명의 일 양태에서는, 소스 전극(107a) 및 드레인 전극(107b)을 형성하기 위한 에칭이 종료된 후, 산화물 반도체층(105) 및 보호층(106)의 표면이나 측면에 부착된 불순물을 제거하기 위한 세정 처리(불순물 제거 처리)를 행한다.
불순물 제거 처리는, 플라즈마 처리, 또는 용액에 의한 처리에 의해 행할 수 있다. 플라즈마 처리로는, 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 이용할 수 있다. 또한, 플라즈마 처리로 희가스(대표적으로는 아르곤)를 이용하여도 좋다.
또한, 용액에 의한 세정 처리로는, TMAH 용액 등의 알칼리성 용액, 물, 희불산 등의 산성 용액을 이용하여 행할 수 있다. 예를 들어, 희불산을 이용하는 경우, 50 중량% 불산을, 물에서 1/102 내지 1/105 정도, 바람직하게는 1/103 내지 1/105 정도로 희석한 희불산을 사용한다. 즉, 농도가 0.5 중량% 내지 5×10-4 중량%의 희불산, 바람직하게는 5×10-2 중량% 내지 5×10-4 중량%의 희불산을 세정 처리에 이용하는 것이 바람직하다. 세정 처리에 의해, 산화물 반도체층(105), 보호층(106) 등의 표면에 부착된 상기 불순물을 제거할 수 있다.
또한, 희불산 용액을 이용하여 불순물 제거 처리를 행하면, 보호층(106) 및 산화물 반도체층(105)의 표면이나 측면을 에칭할 수 있다. 즉, 보호층(106) 및 산화물 반도체층(105)의 표면이나 측면에 부착된 불순물이나, 또는 보호층(106) 및 산화물 반도체층(105) 내의 표면 근방이나 측면 근방에 혼입된 불순물을, 보호층(106) 및 산화물 반도체층(105)의 일부와 함께 제거할 수 있다. 이에 따라, 산화물 반도체층(105)에서, 보호층(106)과 중첩하는 영역의 막후가, 보호층(106)과 중첩하지 않은 영역의 막후보다 커진다. 예를 들어, 1/103 희불산(0.05%중량 불산)에서 IGZO막을 처리하면, 1초당 1～3nm 막후가 감소하고, 2/105 희불산(0.0025%중량 불산)에서 IGZO막을 처리하면, 1초당 0.1nm 정도 막후가 감소한다.
불순물 제거 처리를 함으로써, SIMS를 이용한 분석에 의해 얻어지는 농도 피크에서, 절연층 표면 및 산화물 반도체층 표면에서의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 보론 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 알루미늄 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다.
불순물 제거 처리를 함으로써, 안정된 전기 특성을 갖는 신뢰성이 높은 트랜지스터(110)를 실현할 수 있다.
상기 불순물 제거 처리는, 채널 보호층으로 기능하는 보호층(106)을 형성한 후, 소스 전극(107a) 및 드레인 전극(107b)을 형성하기 전에 행하여도 좋다. 보호층(106)을 형성한 후, 상기 불순물 제거 처리를 함으로써, 산화물 반도체층(105)의 표면에 부착된 불순물을 제거할 수 있다.
이와 같이 하여, 트랜지스터(110)를 제작할 수 있다. 한편, 상기 세정 처리를 한 경우에도, 대기 중에 포함되는 수분이나 탄소 등의 불순물이, 산화물 반도체층(105), 보호층(106), 소스 전극(107a) 및 드레인 전극(107b)의 표면이나 측면에 부착되는 경우가 있다. 이로 인해, 보호층(106), 소스 전극(107a) 및 드레인 전극(107b) 위에, 추가로 절연층(108)을 형성하여도 좋다(도 2(E) 참조). 절연층(108)은, 절연층(102), 게이트 절연층(104), 보호층(106)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 절연층(108)에는, 수분이나, 수소 이온이나, OH- 등의 불순물을 거의 포함하지 않고, 나아가 이들의 외부로부터의 침입을 방지할 수 있는 재료를 이용하는 것이 바람직하다.
또한, 절연층(108)의 형성 후, 절연층(108)에 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온, 중 어느 하나를 포함)를 도입하여 절연층(108)을 산소 과잉의 상태로 하여도 좋다. 산소의 도입은, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 산소 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
산소의 도입에 의해, 절연층(108)을 구성하는 원소와 수소 사이의 결합, 또는 상기 원소와 수산기 사이의 결합을 절단하는 동시에, 이들 수소 또는 수산기가 산소와 반응함으로써 물을 생성하므로, 산소의 도입 후에 가열 처리를 행하면, 불순물인 수소 또는 수산기가, 물로 탈리하기 쉬워진다. 이로 인해, 절연층(108)에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 추가로 절연층(108)에 산소를 도입하고, 절연층(108)을 산소 과잉의 상태로 하여도 좋다.
한편, 절연층(108) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 절연층(108)을 형성하기 전에, 산소, 일산화 이질소, 또는 희가스(대표적으로는 아르곤) 등을 이용한 플라즈마 처리에 의해, 표면이나 측면에 부착된 수분이나 유기물 등의 불순물을 제거하는 것이 바람직하다. 절연층(108)은, 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 행한 후, 대기에 노출되지 않고 연속하여 형성하는 것이 바람직하다.
또한, 절연층(108)으로 치밀성이 높은 무기 절연막을 형성하여도 좋다. 예를 들어, 절연층(108)으로, 스퍼터링법에 의해 형성한 산화 알루미늄을 이용한다. 산화 알루미늄을 고밀도(막밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(110)에 안정적인 전기 특성을 부여할 수 있다. 막밀도는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR: X-Ray Reflectometry)에 의해 측정할 수 있다.
산화 알루미늄은, 트랜지스터(110)의 보호 절연층으로 기능할 수 있고, 수소, 수분 등의 불순물, 및 산소의 양쪽에 대해 막을 통과시키지 않는 차단 효과(블럭 효과)가 높다.
따라서, 산화 알루미늄은, 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(105)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(105)에서의 방출을 방지한다. 본 실시형태에서는, 절연층(108)으로, 스퍼터링법에 의해 산화 알루미늄을 형성한다.
트랜지스터(110)의 형성 후, 또는 트랜지스터(110) 위에 절연층(108)을 형성 후, 나아가 대기 중에서 100℃ 이상 300℃ 이하, 1시간 이상 30시간 이하에서 가열 처리를 행하여도 좋다. 이 가열 처리는 일정한 가열 온도를 유지하여 가열하여도 좋으며, 실온에서 가열 온도로의 승온과 가열 온도에서 실온까지의 강온을 1 사이클로 하는 처리를 복수 회 반복하여 행하여도 좋다.
본 실시형태에 따르면, 안정된 전기 특성을 갖는 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고, 반도체 장치의 생산성을 향상시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 일 형태로, 상기 실시형태에서 개시한 트랜지스터(110)와 다른 구성을 갖는 트랜지스터와, 그 제작 방법에 대해, 도 3 내지 도 5를 이용하여 설명한다. 도 3(A)은, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터(120)의 평면 구성을 나타낸 상면도이고, 도 3(B)은, 도 3(A)에서 B1-B2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이다. 또한, 도 3(C)는, 도 3(A)에서 B1-B2의 쇄선으로 나타낸 부분의, 도 3(B)와는 다른 단면 구성을 나타낸 단면도이다. 한편, 도면의 이해를 돕기 위해, 도 3(A)에서는 기판(101), 절연층(102), 게이트 절연층(104), 보호층(106b), 절연층(108)의 기재를 생략하였다.
도 3에 나타낸 트랜지스터(120)는, 트랜지스터(110)와 동일한 채널 보호형(채널 스톱형이라고도 한다)의 트랜지스터이다. 본 실시형태에서는, 트랜지스터(120)의 트랜지스터(110)와 다른 부분의 구성 및 제작 방법에 대해 설명한다.
트랜지스터(110)에서는, 채널폭 방향에서, 보호층(106)이 산화물 반도체층(105)의 단부를 넘어 신장되어 있으나, 트랜지스터(120)에서는, 보호층(106)이 산화물 반도체층(105)의 내측에 형성되어 있다. 즉, 트랜지스터(120)는, 채널폭 방향에서, 산화물 반도체층(105)이 보호층(106)의 단부를 넘어 신장되어 있다고 바꾸어 말할 수 있다. 이와 같은 구성으로 함으로써, 산화물 반도체층(105)의 형성과 보호층(106)의 형성을 1회의 포토리소그래피 공정으로 행하는 것이 가능해지고, 반도체 장치의 생산성을 향상하는 것이 가능해진다.
또한, 도 3(C)는, 보호층(106)을 보호층(106a)과 보호층(106b)의 적층 구조로 하는 구성예를 나타낸다. 보호층(106a)과 보호층(106b)의 어느 한쪽을, 절연층(102) 또는 게이트 절연층(104)과 마찬가지의 재료 및 방법으로 형성하고, 보호층(106a)과 보호층(106b) 중 다른 한쪽을, 상기 실시형태에서 나타낸 화학식 InMZnOX(X>0)로 표기되는 재료, 또는 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만, 또한, (1-X)>0)로 표기되는 재료를 이용하여 형성한다.
예를 들어, 산화물 반도체층(105)에 접하는 보호층(106a)을 화학식 InMZnOX 또는 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만, 또한, (1-X)>0)로 표기되는 재료를 이용하여 형성하고, 보호층(106a) 위에 형성하는 보호층(106b)을 보호층(106a)보다 에칭율이 높은 재료로 형성함으로써, 실시형태 1에 나타낸 효과에 추가로, 보호층(106)의 단부에 테이퍼 형상을 부여하기 쉽게 할 수 있다. 또한, 보호층(106)을 복수층으로 이루어진 적층 구조로 함으로써, 보호층(106)의 단부를 계단 형상으로 할 수 있고, 그 위에 형성하는 층의 단절을 방지하고, 피복성을 향상시킬 수 있다.
또한, 산화물 반도체층(105)에 접하는 보호층(106a)을, 산소를 많이 포함하는 재료로 형성하고, 보호층(106a) 위에 형성하는 보호층(106b)을 화학식 InMZnOX 또는 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만, 또한, (1-X)>0)로 표기되는 재료를 이용하여 형성함으로써, 실시형태 1에 나타낸 효과에 추가로, 산화물 반도체층(105)으로 산소를 공급하고, 산화물 반도체층(105) 중의 산소 결함을 보충할 수 있다. 따라서, 안정된 전기 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
다음으로, 산화물 반도체층(105)의 형성과 보호층(106)의 형성을 1회의 포토리소그래피 공정으로 행하는 트랜지스터(120)의 제작 방법에 대해 도 4 및 도 5를 이용하여 설명한다. 도 4(A1) 내지 도 4(A3)는, 제작중인 트랜지스터(120)의 상면도이다. 도 4(B1) 내지 도 4(B3)는, 도 4(A1) 내지 도 4(A3) 중의 B1-B2의 일점 쇄선에서 나타낸 부분의 단면 구성을 나타낸 단면도이다. 또한, 도 5(A1) 내지 도 5(A3)는, 제작중인 트랜지스터(120)의 상면도이다. 도 5(B1) 내지 도 5(B3)는, 도 5(A1) 내지 도 5(A3) 중의 B1-B2의 일점 쇄선에서 나타낸 부분의 단면 구성을 나타낸 단면도이다.
이하, 트랜지스터(120)의 제작 방법에 대해 설명한다. 우선, 실시형태 1에 나타낸 제작 방법과 마찬가지로, 기판(101) 위에 절연층(102)을 형성하고, 절연층(102) 위에 게이트 전극(103)을 형성한다. 이어서, 게이트 전극(103) 위에 게이트 절연층(104)과, 산화물 반도체층(201)과, 절연층(202)을 형성한다(도 4(A1) 및 (B1) 참조). 게이트 절연층(104)과, 산화물 반도체층(201)과, 절연층(202)의 형성은, 도중에 대기에 노출되지 않고 연속하여 형성하는 것이 바람직하다. 산화물 반도체층(201)은, 실시형태 1에 나타낸 후에 산화물 반도체층(105)이 되는 산화물 반도체층과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 절연층(202)은, 실시형태 1에 나타낸 후에 보호층(106)이 되는 절연층과 마찬가지의 재료 및 방법으로 형성할 수 있다.
다음으로, 절연층(202) 위에 두께가 다른 영역을 갖는 레지스트 마스크를 형성한다. 두께가 다른 영역을 갖는 레지스트 마스크는, 다계조 마스크를 이용하여 형성할 수 있다. 다계조 마스크를 이용함으로써, 1장의 포토마스크로 산화물 반도체층(105)과 보호층(106)을 형성할 수 있으므로, 포토리소그래피 공정수를 삭감할 수 있다.
다계조 마스크란, 다단계의 광량으로 노광을 하는 것이 가능한 마스크로, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3단계의 광량으로 노광을 행한다. 다계조 마스크를 이용함으로써, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 이로 인해, 다계조 마스크를 이용함으로써, 포토 마스크의 장수를 삭감할 수 있다.
다계조 마스크에 대해 도 6을 이용하여 설명한다. 도 6(A1) 및 도 6(B1)은, 대표적인 다계조 마스크의 단면을 나타낸다. 도 6(A1)에는, 그레이톤 마스크(304)를 나타내고, 도 6(B1)에는 하프톤 마스크(314)를 나타낸다.
도 6(A1)에 나타낸 그레이톤 마스크(304)는, 투광성을 갖는 기판(301)에 차광층에 의해 형성된 차광부(302), 및 차광층의 패턴에 의해 형성된 회절 격자부(303)로 구성되어 있다.
회절 격자부(303)는, 노광에 이용하는 광의 해상도 한계 이하의 간격으로 형성된 슬릿, 도트 또는 메쉬 등을 가짐으로써, 광의 투과율을 제어한다. 한편, 회절 격자부(303)에 형성되는 슬릿, 도트 또는 메쉬는 주기적인 것이어도 좋으며, 비주기적인 것이어도 좋다.
투광성을 갖는 기판(301)으로는, 석영 등을 이용할 수 있다. 차광부(302) 및 회절 격자부(303)를 구성하는 차광층은, 금속막을 이용하여 형성하면 되고, 바람직하게는 크롬 또는 산화 크롬 등에 의해 형성된다.
그레이톤 마스크(304)에 노광하기 위한 광을 조사한 경우, 도 6(A2)에 나타낸 바와 같이, 차광부(302)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(302)도 회절 격자부(303)도 형성되어 있지 않은 영역에서의 투광율은 100%가 된다. 또한, 회절 격자부(303)에서의 투광율은, 약 10%～70%의 범위이고, 회절 격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 조절 가능하다.
도 6(B1)에 나타낸 하프톤 마스크(314)는, 투광성을 갖는 기판(311) 위에 반투광층에 의해 형성된 반투광부(312) 및 차광층에 의해 형성된 차광부(313)로 구성되어 있다.
반투광부(312)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 층을 이용하여 형성할 수 있다. 차광부(313)는, 그레이톤 마스크의 차광층과 마찬가지의 금속막을 이용하여 형성하면 되고, 바람직하게는 크롬 또는 산화 크롬 등에 의해 형성된다.
하프톤 마스크(314)에 노광하기 위한 광을 조사한 경우, 도 6(B2)에 나타낸 바와 같이, 차광부(313)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(313)도 반투광부(312)도 형성되어 있지 않은 영역에서의 투광율은 100%가 된다. 또한, 반투광부(312)에서의 투광율은, 약 10%～70%의 범위이고, 형성하는 재료의 종류 또는 형성하는 막후 등에 의해 조정 가능하다.
다계조 마스크를 이용함으로써, 노광 부분, 중간 노광 부분, 및 미노광 부분의 3개의 노광 레벨의 마스크를 형성할 수 있고, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있다. 이로 인해, 다계조 마스크를 이용함으로써, 트랜지스터(120)를 제작 공정에서의 포토 마스크의 장수를 삭감할 수 있다.
따라서, 다계조 마스크를 이용하여, 레지스트 마스크(203)를 보호층(106)이 형성되는 영역은 두껍고, 그 외의 영역은 얇아지도록 형성한다(도 4(A2) 및 (B2) 참조). 한편, 보호층(106) 및 산화물 반도체층(105) 모두 형성되지 않은 영역에는, 레지스트 마스크(203)도 형성되지 않도록 한다.
다음으로, 레지스트 마스크(203)를 이용하여, 절연층(202)과 산화물 반도체층(201)의 일부를 선택적으로 제거(에칭)한다. 이 에칭에 의해, 섬 모양으로 가공된 절연층(202)과 산화물 반도체층(105)이 형성된다(도 4(A3) 및 (B3) 참조).
다음으로, 레지스트 마스크(203)를 축소(후퇴)시켜, 레지스트 마스크(203)의 얇은 영역을 제거하고, 레지스트 마스크(204)를 형성한다. 레지스트 마스크(203)의 축소(후퇴)에는, 예를 들어 산소 플라즈마에 의한 애싱을 이용하는 것이 좋다. 레지스트 마스크(203)의 축소(후퇴)는 두께 방향뿐만 아니라, 평면 방향으로도 발생하므로, 레지스트 마스크(204)는 산화물 반도체층(105)의 내측에 형성되게 된다(도 5(A1) 및 (B1) 참조).
다음으로, 레지스트 마스크(204)를 이용하여 섬 모양으로 가공된 절연층(202)을 에칭하고, 보호층(106)을 형성한다(도 5(A2) 및 (B2) 참조). 그리고, 상기 에칭 후에 레지스트 마스크(204)를 제거한다(도 5(A3) 및 (B3) 참조).
절연층(202)을 에칭할 때, 레지스트 마스크(204)도 에칭되는 조건으로 에칭을 행하면, 보호층(106)의 측면에 테이퍼 형상을 부여하기 쉬워진다. 또한, 에칭 조건을 연구하고, 레지스트 마스크(204)에 대한 에칭율과, 보호층(106)에 대한 에칭율을 적절히 조절함으로써, 보호층(106) 측면의 테이퍼 각(θ)을 제어하는 것도 가능하다.
그 후의 제작 공정은, 실시형태 1에 나타낸 트랜지스터(110)와 마찬가지로 행할 수 있다. 반도체 장치의 제작 공정에서, 포토 마스크의 사용 장수가 늘어나는 것은, 그만큼 포토리소그래피 공정의 횟수가 늘어나게 되어, 수율의 저하나 생산 비용 증가의 원인이 된다. 본 실시형태에 따르면, 적은 포토리소그래피 공정으로 반도체 장치를 제작하는 것이 가능해지므로, 반도체 장치의 생산성을 향상할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 일 형태로, 상기 실시형태에서 개시한 트랜지스터(110)와 다른 구성을 갖는 트랜지스터에 대해, 도 7을 이용하여 설명한다. 도 7(A)는, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터(130)의 평면 구성을 나타낸 상면도이고, 도 7(B)는, 도 7(A)에서 C1-C2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이다. 또한, 도 7(C)는, 도 7(A)에서 D1-D2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이다. 한편, 도면의 이해를 돕기 위해, 도 7(A)에서는 기판(101), 절연층(102), 게이트 절연층(104), 절연층(108)의 기재를 생략하였다.
트랜지스터(130)는, 실시형태 1에 나타낸 트랜지스터(110)와 마찬가지로 제작할 수 있으나, 보호층(106), 소스 전극(107a) 및 드레인 전극(107b)에 의해 산화물 반도체층(105)이 완전히 덮여 있는 점이 다르다.
또한, 보호층(106) 형성 후에, 실시형태 1에 나타낸 불순물 제거 처리를 행하여도 좋다. 또한, 본 실시형태에서 개시하는 트랜지스터(130)는, 보호층(106), 소스 전극(107a) 및 드레인 전극(107b)에 의해 산화물 반도체층(105)이 완전히 덮여 있으므로, 소스 전극(107a) 및 드레인 전극(107b)의 형성 시에 생기는 불순물의 영향을 받기 어렵다. 이로 인해, 반도체 장치의 신뢰성을 높일 수 있다. 또한, 소스 전극(107a) 및 드레인 전극(107b) 형성 후의 불순물 제거 처리를 생략할 수 있어, 반도체 장치의 생산성을 향상시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 개시한 트랜지스터와 다른 구성을 갖는 트랜지스터에 대해, 도 8을 이용하여 설명한다. 도 8(A)는, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터(140)의 평면 구성을 나타낸 상면도이고, 도 8(B)는, 도 8(A)에서 D1-D2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이다. 또한, 도 8(C)도, 도 8(A)에서 D1-D2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이나, 도 8(C)는 도 8(B)에서 나타낸 단면 구성의 변형예를 나타내고 있다. 한편, 도면의 이해를 돕기 위해, 도 8(A)에서는 기판(101), 절연층(102), 게이트 절연층(104), 보호층(106b), 절연층(108), 평탄화층(112)의 기재를 생략하였다.
트랜지스터(140)는, 상기 실시형태에 나타낸 트랜지스터와 마찬가지로 제작할 수 있으나, 보호층(106) 중에 컨택트홀(111a) 및 컨택트홀(111b)을 갖는 점이 다르다.
이하, 트랜지스터(140)의 제작 방법에 대해 설명한다. 우선, 상기 실시형태에 나타낸 제작 방법과 마찬가지로, 기판(101) 위에 절연층(102)을 형성하고, 절연층(102) 위에 게이트 전극(103)을 형성한다. 이어서, 게이트 전극(103) 위에 게이트 절연층(104)을 형성하고, 게이트 절연층(104) 위에 산화물 반도체층(105)을 형성하고, 산화물 반도체층(105) 위에 보호층(106)을 형성한다.
이어서, 포토리소그래피 공정을 이용하여, 산화물 반도체층(105)과 중첩하는 보호층(106)의 일부를 선택적으로 제거(에칭)하고, 컨택트홀(111a) 및 컨택트홀(111b)을 형성한다. 이렇게 함으로써, 개구부(컨택트홀)를 갖는 보호층(106)을 형성한다. 한편, 컨택트홀(111a) 및 컨택트홀(111b)의 저부에서, 산화물 반도체층(105)이 노출된다. 또한, 개구부인 컨택트홀(111a) 및 컨택트홀(111b)의 형성은, 상기 실시형태에 나타낸 섬 모양의 보호층(106)의 형성 방법과 마찬가지로 행할 수 있다.
한편, 개구부를 갖는 보호층(106)을 건식 에칭법으로 형성한 경우에, 보호층(106) 및 노출한 산화물 반도체층(105)의 표면에 불순물이 잔존하는 것을 방지하기 위해, 실시형태 1에 나타낸 불순물 제거 처리를 행하여도 좋다. 불순물 제거 처리는, 실시형태 1에 나타낸 공정과 마찬가지로, 플라즈마 처리, 또는 용액에 의한 처리에 의해 행할 수 있다. 플라즈마 처리로는, 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 이용할 수 있다. 또한, 플라즈마 처리로 희가스(대표적으로는 아르곤)를 이용하여도 좋다. 또한, 용액에 의한 처리로는, 희불산 용액에 의한 세정 처리를 이용할 수 있다. 예를 들어, 희불산 용액을 이용하는 경우, 50 중량% 불산을 1/102 내지 1/105 정도, 바람직하게는 1/103 내지 1/105 정도로 희석한다. 또한, 용액에 의한 처리로 TMAH 용액 등의 알칼리성 용액에 의한 처리를 하여도 좋다. 또한, 용액 대신 물을 이용하여 세정 처리를 하여도 좋다.
다음으로, 컨택트홀(111a) 및 컨택트홀(111b)을 덮어, 소스 전극(107a) 및 드레인 전극(107b)을 형성한다. 소스 전극(107a) 및 드레인 전극(107b)은, 상기 실시형태와 마찬가지의 재료 및 방법으로 형성할 수 있다. 소스 전극(107a)은 컨택트홀(111a)을 통해 산화물 반도체층(105)과 접속하고, 드레인 전극(107b)은 컨택트홀(111b)을 통해 산화물 반도체층(105)과 접속한다. 이렇게 함으로써, 트랜지스터(140)를 제작할 수 있다.
한편, 본 실시형태에서 개시하는 트랜지스터(140)는, 보호층(106), 소스 전극(107a) 및 드레인 전극(107b)에 의해 산화물 반도체층(105)이 완전히 덮이므로, 소스 전극(107a) 및 드레인 전극(107b)의 형성 시에 생기는 불순물의 영향을 받기 어렵다. 이로써, 반도체 장치의 신뢰성을 높일 수 있다. 또한, 소스 전극(107a) 및 드레인 전극(107b) 형성 후의 불순물 제거 처리를 생략할 수 있어, 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 소스 전극(107a) 및 드레인 전극(107b) 위에, 추가로 절연층(108)을 형성하여도 좋다. 절연층(108)은, 상기 실시형태와 마찬가지의 재료 및 방법으로 형성할 수 있다.
한편, 트랜지스터(140)의 채널 영역은, 게이트 전극(103)과 중첩하는 산화물 반도체층(105) 중의, 컨택트홀(111a)과 컨택트홀(111b) 사이에 형성된다. 즉, 트랜지스터(140)의 채널 길이(L)는, 캐리어가 흐르는 방향과 평행한 방향에서, 산화물 반도체층(105) 위에 형성된 컨택트홀(111a)과 컨택트홀(111b)의 최단 거리로 정의된다. 또한, 트랜지스터(140)의 채널폭(W)은, 캐리어가 흐르는 방향과 직교하는 방향에서의 컨택트홀(111a)의 길이, 또는 컨택트홀(111b)의 길이 중 짧은 쪽의 길이 또는 양 길이의 평균값으로 정의된다.
도 8(C)는, 보호층(106)을 보호층(106a)과 보호층(106b)의 적층 구조로 하고, 소스 전극(107a) 및 드레인 전극(107b) 위에 평탄화층(112)을 형성하는 트랜지스터(140)의 구성예를 나타낸다. 보호층(106a) 및 보호층(106b)은, 상기 실시형태와 마찬가지의 재료 및 방법으로 형성할 수 있다. 개구부를 갖는 보호층(106)을 적층 구조로 함으로써, 상기 실시형태에서 설명한 섬 모양의 보호층(106)을 적층 구조로 한 경우와 마찬가지의 효과를 기대할 수 있다.
트랜지스터(140) 기인의 표면 요철을 저감하기 위해, 도 8(C)에 나타낸 바와 같이 평탄화층(112)을 형성하여도 좋다. 평탄화층(112)으로는, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드, 에폭시 수지 등의 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인유리), BPSG(인보론유리) 등을 이용할 수 있다. 한편, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써 평탄화층(112)을 형성하여도 좋다.
평탄화층(112)의 형성 방법은 특별히 한정되지 않으며, 그 재료에 따라, 스퍼터링법, 스핀코팅법, 딥핑법, 스프레이 도포법, 액적 토출법(잉크젯법, 스크린 인쇄법, 오프셋 인쇄법 등), 롤코팅법, 커튼코팅법, 나이프코팅법 등을 이용할 수 있다.
예를 들어, 평탄화층(112)으로, 막후 1500nm의 아크릴 수지층을 형성하면 된다. 아크릴 수지층은 스핀코팅법에 의한 도포 후, 소성(예를 들어 질소 분위기 하 250℃ 1시간)하여 형성할 수 있다.
평탄화층(112)을 형성한 후, 가열 처리를 하여도 좋다. 예를 들어, 질소 분위기 하 250℃에서 1시간 가열 처리를 한다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에서 개시한 트랜지스터와 다른 구성을 갖는 트랜지스터에 대해, 도 9를 이용하여 설명한다. 도 9(A)는, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터(150)의 평면 구성을 나타낸 상면도이고, 도 9(B)는, 도 9(A)에서 E1-E2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이다. 또한, 도 9(C)도, 도 9(A)에서 E1-E2의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이나, 도 9(C)는 도 9(B)에서 나타낸 단면 구성의 변형예를 나타낸 것이다. 한편, 도면의 이해를 돕기 위해, 도 9(A)에서는 기판(101), 절연층(102), 게이트 절연층(104)의 기재를 생략하고 있다.
도 9에 나타낸 트랜지스터(150)는, 채널 에칭형이라 불리는 보톰게이트 구조의 트랜지스터의 하나이고, 또한, 역스태거형이라 불리는 트랜지스터의 하나이기도 하다.
채널 에칭형 트랜지스터(150)는, 상기 실시형태에서 나타낸 트랜지스터(110) 내지 트랜지스터(140)와 비교하여, 소스 전극(107a) 및 드레인 전극(107b)과, 산화물 반도체층(105) 사이에 채널 보호층으로 기능하는 보호층(106)을 형성하지 않는 점이 다르다. 이로써, 트랜지스터(150)는 다계조 마스크를 이용하지 않아도, 트랜지스터(110), 트랜지스터(130), 및 트랜지스터(140)보다 적은 포토리소그래피 공정으로 제작하는 것이 가능해진다.
이하, 트랜지스터(150)의 제작 방법에 대해 설명한다. 우선, 상기 실시형태에 나타낸 제작 방법과 마찬가지로, 기판(101) 위에 절연층(102)을 형성하고, 절연층(102) 위에 게이트 전극(103)을 형성한다. 이어서, 게이트 전극(103) 위에 게이트 절연층(104)을 형성하고, 게이트 절연층(104) 위에 산화물 반도체층(105)을 형성한다.
다음으로, 산화물 반도체층(105) 위에 도전층을 형성하고, 포토리소그래피 공정에 의해 소스 전극(107a) 및 드레인 전극(107b)을 형성한다. 소스 전극(107a) 및 드레인 전극(107b)을 형성하기 위한 재료 및 방법은, 상기 실시형태에 나타낸 재료 및 방법과 마찬가지로 행할 수 있다.
한편, 트랜지스터(150)의 채널 영역은, 게이트 전극(103)과 중첩하는 산화물 반도체층(105) 중의, 소스 전극(107a)과 드레인 전극(107b)에 끼워진 영역에 형성된다. 이로 인해, 트랜지스터(150)의 채널 길이(L)는, 산화물 반도체층(105)의 게이트 전극(103)과 중첩하는 영역의, 산화물 반도체층(105)과 접하는 소스 전극(107a)의 단부에서, 산화물 반도체층(105)과 접하는 드레인 전극(107b)의 단부까지의 최단 거리에 의해 결정된다. 또한, 트랜지스터(150)의 채널폭(W)은, 산화물 반도체층(105)의 게이트 전극(103)과 중첩하는 영역의, 채널 길이(L)와 직교하는 방향에서의, 산화물 반도체층(105)과 소스 전극(107a)이 접하는 길이와, 산화물 반도체층(105)과 드레인 전극(107b)이 접하는 길이 중, 짧은 쪽의 길이, 또는, 양 길이의 평균값으로 정의된다.
소스 전극(107a) 및 드레인 전극(107b)의 형성 후에, 실시형태 1에서 나타낸 불순물 제거 처리를 한다. 트랜지스터(150)는 채널 에칭형 트랜지스터이므로, 소스 전극(107a) 및 드레인 전극(107b)의 형성 후에, 채널 영역에 불순물이 부착되면, 트랜지스터의 오프 전류의 증가나, 소스 전극(107a) 및 드레인 전극(107b)의 단락에 의해 트랜지스터의 전기적 특성의 열화가 생기기 쉽다. 이로써, 소스 전극(107a) 및 드레인 전극(107b)의 형성 후에 불순물 제거 처리를 함으로써, 안정된 전기 특성을 갖는 신뢰성이 높은 트랜지스터(110)를 실현할 수 있다.
다음으로, 소스 전극(107a) 및 드레인 전극(107b) 위에, 산화물 반도체층(105)의 일부에 접하여 보호층(116)을 형성한다. 보호층(116)은, 절연층(102), 게이트 절연층(104), 보호층(106), 및 절연층(108)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
또한, 보호층(116) 형성 전에, 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 하고, 표면에 부착된 수분이나 유기물을 제거하는 것이 바람직하다. 보호층(116)은, 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 행한 후, 대기에 노출되지 않고 연속하여 형성하는 것이 바람직하다.
또한, 보호층(116)에, 상기 실시형태에 나타낸 화학식 InMZnOX(X>0)로 표기되는 재료나, 화학식 InM1XM2(1-X)ZnO(0<X<1+α, 단 α는 0.3 미만, 또한, (1-X)>0)로 표기되는 재료를 이용하면, 백채널 측의 산화물 반도체층(105)과 보호층(116)의 계면의 상태를 양호하게 유지할 수 있다. 따라서, 안정된 전기 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체층(105)의 상층 또는 하층에, 산화물 반도체층(105)보다 절연성이 높은 산화물 반도체를 이용함으로써, 기생 채널이 발생하지 않고, 절연층의 차지업에 의한 역치 전압의 변동을 억제할 수 있다. 따라서, 정전기 등에 의한 트랜지스터의 특성 열화나 파손을 방지할 수 있으므로, 반도체 장치를 좋은 수율로 제작할 수 있고, 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다. 산화물 반도체층(105)보다 절연성이 높은 산화물 반도체로는, 상기 화학식으로 표기되는 재료를 적용할 수 있다.
또한, 도 9(C)는, 게이트 절연층(104)을 게이트 절연층(104a)과 게이트 절연층(104b)의 적층 구조로 하는 구성예를 나타낸다. 게이트 절연층(104a)과 게이트 절연층(104b)의 어느 한쪽을, 절연층(102) 또는 게이트 절연층(104)과 마찬가지의 재료 및 방법으로 형성하고, 게이트 절연층(104a)과 게이트 절연층(104b)의 다른 한쪽을, 화학식 InMZnOX로 표기되는 재료, 또는 화학식 InM1XM2(1-X)ZnO로 표기되는 재료를 이용하여 형성한다.
예를 들어, 산화물 반도체층(105)에 접하는 게이트 절연층(104b)을 화학식 InMZnOX로 표기되는 재료, 또는 화학식 InM1XM2(1-X)ZnO로 표기되는 재료를 이용하여 형성함으로써, 산화물 반도체층(105)과 게이트 절연층(104b)의 계면의 상태를 양호하게 유지할 수 있고, 트랜지스터의 특성을 양호한 것으로 할 수 있다. 따라서, 안정된 전기 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체층(105)의 상층과 산화물 반도체층(105)의 하층에, 화학식 InMZnOX로 표기되는 재료, 또는 화학식 InM1XM2(1-X)ZnO로 표기되는 재료를 이용하여 절연층을 형성함으로써, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
상기 실시형태에서 일 예를 나타낸 트랜지스터를 이용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하고, 시스템온 패널을 형성할 수 있다. 본 실시형태에서는, 상기 실시형태에서 일 예를 나타낸 트랜지스터를 이용한 표시 장치의 예에 대해, 도 10 및 도 11을 이용하여 설명한다. 한편, 도 11(A) 및 도 11(B)는, 도 10(B)에서 M-N의 쇄선으로 나타낸 부분의 단면 구성을 나타낸 단면도이다.
도 10(A)에서, 제 1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록, 씰재(4005)가 형성되고, 제 2 기판(4006)에 의해 봉지되어 있다. 도 10(A)에서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003), 및 주사선 구동 회로(4004)가 실장되어 있다. 또한, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 인가되는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a), FPC(4018b)에서 공급된 것이다.
도 10(B) 및 도 10(C)에서, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 씰재(4005)가 형성되어 있다. 또한 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해 표시 소자와 함께 봉지되어 있다. 도 10(B) 및 도 10(C)에서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 10(B) 및 도 10(C)에서는, 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 인가되는 각종 신호 및 전위는, FPC(4018)에서 공급된 것이다.
또한 도 10(B) 및 도 10(C)에서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장하는 예를 나타내고 있으나, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋으며, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부를 별도로 형성하여 실장하여도 좋다.
한편, 별도로 형성한 구동 회로의 실장 방법은, COG(Chip On Glass) 방법, 와이어본딩 방법, 또는 TCP(Tape Carrier Package)를 이용하는 방법 등의 주지의 실장 방법을 이용할 수 있다. 도 10(A)는, 별도로 준비된 기판 위에 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 COG 방법에 의해 실장하는 예이고, 도 10(B)는, 별도로 준비된 기판 위에 형성된 신호선 구동 회로(4003)를 COG 방법에 의해 실장하는 예이고, 도 10(C)는, 별도로 준비된 기판 위에 형성된 신호선 구동 회로(4003)를 TCP로 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
한편, 본 명세서에서 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC나 TCP가 부착된 모듈, FPC나 TCP의 앞에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 가지며, 상기 실시형태에서 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
도 11(A) 및 도 11(B)에서 나타낸 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지며, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전층(4019)을 통해 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 동일한 도전층에서 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 동일한 도전층으로 형성되어 있다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 가지며, 도 11(A) 및 도 11(B)에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하였다. 도 11(A)에서는, 트랜지스터(4010, 4011) 위에는 절연층(4020)이 형성되고, 도 11(B)에서는, 절연층(4024) 위에 추가로 평탄화층(4021)이 형성되어 있다. 한편, 절연층(4023)은 하지층으로 기능하는 절연층이다.
본 실시형태에서는, 트랜지스터(4010), 트랜지스터(4011)로, 상기 실시형태에서 나타낸 트랜지스터를 적용할 수 있다.
상기 실시형태에서 나타낸 트랜지스터는, 전기적 특성 변동이 억제되어 있어 전기적으로 안정적이다. 따라서, 도 11(A) 및 도 11(B)에서 나타낸 본 실시형태의 반도체 장치로 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 도 11(B)에서는, 절연층(4024) 위에서, 구동 회로용 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4017)이 형성되어 있는 예이다. 본 실시형태에서는, 도전층(4017)을 제 1 전극층(4030)과 동일한 도전층으로 형성한다. 도전층(4017)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 형성함으로써, BT 시험 전후에서의 트랜지스터(4011)의 역치 전압의 변화량을 더욱 저감할 수 있다. 또한, 도전층(4017)의 전위는, 트랜지스터(4011)의 게이트 전극과 동일하여도 좋고 달라도 좋으며, 도전층(4017)을 제 2 게이트 전극으로 기능시킬 수도 있다. 또한, 도전층(4017)의 전위는, GND, 0V, 또는 플로팅 상태이어도 좋다.
또한, 도전층(4017)은 외부의 전장을 차폐하는 기능도 갖는다. 즉 외부의 전장이 내부(박막 트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층(4017)의 차폐 기능에 의해, 정전기 등의 외부 전장의 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다. 도전층(4017)은, 상기 실시형태에서 나타낸 어떠한 트랜지스터에도 적용 가능하다.
화소부(4002)에 형성된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 할 수 있는 것이면 특별히 한정되지 않으며, 다양한 표시 소자를 이용할 수 있다.
도 11(A)에 표시 소자로써 액정 소자를 이용한 액정 표시 장치의 예를 나타낸다. 도 11(A)에서, 표시 소자인 액정 소자(4013)는, 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 한편, 액정층(4008)을 협지하도록 배향막으로 기능하는 절연층(4032), 절연층(4033)이 형성되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 사이에 두고 중첩되는 구성으로 되어 있다.
또한 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 주상 스페이서로, 제 1 전극층(4030)과 제 2 전극층(4031)의 간격(셀갭)을 제어하기 위해 형성되어 있다. 한편 구형 스페이서를 이용하여도 좋다.
표시 소자로 액정 소자를 이용하는 경우, 써모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 이용하지 않는 블루상을 나타낸 액정을 이용하여도 좋다. 블루상은 액정상의 하나로, 콜레스테릭 액정을 계속 승온하면, 콜레스테릭상에서 등방상으로 전이되기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하므로, 온도 범위를 개선하기 위해 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이므로 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 되므로 러빙 처리도 불필요해 지므로, 러빙 처리에 의해 일어나는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체층을 이용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저히 변동하여 설계 범위를 벗어날 우려가 있다. 따라서 산화물 반도체층을 이용하는 트랜지스터를 갖는 액정 표시 장치에 블루상의 액정 재료를 이용하는 것이 더욱 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 한편, 본 명세서에서의 고유 저항값은, 20℃에서 측정한 값으로 한다.
본 실시형태에서 이용하는 고순도화된 산화물 반도체층을 이용한 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 쓰기 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 적게 할 수 있으므로, 소비 전력을 억제하는 효과를 나타낸다.
액정 표시 장치에 형성되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 된다. 고순도의 산화물 반도체층을 갖는 트랜지스터를 이용함으로써, 각 화소에서의 액정 용량에 대해 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 형성하면 충분하다.
또한, 상기 산화물 반도체를 이용한 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있으므로 고속 구동이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 동일 기판 위에 구동 회로부 또는 화소부를 나누어 제작하는 것이 가능해지므로, 반도체 장치의 부품 수를 삭감할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 여기서, 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종으로, 전압이 인가되지 않을 때 패널면에 대해 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로는, 몇 가지를 들 수 있으나 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어, 각각 다른 방향으로 분자를 쓰러트리도록 연구되어 있는 멀티 도메인화 또는 멀티 도메인 설계라 불리는 방법을 이용할 수 있다.
또한, 표시 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 이용하여도 좋다. 또한, 광원으로 백라이트, 사이드라이트 등을 이용하여도 좋다.
또한, 화소부에서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때 화소에서 제어하는 색 요소로는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠터 등을 한 색 이상 추가한 것이 있다. 한편, 색 요소의 도트별로 그 표시 영역의 크기가 달라도 좋다. 단, 본 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로써, 일렉트로루미네센스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되며, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라 불린다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극에서 전자 및 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되고 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 돌아갈 때 발광한다. 이와 같은 메카니즘에서, 이와 같은 발광 소자는 전류 여기형 발광 소자라 불린다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것으로, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한 이를 전극으로 끼운 구조이고, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 한편, 여기서는, 발광 소자로써 유기 EL 소자를 이용하여 설명한다.
발광 소자는 발광을 추출하기 위해 적어도 한 쌍의 전극의 한쪽이 투명한 것이 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측 면에서 발광을 추출하는 상면 사출이나, 기판측 면에서 발광을 추출하는 하면 사출이나, 기판측 및 기판 반대측 면에서 발광을 추출하는 양면 사출 구조의 발광 소자가 있으며, 어떠한 사출 구조의 발광 소자도 적용할 수 있다.
도 11(B)에 표시 소자로 발광 소자를 이용한 발광 장치의 예를 나타낸다. 표시 소자인 발광 소자(4513)는, 화소부(4002)에 형성된 트랜지스터(4010)와 전기적으로 접속하고 있다. 한편 발광 소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이나, 도시한 구성에 한정되지 않는다. 발광 소자(4513)에서 추출한 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성 수지 재료를 이용하여, 제 1 전극층(4030) 위에 개구부를 형성하고, 이 개구부의 측벽이 연속한 곡률을 가지면서 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은, 단수의 층으로 구성되어도 좋으며, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호층을 형성하여도 좋다. 보호층으로는, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 씰재(4005)에 의해 봉지된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 이용할 수 있다. 예를 들어 충전재로 질소를 이용하는 것이 좋다.
또한, 필요한 경우, 발광 소자의 사출면에 편광판, 또는 원편광판(타원편광판을 포함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 의해 반사광을 확산하여 눈부심을 저감할 수 있는 안티 글레어 처리를 할 수 있다.
표시 소자에 전압을 인가하는 제 1 전극층(4030) 및 제 2 전극층(4031)(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에서는, 추출되는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 된다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라 함), 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물에서 하나 또는 복수의 종을 이용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)으로, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로는, 이른바 π전자 공역계 도전성 고분자를 이용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉬우므로, 구동 회로 보호용 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이 상기 실시형태에서 나타낸 트랜지스터를 적용함으로써, 표시 기능을 갖는 신뢰성 좋은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
상기 실시형태에 나타낸 트랜지스터를 이용하여, 대상물의 정보를 읽는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 12(A)에, 이미지 센서 기능을 갖는 반도체 장치의 일 예를 나타낸다. 도 12(A)는 포토 센서의 등가 회로이고, 도 12(B)는 포토 센서의 일부를 나타낸 단면도이다.
포토 다이오드(602)는, 한쪽 전극이 포토 다이오드 리셋 신호선(658)에, 다른 한쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인의 다른 한쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른 한쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
한편, 본 명세서의 회로도에서, 산화물 반도체층을 이용하는 트랜지스터라고 명확하게 판명할 수 있도록, 산화물 반도체층을 이용하는 트랜지스터의 기호에는 'OS'라고 기재하였다. 도 12(A)에서, 트랜지스터(640), 트랜지스터(656)는 상기 실시형태에 나타낸 트랜지스터를 적용할 수 있고, 채널이 형성되는 반도체층으로 산화물 반도체를 이용하는 트랜지스터이다. 본 실시형태에서는, 실시형태 4에서 나타낸 트랜지스터(140)와 마찬가지 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(640)는, 산화물 반도체층 위에 채널 보호층으로 기능하는 절연층이 형성된, 보톰게이트 구조의 역스태거형 트랜지스터이다.
도 12(B)는, 포토 센서에서의 포토 다이오드(602) 및 트랜지스터(640)의 구성예를 나타낸 단면도이고, 절연 표면을 갖는 기판(601)(TFT기판) 위에, 센서로 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 형성되어 있다. 포토 다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 이용하여 기판(613)이 형성되어 있다.
트랜지스터(640) 위에는 절연층(631), 절연층(633), 절연층(634)이 형성되어 있다. 포토 다이오드(602)는, 절연층(633) 위에 형성되고, 절연층(633) 위에 형성한 전극(641a), 전극(641b)과, 절연층(634) 위에 형성된 전극층(642) 사이에, 절연층(633) 측에서 순서대로 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)을 적층한 구조를 갖는다.
전극(641b)은, 절연층(634) 위에 형성된 도전층(643)과 전기적으로 접속되고, 전극층(642)은 전극(641a)을 사이에 두고 도전층(645)과 전기적으로 접속되어 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속되어 있고, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속되어 있다.
여기서는, 제 1 반도체층(606a)으로 p형의 도전형을 갖는 반도체층과, 제 2 반도체층(606b)으로 고저항 반도체층(i형 반도체층), 제 3 반도체층(606c)으로 n형 도전형을 갖는 반도체층을 적층하는 pin형 포토 다이오드를 예시하였다.
제 1 반도체층(606a)은 p형 반도체층으로, p형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘에 의해 형성할 수 있다. 제 1 반도체층(606a)의 형성에는 13족 불순물 원소(예를 들어 보론(B))를 포함하는 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로는 실란(SiH4)을 이용하는 것이 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘을 형성한 후에, 확산법이나 이온 주입법을 이용하여 상기 아몰퍼스 실리콘에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 함으로써, 불순물 원소를 확산시키는 것이 좋다. 이 경우에 아몰퍼스 실리콘을 형성하는 방법으로는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 된다. 제 1 반도체층(606a)의 막후는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체층(606b)은 I형 반도체층(진성 반도체층)으로, 아몰퍼스 실리콘에 의해 형성한다. 제 2 반도체층(606b)의 형성에는, 반도체 재료 가스를 이용하여, 아몰퍼스 실리콘을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로는, 실란(SiH4)을 이용하는 것이 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용하여도 좋다. 제 2 반도체층(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행하여도 좋다. 제 2 반도체층(606b)의 막후는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체층(606c)은 n형 반도체층으로, n형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘에 의해 형성한다. 제 3 반도체층(606c)의 형성에는, 15족 불순물 원소(예를 들어 인(P))을 포함하는 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로는 실란(SiH4)을 이용하는 것이 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘을 형성한 후에, 확산법이나 이온 주입법을 이용하여 상기 아몰퍼스 실리콘에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 함으로써, 불순물 원소를 확산시키는 것이 좋다. 이 경우에 아몰퍼스 실리콘을 형성하는 방법으로는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 된다. 제 3 반도체층(606c)의 막후는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)은, 아몰퍼스 반도체가 아니라, 다결정 반도체를 이용하여 형성하여도 좋으며, 미(微)결정 반도체나, 세미 아몰퍼스 반도체(Semi Amorphous Semiconductor: SAS)를 이용하여 형성하여도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비해 작으므로, pin형 포토 다이오드는 p형 반도체층 측을 수광면으로 하는 것이 좋다는 특성을 나타낸다. 여기서는, pin형 포토 다이오드가 형성되어 있는 기판(601)의 면에서 포토 다이오드(602)가 받는 광(622)을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체층 측과 반대의 도전형을 갖는 반도체층 측에서의 광은 외란광이 되므로, 전극층은 차광성을 갖는 도전층을 이용하는 것이 좋다. 또한, n형 반도체층 측을 수광면으로 이용할 수도 있다.
절연층(631), 절연층(633), 절연층(634)으로는, 절연성 재료를 이용하여, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀코팅, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 이용하여 형성할 수 있다.
절연층(631)으로는, 예를 들어, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 또는 산화질화 알루미늄 등의 산화물 절연물, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등의 질화물 절연물을 단층 또는 적층하여 이용할 수 있다.
본 실시형태에서는, 절연층(631)으로 산화 알루미늄을 이용한다. 절연층(631)은 스퍼터링법에 의해 형성할 수 있다.
산화물 반도체층 위에 절연층(631)으로 형성된 산화 알루미늄은, 수소, 수분 등의 불순물, 및 산소의 양쪽에 대해 막을 투과시키지 않는 차단 효과(블럭 효과)가 높다.
따라서, 산화 알루미늄은, 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층에서의 방출을 방지하는 보호층으로써 기능한다.
절연층(633), 절연층(634)으로는, 표면 요철을 저감하기 위해 평탄화층으로 기능하는 절연층이 바람직하다. 절연층(633, 634)으로는, 예를 들어 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 절연 재료를 이용할 수 있다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인유리), BPSG(인보론유리) 등의 단층 또는 적층을 이용할 수 있다.
포토 다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 읽을 수 있다. 한편, 피검출물의 정보를 읽을 때 백라이트 등의 광원을 이용할 수 있다.
상기 실시형태에서 나타낸 트랜지스터는, 전기적 특성 변동이 억제되어 있어 전기적으로 안정적이다. 따라서, 안정된 전기 특성을 갖는 트랜지스터(640)를 포함하는 신뢰성 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성 높은 반도체 장치를 좋은 수율로 제작하여 고생산화를 달성할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 8)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(유기기도 포함)에 적용할 수 있다. 전자 기기로는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 유기기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 13에 나타낸다.
도 13(A)는, 표시부를 갖는 테이블(9000)을 나타내고 있다. 테이블(9000)은, 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 의해 영상을 표시할 수 있다. 한편, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타내고 있다. 또한, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
실시형태 1 내지 4 중 어느 하나에 나타낸 반도체 장치는, 표시부(9003)에 이용하는 것이 가능하고, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는, 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하고, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 컨트롤하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 3에 나타낸 이미지 센서 기능을 갖는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 형성된 힌지에 의해, 표시부(9003)의 화면을 바닥에 대해 수직으로 서 있는 것도 가능하며, 텔레비전 장치로도 이용할 수 있다. 좁은 방에서는, 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지게 되나, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 13(B)는, 텔레비전 장치(9100)를 나타내고 있다. 텔레비전 장치(9100)는, 하우징(9101)에 표시부(9103)가 내장되어 있고, 표시부(9103)에 의해 영상을 표시할 수 있다. 한편, 여기서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9100)의 조작은, 하우징(9101)이 구비하는 조작 스위치나, 별도의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작키(9109)에 의해, 채널이나 음량의 조작을 할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9110)에, 상기 리모콘 조작기(9110)에서 출력하는 정보를 표시하는 표시부(9107)를 형성하는 구성으로 하여도 좋다.
도 13(B)에 나타낸 텔레비전 장치(9100)는, 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는, 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있고, 나아가 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자에서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 하는 것도 가능하다.
실시형태 1 내지 4 중 어느 하나에 나타낸 반도체 장치는, 표시부(9103, 9107)로 이용하는 것이 가능하고, 텔레비전 장치, 및 리모콘 조작기에 높은 신뢰성을 부여할 수 있다.
도 13(C)는 컴퓨터로, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는, 본 발명의 일 양태를 이용하여 제작되는 반도체 장치를 그 표시부(9203)로 이용함으로써 제작된다. 앞의 실시형태에 나타낸 반도체 장치를 이용하면, 신뢰성이 높은 컴퓨터로 하는 것이 가능해진다.
도 14(A) 및 도 14(B)는 반으로 접히는 태블릿형 단말이다. 도 14(A)는 열린 상태로, 태블릿형 단말은, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금 장치(9033), 조작 스위치(9038)를 갖는다.
실시형태 1 내지 4 중 어느 하나에 나타낸 반도체 장치는, 표시부(9631a), 표시부(9631b)로 이용하는 것이 가능하여 신뢰성 높은 태블릿형 단말로 하는 것이 가능해진다.
표시부(9631a)는, 일부를 터치 패널 영역(9632a)으로 할 수 있고, 표시된 조작키(9638)에 접촉하므로써 데이터를 입력할 수 있다. 한편, 표시부(9631a)에서는, 일 예로 절반의 영역이 표시 기능만을 갖는 구성, 나머지 절반 영역이 터치 패널 기능을 갖는 구성을 나타내고 있으나 상기 구성에 한정되지 않는다. 표시부(9631a) 전체 영역이 터치 패널 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a) 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로 이용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 대해 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는, 세로 표시 또는 가로 표시 등의 표시 방향을 전환, 흑백 표시나 컬러 표시 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는, 태블릿형 단말에 내장되어 있는 광센서로 검출되는 사용 시의 외광의 광량에 따라 표시 휘도를 최적으로 할 수 있다. 태블릿형 단말은 광센서뿐만 아니라, 자이로, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또한, 도 14(A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 동일한 예를 나타내고 있으나 특별히 한정되지 않고, 한쪽 사이즈와 다른 한쪽의 사이즈가 서로 달라도 좋으며, 표시 품질이 달라도 좋다. 예를 들어 한쪽이 다른 한쪽보다 고정밀도의 표시를 할 수 있는 표시 패널로 하여도 좋다.
도 14(B)는 닫힌 상태로, 태블릿형 단말은, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 한편, 도 14(B)에서는 충방전 제어 회로(9634)의 일 예로 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대해 나타내고 있다.
한편, 태블릿형 단말은 반으로 접을 수 있으므로, 사용하지 않을 때에는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있으므로, 내구성이 뛰어나고, 장기간 사용의 관점에서도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 14(A) 및 도 14(B)에 나타낸 태블릿형 단말은, 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 한편, 태양 전지(9633)는, 하우징(9630)의 한면 또는 양면에 형성할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있으므로 적합하다. 한편 배터리(9635)로는, 리튬 이온 전지를 이용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 14(B)에 나타낸 충방전 제어 회로(9634)의 구성, 및 동작에 대해 도 14(C)에 블록도를 나타내어 설명한다. 도 14(C)에는, 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대해 도시하였으며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가, 도 14(B)에 나타낸 충방전 제어 회로(9634)에 대응하는 부분이 된다.
우선 외광에 의해 태양 전지(9633)에 의해 발전이 되는 경우의 동작예에 대해 설명한다. 태양 전지(9633)로 발전한 전력은, 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압으로 승압 또는 강압하게 된다. 또한, 표시부(9631)에서 표시를 하지 않을 때에는, SW1를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 하는 구성으로 하면 된다.
한편 태양 전지(9633)에 대해서는 발전 수단의 일 예로 나타냈으나 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(페르티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나 또 다른 충전 수단을 조합하여 행하는 구성으로 하여도 좋다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
101; 기판
102; 절연층
103; 게이트 전극 104; 게이트 절연층
105; 산화물 반도체층 106; 보호층
108; 절연층 110; 트랜지스터
111; 컨택트홀 112; 평탄화층
116; 보호층 120; 트랜지스터
130; 트랜지스터 140; 트랜지스터
150; 트랜지스터 199; 부분
201; 산화물 반도체층 202; 절연층
203; 레지스트 마스크 204; 레지스트 마스크
301; 기판 302; 차광부
303; 회절 격자부 304; 그레이톤 마스크
311; 기판 312; 반투광부
313; 차광부 314; 하프톤 마스크
402; 게이트 절연층 601; 기판
602; 포토 다이오드 608; 접착층
613; 기판 622; 광
631; 절연층 633; 절연층
634; 절연층 640; 트랜지스터
642; 전극층 643; 도전층
645; 도전층 656; 트랜지스터
658; 포토 다이오드 리셋 신호선 659; 게이트 신호선
671; 포토 센서 출력 신호선 672; 포토 센서 기준 신호선
4001; 기판 4002; 화소부
4003; 신호선 구동 회로 4004; 주사선 구동 회로
4005; 씰재 4006; 기판
4008; 액정층 4010; 트랜지스터
4011; 트랜지스터 4013; 액정 소자
4015; 접속 단자 전극 4016; 단자 전극
4017; 도전층 4018; FPC
4019; 이방성 도전층 4020; 절연층
4021; 평탄화층 4023; 절연층
4024; 절연층 4030; 전극층
4031; 전극층 4032; 절연층
4033; 절연층 4035; 스페이서
4510; 격벽 4511; 전계 발광층
4513; 발광 소자 4514; 충전재
9000; 테이블 9001; 하우징
9002; 다리부 9003; 표시부
9004; 표시 버튼 9005; 전원 코드
9033; 잠금 장치 9034; 스위치
9035; 전원 스위치 9036; 스위치
9038; 조작 스위치 9100; 텔레비전 장치
9101; 하우징 9103; 표시부
9105; 스탠드 9107; 표시부
9109; 조작키 9110; 리모콘 조작기
9201; 본체 9202; 하우징
9203; 표시부 9204; 키보드
9205; 외부 접속 포트 9206; 포인팅 디바이스
9630; 하우징 9631; 표시부
9633; 태양 전지 9634; 충방전 제어 회로
9635; 배터리 9636; DCDC 컨버터
9637; 컨버터 9638; 조작키
9639; 버튼 104a; 게이트 절연층
104b; 게이트 절연층 106a; 보호층
106b; 보호층 107a; 소스 전극
107b; 드레인 전극 111a; 컨택트홀
111b; 컨택트홀 4018b; FPC
606a; 반도체층 606b; 반도체층
606c; 반도체층 641a; 전극
641b; 전극 9631a; 표시부
9631b; 표시부 9632a; 영역
9632b; 영역
103; 게이트 전극 104; 게이트 절연층
105; 산화물 반도체층 106; 보호층
108; 절연층 110; 트랜지스터
111; 컨택트홀 112; 평탄화층
116; 보호층 120; 트랜지스터
130; 트랜지스터 140; 트랜지스터
150; 트랜지스터 199; 부분
201; 산화물 반도체층 202; 절연층
203; 레지스트 마스크 204; 레지스트 마스크
301; 기판 302; 차광부
303; 회절 격자부 304; 그레이톤 마스크
311; 기판 312; 반투광부
313; 차광부 314; 하프톤 마스크
402; 게이트 절연층 601; 기판
602; 포토 다이오드 608; 접착층
613; 기판 622; 광
631; 절연층 633; 절연층
634; 절연층 640; 트랜지스터
642; 전극층 643; 도전층
645; 도전층 656; 트랜지스터
658; 포토 다이오드 리셋 신호선 659; 게이트 신호선
671; 포토 센서 출력 신호선 672; 포토 센서 기준 신호선
4001; 기판 4002; 화소부
4003; 신호선 구동 회로 4004; 주사선 구동 회로
4005; 씰재 4006; 기판
4008; 액정층 4010; 트랜지스터
4011; 트랜지스터 4013; 액정 소자
4015; 접속 단자 전극 4016; 단자 전극
4017; 도전층 4018; FPC
4019; 이방성 도전층 4020; 절연층
4021; 평탄화층 4023; 절연층
4024; 절연층 4030; 전극층
4031; 전극층 4032; 절연층
4033; 절연층 4035; 스페이서
4510; 격벽 4511; 전계 발광층
4513; 발광 소자 4514; 충전재
9000; 테이블 9001; 하우징
9002; 다리부 9003; 표시부
9004; 표시 버튼 9005; 전원 코드
9033; 잠금 장치 9034; 스위치
9035; 전원 스위치 9036; 스위치
9038; 조작 스위치 9100; 텔레비전 장치
9101; 하우징 9103; 표시부
9105; 스탠드 9107; 표시부
9109; 조작키 9110; 리모콘 조작기
9201; 본체 9202; 하우징
9203; 표시부 9204; 키보드
9205; 외부 접속 포트 9206; 포인팅 디바이스
9630; 하우징 9631; 표시부
9633; 태양 전지 9634; 충방전 제어 회로
9635; 배터리 9636; DCDC 컨버터
9637; 컨버터 9638; 조작키
9639; 버튼 104a; 게이트 절연층
104b; 게이트 절연층 106a; 보호층
106b; 보호층 107a; 소스 전극
107b; 드레인 전극 111a; 컨택트홀
111b; 컨택트홀 4018b; FPC
606a; 반도체층 606b; 반도체층
606c; 반도체층 641a; 전극
641b; 전극 9631a; 표시부
9631b; 표시부 9632a; 영역
9632b; 영역
Claims (6)
- 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 제 1 절연층;
상기 제 1 절연층을 사이에 두고 상기 게이트 전극 위에 위치하고, 트랜지스터의 채널 형성 영역을 가지는 산화물 반도체층;
상기 산화물 반도체층 위에 접하는 제 2 절연층;
상기 산화물 반도체층과 전기적으로 접속되고, 상기 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전층; 및
상기 제 2 절연층 위의 제 3 절연층을 가지고,
상기 산화물 반도체층의 상면은 상기 도전층과 접하는 영역, 상기 제 2 절연층과 접하는 영역, 및 상기 제 3 절연층과 접하는 영역을 가지고,
상기 제 2 절연층의 상면은 상기 도전층과 접하는 영역 및 상기 제 3 절연층과 접하는 영역을 가지고,
단면시에서, 상기 제 2 절연층은 테이퍼 형상을 가지고,
상기 테이퍼 형상의 테이퍼 각은 45° 이하 30° 이상이고,
상면시에서, 상기 제 2 절연층의 채널 폭 방향의 양단부는 상기 산화물 반도체층과 중첩되고,
상기 도전층은 제 1 영역과, 상기 제 1 영역보다 채널 측에 배치되고 또한 채널 폭 방향의 길이가 상기 제 1 영역보다 긴 제 2 영역을 가지고,
상기 제 1 영역과 상기 제 2 영역은 각각 상기 산화물 반도체층과 중첩되는, 반도체 장치.
- 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 제 1 절연층;
상기 제 1 절연층을 사이에 두고 상기 게이트 전극 위에 위치하고, 트랜지스터의 채널 형성 영역을 가지는 산화물 반도체층;
상기 산화물 반도체층 위에 접하는 제 2 절연층;
상기 산화물 반도체층과 전기적으로 접속되고, 상기 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전층; 및
상기 제 2 절연층 위의 제 3 절연층을 가지고,
상기 산화물 반도체층의 상면은 상기 도전층과 접하는 영역, 상기 제 2 절연층과 접하는 영역, 및 상기 제 3 절연층과 접하는 영역을 가지고,
상기 제 2 절연층의 상면은 상기 도전층과 접하는 영역 및 상기 제 3 절연층과 접하는 영역을 가지고,
단면시에서, 상기 제 2 절연층은 테이퍼 형상을 가지고,
상기 테이퍼 형상의 테이퍼 각은 45° 이하 30° 이상이고,
상면시에서, 상기 산화물 반도체층은 상기 제 2 절연층의 채널 폭 방향의 단부의 한쪽을 넘어 신장된 영역 및 상기 제 2 절연층의 채널 폭 방향의 단부의 다른 한쪽을 넘어 신장된 영역을 가지고,
상기 도전층은 제 1 영역과, 상기 제 1 영역보다 채널 측에 배치되고 또한 채널 폭 방향의 길이가 상기 제 1 영역보다 긴 제 2 영역을 가지고,
상기 제 1 영역과 상기 제 2 영역은 각각 상기 산화물 반도체층과 중첩되는, 반도체 장치.
- 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 제 1 절연층;
상기 제 1 절연층을 사이에 두고 상기 게이트 전극 위에 위치하고, 트랜지스터의 채널 형성 영역을 가지는 산화물 반도체층;
상기 산화물 반도체층 위에 접하는 제 2 절연층;
상기 산화물 반도체층과 전기적으로 접속되고, 상기 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전층; 및
상기 제 2 절연층 위의 제 3 절연층을 가지고,
상기 산화물 반도체층의 상면은 상기 도전층과 접하는 영역, 상기 제 2 절연층과 접하는 영역, 및 상기 제 3 절연층과 접하는 영역을 가지고,
단면시에서, 상기 제 2 절연층은 테이퍼 형상을 가지고,
상기 테이퍼 형상의 테이퍼 각은 45° 이하 30° 이상이고,
상기 제 2 절연층의 상면은 상기 도전층과 접하는 영역 및 상기 제 3 절연층과 접하는 영역을 가지고,
상면시에서, 상기 제 2 절연층의 채널 폭 방향의 양단부는 상기 산화물 반도체층과 중첩되고, 상기 도전층의 채널 폭 방향의 양단부는 상기 제 2 절연층과 중첩되고,
상기 도전층은 제 1 영역과, 상기 제 1 영역보다 채널 측에 배치되고 또한 채널 폭 방향의 길이가 상기 제 1 영역보다 긴 제 2 영역을 가지고,
상기 제 1 영역과 상기 제 2 영역은 각각 상기 산화물 반도체층과 중첩되는, 반도체 장치.
- 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 제 1 절연층;
상기 제 1 절연층을 사이에 두고 상기 게이트 전극 위에 위치하고, 트랜지스터의 채널 형성 영역을 가지는 산화물 반도체층;
상기 산화물 반도체층 위에 접하는 제 2 절연층;
상기 산화물 반도체층과 전기적으로 접속되고, 상기 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전층; 및
상기 제 2 절연층 위의 제 3 절연층을 가지고,
상기 산화물 반도체층의 상면은 상기 도전층과 접하는 영역, 상기 제 2 절연층과 접하는 영역, 및 상기 제 3 절연층과 접하는 영역을 가지고,
상기 제 2 절연층의 상면은 상기 도전층과 접하는 영역 및 상기 제 3 절연층과 접하는 영역을 가지고,
상면시에서, 상기 산화물 반도체층은 상기 제 2 절연층의 채널 폭 방향의 단부의 한쪽을 넘어 신장된 영역 및 상기 제 2 절연층의 채널 폭 방향의 단부의 다른 한쪽을 넘어 신장된 영역을 가지고,
단면시에서, 상기 제 2 절연층은 테이퍼 형상을 가지고,
상기 테이퍼 형상의 테이퍼 각은 45° 이하 30° 이상이고,
상면시에서, 상기 제 2 절연층은 상기 도전층의 채널 폭 방향의 단부의 한쪽을 넘어 신장된 영역 및 상기 도전층의 채널 폭 방향의 단부의 다른 한쪽을 넘어 신장된 영역을 가지고,
상기 도전층은 제 1 영역과, 상기 제 1 영역보다 채널 측에 배치되고 또한 채널 폭 방향의 길이가 상기 제 1 영역보다 긴 제 2 영역을 가지고,
상기 제 1 영역과 상기 제 2 영역은 각각 상기 산화물 반도체층과 중첩되는, 반도체 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상면시에서, 상기 게이트 전극은 상기 산화물 반도체층의 적어도 3개의 측면을 넘어 신장된 영역을 가지는, 반도체 장치.
- 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 제 1 절연층;
상기 제 1 절연층을 사이에 두고 상기 게이트 전극 위에 위치하고, 트랜지스터의 채널 형성 영역을 가지는 산화물 반도체층;
상기 산화물 반도체층 위에 접하는 제 2 절연층;
상기 산화물 반도체층과 전기적으로 접속되고, 상기 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전층; 및
상기 제 2 절연층 위의 제 3 절연층을 가지고,
단면시에서, 상기 제 2 절연층은 테이퍼 형상을 가지고,
상기 테이퍼 형상의 테이퍼 각은 45° 이하 30° 이상인, 반도체 장치.
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