KR20210089250A - 국부화된 자기장을 생성하는 기판 지지 어셈블리의 컴포넌트 - Google Patents

국부화된 자기장을 생성하는 기판 지지 어셈블리의 컴포넌트 Download PDF

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KR20210089250A
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Abstract

기판 지지부 또는 에지 링과 같은 기판 지지부 어셈블리의 컴포넌트는 기판 지지부 및/또는 에지 링에 통합되는 복수의 전류 루프를 포함한다. 전류 루프 각각은 기판의 플라즈마 처리 동안 상기 기판 지지부 상에서 지지된 기판 위에서 장력 20 가우스 미만의 국부화된 DC 자기장을 인가하도록 동작가능하게하며, 전류 루프는 측 방향으로 이격되며 기판 지지부 또는 에지 링 주위로 절반 미만으로 연장된다. DC 전력이 공급되면, 전류 루프는 국부적으로 영향을 미치고 기판을 가로질러 플라즈마 처리에서의 불균일을 보상하도록 반도체 기판 위에 국부화된 DC 자기장을 생성한다.

Description

국부화된 자기장을 생성하는 기판 지지 어셈블리의 컴포넌트{A COMPONENT OF A SUBSTRATE SUPPORT ASSEMBLY PRODUCING LOCALIZED MAGNETIC FIELDS}
본 명세서에서 기판 지지 어셈블리 상에서 지지된 반도체 기판의 플라즈마 프로세싱 동안 편차를 보상하고 작은 자기장을 생성하도록 구성된 복수의 전류 루프를 가지는 기판 지지 어셈블리의 컴포넌트가 개시된다. 컴포넌트는 에지 링 또는 임계치수 (CD) 균일성의 향상된 제어뿐만 아니라 방법 및 사용을 허용하는 조정가능한 정전 척 (ESC) 과 같은 기판 지지부 일 수 있다.
이 부분에서 지식의 문서, 조항 또는 항목이 참조 또는 논의되는 경우에, 이러한 참조 또는 논의는 이러한 지식의 문서, 조항 또는 항목 또는 이들의 조합이 우선 일에서의 것이었거나, 공중이 입수 가능하였거나, 공중에게 공지되었거나, 통상적인 일반적인 지식의 일부이었거나; 이와 달리 적용 가능한 법령들 하에서 선행 기술을 구성하거나; 또는 이 부분과 관련된 임의의 문제를 해결하려는 시도와 관련된 것으로서 알려졌음을 말하거나 인정하는 것은 아니다.
공동소유된 미국 특허 번호 제 6,921,724 호는 웨이퍼 온도를 보고하는 온도센서와 웨이퍼를 홀딩하기 위한 ESC를 포함한 웨이퍼 에칭을 위한 에칭 처리기를 개시한다. 척은 온도 제어 시스템에 의해 제어된 가열기를 포함하고, 온도 센서는 선택가능한 세트 포인트 온도에서 ESC 온도를 유지하도록 하는 온도 제어 시스템에 동작적으로 (operatively) 연결된다. 제 1 세트 포인트 온도 및 제 2 세트 포인트 온도가 선택된다. 웨이퍼는 척 상에 위치하고 제 1 세트 포인트 온도로 세트된다. 다음으로 웨이퍼는 제 1 기간에서는 제 1 세트 포인트 온도로 제 2 기간에서는 제 2 세트 포인트 온도로 프로세싱된다.
공동소유된 미국 특허 제 6,847,014 호는 온도-제어된 베이스, 열 절연체, 평면 지지부 및 가열기를 포함하는 플라즈마 처리를 위한 ESC를 개시한다. 온도-제어된 베이스는 기판의 원하는 온도 아래의 온도를 가진다. 열 절연체는 온도-제어된 베이스 위에 배치된다. 평면 지지부는 기판을 홀딩하고 열 절연체 위에 배치된다. 가열기는 평면 지지부 내에 내장 (embedded) 및/또는 평면 지지부의 하측에 배치되고, 복수의 대응하는 가열 구역을 가열하는 복수의 가열 엘리먼트를 포함한다. 공급된 전력 및/또는 가열 엘리먼트 각각의 온도는 독립적으로 제어된다.
공동소유된 미국 특허 공개 번호 제 2011/0092072 호는 확장가능한 멀티플렉싱 레이아웃으로 배열된 다중의 독립적으로 제어가능한 평판 가열 구역과 독립적으로 평판 가열 구역을 제어하고 전력 공급을 하는 전자장치를 포함하는 반도체 플라즈마 처리 장치에서의 기판 지지 어셈블리를 위한 가열 플레이트를 개시한다.
따라서, 막 두께 편차, 에칭 챔버로 유도된 에칭 레이트 불균일 및 플라즈마 생성으로부터의 큰 자기장으로 유도된 불균일을 수정하기 위한 방위적 플라즈마 처리 레이트 불균일에 대한 조정 및/또는 공간적 수정을 하는 것이 가능한 에지링 또는 ESC를 포함하는 기판 지지부 어셈블리와 같은 기판 지지부 어셈블리의 컴포넌트를 요구한다.
통상적 기술의 특정 양태는 본 발명의 개시를 용이하게 하기 위해 설명되었지만, 출원인은 어떠한 방식으로도 이러한 기술적 양태를 포기한 것은 아니며 청구된 발명은 본 명세서에서 설명된 통상의 기술적 양태들을 포괄 또는 포함 할 수 있다는 것이 고려된다.
적어도 하나의 반도체 기판의 플라즈마 처리 동안 플라즈마에서 작은 자기장을 생성하는 다수의 전류를 통합하는 에지 링이나 기판 지지부를 포함하는 기판 지지 어셈블리를 개시하고 있다. 컴포넌트는 영구자석 또는 철심 없이 국부화된 자기장을 생성한다. 자기장은 반도체 기판상의 처리 과정에서 회로에 손상을 피할 정도로 충분히 작지만, 플라즈마 에칭 동안 이러한 에칭 레이트로 국부화된 플라즈마 프로세싱을 증가 또는 감소시키도록 플라즈마에 영향을 줄 만큼 충분히 강하다. 국부화된 플라즈마 처리 레이트에서 공간 조정은 막 두께 편차, 챔버 불균일 및/또는 자기장유도 불균일을 보정 할 수 있다.
에칭과 같은 플라즈마 처리 동안, 전류 루프는 플라즈마를 조작하기 위해 전력공급 될 수 있고, 막 두께 편차, 챔버 불균일 및/또는 자기장으로 유도된 불균일을 보상 하도록 방위적 플라즈마의 공간 조정에 영향을 미친다.
도 1은 ESC를 포함하는 기판 지지 어셈블리의 단면도를 도시한다.
도 2는 일 실시예에 따른 기판 지지 어셈블리 컴포넌트의 평면도 (도 2a) 및 연관된 수직 인가된 자기장의 단면도 (도 2b) 를 도시한다.
도 3은 일 실시예에 따른 기판 지지 어셈블리 컴포넌트의 사시도를 도시한다.
도 4는 다른 실시예에 따른 기판 지지 어셈블리 컴포넌트의 평면도를 도시한다.
도 5는 또 다른 실시예에 따른 기판 지지 어셈블리 컴포넌트의 평면도를 도시한다.
도 6은 또 다른 실시예에 따른 기판 지지 어셈블리 컴포넌트의 평면도를 도시한다.
도 7은 일 실시예에 따른 기판 지지부를 둘러싸는 컴포넌트의 평면도를 도시한다.
도 8은 일 실시예에 따른 기판 지지부를 둘러싸는 컴포넌트의 사시도를 도시한다.
도 9는 다른 실시예에 따른 기판 지지부를 둘러싸는 컴포넌트의 평면도를 도시한다.
도 10은 일 실시예에 따른 기판 지지부의 컴포넌트 및 일 실시예에 따른 기판 지지부를 둘러싸는 컴포넌트의 평면도를 도시한다.
도 11은 다른 실시예에 따른 기판 지지부의 컴포넌트의 평면도 및 다른 실시예에 따른 기판 지지부를 둘러싸는 컴포넌트의 평면도를 도시한다.
도 12는 또 다른 실시예에 따른 기판 지지부의 컴포넌트의 평면도 및 또 다른 실시예에 따른 기판 지지부를 둘러싸는 컴포넌트의 평면도를 도시한다.
도 13은 기판의 부분 에칭 후의 에칭 레이트 패턴의 평면도를 도시한다.
도 14는 기판의 최종 에칭 후의 에칭 레이트 패턴의 평면도를 도시한다.
기판 온도에서 작은 (예를 들어 5℃ 미만의) 방위를 위한 수정에 의한 기판상의 정확한 방위각 CD 제어는 (예를 들어 1 nm/℃ 만큼 높은) 기판 온도에 민감한 CD 균일성을 해결할 수 있다. 예를 들어, 방위적으로 대칭적인 에칭 챔버 디자인에서도, 막 두께 불균일은 얇은 막을 갖는 기판 부분이 기판 상의 다른 부분보다 빠른 막 세정에 들어가는 것과 같이, 에칭 레이트 불균일을 야기한다. 하드웨어에서 작은 편차성 또한 방위각 에칭 레이트 (예를 들어 1% 보다 작은) 불균일에 기여한다. 플라즈마 생성에 사용되는 것과 같은 넓게 인가된 (예로 20가우스 보다 큰) DC 자기장은 플라즈마 에칭에서 에칭 레이트 불균일의 원인이 될 수 있다. 이러한 자기장은 플라즈마 내의 전자상의 F = E x B (여기서 E는 플라즈마 마그마의 전기장이고 B는 자기장이다) 로 정의되는 힘 F를 유도하고, 이는 플라즈마 에칭 동안 방위적 불균일을 야기하며, 이러한 플라즈마 내의 불균일은 에칭 레이트의 불균일을 일으킬 수 있다.
도 1은 기판 (70) 및 조정가능한 ESC를 포함하는 기판 지지부 어셈블리 (100) 의 단면 사시도를 도시한다. 조정가능한 ESC는 베이스플레이트를 관통하여 배치되는 냉각 유체 채널 (20) 을 갖는 베이스 플레이트 (10) 를 포함한다. 열 절연층 (30) 은 베이스 플레이트 (10) 상에 배치된다. 가열 플레이트 (40) 는 열 절연층 (30) 상에 배치되고, 기판 지지부를 측면으로 가로질러 분포된 개별 가열 구역 (50) 의 어레이를 포함하며, CD 제어를 위한 공간 온도 프로파일을 조정하도록 동작가능하다. 세라믹 플레이트 (60) 는 가열 플레이트 (40) 상에 배치된다. 기판 (70) 은 세라믹 플레이트 (60) 위에 배치되고, 세라믹 플레이트에 포함된 정전 척킹 (chucking) 적극 (미도시) 에 의해 ESC에 정적기적으로 클램핑된다. 기판 지지부 (100) 가 표준 또는 조정 불가능한 ESC를 조정 가능한 ESC 대신 포함할 수도 있다는 것을 주목하여야 한다. 기판 지지 어셈블리는 직경이 적어도 약 200mm 또는 직경이 적어도 약 300mm, 또는 직경이 적어도 약 450mm으로 기판을 지지하도록 구성된다. 컴포넌트의 재료는 특별하게 제한되지 않는다. 베이스 플레이트 (10) 는 바람직하게는 알루미늄 또는 스테인레스 스틸 같은 적합한 열 전도체로 만들어진다. 세라믹 플레이트 (60) 는 바람직하게는 산화알루미늄 (Al2O3) 또는 질화알루미늄 (AlN) 등의 적합한 세라믹 재료로 만들어진다. 열 절연층 (30) 은 바람직하게는 베이스플레이트 (10) 에 가열 플레이트 (30) 를 부착하는 실리콘 재료를 포함한다. 에폭시, 실리콘 또는 금속결합 (metallurgial bond) 은 바람직하게는 세라믹 플레이트 (60) 에 열 플레이트 (40) 를 부착하는데 사용된다.
(예로 플라즈마 에칭) 동작 조건하에서, 플라즈마 생성에 사용되는 DC 자기장은 에칭 레이트 불균일의 알려진 원인이다. 예를 들어, 플라즈마 볼륨에서 처리 과정중인 기판의 평면과 평행한 자기장은 인가된 자기장의 가우스 당 약 5% 에칭 레이트 불균일로 방위적 에칭 레이트 패턴의 불균일을 유도하도록 예측된다. 박막 두께 편차 및 에칭 챔버 하드웨어 편차도 방위적 에칭 레이트 불균일에 기여한다고 알려져 있다.
유도된 불균일은 인가된 DC 자기장을 이용하여 방위적 에칭 레이트 패턴을 조정하기 위해 사용될 수 있다. 이러한 인가된 자기장은 상대적으로 작고 (예로, 20 가우스 또는 10 가우스보다 작고, 바람직하게는 1가우스 또는 1/2가우스 보다 작거나 같고), 다른 에칭 파라미터 (예로 CD 균일성, 기판 온도) 에 중대한 영향을 주지 않고 만들어진 에칭 레이트와 같은, 플라즈마 프로세싱에서 국부적인 수정을 허용한다. 예를 들어, 상대적으로 작은 인가된 자기장도 에칭되는 기판 상의 회로에 대한 잠재적 손상을 최소화한다. 따라서, 막 두께 편차, 에칭 챔버 하드웨어 및 플라즈마의 자기장에 의해 유도된 방위적 에칭 레이트 불균일이 에칭 프로세스에서 검출된 경우, 기판 지지부로부터 생성되는 기판 위의 국부화된 자기장은 방위적 에칭 레이트 패턴을 조정하기 위해 사용될 수 있다. 유사한 결과는 플라즈마 보조 증착과 같은 다른 플라즈마 처리에서 얻어질 수 있다.
이러한 국부화된 자기장을 인가하기 위해, 적어도 하나의 전류 전달 도체 (전류 루프) 가 전력공급이 될 수도 있다. 도 2는 기판지지 어셈블리 (100)(도 2a) 의 컴포넌트에 내장된 전류 전달 전도체 (150) 를 도시한다. DC 전류가 전류 전달 전도체 (150) 를 통해 흐르는 경우, 자기장 (도 2b) 은 기판지지 어셈블리 (100) 및 기판 (70) 에 수직 방향으로 주로 발생된다. (예로, 플라즈마 에칭) 동작 조건하에서, 전도체 (150) 는 베이스플레이트 (10) 로의 RF, 가열 플레이트 (40) 로의 전력 및 ESC로의 전압과 같은 기판 지지 어셈블리 (100) 의 다른 컴포넌트와 독립적으로 동작된다. 전도체 (150) 는 DC 전력이 컴포넌트의 본체를 관통하는 전기적 리드에 의해 공급되는 경우, DC 자기장을 생성하도록 구성된다.
작은 자기장을 생성하기 위해, 복수의 전도체 (150) 는 에칭 레이트 패턴과 같은 플라즈마 처리의 조정 및/또는 수정을 효과적으로 하도록 인가된 자기장을 생성하기 적합한 위치에 에지 링 및 또는 기판 지지부를 가로질러 측 방향으로 이격되어 위치되어있다. 전도체 (150) 는 세라믹 플레이트 (60) 와 같은 ESC 세라믹과 같은 컴포넌트에 위치될 수도 있다. 전도체 (150) 는 베이스 플레이트 (10) 와 같은 다른 컴포넌트에 위치될 수도 있다. 전도체 (150) 는 또한 에지 링과 같은 기판 지지부 인접 하드웨어에 위치될 수도 있다. 바람직하게는, 전류 전달 전도체 (150) 는 전도체 내부의 전류의 흐름에 의한 생성된 어떠한 열도 실질적으로 기판 온도를 변경하지 않도록, 베이스 플레이트 (10) 안에 위치한다. 베이스 플레이트 (10) 에 통합되면, 바람직하게 전도체 (150) 는 전기적 절연 쉬스 (sheth) 를 갖는 와이어이다.
전류 전달 전도체 (150) 는 바람직하게는, 인가된 DC 전류가 전도체 안으로만 흐르고 전도체가 내장된 기판 지지 컴포넌트내서에 흐르지 않는 것을 보장하기 위하여 주변으로부터 전기적 절연된 전도성 트레이스, 케이블, 또는 와이어를 포함할 수도 있다. 전기적 절연은 전류 전달 전도체 (150) 를 둘러싸는 얇은 전기적 절연층 또는 절연층들을 제공함으로써 구현될 수도 있다. 예를 들어, 전류 전달 전도체 (150) 가 전기적으로 전도성인 컴포넌트 내에 배치된 경우, 전기적 절연 재료나 쉬스의 층 또는 층들은 전기적 절연을 위해 전도체 주위에 배치된다. 전기 절연 재료는 캡톤 (Kapton) 막, 에폭시 막, 실리콘 막 및 이들의 조합을 포함할 수도 있다. 전류 전달 전도체 (150) 가 전기적 비전도체인 컴포넌트 내에 배치된면, 전기적 절연 재료나 쉬스의 얇은 층 또는 층들은 전기 절연을 위해 요구되지 않는다. 전도체 (150) 의 재료는 바람직하게는 구리를 포함하지만, 적합한 전기 전도성 있는 다른 재료가 포함될 수도 있다.
전도체 (150) 는 전류 루프 (150) 를 형성하도록 기판 지지부의 컴포넌트 내에 배치될 수도 있다. 전류 루프 (150) 는 기판 (70) 상부면의 평면을 참조하고 컴포넌트 내의 임의의 바람직한 형상으로 형성될 수도 있고, 바람직하게는 원형 또는 반원형이다. 다른 형상은 타원형, 반타원형, 정사각형, 직사각형, 사다리꼴, 삼각형 또는 다른 다각형일 수도 있다. 와이어가 세라믹 플레이트 (60) 에 통합된 전도체 (150) 로 선택된다면, 와이어는 컴포넌트의 분말 원료를 포함하는 몰드에서 원하는 위치에 위치할 수도 있다. 몰드된 컴포넌트는 다음으로 컴포넌트를 형성하도록 소성 된다. 전도성 트레이스가 전도체 (150) 로 선택된다면, 트레이스의 분말 원료 컴포넌트를 형성하는 몰딩의 후속 소성으로 분말 몰딩에서 패턴으로 형성될 수도 있다. 전도성 트레이가 전도체 (150) 로 선택되고 컴포넌트의 외면상에 위치되면, 금속 또는 다른 재료는 컴포넌트 상에 전류 루프 형성하도록 금속 또는 다른 재료의 후속 에칭으로 컴포넌트 상에 도금될 수도 있다. 개별 와이어가 전도체 (150) 로 선택되고 컴포넌트 상부 면에 형성된다면 , 홈 (groove) 은 와이어를 수용하기 적합한 치수로 표면내에 머쉬닝 될 수도 있고 절연 와이어는 적합한 접착제를 이용하여 홈에 장착될 수 있다.
전류 루프 (150) 는 이에 연결된 전기 리드에 의해 DC 전력을 공급받을 수 있다. 도 3은 전력 공급 (위쪽 화살표) 및 전력 회수 (아래쪽 화살표) 용 리드 (130) 을 가진 전류 루프 (150) 를 포함하는 기판 지지 어셈블리 (100) 의 사시도를 도시한다. 전류 루프 (150) 는 베이스 플레이트 내 또는 상에 배치된다. 리드는 리드상에 자기장이 생성되게 수 mm 간격으로 이격되어, 리드 상에서 생성 자기장 및 특히 전류 루프 (150) 에 근접한 자기장이 서로로 상쇄되고 에칭되는 기판 (70) 위에 자기장에서 간섭되지 않게 한다. (도 2a).
전류 루프, 또는 루프들은 단일 턴을 포함할 수도 있다. 그러나, 코일 또는 코일 유사 구조를 형성하는 복수의 턴을 포함하는 전류 루프 또는 루프들 또한 고려된다. 코일 또는 코일 유사 구조는 에칭 처리 동안 인가된 자기장을 생성하는데 요구되는 DC 전류량을 감소시킬 수도 있다. 전류 루프 또는 루프들의 실시예들은, 바람직하게는 기판에 평행한 평면에 배치된다. 그러나, 전류 루프 또는 루프들은 평행하지 않은 배치가 요구된다면 기판과 평행하지 않는 평면에 배치될 수도 있다.
방위적 에칭 레이트 패턴과 같은 균일한 처리를 달성하기 위한 플라즈마 조정 및/또는 수정을 하는데 효과적인 인가된 자기장을 치수가 렌더 (render) 하는 동안은, 전류 전달 전도체 (150) 의 치수는 특별하게 제한되지 않는다. 전류 전달 전도체 (150) 의 길이는 대응하는 전류 루프 (150) 가 원하는 형태로 성형될 수 있도록 선택될 수도 있다. 예를 들어, 직경 300mm 웨이퍼가 에칭되면, 국부화된 자기장 각각은 약 1-150mm 사이 바람직하게는 약 1-75mm 사이의 루프 직경으로 형성된 단일 원형 모양의 전류 루프에 의해 생성될 수 있다. 전류 루프의 형상 및 기판 지지부에서의 전류성 루프의 요구되는 수에 따라서 200개까지의 전류 루프를 포함한 컴포넌트의 경우에서와 같이 독립된 전류 루프의 길이는 5-1000mm, 예컨데 5-50mm 또는 50-1000mm 일 수도 있다. 전류 전달 전도체 (150) 자체의 직경은 특별히 제한되지 않고, 적합한 인가된 국부 자기장을 형성하는 임의의 직경 또는 치수일 수도 있다. 예를 들어, 직경 300mm 웨이퍼가 에칭되면, 전류 루프는 약 0.5mm-10mm 사이 바람직하게는 0.5mm-5mm 사이의 직경을 가지는 와이어 일 수도 있다. 전도성 트레이스가 전류 루프 (150) 로 된 경우, 트레이스는 두께가 약 0.5mm-10mm 사이 바람직하게는 0.5mm-5mm 사이이고, 폭이 약 0.5mm-10mm 사이 바람직하게는 0.5mm-5mm 사이인 직사각형 형태로 형성될 수도 있다. 전류 루프에서의 전류의 방향은 특별히 제한되지 않고, 시계 방향 또는 시계 반대 방향 일 수도 있다. 바람직하게는, 전류 루프 (150) 에서의 전류 흐름은 전류 흐름의 방향을 스위칭하도록 가역적이게 구성되고 따라서 필요시 인가된 DC 자기장의 방향을 스위칭한다.
설명의 목적을 위해, 도 2는 단일 전류 루프 (150) 를 포함하는 기판 지지 어셈블리 (100) 의 컴포넌트의 일 실시예를 도시한다. 그러나 국부화된 자기장을 제공하기 위해 기판 지지부에서의 복수의 전류 루프 (150) 를 갖는 것이 바람직하다. 복수의 전류 루프 (150) 는 기판 위의 국부화된 자기장 력에 필요한 DC 전류 감소를 허용한다. 복수 전류 루프 (150) 의 장점은 루프 각각은 서도 독립적으로 동작될 수 있고 그런 경우 전류 루프 각각은 다양한 전력 레벨로 공급될 수도 있고 불균일 처리는 보다 효과적으로 보정 및/또는 수정될 수 있다. 복수의 전류 루프의 전류 루프 (150) 각각이 독립적으로 동작 가능하다면, 보다 정밀한 튜닝 능력이 기판 위에 인가된 자기장에 부여된다. 바람직하게는 복수의 전류 루프 (150) 는 동일하거나 상이한 전력 레벨로 동일 하거나 상이한 시간에 루프가 전력을 공급받을 수 있게, 제어기에서 제어되는 하나 이상의 DC 전력원에 연결된다. 바람직하게는, DC 전력원, 또는 전력원 들은, 각 루프가 시간-영역 다중화에 의해 개별적으로 튜닝 되도록 다중화된 (multiplexed) 전력 공급 설계를 포함하고, 전류 루프 (150) 각각에 전력을 공급할 수 있다. 바람직하게는, 복수의 전류 루프의 각 전류 루프 (150) 의 주변부는 오버랩이 발생하지 않도록 근접한 전류 루프의 주변부로부터 측면으로 오프셋 된다. 바람직하게는, 복수의 전류 루프 (150) 는, 루프가 배치된 컴포넌트 중심을 수직으로 교차하는 평면이 컴포넌트의 절반 각각의 실질적인 거울상을 생성하도록, 측면 대칭되거나 등거리 방식으로 배치된다. 컴포넌트의 전류 루프 (150) 는 바람직하게는, 예를 들어 직사각형 격자, 육방 격자, 원형 배열 또는 임의의 원하는 패턴과 같이 정의되는 패턴으로 배열된다.
도 4는 복수의 전류 루프 (150) 를 포함하는 기판 지지 어셈블리 (100) 의 컴포넌트의 바람직한 일 실시 예를 도시한다. 도 4는 서로 마주보는 직선의 다리를 포함하고 D-형상인 두 개의 개별 전류 루프 (150) 를 갖는 바람직한 일 실시예를 도시 한다. 전류 루프 (150) 는 같은 크기일 수도 있고 상이한 크기일 수도 있다. 바람직하게는, 전류 루프 (150) 각각은 지지부나 에지 링의 주위로 약 절반 미만으로 확장한다. 전류 루프 (150) 는 기판 지지 컴포넌트의 주변 영역을 향해 배치되는 것으로 도시되나, 원하는 임의의 방사상 위치에 배치될 수도 있다. 이러한 두 루프의 전류가 같은 방향 (예로, 모두 시계 방향 또는 모두 반시계 방향) 으로 인가되면, 도 2에서 도시된 것과 유사한 자기장이 생성된다. 두 루프의 전류가 상이한 방향 (예로, 하나는 시계방향이고 하나는 반시계방향) 으로 인가되는 경우, 인가된 자기장의 특정 부분은 기판의 중심 위에서 상쇄된다.
도 5는 다수의 전류 루프 (150) 를 포함하는 기판 지지 어셈블리 (100) 의 바람직한 일 실시예를 도시한다. 도 5는 직선 다리가 안쪽을 향하고 D-형상을 가진 각각의 네 개의 개별 전류 루프 (150) 를 갖는 바람직한 일 실시예를 도시한다. 도 4의 도시와 유사하게, 전류 루프 (150) 는 기판 지지 컴포넌트의 주변 영역을 향해 배치되는 것으로 도시되나, 원하는 임의의 방사상 위치에 배치될 수도 있다. 네 개의 전류 루프 (150) 는, 도 4의 두 개의 개별 루프에 의해 생성된 인가된 자기장과 유사하게 네 개의 루프 (150) 각각에서의 전류 방향에 의하여 기판 위에서 다양한 방향으로 인가된 자기장을 생성할 수 있다.
도 6은 더 복잡한 자기장 패턴을 기판 위에서 생성될 수 있고, 다양한 전류 루프 (150) 에서 전류 방향의 제어하는 원형 전류 루프를 갖는 기판 지지 어셈블리 (100) 의 컴포넌트의 일 실시예를 도시한다. 도 6의 실시예는 중심 전류 루프를 둘러싸는 8개의 외각 전류 루프를 갖는 9 개의 개별 전류 루프 (150) 를 포함한다. 원하는 경우, 전류 루프 (150) 의 총 개수는 9개 보다 훨씬 더 클 수 있고, 약 200개 만큼 많을 수 있다. 전류 루프 (150)가 더 많아질수록 기판 위의 인가된 자기장에 부여된 미세한 조정 능력이 증가한다.
도 7은 기판 지지부 (100) 를 둘러싸도록 하는 컴포넌트는 적어도 하나의 전류 루프 (150) 를 포함하고, 기판 지지부 (100) 는 전류 루프를 포함하지 않는 기판 지지부 조립체 (100) 의 일 실시예를 도시한다. 컴포넌트로부터의 자기장 생성은 기판 (70) 의 바깥쪽 에지의 불균일을 보상한다. 도 7은 에지 링 (110) 이 기판 (70) 상부 면에 실질적으로 평행한 평면에 배치된 두 개의 전류 루프 (150) 를 포함하는 일 실시예를 도시한다. 전류 루프 (150) 는 실질적으로 기판 지지부 (100) 를 둘러싸고 에지 링 (110) 의 양측 상에 배치된 반원형 형태의 블록으로 형성된다. 루프는 두 자기장이 발생 될 수 있도록 서로에 대해 독립적으로 동작된다. 전류 루프의 주요 다리는 동일하거나 상이한 평면에 있을 수 있다. 도 8은 에지 링 (110) 에 배치된 전류 루프 (150) 의 사시도를 도시한다. 루프는 전력 공급 (위쪽 화살표) 및 전력 회수 (아래쪽 화살표) 를 위한 전기적 리드 (130) 와 수직적으로 오프셋된 주요 다리를 포함한다. 리드는 리드상에 자기장이 생성되게 수 mm 간격으로 이격되어, 전류 루프 (150) 는 베이스 플레이트 내 또는 상에 배치된다. 리드는 리드상에 자기장이 생성되게 수 mm 간격으로 이격되어, 리드 상에서 생성 자기장 및 특히 전류 루프 (150) 에 근접한 자기장이 서로로 상쇄되고 에칭되는 기판 (70) 위에 자기장에서 간섭되지 않게 한다. (도 2a). 원한다면, 에지 링 (110) 은 두 개 이상의 전류 루프 (150) 를 포함할 수 있다. 도 9는 에지 링 (110) 이 네 개의 전류 루프 (150) 를 포함하고, 상기 기판 지지부 (100) 는 어떠한 전류 루프도 포함하지 않는 일 실시예를 도시한다. 네 개의 각 전류 루프 (150) 는 또 다른 하나의 루프 (150) 와 정반대 방향에 위치된다.
도 10은 기판 지지부를 둘러싸는 컴포넌트 (110) 및 기판 지지부 (100) 모두는 적어도 하나의 전류 루프 (150) 를 포함하는 기판 지지 어셈블리 (100) 의 컴포넌트의 일 실시예를 도시한다. 기판 지지부 (100) 를 둘러싸는 에지 링 (110) 과 같은 하드웨어에 적어도 하나의 전류 루프 (150) 를 추가하는 것은 기판의 가장 바깥쪽 에지로 기판 위의 인가된 자기장의 영향력을 확장한다. 도 10의 실시예에서, 기판 지지부 (100) 및 에지 링 (100) 은 각각 두 개의 전류 루프 (150) 를 포함한다. 기판 지지부에 통합되는 전류 루프는 서로 마주보는 일자 다리를 가진 D-형태이다. 에지 링에 통합된 전류 루프는 기판 지지부의 전류 루프에 대하여 90 ° 오프셋 된다. 에지 링 (110) 과 기판 지지부에서 전류 루프 (150) 는 기판 표면 또는 서로에 대해 평탄할 수도 있고 아닐 수도 있다. 에지 링 (110) 에서의 전류 루프 (150) 는 바람직하게는 그 둘레의 실질적인 부분 주위로 연장된다.
기판 지지 어셈블리 (100) 가 포함하는 전류 루프 (150) 의 수는 도 11에서 도시된 바와 같이 2보다 클 수 있고, 기판 지지부 (100) 및 에지 링 (110) 은 모두는 각각 4개의 전류 루프 (150) 를 포함한다. 도 12는 지지부가 9개의 전류 루프 (150) 를 포함하고 에지 링 (110) 이 12개의 전류 루프 (150) 를 포함하는 기판 지지 어셈블리 (100) 의 일 실시예를 도시한다. 에지 링 또는 지판 지지부에 포함된 전류 루프 (150) 는 대칭적으로 측 방향을 따라 분포한다.
전류 루프는 정전 클램핑 구성, 가열 구성 및/또는 온도 제어된 베이스플레이트를 통합할 수도 있고 아닐 수도 있는 모든 타입의 기판 지지부에 포함될 수 있다. 전류 루프를 포함한 기판 지지부를 사용하여 에칭 레이트 패턴을 제어 및/또는 조정하는 바람직한 방법에서, 기판은, 베이스 플레이트, 베이스 플레이트 위에 배치된 열 절연층, 열 절연층 위에 배치된 가열 플레이트, 열 절연층 위에 배치된 세라믹 플레이트 및 전류 루프를 포함하는 방법은 기판 지지부 상에서 지지되고, 기판 지지부 상에 배치된 기판을 에칭하는 단계; 에칭을 시작한 후에 방위적 에칭 레이트 불균일과 같은 에칭 레이트 불균일을 검출하는 단계, 에칭 레이트 불균일을 수정 및/또는 정정하는 국부화된 DC 자기장을 생성하도록 DC 전력을 하나 이상의 전류 루프에 제공하는 단계를 포함한다.
방위적 에칭 레이트 불균일이 다음과 같이 검출될 수도 있다. 처리될 반도체 기판의 경우에 폴리실리콘 박막과 같은 박막을 포함하는 기판은 표준 간섭측정 기법을 이용하여 기판에 걸친 다양한 위치에서 박막의 두께를 결정하기 위해 검사된다. 다음으로 기판은 플라즈마 에칭 또는 부분 에칭된다. 에칭 또는 부분 에칭 후에, 박막의 두께는 표준 간섭 측정 기법을 사용하여 다시 측정된다. 두 개의 박막 두께 측정치 간의 차이는 기판 표면 상에 에칭 패턴을 생성할 수 있는 적합한 알고리즘에 의해 결정된다. 에칭 레이트 패턴으로부터, 기판상에 남은 막 두께 평균 깊이는 표준 편차와 광의의 최대 및 최소 깊이와 같은 다른 파라미터와 함께 결정된다. 이러한 파라미터는, 동일한 에칭 처리 과정중인 웨이퍼 배치 (batch) 의 후속 에칭 동안, 방위적 에칭 레이트 불균일을 수정 및/또는 조정하기 위해 자기장의 선택적 인가가 어디에 적용되는지를 결정하는데 사용된다.
대안적으로, 기판의 들어오는 웨이퍼 두께가 측정될 수 있고, 균일한 에칭을 제공하기 위한 B-필드 패턴이 결정될 수 있고, 기판 배치 (batch) 의 에칭이 수행될 수 있다. 다른 방법으로, 기판이 에칭될 수 있고, 에칭을 위한 방위적 패턴이 결정될 수 있고, 자기장 보정이 결정되고, 자기장 보정이 인가되는 동안 다음 기판이 에칭된다. 에칭 레이트 또는 다른 파라미터는 플라즈마 에칭 동안 모니터링 될 수 있고, 전류 루프는 플라즈마 에칭 처리 동안 로컬 에칭 레이트 편차를 보상하기 위해 전력을 공급받을 수 있다.
실시예 1
도 7의 구성과 유사하게, 약 400㎚의 깊이로 에칭되는 표면에 1㎛ 두께의 실리콘 산화막을 갖는 실리콘 웨이퍼는 두 개의 전류 루프를 갖는 에지 링에 의해 둘러싸여 있고, 공급 트레이스 및 리턴 트레이스는 비평면이다. 에칭은 플루오르카본 에칭 가스를 사용하여 수행될 수 있다. 기판은 플라즈마 에칭 진공 챔버 내에 로드되고 약 200㎚의 깊이로 부분적으로 에칭되고 그 다음 챔버에서 제거된다. 간섭계형 (interferometric) 기술들은 부분적인 에칭하기 전 후에 기판 위의 막 두께 프로파일을 측정하여 에칭 레이트 불균일을 결정하는데 사용된다. 이러한 측정으로부터, 알고리즘은 에칭 레이트 패턴을 생성하기 위해 사용된다. 패턴 분석 이후, 파라미터는 방위적 에칭 레이트 불균일이 결정되도록 수행하기 위한 수정 및/또는 조정을 결정하도록 사용된다. 부분 에칭은 19, 2㎚ (10%) 의 3시그마 표준 편차로 192.4㎚ 평균 막 깊이가 되도록 결정된다. 글로벌 최대와 최소간의 차이는 31.9㎚ (16.6%) 이다. 에칭 레이트 패턴의 분석은 도 13에 도시한다. 기판 (70) 상의 (검정) 지역 (190) 은 (회색) 지역 (180) 보다 빠른 에칭 레이트로 에칭되는 것으로 도시된다.
그 다음 기판 (70) 상의 남은 부분의 에칭이 수행된다. 후속 에칭 동안, DC 전력은 에지링 (110) 에 배치된 전류 루프 (150) 에 공급된다. DC 전력은 3 가우스 자기장이 에지 링 (110) 에 의해 생성되도록 전류 루프 (150) 에 공급된다. 전술 한 바와 같이, 에칭 종료 후, 에칭 레이트 패턴은 결정된다. 이러한 에칭의 결과 13.9㎚ (7.3%) 의 3 시그마 표준 편차로 평균 189.5㎚로 막 두께 제거된다. 글로벌 최대와 최소 간의 차이는 25.2㎚ (13.3%) 이다. 에칭 레이트 패턴의 분석은 도 14에 도시한다. 기판 (70) 상의 (회색) 지역 (190) 은 (회색) 지역 (180) 보다 느린 에칭 레이트로 에칭되는 것으로 도시된다.
따라서, 인가된 DC 자기장의 존재 하에서 기판 에칭은 에칭 레이트 불균일을 보상하고, 따라서 보다 균일한 에칭 레이트를 제공할 수 있다. 에지 링의 전류 루프로부터 생성된 약 3가우스의 인가된 자기장에서, 방위적 에칭 레이트 불균일은 (부분 에칭 후와 최종 에칭 후의 편차가) 약 2.7%의 3시그마 표준편차로 (부분 에칭 후와 최종 에칭 후의 범위가) 약 3.3% 감소된다. 또한, 3가우스 자기장 인가는 부분 에칭에서 더 빠른 에칭 레이트로 에칭된 지역은 최종 예칭 단계에서 더 느린 에칭 레이트로 에칭되고, 따라서, 방위적 에칭 레이트 불균일을 수정할 수 있는 것을 보여준다. 유사하게, 3가우스 자기장 인가는 부분 에칭에서 더 느린 에칭 레이트로 에칭된 지역은 최종 예칭 단계에서 더 빠른 에칭 레이트로 에칭되고, 따라서, 방위적 에칭 레이트 불균일을 수정할 수 있는 것을 보여준다.
실시예 2
에칭 레이트 편차를 보상하도록 하는 처리 설계;
a. 웨이퍼가 부분적으로 에칭되고, 에칭 레이트 불균일이 측정된다.
b. (기존 지식을 기반으로) 자기장 패턴을 웨이퍼 위의 플라즈마에 인가한다.
c. 다른 웨이퍼를 에칭하고, 인가된 장이 알려졌기 때문에, 인가된 자기장 패턴에 대한 에칭의 에칭 패턴 민감도를 결정한다.
d. 최적의 자기장 패턴을 결정하기 위해 선택적으로 a 내지 c 단계를 반복한다.
실시예3
수용되는 웨이퍼 두께의 편차를 보상하도록 하는 처리 설계;
a. 들어오는 웨이퍼 두께 편차를 측정한다.
b. (기존 지식을 기반으로) 자기장 패턴을 인가한다.
c. 웨이퍼를 에칭하고, 인가된 필드가 알려졌기 때문에, 인가된 자기장 패턴에 대한 에칭 패턴 민감도를 결정한다.
d. 필요하다면, a 내지 c단계를 선택적으로 반복하고 인가된 자기장 패턴을 조정한다.
개별 참조 각각은 구체적이고 개별적으로 그 전체가 본 명세서에 참고로 인용되도록 지시되는 것과 같이, 전술한 참고 문헌 전부는 본 명세서에서 동일한 정도로 그 전체가 참고로 인용된다.
본 발명은 바람직한 실시예를 참조하여 설명되었지만, 당업자에게는 명백한 바와 같이 변경 및 변형이 고려될 수도 있다는 것을 이해해야 한다. 이러한 변형 및 수정은 첨부된 특허 청구 범위에 의해 정의된 본 발명의 전범위 및 범주 내에서 고려되어야한다.

Claims (23)

  1. 복수의 냉각 채널들을 포함하는 베이스 플레이트;
    상기 베이스 플레이트 상에 배치된 복수의 가열기들을 포함하는 가열 플레이트;
    상기 가열 플레이트 상에 배치된 기판을 정전기적으로 끌어당기도록 제 1 전압을 수용하는 내장된 전극 (embedded electrode) 을 포함하는 세라믹 플레이트로서, 상기 세라믹 플레이트는 상기 가열 플레이트 상에 배치되고, 상기 기판은 상기 세라믹 플레이트 위에 배치되는, 상기 세라믹 플레이트;
    상기 세라믹 플레이트 내에 배치된 복수의 전류 루프들로서, 상기 복수의 전류 루프들은 측방향으로 이격되며, 상기 복수의 전류 루프들 각각은 루프 내로 형성된 와이어인, 상기 복수의 전류 루프들;
    상기 복수의 전류 루프들에 전기적으로 연결된 하나 이상의 DC 전력원들; 및
    제어기를 포함하고,
    상기 제어기는,
    상기 내장된 전극에 상기 제 1 전압을 공급하고;
    상기 하나 이상의 DC 전력원들로부터 상기 복수의 전류 루프들에 DC 전류를 공급하고; 그리고
    상기 복수의 전류 루프들 각각은, 상기 기판의 플라즈마 프로세싱에서 방위적 불균일 (azimuthal non-uniformity) 을 조정하기 위해 상기 기판의 플라즈마 프로세싱 동안 상기 DC 전류를 수용하여 상기 기판에 인접하게 국부화된 DC 자기장을 생성하고 독립적으로 동작가능하도록, 상기 복수의 DC 전력원들을 제어하도록 구성되고,
    상기 복수의 전류 루프들에 의해 생성된 상기 국부화된 DC 자기장은 플라즈마를 발생시키지 않는, 시스템.
  2. 제 1 항에 있어서,
    상기 복수의 전류 루프들에 의해 생성된 상기 국부화된 DC 자기장은 상기 기판의 상기 플라즈마 프로세싱 동안 에칭 레이트를 조정하는, 시스템.
  3. 제 1 항에 있어서,
    상기 제어기는 상기 기판의 상기 플라즈마 프로세싱 동안 에칭 레이트 불균일을 검출하는 것에 응답하여, 상기 복수의 전류 루프들 중 하나 이상의 전류 루프들에 상기 DC 전류를 공급하도록 구성되는, 시스템.
  4. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들 중 하나 이상의 전류 루프들에 상기 DC 전류를 처음에는 제 1 방향으로 공급하고 후속하여 상기 제 1 방향과 반대인 제 2 방향으로 공급하도록 구성되는, 시스템.
  5. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들에 상기 DC 전류를 동일한 방향으로 공급하도록 구성되는, 시스템.
  6. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들에 상기 DC 전류를 상이한 방향으로 공급하도록 구성되는, 시스템.
  7. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들에 상기 DC 전류를 동시에 공급하도록 구성되는, 시스템.
  8. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들에 상기 DC 전류를 상이한 시간에 공급하도록 구성되는, 시스템.
  9. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들에 동일한 양의 상기 DC 전류를 공급하도록 구성되는, 시스템.
  10. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들에 상이한 양의 상기 DC 전류를 공급하도록 구성되는, 시스템.
  11. 제 1 항에 있어서,
    상기 제어기는 상기 복수의 전류 루프들에 멀티플렉싱된 설계 (multiplexing scheme) 를 이용하여 상기 DC 전류를 공급하도록 구성되는, 시스템.
  12. 제 1 항에 있어서,
    상기 복수의 전류 루프들은 상기 내장된 전극으로부터 전기적으로 분리되는, 시스템.
  13. 제 1 항에 있어서,
    상기 복수의 전류 루프들은 전기적으로 절연되는, 시스템.
  14. 제 1 항에 있어서,
    상기 복수의 전류 루프들은 상기 기판에 평행한 평면에 놓인, 시스템.
  15. 제 1 항에 있어서,
    상기 복수의 전류 루프들은 상기 기판에 대해 평면이 아닌 (not planar), 시스템.
  16. 제 1 항에 있어서,
    상기 복수의 전류 루프들은 상기 세라믹 플레이트 주위로 절반 미만으로 연장하는, 시스템.
  17. 제 1 항에 있어서,
    상기 복수의 전류 루프들의 전류 루프 각각의 주변부는 상기 복수의 전류 루프의 인접한 전류 루프의 주변부로부터 측방향으로 오프셋되는, 시스템.
  18. 제 1 항에 있어서,
    상기 복수의 전류 루프들은 동일한 크기 및 형상을 가지는, 시스템.
  19. 제 1 항에 있어서,
    상기 복수의 전류 루프들은 상이한 크기 및 형상을 가지는, 시스템.
  20. 제 1 항에 있어서,
    상기 복수의 전류 루프들 중 적어도 하나의 전류 루프는 원형, 반원형, 타원형, 반타원형, 정사각형, 직사각형, 사다리꼴, 삼각형 또는 다각형 형상을 갖는, 시스템.
  21. 제 1 항에 있어서,
    상기 복수의 전류 루프들 중 적어도 하나의 전류 루프는 단일 턴 (single turn) 을 포함하는, 시스템.
  22. 제 1 항에 있어서,
    상기 복수의 전류 루프들 중 적어도 하나의 전류 루프는 복수의 턴들을 포함하는, 시스템.
  23. 제 1 항에 있어서,
    상기 복수의 전류 루프들에 의해 생성된 상기 국부화된 DC 자기장은 1 가우스보다 작은 장의 세기 (field strength) 를 가지는, 시스템.
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