KR20200096529A - 발광 적층 구조체를 갖는 디스플레이 장치 - Google Patents
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Abstract
일 실시예에 따른 디스플레이 장치는 서로 이격된 복수의 픽셀 타일들을 포함하되, 각각의 픽셀 타일은, 기판; 및 상기 기판 상에 배치된 복수의 발광 적층 구조체들을 포함하고, 동일한 픽셀 타일에서 2개의 인접한 발광 적층 구조체 사이의 거리는 서로 다른 픽셀 타일의 2개의 인접한 발광 적층 구조체 사이의 최단거리와 실질적으로 동일하다.
Description
본 발명의 실시예들은 일반적으로 발광 적층 구조체 및 그것을 포함하는 디스플레이에 관한 것으로, 보다 상세하게는 적층 구조체를 갖는 마이크로 발광 다이오드 및 그것을 포함하는 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 이용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 차세대 디스플레이로서 마이크로 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치의 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
마이크로 LED 디스플레이의 경우, 각 서브 픽셀에 대응하여 마이크로 LED가 2차원 평면상에 배열되며, 이에 따라, 하나의 기판 상에 수많은 개수의 마이크로 LED가 배치될 필요가 있다. 특히, 서로 다른 종류의 마이크로 LED들이 각각 청색, 녹색 및 적색의 서브 픽셀에 대응하기 때문에, 서로 다른 성장 기판에서 제작된 마이크로 LED들이 하나의 디스플레이 패널 상에 실장될 수 있다.
본 배경 섹션에 개시된 상기 정보는 단지 본 발명의 개념의 배경을 이해하기 위한 것이며, 그러므로, 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
마이크로 LED는 표면적이 약 10.000 μm2 이하로 초소형 크기이며, 따라서, 작은 크기로 인한 다양한 문제가 있다. 특히, 마이크로 LED는 수십만 개, 수백만 개 이상이 필요하기 때문에 마이크로 LED를 디스플레이 패널에 장착하기 어렵고, 불량 마이크로 LED를 양질의 마이크로 LED로 교체하는 것도 어렵다.
일 실시예에 따른 디스플레이 장치는 서로 이격된 복수의 픽셀 타일들을 포함하되, 각각의 픽셀 타일은, 기판; 및 상기 기판 상에 배치된 복수의 발광 적층 구조체들을 포함하고, 동일한 픽셀 타일에서 2개의 인접한 발광 적층 구조체 사이의 거리는 다른 픽셀 타일의 2개의 인접한 발광 적층 구조체 사이의 최단거리와 실질적으로 동일하다.
각각의 픽셀 타일은 실질적으로 동일한 형상을 가질 수 있다.
상기 기판은 실질적으로 다각형 형상을 가질 수 있으며, 상기 발광 적층 구조체들은 다각형 형상의 정점에 배치될 수 있다.
상기 기판은 실질적으로 삼각형 형상을 가질 수 있으며, 상기 발광 적층 구조체들은 삼각형 형상의 정점에 배치될 수 있다.
상기 발광 적층 구조체들은 제1 방향 및 제1 방향과 교차하는 제2 방향 중 적어도 하나를 따라 실질적으로 규칙적으로 배열될 수 있다.
상기 픽셀 타일들은 서로 다른 모양을 가질 수 있다.
상기 기판은 실리콘 기판을 포함할 수 있다.
상기 기판은 기판의 상면 및 하면을 관통하고 발광 적층 구조체들에 전기적으로 연결된 관통 전극을 포함할 수 있다.
각각의 발광 적층 구조체는 서로 순차적으로 배치되고, 서로 다른 색의 광을 방출하며, 중첩된 발광 영역을 갖는 복수의 에피 택시 서브 유닛들을 포함할 수 있으며, 상기 에피 택시 서브 유닛들 중 적어도 하나는 상기 에피 택시 서브 유닛들 중 다른 하나와 다른 면적을 가질 수 있다.
상기 에피 택시 서브 유닛의 면적은 제1 방향을 따라 점차 감소할 수 있다.
상부 에피 택시 서브 유닛은 하부 에피 택시 서브 유닛과 완전히 중첩될 수 있다.
각각의 에피 택시 서브 유닛에서 방출된 광은 서로 다른 에너지 밴드를 가질 수 있으며, 광의 에너지 밴드는 제1 방향을 따라 점차 증가할 수 있다.
각각의 에피 택시 서브 유닛은 독립적으로 구동할 수 있다.
하부 에피 택시 서브 유닛에서 방출된 광은 그 위에 배치된 에피 택시 서브 유닛을 통해 디스플레이 장치의 외부로 방출되도록 구성될 수 있다.
상부 에피 택시 적층은 하부 에피 택시 적층에서 방출된 광의 약 80 % 이상을 투과하도록 구성될 수 있다.
상기 에피 택시 서브 유닛들은, 제1 유색 광을 방출하도록 구성된 제1 에피 택시 적층; 상기 제1 에피 택시 적층 상에 배치되어 상기 제1 유색 광과 다른 파장 대역을 갖는 제2 유색 광을 방출하는 제2 에피 택시 적층; 및 상기 제2 에피 택시 적층 상에 배치되어 상기 제1 및 제2 유색 광과 다른 파장 대역을 갖는 제3 유색 광을 방출하는 제3 에피 택시 적층을 포함할 수 있다.
상기 제1, 제2 및 제3 유색 광은 각각 적색광, 녹색광 및 청색광일 수 있다,
상기 제1, 제2 및 제3 에피 택시 적층은 각각 p형 반도체층; 상기 p형 반도체층 상에 배치된 활성층; 및 상기 활성층 상에 배치된 n형 반도체층을 포함할 수 있다.
상기 디스플레이 장치는 수동 매트릭스 방식 및 능동 매트릭스 방식 중 적어도 하나의 방식으로 구동되도록 구성될 수 있다.
상기 발광 적층 구조체들 중 적어도 하나는 약 10,000μm2 미만의 표면 면적을 갖는 마이크로 LED를 포함할 수 있다.
본 개시의 일 실시예에 따른 디스플레이 장치는 지지 기판 및 상기 지지 기판 상에 배치된 복수의 픽셀 영역들을 포함하고, 각각의 상기 픽셀 영역들은 복수의 발광 적층 구조체들을 포함하되, 각각의 상기 발광 적층 구조체들은 상기 지지 기판 상에 배치된 제1 에피 택시 서브 유닛, 상기 제1 에피 택시 서브 유닛 상에 배치된 제2 에피 택시 서브 유닛, 및 상기 제2 에피 택시 서브 유닛 상에 배치된 제3 에피 택시 서브 유닛을 포함하고, 제1 에피 택시 서브 유닛에서 생성된 광은 제2 및 제3 에피 택시 서브 유닛을 통해 디스플레이 장치의 외부로 방출되도록 구성되고, 제2 에피 택시 서브 유닛에서 생성된 광은 제3 에피 택시 서브 유닛을 통해 디스플레이 장치의 외부로 방출되도록 구성된다.
각 픽셀 영역 내에서 발광 적층 구조체들 중 하나는 픽셀 영역 내의 다른 발광 적층 구조체들과 독립적으로 선택되고 구동되도록 구성될 수 있다.
선택된 발광 적층 구조체의 제1, 제2 및 제3 에피 택시 서브 유닛은 각각 적색광, 녹색광 및 청색광을 방출하는 제1 에피 택시 적층, 제2 에피 택시 적층 및 제2 에피 택시 적층을 포함할 수 있다.
상기 디스플레이 장치는 데이터 라인 및 스캔 라인을 더 포함할 수 있으며, 따라서, 선택된 발광 적층 구조체의 제1, 제2 및 제3 에피 택시 서브 유닛들이 동일한 데이터 라인에 공통 접속될 수 있고, 서로 다른 스캔라인들에 연결될 수 있다.
각 픽셀 영역 내에서 선택되지 않은 발광 적층 구조체의 나머지 제1, 제2 및 제3 에피 택시 서브 유닛은 상기 데이터 라인 및 스캔 라인들에 연결될 수 있고, 각 픽셀 영역 내에서 선택되지 않은 발광 적층 구조체의 상기 나머지 제1, 제2 및 제3 에피 택시 서브 유닛은 동작시 비활성 상태에 있도록 구성될 수 있다.
각 픽셀 영역 내에서 선택되지 않은 발광 적층 구조체의 나머지 제1, 제2 및 제3 에피 택시 서브 유닛은 각각 데이터 라인들 및 스캔 라인들로부터 전기적으로 차단될 수 있다.
상기 복수의 픽셀 영역들은 실질적으로 매트릭스 형태로 배열될 수 있고, 동일한 열에서 선택된 발광 적층 구조체들의 제1, 제2 및 제3 에피 택시 서브 유닛은 동일한 데이터 라인에 연결될 수 있으며, 동일한 행에서 선택된 발광 적층 구조체들의 제1, 제2 및 제3 에피 택시 서브 유닛은 각각 동일한 스캔 라인들에 연결될 수 있다.
발광 적층 구조체들은 각 픽셀 영역마다 적어도 두 개의 행과 두 개의 열을 따라 배치될 수 있다.
적어도 하나의 발광 적층 구조체는 상기 제1 에피 택시 서브 유닛과 상기 지지 기판 사이에 배치되고, 상기 제1 에피 택시 서브 유닛에 오믹 콘택하는 반사 전극을 더 포함할 수 있다.
상기 반사 전극은 상기 제1, 제2 및 제3 에피 택시 서브 유닛에 공통으로 전기적으로 연결될 수 있다.
상기 반사 전극은 적어도 두 개의 픽셀 영역에 걸쳐서 배치될 수 있다.
상기 반사 전극은 데이터 라인을 포함할 수 있다.
상기 발광 적층 구조체들 중 적어도 하나는 상기 제1 에피 택시 서브 유닛과 상기 제2 에피 택시 서브 유닛 사이에 위치하고 상기 제1 에피 택시 서브 유닛에 오믹 콘택하는 오믹 전극을 더 포함할 수 있다.
상기 발광 적층 구조체들 중 적어도 하나는 상기 제2 에피 택시 서브 유닛의 p형 반도체층에 오믹 콘택하는 제2 p-투명 전극과, 상기 제3 에피 택시 서브 유닛의 p형 반도체층에 오믹 콘택하는 제3 p-투명 전극을 더 포함할 수 있다.
상기 디스플레이 장치는 상기 제1 에피 택시 서브 유닛과 상기 제2 에피 택시 서브 유닛 사이에 위치하여 상기 제1 에피 택시 서브 유닛에서 생성된 광을 투과시키고 상기 제2 에피 택시 서브 유닛에서 생성된 광을 반사시키는 제1 색 필터 및 상기 제2 에피 택시 서브 유닛과 상기 제3 에피 택시 서브 유닛 사이에 위치하여 상기 제1 및 제2 에피 택시 서브 유닛에서 생성된 광을 투과시키고 상기 제3 에피 택시 서브 유닛에서 생성된 광을 반사시키는 제2 색 필터를 더 포함할 수 있다.
제1 색 필터 및 제2 색 필터는 각각 저역 패스 필터(low pass filter), 밴드 패스 필터(band pass filter) 및 밴드 스탑 필터(band stop filter) 중 적어도 하나를 포함할 수 있다.
상기 디스플레이 장치는 상기 지지 기판과 상기 제1 에피 택시 서브 유닛 사이에 위치하는 제1 본딩층, 상기 제1 및 제2 에피 택시 서브 유닛 사이에 위치하는 제2 본딩층 및 상기 제2 및 제3 에피 택시 서브 유닛 사이에 위치하는 제3 본딩층을 더 포함할 수 있으며, 상기 제2 본딩층은 상기 제1 에피 택시 서브 유닛에서 생성된 광을 투과시키도록 구성될 수 있고, 상기 제3 본딩층은 상기 제1 및 제2 에피 택시 서브 유닛에서 생성된 광을 투과시키도록 구성될 수 있다.
상기 디스플레이 장치는 상기 제1, 제2 및 제3 에피 택시 서브 유닛의 측면들의 적어도 일부를 덮는 하부 절연층을 더 포함할 수 있다.
상기 하부 절연층은 상기 제1, 제2 및 제3 에피 택시 서브 유닛에서 발생된 광을 차단하도록 구성될 수 있다.
각 픽셀 영역내에서 발광 적층 구조체는 실질적으로 동일한 적층 구조를 가질 수 있다.
상기 발광 적층 구조체중 적어도 하나는 약 10,000 μm2 미만의 표면 면적을 갖는 마이크로 LED를 포함할 수 있다.
상기 제1 에피 택시 서브 유닛은 적색, 녹색 및 청색광 중 어느 하나를 방출하도록 구성될 수 있고, 상기 제2 에피 택시 서브 유닛은 상기 제1 에피 택시에서 방출되는 광과 서로 다른 적색, 녹색 및 청색광을 방출하도록 구성될 수 있으며, 상기 제3 에피 택시 서브 유닛은 제1 및 제2 에피 택시 서브 유닛에서 방출되는 광과 서로 다른 적색, 녹색 및 청색광 중 하나를 방출하도록 구성될 수 있다.
전술한 일반적인 설명 및 이하의 상세한 설명은 모두 예시적이고 설명적인 것이며 청구범위에 기재된 본 발명에 대한 추가적인 설명을 제공하도록 의도된 것으로 이해되어야 한다.
본 발명의 원리 및 실시예에 따라 구성된 발광 적층 구조체는 단순화된 방법으로 제조할 수 있는 구조를 가지고 있다. 예를 들어, 본 실시예들에 따른 픽셀들은 동시에 제작할 수 있어 LED를 개별적으로 실장할 필요가 없다.
본 발명의 원리 및 일부 실시예들에 따라 구성된 발광 다이오드 및 발광다이오드(예를 들어 마이크로 LED)를 이용하는 디스플레이는 고도의 색순도 및 색재현성을 제공할 수 있다.
본 발명의 다른 장점 및 특징들에 대해서는 이하 상세한 설명을 통해 명확해질 것이다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1은 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 3은 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 4는 본 개시의 일 실시예에 따른 디스플레이 장치의 블록 다이어그램이다.
도 5는 본 개시의 일 실시예에 따른 수동 매트릭스형 디스플레이 장치의 서브 픽셀의 회로도이다.
도 6는 본 개시의 일 실시예에 따른 능동 매트릭스형 디스플레이 장치의 픽셀의 회로도이다.
도 7은 본 개시의 일 실시예에 따른 디스플레이 장치의 일부를 도시한 평면도이다.
도 8a는 본 개시의 일 실시예에 따른 도 7의 절취선 A-A'를 따라 취해진 단면도이다.
도 8b는 본 개시의 또다른 실시예에 따른 도 7의 절취선 A-A'를 따라 취해진 단면도이다.
도 9는 본 개시의 일 실시예에 따른 디스플레이 장치의 일부를 도시한 평면도이다.
도 10은 본 개시의 일 실시예에 따른 도 7의 픽셀 타일들 중 하나를 도시한 평면도이다.
도 11은 본 개시의 일 실시예에 따른 도 10의 부분 P2 및 P3의 평면도이다.
도 12는 본 개시의 일 실시예에 따른 도 11의 절취선 I-I'를 따라 취해진 단면도이다.
도 13a, 13b, 13c, 13d 및 13e는 본 개시의 일 실시예에 따른 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a 및 25a는 본 개시의 일 실시예에 따라 기판 상에 제1 내지 제3 에피 택시 적층을 적층하여 픽셀을 형성하는 방법을 설명하기 위한 평면도들이다.
도 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b 및 25b는 각각 도 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a 및 25a 의 절취선 I-I'에 따라 취해진 단면도들이다.
도 26a 및 26b는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 27a 및 27b는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 28은 본 개시의 일 실시예에 따른 발광 적층 구조체의 개략적인 단면도이다.
도 29a, 29b, 29c, 29d 및 도 29e는 본 개시의 일 실시예에 따른 발광 적층 구조체의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 30은 본 개시의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 31은 본 개시의 일 실시예에 따른 도 30의 디스플레이 장치의 회로도이다.
도 32는 도 30의 디스플레이 장치의 하나의 발광 적층 구조체를 확대 도시한 평면도이다.
도 33은 도 32의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 34는 도 32의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 35a, 35b, 35c, 35d, 35e, 35f, 35g, 35h, 35i, 35j 및 35k는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다.
도 36은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 회로도이다.
도 37은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 회로도이다.
도 1은 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 3은 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 4는 본 개시의 일 실시예에 따른 디스플레이 장치의 블록 다이어그램이다.
도 5는 본 개시의 일 실시예에 따른 수동 매트릭스형 디스플레이 장치의 서브 픽셀의 회로도이다.
도 6는 본 개시의 일 실시예에 따른 능동 매트릭스형 디스플레이 장치의 픽셀의 회로도이다.
도 7은 본 개시의 일 실시예에 따른 디스플레이 장치의 일부를 도시한 평면도이다.
도 8a는 본 개시의 일 실시예에 따른 도 7의 절취선 A-A'를 따라 취해진 단면도이다.
도 8b는 본 개시의 또다른 실시예에 따른 도 7의 절취선 A-A'를 따라 취해진 단면도이다.
도 9는 본 개시의 일 실시예에 따른 디스플레이 장치의 일부를 도시한 평면도이다.
도 10은 본 개시의 일 실시예에 따른 도 7의 픽셀 타일들 중 하나를 도시한 평면도이다.
도 11은 본 개시의 일 실시예에 따른 도 10의 부분 P2 및 P3의 평면도이다.
도 12는 본 개시의 일 실시예에 따른 도 11의 절취선 I-I'를 따라 취해진 단면도이다.
도 13a, 13b, 13c, 13d 및 13e는 본 개시의 일 실시예에 따른 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a 및 25a는 본 개시의 일 실시예에 따라 기판 상에 제1 내지 제3 에피 택시 적층을 적층하여 픽셀을 형성하는 방법을 설명하기 위한 평면도들이다.
도 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b 및 25b는 각각 도 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a 및 25a 의 절취선 I-I'에 따라 취해진 단면도들이다.
도 26a 및 26b는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 27a 및 27b는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 28은 본 개시의 일 실시예에 따른 발광 적층 구조체의 개략적인 단면도이다.
도 29a, 29b, 29c, 29d 및 도 29e는 본 개시의 일 실시예에 따른 발광 적층 구조체의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 30은 본 개시의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 31은 본 개시의 일 실시예에 따른 도 30의 디스플레이 장치의 회로도이다.
도 32는 도 30의 디스플레이 장치의 하나의 발광 적층 구조체를 확대 도시한 평면도이다.
도 33은 도 32의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 34는 도 32의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 35a, 35b, 35c, 35d, 35e, 35f, 35g, 35h, 35i, 35j 및 35k는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다.
도 36은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 회로도이다.
도 37은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 회로도이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다. 본 명세서에 사용되는 "실시예" 및 "구현예"는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 등가 배열체를 이용하여 실시될 수 있다는 것을 명백히 알 수 있다. 다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다. 그러므로 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다. 예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다. 또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다. 본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니 된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은",(예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다. 또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다. 또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
다양한 예시적인 실시예가, 이상화된 예시적인 실시예 및/또는 중간 구조물의 개략적인 예시도인, 단면 및/또는 분해 예시도를 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법 및/또는 공차의 결과로서 예시도의 형상으로부터의 변형이 예상될 수 있다. 그러므로 본 명세서에 개시된 예시적인 실시예는 반드시 특정의 도시된 영역의 형상에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상에 있어서의 편차를 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면에 도시된 영역은 본질적으로 개략적일 수 있고, 이 영역의 형상은 디바이스의 영역의 실제 형상을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는(기술적이거나 과학적인 용어를 포함하는) 모든 용어는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니 된다.
본 명세서에서 사용되는, 예시적인 실시예에 따른 발광 다이오드 스택 또는 발광 다이오드는, 당 업계에 공지된 바와 같이 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다. 다른 예시적인 실시예에서, 마이크로 LED는 특정 응용예에 따라 약 4,000 ㎛2 미만 또는 약 2,500 ㎛2 미만의 표면적을 가질 수 있다.
도 1은 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 발광 적층 구조체는 서로 적층된 복수의 에피 택시 적층들을 포함한다. 에피 택시 적층들은 기판(10) 상에 배치된다.
기판(10)은 전면 및 후면을 갖는 실질적인 플레이트 형상을 가진다. 기판(10)은 표면에 에피 택시 적층이 실장된 다양한 형상을 가질 수 있다. 기판(10)은 절연 재료를 포함할 수 있다. 예컨대, 기판(10)은 글래스, 석영, 실리콘, 유기 폴리머 또는 유기-무기 복합 재료를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 기판(10)을 형성하는 재료는 기판이 절연성을 갖는 한 특별히 한정되지 않는다. 몇몇 실시예들에 있어서, 각 에피 택시 적층에 발광 신호 및 공통 전압을 인가하기 위해, 라인부가 기판(10) 상에 더 배치될 수 있다. 일 실시예에 따르면, 능동 매트릭스 방식으로 각 에피 택시 적층을 구동하기 위해 상기 라인부 외에 박막 트랜지스터를 포함하는 구동 장치가 기판(10) 상에 더 배치될 수 있다. 이를 위해, 기판(10)은 글래스, 석영, 실리콘, 유기 폴리머 또는 유기-무기 복합 재료 상에 라인부 및/또는 구동 장치를 형성하여 형성될 수 인쇄 회로 기판 또는 복합 기판으로 제공될 수 있다.
에피 택시 적층들은 기판(10)의 전면에 순차적으로 적층되며, 각 에피 택시 적층은 광을 방출할 수 있다
서로 다른 파장 대역을 갖는 광을 방출하기 위해 두 개 이상의 에피 택시 적층이 기판(10) 상에 배치될 수 있다. 그러나, 본 발명은 특정 개수의 에피 택시 적층으로 한정되지 않으며, 에피 택시 적층은 서로 다른 에너지 밴드를 가질 수 있다.
각각의 에피 택시 적층들은 다양한 크기를 가질 수 있다. 본 실시예에서, 에피 택시 적층들 중 적어도 하나는 다른 에피 택시 적층들과 서로 다른 면적을 가질 수 있다.
에피 택시 적층이 하부에서 상향 방향으로 순차적으로 적층될 때, 에피 택시 적층의 면적은 상향 방향으로 작아질 수 있다. 2 개의 인접한 에피 택시 적층들 중에서, 상부 에피 택시 적층의 적어도 일부가 하부 에피 택시 적층과 중첩될 수 있다. 본 개시의 몇몇 실시예들에서, 상부 에피 택시 적층은 하부 에피 택시 적층과 완전히 중첩될 수 있고, 이 경우에, 상부 에피 택시 적층은, 평면도에서 하부 에피 택시 적층의 영역 내에 배치될 수 있다.
본 개시의 일 실시예에 따른 발광 적층 구조체는 도 1에 도시한 바와 같이, 기판(10) 상에 순차적으로 적층된 3 개의 에피 택시 적층을 포함한다. 이하에서는, 기판(10) 상에 순차적으로 적층된 3 개의 층이 각각 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)으로 지칭한다.
제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 서로 다른 크기를 가질 수 있다. 보다 구체적으로, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 평면도에서 서로 다른 면적 및/또는 단면도에서 서로 다른 폭을 가질 수 있다. 본 실시예에서, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 면적은 제1 에피 택시 적층(20), 제2 에피 택시 적층(30) 및 제3 에피 택시 적층(40)의 순서로 점차 감소될 수 있다. 제2 에피 택시 적층(30)은 제1 에피 택시 적층(20)의 일부 상에 적층된다. 이에 따라, 상기 제1 에피 택시 적층(20)의 일부는 제2 에피 택시 적층(30)에 의해 덮이고, 제1 에피 택시 적층(20)의 나머지 부분은 평면도에서 노출된다. 제3 에피 택시 적층(40)은 제2 에피 택시 적층(30)의 일부 상에 적층된다. 이에 따라, 상기 제2 에피 택시 적층(30)의 일부는 제3 에피 택시 적층(40)에 의해 덮이고, 제2 에피 택시 적층(30)의 나머지 부분은 평면도에서 노출된다.
제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 면적은 다양한 방식으로 변경될 수 있다. 예컨대, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 면적비는 약 3:2:1 일 수 있으며, 본 개시가 이에 한정되지는 않는다. 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 각각 에피 택시 적층으로부터의 광량을 고려하여 서로 다른 면적을 가질 수 있다. 예컨대, 제3 에피 택시 적층(40)에서 방출되는 광량이 적은 경우, 제3 에피 택시 적층(40)의 면적비가 상대적으로 증가될 수 있다.
상기 에피 택시 적층들은 각각 가시광 대역에서 유색 광(color light)을 방출할 수 있다. 일 실시예에서, 최하부 에피 택시 적층에서 방출된 광은 가장 낮은 에너지 밴드를 가짐에 아울러 가장 긴 파장을 갖는 색을 가질 수 있고, 상기 에피 택시 적층에서 방출된 유색 광의 파장은 상향 방향으로 더 짧아질 수 있다. 이에 따라, 최상부 에피 택시 적층에서 방출된 광은 가장 높은 에너지 밴드를 가짐에 아울러 가장 짧은 파장을 갖는 색을 가질 수 있다. 예컨대, 제1 에피 택시 적층(20)은 제1 유색 광(L1)을 방출하고, 제2 에피 택시 적층(30)은 제2 유색 광(L2)을 방출하고, 제3 에피 택시 적층(40)은 제3 유색 광(L3)을 방출한다. 제1, 제2 및 제3 유색 광(L1, L2, L3)은 서로 다른 색 및 다른 파장 대역을 가질 수 있다. 특히, 제1, 제2 및 제3 유색 광(L1, L2, L3)은 서로 다른 파장 대역을 가질 수 있으며, 일 실시예에서, 파장 대역은 제1 유색 광(L1)에서 제3 유색 광(L3)의 순으로 더 높아질 수 있다.
일 실시예에서, 제1 유색 광(L1)은 적색광이며, 제2 유색 광(L2)은 녹색광이고, 제3 유색 광(L3)은 청색광일 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 발광 적층 구조체가 당 업계에 공지된 바와 같이 약 10,000 μm2 미만, 또는 다른 실시예들에서 약 4,000 μm2 또는 2,500 μm2 미만의 표면 면적을 갖는 마이크로 LED를 포함하는 경우, 제1 에피 택시 적층(20)은 적색, 녹색 및 청색광 중 어느 하나를 방출하고, 제2 및 제3 에피 택시 적층(30, 40)은 마이크로 LED의 작은 폼 팩터로 인해, 동작에 악영향을 미치지 않으면서, 적색, 녹색 및 청색광 중 서로 다른 하나의 광을 방출할 수 있다.
각 에피 택시 적층은 기판(10)에 대향하는 방향으로 광을 방출할 수 있다. 이 경우, 하나의 에피 택시 적층에서 방출된 광은 외부로 직접, 또는 광 경로를 따라, 그 위에 배치된 다른 에피 택시 적층을 통해 방출될 수 있다. 본 명세서에서 이용되는 바와 같이, 기판(10)의 전면(front surface)에 대향하는 방향은 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)이 적층된 방향에 해당될 수 있다. 이하에서는, 기판(10)의 전면에 대향하는 방향을 "전면 방향"또는 "상향 방향"으로 지칭하고, 기판(10)을 대면하는 방향을 "후면 방향" 또는 "하향 방향" 으로 지칭한다. 그러나, "상향" 및 "하향"이라는 용어는 발광 적층 구조체의 배열 또는 적층 방향에 따라 변할 수 있는 상대적인 용어일 것이다.
각 에피 택시 적층은 상향 방향으로 광을 방출한다. 각 에피 택시 적층에서 방출된 광은 상향 방향으로 또는 그 위에 배치된 다른 에피 택시 적층을 통해 직접 진행할 수 있다. 본 실시예에서, 제1 에피 택시 적층(20)에서 방출된 광의 일부는 노출된 상부 표면을 통해 상향 방향으로 직접 진행하고, 제1 에피 택시 적층(20)에서 방출된 광의 다른 부분은 제2 에피 택시 적층(30)을 통과한 후에 상향 방향으로 진행하고, 제1 에피 택시 적층(20)에서 방출된 광의 나머지 부분은 제2 및 제3 에피 택시 적층(30, 40)을 통과한 후에 상향 방향으로 진행한다. 또한, 제2 에피 택시 적층(30)에서 방출된 광의 일부는 노출된 상부 표면을 통해 상향 방향으로 직접 진행하고, 제 2 에피 택시 적층(30)에서 방출된 광의 나머지 부분은 제 3 에피 택시 적층(40)을 통과한 후에 상향 방향으로 진행한다. 제3 에피 택시 적층(40)에서 방출된 광은 상향 방향으로 직접 진행한다.
본 실시예에서, 각 에피 택시 적층은 그 아래에 배치된 에피 택시 적층에서 방출된 광의 대부분을 투과시킨다. 특히, 제1 에피 택시 적층(20)에서 방출된 광의 일부는 제2 에피 택시 적층(30) 및 제3 에피 택시 적층(40)을 통과한 후에 전면 방향으로 진행하고, 제2 에피 택시 적층(30)에서 방출된 광의 일부는 제3 에피 택시 적층(40)을 통과한 후에 전면 방향으로 진행한다. 이를 위해, 배치된 최하부 에피 택시 적층을 제외한 다른 에피 택시 적층의 적어도 일부 또는 실질적으로 전체가 광 투과성 재료로 형성될 수 있다. 본 명세서에서 이용되는 용어 "투과성 재료"는 모든 빛을 투과 시키거나, 미리 정해진 파장을 갖는 광 또는 미리 정해진 파장을 갖는 광의 일부를 투과시키는 물질을 지칭한다. 일 실시예에서, 각 에피 택시 적층은 그 아래에 배치된 에피 택시 적층에서 방출된 광의 약 60 % 이상을 투과 시킬 수 있다. 다른 실시예들에 따르면, 각 에피 택시 적층은 그 아래에 배치된 에피 택시 적층에서 방출된 광의 약 80 % 이상, 또는 약 90 % 이상을 투과 시킬 수 있다.
에피 택시 적층들은, 발광 신호를 에피 택시 적층에 각각 인가하는 신호 라인을 독립적으로 연결함으로써 독립적으로 구동될 수 있으며, 각 에피 택시 적층으로부터 광이 방출되는지의 여부에 따라 다양한 색을 표시할 수 있다. 또한, 서로 다른 파장의 광을 방출하는 에피 택시 적층들은 서로 중첩되도록 형성되므로, 발광 적층 구조체는 좁은 영역에 형성될 수도 있다.
도 2는 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다.
도 2를 참조하면, 본 개시의 일 실시예에 따른 발광 적층 구조체는 각각의 에피 택시 적층이 독립적으로 구동될 수 있는 라인부를 포함할 수 있다. 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 각각 대응하는 제1, 제2 및 제3 접착층(61, 63, 65)을 사이에 두고 기판(10) 상에 배치될 수 있다. 제1 접착층(61)은 도전성 또는 비도전성 재료를 포함할 수 있다. 본 개시의 몇몇 실시예들에 있어서, 그 아래에 배치된 기판(10)과 전기적으로 연결되도록 제1 접착층(61)은 일부 영역에서 도전성을 가질 수 있다. 제1 접착층(61)은 투명 또는 불투명 재료를 포함할 수 있다. 본 실시예에서, 기판(10)이 불투명 재료를 포함하고 라인부가 기판(10) 상에 형성되는 경우, 제1 접착층(61)은 불투명 재료, 예컨대, 다양한 중합체 접착제(예, 에폭시계 중합체)와 같은 광 흡수 재료를 포함할 수 있다.
제2 및 제3 접착층(63, 65)은 비도전성 재료를 포함할 수 있으며, 광 투과성 재료를 포함할 수 있다. 예컨대, 제2 및 제3 접착층(63, 65)은 OCA(Optically Clear Adhesive)를 포함할 수 있다. 제2 및 제3 접착층(63, 65)을 형성하는 재료는, 재료가 광학적으로 투명하고 각각의 에피 택시 적층을 안정적으로 부착할 수 있는 한 특별히 한정되지 않는다. 예컨대, 제2 및 제3 접착층(63, 65)은 SU-8과 같은 에폭시계 중합체, 다양한 레지스트, 파릴렌(parylene), 폴리메틸메타아크릴레이트(poly(methyl methacrylate):PMMA), 벤조시클로부틴(benzocyclobutene:BCB), 및 스핀-온-글래스(SOG)와 같은 유기물과, 실리콘 산화물과 알루미늄 산화물과 같은 무기물을 포함할 수 있다. 본 개시의 몇몇 실시예들에 있어서, 상기 접착 물질은 도전성 산화물을 포함할 수 있다. 이 경우, 도전성 산화물은 다른 구성 성분들로부터 절연될 수 있다. 유기물이 접착층으로 이용될 때는, 제1, 제2 및 제3의 에피 택시 적층(20, 30, 40)과 기판(10)은 제1, 제2 및 제3의 에피 택시 적층(20, 30, 40)과 기판(10)의 접착면 상에 상기 유기물 재료를 코팅하고, 고진공 상태에서 상기 재료에 고온 및 고압을 가함으로써 서로 부착된다. 무기물이 접착층으로 이용될 때는, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)과 기판(10)은 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)과 기판(10)의 접착면 상에 상기 무기물을 도포하고, 화학-기계적 평탄화(CMP)를 이용하여 상기 무기물을 평탄화하고, 상기 무기물의 표면에 플라즈마 처리를 수행하고, 고진공 상태에서 부착하여 서로 부착된다.
각각의 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 각각 p형 반도체층(25, 35, 45), 활성층(23, 33, 43) 및 n형 반도체층(21)을 포함한다.
제1 에피 택시 적층(20)의 p형 반도체층(25), 활성층(23) 및 n형 반도체층(21)은 적색광을 방출할 수 있는 반도체 재료를 포함할 수 있으며, 예컨대, 알루미늄 갈륨비소(AlGaAs), 갈륨비소인화물(GaAsP), 알루미늄갈륨인듐인화물(AlGaInP) 및 갈륨인화물(GaP)을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다.
제1 에피 택시 적층(20)의 p형 반도체층(25) 아래에 제1-p 콘택 전극층(25p)이 배치될 수 있다. 제1 에피 택시 적층(20)의 제1-p 콘택 전극층(25p)은 금속 재질의 단층 구조 또는 다층 구조를 가질 수 있다. 예컨대, 제1-p 콘택 전극층(25p)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu 등의 금속 또는 이들의 합금을 포함할 수 있다. 제1-p 콘택 전극층(25p)은 제1 에피 택시 적층(20)에서 상향 방향으로 방출되는 광의 발광 효율을 향상시키기 위해 반사율이 높은 금속을 포함할 수 있다.
제1 에피 택시 적층(20)의 n형 반도체층 상에 제1-n 콘택 전극(21n)이 배치될 수 있다. 제1 에피 택시 적층(20)의 제1-n 콘택 전극(21n)은 금속 재질의 단층 구조 또는 다층 구조를 가질 수 있다. 예컨대, 제1-n 콘택 전극(21n)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu 등의 금속 또는 이들의 합금을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니며, 다른 도전성 재료를 포함할 수 있다
제2 에피 택시 적층(30)은 순차적으로 적층된 p형 반도체층(35), 활성층(33) 및 n형 반도체층(31)을 포함한다. p형 반도체층(35), 활성층(33) 및 n형 반도체층(31)은 녹색광을 방출할 수 있는 반도체 재료를 포함할 수 있으며, 예컨대, 인듐갈륨질화물(InGaN), 갈륨질화물(GaN), 갈륨인화물(GaP), 알루미늄갈륨인듐인화물(AlGaInP) 및 알루미늄갈륨인화물(AlGaP)을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다.
제2 에피 택시 적층(30)의 p형 반도체층(35) 아래에 제2-p 콘택 전극층(35p)이 배치된다. 제2-p 콘택 전극층(35p)은 제1 에피 택시 적층(20)과 제2 에피 택시 적층(30) 사이에, 보다 상세하게는, 제2 접착층(63)과 제2 에피 택시 적층(30) 사이에 배치된다.
제2 에피 택시 적층(30)의 n형 반도체층 상에 제2-n 콘택 전극(31n)이 배치될 수 있다. 제2 에피 택시 적층(30)의 제2-n 콘택 전극(31n)은 금속 재질의 단층 구조 또는 다층 구조를 가질 수 있다. 예컨대, 제2-n 콘택 전극(31n)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu와 같은 금속 또는 이들의 합금, 또는 다른 도전성 재료를 포함할 수 있다
제3 에피 택시 적층(40)은 순차적으로 적층된 p형 반도체층(45), 활성층(43) 및 n형 반도체층(41)을 포함한다. p형 반도체층(45), 활성층(43) 및 n형 반도체층(41)은 청색광을 방출할 수 있는 반도체 재료를 포함할 수 있으며, 예컨대, 갈륨질화물(GaN), 인듐갈륨질화물(InGaN), 셀레나이드아연(ZnSe)등을 포함할 수 있다. 그러나, 본 개시가 이에 한정되지는 않는다.
제3 에피 택시 적층(40)의 p형 반도체층(45) 아래에 제3-p 콘택 전극층(45p)이 배치된다. 제3-p 콘택 전극층(45p)은 제2 에피 택시 적층(30)과 제3 에피 택시 적층(40) 사이에, 더욱 상세하게는, 제3 접착층(65)과 제3 에피 택시 적층(40) 사이에 배치된다.
제3 에피 택시 적층(40)의 n형 반도체층 상에 제3-n 콘택 전극(41n)이 배치될 수 있다. 제3 에피 택시 적층(40)의 제3-n 콘택 전극(41n)은 금속 재질의 단층 구조 또는 다층 구조를 가질 수 있다. 예컨대, 제3-n 콘택 전극(41n)은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu와 같은 금속 또는 이들의 합금, 또는 다른 도전성 재료를 포함할 수 있다
본 실시예에서, n형 반도체층들(21, 31, 41) 각각, p형 반도체층들(25, 35, 45) 각각 및 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 각각 단일층 구조를 가진다. 그러나 본 개시가 이에 한정되는 것은 아니며, 상기 반도체층들은 다층 구조를 가질 수 있고, 초격자층을 포함할 수도 있다. 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 활성층(23, 33, 43)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다.
제2-p 콘택 전극층(35p)은 제2 에피 택시 적층(30)을 실질적으로 덮는 영역을 가질 수 있다. 또한, 제3-p 콘택 전극층(45p)은 제3 에피 택시 적층(40)을 실질적으로 덮는 영역을 가질 수 있다. 제2 및 제3-p 콘택 전극층(35p, 45p)은 그 아래에 배치된 에피 택시 적층으로부터 빛을 투과시키는 투명한 도전 물질을 포함할 수 있다. 예컨대, 제2 및 제3-p 콘택 전극층(35p, 45p)은 각각 투명 도전성 산화물(TCO)을 포함할 수 있다. 투명 도전성 산화물은 산화주석(SnO), 산화인듐(InO2), 산화아연(ZnO), 산화인듐주석(ITO) 및 인듐주석산화아연(ITZO)을 포함할 수 있다. 투명 도전성 산화물은 증발기 또는 스퍼터를 이용하여 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)에 의해 증착될 수 있다. 제2 및 제3-p 콘택 전극층(35p, 45p)은 약 2000 Å 내지 약 2 μm 의 두께를 가질 수 있으며, 이는 후술하는 제조 공정 동안 에칭 스토퍼로 기능할 수 있으며, 또한 소정의 투과율을 만족시킨다.
본 실시예에서, 제1, 제2 및 제3-p 콘택 전극층(25p, 35p, 45p)은 공통 라인에 연결될 수 있다. 상기 공통 라인은 공통 전압이 인가되는 라인이다. 또한, 발광 신호 라인들이 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)에 각각 연결될 수 있다. 특히, 공통 전압(Sc)은 공통 라인을 통해 제1-p 콘택 전극층(25p), 제2-p 콘택 전극층(35p) 및 제3-p 콘택 전극층(45p)에 인가되고, 발광 신호가 상기 발광 신호라인들을 통하여 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)에 인가된다. 이러한 방식으로, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)을 독립적으로 제어한다. 발광 신호는 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에 각각 대응하는 제1, 제2 및 제3 발광 신호(SR, SG, SB)를 포함한다. 제1, 제2 및 제3 발광 신호(SR, SG, SB)는 각각 적색광, 녹색광 및 청색광의 발광에 대응하는 신호일 수 있다.
도시된 본 실시예에서, 공통 전압은 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 p형 반도체층(25, 35, 45)에 인가되고, 발광 신호는 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 n형 반도체층(21, 31, 41)에 인가될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 본 개시의 다른 실시예에 따르면, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 n형 반도체층(21, 31, 41)에 상기 공통 전압이 인가되고, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 p형 반도체층(25, 35, 45)에 상기 발광 신호가 인가될 수 있다.
도시된 본 실시예에 따르면, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 인가된 발광 신호에 응답하여 구동된다. 특히, 제1 에피 택시 적층(20)은 제1 발광 신호(SR)에 응답하여 구동되고, 제2 에피 택시 적층(30)은 제2 발광 신호(SG)에 응답하여 구동되며, 제3 에피 택시 적층(40)은 제3 발광 신호(SB)에 응답하여 구동된다. 이 경우, 제1, 제2 및 제3 발광 신호(SR, SG, SB)는 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에 독립적으로 인가되며, 이에 따라, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)은 독립적으로 구동된다. 발광 적층 구조체는 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에서 방출된 제1, 제2 및 제3 유색 광을 상향 방향으로 조합하여 다양한 색의 광을 제공할 수 있다
본 개시의 일 실시예에 따른 발광 적층 구조체는, 복수의 에피 택시 적층들이 서로 완전히 중첩되는 구조체에 비해 광 추출 효율을 향상시킬 수 있다. 예컨대, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에서 방출되어 다른 에피 택시 적층을 거치지 않고 상향 방향으로 진행하는 광량을 증가시켜, 광 추출 효율을 높일 수 있다.
또한, 본 개시의 일 실시예에 따른 발광 적층 구조체는 색을 디스플레이할 때, 수평으로 이격된 영역보다는 수직으로 중첩된 영역을 통해서 서로 다른 색의 유색 광을 가진 광을 방출할 수 있다. 보다 구체적으로, 서로 다른 유색 광들, 예를 들어 적색, 녹색 및 청색광을 방출하는 종래의 발광 엘리먼트는, 평면 상에 서로 이격되어 풀 컬러 디스플레이를 구현한다. 이이 따라, 종래의 발광 엘리먼트가 서로 수평으로 이격되어 있기 때문에 발광 엘리먼트가 차지하는 면적은 상대적으로 크다. 한편, 서로 다른 색의 광을 방출하는 본 개시의 일 실시예에 따른 발광 엘리먼트는, 실질적으로 동일한 영역에 서로 적층되어 있으며, 이에 따라, 풀 컬러 디스플레이가 종래의 기술보다 상당히 작은 영역을 통해 구현될 수 있다. 따라서, 고해상도 디스플레이 장치를 작은 영역에서 제조할 수 있다.
나아가, 종래의 발광 장치를 적층 방식으로 제조하더라도, 이러한 종래의 발광 장치는 각각의 발광 엘리먼트에 개별적으로 접촉부를 형성함으로써 제조되며, 예를 들어, 발광 엘리먼트를 개별적으로 분리하여 형성하고, 발광 엘리먼트를 배선으로 서로 연결하여 제조할 수 있으며, 이는 발광 장치 구조의 복잡성을 증가시키며, 따라서, 발광 장치 제조가 복잡해 질 수 있다. 그러나, 본 개시의 일 실시예에 따른 발광 적층 구조체는 하나의 기판에 복수의 에피 택시 적층들을 순차적으로 적층하고, 최소 공정을 통해 에피 택시 적층에 접촉부를 형성하고, 상기 라인부를 에피 택시 적층에 연결함으로써 제조될 수 있다. 또한, 종래의 복수의 발광 엘리먼트들이 아닌 하나의 발광 적층 구조체가 실장되므로, 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 크게 단순화시킬 수 있다.
본 개시의 일 실시예에 따른 발광 적층 구조체는 다양한 구성 요소를 더 포함하여 유색 광을 고순도 및 고효율로 제공할 수 있다. 예컨대, 발광 적층 구조체는 파장 패스 필터를 포함하여 상대적으로 짧은 파장을 갖는 광이 상대적으로 긴 파장을 갖는 광을 방출하는 에피 택시 적층을 향해 진행하는 것을 방지할 수 있다.
도 3은 본 개시의 일 실시예에 따른 발광 적층 구조체의 단면도이다. 본 실시예에 따른 발광 적층 구조체는 전술한 바와 같이 실질적으로 동일한 구성 요소를 포함하며, 따라서, 중복을 피하기 위해 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 개시의 일 실시예에 따른 발광 적층 구조체는 제1 에피 택시 적층(20)과 제2 에피 택시 적층(30) 사이에 배치되는 제1 파장 패스 필터(71)를 포함할 수 있다
제1 파장 패스 필터(71)는 미리 정해진 파장을 갖는 광을 선택적으로 투과시킨다. 제1 파장 패스 필터(71)는 제1 에피 택시 적층(20)에서 방출된 제1 유색 광을 투과시킬 수 있고, 제1 유색 광 이외의 광을 차단 또는 반사시킬 수 있다. 이에 따라, 제1 에피 택시 적층(20)에서 방출된 제1 유색 광은 상향 방향으로 진행할 수 있지만, 제2 및 제3 에피 택시 적층(30, 40)으로부터 각각 방출된 제2 및 제3 유색 광은 제1 에피 택시 적층(20)을 향해 진행하지 않고, 제1 파장 패스 필터(71)에 의해 반사되거나 차단될 수 있다.
제2 및 제3 유색 광은 제1 유색 광보다 상대적으로 짧은 파장 및 상대적으로 높은 에너지를 가진다. 제2 및 제3 유색 광이 제1 에피 택시 적층(20)으로 입사될 때, 제1 에피 택시 적층(20)에서 추가적인 발광이 유도될 수 있다. 일 실시예에 따르면, 제1 파장 패스 필터(71)에 의해 제2 및 제3 유색 광이 제 1 에피 택시 적층(20)으로 입사되는 것이 방지될 수 있다.
본 개시의 일 실시예에 따르면, 제2 에피 택시 적층(30)과 제3 에피 택시 적층(40) 사이에 제2 파장 패스 필터(73)가 배치될 수 있다. 제 2 파장 패스 필터(73)는 제 1 및 제 2 에피 택시 적층(20, 30)으로부터 각각 방출된 제 1 및 제 2 유색 광을 투과시킬 수 있고, 제 1 및 제 2 유색 광 이외의 광을 차단 또는 반사시킬 수 있다. 이에 따라, 제1 및 제2 에피 택시 적층(20, 30)으로부터 각각 방출된 제1 및 제2 유색 광은 상향 방향으로 진행할 수 있지만, 제3 에피 택시 적층(40)에서 방출된 제3 유색 광은 제1 및 제2 에피 택시 적층(20, 30)을 향해 진행하지 않고, 제2 파장 패스 필터(73)에 의해 반사되거나 차단될 수 있다.
제3 유색 광은 제1 유색 광 및 제2 유색 광보다 상대적으로 짧은 파장 및 상대적으로 높은 에너지를 가진다. 제1 및 제2 에피 택시 적층(20, 30)으로 제3 유색 광이 입사되면, 제1 및 제2 에피 택시 적층(20, 30)에서 추가적인 발광이 유도될 수 있다. 일 실시예에 따르면, 제 2 파장 패스 필터(73)에 의해 제 1 및 제 2 에피 택시 적층(20, 30)으로 제 3 유색 광이 입사되는 것을 방지할 수 있다.
제1 및 제2 파장 패스 필터(71, 73)는 다양한 방식으로 형성될 수 있다. 제1 및 제2 파장 패스 필터(71, 73)는 서로 다른 굴절률을 갖는 절연층을 교대로 적층하여 형성될 수 있다. 예컨대, 이산화 규소(SiO2)와 이산화 티탄(TiO2)은 서로 교대로 적층될 수 있으며, 이산화 규소(SiO2)와 이산화 티탄 스택 층의 두께와 수를 조절하여 빛의 파장이 결정될 수 있다. 본 개시의 몇몇 실시예들에서, SiO2, TiO2, HfO2, Nb2O5, ZrO2 및 Ta2O5는 서로 다른 굴절률을 갖는 절연층으로 이용될 수 있다.
본 개시의 일 실시예에 따른 발광 적층 구조체는 다양한 구성 요소를 더 포함하여 고효율 균일 광을 제공할 수 있다. 예컨대, 다양한 요철부가 발광면에 형성될 수 있다. 보다 구체적으로, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40) 중 적어도 하나의 n형 반도체층 상에 요철부가 형성될 수 있다.
본 실시예에서, 각 에피 택시 적층의 요철부가 선택적으로 형성될 수 있다. 예컨대, 요철부는 제1 에피 택시 적층(20) 상에 배치되거나, 제1 및 제2 에피 택시 적층(20 및 40) 상에 배치되거나, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40) 상에 배치될 수 있다. 각 에피 택시 적층의 요철부는 제 1, 제 2 및 제 3 에피 택시 적층(20, 30, 40)의 발광 표면에 해당될 수 있는 n형 반도체층 상에 각각 배치될 수 있다.
요철부는 발광 효율을 향상시킬 수 있다. 요철부는 다각형 피라미드, 반구 또는 러프니스를 가진 표면과 같이 다양한 형태를 가지며, 따라서, 표면에 요철이 무작위로 배열될 수 있다. 요철부는 다양한 식각 공정을 통해 텍스쳐링 되어 형성되거나 또는 패터닝된 사파이어 기판을 이용하여 형성될 수 있다.
제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에서 방출된 제1, 제2 및 제3 유색 광은 강도의 차이를 가질 수 있고, 강도의 차이는 가시성의 차이를 야기할 수 있다. 본 개시의 일 실시예에 따르면, 상기 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 발광면에 선택적으로 형성된 요철부에 의해 발광 효율을 향상시킬 수 있으며, 따라서, 제 1, 제 2 및 제 3 유색 광 사이의 가시성의 차이를 감소시킬 수 있다. 예컨대, 적색 및/또는 청색에 상응하는 유색 광은 녹색보다 가시성이 낮을 수 있으며, 따라서, 가시성의 차이는 제1 에피 택시 적층(20) 및/또는 제3 에피 택시 적층(40)을 텍스처링함으로써 감소될 수 있다. 특히, 적색광은 발광 적층 구조체의 최하부로부터 방출될 수 있기 때문에 상대적으로 낮은 강도를 가진다. 이 경우, 제1 에피 택시 적층(20) 상에 요철부가 형성되면, 광 효율을 향상시킬 수 있다.
[발명의 모드]
본 개시의 일 실시예에 따른 발광 적층 구조체는 다양한 색상을 디스플레이 할 수 있는 발광 엘리먼트로 이용할 수 있으며, 디스플레이 장치에서 픽셀로 이용할 수 있다.
도 4는 본 개시의 일 실시예에 따른 디스플레이 장치의 블록 다이어그램이다.
도 4를 참조하면, 본 개시의 일 실시예에 따른 디스플레이 장치는 텍스트, 비디오, 사진 및 2 차원 또는 3 차원 이미지와 같은 임의의 시각적 정보를 디스플레이 할 수 있다.
디스플레이 장치는 이미지를 디스플레이 할 수 있는 복수의 픽셀들(110)을 포함한다. 각각의 픽셀들(110)은 이미지를 표시하는 최소 단위 일 수 있다. 각 픽셀(110)은 본 개시의 일 실시예에 따른 발광 적층 구조체를 포함할 수 있으며, 백색광 및/또는 유색 광을 방출할 수 있다
본 실시예에서, 각 픽셀(110)은 적색광을 방출하는 제1 픽셀, 녹색광을 방출하는 제2 픽셀 및 청색광을 방출하는 제3 픽셀을 포함한다. 제1, 제2 및 제3 픽셀은 전술한 발광 적층 구조체의 제1, 제2 및 제3 에피 택시 적층에 각각 해당할 수 있다.
상기 픽셀들(110)은 매트릭스 형태로 배열될 수 있다. 본 명세서에서 이용되는 바와 같이, "매트릭스 형태로" 배열된 픽셀들(110)은 행 또는 열을 따라 정확하게 줄지어 배열된 픽셀들(110)뿐만 아니라, 픽셀들(110)의 위치가 예를 들어 지그재그 형태로 변경되면서 전체적으로 실질적으로 행 또는 열을 따라 배열된 픽셀들(110)을 지칭한다.
본 개시의 일 실시예에 따른 디스플레이 장치(100)는 타이밍 컨트롤러(350), 스캔 드라이버(310), 데이터 드라이버(330), 라인부 및 픽셀들을 포함한다. 상기 픽셀들은 각각 라인부를 통해 스캔 드라이버(310) 및 데이터 드라이버(330)와 개별적으로 연결된다.
타이밍 컨트롤러(350)는 외부 소스(예: 이미지 데이터를 전송하는 시스템)로부터 디스플레이 장치(100)를 구동하기위한 다양한 제어 신호 및 이미지 데이터를 수신한다. 타이밍 컨트롤러(350)는 수신된 이미지 데이터를 재배열하고 재배열된 이미지 데이터를 데이터 드라이버(330)에 인가할 수 있다. 또한, 타이밍 컨트롤러(350)는 스캔 드라이버(310) 및 데이터 드라이버(330)를 구동하기 위한 스캔 제어 신호 및 데이터 제어 신호를 생성하고, 생성된 스캔 제어 신호 및 데이터 제어 신호를 스캔 드라이버(310) 및 데이터 드라이버(330)에 각각 인가할 수 있다.
스캔 드라이버(310)는 타이밍 컨트롤러(350)로부터 스캔 제어 신호를 수신하여, 스캔 제어 신호에 응답하여 스캔 신호를 생성할 수 있다.
데이터 드라이버(330)는 타이밍 컨트롤러(350)로부터 데이터 제어 신호 및 이미지 데이터를 수신하여, 데이터 제어 신호에 응답하여 데이터 신호를 생성할 수 있다.
라인부는 복수의 신호 라인들을 포함한다. 예컨대, 라인부는 스캔 드라이버(310)를 픽셀에 연결하는 스캔 라인들(130R, 130G, 130B, 이하, 총칭하여 스캔 라인(130)이라고 함)과 데이터 드라이버(330)와 픽셀들을 연결하는 데이터 라인들(120)을 포함한다. 스캔 라인들은(130)은 픽셀들에 각각 연결될 수 있고, 픽셀들에 각각 연결된 스캔 라인들은 제 1, 제 2 및 제 3 스캔 라인(130R, 130G, 130B)으로 도시된다.
라인부는 타이밍 컨트롤러(350)와 스캔 드라이버(310)를 연결하는 라인들, 타이밍 컨트롤러(350)와 데이터 드라이버(330), 또는 기타 구성 요소들을 서로 연결하는 라인들을 포함하여 상응하는 신호를 전송할 수 있다.
스캔 라인들(130)은 스캔 드라이버(310)에서 생성된 스캔 신호를 픽셀들에 인가한다. 데이터 드라이버(330)에서 생성된 데이터 신호는 데이터 라인들(120)에 인가된다.
픽셀들은 스캔 라인들(130) 및 데이터 라인들(120)에 연결된다. 픽셀은 스캔 라인들(130)로부터의 스캔 신호가 인가될 때, 데이터 라인들(120)으로부터 제공되는 데이터 신호에 응답하여 선택적으로 발광한다. 예컨대, 각각의 상기 픽셀들은 각 프레임 기간 동안 인가된 데이터 신호에 대응하는 휘도로 발광한다. 흑색 휘도에 대응하는 데이터 신호가 픽셀에 인가되면, 해당 프레임 기간 동안 픽셀이 발광하지 않으며, 따라서, 흑색이 디스플레이 될 수 있다.
본 개시의 몇몇 실시예들에서, 픽셀들은 수동 또는 능동 매트릭스 방식으로 구동될 수 있다. 디스플레이 장치가 능동 매트릭스 방식으로 구동되는 경우, 디스플레이 장치(100)에는 스캔 신호들 및 데이터 신호들 이외에 제1 및 제2 픽셀 전원이 추가로 공급될 수 있다.
도 5는 수동 매트릭스형 디스플레이 장치에 있는 한 픽셀의 회로도이다. 상기 픽셀은 픽셀들 중 하나, 즉, 적색 픽셀, 녹색 픽셀 및 청색 픽셀일 수 있으며, 도 5는 일례로서 제1 픽셀(110R)을 도시한다. 제2 및 제3 픽셀은 제1 픽셀과 실질적으로 동일한 방식으로 구동될 수 있으며, 따라서, 이에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 제1 픽셀(110R)은 제1 스캔 라인(130R)과 데이터 라인(120) 사이에 연결된 발광 엘리먼트(150)를 포함한다. 발광 엘리먼트(150)는 제1 에피 택시 적층(20)에 대응할 수도 있다. p형 반도체층과 n형 반도체 층 사이에 임계값 전압 이상의 전압이 인가될 때, 제 1 에피 택시 적층(20)은 인가된 전압 수준에 대응하는 휘도로 광을 방출한다. 특히, 제1 스캔 라인(130R)에 인가되는 스캔 신호의 전압 및/또는 데이터 라인(120)에 인가되는 데이터 신호의 전압을 제어하여 제1 픽셀(110R)의 발광을 제어할 수 있다
도 6은 본 개시의 일 실시예에 따른 능동 매트릭스형 디스플레이 장치에 있는 한 픽셀의 회로도이다.
디스플레이 장치가 능동 매트릭스형 디스플레이 장치인 경우, 스캔 신호 및 데이터 신호 외에도 제1 및 제2 픽셀 전원(ELVDD, ELVSS)이 제1 픽셀(110R)에 추가로 공급될 수 있다.
도 6을 참조하면, 제1 픽셀(110R)은 하나 이상의 발광 엘리먼트(150) 및 발광 엘리먼트(150)와 연결된 트랜지스터부를 포함한다.
발광 엘리먼트(150)는 제1 에피 택시 적층(20)에 대응할 수 있고, 발광 엘리먼트(150)의 p형 반도체층은 트랜지스터부를 통해 제1 픽셀 전원(ELVDD)에 연결될 수 있으며, 발광 엘리먼트(150)의 n형 반도체층은 제2 픽셀 전원(ELVSS)에 연결될 수 있다. 제1 픽셀 전원(ELVDD)과 제2 픽셀 전원(ELVSS)은 서로 다른 전위를 가질 수 있다. 예컨대, 제2 픽셀 전원(ELVSS)은 적어도 발광 엘리먼트의 문턱 전압만큼 제1 픽셀 전원(ELVDD)의 전위보다 낮은 전위를 가질 수 있다. 상기 발광 엘리먼트들은 각각 트랜지스터부에 의해 제어되는 구동 전류에 대응하는 휘도로 발광한다.
본 개시의 일 실시예에 따르면, 상기 트랜지스터부는 제1 및 제2 트랜지스터(M1, M2) 및 스토리지 커패시터(Cst)를 포함한다. 그러나, 본 발명은 트랜지스터부의 특정 구성에 한정되지 않으며, 다양한 변형이 가능하다.
제1 트랜지스터(M1, 스위칭 트랜지스터)는 데이터 라인(120)에 연결된 소스 전극, 제1 노드(N1)에 연결된 드레인 전극 및 제1 스캔 라인(130R)에 연결된 게이트 전극을 포함한다. 제1 트랜지스터(M1)는 제1 스캔 라인(130R)을 통해 제1 트랜지스터(M1)를 턴온(turn on)하기에 충분한 전압을 갖는 스캔 신호가 제공될 때, 데이터 라인(120)과 제1 노드(N1)를 전기적으로 연결하기 위해 턴온된다. 이 경우, 해당 프레임의 데이터 신호는 데이터 라인(120)에 인가되고, 데이터 신호는 제1 노드(N1)에 인가된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가된 데이터 신호로 충전된다.
제2 트랜지스터(M2, 구동 트랜지스터)는 제1 픽셀 전원(ELVDD)에 연결된 소스 전극, 발광 엘리먼트(150)의 n형 반도체층에 연결된 드레인 전극 및 제1 픽셀 노드(N1)에 연결된 게이트 전극을 포함한다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 응답하여 발광 엘리먼트(150)에 공급되는 구동 전류의 양을 제어할 수 있다
스토리지 커패시터(Cst)의 일 전극은 제1 픽셀 전원(ELVDD)에 연결되고, 스토리지 커패시터(Cst)의 타 전극은 제1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가된 데이터 신호에 대응하는 전압으로 충전되어, 다음 프레임의 데이터 신호가 제공될 때까지 충전된 전압을 유지한다.
도 6의 상기 트랜지스터부는 2 개의 트랜지스터를 포함하나, 본 발명은 트랜지스터부에 포함되는 트랜지스터의 수를 한정하지 않으며, 트랜지스터의 구성은 다양하게 변경될 수 있다. 예컨대, 트랜지스터부는 둘 이상의 트랜지스터 및 하나 이상의 커패시터를 포함할 수 있다. 또한, 제1 및 제2 트랜지스터, 스토리지 커패시터 및 라인의 구성이 상세하게 도시되어 있지는 않지만, 제1 및 제2 트랜지스터, 스토리지 커패시터 및 라인들은 본 개시의 일 실시예에 따른 회로를 구현하는 범위 내에서 다양한 방식으로 제공될 수 있다.
본 개시의 기술적 사상의 범위 내에서 픽셀의 구조는 다양하게 변경될 수 있으며, 픽셀을 포함하는 디스플레이 장치는 다양한 구조 및 방법으로 구현될 수 있다.
도 7은 본 개시의 일 실시예에 따른 디스플레이 장치의 일부를 도시한 평면도이다. 도 8a는 본 개시의 일 실시예에 따른 도 7의 절취선 A-A'를 따라 취해진 단면도이다.
도 7 및 도 8a를 참조하면, 본 개시의 일 실시예에 따른 디스플레이 장치는베이스 기판(101) 및 상기 베이스 기판(101) 상에 배치된 복수의 픽셀 타일들(110T)을 포함한다.
베이스 기판(101)은 상면에 배치된 픽셀 타일들(110T)에 전기적으로 연결되는 라인부 및/또는 구동 장치를 포함하며, 다양한 재료를 포함할 수 있다. 예컨대,베이스 기판(101)은 글래스, 석영, 실리콘, 유기 폴리머 또는 유기-무기 복합 재료를 포함할 수 있고, 본 개시의 몇몇 실시예들에서, 베이스 기판(101)은 인쇄 회로 기판일 수 있다. 베이스 기판(101) 상에 배치된 라인부 및/또는 구동 장치는 도전성 재료를 포함할 수 있다.
베이스 기판(101)과 픽셀 타일들(110T) 사이에 접착층(60)이 배치될 수 있다. 접착층(60)의 적어도 일부는 도전성을 가질 수 있고, 베이스 기판(101)의 라인부 및/또는 구동 장치는 접착층(60)의 상기 도전 부분을 통해 픽셀 타일들(110T)의 라인부 또는 전극에 연결될 수 있다. 본 개시의 일 실시예에 있어서, 도전성을 갖는 접착층으로는 솔더를 이용할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 접착층의 일부는 비도전성 재료를 포함할 수 있다. 접착층은 투명 또는 불투명 재료를 포함할 수 있다.
각 픽셀 타일(110T)은 기판(10) 및 상기 기판(10) 상에 배치된 복수의 픽셀들(110)을 포함한다. 동일한 픽셀 타일(110T) 상에 배치된 픽셀들(110)은 공통 공정을 통해 함께 제조될 수 있으며, 픽셀 타일(110T)은 디스플레이 장치의 제조 과정에서 단일 대상으로 전사 또는 조립될 수 있는 유닛에 대응할 수 있다.
픽셀 타일들(110T)의 픽셀들(110)은 베이스 기판(101)의 라인부 및/또는 구동 장치와 연결되어 픽셀 타일들(110T)의 픽셀들(110)의 발광이 제어될 수 있다.
본 실시예에서, 픽셀들(110)은 전술한 실시예들에 따른 발광 적층 구조체를 가질 수 있다. 이하에서는, 각 픽셀이 발광 적층 구조체를 포함하므로, 각 발광 적층 구조체를 "픽셀"로 지칭한다.
기판(10)은 다양한 재료를 포함할 수 있다. 예컨대, 기판(10)은 글래스, 실리콘, 석영, 유기 중합체 또는 유기-무기 복합 재료를 포함하는 바디, 및 상기 바디 상에 배치되고 도전성 재료를 포함하는 라인부를 포함할 수 있다. 상기 라인부는 바디를 통해 정의는 비아의 상부면, 하부면 및/또는 내부면에 배치될 수 있으며, 금속, 금속 합금 또는 도전성 금속 산화물과 같은 다양한 재료를 포함할 수 있다. 본 실시예에서, 기판(10)은 실리콘 기판일 수 있고, 기판(10)의 바디는 실리콘을 포함할 수 있으며, 배선들 및 패드 전극들은 실리콘 바디에서 구획되는 비아의 상부 표면, 하부 표면 및 내부 표면 상에 배치될 수 있다.
기판(10)은 다양한 형상을 가질 수 있다. 픽셀 타일(110T)의 형상은 기판(10)의 형상에 대응할 수 있다. 도시된 실시예에서, 기판(10) 및 기판(10)에 대응하는 픽셀 타일(110T)은 실질적으로 삼각형 형상을 가진다. 그러나, 기판(10)의 형상 및 픽셀 타일(110T)의 형상은 이에 한정되지 않으며, 다양한 다른 형상으로 형성될 수 있다. 본 개시의 몇몇 실시예들에 있어서, 기판(10)의 형상은 픽셀 타일(110T)의 형상과 서로 다를 수 있다. 기판(10)은 복수개로 제공될 수 있으며, 기판(10)은 실질적으로 동일한 형상을 가질 수 있다.
픽셀들(110), 예컨대, 발광 적층 구조체들은 각 기판(10) 상에 배치될 수 있다. 픽셀들(110)은 기판(10)의 형상에 따라 다양한 방식으로 배열될 수 있으며, 기판의 중심에서 가장 먼 위치에 배열될 수 있다. 도시된 실시예에서, 기판(10)은 실질적으로 삼각형 형상을 가지며, 픽셀들(110)은 삼각형 형상의 꼭지점에 대응하는 위치에 배열된다. 그러나 본 발명은 픽셀들(110)의 특정 위치에 한정되지 않으며, 기판(10)의 중앙 또는 다른 위치에 픽셀들(110)이 배열될 수 있다.
픽셀 타일들(110T)은 베이스 기판(101) 상에 실질적으로 규칙적인 간격으로 배열된다. 예컨대, 픽셀 타일들(110T)은 미리 정해진 방향으로, 예를 들어 도 7에 도시한 바와 같이 베이스 기판(101)의 좌우 측을 가로 지르는 제1 방향(D1)으로, 실질적으로 일정한 간격을 두고 배치될 수 있다. 또한, 픽셀 타일들(110T)은 제1 방향(D1)과 교차하는 방향, 예를 들어 제2 방향(D2)으로, 실질적으로 일정한 간격을 두고 배열될 수 있다. 이 경우, 제1 방향(D1)과 제2 방향(D2)은 픽셀 타일(110T)이 삼각형인 경우 삼각형의 두 변에 대응한다. 픽셀 타일들(110T)은 디스플레이 장치 상에 실질적으로 규칙적으로 배열된다. 본 실시예에서, 픽셀 타일들(110T)은 픽셀 타일들(110T) 상에 배치된 픽셀들(110)이 배열된 일정한 간격을 두고 배열되어 실질적으로 규칙적인 간격으로 배치된다. 특히, 픽셀 타일들(110T)은 특정 픽셀 타일(110T)에 배치된 픽셀들(110) 사이의 간격이 미리 결정된 방향, 예컨대, 제1 방향(D1)에 대하여, 인접한 픽셀 타일들(110T)의 간격과 실질적으로 동일하도록 배열된다. 이러한 방식으로, 제1 방향(D1)을 따라 배치되며 동일한 픽셀 타일(110T)에 배치된 2 개의 픽셀(110)이 제1 피치(PT1)의 간격을 갖는 경우, 서로 다른 픽셀 타일들(110T)에 배치되는 2 개의 이웃하는 픽셀들(110)은, 제1 방향과 실질적으로 동일한 제1 피치(PT1)의 간격을 가질 수 있다. 이 경우, 기판(10)의 제1 방향(D1)의 폭(D)은 제1 피치(PT1)를 갖는 픽셀들(110) 사이의 간격보다 클 수 있고, 두 기판(10) 사이의 제1 방향(D1)의 간격은 제1 피치(PT1)보다 작을 수 있다. 유사하게, 제2 방향(D2)을 따라 서로 다른 픽셀 타일들(110T)에 배치되는 이웃하는 픽셀들은 제2 피치(PT2)로 서로 이격된다.
상술한 바와 같이, 디스플레이 장치의 디스플레이 영역에서 픽셀들(110)이 일정한 간격을 두고 배치되어 있으므로, 픽셀들(110)에 의해 덮인 발광 영역들은 실질적으로 동일할 수 있다. 예컨대, 반복적으로 인접하여 배치된 픽셀들에 의해 덮이는 최소 영역이 단위 영역(110D)으로 정의되는 경우, 디스플레이 장치는 적어도 하나의 단위 영역(110D)을 포함하는 복수의 픽셀 타일들(110T)을 내부에 포함할 수 있다
각 픽셀 타일(110T)은 단위 영역(110D)보다 큰 면적을 가질 수 있다. 이에 따라, 본 개시의 일 실시예에 따른 디스플레이 장치는 전 영역에 걸쳐 균일한 화질을 제공할 수 있다
본 실시예에서, 픽셀 타일들(110T)이 배열될 때, 픽셀 타일들(110T)은 그 형상에 따라 거꾸로 또는 좌우로 반전된 후 배열되거나, 각 픽셀 타일(110T)의 중심에 대해 회전된 후 배치될 수 있어, 픽셀 타일(110T)들은 디스플레이 장치의 디스플레이 영역에 균일하게 배열된다.
도 8b는 본 개시의 또다른 실시예에 따른 도 7의 절취선 A-A'를 따라 취해진 단면도이다.
도 7 및 도 8b를 참조하면, 본 개시의 일 실시예에 따른 디스플레이 장치는베이스 기판(101) 및 상기 베이스 기판(101) 상에 배치된 복수의 픽셀 타일들(110T)을 포함한다. 각 픽셀 타일(110T)은 기판(10) 및 상기 기판(10) 상에 제공된 복수의 픽셀들(110)을 포함한다. 픽셀들(110)은 베이스 기판(101)과 기판(10) 사이에 제공된다. 본 실시예에서, 베이스 기판(101)이 회로를 포함하는 경우, 픽셀들(110)은 플립 칩(flip chip)형으로 제공될 수 있으며, 기판(10) 상의 회로의 배선에 본딩될 수 있다.
본 실시예에서, 서로 인접한 픽셀 타일들(110T) 사이에 블랙 매트릭스(10B)가 제공될 수 있다. 블랙 매트릭스(10B)가 픽셀 타일들(110T) 사이에 제공됨에 따라, 베이스 기판(101)과 픽셀 타일들(110T) 사이의 접합이 개선될 수 있으며, 인접한 픽셀들(110)로 통과하는 광으로부터의 색상 혼합이 감소될 수 있다. 본 개시의 몇몇 실시예들에서, 도 8b의 블랙 매트릭스(10B)는 도 8a의 디스플레이 장치에도 형성될 수도 있다.
다시 도 7을 참조하면, 픽셀 타일들의(110T)의 삼각형 형상의 꼭지점은 인접한 픽셀 타일들(110T)의 삼각형 형상의 꼭지점 사이에 배열된다. 픽셀 타일들(110T) 사이에 블랙 매트릭스가 제공되면, 삼각형의 각 꼭지점에 대응하는 블랙 매트릭스의 일부가 약해질 수 있으며, 이는 균열을 발생시킬 수 있다. 이 경우, 픽셀 타일들(100T)로부터의 광이 상기 균열된 부분에서 누설될 수 있고, 누설된 광은 픽셀 타일들(100T) 상에 형성된 전극에 의해 반사 또는 산란 될 수 있으며, 이는 디스플레이 장치의 콘트라스트를 감소시킬 수 있다. 그러나, 균열이 발생하더라도, 인접한 픽셀 타일들(110T)의 삼각형 형상의 꼭지점 사이에서 픽셀 타일들(110T)의 삼각형 형상의 꼭지점을 형성함으로써 광 반사 또는 산란이 최소화 될 수 있다.
도 7 및 도 8a에 도시된 디스플레이 장치는 픽셀 타일들(110T)을 형성하고, 픽셀 타일들(110T)을 절단하여, 각각의 픽셀 타일(110T)을 전사함으로써 제조될 수 있다.
도 9는 도 7, 도 8a, 및 도 8b에 도시된 디스플레이 장치의 제조 공정 중 하나를 나타낸 평면도이다.
도 7, 도 8a, 및 도 9를 참조하면, 기판(10) 상에 픽셀들(110)이 형성된다. 가상의 절단선(CL)이 기판(10) 상에 정의되고, 각 픽셀 타일(110T)의 형상 및 크기는 절단선(CL)에 의해 결정된다. 본 실시예에서, 각 픽셀 타일(110T)에 픽셀들(110)이 형성되어 있으며, 디스플레이 장치 내의 픽셀들(110)의 배열을 고려하여 픽셀들(110)이 형성되는 위치를 결정할 수 있다. 기판(10) 상에 픽셀들(110)이 형성될 때, 픽셀 타일들(110T)은 절단선(CL)을 따라 절단되어 서로 분리되고, 분리된 픽셀 타일들(110T)은 베이스 기판(101) 상으로 전사되고, 도 7, 도 8A, 및 도 8B에 도시한 바와 같이 정렬되어 디스플레이 장치를 제공한다.
본 개시의 실시예에 따르면, 픽셀 타일들(110T)이 베이스 기판(101) 상에 개별적으로 전사되므로, 각 픽셀 타일(110T) 상에 배치된 픽셀들(110)은 각 픽셀 타일(110T)이 전사될 때마다 실질적으로 동시에 전사될 수 있다.
일반적으로, 디스플레이 장치의 제조 과정에서 복수의 픽셀들이 각각 전사되며, 따라서, 픽셀 전사 횟수는 매우 커질 수 있다. 그러나, 본 개시의 실시예들에 따르면, 픽셀 전사 횟수는 각 기판 상에 배치된 픽셀들의 수에 의해 상당히 감소될 수 있다. 예컨대, 도 9에 도시한 바와 같이 3 개의 픽셀이 기판(10) 상에 배치되는 경우, 전사 횟수는 종래 기술의 약 1/3만큼 감소될 수 있다.
또한, 종래의 디스플레이 장치에서 각 색의 픽셀, 예컨대, 적색, 녹색 및 청색 픽셀은 개별적으로 형성되어 베이스 기판으로 전사된다. 그러나, 본 개시의 실시예들에 따르면, 적색, 녹색 및 청색 픽셀이 서로 겹치는 하나의 발광 적층 구조체가 픽셀로 이용되기 때문에, 픽셀을 전사하기 위한 전사 횟수의 수는 종래 기술의 약 1/3만큼 감소될 수 있다.
나아가, 종래의 픽셀들이 하나씩 전사될 때, 결함, 예를 들어, 픽셀 아래에 배치되는 하부 접착층의 정해진 위치를 벗어난 픽셀, 또는 하부 접착제에 부착되는 동안 틀어진 픽셀과 같은 결함이 발생할 수 있다. 그러나 본 개시의 실시예들에 따르면, 각 픽셀 타일의 고정된 위치에 배치된 픽셀들이 픽셀 타일 단위로 베이스 기판에 전사되므로, 전술한 결함을 크게 감소시킬 수 있다.
또한, 본 개시의 실시예들에 따른 픽셀 타일들은, 기판 위의 작은 영역에 실질적으로 동시에 집중적으로 형성되어 일정한 간격을 두고 상대적으로 넓은 영역에 배치되므로 디스플레이 장치를 용이하게 제조할 수 있다. 이에 따라, 픽셀들이 처음부터 넓은 영역에 넓은 간격으로 배치되는 경우에 비해, 픽셀들의 배열 및 제조 방법이 단순화되어 디스플레이 장치의 제조 시 생산성이 향상될 수 있다.
각 픽셀 타일에서, 픽셀 및 라인부는 다양한 형상으로 제공될 수 있으며, 이는 아래에서 더 상세히 설명할 것이다.
도 10은 도 7, 도 8a 및 도 8b의 픽셀 타일들 중 하나를 도시한 평면도이다.
도 10을 참조하면, 3 개의 픽셀들(110), 즉, 발광 적층 구조체들이, 기판(10) 상에 배치된다. 발광 적층 구조체들(110)은 삼각형 형상의 꼭지점에 인접한 위치에서 기판(10) 상에 배치된다. 도시된 실시예에서, 발광 적층 구조체들(110)을 연결하는 점선에 의해 정의된 삼각형 부분은 단위 영역(110D)에 대응한다.
디스플레이 장치의 베이스 기판(101)과의 전기적 연결을 위한 복수의 패드부들이 기판(10) 상에 배치된다. 패드부들은 발광 신호 및 공통 전압을 각각의 발광 적층 구조체(110)에 인가할 수 있으며, 발광 적층 구조체들(110)의 수에 대응하여 제공될 수 있다. 도시된 실시예에서, 3 개의 발광 적층 구조체(110)가 제공되므로, 3 개의 패드부가 제공된다. 보다 구체적으로, 발광 신호를 인가하기 위한 제1, 제2 및 제3 패드(20P, 30P, 40P) 및 공통 전압을 인가하기 위한 공통 패드(50P)가 발광 각각의 적층 구조체들(110)에 제공된다. 제1, 제2 및 제3 패드(20P, 30P, 40P)는 각각 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)에 연결되고, 공통 패드(50P)는 데이터 라인(120)에 연결된다. 본 실시예에서, 상기 패드들은 기판(10)의 상면 및 하면을 관통하는 관통 전극의 형태로 제공된다.
각각의 발광 적층 구조체들(110)에 연결된 패드부의 패드들은 각각 기판(10)상의 다양한 위치에 배치될 수 있다. 예컨대, 패드들은 각각 픽셀 타일(110T)의 단위 영역(110D)에 배치될 수 있으며, 단위 영역(110D)과 기판(10)의 가장자리 사이에 배치될 수 있다. 도시된 실시예에서, 패드들은 각각 단위 영역(110D)의 경계에 배치되나, 본 개시가 패드의 특정 위치에 한정되는 것은 아니다.
본 실시예에서, 패드들의 적어도 일부는 단위 영역(110D) 및 기판(10)의 가장자리에 배치될 수 있다. 상기 패드들은 픽셀 타일(110T)의 중심에 대하여 가능한 한 회전 대칭 형태로 배치될 수 있다. 다른 실시예들에서, 기판(10)의 중심으로부터 최 외곽 위치에 배치된 패드들은 가능한한 회전 대칭 위치에 위치할 수 있다. 이에 따라, 픽셀 타일(110T)이 베이스 기판(101)에 부착되는 경우, 패드들 사이의 단차에 의해 발생되는 픽셀 타일(110T)의 틀어짐이 방지된다.
도 10에 도시된 발광 적층 구조체 및 패드들은 수동 매트릭스형 또는 능동 매트릭스형으로 구동될 수 있다. 이하에서는, 본 개시의 일 실시예에 따른 발광 적층 구조체 및 패드들이 수동 매트릭스형 픽셀에서 구동되는 것으로 설명할 것이다.
도 11은 본 개시의 일 실시예에 따른 도 10의 부분 P2 및 P3의 확대도이고, 도 12는 본 개시의 일 실시예에 따른 도 11의 절취선 I-I'를 따라 취해진 단면도이다.
이하에서는, 평면도로 본 발광 적층 구조체의 배열에 대하여 주로 도 10 및 도 11를 참조하여 설명할 것이며, 단면도로 본 발광 적층 구조체의 배열에 대하여 주로 도 10 및 도 12를 참조하여 설명할 것이다.
도 10, 도 11 및 도 12를 참조하면, 본 개시의 일 실시예에 따른 평면도로 본 발광 적층 구조체는 기판(10) 및 상기 기판(10) 상에 적층된 복수의 에피 택시 적층들을 포함한다.
일 실시예에서, 기판(10)은 실리콘과 같은 다양한 재료를 포함할 수 있다
패드부는 기판(10) 상에 배치되며, 제1, 제2 및 제3 패드(20P, 30P, 40P) 및 공통 패드(50P)를 포함한다. 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)과 데이터 라인(120)을 포함하는 라인부 및 제1, 제2 및 제3 패드(20P, 30P, 40P)와 공통 패드(50P)를 포함하는 패드부 사이의 접촉부들(contacts)은 실질적으로 서로 동일하기 때문에, 제3 스캔 라인(130B)과 제3 패드(40P) 사이의 접촉부에 대응하는 영역(P3)만이 도 11 및 도 12에 도시된다.
기판(10) 상에 배치된 제3 패드(40P)는 기판(10)의 상면 및 하면을 관통하는 관통 전극(11), 상기 관통 전극(11) 상에 배치된 상부 패드 전극(13) 및 상기 관통 전극(11) 하부에 배치되는 하부 패드 전극(15)을 포함할 수 있다. 기판(10)의 상면 및 하면 상에, 그리고 제3 패드(40P)와 기판(10) 사이에는 절연층(80)이 배치된다.
에피 택시 적층들(또는 발광 적층 구조체)은 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)을 포함한다.
제1 에피 택시 적층(20)은 가장 큰 면적을 가진다. 제2 에피 택시 적층(30)은 제1 에피 택시 적층(20)보다 작은 면적을 가지며, 제1 에피 택시 적층(20)의 일부 상에 배치된다. 제3 에피 택시 적층(40)은 제2 에피 택시 적층(30)보다 작은 면적을 가지며, 제2 에피 택시 적층(30)의 일부 상에 배치된다. 일 실시예에서, 제 1, 제 2 및 제 3 에피 택시 적층(20, 30 및 40)은 제 1, 제 2 및 제 3 에피 택시 적층(20, 30 및 40)의 상부 표면이 순차적으로 노출되도록 배열된다.
접촉부는 픽셀에 배치되어 라인부를 제 1, 제 2 및 제 3 에피 택시 적층(20, 30 및 40)에 연결한다. 본 실시예에서, 공통 전압이 인가되는 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 극성 반도체층의 유형에 따라 상기 픽셀의 적층 구조가 달라질 수 있다. 이하에서는, 본 개시의 일 실시예에 따라, 공통 전압이 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 p형 반도체층에 인가되는 것으로 설명한다.
제1, 제2 및 제3 에피 택시 적층(20, 30, 40) 각각에 발광 신호를 인가하는 제1, 제2 및 제3 발광 신호 라인들 및 상기 제1, 제2 및 제3 에피 택시 적층(20, 30, 40) 각각에 공통 전압을 인가하는 공통 라인이 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에 연결된다. 이하에서는, 제1, 제2 및 제3 발광 신호 라인이 각각 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)에 대응하고 공통 라인은 데이터 라인(120)에 대응하므로, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)과 데이터 라인(120)이 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에 연결된 것으로 설명할 것이다.
본 실시예에서, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)은 기판(10)상의 대응하는 패드들을 향한 방향으로 연장될 수 있고, 상기 대응하는 패드들에 연결될 수 있다. 그러나, 본 발명은 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)이 연장되는 특정 방향으로 한정하지 않으며, 연장 방향은 픽셀들과 패드들의 배열에 따라 다양하게 변경될 수 있다..
제1-p 콘택 전극층(25p)과 제1 에피 택시 적층(20) 사이의 오믹 콘택을 위한 오믹 전극(25p')은 제1-p 콘택 전극층(25p)이 배치된 발광 영역에 배치된다. 오믹 전극(25p’)은 다양한 형상을 가질 수 있으며 복수 개로 제공될 수 있다. 본 실시예에서, 오믹 전극(25p')은 제1 에피 택시 적층(20)의 하면 내에 배치되나, 본 개시가 이에 한정되는 것은 아니다. 오믹 전극(25p’)은 오믹 콘택을 위한 다양한 재료를 포함할 수 있다. 예컨대, p형 오믹 전극(25p')에 대응하는 오믹 전극(25p')은 Au-Zn 합금 또는 Au-Be 합금을 포함할 수 있다. 이 경우, 오믹 전극(25p')의 재질은 Ag, Al, Au보다 반사율이 낮기 때문에, 별도의 반사 전극이 더 배치될 수 있다. 별도의 반사 전극을 위한 재료로는 Ag 또는 Au가 이용될 수 있으며, Ti, Ni, Cr 또는 Ta를 포함하는 층이 인접한 구성 요소와의 접착을 위한 접착층으로 배치될 수 있다. 이 경우, 접착층은 Ag 또는 Au를 포함하는 반사 전극의 상면 및 하면에 얇게 증착될 수 있다.
제1-n 콘택 전극(21n)은 제1 에피 택시 적층(20) 상에 배치된다. 제1 스캔 라인(130R)은 제1-n 콘택 전극(21n)에 연결된다. 제2-n 콘택 전극(31n)은 제2 에피 택시 적층(30) 상에 배치된다. 제2 스캔 라인(130G)은 제2-n 콘택 전극(31n)에 연결된다. 제3-n 콘택 전극(41n)은 제3 에피 택시 적층(40) 상에 배치된다. 제3 스캔 라인(130B)은 제3-n 콘택 전극(41n)에 연결된다.
제2 에피 택시 적층(30)의 일측의 일부가 제거되어 제2-p 콘택 전극(35pc)을 형성한다. 제2-p 콘택 전극(35pc)은 데이터 라인(120)에 연결된다. 제3-p 콘택 전극(45pc)은 데이터 라인(120)에 연결된다. 데이터 라인(120)은 제1 및 제2 콘택 홀(CH1, CH2)을 통하여 제1-p 콘택 전극층(25p)에 연결된다. 이에 따라, 제1, 제2 및 제3-p 콘택 전극(25p, 35p, 45p)은 데이터 라인(120)과 전기적으로 연결되며, 데이터 라인(120)을 통해 공통 전압이 인가된다.
본 실시예에서, 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)은 상대적으로 넓은 면적을 가져 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)에 각각 용이하게 연결될된다. 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)은 다양한 형상으로 형성될 수 있으며, 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)은 실질적으로 원형 형상을 가질 수 있다.(도 14a 참조). 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)으로부터 일 방향으로 연장되는 연장부는 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)과 함께 제공될 수 있다. 연장부는 제1 에피 택시 적층(20)의 n형 반도체층에 균일한 전류를 공급할 수 있으며, 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)으로부터 실질적으로 일 방향으로 연장될 수 있다. 연장부는 다양한 형상을 갖도록 형성될 수 있으며, 도시된 실시예에서 연장부는 막대와 같은 긴 형상을 가진다.
제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)은 제1, 제2 및 제3 패드(20P, 30P, 40P)에 연결되고, 데이터 라인(120)은 공통 패드(50P)에 연결된다. 특히, 제1 스캔 라인(130R)의 일단은 제1-n 콘택 전극(21n)에 연결되고, 제1 스캔 라인(130R)의 타단은 제1 패드(20P)에 연결된다. 제2 스캔 라인(130G)의 일단은 제2-n 콘택 전극(31n)에 연결되고, 제2 스캔 라인(130G)의 타단은 제2 패드(30P)에 연결된다. 제3 스캔 라인(130B)의 일단은 제3-n 콘택 전극(41n)에 연결되고, 제3 스캔 라인(130B)의 타단은 제3 패드(40P)에 연결된다. 데이터 라인(120)의 일단은 제1, 제2 및 제3-p 콘택 전극(25p, 35p, 45p)에 연결되고, 데이터 라인(120)의 타단은 공통 패드(50P)에 연결된다.
접착층, p형 콘택 전극층 및 파장 패스 필터는 기판(10)과 제1 에피 택시 적층(20) 사이에 배치될 수 있고, 제1 에피 택시 적층(20)과 제2 에피 택시 적층(30) 사이 및 제2 에피 택시 적층(30)과 제3 에피 택시 적층(40) 사이에 배치 될 수 있다. 이하에서는, 본 개시의 일 실시예에 따른 적층 순서에 따라 상기 픽셀을 설명할 것이다.
본 실시예에 따르면, 기판(10)이 제공되고, 제1 에피 택시 적층(20)은 제1 접착층(61)을 사이에 두고 상기 기판(10) 상에 배치된다.
제1 에피 택시 적층(20)은 하부에서 상향 방향으로 순차적으로 적층된 p형 반도체층, 활성층 및 n형 반도체층을 포함한다.
제1 절연층(81)은 기판(10)과 대향하는 제1 에피 택시 적층(20)의 하면에 배치된다. 제1 절연층(81)은 이를 통해 정의되는 적어도 하나의 콘택 홀과 함께 제공된다. 오믹 전극(25p’)은 상기 콘택 홀에 배치되어 제1 에피 택시 적층(20)의 p형 반도체층과 접촉한다. 오믹 전극(25p')은 다양한 재료를 포함할 수 있다.
오믹 전극(25p')은 제1-p 콘택 전극층(25p)과 접촉한다. 제1-p 콘택 전극층(25p)은 제1 절연층(81)과 제1 접착층(61) 사이에 배치된다.
제1-p 콘택 전극층(25p)은 제1 에피 택시 적층(20)과, 특히 제1 에피 택시 적층(20)의 발광 영역과 중첩될 수 있고, 평면도에서 발광 영역의 대부분 또는 전부를 덮도록 제공될 수 있다. 제1-p 콘택 전극층(25p)은 반사성 재료를 포함하여 제1 에피 택시 적층(20)에서 방출된 광을 반사할 수 있다. 또한, 제1 절연층(81)은 제1 에피 택시 적층(20)으로부터의 빛의 반사가 용이하게 수행될 수 있도록 반사율을 가질 수 있다. 예를 들어, 제1 절연층(81)은 전방향 반사기(omni-directional reflector, ODR) 구조를 가질 수 있다.
나아가, 제1-p 콘택 전극층(25p)은 제1 에피 택시 적층(20)에서 방출된 광에 대한 높은 반사율을 갖는 금속을 포함하여 제1 에피 택시 적층(20)에서 방출된 광에 대한 반사율을 극대화할 수 있다. 예컨대, 제1 에피 택시 적층(20)이 적색을 방출할 경우, 제1-p 콘택 전극층(25p)은 적색광에 대해 높은 반사율을 갖는 Au, Al 또는 Ag와 같은 금속을 포함할 수 있다. Au의 경우, 제2 및 제3 에피 택시 적층(30 및 40)에서 방출된 광에 대한 반사율이, 예컨대, 녹색광 및 청색광에 대한 반사율이 높지 않으며, 따라서, 제2 및 제3 에피 택시 적층(30, 40)에서 방출된 광에 의해 야기되는 색의 혼합이 방지될 수 있다.
제1-n 콘택 전극(21n)은 제1 에피 택시 적층(20)의 상면에 배치된다. 제1-n 콘택 전극(21n)은 도전성 재료를 포함할 수 있다. 본 실시예에서, 제1-n 콘택 전극(21n)은 다양한 금속 재료 및 그 합금, 예를 들어 Au-Te 합금 또는 Au-Ge 합금을 포함할 수 있다.
제2 접착층(63)은 제1 에피 택시 적층(20) 상에 배치되고, 제1 파장 패스 필터(71), 제2-p 콘택 전극층(35p) 및 제2 에피 택시 적층(30)은 제2 접착층(63) 상에 순차적으로 배치된다. .
제1 파장 패스 필터(71)는 제1 에피 택시 적층(20)의 발광 영역의 일부를 덮고, 제1 에피 택시 적층(20)의 상부 표면의 일부 상에 배치되어 제2 에피 택시 적층(30)이 배치된 영역과 중첩된다.
제2 에피 택시 적층(30)은 하부에서 상향 방향으로 순차적으로 적층된 p형 반도체층, 활성층 및 n형 반도체층을 포함한다.
제2 에피 택시 적층(30)이 부분적으로 제거되어 제2-p 콘택 전극층(35p)의 일부가 노출된다. 제2-p 콘택 전극(35pc)은 제2 에피 택시 적층(30)의 일부가 제거되는 영역 내의 제2-p 콘택 전극층(35p) 상에 배치된다. 제2-n 콘택 전극(31n)은 제2 에피 택시 적층(30) 상에 배치된다.
제3 접착층(65)은 제2 에피 택시 적층(30) 상에 배치되고, 제3 접착층(65) 상에 제2 파장 패스 필터(73), 제3-p 콘택 전극층(45p) 및 제3 에피 택시 적층(40)이 순차적으로 배치된다.
제2 파장 패스 필터(73)는 제2 에피 택시 적층(30)의 발광 영역의 일부를 덮고, 제2 에피 택시 적층(30)의 상부 표면의 일부 상에 배치되어 제3 에피 택시 적층(40)이 배치된 영역과 겹친다.
제3 에피 택시 적층(40)은 하부에서 상향 방향으로 순차적으로 적층된 p형 반도체층, 활성층 및 n형 반도체층을 포함한다.
제3 에피 택시 적층(40)은 제3-p 콘택 전극층(45p)의 일부를 노출시키기 위해 부분적으로 제거된다. 제3-p 콘택 전극(45pc)은 제3 에피 택시 적층(40)의 일부가 제거되는 영역 내의 제3-p 콘택 전극층(45p) 상에 배치된다. 제3-n 콘택 전극(41n)은 제3 에피 택시 적층(40) 상에 배치된다.
제2 절연층(83)이 제3 에피 택시 적층(40)이 형성되는 기판(10) 상에 배치된다. 제2 절연층(83)은 다양한 유기/무기 절연 재료를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 제2 절연층(83)은 실리콘 질화물 또는 실리콘 산화물을 포함하는 무기 절연 재료 또는 폴리이미드를 포함하는 유기 절연 재료를 포함할 수 있다.
제1 절연층(81)은 제1-p 콘택 전극층(25p), 제2 및 제3-p 콘택 전극(35pc, 45pc), 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n), 제1, 제2 및 제3 패드(20P, 30P, 40P) 및 공통 패드(50P)의 상부 표면들을 노출시키기 위해 그를 통해 정의되는 컨택 홀들과 함께 제공된다. 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)은 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n)에 각각 연결된다. 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)은 제1, 제2 및 제3 패드(20P, 30P, 40P)가 형성된 영역까지 연장되며, 제1, 제2 및 제3 패드(20P, 30P 및 40P) 상부에 정의되는 콘택 홀들(예컨대, 제3 콘택 홀)을 통해 제1, 제2 및 제3 패드(20P, 30P, 40P)에 연결된다. 데이터 라인(120)은 제1 및 제2 컨택 홀(CH1, CH2)을 통해 제1-p 콘택 전극층(25p), 및 제2 및 제3-p 콘택 전극(35pc, 45pc)에 연결된다. 데이터 라인(120)은 공통 패드(50P)가 형성된 영역까지 연장되며, 공통 패드(50P) 상부에 정의되는 콘택 홀을 통해 공통 패드(50P)에 연결된다. 본 실시예에서, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)은 제2 절연층(83) 상에 배치될 수 있고, 제1, 제2 및 제3 패드(20p, 30p, 40p)가 형성된 영역의 콘택 홀에 연결될 수 있으며, 제1 절연 층(81)의 일부가 제거되어 상부 패드 전극(13)을 노출시킨다.
몇몇 실시예들에 있어서, 상기 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 상면에는 요철부가 선택적으로 형성될 수 있다. 상기 요철부는 발광 영역에 대응 영역에만 배치될 수 있거나 또는 각 반도체층의 상부 표면 전체에 배치될 수 있다.
몇몇 실시예들에 있어서, 비광투과층이 상기 발광 적층 구조체의 측면에 대응하여 상기 제2 절연층(83)의 측면에 더 배치될 수 있다. 비광투과층은 광차단층으로 기능하여 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)으로부터의 광이 발광 적층 구조체의 측면을 통해 누출되는 것을 방지할 수 있다. 이를 위해, 비광투과층은 광을 흡수 또는 반사하는 재료를 포함할 수 있다
비광투과층은 단일 또는 다층 금속을 가질 수 있다. 예컨대, 비광투과층은 Al, Ti, Cr, Ni, Au, Ag, Sn, W 및 Cu의 금속 또는 이들의 합금을 포함하는 다양한 재료를 포함할 수 있다.
본 실시예에서, 상기 비광투과층은 금속 또는 금속 합금을 별도의 층으로 이용하여 상기 제2 절연층(83)의 측면에 배치될 수 있다.
본 실시예에서, 비광투과층은 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120) 중 적어도 하나를 발광 적층 구조체의 측면을 따라 연장하여 제공될 수 있다. 이 경우, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120) 중 적어도 하나로부터 연장된 비광투과층은 다른 도전성 구성 성분들로부터 절연될 수 있다.
또한, 동일한 공정으로 형성되고, 동일한 물질을 이용하며, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120) 중 적어도 하나와 동일한 층에 배치되는 비광투과층은 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)과 별도로 제공될 수 있다.
본 개시의 다른 실시예로, 비광투과층이 별도로 제공되지 않는 경우, 제2 절연층(83)이 비광투과층으로 기능할 수 있다. 이 경우, 제2 절연층(83)은 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)의 상부(예:전면 방향)에 대응하는 영역에 배치되지 않을 것이며, 따라서, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)에서 방출되는 광은 전면 방향(front surface)으로 진행할 수 있다.
비광투과층은 비광투과층이 광을 흡수 또는 반사하여 광의 투과를 차단하는 한 특별히 한정되지는 않는다. 본 개시의 몇몇 실시예들에서, 비광투과층은 분포 브래그 반사기(DBR) 유전체 미러, 절연층 상에 형성된 금속 반사층, 또는 흑색 유기 폴리머층일 수 있다. 금속 반사층이 비광투과층으로서 이용될 때, 금속 반사층은 플로팅 상태일 수 있으며, 따라서, 금속 반사층은 다른 픽셀들의 구성 요소들로부터 전기적으로 절연된다.
픽셀의 측면에 배치되는 비광투과층으로 인해, 특정 픽셀에서 방출되는 광이 인접 픽셀에 영향을 미치거나 또는 인접 픽셀에서 방출되는 광과 혼합되는 것을 방지할 수 있다.
상기와 같은 구조의 픽셀은 기판(10) 상에 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)을 순차적으로 적층하여 제조할 수 있다. 이하에서는, 기판(10)을 마련하는 공정을 설명하고, 이어서 기판(10) 상에 발광 적층 구조체를 형성하는 공정을 상세히 설명할 것이다.
도 13a 내지 13e는 본 개시의 일 실시예에 따른 기판의 제조 방법을 설명하기 위한 단면도들이다. 도 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a 및 25a는 본 개시의 일 실시예에 따라 기판 상에 제1 내지 제3 에피 택시 적층을 적층하여 픽셀을 형성하는 방법을 설명하기 위한 평면도들이다. 도 14b, 15b, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 24b 및 25b는 각각 도 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a 및 25a 의 절취선 I-I'에 따라 취해진 단면도들이다.
도 13a를 참조하면, 상기 기판(10)이 마련되고 에칭되어 내부에 트렌치를 형성한다. 기판(10)은 실리콘을 포함할 수 있고, 트렌치는 깊은 실리콘 식각 방법 등에 의해 형성될 수 있다.
도13b를 참조하면, 열처리 공정 또는 플라즈마 강화 화학 기상 증착(PECVD) 공정을 이용하여 절연층(80)이 기판(10) 상에 형성된다. 상기 절연층(80)은 실리콘 산화층 일 수 있으나, 본 개시가 이에 한정되지는 않는다.
도 13c를 참조하면, 금속층(ML)이 기판(10) 상에 형성된다. 금속층(ML)은 스퍼터를 이용하여 절연층(80)이 형성된 기판(10) 상에 시드 금속을 증착하고, 시드 금속을 도금함으로써 형성될 수 있다. 시드 금속으로는 Cr 및 Cu, Ti 및 Cu, 또는 Sn 및 Cu가 이용될 수 있다.
도 13d를 참조하면, 기판(10)의 상면 및 하면은 관통 전극(11)을 형성하도록 연마된다. 상기 연마 공정은 화학기계적 연마(CMP) 공정 등에 의해 수행될 수 있다. 이에 따라, 기판(10)의 양면을 관통하는 관통 전극(11)이 형성되며, 절연층(80)은 기판(10)과 관통 전극(11) 사이에 위치한다.
도 13e를 참조하면, 절연층(80)이 기판(10)의 상면 및 하면 상에 각각 형성되며, 절연층(80)은 개구부를 정의하도록 패턴화된다. 상부 패드 전극(13) 및 하부 패드 전극(15)은 절연층(80)의 개구부들 내에 형성될 수 있다.
본 실시예에서, 상부 패드 전극(13)과 하부 패드 전극(15)은 평면도에서 실질적으로 동일한 면적을 가질 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 예컨대, 하부 패드 전극(15)의 면적이 상부 패드 전극(13)의 면적보다 클 수 있다. 하부 패드 전극(15)이 상대적으로 큰 면적을 갖는 경우, 디스플레이 장치의 제조 공정 동안 픽셀 타일이 기울어질 가능성을 감소시킬 수 있으며, 픽셀 타일과 베이스 기판 사이의 콘택 안정성을 향상시킬 수 있다.
상부 패드 전극(13) 및 하부 패드 전극(15)은 다양한 금속 및 금속 합금으로 형성될 수 있으며, 단일 또는 다층 구조를 가질 수 있다. 상부 패드 전극(13) 및 하부 패드 전극(15)은 관통 전극과의 접착을 위해 Cr, Ti, Ni 등의 금속을 포함하는 접착 금속층을 포함할 수 있으며, TiN, TiW, Ti 또는 Ni를 포함하는 배리어층이 제공될 수 있다. 또한, 상부 패드 전극(13) 및 하부 패드 전극(15)의 최 외곽에 Au 박막이 배치되어 산화를 방지할 수 있다.
도 14a 및 도 14b를 참조하면, 제1, 제2 및 제3 에피 택시 적층(20, 30, 40)이 기판(10) 상에 순차적으로 형성된다.
제1 에피 택시 적층(20) 및 오믹 전극(25p’)은 제1 임시 기판 상에 형성된다. 제1 임시 기판은, 제1 에피 택시 적층(20)을 성장시킬 수 있는 반도체 기판, 예컨대, 갈륨 비소(GaAs) 기판일 수 있다. 제1 에피 택시 적층(20)은 제1 임시 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 형성함으로써 제조된다. 제1 절연층(81)은 제1 임시 기판 상에 형성되며, 오믹 전극(25p’)은 제1 절연층(81)에 형성된 콘택 홀 내에 형성된다.
오믹 전극(25p')은 제1 임시 기판 상에 제1 절연층(81)을 형성하고, 포토 레지스트를 코팅하고, 포토 레지스트를 패터닝하고, 패터닝된 포토레지스트 상에 오믹 전극(25p')을 위한 재료를 도포하여, 상기 포토레지스트를 리프트 오프하여 형성될 수 있다. 그러나, 본 발명은 오믹 전극(25p’)을 형성하는 특정한 방법으로 한정되지 않는다. 본 개시의 다른 실시예에서, 오믹 전극(25p’)은, 제1 절연층(81)을 형성하고, 사진 공정을 이용하여 제1 절연층(81)을 패터닝하고, 오믹 전극(25p') 재료를 이용하여 오믹 전극(25p’)을 위한 층을 형성하고, 사진 공정을 이용하여 오믹 전극(25p')을 위한 상기 층을 패터닝함으로써 형성될 수 있다.
제1-p 콘택 전극층(25p)은, 예를 들어 데이터 라인(120)이, 오믹 전극(25p')이 형성된 제1 임시 기판 상에 형성된다. 제1-p 콘택 전극층(25p)은 반사성 재료를 포함할 수 있다. 제1-p 콘택 전극층(25p)은 제1 임시 기판 상에 금속을 증착하고, 사진 공정을 통해 증착된 금속을 패터닝함으로써 형성될 수 있다.
제1 임시 기판 상에 형성된 제1 에피 택시 적층(20)은 거꾸로 뒤집어지고, 제1 접착층(61)을 사이에 두고 기판(10)에 부착된다.
제1 에피 택시 적층(20)이 기판(10)에 부착된 후, 제1 임시 기판이 제거된다. 제1 임시 기판은 습식 식각 공정, 건식 식각 공정, 물리적 제거 공정, 또는 레이저 리프트 오프 기술 등의 다양한 방법을 통해 제거될 수 있다.
제1-n 콘택 전극(21n)은, 제1 임시 기판이 제거된 후, 제1 에피 택시 적층(20) 상에 형성된다. 상기 제1-n 콘택 전극(21n)은 도전성 재료를 형성하고, 예컨대, 사진 공정을 이용하여 상기 도전성 재료를 패터닝하여 형성될 수 있다.
본 개시의 몇몇 실시예들에서, 제1 임시 기판이 제거된 후, 요철부는 제1 에피 택시 적층(20)의 상부면(예컨대, n형 반도체층)에 형성될 수 있다. 요철부는 미세 사진법(microphotography)을 이용한 건식 식각 공정, 결정 특성을 이용한 습식 식각 공정 등의 다양한 식각 공정, 샌드 블라스트(sandblast), 이온 빔 공정등의 물리적 방법을 이용하는 텍스처링 공정, 또는 블록 공중 합체(block copolymer)의 식각률 차이를 이용하는 텍스처링 공정을 통해 텍스쳐링될 수 있다.
제2 에피 택시 적층(30), 제2-p 콘택 전극층(35p) 및 제1 파장 패스 필터(71)는 제2 임시 기판 상에 형성된다.
제2 임시 기판은 사파이어 기판일 수 있다. 제2 에피 택시 적층(30)은 제2 임시 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 형성하여 제조될 수 있다.
제2 임시 기판 상에 형성된 제2 에피 택시 적층(30)은 거꾸로 뒤집어지고, 제2 접착층(63)을 사이에 두고 제1 에피 택시 적층(20)에 부착된다. 제2 에피 택시 적층(30)이 제1 에피 택시 적층(20)에 부착된 후, 제2 임시 기판이 제거된다. 제2 임시 기판은 습식 식각 공정, 건식 식각 공정, 물리적 제거 공정, 또는 레이저 리프트 오프 기술 등 다양한 방법을 통해 제거될 수 있다. 본 개시의 몇몇 실시예들에서, 제2 임시 기판이 제거된 후, 요철부는 제2 에피 택시 적층(30)의 상부 표면(예컨대, n형 반도체층) 상에 형성될 수 있다. 요철부는 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 패터닝된 사파이어 기판을 제2 임시 기판으로 이용하여 형성될 수 있다.
제3 에피 택시 적층(40), 제3-p 콘택 전극층(45p) 및 제2 파장 패스 필터(73)는 제3 임시 기판 상에 형성된다.
제3 임시 기판은 사파이어 기판일 수 있다. 제3 에피 택시 적층(40)은 제3 임시 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 형성하여 제조될 수 있다.
제3 임시 기판 상에 형성된 제3 에피 택시 적층(40)은 거꾸로 뒤집어지고, 제3 접착층(65)을 사이에 두고 제2 에피 택시 적층(30)에 부착된다. 제3 에피 택시 적층(40)이 제2 에피 택시 적층(30)에 부착된 후, 제3 임시 기판이 제거된다. 제3 임시 기판은 습식 식각 공정, 건식 식각 공정, 물리적 제거 공정, 또는 레이저 리프트 오프 기술 등 다양한 방법을 통해 제거될 수 있다. 본 개시의 몇몇 실시예들에서, 제3 임시 기판이 제거된 후, 요철부는 제3 에피 택시 적층(40)의 상부 표면(예컨대, n형 반도체층) 상에 형성될 수 있다. 요철부는 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 패터닝된 사파이어 기판을 제3 임시 기판으로 이용하여 형성될 수 있다.
도 15a 및 15b를 참조하면, 제3-n 콘택 전극(41n)은 제3 에피 택시 적층(40)의 상부 표면 상에 형성된다. 제3-n 콘택 전극(41n)은 제3 에피 택시의 상부 표면 상에 도전성 물질층을 형성하고, 예컨대, 사진 공정을 이용하여 상기 도전성 물질층을 패터닝하여 형성될 수 있다.
도 16a 및 16b를 참조하면, 제3 에피 택시 적층(40)이 패터닝된다. 제3 에피 택시 적층(40)의 일부는 픽셀의 미리 결정된 영역을 제외하고 픽셀에 대응하는 영역으로부터 제거되어, 제3 에피 택시 적층(40)은 제1 및 제2 에피 택시 적층(20, 30)보다 작은 면적을 가진다. 또한, 제3 에피 택시 적층(40)의 일부는 제3-p 콘택 전극(45pc)이 형성될 영역에서도 제거된다. 제3 에피 택시 적층(40)은 사진 공정을 이용하여 습식 식각 공정 또는 건식 식각 공정과 같은 다양한 방법으로 제거될 수 있으며, 이 경우, 제3-p 콘택 전극층(45p)은 식각 스토퍼로 기능할 수 있다.
도 17a 및 17b를 참조하면, 제3-p 콘택 전극(45pc)은 제3 에피 택시 적층(40)이 제거되어 노출된 제3-p 콘택 전극층(45p) 상에 형성된다. 제3-p 콘택 전극(45pc)은 제3-p 콘택 전극층(45p)이 형성된 기판(10)의 상부 표면 상에 도전성 물질층을 형성하고, 예컨대, 사진 공정을 이용하여 도전성 물질층을 패터닝하여 형성될 수 있다.
도 18a 및 18b를 참조하면, 제3-p 콘택 전극층(45p), 제2 파장 패스 필터(73) 및 제3 접착층(65)은 제3 에피 택시 적층(40)이 형성된 영역을 제외한 영역으로부터 제거된다. 이에 따라, 제2 에피 택시 적층(30)의 상부 표면이 노출된다.
제3-p 콘택 전극층(45p), 제2 파장 패스 필터(73) 및 제3 접착층(65)은, 예컨대, 사진 공정을 이용하여 습식 식각 공정 또는 건식 식각 공정과 같은 다양한 방법에 의해 제거될 수 있다.
도 19a 및 19b를 참조하면, 제2-n 콘택 전극(31n)은 제2 에피 택시 적층(30)의 노출된 상부 표면 상에 형성된다. 제2-n 콘택 전극(31n)은 제2 에피 택시 적층(30)의 상부 표면에 도전성 재료 층을 형성하고, 예컨대, 사진 공정을 이용하여 상기 도전성 재료를 패터닝하여 형성될 수 있다.
도 20a 및 20b를 참조하면, 제2 에피 택시 적층(30)이 패터닝된다. 제2 에피 택시 적층(30)의 일부는 픽셀의 미리 결정된 영역을 제외하고 픽셀에 대응하는 영역으로부터 제거되며, 따라서, 제2 에피 택시 적층(30)은 제1 에피 택시 적층(20)보다 작은 면적을 가진다. 또한, 제2 에피 택시 적층(30)은 제2-p 콘택 전극(35pc)이 차후에 형성될 영역에서도 제거된다. 제2 에피 택시 적층(30)은 사진 공정을 이용하여 습식 식각 공정 또는 건식 식각 공정과 같은 다양한 방법으로 제거될 수 있으며, 이 경우, 제2-p 콘택 전극층(35p)은 식각 스토퍼로 기능할 수 있다
도 21a 및 22b를 참조하면, 제2-p 콘택 전극(35pc)은 제2 에피 택시 적층(30)을 제거하여 노출된 제2-p 콘택 전극층(35p) 상에 형성된다. 제2-p 콘택 전극(35pc)은, 제2-p 콘택 전극층(35p)이 형성된 기판(10)의 상부 표면 상에 도전성 물질층을 형성하여, 예컨대, 사진 공정을 이용하여 상기 도전성 물질층을 패터닝하여 형성될 수 있다.
상기 도시된 실시예에서, 제3-n 콘택 전극(41n), 제3-p 콘택 전극(45pc), 제2-n 콘택 전극(31n) 및 제2-p 콘택 전극(35pc)은 상술한 바와 같이 별도의 마스크 공정들을 통해 각각 형성될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 특히, 제3-n 콘택 전극(41n)은 제3 에피 택시 적층(40)이 패터닝되기 전에 형성되는 것으로 설명하고, 제3-p 콘택 전극(45pc)은 제3 에피 택시 적층(40)이 패터닝된 후에 형성되는 것으로 설명하고, 제2 콘택 전극(31n)은 제2 에피 택시 적층(30)이 패터닝되기 전에 형성되는 것으로 설명하며, 제2-p 콘택 전극(35pc)은 제2 에피 택시 적층(30)이 패터닝된 후에 형성되는 것으로 설명한다.
그러나, 본 개시의 몇몇 실시예들에서, 제3 에피 택시 적층(40) 및 제2 에피 택시 적층(30)이 순차적으로 패터닝 된 후, 제3-n 콘택 전극(41n), 제3-p 콘택 전극(45pc), 제2-n 콘택 전극(31n) 및 제2-p 콘택 전극(35pc)은 단일 마스크 공정을 통해 실질적으로 동시에 형성될 수 있다. 제3-n 콘택 전극(41n) 및 제2-n 콘택 전극(31n)이 제3-p 콘택 전극(45pc) 및 제2-p 콘택 전극(35pc)과 다른 재료로 형성되는 경우, 2 가지 유형의 콘택 전극이 서로 다른 마스크를 이용하여 형성될 수 있다. 보다 구체적으로, 제3 에피 택시 적층(40) 및 제2 에피 택시 적층(30)이 순차적으로 패터닝 된 후, 제3-n 콘택 전극(41n) 및 제2-n 콘택 전극(31n)은 단일 마스크 공정을 통해 실질적으로 동시에 형성될 수 있으며, 제3-p 콘택 전극(45pc)과 제2-p 콘택 전극(35pc)은 다른 단일 마스크 공정을 통해 실질적으로 동시에 형성될 수 있다.
도 22a 및 22b를 참조하면, 제2-p 콘택 전극층(35p), 제1 파장 패스 필터(71) 및 제2 접착층(63)은, 제2 에피 택시 적층(30)이 배치된 영역을 제외한 영역에서 제거된다. 이에 따라, 제1 에피 택시 적층(20)의 상부 표면이 노출된다. 제2-p 콘택 전극층(35p), 제1 파장 패스 필터(71) 및 제2 접착층(63)은, 예컨대, 사진 공정을 이용하여 습식 식각 공정 또는 건식 식각 공정과 같은 다양한 방법으로 제거될 수 있다. 식각 공정을 통해, 제1 에피 택시 적층(20)의 상부 표면에 배치된 제1-n 콘택 전극(21n)이 노출된다.
도 23a 및 22b를 참조하면, 제1 에피 택시 적층(20)이 패터닝된다. 제1 에피 택시 적층(20)은 제2 및 제3 에피 택시 적층(30, 40)이 배치되는 영역에도 형성되기 때문에, 제1 에피 택시 적층(20)이 가장 큰 면적을 가진다. 제1 에피 택시 적층(20)은, 예컨대, 사진 공정을 이용하여 습식 식각 공정 또는 건식 식각 공정과 같은 다양한 방법으로 제거될 수 있다.
이 경우, 제1 절연층(81)은 실질적으로 동시에 또는 추가로 제거될 수 있으며, 제1-p 콘택 전극층(25p)의 상부 표면은, 예컨대, 데이터 라인은, 제1 에피 택시 적층(20)이 제거되지 않는 영역의 일부에서 노출된다.
도 24a 및 24b를 참조하면, 제1, 제2 및 제3 콘택 홀(CH1, CH2, CH3)을 포함하는 콘택 홀들이 정의되는 제2 절연층(83)은 패터닝된 제1, 제2 및 제3 에피 택시 적층(20, 30, 40) 상에 형성된다.
제1 콘택 전극층(25p)이 제1 및 제2 콘택 홀(CH1, CH2)을 통해 노출되고, 제3 패드(40P)의 상부 패드 전극(13)이 제3 콘택 홀(CH3)을 통해 노출된다. 제2 및 제3-p 콘택 전극(35pc, 45pc), 제1, 제2 및 제3-n 콘택 전극(21n, 31n, 41n), 제1 패드(20P), 제2 패드(30P) 및 공통 패드(50P)의 상부 표면들은 다른 콘택 홀들을 통해 노출된다. 콘택 홀들이 정의되는 제2 절연층(83)은, 예컨대, 사진 공정에 의해 형성될 수 있다.
도 25a 및 25b를 참조하면, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)은 제2 절연층(83) 상에 형성된다. 제 1 스캔 라인(130R)은 제1-n 콘택 전극(21n)에 대응하여 정의된 콘택 홀을 통해 제1-n 콘택 전극(21n)에 연결되고, 아울러 제1 패드(20P)에 대응하여 정의된 콘택 홀을 통해 제1 패드(20P)의 상부 패드 전극에 연결된다. 제2 스캔 라인(130G)은 제2-n 콘택 전극(31n)에 대응하여 정의된 콘택 홀을 통해 제2-n 콘택 전극(31n)에 연결되고, 아울러 제2 패드(30P)에 대응하여 정의된 콘택 홀을 통해 제2 패드(30P)의 상부 패드 전극에 연결된다. 제3 스캔 라인(130B)은 제3-n 콘택 전극(41n)에 대응하여 정의된 콘택 홀을 통해 제3-n 콘택 전극(41n)에 연결되고, 아울러 제3 패드(40P)에 대응하여 정의된 콘택 홀을 통해 제3 패드(40P)의 상부 패드 전극(13)에 연결된다.
데이터 라인(120)은 제2 및 제3-p 콘택 전극(35pc, 45pc)에 대응하여 정의 된 콘택 홀들을 통해 제2 및 제3-p 콘택 전극(35pc, 45pc)에 연결되고, 아울러 제1-p 콘택 전극층(25p) 상부에서 정의된 제1및 제2 콘택 홀(CH1, CH2)을 통해 제1-p 콘택 전극층(25p)에 연결된다. 데이터 라인(120)은 공통 패드(50P) 상부에서 정의된 콘택 홀을 통해 공통 패드(50P)의 상부 패드 전극에 연결된다.
본 개시의 실시예들에 따르면, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)의 형성 순서는 특별히 한정되지 않으며, 상기와 다른 다양한 단계로 형성될 수 있다. 보다 구체적으로, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)은 동일한 공정을 통해 제2 절연층(83) 상에 형성되는것으로 설명하지만, 이들은 서로 다른 순서로 형성될 수도 있다. 예컨대, 제3 스캔 라인(130B)은, 제1 스캔 라인(130R) 및 제2 스캔 라인(130G)이 동일한 공정을 거쳐 형성된 후, 형성될 수 있으며, 별도의 절연층이 형성될 수 있다. 또 다른 예로, 제2 스캔 라인(130G)은, 제1 스캔 라인(130R) 및 제3 스캔 라인(130B)이 동일한 공정을 거쳐 형성된 후, 형성될 수 있으며, 별도의 절연층이 형성될 수 있다. 또한, 데이터 라인(120)은, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B)을 형성하는 임의의 단계에서 함께 형성될 수 있다.
또한, 본 개시의 몇몇 실시예들에서, 에피 택시 적층들(20, 30, 40) 각각의 접촉부의 위치는 변할 수 있으며, 따라서, 제1, 제2 및 제3 스캔 라인(130R, 130G, 130B) 및 데이터 라인(120)의 위치 또한 변경될 수 있다.
몇몇 실시예들에서, 비광투과층은, 픽셀의 측면에 대응하는 영역에서 제2 절연층(83) 또는 제3 절연층(85) 상에 더 배치될 수 있다. 비광투과층은 분포 브래그 반사기(DBR) 유전체 미러, 절연층 상에 형성된 금속 반사층 또는 유기 중합체 층에 의해 형성될 수 있다. 금속 반사층이 비광투과층으로서 이용될 때, 금속 반사층은 플로팅 상태 일 수 있고, 아울러 다른 픽셀들의 구성 요소들로부터 전기적으로 절연된다. 비광투과층은 서로 다른 굴절률을 갖는 둘 이상의 절연층을 증착함으로써 형성될 수 있다. 예컨대, 비광투과층은 상대적으로 낮은 굴절률을 갖는 재료와 상대적으로 높은 굴절률을 갖는 재료를 순차적으로 적층하거나 서로 다른 굴절률을 갖는 절연층을 교대로 적층함으로써 형성될 수 있다. 다른 굴절률을 갖는 재료는 특별히 한정되지 않으며, 예를 들어 SiO2 및 SiNx를 포함할 수 있다.
상술한 바와 같이, 본 개시의 일 실시예에 따른 디스플레이 장치에서, 에피 택시 적층들을 순차적으로 적층하고, 그 후 라인부와의 콘택이 에피 택시 적층들에서 실질적으로 동시에 형성될 수 있다.
발광 적층 구조체들이 기판 상에 형성된 후, 기판은 절단선을 따라 픽셀 타일에 의해 절단될 수 있다. 픽셀 타일은 베이스 기판으로 전사되어, 디스플레이 장치가 제공될 수 있다.
본 실시예에 따르면, 픽셀 타일은 실질적으로 삼각형 형상을 갖지만, 본 발명은 픽셀 타일의 특정 형상에 한정되지 않는다. 예컨대, 픽셀 타일은 실질적으로 다각형 또는 막대 형상을 가질 수 있다. 특히, 픽셀 타일은 정사각형, 직사각형, 같은 실질적으로 사각형 형상, 마름모꼴 형상, 오각형 형상 또는 육각형 형상을 가질 수 있다.
도 26a 및 도 26b는 각각 본 개시의 일 실시예에 따른 픽셀 타일 및 디스플레이 장치의 평면도들이다. 도 27a 및 도 27b는 본 개시의 또 다른 실시예에 따른 픽셀 타일 및 디스플레이 장치의 평면도들이다.
도 26a, 26b, 27a 및 27b를 참조하면, 픽셀들(110)은 기판(10)의 다양한 형상에 따라 배열될 수 있다. 픽셀들(110)은 기판(10)의 중심으로부터 가능한 한 멀리 떨어진 위치에 배열될 수 있다. 기판(10)이 실질적으로 사각형 형상을 가질 경우, 픽셀들(110)은 사각형 형상의 정점에 대응하는 위치에 배열되고, 기판(10)이 막대 형상을 가질 경우, 픽셀들(110)은 막대 형상의 양단에 배열된다. 그러나, 본 발명은 픽셀들(110)의 특정 위치로 한정되지 않으며, 본 개시의 몇몇 실시예들에서, 픽셀들(110)은 기판(10)의 중심 또는 다른 위치에 배치될 수 있다.
픽셀 타일들(110T)은, 픽셀 타일들(110T)이 디스플레이 장치 상에 규칙적으로 배열되는 것을 고려하여 형성된다. 픽셀 타일들(110T)은 베이스 기판(101)으로 전사될 때 픽셀 타일들(110T) 상에 배치된 픽셀들(110) 사이의 간격이 일정하도록 미리 정해진 간격으로 배치된다. 도 26b 및 도 27b에 도시한 바와 같이, 픽셀들(110)은 미리 정해진 방향으로 제1 피치(PT1) 및 제2 피치(PT2)를 갖도록 배치되며, 픽셀 타일(110T)의 폭(D)은 제1 피치(PT1)보다 크다.
픽셀 타일들(110T)은 실질적으로 동일한 형상 및 크기를 가질 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 상기 디스플레이 장치는 서로 다른 형상을 갖는 두 개 이상 유형의 픽셀 타일들(110T)을 포함할 수 있다. 이 경우, 픽셀 타일들(110T)은 픽셀들(110)이 실질적으로 규칙적으로 배열되도록 배열될 수 있다. 다른 예로, 상기 디스플레이 장치는 서로 실질적으로 동일한 형상 및 서로 다른 크기를 갖는 픽셀 타일들(110T)을 포함할 수 있다. 이 경우, 픽셀 타일들(110T)은 서로 다른 크기를 갖지만, 픽셀 타일들(110T)은 픽셀들(110)이 실질적으로 규칙적으로 배열되도록 배열될 수 있다.
가상의 절단선(CL)은 기판(10) 상에 정의되고, 픽셀 타일들(110T)은 절단선(CL)을 따라 서로 분리되고, 분리된 픽셀 타일들(110T)은 베이스 기판(101) 상으로 전사되고, 도 26b 및 27b에 도시한 바와 같이 배열되어, 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들에 있어서, 픽셀 타일들(110T)은 베이스 기판(101) 상으로 개별적으로 전사되므로, 각 픽셀 타일(110T) 상에 배치된 복수의 픽셀들(110)은 각 픽셀 타일(110T)이 전사될 때 실질적으로 동시에 전사될 수 있다. 예컨대, 도 26a에 도시한 바와 같이, 4 개의 픽셀(110)이 기판(10) 상에 배치될 때, 전사 횟수는 종래 장치의 전사횟수의 약 1/4만큼 감소된다. 나아가, 적색, 녹색 및 청색 픽셀이 서로 겹치는 하나의 발광 적층 구조체가 픽셀(110)로 이용되기 때문에, 전사 횟수는 종래 장치의 전사 횟수의 약 1/3만큼 더 줄일 수 있다. 도 27a에 도시한 바와 같이, 2 개의 픽셀(110)이 기판(10) 상에 배치될 때, 전사 횟수는 종래의 장치의 전사 횟수의 약 1/2만큼 감소된다. 나아가, 적색, 녹색 및 청색 픽셀이 서로 겹치는 하나의 발광 적층 구조체가 픽셀(110)로 이용되기 때문에, 본 개시의 일 실시예에 따른 전사 횟수는 종래 장치의 전사 횟수의 약 1/3만큼 더 줄일 수 있다.
또한, 각 픽셀 타일(110T)의 고정 위치에 배치된 픽셀들은 픽셀 타일(110T) 의 단위로 베이스 기판(101)에 전사되기 때문에, 픽셀들이 접착층에 잘못 배열될 가능성 및 픽셀들이 틀어질 가능성이 크게 줄어든다.
도 28은 본 개시의 일 실시예에 따른 디스플레이 장치의 발광 적층 구조체의 개략적인 단면도이다.
도 28을 참조하면, 본 개시의 일 실시예에 따른 발광 적층 구조체(2100)는 지지 기판(251), 제1 에피 택시 적층(223), 제2 에피 택시 적층(233), 제3 에피 택시 적층(243), 반사 전극(225), 오믹 전극(229), 제2-p 투명 전극(235), 제3-p 투명 전극(245), 절연층(227), 제1 색 필터(237), 제2 색 필터(247), 제1 본딩층(253), 제2 본딩층(255) 및 제3 본딩층(257)을 포함할 수 있다. 또한, 제1 에피 택시 적층(223)은 오믹 콘택을 위한 오믹 콘택부(223a)를 포함할 수 있다
지지 기판(251)은 에피 택시 적층들(223, 233, 243)을 지지한다. 지지 기판(251)은 표면 또는 그 내부에 회로를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 지지 기판(251)은 예컨대, 글래스 기판, 사파이어 기판, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 에피 택시 적층(223), 제2 에피 택시 적층(233) 및 제3 에피 택시 적층(243)은 각각 n형 반도체층, p형 반도체층 및 이들 사이에 위치하는 활성층을 포함한다. 활성층은 특히 몇몇 일부 실시예들에서 다중 양자우물 구조를 가질 수 있다.
본 개시의 일 실시예에 따르면, 제1 에피 택시 적층(223)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 에피 택시 적층(233)은 녹색광을 발하는 무기 발광 다이오드일 수 있고, 제3 에피 택시 적층(243)은 청색광을 발하는 무기 발광 다이오드일 수 있다. 제1 에피 택시 적층(223)은 GaInP 계열의 우물층을 포함할 수 있으며, 제2 에피 택시 적층(233) 및 제3 에피 택시 적층(243)은 GaInN 계열의 우물층을 포함할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 발광 적층 구조체가 당 업계에 공지된 바와 같이 약 10,000 μm2 미만, 또는 다른 실시예들에서 약 4,000 μm2 또는 2,500 μm2 미만의 표면적을 갖는 마이크로 LED를 포함하는 경우, 제1 에피 택시 적층(223)은 적색, 녹색 및 청색광 중 어느 하나를 방출하고, 제2 및 제3 에피 택시 적층(233, 243)은 마이크로 LED의 작은 폼 팩터로 인해, 동작에 악영향을 미치지 않으면서, 적색, 녹색 및 청색광 중 서로 다른 하나의 광을 방출할 수 있다.
각 에피 택시 적층(223, 233, 243)의 양면은 각각 n형 반도체층과 p형 반도체층이다. 본 실시예에 있어서, 제1 내지 제3 에피 택시 적층(223, 233, 243)은 각각 상면에 n형 반도체층, 및 하면에 p형 반도체층을 가질 수 있다. 제3 에피 택시 적층(243)의 상면이 n형이므로, 몇몇 실시예들에서, 화학 식각 등을 통해 제3 에피 택시 적층(243)의 상면에 거칠어진 면이 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 에피 택시 적층들 각각의 상면과 하면의 반도체 유형은 뒤바뀔 수도 있다.
제1 에피 택시 적층(223)이 지지 기판(251)에 가깝게 배치되며, 제2 에피 택시 적층(233)은 제1 에피 택시 적층(223) 상에 위치하고, 제3 에피 택시 적층(243)은 제2 에피 택시 적층(233) 상에 위치한다. 제1 에피 택시 적층(223)은 제2 및 제3 에피 택시 적층들(233, 243)에 비해 장파장의 광을 방출하므로, 제1 에피 택시 적층(223)에서 생성된 광은 제2 및 제3 에피 택시 적층들(233, 243)을 투과하여 외부로 방출될 수 있다. 또한, 제2 에피 택시 적층(233)은 제3 에피 택시 적층(243)에 비해 장파장의 광을 방출하므로, 제2 에피 택시 적층(233)에서 생성된 광은 제3 에피 택시 적층(243)을 투과하여 외부로 방출될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 발광 적층 구조체가 당 업계에 공지된 바와 같이 약 10,000 μm2 미만, 또는 다른 실시예들에서 약 4,000 μm2 또는 2,500 μm2 미만의 표면적을 갖는 마이크로 LED를 포함하는 경우, 제1, 제2 및 제3 에피 택시 적층(223, 233, 243)은, 마이크로 LED의 작은 폼 팩터로 인해, 동작에 악영향을 미치지 않으면서, 임의의 파장을 갖는 광을 방출할 수 있다
반사 전극(225)은 제1 에피 택시 적층(223)의 p형 반도체층에 오믹 콘택하며, 제1 에피 택시 적층(223)에서 생성된 광을 반사시킨다.
본 개시의 일 실시예에 있어서, 반사 전극(225)은 오믹 콘택층(225a) 및 반사층(225b)을 포함할 수 있다. 오믹 콘택층(225a)은 p형 반도체층에 부분적으로 콘택한다. 오믹 콘택층(225a)에 의한 광 흡수를 방지하기 위해 오믹 콘택층(225a)이 p형 반도체층에 콘택하는 영역은 p형 반도체층의 전체 면적의 50%를 넘지 않는다. 반사층(225b)은 오믹 콘택층(225a)을 덮으며 또한 절연층(227)을 덮는다. 도시한 바와 같이, 반사층(225b)은 오믹 콘택층(225a)의 전체를 실질적으로 덮을 수 있으나, 반드시 이에 한정되는 것은 아니며, 몇몇 실시예들에서 오믹 콘택층(225a)의 일부를 덮을 수도 있다.
반사층(225b)이 절연층(227)을 덮음으로써, 상대적으로 굴절률이 높은 제1 에피 택시 적층(223), 굴절률이 상대적으로 낮은 절연층(227) 및 반사층(225b)의 적층 구조에 의해 전방향 반사기(omnidirectional reflector)가 형성될 수 있다. 반사층(225b)은 제1 에피 택시 적층(223)의 약 50 % 이상 또는 제1 에피 택시 적층(223)의 대부분의 영역을 덮어, 광 효율을 향상시킨다.
오믹 콘택층(225a) 및 오믹 반사층(225b)은 Au를 함유하는 금속층으로 형성될 수 있다. 예컨대, 오믹 콘택층(225a)은 Au-Zn 합금 또는 Au-Be 합금 등으로 형성될 수 있으며, 반사층(225b)은 Al, Ag 또는 Au 등의 반사 금속층을 포함할 수 있다. 또한, 반사층(225b)은 반사 금속층의 접착력을 향상시키기 위해 반사 금속층의 상하면에 Ti, Ta, Ni, Cr 등의 접착 금속층을 포함할 수 있다. Au는 적색광에 대한 반사율이 높고, 청색과 녹색에 대한 반사율이 낮기 때문에, 제1 에피 택시 적층의 광 효율을 향상시킬 수 있다. 또한, 제2 및 제3 에픽 택시 적층(233, 243)에서 생성되어 지지 기판(251) 측으로 진행하는 광을 흡수하여 광 간섭을 줄일 수 있다.
다른 실시예에서, 반사 전극(225)은 제1 에피 택시 적층(223)에 반사율이 높은 오믹 콘택층으로 형성될 수 있다. 이 경우, 절연층(227) 및 별도의 반사층은 생략될 수 있다. 예컨대, Au-Zn 합금 또는 Au-Be 합금은 제1 에피 택시 적층(223)의 p형 반도체층에 오믹 콘택하면서 적색광에 대해 상대적으로 높은 반사율을 갖기 때문에, 별도의 반사층 없이 사용될 수 있다.
절연층(227)은 지지 기판(251)과 제1 에피 택시 적층(223) 사이에 위치하며, 제1 에피 택시 적층(223)을 노출시키는 개구부들을 가진다. 오믹 콘택층(225a)은 절연층(227)의 개구부들을 통해 제1 에피 택시 적층(223)에 연결된다.
오믹 전극(229)은 제1 에피 택시 적층(223)의 상면에 배치된다. 오믹 전극(229)의 오믹 콘택 저항을 낮추기 위해, 제1 에피 택시 적층(223)의 상면에 오믹 콘택을 위한 오믹 콘택부(223a)가 돌출될 수 있다. 오믹 전극(229)은 돌출된 오믹 콘택부(223a) 상에 한정되어 위치할 수 있다.
제2-p 투명 전극(235)은 제2 에피 택시 적층(233)의 p형 반도체층에 오믹 콘택한다. 제2-p 투명 전극(235)은 적색광 및 녹색광에 투명한 금속층 또는 도전성 산화물층을 포함할 수 있다.
제3-p 투명 전극(245)은 제3 에피 택시 적층(243)의 p형 반도체층에 오믹 콘택한다. 제3-p 투명 전극(245)은 적색광, 녹색광 및 청색광에 투명한 금속층 또는 도전성 산화물층을 포함할 수 있다.
반사 전극(225), 제2-p 투명 전극(235) 및 제3-p 투명 전극(245)은 각 에피 택시 적층의 p형 반도체층에 오믹 콘택하여 전류 분산을 도울 수 있다.
제1 색 필터(237)가 제1 에피 택시 적층(223)과 제2 에피 택시 적층(233) 사이에 배치될 수 있다. 또한, 제2 색 필터(247)는 제2 에피 택시 적층(233)과 제3 에피 택시 적층(243) 사이에 배치될 수 있다. 제1 색 필터(237)는 제1 에피 택시 적층(223)에서 생성된 광을 투과시키며 제2 에피 택시 적층(233)에서 생성된 광을 반사시킨다. 제2 색 필터(247)는 제1 및 제2 에피 택시 적층(223, 233)에서 생성된 광을 투과시키고 제3 에피 택시 적층(243)에서 생성된 광을 반사한다. 이에 따라, 제1 에피 택시 적층(223)에서 생성된 광은 제2 에피 택시 적층(233) 및 제3 에피 택시 적층(243)을 통해 외부로 방출될 수 있으며, 제2 에피 택시 적층(233)에서 생성된 광은 제3 에피 택시 적층(243)을 통해 외부로 방출될 수 있다. 나아가, 제2 에피 택시 적층(233)에서 생성된 광이 제1 에피 택시 적층(223)으로 입사하여 손실되거나 제3 에피 택시 적층(243)에서 생성된 광이 제2 에피 택시 적층(233)으로 입사하여 손실되는 것을 방지할 수 있다.
본 개시의 몇몇 실시예들에서, 제1 색 필터(237)는 제3 에피 택시 적층(243)에서 생성된 광을 반사시킬 수 있다.
제1 및 제2 색 필터(237, 247)는 예컨대, 낮은 주파수 영역, 즉 장파장 영역만 통과시키는 저역 패스 필터(low pass filter), 정해진 파장 대역만 통과시키는 밴드 패스 필터(band pass filter) 또는 정해진 파장 대역만 차단하는 밴드 스탑 필터(band stop filter)일 수 있다. 특히, 제1 및 제2 색 필터(237, 247)는 분포 브래그 반사기(DBR)를 포함할 수 있다. 상기 분포 브래그 반사기는 굴절률이 서로 다른 절연층을 교대로 적층하여 형성될 수 있으며, 예를 들어, TiO2와 SiO2를 교대로 적층하여 형성될 수 있다. 또한, 분포 브래그 반사기의 스탑 밴드는 TiO2와 SiO2의 두께를 조절하여 제어될 수 있다. 상기 저역 투과 필터 및 밴드 패스 필터 또한 굴절률이 서로 다른 절연층을 교대로 적층하여 형성될 수 있다.
제1 본딩층(253)은 제1 에피 택시 적층(223)을 지지 기판(251)에 결합한다. 도시한 바와 같이, 반사 전극(225)은 제1 본딩층(253)에 접할 수 있다. 제1 본딩층(253)은 광 투과성일 수도 있고 광 불투과성일 수도 있다. 제1 본딩층(253)이 광 불투과성인 경우, 제1 본딩층(253)은 예를 들어 흑색 에폭시나 백색 PSR(photo-sensitive solder resistor) 등으로 형성될 수 있다. 한편, 제1 본딩층(253)이 광 투과성인 경우, 제1 본딩층(253)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 투명 유기물층의 예로는 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 들 수 있으며, 투명 무기물층의 예로는 Al2O3, SiO2, SiNx 등을 들 수 있다. 유기물층은 고진공 고압에서 본딩될 수 있으며, 무기물층들은 예컨대 화학기계적 연마 처리로 표면을 평탄화한 후, 플라즈마 등을 이용하여 표면 에너지를 조절하고, 이를 이용하여 고진공에서 본딩될 수 있다. 본 개시의 몇몇 실시예들에서, 제1 본딩층(253)은 투명 스핀-온-글래스(SOG)로 형성될 수도 있다.
제2 본딩층(255)은 제2 에피 택시 적층(233)을 제1 에피 택시 적층(223)에 결합한다. 도시한 바와 같이, 제2 본딩층(255)은 제1 에피 택시 적층(223)에 접할 수 있으며, 제1 색 필터(237)에 접할 수 있다. 오믹 전극(229)은 제2 본딩층(255)으로 덮일 수 있다. 제2 본딩층(255)은 제1 에피 택시 적층(223)에서 생성된 광을 투과시킨다.
제3 본딩층(257)은 제3 에피 택시 적층(243)을 제2 에피 택시 적층(233)에 결합한다. 도시한 바와 같이, 제3 본딩층(257)은 제2 에피 택시 적층(233)에 접할 수 있으며, 제2 색 필터(247)에 접할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 제2 에피 택시 적층(233) 상에 투명 도전층이 배치될 수도 있다. 제3 본딩층(257)은 제1 에피 택시 적층(223) 및 제2 에피 택시 적층(233)에서 생성된 광을 투과시킨다.
제2 본딩층(255) 및 제3 본딩층(257)은 제1 본딩층(253)과 실질적으로 동일한 재료로 형성될 수 있으며, 따라서, 중복을 피하기 위해 상세한 설명은 생략하기로 한다.
도 29a, 29b, 29c, 29d 및 29e는 본 개시의 일 실시예에 따른 디스플레이용 발광 다이오드 적층체를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 29a를 참조하면, 우선, 제1 기판(221) 상에 제1 에피 택시 적층(223)이 성장된다. 제1 기판(221)은 예컨대 GaAs 기판일 수 있다. 또한, 제1 에피 택시 적층(223)은 AlGaInP 계열의 반도체층들로 형성되며, n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
상기 제1 에피 택시 적층(223) 상에 절연층(227)이 형성되고, 이를 패터닝하여 개구부(들)이 형성된다. 예컨대, SiO2를 제1 에피 택시 적층(223) 상에 형성하고, 포토레지스트를 도포한 후, 사진 및 현상을 통해 포토레지스트 패턴을 형성한다. 이어서, 포토레지스 패턴을 식각 마스크로 사용하여 SiO2를 패터닝함으로써 개구부(들)이 형성된 절연층(227)이 형성될 수 있다.
그 후, 절연층(227)의 개구부(들) 내에 오믹 콘택층(225a)이 형성된다. 오믹 콘택층(225a)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 오믹 콘택층(225a)이 형성된 후, 오믹 콘택층(225a) 및 절연층(227)을 덮는 반사층(225b)이 형성된다. 반사층(225b)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 반사층(225b)은 오믹 콘택층(225a)의 일부를 덮을 수도 있으며, 도시한 바와 같이, 오믹 콘택층(225a) 전체를 덮을 수도 있다. 오믹 콘택층(225a) 및 반사층(225b)에 의해 반사 전극이 형성된다.
본 실시예에서, 오믹 콘택층(225a)과 반사층(225b)이 별도의 공정으로 형성되는 것을 설명하지만, 몇몇 실시예들에서, Au-Zn 또는 Au-Be 합금과 같이 오믹 특성 및 반사 특성을 갖는 오믹 반사층이 제1 에피 택시 적층(223) 상에 직접 형성될 수도 있다.
반사 전극(225)은 제1 에피 택시 적층(223)의 p형 반도체층과 오믹 콘택하며, 따라서, 이하에서는 제1-p 반사 전극(225)으로 지칭한다.
도 29b를 참조하면, 제2 기판(231) 상에 제2 에피 택시 적층(233)이 성장되고, 제2 에피 택시 적층(233) 상에 제2-p 투명 전극(235) 및 제1 색 필터(237)가 형성된다. 제2 에피 택시 적층(233)은 질화갈륨 계열의 반도체층들로 형성되며, GaInN 우물층을 포함할 수 있다. 제2 기판(231)은 질화갈륨 계열의 반도체층을 성장시킬 수 있는 기판으로 제1 기판(221)과는 다를 수 있다. 제2 에피 택시 적층(233)은 예컨대 녹색광을 발하도록 GaInN의 조성비가 정해질 수 있다. 제2-p 투명 전극(235)은 p형 반도체층에 오믹 콘택한다.
도 29c를 참조하면, 제3 기판(241) 상에 제3 에피 택시 적층(243)이 성장되고, 제3 에피 택시 적층(243) 상에 제3-p 투명 전극(245) 및 제2 색 필터(247)가 형성된다. 제3 에피 택시 적층(243)은 질화갈륨 계열의 반도체층들로 형성되며, GaInN 우물층을 포함할 수 있다. 제3 기판(241)은 질화갈륨 계열의 반도체층을 성장시킬 수 있는 기판으로 제1 기판(221)과는 다를 수 있다. 제3 에피 택시 적층(243)은 예컨대 청색광을 발하도록 GaInN의 조성비가 정해질 수 있다. 제3-p 투명 전극(245)은 p형 반도체층에 오믹 콘택한다.
제1 색 필터(237) 및 제2 색 필터(247)는 도 28을 참조하여 설명한 바와 실질적으로 같으므로 중복을 피하기 위해 상세한 설명은 생략한다.
제1 에피 택시 적층(223), 제2 에피 택시 적층(233) 및 제3 에피 택시 적층(243)은 각각 서로 다른 기판들 상에 성장되므로, 이들의 형성 순서는 특별히 한정되지 않는다.
도 29d를 참조하면, 이어서, 지지 기판(251) 상에 제1 본딩층(253)을 매개로 제1 에피 택시 적층(223)이 결합된다. 반사 전극(225)이 지지 기판(251)을 향하도록 배치되어 제1 본딩층(253)에 본딩될 수 있다. 또한, 반사 전극(225) 표면 또는 지지 기판(251) 표면이 소수성인 경우, 친수성 물질층이 이들 표면에 미리 형성될 수 있다. 친수성 물질층은 예컨대, 친수성을 나타내는 물질층을 소수성 표면에 증착하거나, 소수성 표면을 플라즈마 등의 처리를 통해 개질층을 형성함으로써 형성될 수 있다. 제1 기판(221)은 화학식각 기술 등을 이용하여 제1 에피 택시 적층(223)으로부터 제거된다. 이에 따라, 제1 에피 택시 적층(223)의 n형 반도체층이 상면에 노출된다. 몇몇 실시예들에서, 노출된 n형 반도체층 표면에 표면 텍스쳐링에 의해 거칠어진 면이 형성될 수도 있다.
이어서, 노출된 제1 에피 택시 적층(223) 상에 오믹 전극(229)이 형성된다. 오믹 전극(229)의 오믹 콘택 저항을 낮추기 위해 열처리가 수행될 수 있다. 오믹 전극(229)은 픽셀 영역에 대응하여 각 픽셀 영역마다 형성될 수 있다.
도 29e를 참조하면, 오믹 전극(229)이 형성된 제1 에피 택시 적층(223) 상에 제2 본딩층(255)을 매개로 제2 에피 택시 적층(233)이 결합된다. 제1 색 필터(237)가 제1 에피 택시 적층(223)을 향하도록 배치되어 제2 본딩층(255)에 본딩된다. 나아가, 제1 색 필터(237) 또는 제1 에피 택시 적층(223)의 표면이 소수성인 경우, 친수성 물질층이 소수성 표면에 미리 형성될 수 있다. 제2 기판(231)은 레이저 리프트 오프나 케미컬 리프트 오프 등의 기술을 이용하여 제2 에피 택시 적층(233)으로부터 분리될 수 있다.
이어서, 도 28 및 도 29c를 참조하면, 제2 에피 택시 적층(233) 상에 제3 본딩층(257)을 매개로 도 29c를 참조하여 설명한 제3 에피 택시 적층(243)이 결합된다. 제2 색 필터(247)가 제2 에피 택시 적층(233)을 향하도록 배치되어 제3 본딩층(257)에 본딩된다. 몇몇 실시예들에서, 제2 색 필터(247) 또는 제2 에피 택시 적층(233) 표면에 친수성 물질층이 추가될 수도 있다. 제3 기판(241)은 레이저 리프트 오프나 케미컬 리프트 오프 등의 기술을 이용하여 제3 에피 택시 적층(243)으로부터 분리될 수 있다. 이에 따라, 도 28에 도시된 바와 같이, 제3 에피 택시 적층(243)의 n형 반도체층이 노출된 디스플레이용 발광 다이오드 적층체(2100)가 제공된다.
지지 기판(251)에 배치된 제1 내지 제3 에피 택시 적층들(223, 233, 243)의 적층체를 픽셀 단위로 패터닝하고, 이들을 배선을 이용하여 연결함으로써 디스플레이 장치를 제공할 수 있다. 이하에서는 디스플레이 장치의 실시예들에 대해 설명한다.
도 30은 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 회로도이다.
도 30 및 도 31를 참조하면, 지지 기판(251) 상에 실질적으로 매트릭스 형태로 배열된 복수의 발광 적층 구조체들이 배치된다. 도 30에서 반복되는 구조의 하나의 단위 영역은 제1 내지 제3 에피 택시 적층들(223, 233, 243)의 적층 구조를 가지며, 도 31에서 이들 적층 구조가 하나의 다이오드로 표현되어 있다. 그러나, 도 28을 참조하여 설명한 바와 같이, 디스플레이용 발광 다이오드 적층체(2100)는 제1 내지 제3 에피 택시 적층들(223, 233, 243)이 수직 방향으로 적층된 구조를 가지므로, 도 31에 표시된 각각의 다이오드는 제1 에피 택시 적층(223), 제2 에피 택시 적층(233) 및 제3 에피 택시 적층(243)이 수직 방향으로 적층된 3개의 다이오드들을 나타낸다. 제1 내지 제3 에피 택시 적층들(223, 233, 243)은 각각 광을 발생시키는 서브 픽셀에 상응하며, 따라서, 이들 서브픽셀들의 적층 구조를 발광 적층 구조체로 지칭한다.
도 30에 도시된 바와 같이, 발광 적층 구조체는 실질적으로 동일한 구조를 가지고, 기판 또는 디스플레이 패널(251) 상에 매트릭스 형상으로 배열된다. 한편, 도 31에 도시된 바와 같이, 하나의 픽셀 영역(F) 내에 복수의 발광 적층 구조체들이 배치되며, 동작시, 이들 발광 적층 구조체들 중 일부가 구동되고, 선택되지 않은 나머지 발광 적층 구조체들은 구동되지 않고 꺼진(idel) 상태를 유지한다. 여기서, 구동되는 발광 적층 구조체를 선택된 발광 적층 구조체(SSF)로 지칭하고, 꺼진 상태를 유지하는 나머지 발광 적층 구조체들을 비선택 발광 적층 구조체(NSSF)으로 칭한다.
도 31을 참조하면, 픽셀 영역(F)은 이미지를 구현하기 위해 구획되는 최소 면적에 해당되며, 이 영역 내에 복수의 발광 적층 구조체들이 배치된다. 또한, 하나의 픽셀 영역(F) 내에 배치된 복수의 발광 적층 구조체들 중, 하나의 발광 적층 구조체가 선택되어 구동되며, 이 선택된 발광 적층 구조체(SSF)가 상응하는 픽셀 영역을 덮는다.
특히, 선택된 발광 적층 구조체(SSF)에 연결된 데이터 라인들(Vdata1-1, Vdata2-1,...)과 스캔 라인들(Vscan1, Vscan2, Vscan3,...)에 전류가 공급된다. 비선택 발광 적층 구조체(NSSF)에 연결된 데이터 라인들(Vdata1-0, Vdata1-2)은 전류 공급이 차단되며, 따라서, 비선택 발광 적층 구조체(NSSF)는 디스플레이 장치 동작시 꺼진 상태를 유지하게 된다.
본 실시예에서, 하나의 픽셀 영역(F) 내에 1Х3 행렬의 발광 적층 구조체들이 배열되므로, 각 픽셀 영역마다 3개의 데이터 라인들이 연결된다. 따라서, 각각의 픽셀 영역(F)에 대응하는 데이터 라인들을 표현하기 위해 Vdata1-0, Vdata1-1, Vdata1-2와 같이 나타내었으며, Vdata1은 첫번째 열의 픽셀 영역(F)들에 접속된 데이터 라인을 나타낸다. 동일하게 2번째 열의 픽셀 영역(F)들에 접속된 데이터 라인은 Vdata2로 표현되며, 2번째 열의 각 픽셀 영역(F) 내의 발광 적층 구조체들은 각각 Vdata2-1, Vdata2-1, Vdata2-2에 접속된다. 그러나, 본 개시는 하나의 픽셀 영역(F)에서 특정 개수의 발광 적층 구조체들로 한정되지 않으며, 일부 실시예들에서는 발광 적층 구조체의 개수는 다양할 수 있다.
스캔 라인들(Vscan1, Vscan2, Vscan3,..)은 각각 3개의 보조 스캔 라인들(271, 273, 275)의 집합을 포함한다. 하나의 발광 적층 구조체 내의 각 제1 내지 제3 에피 택시 적층(223, 233, 243)은 각각 서로 다른 보조 스캔 라인들(271, 273, 275)에 접속될 수 있다. 데이터 라인들은 배선(225)으로 형성될 수 있다.
본 실시예에서, 선택된 발광 적층 구조체(SSF) 내의 제1 내지 제3 에피 택시 적층들(223, 233, 243)은 데이터 라인(225)에 공통 접속되며, 서로 다른 보조 스캔 라인들(271, 273, 275)에 각각 접속된다. 이에 따라, 선택된 발광 적층 구조체(SSF) 내의 제1 내지 제3 에피 택시 적층들(223, 233, 243)은 독립적으로 구동될 수 있으며, 따라서, 요구되는 색상을 구현할 수 있다.
본 실시예에서, 제1 내지 제3 에피 택시 적층들(223, 233, 243)의 애노드들이 데이터 라인(225)에 공통으로 접속되고, 캐소드들이 서로 다른 보조 스캔 라인들에 각각 접속된 것으로 설명하지만, 이에 반드시 한정되는 것은 아니다. 예를 들어, 제1 내지 제3 에피 택시 적층들(223, 233, 243)의 애노드들이 각각 서로 다른 스캔 라인들에 접속되고, 캐소드들이 데이터 라인에 공통으로 접속될 수도 있다.
제1 내지 제3 에피 택시 적층(223, 233, 243)은 각각 펄스폭 변조 방식을 이용하여 또는 전류 세기를 변경하여 구동됨으로써 각 서브 픽셀의 휘도를 조절할 수 있다.
다시 도 30을 참조하면, 도 28을 참조하여 설명한 적층체를 패터닝함으로써 복수의 픽셀들이 형성되고, 각각의 픽셀들은 반사 전극들(225) 및 배선들(271, 273, 275)에 연결된다. 도 31에 도시된 바와 같이, 반사 전극(225)이 데이터 라인(Vdata)으로 사용될 수 있으며, 배선들(271, 273, 275)이 스캔 라인들로 형성될 수 있다.
서브 픽셀 적층들(또는 발광 적층 구조체들)은 실질적으로 매트릭스 형태로 배열될 수 있으며, 하나의 픽셀 영역(F) 내에 복수의 발광 적층 구조체들이 배열될 수 있다.
도 32는 도 30의 디스플레이 장치에서 하나의 발광 적층 구조체 부분을 확대 도시한 평면도이고, 도 33은 도 32의 절취선 A-A를 따라 취해진 개략적인 단면도이며, 도 34은 도 32의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 30, 도 32, 도 33 및 도 34을 참조하면, 각 픽셀(또는 각 발광 적층 구조체)에서 반사 전극(225)의 일부, 제1 에피 택시 적층(223)의 상면에 형성된 오믹 전극(229), 제2-p 투명 전극(235)의 일부, 제2 에피 택시 적층(233)의 상면의 일부, 제3-p 투명 전극(245)의 일부 및 제3 에피 택시 적층(243)의 상면이 외부에 노출된다.
제3 에피 택시 적층(243)은 상면에 거칠어진 표면(243a)을 가질 수 있다. 거칠어진 표면(243a)은 제3 에피 택시 적층(243)의 상면 전체에 형성될 수도 있으나, 도시한 바와 같이 일부에 형성될 수도 있다.
하부 절연층(261)은 각 픽셀의 측면을 덮을 수 있다. 하부 절연층(261)은 SiO2와 같은 광 투과성 재료로 형성될 수 있다. 이 경우, 하부 절연층(261)은 제3 에피 택시 적층(243)의 상면 전체를 실질적으로 덮을 수도 있다. 이와 달리, 하부 절연층(261)은 분포 브래그 반사기를 포함하여 제1 내지 제3 에피 택시 적층들(223, 233, 243)에서 측면측으로 진행하는 광을 반사시킬 수 있다. 이 경우, 하부 절연층(261)은 제3 에피 택시 적층(243)의 상면을 적어도 부분적으로 노출시킨다. 하부 절연층(261)은 또한 광 흡수층을 포함할 수 있다. 예를 들어, 하부 절연층(261)은 흑색 에폭시와 같은 광 흡수 재료를 포함할 수 있다. 나아가, 하부 절연층(261)을 광 투과성 재료로 형성하고, 그 위에 유기 반사층 또는 무기 반사층을 추가할 수도 있다.
하부 절연층(261)은 또한, 제3 에피 택시 적층(243)의 상면을 노출시키는 개구부(261a), 제2 에피 택시 적층(233)의 상면을 노출시키는 개구부(261b), 제1 에피 택시 적층(223)의 오믹 전극(229)을 노출시키는 개구부(261c, 도 35h 참조), 제3-p 투명 전극(245)을 노출시키는 개구부(261d), 제2-p 투명 전극(235)을 노출시키는 개구부(261e) 및 제1-p 반사 전극(225)을 노출시키는 개구부들(261f)을 가질 수 있다.
배선(271) 및 배선(275)은 제1 내지 제3 에피 택시 적층들(223, 233, 243)의 근처에서 지지 기판(251) 상에 형성될 수 있으며, 하부 절연층(261) 상에 위치하여 제1-p 전극(225)으로부터 절연될 수 있다. 연결부(277a)는 제3-p 투명 전극(245)을 반사 전극(225)에 연결하고, 연결부(277b)는 제2-p 투명 전극(235)을 반사 전극(225)에 연결하여, 제1 에피 택시 적층(223), 제2 에피 택시 적층(233) 및 제3 에피 택시 적층(243)의 애노드들이 반사 전극(225)에 공통으로 연결된다.
연결부(271a)는 제3 에피 택시 적층(243)의 상면을 배선(271)에 연결하고, 연결부(275a)는 제1 에피 택시 적층(223) 상의 오믹 전극(229)을 배선(275)에 연결한다.
상부 절연층(281)이 배선들(271, 273) 및 하부 절연층(261) 상에 배치되어 제3 에피 택시 적층(243)의 상면을 덮을 수 있다. 상부 절연층(281)은 제2 에피 택시 적층(233)의 상면 일부를 노출시키는 개구부(281a)를 가질 수 있다.
배선(273)은 상부 절연층(281) 상에 위치할 수 있으며, 연결부(273a)가 제2 에피 택시 적층(233)의 상면과 배선(273)을 연결할 수 있다. 연결부(273a)는 배선(275)의 상부를 관통할 수 있으며, 상부 절연층(281)에 의해 배선(275)으로부터 절연된다.
본 실시예에 있어서, 각 발광 적층 구조체의 전극들이 데이터 라인 및 스캔 라인에 연결되며, 배선들(271, 275)이 하부 절연층(261) 상에 형성되고, 배선(273)이 상부 절연층(281) 상에 형성되는 것으로 설명 및 도시하였으나, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 배선들(271, 273, 275)을 모두 하부 절연층(261) 상에 형성하고, 상부 절연층(281)으로 덮을 수 있으며, 상부 절연층(281)이 배선(273)을 노출시키는 개구부를 가질 수 있다. 이 경우, 연결부(273a)는 상부 절연층(281)의 개구부들을 통해 제2 에피 택시 적층(233)의 상면과 배선(273)을 연결할 수 있다.
한편, 배선들(271, 273, 275)이 지지 기판(251) 내부에 형성될 수도 있으며, 연결부들(271a, 273a, 275a)이 하부 절연층(261) 상에서 오믹 전극(229), 제1 에피 택시 적층(223)의 상면 및 제3 에피 택시 적층(243)의 상면과 배선들(271, 273, 275)을 각각 연결할 수도 있다.
도 35a 내지 도 35k는 본 개시의 일 실시예에 따른 디스플레이 장치 제조 방법을 설명하기 위한 개략적인 평면도들이다.
우선, 도 28을 참조하여 설명한 바와 같은 발광 다이오드 적층체(2100)가 마련된다.
이어서, 도 35a를 참조하면, 제3 에피 택시 적층(243)의 상면에 거칠어진 표면(243a)이 형성될 수 있다. 거칠어진 표면(243a)은 제3 에피 택시 적층(243)의 상면에서 각 픽셀 영역에 대응하여 형성될 수 있다. 거칠어진 표면(243a)은 화학 식각 기술을 이용하여 형성될 수 있으며, 예를 들어, 광 강화 화학 식각(PEC; photo-enhanced chemical etch) 기술을 이용하여 형성될 수 있다.
거칠어진 표면(243a)은 제3 에피 택시 적층(243)이 향후 식각될 영역을 고려하여 각 픽셀 영역 내에서 부분적으로 형성될 수 있으나, 이에 반드시 한정되는 것은 아니며, 제3 에피 택시 적층(243)의 상면 전체에 걸쳐 형성될 수도 있다.
도 35b를 참조하면, 이어서, 각 픽셀 영역 내에서 제3 에피 택시 적층(243)의 주변 영역을 식각하여 제3-p 투명 전극(245)을 노출시킨다. 제3 에피 택시 적층(243)은 도시한 바와 같이 실질적으로 직사각형 또는 정사각형 형상을 갖도록 남겨질 수 있다. 한편, 제3 에피 택시 적층(243)은 가장자리를 따라 복수의 함몰부들을 갖도록 패터닝될 수 있다.
도 35c를 참조하면, 이어서, 하나의 함몰부 내에 노출된 제3-p 투명 전극(245)을 제외하고 노출된 제3-p 투명 전극(245)을 제거하여 제2 에피 택시 적층(233)의 상면을 노출시킨다. 이에 따라, 제2 에피 택시 적층(233)의 상면은 제3 에피 택시 적층(243)의 주위에 노출되며, 제3-p 투명 전극(245)이 남겨진 함몰부 이외의 다른 함몰부들 내에도 부분적으로 노출된다.
도 35d를 참조하면, 하나의 함몰부 내에 노출된 제2 에피 택시 적층(233)을 제외하고, 나머지 영역에서 노출된 제2 에피 택시 적층(233)을 제거하여 제2-p 투명 전극(235)을 노출시킨다.
도 35e를 참조하면, 이어서, 하나의 함몰부 내에 노출된 제2-p 투명 전극(235)을 제외하고, 나머지 영역에서 노출된 제2-p 투명 전극(235)을 제거하여 제1 에피 택시 적층(223)의 상면들과 함께 오믹 전극(229)을 노출시킨다. 이때, 오믹 전극(229)은 어느 하나의 함몰부 내에서 노출될 수 있다. 이에 따라, 제3 에피 택시 적층(243)의 주위에 제1 에피 택시 적층(223)의 상면이 노출되며, 제3 에피 택시 적층(243)의 함몰부들 중 적어도 하나에 오믹 전극(229)의 상면이 노출된다.
도 35f를 참조하면, 상기 함몰부 내에 노출된 오믹 전극(229)을 제외하고 나머지 영역에서 노출된 제1 에피 택시 적층(223)을 제거하여 반사 전극(225)을 노출시킨다. 이 방식으로, 반사 전극(225)은 제3 에피 택시 적층(243)의 주위에 노출된다.
도 35g를 참조하면, 상기 반사 전극(225)을 패터닝하여 선형의 배선을 형성한다. 이때, 지지 기판(251)이 노출될 수 있다. 반사 전극(225)은 매트릭스로 배열된 발광 적층 구조들에서 하나 이상의 열 내에 배열된 발광 적층 구조체들을 서로 연결할 수 있다(도 31 참조).
도 35h를 참조하면, 이어서 픽셀을 덮는 하부 절연층(도 33 및 도 34)이 형성된다. 하부 절연층(261)은 반사 전극(225)을 덮으며 제1 내지 제3 에피 택시 적층들(223, 233, 243)의 측면을 덮는다. 또한, 하부 절연층(261)은 제3 에피 택시 적층(243)의 상면을 적어도 부분적으로 덮을 수 있다. 하부 절연층(261)이 SiO2와 같은 투명층인 경우, 하부 절연층(261)은 제3 에피 택시 적층(243)의 상면 전체를 실질적으로 덮을 수도 있다. 이와 달리, 하부 절연층(261)은 분포 브래그 반사기를 포함할 수 있다. 이 경우, 하부 절연층(261)은 광이 외부로 방출되도록 하기 위해 제3 에피 택시 적층(243)의 상면을 적어도 부분적으로 노출시킨다.
하부 절연층(261)은 제3 에피 택시 적층(243)을 노출시키는 개구부(261a), 제2 에피 택시 적층(233)을 노출시키는 개구부(261b), 오믹 전극(229)을 노출시키는 개구부(261c), 제3-p 투명 전극(245)을 노출시키는 개구부(261d), 제2-p 투명 전극을 노출시키는 개구부(261e) 및 반사 전극(225)을 노출시키는 개구부(261f)를 포함할 수 있다. 반사 전극(225)을 노출시키는 개구부(261f)는 1개 또는 복수개 형성될 수 있다.
도 35i를 참조하면, 이어서, 배선들(271, 275) 및 연결부들(271a, 275a, 277a, 277b)이 리프트 오프 기술 등을 이용하여 형성된다. 배선들(271, 275)은 하부 절연층(261)에 의해 반사 전극(225)으로부터 절연된다. 연결부(271a)는 제3 에피 택시 적층(243)과 배선(271)을 전기적으로 연결하고, 연결부(275a)는 오믹 전극(229)과 배선(275)을 연결하여, 제1 에피 택시 적층(223)과 배선(275)을 전기적으로 연결한다. 연결부(277a)는 제3-p 투명 전극(245)을 제1-p 반사 전극(225)에 전기적으로 연결하고, 연결부(277b)는 제2-p 투명 전극(235)을 제1-p 반사 전극(225)에 전기적으로 연결한다.
도 35j를 참조하면, 이어서 상부 절연층(도 33 및 도 34)이 배선들(271, 275) 및 연결부들(271a, 275a, 277a, 277b)을 덮는다. 상부 절연층(281)은 또한, 제3 에피 택시 적층(243)의 상면 전체를 실질적으로 덮을 수 있다. 상부 절연층(281)은 제2 에피 택시 적층(233)의 상면을 노출시키는 개구부(281a)를 갖는다. 상부 절연층(281)은 예컨대 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 또한 분포 브래그 반사기를 포함할 수도 있다. 또는 상부 절연층(281)은 광 흡수층을 포함할 수도 있다. 상부 절연층(281)이 반사층 또는 광 흡수층을 포함하는 경우, 외부로 광을 방출하기 위해, 상부 절연층(281)은 제3 에피 택시 적층(243)의 상면을 적어도 부분적으로 노출시킬 수 있다.
도 35k를 참조하면, 이어서, 배선(273) 및 연결부(273a)가 형성된다. 배선(275) 및 연결부(275a)는 리프트 오프 기술 등을 이용하여 형성될 수 있다. 배선(273)은 상부 절연층(281) 상에 위치하여 반사 전극(225)으로부터 절연되며 또한 배선들(271, 275)로부터 절연된다. 연결부(273a)는 제2 에피 택시 적층(233)을 배선(273)에 전기적으로 연결한다. 연결부(273a)는 배선(275)의 상부를 관통할 수 있으며, 상부 절연층(281)에 의해 배선(275)으로부터 절연된다.
이에 따라, 도 32에 도시한 바와 같은 발광 적층 구조 영역이 완성된다. 또한, 도 30에 도시한 바와 같이 복수의 발광 적층 구조체들이 지지 기판(251) 상에 형성될 수 있으며, 하나의 픽셀 영역(F) 내의 복수의 발광 적층 구조체들 중에서 실제 사용될 발광 적층 구조체(SSF)를 선택하여 이미지를 구현할 수 있다.
본 실시예에 있어서, 수동 매트릭스 방식으로 구동되는 디스플레이 장치 제조 방법에 대해 설명하지만, 본 개시는 여기에 설명된 제조 방법에 한정되지 않고 다양한 방식으로 발광 다이오드 적층체를 이용하여 수동 매트릭스 방식으로 구동될 수 있는 디스플레이 장치를 제조할 수도 있다.
예컨대, 본 실시예에 있어서, 배선(273)이 상부 절연층(281) 상에 형성되는 것으로 설명하였지만, 배선(273)은 배선들(271, 275)과 함께 하부 절연층(261) 상에 형성될 수 있으며, 연결부(273a)가 상부 절연층(281) 상에 형성되어 제2 에피 택시 적층(233)과 배선(273)을 연결할 수도 있다. 이와 달리, 배선들(271, 273, 275)은 지지 기판(251) 내에 제공될 수도 있다.
몇몇 실시예들에서, 디스플레이 장치는 능동 매트릭스 방식으로 구동될 수도 있다.
본 실시예에서, 하나의 픽셀 영역(F)은 복수의 발광 적층 구조체들을 포함하며, 이들 중 선택된 발광 적층 구조체들(SSF)이 이미지를 디스플레이 하기 위해 사용된다. 비선택 발광 적층 구조체들(NSSF) 내의 제1 내지 제3 에피 택시 적층들(223, 233, 243) 또한, 데이터 라인 및 스캔 라인들에 접속되지만, 비선택 발광 적층 구조체들(NSSF)이 접속된 데이터 라인들(예컨대, Vdata1-0, Vdata1-2)에 전류가 공급되지 않기 때문에, 비선택 발광 적층 구조체들(NSSF)은 디스플레이 장치가 동작하는 동안 꺼진 상태를 유지한다.
본 개시에 따르면, 지지 기판(251) 상에서 제작된 복수의 발광 적층 구조체들을 이용하여 디스플레이 장치를 제조하기 때문에, 작은 크기의 LED들을 개별적으로 실장하는 단계를 생략할 수 있다.
나아가, 하나의 픽셀 영역(F) 내에 복수의 발광 적층 구조체들을 배치함으로써, 불량 픽셀 영역(F)을 새로운 발광 적층 구조체로 용이하게 대체할 수 있다.
도 36은 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 회로도이다.
다시 도 31을 참조하면, 디스플레이 장치는 데이터 라인(225) 및 보조 ㅅㅡ캔 라인들(271, 273, 275)에 접속된 비선택 발광 적층 구조체들(NSSF)을 포함한다. 도 36을 참조하면, 본 실시예에 따른 디스플레이 장치는 데이터 라인(225)에 접속된 비선택 발광 적층 구조체(NSSF)를 포함하지만, 보조 스캔 라인들(271, 273, 275)로부터 단선된다.
예를 들어, 비선택 발광 적층 구조체들(NSSF) 상에 형성되는 연결부들(271a, 273a, 275a)을 생략함으로써, 보조 스캔 라인들(271, 273, 275)로부터 이들을 단선시킬 수 있다. 이에 따라, 비선택 발광 적층 구조체들(NSSF)은 전류 공급이 원천적으로 차단된다.
본 개시의 몇몇 실시예들에서, 발광 적층 구조체들(NSSF)이 보조 스캔 라인들(271, 273, 275)로부터 전기적으로 차단될 수 있다. 예를 들어, 발광 적층 구조체들(NSSF) 내의 제1 에피 택시 적층(223)을 반사 전극(225)으로부터 절연시키고, 제2 및 제3 에피 택시 적층들(233, 243)을 반사 전극(225)에 연결하는 연결부들(277a, 277b)은 생략될 수 있다.
픽셀 영역들(F)이 실질적으로 매트릭스 형태로 배열되며, 각 픽셀 영역(F) 내에 배치된 복수의 발광 적층 구조체들은 1Х3 행열로 배열된다. 그러나, 본 개시는 이에 한정되지 않으며, 2개의 열에 배치될 수도 있고, 4개 이상의 열에 배치될 수도 있다. 한편, 발광 적층 구조체들은 2행 이상의 행에 배열될 수도 있다.
도 37은 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 회로도이다.
도 37을 참조하면, 본 개시에 따른 발광 적층 구조체들이 각 픽셀 영역(F) 내에서 복수의 행에 배치된다. 특히, 각 픽셀 영역(F) 내에 발광 적층 구조체들이 2Х2 행렬로 배열되어 있다. 그러나, 본 개시는 이에 한정되지 않으며, 서브 적층 구조체들은 2Х1 이상의 행렬, 나아가 2Х2 이상의 행렬로 각 픽셀 영역(F) 내에 배치될 수 있다.
각 픽셀 영역(F) 내에서 복수의 행에 발광 적층 구조체들이 배치되므로, 각 픽셀 영역(F) 연결된 스캔 라인들(Vscan)도 Vscan1-1 및 Vscan1-2와 같이 복수의 라인으로 표현하였다. 또한, 각 스캔 라인(Vscan)은 제1 내지 제3 에피 택시 적층들(223, 233, 243)이 각각 연결되는 보조 스캔 라인들(271, 273, 275)의 집합이다.
한편, 동작시, 각 픽셀 영역(F) 내에서 선택된 발광 적층 구조체(SSF)가 동작할 수 있으며, 나머지 비선택 발광 적층 구조체들(NSSF)은 꺼진 상태를 유지할 수 있다. 이들 비선택 발광 적층 구조체들(NSSF)은 도시한 바와 같이 데이터 라인(225) 및 보조 스캔 라인들(271, 273, 275)에 접속될 수도 있으나, 비선택 발광 적층 구조체들(NSSF)이 접속된 데이터 라인(225) 및/또는 보조 스캔 라인들(271, 273, 275)에 전류 공급이 차단될 수 있어, 이들 비선택 발광 적층 구조체들(NSSF)은 디스플레이 장치의 동작 동안 꺼진 상태를 유지한다.
도 37에 도시된 바와 같이, 하나의 픽셀 영역(F) 내에서 단 하나의 발광 적층 구조체(SSF)가 선택될 경우, 선택 발광 적층 구조체(SSF)가 속하지 않은 다른 행 또는 다른 열에 배치된 모든 발광 적층 구조체들은 선택되지 않을 수도 있다.
본 실시예에서, 비선택 발광 적층 구조체들(NSSF)이 데이터 라인(225) 및 보조 스캔 라인들(271, 273, 275)에 접속된 것으로 설명하지만, 본 개시의 몇몇 실시예들에서, 디스플레이 장치 제조 공정 단계에서, 비선택 발광 적층 구조체들(NSSF)이 데이터 라인(225) 및/또는 보조 스캔 라인들(271, 273, 275)에 연결되지 않을 수 있으며, 나아가, 이들이 연결될 수 있는 데이터 라인(225) 및/또는 보조 스캔 라인들(271, 273, 275)이 생략될 수도 있다.
본 개시에 따르면, 제1 내지 제3 에피 택시 적층들(223, 233, 243)을 서로 적층하여 발광 적층 구조체들을 형성하므로, 발광 적층 구조체들을 웨이퍼 레벨에서 형성할 수 있다. 따라서, 발광 적층 구조체들을 개별적으로 실장하는 단계는 생략될 수 있어 디스플레이 장치 제작이 용이하다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.
Claims (20)
- 서로 이격된 복수의 픽셀 타일들을 포함하되,
각각의 픽셀 타일은, 기판; 및
상기 기판 상에 배치된 복수의 발광 적층 구조체들을 포함하고,
동일한 픽셀 타일에서 2개의 인접한 발광 적층 구조체 사이의 거리는 다른 픽셀 타일의 2개의 인접한 발광 적층 구조체 사이의 최단거리와 실질적으로 동일한 디스플레이 장치. - 청구항 1에 있어서,
각각의 픽셀 타일은 실질적으로 동일한 형상을 갖는 디스플레이 장치. - 청구항 2에 있어서,
상기 기판은 실질적으로 다각형 형상을 갖고,
상기 발광 적층 구조체들은 다각형 형상의 정점에 배치되는 디스플레이 장치. - 청구항 3에 있어서,
상기 기판은 실질적으로 삼각형 형상을 갖고,
상기 발광 적층 구조체들은 삼각형 형상의 정점에 배치되는 디스플레이 장치. - 청구항 1에 있어서,
상기 발광 적층 구조체들은 실질적으로 제1 방향 및 제1 방향과 교차하는 제2 방향 중 적어도 하나를 따라 규칙적으로 배열되는 디스플레이 장치. - 청구항 1에 있어서,
상기 픽셀 타일들은 서로 다른 모양을 가지는 디스플레이 장치. - 청구항 1에 있어서,
상기 기판은 실리콘 기판을 포함하는 디스플레이 장치. - 청구항 7에 있어서,
상기 기판은 기판의 상면 및 하면을 관통하고 발광 적층 구조체들에 전기적으로 연결된 관통 전극을 포함하는 디스플레이 장치. - 청구항 1에 있어서,
각각의 발광 적층 구조체는 서로 순차적으로 배치되고, 서로 다른 색의 광을 방출하며, 중첩된 발광 영역을 갖는 복수의 에피 택시 서브 유닛들을 포함하고,
상기 에피 택시 서브 유닛들 중 적어도 하나는 상기 에피 택시 서브 유닛들 중 다른 하나와 다른 면적을 갖는 디스플레이 장치. - 청구항 9에 있어서,
에피 택시 서브 유닛의 면적은 제1 방향을 따라 점차 감소하는 디스플레이 장치. - 청구항 10에 있어서,
상부 에피 택시 서브 유닛은 하부 에피 택시 서브 유닛과 완전히 중첩되는 디스플레이 장치. - 청구항 9에 있어서,
각각의 에피 택시 서브 유닛에서 방출된 광은 서로 다른 에너지 밴드를 가지며,
광의 에너지 밴드는 제1 방향을 따라 점차 증가하는 디스플레이 장치. - 청구항 9에 있어서,
각각의 에피 택시 서브 유닛은 독립적으로 구동 가능한 디스플레이 장치. - 청구항 9에 있어서,
하부 에피 택시 서브 유닛에서 방출된 광은 그 위에 배치된 에피 택시 서브 유닛을 통해 디스플레이 장치의 외부로 방출되도록 구성된 디스플레이 장치. - 청구항 14에 있어서,
상부 에피 택시 적층은 하부 에피 택시 적층에서 방출된 광의 약 80 % 이상을 투과하도록 구성된 디스플레이 장치. - 청구항 9에 있어서,
상기 에피 택시 서브 유닛들은,
제1 유색 광을 방출하도록 구성된 제1 에피 택시 적층;
상기 제1 에피 택시 적층 상에 배치되어 상기 제1 유색 광과 다른 파장 대역을 갖는 제2 유색 광을 방출하는 제2 에피 택시 적층; 및
상기 제2 에피 택시 적층 상에 배치되어 상기 제1 및 제2 유색 광과 다른 파장 대역을 갖는 제3 유색 광을 방출하는 제3 에피 택시 적층을 포함하는 디스플레이 장치. - 청구항 16에 있어서,
상기 제1, 제2 및 제3 유색 광은 각각 적색광, 녹색광 및 청색광인 디스플레이 장치. - 청구항 16에 있어서,
각각의 상기 제1, 제2 및 제3 에피 택시 적층은,
p형 반도체층;
상기 p형 반도체층 상에 배치된 활성층; 및
상기 활성층 상에 배치된 n형 반도체층을 포함하는 디스플레이 장치. - 청구항 1에 있어서,
상기 디스플레이 장치는 수동 매트릭스 방식 및 능동 매트릭스 방식 중 적어도 하나의 방식으로 구동되도록 구성된 디스플레이 장치. - 청구항 1에 있어서,
상기 발광 적층 구조체들 중 적어도 하나는 약 10,000μm2 미만의 표면 면적을 갖는 마이크로 LED를 포함하는 디스플레이 장치.
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