KR20200011561A - 쇼트키 배리어 다이오드 - Google Patents

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가부시키가이샤 다무라 세이사쿠쇼
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Abstract

역방향 내압을 크게 해도 순방향 전압의 증대, 오믹 전극층과의 콘택트 저항의 증대를 억제하는 것이 가능한 쇼트키 배리어 다이오드를 제공한다. 쇼트키 배리어 다이오드(1)는, n형의 도전성을 갖는 Ga2O3계 화합물 반도체를 포함하는 n형 반도체층(3)과, n형 반도체층(3)에 대해 쇼트키 접촉하는 쇼트키 전극층(2)을 구비하고, n형 반도체층(3)에는, 쇼트키 전극층(2)에 쇼트키 접촉하는 전자 캐리어 농도가 비교적 낮은 n- 반도체층(31)과, n- 반도체층(31)보다도 높은 전자 캐리어 농도를 갖는 n+ 반도체층(32)이 형성되어 있다.

Description

쇼트키 배리어 다이오드{SCHOTTKY BARRIER DIODE}
본 발명은, 금속과 반도체를 쇼트키 접촉시켜 이루어지는 쇼트키 배리어 다이오드에 관한 것이다.
종래, 예를 들어, 인버터 회로 등에 사용되는 고내압 다이오드로서, SiC를 사용한 쇼트키 배리어 다이오드가 알려져 있다(예를 들어, 특허문헌 1 참조). 쇼트키 배리어 다이오드는, 같은 정도의 전류 용량의 PN 접합 다이오드와 비교하면, 일반적으로 순방향 전압(VF)이 작고, 역회복 시간(trr)도 짧아 스위칭 특성이 우수하다. 그러나, 고내압화와 고효율화의 요구는 강하여, 가일층의 고내압화와 순방향 전압의 저감이 요구되고 있다.
일본 특허 공개 제2006-253521호 공보
일반적으로, 쇼트키 배리어 다이오드에 있어서는, 순방향 전압(VF)과, 역바이어스 전압을 인가했을 때의 역방향 내압(VRM)과는 트레이드 오프의 관계가 있다. 이것은, 역방향 내압(VRM)을 높게 하기 위해서는, 캐리어 농도를 낮게 할 필요가 있고, 캐리어 농도가 낮아지면, 전기 저항이 증대되어 순방향 전압(VF)이 커지기 때문이다. 또한, 캐리어 농도를 낮게 하면, 오믹 전극층과의 콘택트 저항이 증대되어 순방향 전압(VF)이 커지게 되는 과제가 있다.
따라서, 본 발명의 목적은, 역방향 내압을 크게 해도 순방향 전압의 증대, 오믹 전극층과의 콘택트 저항의 증대를 억제하는 것이 가능한 쇼트키 배리어 다이오드를 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명은, 이하의 [1]∼[4]에 기재된 쇼트키 배리어 다이오드를 제공한다.
[1] n형의 도전성을 갖는 Ga2O3계 화합물 반도체를 포함하는 n형 반도체층과, 상기 n형 반도체층에 대해서 쇼트키 접촉하는 전극층을 구비하고, 상기 n형 반도체층에는, 상기 전극층에 쇼트키 접촉하는 제1 반도체층과, 상기 제1 반도체층보다도 높은 전자 캐리어 농도를 갖는 제2 반도체층이 형성되어 있는 쇼트키 배리어 다이오드.
[2] 상기 제1 반도체층의 두께는, 역방향 내압에 대응하는 공핍층의 두께보다도 큰 상기 [1]에 기재된 쇼트키 배리어 다이오드.
[3] 상기 제1 반도체층에 있어서의 전자 캐리어 농도가 1017㎝-3보다도 낮은 상기 [1] 또는 [2]에 기재된 쇼트키 배리어 다이오드.
[4] 상기 제2 반도체층에 있어서의 전자 캐리어 농도가 1018㎝-3보다도 높은 상기 [1] 내지 [3] 중 어느 하나에 기재된 쇼트키 배리어 다이오드.
본 발명에 따르면, 역방향 내압을 크게 해도 순방향 전압의 증대 및 오믹 전극층과의 콘택트 저항의 증대를 억제하는 것이 가능한 쇼트키 배리어 다이오드가 제공된다.
도 1은 본 발명의 실시 형태에 관한 쇼트키 다이오드의 구성예를 나타내는 단면도이다.
도 2a는 반도체 재료로서 Si를 사용한 경우와 Ga2O3을 사용한 경우에 대해서, 역방향 내압을 100V로 설정한 경우, n- 반도체층 및 n+ 반도체의 전자 캐리어 농도, 저항률, 두께와 전압 강하와의 관계를 나타내는 비교표이다.
도 2b는 반도체 재료로서 SiC를 사용한 경우와 Ga2O3을 사용한 경우에 대해서, 역방향 내압을 600V로 설정한 경우, n- 반도체층 및 n+ 반도체의 전자 캐리어 농도, 저항률, 두께와 전압 강하와의 관계를 나타내는 비교표이다.
도 2c는 반도체 재료로서 SiC를 사용한 경우와 Ga2O3을 사용한 경우에 대해서, 역방향 내압을 1000V로 설정한 경우, n- 반도체층 및 n+ 반도체의 전자 캐리어 농도, 저항률, 두께와 전압 강하와의 관계를 나타내는 비교표이다.
도 2d는 반도체 재료로서 SiC를 사용한 경우와 Ga2O3을 사용한 경우에 대해서, 역방향 내압을 10000V로 설정한 경우, n- 반도체층 및 n+ 반도체의 전자 캐리어 농도, 저항률, 두께와 전압 강하와의 관계를 나타내는 비교표이다.
도 3은 본 발명의 실시 형태에 관한 쇼트키 다이오드에 있어서의 에너지 밴드를 예시하는 모식도이다.
도 4는 비교예에 관한 쇼트키 다이오드의 구성예를 나타내는 단면도이다.
도 5는 실시예에 관한 쇼트키 다이오드 및 비교예에 관한 쇼트키 다이오드의 전압-전류 밀도 특성을 나타내는 그래프이다.
도 6a는 본 발명의 실시 형태의 제1 변형예에 관한 쇼트키 다이오드를 나타내는 평면도이다.
도 6b는 도 6a의 A-A 단면도이다.
도 7a는 본 발명의 실시 형태의 제2 변형예에 관한 쇼트키 다이오드를 나타내는 평면도이다.
도 7b는 도 7a의 A-A 단면도이다.
도 8a는 본 발명의 실시 형태의 제3 변형예에 관한 쇼트키 다이오드를 나타내는 평면도이다.
도 8b는, 도 8a의 A-A 단면도이다.
이하, 본 발명에 관한 쇼트키 배리어 다이오드(이하, 「쇼트키 다이오드」라 함)의 실시 형태에 대해서, 도면을 참조하면서 설명한다.
도 1은 본 실시 형태에 따른 쇼트키 다이오드(1)의 단면 구성을 모식적으로 나타내는 도면이다. 쇼트키 다이오드(1)는, n형의 도전성을 갖는 Ga2O3계 화합물 반도체를 포함하는 n형 반도체층(3)과, n형 반도체층(3)의 제1 주표면(3a)에 쇼트키 접촉하는 쇼트키 전극층(2)과, n형 반도체층(3)의 제1 주표면(3a)과는 반대측의 제2 주표면(3b)에 오믹 접촉하는 오믹 전극층(4)을 구비하고 있다. 또한, n형 반도체층(3)의 제1 주표면(3a) 측에는, 쇼트키 전극층(2)을 최하층에 포함하는 적층막을 형성해도 된다. 또한, n형 반도체층(3)의 제2 주표면(3b) 측에는, 오믹 전극층(4)을 최하층에 포함하는 적층막을 형성해도 된다.
n형 반도체층(3)은 β-Ga2O3을 기본으로 하나, Cu, Ag, Zn, Cd, Al, In, Si, Ge 및 Sn을 포함하는 군으로부터 선택되는 1종 이상을 첨가한 Ga를 주성분으로 한 산화물로 구성해도 된다. 보다 구체적으로는, 예를 들어, (AlxInyGa(1-x-y))2O3(단, 0≤x＜1, 0≤y＜1, 0≤x＋y＜1)으로 나타내어지는 갈륨 산화물을 사용할 수 있다.
또한, n형 반도체층(3)은, 제1 반도체층으로서의 저전자 캐리어 농도의 n- 반도체층(31)과, 이 n- 반도체층(31)보다도 높은 전자 캐리어 농도를 갖는 제2 반도체층으로서의 고전자 캐리어 농도의 n+ 반도체층(32)을 구비하고 있다. 저전자 캐리어 농도의 n- 반도체층(31)은, n형 반도체층(3) 중 쇼트키 전극층(2)에 대해 쇼트키 접촉하는 측에 형성되어 있다.
이 n형 반도체층(3)은, 예를 들어, MBE(Molecular Beam Epitaxy)법에 의해, 진공조 내에 Ga 증기와 산소계 가스를 공급하여, β-Ga2O3 기판 상에 β-Ga2O3 단결정을 에피택셜 결정 성장시켜 형성할 수 있다. 또한, 저전자 캐리어 농도의 제어성을 높이기 위해서는, Ga 원료의 순도는 6N 이상이 바람직하다. 이 β-Ga2O3 기판이 n+ 반도체층(32)에 해당하고, 그 위에 형성된 에피택셜 층이 n- 반도체층(31)에 해당한다.
β-Ga2O3 기판은, 예를 들어, EFG(Edge-defined Film-fed Growth)법에 의해 제작할 수 있다. 이 경우, β-Ga2O3 기판의 전자 캐리어 농도(n+ 반도체층(32)의 전자 캐리어 농도)는, 기판 제작시에 발생하는 산소 결함이나 Si 등의 도펀트의 양에 의해 정해진다. 또한, 도펀트는 결정 성장 중의 도펀트의 도입량이 안정되어 있는 Si가 바람직하다. Si를 도펀트로 함으로써, 전자 캐리어 농도의 제어성이 높아진다. 또한, n- 반도체층(31)의 전자 캐리어 농도는, 예를 들어, 에피택셜 결정 성장 중에 있어서의 Si나 Sn 등의 IV족의 도펀트의 공급량 또는 산소 결함을 제어함으로써 조절할 수 있다. 또한, Ga와의 치환을 고려한 경우, 이온 반경이 가까운 Sn의 쪽이 바람직하다.
본 실시 형태의 쇼트키 다이오드(1)에 있어서는, n- 반도체층(31)의 전자 캐리어 농도(Nd)가, 예를 들어, 1016㎝-3이나, 이 전자 캐리어 농도(Nd)는 1018㎝-3보다도 낮은 범위로 설정할 수 있다. 또한, 전자 캐리어 농도(Nd)는, 1017㎝-3보다도 낮은 값으로 설정하면 적합하다. 또한, n- 반도체층(31)은, 전자 캐리어 농도가 비교적 낮은 n- 층 및 이 n- 층과 n+ 반도체층(32)과의 사이의 전자 캐리어 농도를 갖는 n층에 의해 구성해도 된다. 이 n- 반도체층(31)의 전자 캐리어 농도(Nd)는, 쇼트키 다이오드(1)에 요구되는 역방향 내압(VRM)과, Ga2O3의 전계 파괴 강도(Em)에 기초하여 설정할 수 있다.
여기서, 전계 파괴 강도(Em)는, Ga2O3에 고유한 값이며, 종래의 n형 반도체 재료로서 사용되는 Si나 SiC의 전계 파괴 강도와 비교하면, Ga2O3의 전계 파괴 강도(Em)의 쪽이 큰 것이 본 발명자들에 의해 확인되고 있다.
일반적으로, 쇼트키 다이오드의 역방향 내압은, 전계 파괴 강도의 제곱에 비례하고, 전자 캐리어 농도에 반비례한다. 따라서, 전계 파괴 강도가 커지면 전자 캐리어 농도가 같더라도 역방향 내압이 커진다. 또한, 같은 역방향 내압이면, 전계 파괴 강도가 커짐으로써, 전자 캐리어 농도를 높게 할 수 있다. 전자 캐리어 농도가 높아지면, 전기 저항이 작아져, 순방향 전압(VF)이 작아진다.
도 2a 내지 도 2d는, 반도체 재료로서 Si 또는 SiC를 사용한 경우와 Ga2O3을 사용한 경우에 대해서, n- 반도체층(에피택셜 층) 및 n+ 반도체층(기판)의 전자 캐리어 농도, 저항률, 두께와 전류 밀도를 200A/㎠로 한 경우에 있어서의 전압 강하와의 관계를 나타내는 비교표이며, 도 2a는 Si 및 Ga2O3을 사용하여 역방향 내압을 100V로 한 경우의 비교표, 도 2b는 SiC 및 Ga2O3을 사용하여 역방향 내압을 600V로 한 경우의 비교표, 도 2c는 SiC 및 Ga2O3을 사용하여 역방향 내압을 1000V(1㎸)로 한 경우의 비교표, 도 2d는 SiC 및 Ga2O3을 사용하여 역방향 내압을 10000V(10㎸)로 한 경우의 비교표이다.
도 2a에 나타내는 바와 같이, 역방향 내압을 100V로 설정한 경우, n- 반도체층의 전자 캐리어 농도 및 두께가, Si에서는 2.47×1015㎝-3, 7.5㎛가 되는 것에 비해, 본 실시 형태에 관한 Ga2O3에서는, 8.29×1017㎝-3, 0.402㎛가 된다. 이에 의해, n- 반도체층에 있어서의 전압 강하가, Si의 경우에는 0.1955V가 되는 것에 비해, Ga2O3의 경우에는 0.0005V가 된다. 이 결과, n- 반도체층 및 n+ 반도체층을 포함한 토탈 전압 강하가, Si의 경우에는 0.2226V, Ga2O3의 경우에는 0.0811V가 되어, 전압 강하를 약 64％ 저감할 수 있다.
또한, 도 2b에 나타내는 바와 같이, 역방향 내압을 600V로 설정한 경우, n- 반도체층의 전자 캐리어 농도 및 두께가, SiC에서는 2.16×1016㎝-3, 5.46㎛가 되는 것에 비해, 본 실시 형태에 관한 Ga2O3에서는 1.66×1017㎝-3, 2.0㎛가 된다. 이에 의해, n- 반도체층에 있어서의 전압 강하가 SiC의 경우에는 0.0345V가 되는 것에 비해, Ga2O3의 경우에는 0.0107V가 된다. 이 결과, n- 반도체층 및 n+ 반도체층을 포함한 토탈 전압 강하가, SiC의 경우에는 0.0546V, Ga2O3의 경우에는 0.0376V가 되어, 전압 강하를 약 31％ 저감할 수 있다.
또한, 도 2c에 나타내는 바와 같이, 역방향 내압을 1000V로 설정한 경우, n- 반도체층의 전자 캐리어 농도 및 두께가, SiC에서는 1.30×1016㎝-3, 9.1㎛가 되는 것에 비해, 본 실시 형태에 관한 Ga2O3에서는 9.95×1016㎝-3, 3.3㎛가 된다. 이에 의해, n- 반도체층에 있어서의 전압 강하가, SiC의 경우에는 0.0914V가 되는 것에 비해, Ga2O3의 경우에는 0.0296V가 된다. 이 결과, n- 반도체층 및 n+ 반도체층을 포함한 토탈 전압 강하가, SiC의 경우에는 0.1115V, Ga2O3의 경우에는 0.0565V가 되어, 전압 강하를 약 49％ 저감할 수 있다.
또한, 도 2d에 나타내는 바와 같이, 역방향 내압을 10000V로 설정한 경우, n- 반도체층의 전자 캐리어 농도 및 두께가, SiC에서는 1.30×1015㎝-3, 90.9㎛가 되는 것에 비해, 본 실시 형태에 관한 Ga2O3에서는, 9.95×1015㎝-3, 33.3㎛가 된다. 이에 의해, n- 반도체층에 있어서의 전압 강하가, SiC의 경우에는 8.1118V가 되는 것에 비해, Ga2O3의 경우에는 2.9449V가 된다. 이 결과, n- 반도체층 및 n+ 반도체층을 포함한 토탈 전압 강하가, SiC의 경우에는 8.1319V, Ga2O3의 경우에는 2.9718V가 되어, 전압 강하를 약 63％ 저감할 수 있다.
도 1에 나타내는 쇼트키 전극층(2)은, 예를 들어, EB(Electron Beam) 증착법, 진공 증착법 또는 스퍼터링법에 의해, n형 반도체층(3)(n- 반도체층(31))의 제1 주표면(3a)에 성막된다. 쇼트키 전극층(2)의 재료는, n- 반도체층(31)을 구성하는 Ga2O3에 대해 쇼트키 접촉가능한 금속이 선택된다. 본 실시 형태에서는, Pt가 쇼트키 전극층(2)으로서 n형 반도체층(3)에 성막되어 있다.
일반적으로 반도체와 금속 사이에서 정류 작용이 발생하는 쇼트키 접촉을 가능하도록 하기 위해서는, 반도체의 전자 친화력 χ과 전극이 되는 금속의 일함수(Φm)와의 관계가 χ＜Φm이 아니면 안 된다. 이 관계를 만족하는 금속으로서는, 본 실시 형태에 관한 Pt 이외에 V, Mo, Ni, Pd 등이 있다.
오믹 전극층(4)은, n형 반도체층(3)(n+ 반도체층(32))의 제2 주표면(3b)에 진공 증착법 또는 스퍼터링 법에 의해 성막된다. 오믹 전극층(4)의 재료로서는, 예를 들어, Ti가 선택된다. 또한, Ga2O3의 전자 친화력(χ)보다도 일함수(Φm)가 작은 금속이면, 오믹 전극층(4)의 재료로서 다른 원소를 사용해도 된다.
도 3은 쇼트키 접촉 부분의 에너지 밴드를 나타내는 모식도이다. 여기서, q는 단전자의 전하, ΦBn은 쇼트키 장벽, Φd는 전위 장벽(내부전위)이다.
이 도 3에 나타내는 바와 같이, n- 반도체층(31)의 두께(t)는, 역방향 내압 (VRM)의 역방향 전압을 인가한 경우의 공핍층 폭(W)에 대응하고, 공핍층 폭(W)보다도 크게 작성되어 있다. 단, 이상적으로는 공핍층 폭(W)과 n- 반도체층(31)의 두께(t)가 일치하는 것이 가장 바람직하다. n- 반도체층(31)의 두께(t)가 공핍층 폭(W)보다도 크면, 그 만큼, n- 반도체층(31)에 있어서의 전기 저항이 커지기 때문이다.
여기서, 쇼트키 다이오드(1)의 공핍층 폭(W)은, 하기의 수학식 1로 나타낼 수 있는 바와 같이, n- 반도체층(31)의 전자 캐리어 농도(Nd)에 의존한다. 여기서,ε는 Ga2O3의 유전율이다. 즉, 상술한 역방향 내압(VRM) 및 전자 캐리어 농도(Nd)가 정해지면, 공핍층 폭(W)을 구할 수 있다. 그리고, 이 공핍층 폭(W)을 목표로 하여 저전자 캐리어 농도의 Ga2O3의 에피택셜 성장의 두께가 공핍층 폭(W) 이상이 되도록(t≥W), n- 반도체층(31)을 형성한다.
Figure pat00001
n+ 반도체층(32)의 전자 캐리어 농도는, 쇼트키 다이오드(1)에 요구되는 전기 저항(순방향 온저항) 또는 순방향 전압에 따라 필요한 농도로 설정된다(예를 들어, 1018㎝-3보다도 높은 값). 또한, n+ 반도체층(32)의 전자 캐리어 농도는, n- 반도체층(31)의 전자 캐리어 농도보다도 10배 이상 높은 것이 바람직하다. n+ 반도체층(32)의 전자 캐리어 농도가 높은 쪽이, n형 반도체층(3) 전체의 전기 저항이 작아지기 때문이다.
(쇼트키 다이오드(1)의 동작)
쇼트키 다이오드(1)에 대해서 순방향(쇼트키 전극층(2) 측이 정(＋)전위)으로 전압(V)을 가하면, 도 3에 나타내는 Φd가 (Φd－V)로 되어, n형 반도체층(3)으로부터 쇼트키 전극층(2)으로 이동하는 전자에 의한 전류가 증대한다. 이에 의해, 순방향 전류가 쇼트키 전극층(2)으로부터 오믹 전극층(4)으로 흐른다.
한편, 쇼트키 다이오드(1)에 대해서 역방향(쇼트키 전극층(2) 측이 부(－)전위)의 전압(V)을 가하면, Φd가 (Φd＋V)로 되어, n형 반도체층(3)으로부터 쇼트키 전극층(2)으로 이동하는 전자에 의한 전류는 거의 제로로 된다. 또한, 전압(V)에 따라 공핍층이 n+ 반도체층(32)을 향해 확대된다. 단, n- 반도체층(31)의 두께(t)는, 상기의 수학식 1에 기초하여 구해지는 공핍층 폭(W)보다도 커지도록 형성되어 있기 때문에, 역방향 내압(VRM)의 역방향 전압을 인가하더라도, 공핍층이 n+ 반도체층(32)에 달하는 일은 없다.
(실시 형태의 작용 효과)
본 실시 형태에 의하면, 하기의 작용 효과가 있다.
본 실시 형태의 쇼트키 다이오드(1)에서는, Ga2O3계 화합물을 n형 반도체층(3)의 재료로서 사용하였다. 이 Ga2O3계 화합물은, 전계 파괴 강도가 종래의 쇼트키 다이오드의 재료로서 사용되고 있었던 Si나 SiC에 비해 높기 때문에, 이들 종래의 재료를 사용한 경우보다도 역방향 내압을 높일 수 있다.
또한, n형 반도체층(3)을 저전자 캐리어 농도의 n- 반도체층(31)과 고전자 캐리어 농도의 n+ 반도체층(32)에 의해 구성하였다. 전술한 바와 같이, Ga2O3계 화합물은 전계 파괴 강도가 높기 때문에 역방향 내압을 높일 수 있으나, n형 반도체층(3)의 전체를 고전자 캐리어 농도로 한 경우에는, 역방향 내압이 전자 캐리어 농도에 반비례한다고 하는 관계로부터, 역방향 내압을 높이는 효과에 한계가 발생한다. 그러나, 본 실시 형태에서는, 쇼트키 전극층(2)의 측에 n- 반도체층(31)을 형성했기 때문에, 역방향 내압을 보다 높일 수 있다.
또한, 이 n- 반도체층(31)의 두께는, 역방향 내압(VRM)의 역방향 전압을 인가한 경우의 공핍층 폭(W)보다도 두껍게 형성되어 있기 때문에, 역방향 내압(VRM)의 역방향 전압을 인가하더라도 공핍층이 n+ 반도체층(32)에 달하는 일이 없다.
또한, n- 반도체층(31)의 전자 캐리어 농도를 1017㎝-3보다도 낮은 범위로 설정하면, 1000V 이상의 역방향 내압(VRM)을 확보할 수 있다. 또한, n- 반도체층(31)의 전자 캐리어 농도를 1016㎝-3보다도 낮은 범위로 설정하면, 10000V 이상의 역방향 내압(VRM)을 확보할 수 있다. 그리고, n+ 반도체층(32)의 전자 캐리어 농도를 1018㎝-3 이상으로 설정함으로써, n형 반도체층(3) 전체의 전기 저항을 억제할 수 있고, 또한 오믹 전극층(4)과의 콘택트 저항의 증대를 억제할 수 있다. 이에 의해, 쇼트키 다이오드(1)의 순방향 전압을 작게 할 수 있다.
실시예 1
다음에, 본 발명의 보다 구체적인 실시예에 대해서 설명한다.
본 실시예에서는, FZ(Floating Zone)법에 의해 제작한 두께 600㎛의 β-Ga2O3 기판을 n+ 반도체층(32)으로서 사용하였다. 이 β-Ga2O3 기판에는, 도펀트로서 Si를 도프하고, 전자 캐리어 농도를 1×1019㎝-3으로 하였다. 또한, 기판의 면방위는 (010)으로 하였다. 기판의 면방위에 대해서 특별히 한정되지 않으나, (100)면으로부터 50°이상 90°이하의 각도만큼 회전시킨 면인 것이 바람직하다. 예를 들어, (010)면, (001)면, (―201)면, (101)면 및 (310)면이 존재한다. 이렇게 함으로써, 에피택셜 성장시킬 때에 기판으로부터의 재증발을 억제할 수 있어, 성장 속도를 높일 수 있다. 또한, 기판 면방위를 (010)면으로부터 37.5°이하의 각도만큼 회전시킨 면이어도 된다. 이 경우 n+ 반도체층(32)과 n- 반도체층(31)과의 계면을 급격하게 할 수 있음과 함께, n- 반도체층(31)의 두께를 고정밀도로 제어할 수 있다.
n- 반도체층(31)은, 상기의 β-Ga2O3 기판(n+ 반도체층(32)) 상에 MBE법에 의해 두께 1.4㎛의 β-Ga2O3 단결정을 에피택셜 성장시켜 형성하였다. 도펀트로서는 Sn을 사용하고, 전자 캐리어 농도를 4×1016㎝-3으로 하였다.
쇼트키 전극층(2)은, n- 반도체층(31)에 쇼트키 접촉하는 두께 30㎚의 Pt와, 이 Pt의 위에 형성된 두께 170㎚의 Au의 2층 구조로 하였다.
오믹 전극층(4)은, n+ 반도체층(32)에 오믹 접촉하는 두께 100㎚의 Ti와, 이 Ti의 위에 형성된 두께 100㎚의 Au의 2층 구조로 하였다.
(비교예)
도 4는, 비교예로서 나타내는 쇼트키 다이오드(10)의 단면 구성을 모식적으로 나타내는 도이다. 이 쇼트키 다이오드(10)는, EFG법에 의해 제작한 두께 400㎛의 β-Ga2O3 기판을 n- 반도체층(33)으로서 사용한 단층 구조이며, 이 n- 반도체층(33)의 한쪽의 주면(33a)에 쇼트키 전극층(2)을 형성하고, 다른 쪽의 주면(33b)에 오믹 전극층(4)을 형성하였다. 쇼트키 전극층(2) 및 오믹 전극층(4)의 구성은, 상기의 실시예와 공통의 구성으로 하였다. 또한, n- 반도체층(33)은, 두께를 400㎛로 하고, 논도프 또한 질소 분위기 열처리를 행하지 않음으로써, 전자 캐리어 농도를 8×1016㎝-3으로 하였다.
도 5는, 상기와 같이 구성된 본 발명의 실시예에 관한 쇼트키 다이오드(1) 및 비교예에 관한 쇼트키 다이오드(10)의 전압-전류 밀도 특성을 나타내는 그래프이다. 이 도면에 나타내는 바와 같이, 쇼트키 다이오드(1)에서는, 정방향 전압을 인가한 때에 전류 밀도가 급격히 상승하는 것에 비해, 쇼트키 다이오드(10)에서는, 쇼트키 다이오드(1)와 비교하여 전류 밀도의 상승이 완만하게 되어 있다.
이것은, 쇼트키 다이오드(1)에 있어서, 반도체층(3)을 n- 반도체층(31) 및 n+ 반도체층(32)을 포함하는 복층 구조로 하고, n+ 반도체층(32)의 전기 저항을 낮춤으로써, 순방향 전압을 작게 할 수 있었던 것을 나타내고 있다. 또한, 오믹 전극(4)에 접촉하는 n+ 반도체층(32)의 전자 캐리어 농도를 높게 함으로써, 오믹 전극(4)과 반도체층(3)과의 사이의 접촉 저항이 낮아지는 것도, 순방향 전압을 작게 하는 것에 기여하고 있다고 생각된다.
(쇼트키 다이오드의 변형예)
다음에, 본 발명의 실시 형태에 관한 쇼트키 다이오드 구조의 3개의 변형예를 도 6a∼도 8b를 참조하여 설명한다. 이들의 변형예에 있어서, n- 반도체층(31) 및 n+ 반도체층(32)의 캐리어 농도 및 두께 등의 제원은, 상기 설명한 것과 마찬가지로 설정할 수 있다.
(변형예 1)
도 6a 및 도 6b는, 본 발명의 실시 형태의 제1 변형예에 관한 쇼트키 다이오드(1A)를 나타내고, 도 6a는 평면도, 도 6b는 도 6a의 A-A 단면도이다.
쇼트키 다이오드(1A)는, 평면에서 보아 사각 형상이며, 그 중심부에 마찬가지로 사각 형상의 쇼트키 전극층(2)이 형성되어 있다. 또한, 쇼트키 다이오드(1A)는, n형 반도체층(3)을 구비하고, n형 반도체층(3)은 저전자 캐리어 농도의 n- 반도체층(31)과, 이 n- 반도체층(31)보다도 높은 전자 캐리어 농도를 갖는 고전자 캐리어 농도의 n+ 반도체층(32)을 구비하고 있다. 저전자 캐리어 농도의 n- 반도체층(31)은, n형 반도체층(3) 중 쇼트키 전극층(2)에 대해 쇼트키 접촉하는 측에 형성되어 있다. n+ 반도체층(32)의 n- 반도체층(31)과는 반대측의 면에는, 오믹 전극(4)이 형성되어 있다.
n- 반도체층(31)은, n+ 반도체층(32)과는 반대측에 형성된 평탄한 상면(31a)과, 상면(31a)의 외측 테두리로부터 n+ 반도체층(32)을 향해 퍼지듯 경사지게 형성된 측면(31b)을 갖는 메사 구조를 갖고 있다. 측면(31b)의 외측에는, 측면(31b)을 둘러싸듯이, 상면(31a)과 평행한 하면(31c)이 형성되어 있다. 쇼트키 전극층(2)은, 측면(31b)과의 사이에 소정의 간격을 두고 상면(31a)에 형성되어 있다.
쇼트키 전극층(2)의 주연부로부터 하면(31c)의 측면(31b) 측의 일부까지의 사이의 영역에는, PV(패시베이션)막(6)이 형성되어 있다. 이 PV막(6)은, 쇼트키 전극층(2)의 주연부, 쇼트키 전극층(2)의 외측에 있어서의 n+ 반도체층(32)의 상면(31a), 측면(31b) 및 하면(31c)의 측면(31b) 측의 일부를 덮도록 형성되어 있다.
이 쇼트키 다이오드(1A)에 따르면, n- 반도체층(31)의 메사 구조에 의한 전계 완화 효과에 의해, 쇼트키 전극층(2)의 단부에의 전계 집중이 완화되기 때문에, 쇼트키 전극층(2)의 단부에의 전계 집중에 의해 역방향 내압이 낮아지는 것이 억제된다.
(변형예 2)
도 7a 및 도 7b는, 본 발명의 실시 형태의 제2 변형예에 관한 쇼트키 다이오드(1B)를 나타내고, 도 7a는 평면도, 도 7b는 도 7a의 A-A 단면도이다.
쇼트키 다이오드(1B)는, n- 반도체층(31)의 일부에 저항층(310)이 형성되어 있는 구성이 쇼트키 다이오드(1A)와 상이하고, 그 밖의 구성은 쇼트키 다이오드(1A)와 같다. 저항층(310)은, n- 반도체층(31)의 상면(31a) 측에 있어서의 쇼트키 전극층(2)의 주연부에 접하는 부분으로부터, 측면(31b)에 걸쳐 형성되어 있다. 이 저항층(310)은, n+ 반도체층(32) 상에 n- 반도체층(31)을 형성한 후, 예를 들어, 산소 분위기 중에서의 어닐 처리에 의해 형성할 수 있다. 또한, 저항층(310) 대신에, 이 영역을 P형 층으로 해도 된다.
이 쇼트키 다이오드(1B)에 따르면, n- 반도체층(31)의 메사 구조에 의한 전계 완화 효과에 더하여, 저항층(310) 또는 P형 층에 의한 전계 완화 효과에 의해, 쇼트키 전극층(2)의 단부에의 전계 집중이 더욱 완화되므로, 쇼트키 전극층(2)의 단부에의 전계 집중에 의해 역방향 내압이 낮아지는 것이 더욱 억제된다.
(변형예 3)
도 8a 및 도 8b는, 본 발명의 실시 형태의 제3 변형예에 관한 쇼트키 다이오드(1C)를 나타내고, 도 8a는 평면도, 도 8b는 도 8a의 A-A 단면도이다.
쇼트키 다이오드(1C)는, 평면에서 보아 사각 형상이며, n- 반도체층(31)과 n+ 반도체층(32)을 포함하는 n형 반도체층(3)을 구비하고 있다. n- 반도체층(31)의 상면(31a)에는, 그 주연부에 PV막(6)이 형성되어 있다. 또한, n- 반도체층(31)의 상면(31a)의 중심부에는, 쇼트키 전극층(2)이 형성되어 있다. 쇼트키 전극층(2)은, 그 주연부에 있어서의 일부의 영역이 PV막(6)을 덮도록 형성되어 있다.
n- 반도체층(31)의 상면(31a) 측에 있어서의 쇼트키 전극층(2)과 PV막(6)과의 경계를 포함하는 영역에는, 저항층(310)이 형성되어 있다. 또한, 저항층(310) 대신에, 이 영역을 P형 층을 포함하는 가드링 구조로 해도 된다. 또한, 저항층(310)과 PV막(6)에 대해서, 저항층(310)이 없는 PV막(6)만의 구조로 해도 된다.
n+ 반도체층(32)의 n- 반도체층(31)과는 반대측의 면에는, 오믹 전극(4)이 형성되어 있다.
이 쇼트키 다이오드(1C)에 따르면, PV막(6)의 위에 형성된 쇼트키 전극층(2)에 의한 필드 플레이트 효과에 의해, 쇼트키 전극층(2)의 단부에의 전계 집중이 완화되기 때문에, 쇼트키 전극층(2)의 단부에의 전계 집중에 의해 역방향 내압이 낮아지는 것이 억제된다. 또한, 저항층(310) 또는 P형 층을 형성한 경우에는, 그 전계 완화 효과에 의해, 쇼트키 전극층(2)의 단부에의 전계 집중이 더욱 완화되므로, 쇼트키 전극층(2)의 단부에의 전계 집중에 의해 역방향 내압이 낮아지는 것이 더욱 억제된다.
이상, 본 발명에 적합한 실시 형태를 복수 설명했지만, 본 발명은 이들의 실시 형태에 한정되는 것은 아니라, 그 요지를 변경하지 않는 범위 내에서 다양한 변형, 응용이 가능하다. 예를 들어, 쇼트키 다이오드(1)는, 상기 실시 형태의 구성(종형) 이외에도, n형 반도체층(3)의 동일면 측에 쇼트키 전극층(2) 및 오믹 전극층(4)을 증착한 횡형이어도 된다.
역방향 내압을 크게 해도 순방향 전압의 증대 및 오믹 전극층과의 콘택트 저항의 증대를 억제하는 것이 가능한 쇼트키 배리어 다이오드가 제공된다.
1, 1A, 1B, 1C : 쇼트키 다이오드
2 : 쇼트키 전극층
3 : n형 반도체층
3a : 제1 주표면
3b : 제2 주표면
4 : 오믹 전극층
5 : 보호 전극층
6 : PV막
31 : n- 반도체층
31a : 상면
31b : 측면
31c : 하면
32 : n+ 반도체층
33 : n- 반도체층
t : n- 반도체층의 두께
W : 공핍층 폭
ΦBn : 쇼트키 장벽
Φd : 전위 장벽
Φm : 금속의 일함수
χ : 전자 친화력

Claims (13)

  1. 쇼트키 배리어 다이오드에 있어서,
    n+형의 도전성의 Ga203계 기판; 및
    상기 Ga203계 기판의 주면 상의 n-형의 도전성의 Ga203계 에피택셜 층을 포함하고,
    상기 Ga203계 에피택셜 층은 역방향 내압(VRM)이 100V 내지 10000V로 설정될 때 0.402μm 내지 33.3μm의 두께를 갖도록 구성되는, 쇼트키 배리어 다이오드.
  2. 제1항에 있어서,
    상기 Ga203계 기판의 주면은 (100)면으로부터 50° 이상 90° 이하만큼 회전된 면인, 쇼트키 배리어 다이오드.
  3. 제2항에 있어서, 상기 면은 (010)면, (001)면, (-201)면, (101)면, 또는 (310)면인 쇼트키 배리어 다이오드.
  4. 제1항에 있어서, 상기 Ga203계 에피택셜 층은 쇼트키 전극층에 대해 쇼트키 접촉(Schottky-contact)하는 측에 형성되는, 쇼트키 배리어 다이오드.
  5. 제1항에 있어서, 상기 Ga203계 에피택셜 층은 쇼트키 다이오드에 요구되는 역방향 내압과 Ga203의 전계 파괴 강도(electric field-breakdown strength)에 기초하여 설정되는 전자 캐리어 농도를 갖는, 쇼트키 배리어 다이오드.
  6. 제1항에 있어서, 상기 Ga203계 에피택셜 층의 표면에 접촉하는 전극을 더 포함하는 쇼트키 배리어 다이오드.
  7. 제6항에 있어서, 상기 Ga203계 에피택셜 층은 Ga203계 단결정을 포함하고, 상기 Ga203계 에피택셜 층은, 상기 전극에 대해 쇼트키 접촉(Schottky-contact)하고, 쇼트키 다이오드에 요구되는 역방향 내압과 상기 Ga203계 에피택셜 층의 전계 파괴 강도에 기초한 전자 캐리어 농도를 갖는, 쇼트키 배리어 다이오드.
  8. 제1항에 있어서, 상기 Ga203계 에피택셜 층의 두께는 전자 캐리어 농도로부터 도출되는 공핍층의 폭 이상인, 쇼트키 배리어 다이오드.
  9. 제1항에 있어서, 상기 Ga203계 에피택셜 층의 전자 캐리어 농도가 1×1018/cm3 미만인, 쇼트키 배리어 다이오드.
  10. 제1항에 있어서, 상기 Ga203계 에피택셜 층의 전자 캐리어 농도가 1×1017/cm3 미만인, 쇼트키 배리어 다이오드.
  11. 제1항에 있어서, 상기 Ga203계 에피택셜 층의 전자 캐리어 농도가 1×1016/cm3 미만인, 쇼트키 배리어 다이오드.
  12. 제1항에 있어서, 상기 Ga203계 에피택셜 층의 아래 측에 있는 n형 Ga203계 단결정을 포함하고 상기 Ga203계 에피택셜 층의 전자 캐리어 농도보다 큰 전자 캐리어 농도를 갖는 추가 반도체 층을 더 포함하는 쇼트키 배리어 다이오드.
  13. 제12항에 있어서, 상기 추가 반도체 층의 전자 캐리어 농도는 1×1018/cm3 보다 큰, 쇼트키 배리어 다이오드.
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